drivers/net/wireless/ath/ath9k/ar9003_mac.c

   1 /*
   2  * Copyright (c) 2010-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16 #include "hw.h"
  17 #include "ar9003_mac.h"
  18
  19 static void ar9003_hw_rx_enable(struct ath_hw *hw)
  20 {
  21         REG_WRITE(hw, AR_CR, 0);
  22 }
  23
  24 static void
  25 ar9003_set_txdesc(struct ath_hw *ah, void *ds, struct ath_tx_info *i)
  26 {
  27         struct ar9003_txc *ads = ds;
  28         int checksum = 0;
  29         u32 val, ctl12, ctl17;
  30
  31         val = (ATHEROS_VENDOR_ID << AR_DescId_S) |
  32               (1 << AR_TxRxDesc_S) |
  33               (1 << AR_CtrlStat_S) |
  34               (i->qcu << AR_TxQcuNum_S) | 0x17;
  35
  36         checksum += val;
  37         ACCESS_ONCE(ads->info) = val;
  38
  39         checksum += i->link;
  40         ACCESS_ONCE(ads->link) = i->link;
  41
  42         checksum += i->buf_addr[0];
  43         ACCESS_ONCE(ads->data0) = i->buf_addr[0];
  44         checksum += i->buf_addr[1];
  45         ACCESS_ONCE(ads->data1) = i->buf_addr[1];
  46         checksum += i->buf_addr[2];
  47         ACCESS_ONCE(ads->data2) = i->buf_addr[2];
  48         checksum += i->buf_addr[3];
  49         ACCESS_ONCE(ads->data3) = i->buf_addr[3];
  50
  51         checksum += (val = (i->buf_len[0] << AR_BufLen_S) & AR_BufLen);
  52         ACCESS_ONCE(ads->ctl3) = val;
  53         checksum += (val = (i->buf_len[1] << AR_BufLen_S) & AR_BufLen);
  54         ACCESS_ONCE(ads->ctl5) = val;
  55         checksum += (val = (i->buf_len[2] << AR_BufLen_S) & AR_BufLen);
  56         ACCESS_ONCE(ads->ctl7) = val;
  57         checksum += (val = (i->buf_len[3] << AR_BufLen_S) & AR_BufLen);
  58         ACCESS_ONCE(ads->ctl9) = val;
  59
  60         checksum = (u16) (((checksum & 0xffff) + (checksum >> 16)) & 0xffff);
  61         ACCESS_ONCE(ads->ctl10) = checksum;
  62
  63         if (i->is_first || i->is_last) {
  64                 ACCESS_ONCE(ads->ctl13) = set11nTries(i->rates, 0)
  65                         | set11nTries(i->rates, 1)
  66                         | set11nTries(i->rates, 2)
  67                         | set11nTries(i->rates, 3)
  68                         | (i->dur_update ? AR_DurUpdateEna : 0)
  69                         | SM(0, AR_BurstDur);
  70
  71                 ACCESS_ONCE(ads->ctl14) = set11nRate(i->rates, 0)
  72                         | set11nRate(i->rates, 1)
  73                         | set11nRate(i->rates, 2)
  74                         | set11nRate(i->rates, 3);
  75         } else {
  76                 ACCESS_ONCE(ads->ctl13) = 0;
  77                 ACCESS_ONCE(ads->ctl14) = 0;
  78         }
  79
  80         ads->ctl20 = 0;
  81         ads->ctl21 = 0;
  82         ads->ctl22 = 0;
  83
  84         ctl17 = SM(i->keytype, AR_EncrType);
  85         if (!i->is_first) {
  86                 ACCESS_ONCE(ads->ctl11) = 0;
  87                 ACCESS_ONCE(ads->ctl12) = i->is_last ? 0 : AR_TxMore;
  88                 ACCESS_ONCE(ads->ctl15) = 0;
  89                 ACCESS_ONCE(ads->ctl16) = 0;
  90                 ACCESS_ONCE(ads->ctl17) = ctl17;
  91                 ACCESS_ONCE(ads->ctl18) = 0;
  92                 ACCESS_ONCE(ads->ctl19) = 0;
  93                 return;
  94         }
  95
  96         ACCESS_ONCE(ads->ctl11) = (i->pkt_len & AR_FrameLen)
  97                 | (i->flags & ATH9K_TXDESC_VMF ? AR_VirtMoreFrag : 0)
  98                 | SM(i->txpower, AR_XmitPower)
  99                 | (i->flags & ATH9K_TXDESC_VEOL ? AR_VEOL : 0)
 100                 | (i->keyix != ATH9K_TXKEYIX_INVALID ? AR_DestIdxValid : 0)
 101                 | (i->flags & ATH9K_TXDESC_LOWRXCHAIN ? AR_LowRxChain : 0)
 102                 | (i->flags & ATH9K_TXDESC_CLRDMASK ? AR_ClrDestMask : 0)
 103                 | (i->flags & ATH9K_TXDESC_RTSENA ? AR_RTSEnable :
 104                    (i->flags & ATH9K_TXDESC_CTSENA ? AR_CTSEnable : 0));
 105
 106         ctl12 = (i->keyix != ATH9K_TXKEYIX_INVALID ?
 107                  SM(i->keyix, AR_DestIdx) : 0)
 108                 | SM(i->type, AR_FrameType)
 109                 | (i->flags & ATH9K_TXDESC_NOACK ? AR_NoAck : 0)
 110                 | (i->flags & ATH9K_TXDESC_EXT_ONLY ? AR_ExtOnly : 0)
 111                 | (i->flags & ATH9K_TXDESC_EXT_AND_CTL ? AR_ExtAndCtl : 0);
 112
 113         ctl17 |= (i->flags & ATH9K_TXDESC_LDPC ? AR_LDPC : 0);
 114         switch (i->aggr) {
 115         case AGGR_BUF_FIRST:
 116                 ctl17 |= SM(i->aggr_len, AR_AggrLen);
 117                 /* fall through */
 118         case AGGR_BUF_MIDDLE:
 119                 ctl12 |= AR_IsAggr | AR_MoreAggr;
 120                 ctl17 |= SM(i->ndelim, AR_PadDelim);
 121                 break;
 122         case AGGR_BUF_LAST:
 123                 ctl12 |= AR_IsAggr;
 124                 break;
 125         case AGGR_BUF_NONE:
 126                 break;
 127         }
 128
 129         val = (i->flags & ATH9K_TXDESC_PAPRD) >> ATH9K_TXDESC_PAPRD_S;
 130         ctl12 |= SM(val, AR_PAPRDChainMask);
 131
 132         ACCESS_ONCE(ads->ctl12) = ctl12;
 133         ACCESS_ONCE(ads->ctl17) = ctl17;
 134
 135         ACCESS_ONCE(ads->ctl15) = set11nPktDurRTSCTS(i->rates, 0)
 136                 | set11nPktDurRTSCTS(i->rates, 1);
 137
 138         ACCESS_ONCE(ads->ctl16) = set11nPktDurRTSCTS(i->rates, 2)
 139                 | set11nPktDurRTSCTS(i->rates, 3);
 140
 141         ACCESS_ONCE(ads->ctl18) = set11nRateFlags(i->rates, 0)
 142                 | set11nRateFlags(i->rates, 1)
 143                 | set11nRateFlags(i->rates, 2)
 144                 | set11nRateFlags(i->rates, 3)
 145                 | SM(i->rtscts_rate, AR_RTSCTSRate);
 146
 147         ACCESS_ONCE(ads->ctl19) = AR_Not_Sounding;
 148 }
 149
 150 static u16 ar9003_calc_ptr_chksum(struct ar9003_txc *ads)
 151 {
 152         int checksum;
 153
 154         checksum = ads->info + ads->link
 155                 + ads->data0 + ads->ctl3
 156                 + ads->data1 + ads->ctl5
 157                 + ads->data2 + ads->ctl7
 158                 + ads->data3 + ads->ctl9;
 159
 160         return ((checksum & 0xffff) + (checksum >> 16)) & AR_TxPtrChkSum;
 161 }
 162
 163 static void ar9003_hw_set_desc_link(void *ds, u32 ds_link)
 164 {
 165         struct ar9003_txc *ads = ds;
 166
 167         ads->link = ds_link;
 168         ads->ctl10 &= ~AR_TxPtrChkSum;
 169         ads->ctl10 |= ar9003_calc_ptr_chksum(ads);
 170 }
 171
 172 static bool ar9003_hw_get_isr(struct ath_hw *ah, enum ath9k_int *masked)
 173 {
 174         u32 isr = 0;
 175         u32 mask2 = 0;
 176         struct ath9k_hw_capabilities *pCap = &ah->caps;
 177         u32 sync_cause = 0;
 178         struct ath_common *common = ath9k_hw_common(ah);
 179
 180         if (REG_READ(ah, AR_INTR_ASYNC_CAUSE) & AR_INTR_MAC_IRQ) {
 181                 if ((REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M)
 182                                 == AR_RTC_STATUS_ON)
 183                         isr = REG_READ(ah, AR_ISR);
 184         }
 185
 186         sync_cause = REG_READ(ah, AR_INTR_SYNC_CAUSE) & AR_INTR_SYNC_DEFAULT;
 187
 188         *masked = 0;
 189
 190         if (!isr && !sync_cause)
 191                 return false;
 192
 193         if (isr) {
 194                 if (isr & AR_ISR_BCNMISC) {
 195                         u32 isr2;
 196                         isr2 = REG_READ(ah, AR_ISR_S2);
 197
 198                         mask2 |= ((isr2 & AR_ISR_S2_TIM) >>
 199                                   MAP_ISR_S2_TIM);
 200                         mask2 |= ((isr2 & AR_ISR_S2_DTIM) >>
 201                                   MAP_ISR_S2_DTIM);
 202                         mask2 |= ((isr2 & AR_ISR_S2_DTIMSYNC) >>
 203                                   MAP_ISR_S2_DTIMSYNC);
 204                         mask2 |= ((isr2 & AR_ISR_S2_CABEND) >>
 205                                   MAP_ISR_S2_CABEND);
 206                         mask2 |= ((isr2 & AR_ISR_S2_GTT) <<
 207                                   MAP_ISR_S2_GTT);
 208                         mask2 |= ((isr2 & AR_ISR_S2_CST) <<
 209                                   MAP_ISR_S2_CST);
 210                         mask2 |= ((isr2 & AR_ISR_S2_TSFOOR) >>
 211                                   MAP_ISR_S2_TSFOOR);
 212                         mask2 |= ((isr2 & AR_ISR_S2_BB_WATCHDOG) >>
 213                                   MAP_ISR_S2_BB_WATCHDOG);
 214
 215                         if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
 216                                 REG_WRITE(ah, AR_ISR_S2, isr2);
 217                                 isr &= ~AR_ISR_BCNMISC;
 218                         }
 219                 }
 220
 221                 if ((pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED))
 222                         isr = REG_READ(ah, AR_ISR_RAC);
 223
 224                 if (isr == 0xffffffff) {
 225                         *masked = 0;
 226                         return false;
 227                 }
 228
 229                 *masked = isr & ATH9K_INT_COMMON;
 230
 231                 if (ah->config.rx_intr_mitigation)
 232                         if (isr & (AR_ISR_RXMINTR | AR_ISR_RXINTM))
 233                                 *masked |= ATH9K_INT_RXLP;
 234
 235                 if (ah->config.tx_intr_mitigation)
 236                         if (isr & (AR_ISR_TXMINTR | AR_ISR_TXINTM))
 237                                 *masked |= ATH9K_INT_TX;
 238
 239                 if (isr & (AR_ISR_LP_RXOK | AR_ISR_RXERR))
 240                         *masked |= ATH9K_INT_RXLP;
 241
 242                 if (isr & AR_ISR_HP_RXOK)
 243                         *masked |= ATH9K_INT_RXHP;
 244
 245                 if (isr & (AR_ISR_TXOK | AR_ISR_TXERR | AR_ISR_TXEOL)) {
 246                         *masked |= ATH9K_INT_TX;
 247
 248                         if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
 249                                 u32 s0, s1;
 250                                 s0 = REG_READ(ah, AR_ISR_S0);
 251                                 REG_WRITE(ah, AR_ISR_S0, s0);
 252                                 s1 = REG_READ(ah, AR_ISR_S1);
 253                                 REG_WRITE(ah, AR_ISR_S1, s1);
 254
 255                                 isr &= ~(AR_ISR_TXOK | AR_ISR_TXERR |
 256                                          AR_ISR_TXEOL);
 257                         }
 258                 }
 259
 260                 if (isr & AR_ISR_GENTMR) {
 261                         u32 s5;
 262
 263                         if (pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)
 264                                 s5 = REG_READ(ah, AR_ISR_S5_S);
 265                         else
 266                                 s5 = REG_READ(ah, AR_ISR_S5);
 267
 268                         ah->intr_gen_timer_trigger =
 269                                 MS(s5, AR_ISR_S5_GENTIMER_TRIG);
 270
 271                         ah->intr_gen_timer_thresh =
 272                                 MS(s5, AR_ISR_S5_GENTIMER_THRESH);
 273
 274                         if (ah->intr_gen_timer_trigger)
 275                                 *masked |= ATH9K_INT_GENTIMER;
 276
 277                         if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
 278                                 REG_WRITE(ah, AR_ISR_S5, s5);
 279                                 isr &= ~AR_ISR_GENTMR;
 280                         }
 281
 282                 }
 283
 284                 *masked |= mask2;
 285
 286                 if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
 287                         REG_WRITE(ah, AR_ISR, isr);
 288
 289                         (void) REG_READ(ah, AR_ISR);
 290                 }
 291
 292                 if (*masked & ATH9K_INT_BB_WATCHDOG)
 293                         ar9003_hw_bb_watchdog_read(ah);
 294         }
 295
 296         if (sync_cause) {
 297                 if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT) {
 298                         REG_WRITE(ah, AR_RC, AR_RC_HOSTIF);
 299                         REG_WRITE(ah, AR_RC, 0);
 300                         *masked |= ATH9K_INT_FATAL;
 301                 }
 302
 303                 if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
 304                         ath_dbg(common, ATH_DBG_INTERRUPT,
 305                                 "AR_INTR_SYNC_LOCAL_TIMEOUT\n");
 306
 307                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE_CLR, sync_cause);
 308                 (void) REG_READ(ah, AR_INTR_SYNC_CAUSE_CLR);
 309
 310         }
 311         return true;
 312 }
 313
 314 static int ar9003_hw_proc_txdesc(struct ath_hw *ah, void *ds,
 315                                  struct ath_tx_status *ts)
 316 {
 317         struct ar9003_txc *txc = (struct ar9003_txc *) ds;
 318         struct ar9003_txs *ads;
 319         u32 status;
 320
 321         ads = &ah->ts_ring[ah->ts_tail];
 322
 323         status = ACCESS_ONCE(ads->status8);
 324         if ((status & AR_TxDone) == 0)
 325                 return -EINPROGRESS;
 326
 327         ts->qid = MS(ads->ds_info, AR_TxQcuNum);
 328         if (!txc || (MS(txc->info, AR_TxQcuNum) == ts->qid))
 329                 ah->ts_tail = (ah->ts_tail + 1) % ah->ts_size;
 330         else
 331                 return -ENOENT;
 332
 333         if ((MS(ads->ds_info, AR_DescId) != ATHEROS_VENDOR_ID) ||
 334             (MS(ads->ds_info, AR_TxRxDesc) != 1)) {
 335                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 336                         "Tx Descriptor error %x\n", ads->ds_info);
 337                 memset(ads, 0, sizeof(*ads));
 338                 return -EIO;
 339         }
 340
 341         ts->ts_rateindex = MS(status, AR_FinalTxIdx);
 342         ts->ts_seqnum = MS(status, AR_SeqNum);
 343         ts->tid = MS(status, AR_TxTid);
 344
 345         ts->desc_id = MS(ads->status1, AR_TxDescId);
 346         ts->ts_tstamp = ads->status4;
 347         ts->ts_status = 0;
 348         ts->ts_flags  = 0;
 349
 350         if (status & AR_TxOpExceeded)
 351                 ts->ts_status |= ATH9K_TXERR_XTXOP;
 352         status = ACCESS_ONCE(ads->status2);
 353         ts->ts_rssi_ctl0 = MS(status, AR_TxRSSIAnt00);
 354         ts->ts_rssi_ctl1 = MS(status, AR_TxRSSIAnt01);
 355         ts->ts_rssi_ctl2 = MS(status, AR_TxRSSIAnt02);
 356         if (status & AR_TxBaStatus) {
 357                 ts->ts_flags |= ATH9K_TX_BA;
 358                 ts->ba_low = ads->status5;
 359                 ts->ba_high = ads->status6;
 360         }
 361
 362         status = ACCESS_ONCE(ads->status3);
 363         if (status & AR_ExcessiveRetries)
 364                 ts->ts_status |= ATH9K_TXERR_XRETRY;
 365         if (status & AR_Filtered)
 366                 ts->ts_status |= ATH9K_TXERR_FILT;
 367         if (status & AR_FIFOUnderrun) {
 368                 ts->ts_status |= ATH9K_TXERR_FIFO;
 369                 ath9k_hw_updatetxtriglevel(ah, true);
 370         }
 371         if (status & AR_TxTimerExpired)
 372                 ts->ts_status |= ATH9K_TXERR_TIMER_EXPIRED;
 373         if (status & AR_DescCfgErr)
 374                 ts->ts_flags |= ATH9K_TX_DESC_CFG_ERR;
 375         if (status & AR_TxDataUnderrun) {
 376                 ts->ts_flags |= ATH9K_TX_DATA_UNDERRUN;
 377                 ath9k_hw_updatetxtriglevel(ah, true);
 378         }
 379         if (status & AR_TxDelimUnderrun) {
 380                 ts->ts_flags |= ATH9K_TX_DELIM_UNDERRUN;
 381                 ath9k_hw_updatetxtriglevel(ah, true);
 382         }
 383         ts->ts_shortretry = MS(status, AR_RTSFailCnt);
 384         ts->ts_longretry = MS(status, AR_DataFailCnt);
 385         ts->ts_virtcol = MS(status, AR_VirtRetryCnt);
 386
 387         status = ACCESS_ONCE(ads->status7);
 388         ts->ts_rssi = MS(status, AR_TxRSSICombined);
 389         ts->ts_rssi_ext0 = MS(status, AR_TxRSSIAnt10);
 390         ts->ts_rssi_ext1 = MS(status, AR_TxRSSIAnt11);
 391         ts->ts_rssi_ext2 = MS(status, AR_TxRSSIAnt12);
 392
 393         memset(ads, 0, sizeof(*ads));
 394
 395         return 0;
 396 }
 397
 398 void ar9003_hw_attach_mac_ops(struct ath_hw *hw)
 399 {
 400         struct ath_hw_ops *ops = ath9k_hw_ops(hw);
 401
 402         ops->rx_enable = ar9003_hw_rx_enable;
 403         ops->set_desc_link = ar9003_hw_set_desc_link;
 404         ops->get_isr = ar9003_hw_get_isr;
 405         ops->set_txdesc = ar9003_set_txdesc;
 406         ops->proc_txdesc = ar9003_hw_proc_txdesc;
 407 }
 408
 409 void ath9k_hw_set_rx_bufsize(struct ath_hw *ah, u16 buf_size)
 410 {
 411         REG_WRITE(ah, AR_DATABUF_SIZE, buf_size & AR_DATABUF_SIZE_MASK);
 412 }
 413 EXPORT_SYMBOL(ath9k_hw_set_rx_bufsize);
 414
 415 void ath9k_hw_addrxbuf_edma(struct ath_hw *ah, u32 rxdp,
 416                             enum ath9k_rx_qtype qtype)
 417 {
 418         if (qtype == ATH9K_RX_QUEUE_HP)
 419                 REG_WRITE(ah, AR_HP_RXDP, rxdp);
 420         else
 421                 REG_WRITE(ah, AR_LP_RXDP, rxdp);
 422 }
 423 EXPORT_SYMBOL(ath9k_hw_addrxbuf_edma);
 424
 425 int ath9k_hw_process_rxdesc_edma(struct ath_hw *ah, struct ath_rx_status *rxs,
 426                                  void *buf_addr)
 427 {
 428         struct ar9003_rxs *rxsp = (struct ar9003_rxs *) buf_addr;
 429         unsigned int phyerr;
 430
 431         /* TODO: byte swap on big endian for ar9300_10 */
 432
 433         if (!rxs) {
 434                 if ((rxsp->status11 & AR_RxDone) == 0)
 435                         return -EINPROGRESS;
 436
 437                 if (MS(rxsp->ds_info, AR_DescId) != 0x168c)
 438                         return -EINVAL;
 439
 440                 if ((rxsp->ds_info & (AR_TxRxDesc | AR_CtrlStat)) != 0)
 441                         return -EINPROGRESS;
 442
 443                 return 0;
 444         }
 445
 446         rxs->rs_status = 0;
 447         rxs->rs_flags =  0;
 448
 449         rxs->rs_datalen = rxsp->status2 & AR_DataLen;
 450         rxs->rs_tstamp =  rxsp->status3;
 451
 452         /* XXX: Keycache */
 453         rxs->rs_rssi = MS(rxsp->status5, AR_RxRSSICombined);
 454         rxs->rs_rssi_ctl0 = MS(rxsp->status1, AR_RxRSSIAnt00);
 455         rxs->rs_rssi_ctl1 = MS(rxsp->status1, AR_RxRSSIAnt01);
 456         rxs->rs_rssi_ctl2 = MS(rxsp->status1, AR_RxRSSIAnt02);
 457         rxs->rs_rssi_ext0 = MS(rxsp->status5, AR_RxRSSIAnt10);
 458         rxs->rs_rssi_ext1 = MS(rxsp->status5, AR_RxRSSIAnt11);
 459         rxs->rs_rssi_ext2 = MS(rxsp->status5, AR_RxRSSIAnt12);
 460
 461         if (rxsp->status11 & AR_RxKeyIdxValid)
 462                 rxs->rs_keyix = MS(rxsp->status11, AR_KeyIdx);
 463         else
 464                 rxs->rs_keyix = ATH9K_RXKEYIX_INVALID;
 465
 466         rxs->rs_rate = MS(rxsp->status1, AR_RxRate);
 467         rxs->rs_more = (rxsp->status2 & AR_RxMore) ? 1 : 0;
 468
 469         rxs->rs_isaggr = (rxsp->status11 & AR_RxAggr) ? 1 : 0;
 470         rxs->rs_moreaggr = (rxsp->status11 & AR_RxMoreAggr) ? 1 : 0;
 471         rxs->rs_antenna = (MS(rxsp->status4, AR_RxAntenna) & 0x7);
 472         rxs->rs_flags  = (rxsp->status4 & AR_GI) ? ATH9K_RX_GI : 0;
 473         rxs->rs_flags  |= (rxsp->status4 & AR_2040) ? ATH9K_RX_2040 : 0;
 474
 475         rxs->evm0 = rxsp->status6;
 476         rxs->evm1 = rxsp->status7;
 477         rxs->evm2 = rxsp->status8;
 478         rxs->evm3 = rxsp->status9;
 479         rxs->evm4 = (rxsp->status10 & 0xffff);
 480
 481         if (rxsp->status11 & AR_PreDelimCRCErr)
 482                 rxs->rs_flags |= ATH9K_RX_DELIM_CRC_PRE;
 483
 484         if (rxsp->status11 & AR_PostDelimCRCErr)
 485                 rxs->rs_flags |= ATH9K_RX_DELIM_CRC_POST;
 486
 487         if (rxsp->status11 & AR_DecryptBusyErr)
 488                 rxs->rs_flags |= ATH9K_RX_DECRYPT_BUSY;
 489
 490         if ((rxsp->status11 & AR_RxFrameOK) == 0) {
 491                 /*
 492                  * AR_CRCErr will bet set to true if we're on the last
 493                  * subframe and the AR_PostDelimCRCErr is caught.
 494                  * In a way this also gives us a guarantee that when
 495                  * (!(AR_CRCErr) && (AR_PostDelimCRCErr)) we cannot
 496                  * possibly be reviewing the last subframe. AR_CRCErr
 497                  * is the CRC of the actual data.
 498                  */
 499                 if (rxsp->status11 & AR_CRCErr)
 500                         rxs->rs_status |= ATH9K_RXERR_CRC;
 501                 else if (rxsp->status11 & AR_PHYErr) {
 502                         phyerr = MS(rxsp->status11, AR_PHYErrCode);
 503                         /*
 504                          * If we reach a point here where AR_PostDelimCRCErr is
 505                          * true it implies we're *not* on the last subframe. In
 506                          * in that case that we know already that the CRC of
 507                          * the frame was OK, and MAC would send an ACK for that
 508                          * subframe, even if we did get a phy error of type
 509                          * ATH9K_PHYERR_OFDM_RESTART. This is only applicable
 510                          * to frame that are prior to the last subframe.
 511                          * The AR_PostDelimCRCErr is the CRC for the MPDU
 512                          * delimiter, which contains the 4 reserved bits,
 513                          * the MPDU length (12 bits), and follows the MPDU
 514                          * delimiter for an A-MPDU subframe (0x4E = 'N' ASCII).
 515                          */
 516                         if ((phyerr == ATH9K_PHYERR_OFDM_RESTART) &&
 517                             (rxsp->status11 & AR_PostDelimCRCErr)) {
 518                                 rxs->rs_phyerr = 0;
 519                         } else {
 520                                 rxs->rs_status |= ATH9K_RXERR_PHY;
 521                                 rxs->rs_phyerr = phyerr;
 522                         }
 523
 524                 } else if (rxsp->status11 & AR_DecryptCRCErr)
 525                         rxs->rs_status |= ATH9K_RXERR_DECRYPT;
 526                 else if (rxsp->status11 & AR_MichaelErr)
 527                         rxs->rs_status |= ATH9K_RXERR_MIC;
 528                 if (rxsp->status11 & AR_KeyMiss)
 529                         rxs->rs_status |= ATH9K_RXERR_KEYMISS;
 530         }
 531
 532         return 0;
 533 }
 534 EXPORT_SYMBOL(ath9k_hw_process_rxdesc_edma);
 535
 536 void ath9k_hw_reset_txstatus_ring(struct ath_hw *ah)
 537 {
 538         ah->ts_tail = 0;
 539
 540         memset((void *) ah->ts_ring, 0,
 541                 ah->ts_size * sizeof(struct ar9003_txs));
 542
 543         ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 544                 "TS Start 0x%x End 0x%x Virt %p, Size %d\n",
 545                 ah->ts_paddr_start, ah->ts_paddr_end,
 546                 ah->ts_ring, ah->ts_size);
 547
 548         REG_WRITE(ah, AR_Q_STATUS_RING_START, ah->ts_paddr_start);
 549         REG_WRITE(ah, AR_Q_STATUS_RING_END, ah->ts_paddr_end);
 550 }
 551
 552 void ath9k_hw_setup_statusring(struct ath_hw *ah, void *ts_start,
 553                                u32 ts_paddr_start,
 554                                u8 size)
 555 {
 556
 557         ah->ts_paddr_start = ts_paddr_start;
 558         ah->ts_paddr_end = ts_paddr_start + (size * sizeof(struct ar9003_txs));
 559         ah->ts_size = size;
 560         ah->ts_ring = (struct ar9003_txs *) ts_start;
 561
 562         ath9k_hw_reset_txstatus_ring(ah);
 563 }
 564 EXPORT_SYMBOL(ath9k_hw_setup_statusring);