drivers/net/igb/e1000_82575.c

   1 /*******************************************************************************
   2
   3   Intel(R) Gigabit Ethernet Linux driver
   4   Copyright(c) 2007 - 2008 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  24   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  25
  26 *******************************************************************************/
  27
  28 /* e1000_82575
  29  * e1000_82576
  30  */
  31
  32 #include <linux/types.h>
  33 #include <linux/slab.h>
  34 #include <linux/if_ether.h>
  35
  36 #include "e1000_mac.h"
  37 #include "e1000_82575.h"
  38
  39 static s32  igb_get_invariants_82575(struct e1000_hw *);
  40 static s32  igb_acquire_phy_82575(struct e1000_hw *);
  41 static void igb_release_phy_82575(struct e1000_hw *);
  42 static s32  igb_acquire_nvm_82575(struct e1000_hw *);
  43 static void igb_release_nvm_82575(struct e1000_hw *);
  44 static s32  igb_check_for_link_82575(struct e1000_hw *);
  45 static s32  igb_get_cfg_done_82575(struct e1000_hw *);
  46 static s32  igb_init_hw_82575(struct e1000_hw *);
  47 static s32  igb_phy_hw_reset_sgmii_82575(struct e1000_hw *);
  48 static s32  igb_read_phy_reg_sgmii_82575(struct e1000_hw *, u32, u16 *);
  49 static s32  igb_reset_hw_82575(struct e1000_hw *);
  50 static s32  igb_set_d0_lplu_state_82575(struct e1000_hw *, bool);
  51 static s32  igb_setup_copper_link_82575(struct e1000_hw *);
  52 static s32  igb_setup_fiber_serdes_link_82575(struct e1000_hw *);
  53 static s32  igb_write_phy_reg_sgmii_82575(struct e1000_hw *, u32, u16);
  54 static void igb_clear_hw_cntrs_82575(struct e1000_hw *);
  55 static s32  igb_acquire_swfw_sync_82575(struct e1000_hw *, u16);
  56 static s32  igb_configure_pcs_link_82575(struct e1000_hw *);
  57 static s32  igb_get_pcs_speed_and_duplex_82575(struct e1000_hw *, u16 *,
  58                                                  u16 *);
  59 static s32  igb_get_phy_id_82575(struct e1000_hw *);
  60 static void igb_release_swfw_sync_82575(struct e1000_hw *, u16);
  61 static bool igb_sgmii_active_82575(struct e1000_hw *);
  62 static s32  igb_reset_init_script_82575(struct e1000_hw *);
  63 static s32  igb_read_mac_addr_82575(struct e1000_hw *);
  64
  65
  66 struct e1000_dev_spec_82575 {
  67         bool sgmii_active;
  68 };
  69
  70 static s32 igb_get_invariants_82575(struct e1000_hw *hw)
  71 {
  72         struct e1000_phy_info *phy = &hw->phy;
  73         struct e1000_nvm_info *nvm = &hw->nvm;
  74         struct e1000_mac_info *mac = &hw->mac;
  75         struct e1000_dev_spec_82575 *dev_spec;
  76         u32 eecd;
  77         s32 ret_val;
  78         u16 size;
  79         u32 ctrl_ext = 0;
  80
  81         switch (hw->device_id) {
  82         case E1000_DEV_ID_82575EB_COPPER:
  83         case E1000_DEV_ID_82575EB_FIBER_SERDES:
  84         case E1000_DEV_ID_82575GB_QUAD_COPPER:
  85                 mac->type = e1000_82575;
  86                 break;
  87         case E1000_DEV_ID_82576:
  88         case E1000_DEV_ID_82576_FIBER:
  89         case E1000_DEV_ID_82576_SERDES:
  90                 mac->type = e1000_82576;
  91                 break;
  92         default:
  93                 return -E1000_ERR_MAC_INIT;
  94                 break;
  95         }
  96
  97         /* MAC initialization */
  98         hw->dev_spec_size = sizeof(struct e1000_dev_spec_82575);
  99
 100         /* Device-specific structure allocation */
 101         hw->dev_spec = kzalloc(hw->dev_spec_size, GFP_KERNEL);
 102
 103         if (!hw->dev_spec)
 104                 return -ENOMEM;
 105
 106         dev_spec = (struct e1000_dev_spec_82575 *)hw->dev_spec;
 107
 108         /* Set media type */
 109         /*
 110          * The 82575 uses bits 22:23 for link mode. The mode can be changed
 111          * based on the EEPROM. We cannot rely upon device ID. There
 112          * is no distinguishable difference between fiber and internal
 113          * SerDes mode on the 82575. There can be an external PHY attached
 114          * on the SGMII interface. For this, we'll set sgmii_active to true.
 115          */
 116         phy->media_type = e1000_media_type_copper;
 117         dev_spec->sgmii_active = false;
 118
 119         ctrl_ext = rd32(E1000_CTRL_EXT);
 120         if ((ctrl_ext & E1000_CTRL_EXT_LINK_MODE_MASK) ==
 121             E1000_CTRL_EXT_LINK_MODE_PCIE_SERDES) {
 122                 hw->phy.media_type = e1000_media_type_internal_serdes;
 123                 ctrl_ext |= E1000_CTRL_I2C_ENA;
 124         } else if (ctrl_ext & E1000_CTRL_EXT_LINK_MODE_SGMII) {
 125                 dev_spec->sgmii_active = true;
 126                 ctrl_ext |= E1000_CTRL_I2C_ENA;
 127         } else {
 128                 ctrl_ext &= ~E1000_CTRL_I2C_ENA;
 129         }
 130         wr32(E1000_CTRL_EXT, ctrl_ext);
 131
 132         /* Set mta register count */
 133         mac->mta_reg_count = 128;
 134         /* Set rar entry count */
 135         mac->rar_entry_count = E1000_RAR_ENTRIES_82575;
 136         if (mac->type == e1000_82576)
 137                 mac->rar_entry_count = E1000_RAR_ENTRIES_82576;
 138         /* Set if part includes ASF firmware */
 139         mac->asf_firmware_present = true;
 140         /* Set if manageability features are enabled. */
 141         mac->arc_subsystem_valid =
 142                 (rd32(E1000_FWSM) & E1000_FWSM_MODE_MASK)
 143                         ? true : false;
 144
 145         /* physical interface link setup */
 146         mac->ops.setup_physical_interface =
 147                 (hw->phy.media_type == e1000_media_type_copper)
 148                         ? igb_setup_copper_link_82575
 149                         : igb_setup_fiber_serdes_link_82575;
 150
 151         /* NVM initialization */
 152         eecd = rd32(E1000_EECD);
 153
 154         nvm->opcode_bits        = 8;
 155         nvm->delay_usec         = 1;
 156         switch (nvm->override) {
 157         case e1000_nvm_override_spi_large:
 158                 nvm->page_size    = 32;
 159                 nvm->address_bits = 16;
 160                 break;
 161         case e1000_nvm_override_spi_small:
 162                 nvm->page_size    = 8;
 163                 nvm->address_bits = 8;
 164                 break;
 165         default:
 166                 nvm->page_size    = eecd & E1000_EECD_ADDR_BITS ? 32 : 8;
 167                 nvm->address_bits = eecd & E1000_EECD_ADDR_BITS ? 16 : 8;
 168                 break;
 169         }
 170
 171         nvm->type = e1000_nvm_eeprom_spi;
 172
 173         size = (u16)((eecd & E1000_EECD_SIZE_EX_MASK) >>
 174                      E1000_EECD_SIZE_EX_SHIFT);
 175
 176         /*
 177          * Added to a constant, "size" becomes the left-shift value
 178          * for setting word_size.
 179          */
 180         size += NVM_WORD_SIZE_BASE_SHIFT;
 181
 182         /* EEPROM access above 16k is unsupported */
 183         if (size > 14)
 184                 size = 14;
 185         nvm->word_size = 1 << size;
 186
 187         /* setup PHY parameters */
 188         if (phy->media_type != e1000_media_type_copper) {
 189                 phy->type = e1000_phy_none;
 190                 return 0;
 191         }
 192
 193         phy->autoneg_mask        = AUTONEG_ADVERTISE_SPEED_DEFAULT;
 194         phy->reset_delay_us      = 100;
 195
 196         /* PHY function pointers */
 197         if (igb_sgmii_active_82575(hw)) {
 198                 phy->ops.reset_phy          = igb_phy_hw_reset_sgmii_82575;
 199                 phy->ops.read_phy_reg       = igb_read_phy_reg_sgmii_82575;
 200                 phy->ops.write_phy_reg      = igb_write_phy_reg_sgmii_82575;
 201         } else {
 202                 phy->ops.reset_phy          = igb_phy_hw_reset;
 203                 phy->ops.read_phy_reg       = igb_read_phy_reg_igp;
 204                 phy->ops.write_phy_reg      = igb_write_phy_reg_igp;
 205         }
 206
 207         /* Set phy->phy_addr and phy->id. */
 208         ret_val = igb_get_phy_id_82575(hw);
 209         if (ret_val)
 210                 return ret_val;
 211
 212         /* Verify phy id and set remaining function pointers */
 213         switch (phy->id) {
 214         case M88E1111_I_PHY_ID:
 215                 phy->type                   = e1000_phy_m88;
 216                 phy->ops.get_phy_info       = igb_get_phy_info_m88;
 217                 phy->ops.get_cable_length   = igb_get_cable_length_m88;
 218                 phy->ops.force_speed_duplex = igb_phy_force_speed_duplex_m88;
 219                 break;
 220         case IGP03E1000_E_PHY_ID:
 221                 phy->type                   = e1000_phy_igp_3;
 222                 phy->ops.get_phy_info       = igb_get_phy_info_igp;
 223                 phy->ops.get_cable_length   = igb_get_cable_length_igp_2;
 224                 phy->ops.force_speed_duplex = igb_phy_force_speed_duplex_igp;
 225                 phy->ops.set_d0_lplu_state  = igb_set_d0_lplu_state_82575;
 226                 phy->ops.set_d3_lplu_state  = igb_set_d3_lplu_state;
 227                 break;
 228         default:
 229                 return -E1000_ERR_PHY;
 230         }
 231
 232         return 0;
 233 }
 234
 235 /**
 236  *  igb_acquire_phy_82575 - Acquire rights to access PHY
 237  *  @hw: pointer to the HW structure
 238  *
 239  *  Acquire access rights to the correct PHY.  This is a
 240  *  function pointer entry point called by the api module.
 241  **/
 242 static s32 igb_acquire_phy_82575(struct e1000_hw *hw)
 243 {
 244         u16 mask;
 245
 246         mask = hw->bus.func ? E1000_SWFW_PHY1_SM : E1000_SWFW_PHY0_SM;
 247
 248         return igb_acquire_swfw_sync_82575(hw, mask);
 249 }
 250
 251 /**
 252  *  igb_release_phy_82575 - Release rights to access PHY
 253  *  @hw: pointer to the HW structure
 254  *
 255  *  A wrapper to release access rights to the correct PHY.  This is a
 256  *  function pointer entry point called by the api module.
 257  **/
 258 static void igb_release_phy_82575(struct e1000_hw *hw)
 259 {
 260         u16 mask;
 261
 262         mask = hw->bus.func ? E1000_SWFW_PHY1_SM : E1000_SWFW_PHY0_SM;
 263         igb_release_swfw_sync_82575(hw, mask);
 264 }
 265
 266 /**
 267  *  igb_read_phy_reg_sgmii_82575 - Read PHY register using sgmii
 268  *  @hw: pointer to the HW structure
 269  *  @offset: register offset to be read
 270  *  @data: pointer to the read data
 271  *
 272  *  Reads the PHY register at offset using the serial gigabit media independent
 273  *  interface and stores the retrieved information in data.
 274  **/
 275 static s32 igb_read_phy_reg_sgmii_82575(struct e1000_hw *hw, u32 offset,
 276                                           u16 *data)
 277 {
 278         struct e1000_phy_info *phy = &hw->phy;
 279         u32 i, i2ccmd = 0;
 280
 281         if (offset > E1000_MAX_SGMII_PHY_REG_ADDR) {
 282                 hw_dbg("PHY Address %u is out of range\n", offset);
 283                 return -E1000_ERR_PARAM;
 284         }
 285
 286         /*
 287          * Set up Op-code, Phy Address, and register address in the I2CCMD
 288          * register.  The MAC will take care of interfacing with the
 289          * PHY to retrieve the desired data.
 290          */
 291         i2ccmd = ((offset << E1000_I2CCMD_REG_ADDR_SHIFT) |
 292                   (phy->addr << E1000_I2CCMD_PHY_ADDR_SHIFT) |
 293                   (E1000_I2CCMD_OPCODE_READ));
 294
 295         wr32(E1000_I2CCMD, i2ccmd);
 296
 297         /* Poll the ready bit to see if the I2C read completed */
 298         for (i = 0; i < E1000_I2CCMD_PHY_TIMEOUT; i++) {
 299                 udelay(50);
 300                 i2ccmd = rd32(E1000_I2CCMD);
 301                 if (i2ccmd & E1000_I2CCMD_READY)
 302                         break;
 303         }
 304         if (!(i2ccmd & E1000_I2CCMD_READY)) {
 305                 hw_dbg("I2CCMD Read did not complete\n");
 306                 return -E1000_ERR_PHY;
 307         }
 308         if (i2ccmd & E1000_I2CCMD_ERROR) {
 309                 hw_dbg("I2CCMD Error bit set\n");
 310                 return -E1000_ERR_PHY;
 311         }
 312
 313         /* Need to byte-swap the 16-bit value. */
 314         *data = ((i2ccmd >> 8) & 0x00FF) | ((i2ccmd << 8) & 0xFF00);
 315
 316         return 0;
 317 }
 318
 319 /**
 320  *  igb_write_phy_reg_sgmii_82575 - Write PHY register using sgmii
 321  *  @hw: pointer to the HW structure
 322  *  @offset: register offset to write to
 323  *  @data: data to write at register offset
 324  *
 325  *  Writes the data to PHY register at the offset using the serial gigabit
 326  *  media independent interface.
 327  **/
 328 static s32 igb_write_phy_reg_sgmii_82575(struct e1000_hw *hw, u32 offset,
 329                                            u16 data)
 330 {
 331         struct e1000_phy_info *phy = &hw->phy;
 332         u32 i, i2ccmd = 0;
 333         u16 phy_data_swapped;
 334
 335         if (offset > E1000_MAX_SGMII_PHY_REG_ADDR) {
 336                 hw_dbg("PHY Address %d is out of range\n", offset);
 337                 return -E1000_ERR_PARAM;
 338         }
 339
 340         /* Swap the data bytes for the I2C interface */
 341         phy_data_swapped = ((data >> 8) & 0x00FF) | ((data << 8) & 0xFF00);
 342
 343         /*
 344          * Set up Op-code, Phy Address, and register address in the I2CCMD
 345          * register.  The MAC will take care of interfacing with the
 346          * PHY to retrieve the desired data.
 347          */
 348         i2ccmd = ((offset << E1000_I2CCMD_REG_ADDR_SHIFT) |
 349                   (phy->addr << E1000_I2CCMD_PHY_ADDR_SHIFT) |
 350                   E1000_I2CCMD_OPCODE_WRITE |
 351                   phy_data_swapped);
 352
 353         wr32(E1000_I2CCMD, i2ccmd);
 354
 355         /* Poll the ready bit to see if the I2C read completed */
 356         for (i = 0; i < E1000_I2CCMD_PHY_TIMEOUT; i++) {
 357                 udelay(50);
 358                 i2ccmd = rd32(E1000_I2CCMD);
 359                 if (i2ccmd & E1000_I2CCMD_READY)
 360                         break;
 361         }
 362         if (!(i2ccmd & E1000_I2CCMD_READY)) {
 363                 hw_dbg("I2CCMD Write did not complete\n");
 364                 return -E1000_ERR_PHY;
 365         }
 366         if (i2ccmd & E1000_I2CCMD_ERROR) {
 367                 hw_dbg("I2CCMD Error bit set\n");
 368                 return -E1000_ERR_PHY;
 369         }
 370
 371         return 0;
 372 }
 373
 374 /**
 375  *  igb_get_phy_id_82575 - Retrieve PHY addr and id
 376  *  @hw: pointer to the HW structure
 377  *
 378  *  Retrieves the PHY address and ID for both PHY's which do and do not use
 379  *  sgmi interface.
 380  **/
 381 static s32 igb_get_phy_id_82575(struct e1000_hw *hw)
 382 {
 383         struct e1000_phy_info *phy = &hw->phy;
 384         s32  ret_val = 0;
 385         u16 phy_id;
 386
 387         /*
 388          * For SGMII PHYs, we try the list of possible addresses until
 389          * we find one that works.  For non-SGMII PHYs
 390          * (e.g. integrated copper PHYs), an address of 1 should
 391          * work.  The result of this function should mean phy->phy_addr
 392          * and phy->id are set correctly.
 393          */
 394         if (!(igb_sgmii_active_82575(hw))) {
 395                 phy->addr = 1;
 396                 ret_val = igb_get_phy_id(hw);
 397                 goto out;
 398         }
 399
 400         /*
 401          * The address field in the I2CCMD register is 3 bits and 0 is invalid.
 402          * Therefore, we need to test 1-7
 403          */
 404         for (phy->addr = 1; phy->addr < 8; phy->addr++) {
 405                 ret_val = igb_read_phy_reg_sgmii_82575(hw, PHY_ID1, &phy_id);
 406                 if (ret_val == 0) {
 407                         hw_dbg("Vendor ID 0x%08X read at address %u\n",
 408                                phy_id, phy->addr);
 409                         /*
 410                          * At the time of this writing, The M88 part is
 411                          * the only supported SGMII PHY product.
 412                          */
 413                         if (phy_id == M88_VENDOR)
 414                                 break;
 415                 } else {
 416                         hw_dbg("PHY address %u was unreadable\n", phy->addr);
 417                 }
 418         }
 419
 420         /* A valid PHY type couldn't be found. */
 421         if (phy->addr == 8) {
 422                 phy->addr = 0;
 423                 ret_val = -E1000_ERR_PHY;
 424                 goto out;
 425         }
 426
 427         ret_val = igb_get_phy_id(hw);
 428
 429 out:
 430         return ret_val;
 431 }
 432
 433 /**
 434  *  igb_phy_hw_reset_sgmii_82575 - Performs a PHY reset
 435  *  @hw: pointer to the HW structure
 436  *
 437  *  Resets the PHY using the serial gigabit media independent interface.
 438  **/
 439 static s32 igb_phy_hw_reset_sgmii_82575(struct e1000_hw *hw)
 440 {
 441         s32 ret_val;
 442
 443         /*
 444          * This isn't a true "hard" reset, but is the only reset
 445          * available to us at this time.
 446          */
 447
 448         hw_dbg("Soft resetting SGMII attached PHY...\n");
 449
 450         /*
 451          * SFP documentation requires the following to configure the SPF module
 452          * to work on SGMII.  No further documentation is given.
 453          */
 454         ret_val = hw->phy.ops.write_phy_reg(hw, 0x1B, 0x8084);
 455         if (ret_val)
 456                 goto out;
 457
 458         ret_val = igb_phy_sw_reset(hw);
 459
 460 out:
 461         return ret_val;
 462 }
 463
 464 /**
 465  *  igb_set_d0_lplu_state_82575 - Set Low Power Linkup D0 state
 466  *  @hw: pointer to the HW structure
 467  *  @active: true to enable LPLU, false to disable
 468  *
 469  *  Sets the LPLU D0 state according to the active flag.  When
 470  *  activating LPLU this function also disables smart speed
 471  *  and vice versa.  LPLU will not be activated unless the
 472  *  device autonegotiation advertisement meets standards of
 473  *  either 10 or 10/100 or 10/100/1000 at all duplexes.
 474  *  This is a function pointer entry point only called by
 475  *  PHY setup routines.
 476  **/
 477 static s32 igb_set_d0_lplu_state_82575(struct e1000_hw *hw, bool active)
 478 {
 479         struct e1000_phy_info *phy = &hw->phy;
 480         s32 ret_val;
 481         u16 data;
 482
 483         ret_val = phy->ops.read_phy_reg(hw, IGP02E1000_PHY_POWER_MGMT, &data);
 484         if (ret_val)
 485                 goto out;
 486
 487         if (active) {
 488                 data |= IGP02E1000_PM_D0_LPLU;
 489                 ret_val = phy->ops.write_phy_reg(hw, IGP02E1000_PHY_POWER_MGMT,
 490                                                  data);
 491                 if (ret_val)
 492                         goto out;
 493
 494                 /* When LPLU is enabled, we should disable SmartSpeed */
 495                 ret_val = phy->ops.read_phy_reg(hw, IGP01E1000_PHY_PORT_CONFIG,
 496                                                 &data);
 497                 data &= ~IGP01E1000_PSCFR_SMART_SPEED;
 498                 ret_val = phy->ops.write_phy_reg(hw, IGP01E1000_PHY_PORT_CONFIG,
 499                                                  data);
 500                 if (ret_val)
 501                         goto out;
 502         } else {
 503                 data &= ~IGP02E1000_PM_D0_LPLU;
 504                 ret_val = phy->ops.write_phy_reg(hw, IGP02E1000_PHY_POWER_MGMT,
 505                                                  data);
 506                 /*
 507                  * LPLU and SmartSpeed are mutually exclusive.  LPLU is used
 508                  * during Dx states where the power conservation is most
 509                  * important.  During driver activity we should enable
 510                  * SmartSpeed, so performance is maintained.
 511                  */
 512                 if (phy->smart_speed == e1000_smart_speed_on) {
 513                         ret_val = phy->ops.read_phy_reg(hw,
 514                                         IGP01E1000_PHY_PORT_CONFIG, &data);
 515                         if (ret_val)
 516                                 goto out;
 517
 518                         data |= IGP01E1000_PSCFR_SMART_SPEED;
 519                         ret_val = phy->ops.write_phy_reg(hw,
 520                                         IGP01E1000_PHY_PORT_CONFIG, data);
 521                         if (ret_val)
 522                                 goto out;
 523                 } else if (phy->smart_speed == e1000_smart_speed_off) {
 524                         ret_val = phy->ops.read_phy_reg(hw,
 525                                         IGP01E1000_PHY_PORT_CONFIG, &data);
 526                         if (ret_val)
 527                                 goto out;
 528
 529                         data &= ~IGP01E1000_PSCFR_SMART_SPEED;
 530                         ret_val = phy->ops.write_phy_reg(hw,
 531                                         IGP01E1000_PHY_PORT_CONFIG, data);
 532                         if (ret_val)
 533                                 goto out;
 534                 }
 535         }
 536
 537 out:
 538         return ret_val;
 539 }
 540
 541 /**
 542  *  igb_acquire_nvm_82575 - Request for access to EEPROM
 543  *  @hw: pointer to the HW structure
 544  *
 545  *  Acquire the necessary semaphores for exclusive access to the EEPROM.
 546  *  Set the EEPROM access request bit and wait for EEPROM access grant bit.
 547  *  Return successful if access grant bit set, else clear the request for
 548  *  EEPROM access and return -E1000_ERR_NVM (-1).
 549  **/
 550 static s32 igb_acquire_nvm_82575(struct e1000_hw *hw)
 551 {
 552         s32 ret_val;
 553
 554         ret_val = igb_acquire_swfw_sync_82575(hw, E1000_SWFW_EEP_SM);
 555         if (ret_val)
 556                 goto out;
 557
 558         ret_val = igb_acquire_nvm(hw);
 559
 560         if (ret_val)
 561                 igb_release_swfw_sync_82575(hw, E1000_SWFW_EEP_SM);
 562
 563 out:
 564         return ret_val;
 565 }
 566
 567 /**
 568  *  igb_release_nvm_82575 - Release exclusive access to EEPROM
 569  *  @hw: pointer to the HW structure
 570  *
 571  *  Stop any current commands to the EEPROM and clear the EEPROM request bit,
 572  *  then release the semaphores acquired.
 573  **/
 574 static void igb_release_nvm_82575(struct e1000_hw *hw)
 575 {
 576         igb_release_nvm(hw);
 577         igb_release_swfw_sync_82575(hw, E1000_SWFW_EEP_SM);
 578 }
 579
 580 /**
 581  *  igb_acquire_swfw_sync_82575 - Acquire SW/FW semaphore
 582  *  @hw: pointer to the HW structure
 583  *  @mask: specifies which semaphore to acquire
 584  *
 585  *  Acquire the SW/FW semaphore to access the PHY or NVM.  The mask
 586  *  will also specify which port we're acquiring the lock for.
 587  **/
 588 static s32 igb_acquire_swfw_sync_82575(struct e1000_hw *hw, u16 mask)
 589 {
 590         u32 swfw_sync;
 591         u32 swmask = mask;
 592         u32 fwmask = mask << 16;
 593         s32 ret_val = 0;
 594         s32 i = 0, timeout = 200; /* FIXME: find real value to use here */
 595
 596         while (i < timeout) {
 597                 if (igb_get_hw_semaphore(hw)) {
 598                         ret_val = -E1000_ERR_SWFW_SYNC;
 599                         goto out;
 600                 }
 601
 602                 swfw_sync = rd32(E1000_SW_FW_SYNC);
 603                 if (!(swfw_sync & (fwmask | swmask)))
 604                         break;
 605
 606                 /*
 607                  * Firmware currently using resource (fwmask)
 608                  * or other software thread using resource (swmask)
 609                  */
 610                 igb_put_hw_semaphore(hw);
 611                 mdelay(5);
 612                 i++;
 613         }
 614
 615         if (i == timeout) {
 616                 hw_dbg("Driver can't access resource, SW_FW_SYNC timeout.\n");
 617                 ret_val = -E1000_ERR_SWFW_SYNC;
 618                 goto out;
 619         }
 620
 621         swfw_sync |= swmask;
 622         wr32(E1000_SW_FW_SYNC, swfw_sync);
 623
 624         igb_put_hw_semaphore(hw);
 625
 626 out:
 627         return ret_val;
 628 }
 629
 630 /**
 631  *  igb_release_swfw_sync_82575 - Release SW/FW semaphore
 632  *  @hw: pointer to the HW structure
 633  *  @mask: specifies which semaphore to acquire
 634  *
 635  *  Release the SW/FW semaphore used to access the PHY or NVM.  The mask
 636  *  will also specify which port we're releasing the lock for.
 637  **/
 638 static void igb_release_swfw_sync_82575(struct e1000_hw *hw, u16 mask)
 639 {
 640         u32 swfw_sync;
 641
 642         while (igb_get_hw_semaphore(hw) != 0);
 643         /* Empty */
 644
 645         swfw_sync = rd32(E1000_SW_FW_SYNC);
 646         swfw_sync &= ~mask;
 647         wr32(E1000_SW_FW_SYNC, swfw_sync);
 648
 649         igb_put_hw_semaphore(hw);
 650 }
 651
 652 /**
 653  *  igb_get_cfg_done_82575 - Read config done bit
 654  *  @hw: pointer to the HW structure
 655  *
 656  *  Read the management control register for the config done bit for
 657  *  completion status.  NOTE: silicon which is EEPROM-less will fail trying
 658  *  to read the config done bit, so an error is *ONLY* logged and returns
 659  *  0.  If we were to return with error, EEPROM-less silicon
 660  *  would not be able to be reset or change link.
 661  **/
 662 static s32 igb_get_cfg_done_82575(struct e1000_hw *hw)
 663 {
 664         s32 timeout = PHY_CFG_TIMEOUT;
 665         s32 ret_val = 0;
 666         u32 mask = E1000_NVM_CFG_DONE_PORT_0;
 667
 668         if (hw->bus.func == 1)
 669                 mask = E1000_NVM_CFG_DONE_PORT_1;
 670
 671         while (timeout) {
 672                 if (rd32(E1000_EEMNGCTL) & mask)
 673                         break;
 674                 msleep(1);
 675                 timeout--;
 676         }
 677         if (!timeout)
 678                 hw_dbg("MNG configuration cycle has not completed.\n");
 679
 680         /* If EEPROM is not marked present, init the PHY manually */
 681         if (((rd32(E1000_EECD) & E1000_EECD_PRES) == 0) &&
 682             (hw->phy.type == e1000_phy_igp_3))
 683                 igb_phy_init_script_igp3(hw);
 684
 685         return ret_val;
 686 }
 687
 688 /**
 689  *  igb_check_for_link_82575 - Check for link
 690  *  @hw: pointer to the HW structure
 691  *
 692  *  If sgmii is enabled, then use the pcs register to determine link, otherwise
 693  *  use the generic interface for determining link.
 694  **/
 695 static s32 igb_check_for_link_82575(struct e1000_hw *hw)
 696 {
 697         s32 ret_val;
 698         u16 speed, duplex;
 699
 700         /* SGMII link check is done through the PCS register. */
 701         if ((hw->phy.media_type != e1000_media_type_copper) ||
 702             (igb_sgmii_active_82575(hw))) {
 703                 ret_val = igb_get_pcs_speed_and_duplex_82575(hw, &speed,
 704                                                              &duplex);
 705                 /*
 706                  * Use this flag to determine if link needs to be checked or
 707                  * not.  If  we have link clear the flag so that we do not
 708                  * continue to check for link.
 709                  */
 710                 hw->mac.get_link_status = !hw->mac.serdes_has_link;
 711         } else {
 712                 ret_val = igb_check_for_copper_link(hw);
 713         }
 714
 715         return ret_val;
 716 }
 717 /**
 718  *  igb_get_pcs_speed_and_duplex_82575 - Retrieve current speed/duplex
 719  *  @hw: pointer to the HW structure
 720  *  @speed: stores the current speed
 721  *  @duplex: stores the current duplex
 722  *
 723  *  Using the physical coding sub-layer (PCS), retrieve the current speed and
 724  *  duplex, then store the values in the pointers provided.
 725  **/
 726 static s32 igb_get_pcs_speed_and_duplex_82575(struct e1000_hw *hw, u16 *speed,
 727                                                 u16 *duplex)
 728 {
 729         struct e1000_mac_info *mac = &hw->mac;
 730         u32 pcs;
 731
 732         /* Set up defaults for the return values of this function */
 733         mac->serdes_has_link = false;
 734         *speed = 0;
 735         *duplex = 0;
 736
 737         /*
 738          * Read the PCS Status register for link state. For non-copper mode,
 739          * the status register is not accurate. The PCS status register is
 740          * used instead.
 741          */
 742         pcs = rd32(E1000_PCS_LSTAT);
 743
 744         /*
 745          * The link up bit determines when link is up on autoneg. The sync ok
 746          * gets set once both sides sync up and agree upon link. Stable link
 747          * can be determined by checking for both link up and link sync ok
 748          */
 749         if ((pcs & E1000_PCS_LSTS_LINK_OK) && (pcs & E1000_PCS_LSTS_SYNK_OK)) {
 750                 mac->serdes_has_link = true;
 751
 752                 /* Detect and store PCS speed */
 753                 if (pcs & E1000_PCS_LSTS_SPEED_1000) {
 754                         *speed = SPEED_1000;
 755                 } else if (pcs & E1000_PCS_LSTS_SPEED_100) {
 756                         *speed = SPEED_100;
 757                 } else {
 758                         *speed = SPEED_10;
 759                 }
 760
 761                 /* Detect and store PCS duplex */
 762                 if (pcs & E1000_PCS_LSTS_DUPLEX_FULL) {
 763                         *duplex = FULL_DUPLEX;
 764                 } else {
 765                         *duplex = HALF_DUPLEX;
 766                 }
 767         }
 768
 769         return 0;
 770 }
 771
 772 /**
 773  *  igb_init_rx_addrs_82575 - Initialize receive address's
 774  *  @hw: pointer to the HW structure
 775  *  @rar_count: receive address registers
 776  *
 777  *  Setups the receive address registers by setting the base receive address
 778  *  register to the devices MAC address and clearing all the other receive
 779  *  address registers to 0.
 780  **/
 781 static void igb_init_rx_addrs_82575(struct e1000_hw *hw, u16 rar_count)
 782 {
 783         u32 i;
 784         u8 addr[6] = {0,0,0,0,0,0};
 785         /*
 786          * This function is essentially the same as that of
 787          * e1000_init_rx_addrs_generic. However it also takes care
 788          * of the special case where the register offset of the
 789          * second set of RARs begins elsewhere. This is implicitly taken care by
 790          * function e1000_rar_set_generic.
 791          */
 792
 793         hw_dbg("e1000_init_rx_addrs_82575");
 794
 795         /* Setup the receive address */
 796         hw_dbg("Programming MAC Address into RAR[0]\n");
 797         hw->mac.ops.rar_set(hw, hw->mac.addr, 0);
 798
 799         /* Zero out the other (rar_entry_count - 1) receive addresses */
 800         hw_dbg("Clearing RAR[1-%u]\n", rar_count-1);
 801         for (i = 1; i < rar_count; i++)
 802             hw->mac.ops.rar_set(hw, addr, i);
 803 }
 804
 805 /**
 806  *  igb_update_mc_addr_list_82575 - Update Multicast addresses
 807  *  @hw: pointer to the HW structure
 808  *  @mc_addr_list: array of multicast addresses to program
 809  *  @mc_addr_count: number of multicast addresses to program
 810  *  @rar_used_count: the first RAR register free to program
 811  *  @rar_count: total number of supported Receive Address Registers
 812  *
 813  *  Updates the Receive Address Registers and Multicast Table Array.
 814  *  The caller must have a packed mc_addr_list of multicast addresses.
 815  *  The parameter rar_count will usually be hw->mac.rar_entry_count
 816  *  unless there are workarounds that change this.
 817  **/
 818 void igb_update_mc_addr_list_82575(struct e1000_hw *hw,
 819                                    u8 *mc_addr_list, u32 mc_addr_count,
 820                                    u32 rar_used_count, u32 rar_count)
 821 {
 822         u32 hash_value;
 823         u32 i;
 824         u8 addr[6] = {0,0,0,0,0,0};
 825         /*
 826          * This function is essentially the same as that of
 827          * igb_update_mc_addr_list_generic. However it also takes care
 828          * of the special case where the register offset of the
 829          * second set of RARs begins elsewhere. This is implicitly taken care by
 830          * function e1000_rar_set_generic.
 831          */
 832
 833         /*
 834          * Load the first set of multicast addresses into the exact
 835          * filters (RAR).  If there are not enough to fill the RAR
 836          * array, clear the filters.
 837          */
 838         for (i = rar_used_count; i < rar_count; i++) {
 839                 if (mc_addr_count) {
 840                         igb_rar_set(hw, mc_addr_list, i);
 841                         mc_addr_count--;
 842                         mc_addr_list += ETH_ALEN;
 843                 } else {
 844                         igb_rar_set(hw, addr, i);
 845                 }
 846         }
 847
 848         /* Clear the old settings from the MTA */
 849         hw_dbg("Clearing MTA\n");
 850         for (i = 0; i < hw->mac.mta_reg_count; i++) {
 851                 array_wr32(E1000_MTA, i, 0);
 852                 wrfl();
 853         }
 854
 855         /* Load any remaining multicast addresses into the hash table. */
 856         for (; mc_addr_count > 0; mc_addr_count--) {
 857                 hash_value = igb_hash_mc_addr(hw, mc_addr_list);
 858                 hw_dbg("Hash value = 0x%03X\n", hash_value);
 859                 igb_mta_set(hw, hash_value);
 860                 mc_addr_list += ETH_ALEN;
 861         }
 862 }
 863
 864 /**
 865  *  igb_shutdown_fiber_serdes_link_82575 - Remove link during power down
 866  *  @hw: pointer to the HW structure
 867  *
 868  *  In the case of fiber serdes, shut down optics and PCS on driver unload
 869  *  when management pass thru is not enabled.
 870  **/
 871 void igb_shutdown_fiber_serdes_link_82575(struct e1000_hw *hw)
 872 {
 873         u32 reg;
 874
 875         if (hw->mac.type != e1000_82576 ||
 876             (hw->phy.media_type != e1000_media_type_fiber &&
 877              hw->phy.media_type != e1000_media_type_internal_serdes))
 878                 return;
 879
 880         /* if the management interface is not enabled, then power down */
 881         if (!igb_enable_mng_pass_thru(hw)) {
 882                 /* Disable PCS to turn off link */
 883                 reg = rd32(E1000_PCS_CFG0);
 884                 reg &= ~E1000_PCS_CFG_PCS_EN;
 885                 wr32(E1000_PCS_CFG0, reg);
 886
 887                 /* shutdown the laser */
 888                 reg = rd32(E1000_CTRL_EXT);
 889                 reg |= E1000_CTRL_EXT_SDP7_DATA;
 890                 wr32(E1000_CTRL_EXT, reg);
 891
 892                 /* flush the write to verify completion */
 893                 wrfl();
 894                 msleep(1);
 895         }
 896
 897         return;
 898 }
 899
 900 /**
 901  *  igb_reset_hw_82575 - Reset hardware
 902  *  @hw: pointer to the HW structure
 903  *
 904  *  This resets the hardware into a known state.  This is a
 905  *  function pointer entry point called by the api module.
 906  **/
 907 static s32 igb_reset_hw_82575(struct e1000_hw *hw)
 908 {
 909         u32 ctrl, icr;
 910         s32 ret_val;
 911
 912         /*
 913          * Prevent the PCI-E bus from sticking if there is no TLP connection
 914          * on the last TLP read/write transaction when MAC is reset.
 915          */
 916         ret_val = igb_disable_pcie_master(hw);
 917         if (ret_val)
 918                 hw_dbg("PCI-E Master disable polling has failed.\n");
 919
 920         hw_dbg("Masking off all interrupts\n");
 921         wr32(E1000_IMC, 0xffffffff);
 922
 923         wr32(E1000_RCTL, 0);
 924         wr32(E1000_TCTL, E1000_TCTL_PSP);
 925         wrfl();
 926
 927         msleep(10);
 928
 929         ctrl = rd32(E1000_CTRL);
 930
 931         hw_dbg("Issuing a global reset to MAC\n");
 932         wr32(E1000_CTRL, ctrl | E1000_CTRL_RST);
 933
 934         ret_val = igb_get_auto_rd_done(hw);
 935         if (ret_val) {
 936                 /*
 937                  * When auto config read does not complete, do not
 938                  * return with an error. This can happen in situations
 939                  * where there is no eeprom and prevents getting link.
 940                  */
 941                 hw_dbg("Auto Read Done did not complete\n");
 942         }
 943
 944         /* If EEPROM is not present, run manual init scripts */
 945         if ((rd32(E1000_EECD) & E1000_EECD_PRES) == 0)
 946                 igb_reset_init_script_82575(hw);
 947
 948         /* Clear any pending interrupt events. */
 949         wr32(E1000_IMC, 0xffffffff);
 950         icr = rd32(E1000_ICR);
 951
 952         igb_check_alt_mac_addr(hw);
 953
 954         return ret_val;
 955 }
 956
 957 /**
 958  *  igb_init_hw_82575 - Initialize hardware
 959  *  @hw: pointer to the HW structure
 960  *
 961  *  This inits the hardware readying it for operation.
 962  **/
 963 static s32 igb_init_hw_82575(struct e1000_hw *hw)
 964 {
 965         struct e1000_mac_info *mac = &hw->mac;
 966         s32 ret_val;
 967         u16 i, rar_count = mac->rar_entry_count;
 968
 969         /* Initialize identification LED */
 970         ret_val = igb_id_led_init(hw);
 971         if (ret_val) {
 972                 hw_dbg("Error initializing identification LED\n");
 973                 /* This is not fatal and we should not stop init due to this */
 974         }
 975
 976         /* Disabling VLAN filtering */
 977         hw_dbg("Initializing the IEEE VLAN\n");
 978         igb_clear_vfta(hw);
 979
 980         /* Setup the receive address */
 981         igb_init_rx_addrs_82575(hw, rar_count);
 982         /* Zero out the Multicast HASH table */
 983         hw_dbg("Zeroing the MTA\n");
 984         for (i = 0; i < mac->mta_reg_count; i++)
 985                 array_wr32(E1000_MTA, i, 0);
 986
 987         /* Setup link and flow control */
 988         ret_val = igb_setup_link(hw);
 989
 990         /*
 991          * Clear all of the statistics registers (clear on read).  It is
 992          * important that we do this after we have tried to establish link
 993          * because the symbol error count will increment wildly if there
 994          * is no link.
 995          */
 996         igb_clear_hw_cntrs_82575(hw);
 997
 998         return ret_val;
 999 }
1000
1001 /**
1002  *  igb_setup_copper_link_82575 - Configure copper link settings
1003  *  @hw: pointer to the HW structure
1004  *
1005  *  Configures the link for auto-neg or forced speed and duplex.  Then we check
1006  *  for link, once link is established calls to configure collision distance
1007  *  and flow control are called.
1008  **/
1009 static s32 igb_setup_copper_link_82575(struct e1000_hw *hw)
1010 {
1011         u32 ctrl, led_ctrl;
1012         s32  ret_val;
1013         bool link;
1014
1015         ctrl = rd32(E1000_CTRL);
1016         ctrl |= E1000_CTRL_SLU;
1017         ctrl &= ~(E1000_CTRL_FRCSPD | E1000_CTRL_FRCDPX);
1018         wr32(E1000_CTRL, ctrl);
1019
1020         switch (hw->phy.type) {
1021         case e1000_phy_m88:
1022                 ret_val = igb_copper_link_setup_m88(hw);
1023                 break;
1024         case e1000_phy_igp_3:
1025                 ret_val = igb_copper_link_setup_igp(hw);
1026                 /* Setup activity LED */
1027                 led_ctrl = rd32(E1000_LEDCTL);
1028                 led_ctrl &= IGP_ACTIVITY_LED_MASK;
1029                 led_ctrl |= (IGP_ACTIVITY_LED_ENABLE | IGP_LED3_MODE);
1030                 wr32(E1000_LEDCTL, led_ctrl);
1031                 break;
1032         default:
1033                 ret_val = -E1000_ERR_PHY;
1034                 break;
1035         }
1036
1037         if (ret_val)
1038                 goto out;
1039
1040         if (hw->mac.autoneg) {
1041                 /*
1042                  * Setup autoneg and flow control advertisement
1043                  * and perform autonegotiation.
1044                  */
1045                 ret_val = igb_copper_link_autoneg(hw);
1046                 if (ret_val)
1047                         goto out;
1048         } else {
1049                 /*
1050                  * PHY will be set to 10H, 10F, 100H or 100F
1051                  * depending on user settings.
1052                  */
1053                 hw_dbg("Forcing Speed and Duplex\n");
1054                 ret_val = igb_phy_force_speed_duplex(hw);
1055                 if (ret_val) {
1056                         hw_dbg("Error Forcing Speed and Duplex\n");
1057                         goto out;
1058                 }
1059         }
1060
1061         ret_val = igb_configure_pcs_link_82575(hw);
1062         if (ret_val)
1063                 goto out;
1064
1065         /*
1066          * Check link status. Wait up to 100 microseconds for link to become
1067          * valid.
1068          */
1069         ret_val = igb_phy_has_link(hw, COPPER_LINK_UP_LIMIT, 10, &link);
1070         if (ret_val)
1071                 goto out;
1072
1073         if (link) {
1074                 hw_dbg("Valid link established!!!\n");
1075                 /* Config the MAC and PHY after link is up */
1076                 igb_config_collision_dist(hw);
1077                 ret_val = igb_config_fc_after_link_up(hw);
1078         } else {
1079                 hw_dbg("Unable to establish link!!!\n");
1080         }
1081
1082 out:
1083         return ret_val;
1084 }
1085
1086 /**
1087  *  igb_setup_fiber_serdes_link_82575 - Setup link for fiber/serdes
1088  *  @hw: pointer to the HW structure
1089  *
1090  *  Configures speed and duplex for fiber and serdes links.
1091  **/
1092 static s32 igb_setup_fiber_serdes_link_82575(struct e1000_hw *hw)
1093 {
1094         u32 reg;
1095
1096         /*
1097          * On the 82575, SerDes loopback mode persists until it is
1098          * explicitly turned off or a power cycle is performed.  A read to
1099          * the register does not indicate its status.  Therefore, we ensure
1100          * loopback mode is disabled during initialization.
1101          */
1102         wr32(E1000_SCTL, E1000_SCTL_DISABLE_SERDES_LOOPBACK);
1103
1104         /* Force link up, set 1gb, set both sw defined pins */
1105         reg = rd32(E1000_CTRL);
1106         reg |= E1000_CTRL_SLU |
1107                E1000_CTRL_SPD_1000 |
1108                E1000_CTRL_FRCSPD |
1109                E1000_CTRL_SWDPIN0 |
1110                E1000_CTRL_SWDPIN1;
1111         wr32(E1000_CTRL, reg);
1112
1113         /* Power on phy for 82576 fiber adapters */
1114         if (hw->mac.type == e1000_82576) {
1115                 reg = rd32(E1000_CTRL_EXT);
1116                 reg &= ~E1000_CTRL_EXT_SDP7_DATA;
1117                 wr32(E1000_CTRL_EXT, reg);
1118         }
1119
1120         /* Set switch control to serdes energy detect */
1121         reg = rd32(E1000_CONNSW);
1122         reg |= E1000_CONNSW_ENRGSRC;
1123         wr32(E1000_CONNSW, reg);
1124
1125         /*
1126          * New SerDes mode allows for forcing speed or autonegotiating speed
1127          * at 1gb. Autoneg should be default set by most drivers. This is the
1128          * mode that will be compatible with older link partners and switches.
1129          * However, both are supported by the hardware and some drivers/tools.
1130          */
1131         reg = rd32(E1000_PCS_LCTL);
1132
1133         reg &= ~(E1000_PCS_LCTL_AN_ENABLE | E1000_PCS_LCTL_FLV_LINK_UP |
1134                 E1000_PCS_LCTL_FSD | E1000_PCS_LCTL_FORCE_LINK);
1135
1136         if (hw->mac.autoneg) {
1137                 /* Set PCS register for autoneg */
1138                 reg |= E1000_PCS_LCTL_FSV_1000 |      /* Force 1000    */
1139                        E1000_PCS_LCTL_FDV_FULL |      /* SerDes Full duplex */
1140                        E1000_PCS_LCTL_AN_ENABLE |     /* Enable Autoneg */
1141                        E1000_PCS_LCTL_AN_RESTART;     /* Restart autoneg */
1142                 hw_dbg("Configuring Autoneg; PCS_LCTL = 0x%08X\n", reg);
1143         } else {
1144                 /* Set PCS register for forced speed */
1145                 reg |= E1000_PCS_LCTL_FLV_LINK_UP |   /* Force link up */
1146                        E1000_PCS_LCTL_FSV_1000 |      /* Force 1000    */
1147                        E1000_PCS_LCTL_FDV_FULL |      /* SerDes Full duplex */
1148                        E1000_PCS_LCTL_FSD |           /* Force Speed */
1149                        E1000_PCS_LCTL_FORCE_LINK;     /* Force Link */
1150                 hw_dbg("Configuring Forced Link; PCS_LCTL = 0x%08X\n", reg);
1151         }
1152
1153         if (hw->mac.type == e1000_82576) {
1154                 reg |= E1000_PCS_LCTL_FORCE_FCTRL;
1155                 igb_force_mac_fc(hw);
1156         }
1157
1158         wr32(E1000_PCS_LCTL, reg);
1159
1160         return 0;
1161 }
1162
1163 /**
1164  *  igb_configure_pcs_link_82575 - Configure PCS link
1165  *  @hw: pointer to the HW structure
1166  *
1167  *  Configure the physical coding sub-layer (PCS) link.  The PCS link is
1168  *  only used on copper connections where the serialized gigabit media
1169  *  independent interface (sgmii) is being used.  Configures the link
1170  *  for auto-negotiation or forces speed/duplex.
1171  **/
1172 static s32 igb_configure_pcs_link_82575(struct e1000_hw *hw)
1173 {
1174         struct e1000_mac_info *mac = &hw->mac;
1175         u32 reg = 0;
1176
1177         if (hw->phy.media_type != e1000_media_type_copper ||
1178             !(igb_sgmii_active_82575(hw)))
1179                 goto out;
1180
1181         /* For SGMII, we need to issue a PCS autoneg restart */
1182         reg = rd32(E1000_PCS_LCTL);
1183
1184         /* AN time out should be disabled for SGMII mode */
1185         reg &= ~(E1000_PCS_LCTL_AN_TIMEOUT);
1186
1187         if (mac->autoneg) {
1188                 /* Make sure forced speed and force link are not set */
1189                 reg &= ~(E1000_PCS_LCTL_FSD | E1000_PCS_LCTL_FORCE_LINK);
1190
1191                 /*
1192                  * The PHY should be setup prior to calling this function.
1193                  * All we need to do is restart autoneg and enable autoneg.
1194                  */
1195                 reg |= E1000_PCS_LCTL_AN_RESTART | E1000_PCS_LCTL_AN_ENABLE;
1196         } else {
1197                 /* Set PCS register for forced speed */
1198
1199                 /* Turn off bits for full duplex, speed, and autoneg */
1200                 reg &= ~(E1000_PCS_LCTL_FSV_1000 |
1201                          E1000_PCS_LCTL_FSV_100 |
1202                          E1000_PCS_LCTL_FDV_FULL |
1203                          E1000_PCS_LCTL_AN_ENABLE);
1204
1205                 /* Check for duplex first */
1206                 if (mac->forced_speed_duplex & E1000_ALL_FULL_DUPLEX)
1207                         reg |= E1000_PCS_LCTL_FDV_FULL;
1208
1209                 /* Now set speed */
1210                 if (mac->forced_speed_duplex & E1000_ALL_100_SPEED)
1211                         reg |= E1000_PCS_LCTL_FSV_100;
1212
1213                 /* Force speed and force link */
1214                 reg |= E1000_PCS_LCTL_FSD |
1215                        E1000_PCS_LCTL_FORCE_LINK |
1216                        E1000_PCS_LCTL_FLV_LINK_UP;
1217
1218                 hw_dbg("Wrote 0x%08X to PCS_LCTL to configure forced link\n",
1219                        reg);
1220         }
1221         wr32(E1000_PCS_LCTL, reg);
1222
1223 out:
1224         return 0;
1225 }
1226
1227 /**
1228  *  igb_sgmii_active_82575 - Return sgmii state
1229  *  @hw: pointer to the HW structure
1230  *
1231  *  82575 silicon has a serialized gigabit media independent interface (sgmii)
1232  *  which can be enabled for use in the embedded applications.  Simply
1233  *  return the current state of the sgmii interface.
1234  **/
1235 static bool igb_sgmii_active_82575(struct e1000_hw *hw)
1236 {
1237         struct e1000_dev_spec_82575 *dev_spec;
1238         bool ret_val;
1239
1240         if (hw->mac.type != e1000_82575) {
1241                 ret_val = false;
1242                 goto out;
1243         }
1244
1245         dev_spec = (struct e1000_dev_spec_82575 *)hw->dev_spec;
1246
1247         ret_val = dev_spec->sgmii_active;
1248
1249 out:
1250         return ret_val;
1251 }
1252
1253 /**
1254  *  igb_reset_init_script_82575 - Inits HW defaults after reset
1255  *  @hw: pointer to the HW structure
1256  *
1257  *  Inits recommended HW defaults after a reset when there is no EEPROM
1258  *  detected. This is only for the 82575.
1259  **/
1260 static s32 igb_reset_init_script_82575(struct e1000_hw *hw)
1261 {
1262         if (hw->mac.type == e1000_82575) {
1263                 hw_dbg("Running reset init script for 82575\n");
1264                 /* SerDes configuration via SERDESCTRL */
1265                 igb_write_8bit_ctrl_reg(hw, E1000_SCTL, 0x00, 0x0C);
1266                 igb_write_8bit_ctrl_reg(hw, E1000_SCTL, 0x01, 0x78);
1267                 igb_write_8bit_ctrl_reg(hw, E1000_SCTL, 0x1B, 0x23);
1268                 igb_write_8bit_ctrl_reg(hw, E1000_SCTL, 0x23, 0x15);
1269
1270                 /* CCM configuration via CCMCTL register */
1271                 igb_write_8bit_ctrl_reg(hw, E1000_CCMCTL, 0x14, 0x00);
1272                 igb_write_8bit_ctrl_reg(hw, E1000_CCMCTL, 0x10, 0x00);
1273
1274                 /* PCIe lanes configuration */
1275                 igb_write_8bit_ctrl_reg(hw, E1000_GIOCTL, 0x00, 0xEC);
1276                 igb_write_8bit_ctrl_reg(hw, E1000_GIOCTL, 0x61, 0xDF);
1277                 igb_write_8bit_ctrl_reg(hw, E1000_GIOCTL, 0x34, 0x05);
1278                 igb_write_8bit_ctrl_reg(hw, E1000_GIOCTL, 0x2F, 0x81);
1279
1280                 /* PCIe PLL Configuration */
1281                 igb_write_8bit_ctrl_reg(hw, E1000_SCCTL, 0x02, 0x47);
1282                 igb_write_8bit_ctrl_reg(hw, E1000_SCCTL, 0x14, 0x00);
1283                 igb_write_8bit_ctrl_reg(hw, E1000_SCCTL, 0x10, 0x00);
1284         }
1285
1286         return 0;
1287 }
1288
1289 /**
1290  *  igb_read_mac_addr_82575 - Read device MAC address
1291  *  @hw: pointer to the HW structure
1292  **/
1293 static s32 igb_read_mac_addr_82575(struct e1000_hw *hw)
1294 {
1295         s32 ret_val = 0;
1296
1297         if (igb_check_alt_mac_addr(hw))
1298                 ret_val = igb_read_mac_addr(hw);
1299
1300         return ret_val;
1301 }
1302
1303 /**
1304  *  igb_clear_hw_cntrs_82575 - Clear device specific hardware counters
1305  *  @hw: pointer to the HW structure
1306  *
1307  *  Clears the hardware counters by reading the counter registers.
1308  **/
1309 static void igb_clear_hw_cntrs_82575(struct e1000_hw *hw)
1310 {
1311         u32 temp;
1312
1313         igb_clear_hw_cntrs_base(hw);
1314
1315         temp = rd32(E1000_PRC64);
1316         temp = rd32(E1000_PRC127);
1317         temp = rd32(E1000_PRC255);
1318         temp = rd32(E1000_PRC511);
1319         temp = rd32(E1000_PRC1023);
1320         temp = rd32(E1000_PRC1522);
1321         temp = rd32(E1000_PTC64);
1322         temp = rd32(E1000_PTC127);
1323         temp = rd32(E1000_PTC255);
1324         temp = rd32(E1000_PTC511);
1325         temp = rd32(E1000_PTC1023);
1326         temp = rd32(E1000_PTC1522);
1327
1328         temp = rd32(E1000_ALGNERRC);
1329         temp = rd32(E1000_RXERRC);
1330         temp = rd32(E1000_TNCRS);
1331         temp = rd32(E1000_CEXTERR);
1332         temp = rd32(E1000_TSCTC);
1333         temp = rd32(E1000_TSCTFC);
1334
1335         temp = rd32(E1000_MGTPRC);
1336         temp = rd32(E1000_MGTPDC);
1337         temp = rd32(E1000_MGTPTC);
1338
1339         temp = rd32(E1000_IAC);
1340         temp = rd32(E1000_ICRXOC);
1341
1342         temp = rd32(E1000_ICRXPTC);
1343         temp = rd32(E1000_ICRXATC);
1344         temp = rd32(E1000_ICTXPTC);
1345         temp = rd32(E1000_ICTXATC);
1346         temp = rd32(E1000_ICTXQEC);
1347         temp = rd32(E1000_ICTXQMTC);
1348         temp = rd32(E1000_ICRXDMTC);
1349
1350         temp = rd32(E1000_CBTMPC);
1351         temp = rd32(E1000_HTDPMC);
1352         temp = rd32(E1000_CBRMPC);
1353         temp = rd32(E1000_RPTHC);
1354         temp = rd32(E1000_HGPTC);
1355         temp = rd32(E1000_HTCBDPC);
1356         temp = rd32(E1000_HGORCL);
1357         temp = rd32(E1000_HGORCH);
1358         temp = rd32(E1000_HGOTCL);
1359         temp = rd32(E1000_HGOTCH);
1360         temp = rd32(E1000_LENERRS);
1361
1362         /* This register should not be read in copper configurations */
1363         if (hw->phy.media_type == e1000_media_type_internal_serdes)
1364                 temp = rd32(E1000_SCVPC);
1365 }
1366
1367 /**
1368  *  igb_rx_fifo_flush_82575 - Clean rx fifo after RX enable
1369  *  @hw: pointer to the HW structure
1370  *
1371  *  After rx enable if managability is enabled then there is likely some
1372  *  bad data at the start of the fifo and possibly in the DMA fifo.  This
1373  *  function clears the fifos and flushes any packets that came in as rx was
1374  *  being enabled.
1375  **/
1376 void igb_rx_fifo_flush_82575(struct e1000_hw *hw)
1377 {
1378         u32 rctl, rlpml, rxdctl[4], rfctl, temp_rctl, rx_enabled;
1379         int i, ms_wait;
1380
1381         if (hw->mac.type != e1000_82575 ||
1382             !(rd32(E1000_MANC) & E1000_MANC_RCV_TCO_EN))
1383                 return;
1384
1385         /* Disable all RX queues */
1386         for (i = 0; i < 4; i++) {
1387                 rxdctl[i] = rd32(E1000_RXDCTL(i));
1388                 wr32(E1000_RXDCTL(i),
1389                      rxdctl[i] & ~E1000_RXDCTL_QUEUE_ENABLE);
1390         }
1391         /* Poll all queues to verify they have shut down */
1392         for (ms_wait = 0; ms_wait < 10; ms_wait++) {
1393                 msleep(1);
1394                 rx_enabled = 0;
1395                 for (i = 0; i < 4; i++)
1396                         rx_enabled |= rd32(E1000_RXDCTL(i));
1397                 if (!(rx_enabled & E1000_RXDCTL_QUEUE_ENABLE))
1398                         break;
1399         }
1400
1401         if (ms_wait == 10)
1402                 hw_dbg("Queue disable timed out after 10ms\n");
1403
1404         /* Clear RLPML, RCTL.SBP, RFCTL.LEF, and set RCTL.LPE so that all
1405          * incoming packets are rejected.  Set enable and wait 2ms so that
1406          * any packet that was coming in as RCTL.EN was set is flushed
1407          */
1408         rfctl = rd32(E1000_RFCTL);
1409         wr32(E1000_RFCTL, rfctl & ~E1000_RFCTL_LEF);
1410
1411         rlpml = rd32(E1000_RLPML);
1412         wr32(E1000_RLPML, 0);
1413
1414         rctl = rd32(E1000_RCTL);
1415         temp_rctl = rctl & ~(E1000_RCTL_EN | E1000_RCTL_SBP);
1416         temp_rctl |= E1000_RCTL_LPE;
1417
1418         wr32(E1000_RCTL, temp_rctl);
1419         wr32(E1000_RCTL, temp_rctl | E1000_RCTL_EN);
1420         wrfl();
1421         msleep(2);
1422
1423         /* Enable RX queues that were previously enabled and restore our
1424          * previous state
1425          */
1426         for (i = 0; i < 4; i++)
1427                 wr32(E1000_RXDCTL(i), rxdctl[i]);
1428         wr32(E1000_RCTL, rctl);
1429         wrfl();
1430
1431         wr32(E1000_RLPML, rlpml);
1432         wr32(E1000_RFCTL, rfctl);
1433
1434         /* Flush receive errors generated by workaround */
1435         rd32(E1000_ROC);
1436         rd32(E1000_RNBC);
1437         rd32(E1000_MPC);
1438 }
1439
1440 static struct e1000_mac_operations e1000_mac_ops_82575 = {
1441         .reset_hw             = igb_reset_hw_82575,
1442         .init_hw              = igb_init_hw_82575,
1443         .check_for_link       = igb_check_for_link_82575,
1444         .rar_set              = igb_rar_set,
1445         .read_mac_addr        = igb_read_mac_addr_82575,
1446         .get_speed_and_duplex = igb_get_speed_and_duplex_copper,
1447 };
1448
1449 static struct e1000_phy_operations e1000_phy_ops_82575 = {
1450         .acquire_phy          = igb_acquire_phy_82575,
1451         .get_cfg_done         = igb_get_cfg_done_82575,
1452         .release_phy          = igb_release_phy_82575,
1453 };
1454
1455 static struct e1000_nvm_operations e1000_nvm_ops_82575 = {
1456         .acquire_nvm          = igb_acquire_nvm_82575,
1457         .read_nvm             = igb_read_nvm_eerd,
1458         .release_nvm          = igb_release_nvm_82575,
1459         .write_nvm            = igb_write_nvm_spi,
1460 };
1461
1462 const struct e1000_info e1000_82575_info = {
1463         .get_invariants = igb_get_invariants_82575,
1464         .mac_ops = &e1000_mac_ops_82575,
1465         .phy_ops = &e1000_phy_ops_82575,
1466         .nvm_ops = &e1000_nvm_ops_82575,
1467 };
1468