drivers/ide/pmac.c

   1 /*
   2  * Support for IDE interfaces on PowerMacs.
   3  *
   4  * These IDE interfaces are memory-mapped and have a DBDMA channel
   5  * for doing DMA.
   6  *
   7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   8  *  Copyright (C) 2007-2008 Bartlomiej Zolnierkiewicz
   9  *
  10  *  This program is free software; you can redistribute it and/or
  11  *  modify it under the terms of the GNU General Public License
  12  *  as published by the Free Software Foundation; either version
  13  *  2 of the License, or (at your option) any later version.
  14  *
  15  * Some code taken from drivers/ide/ide-dma.c:
  16  *
  17  *  Copyright (c) 1995-1998  Mark Lord
  18  *
  19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  20  * get rid of the "rounded" tables used previously, so we have the
  21  * same table format for all controllers and can then just have one
  22  * big table
  23  *
  24  */
  25 #include <linux/types.h>
  26 #include <linux/kernel.h>
  27 #include <linux/init.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/notifier.h>
  31 #include <linux/reboot.h>
  32 #include <linux/pci.h>
  33 #include <linux/adb.h>
  34 #include <linux/pmu.h>
  35 #include <linux/scatterlist.h>
  36
  37 #include <asm/prom.h>
  38 #include <asm/io.h>
  39 #include <asm/dbdma.h>
  40 #include <asm/ide.h>
  41 #include <asm/pci-bridge.h>
  42 #include <asm/machdep.h>
  43 #include <asm/pmac_feature.h>
  44 #include <asm/sections.h>
  45 #include <asm/irq.h>
  46 #include <asm/mediabay.h>
  47
  48 #define DRV_NAME "ide-pmac"
  49
  50 #undef IDE_PMAC_DEBUG
  51
  52 #define DMA_WAIT_TIMEOUT        50
  53
  54 typedef struct pmac_ide_hwif {
  55         unsigned long                   regbase;
  56         int                             irq;
  57         int                             kind;
  58         int                             aapl_bus_id;
  59         unsigned                        broken_dma : 1;
  60         unsigned                        broken_dma_warn : 1;
  61         struct device_node*             node;
  62         struct macio_dev                *mdev;
  63         u32                             timings[4];
  64         volatile u32 __iomem *          *kauai_fcr;
  65         ide_hwif_t                      *hwif;
  66
  67         /* Those fields are duplicating what is in hwif. We currently
  68          * can't use the hwif ones because of some assumptions that are
  69          * beeing done by the generic code about the kind of dma controller
  70          * and format of the dma table. This will have to be fixed though.
  71          */
  72         volatile struct dbdma_regs __iomem *    dma_regs;
  73         struct dbdma_cmd*               dma_table_cpu;
  74 } pmac_ide_hwif_t;
  75
  76 enum {
  77         controller_ohare,       /* OHare based */
  78         controller_heathrow,    /* Heathrow/Paddington */
  79         controller_kl_ata3,     /* KeyLargo ATA-3 */
  80         controller_kl_ata4,     /* KeyLargo ATA-4 */
  81         controller_un_ata6,     /* UniNorth2 ATA-6 */
  82         controller_k2_ata6,     /* K2 ATA-6 */
  83         controller_sh_ata6,     /* Shasta ATA-6 */
  84 };
  85
  86 static const char* model_name[] = {
  87         "OHare ATA",            /* OHare based */
  88         "Heathrow ATA",         /* Heathrow/Paddington */
  89         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
  90         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
  91         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
  92         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
  93         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
  94 };
  95
  96 /*
  97  * Extra registers, both 32-bit little-endian
  98  */
  99 #define IDE_TIMING_CONFIG       0x200
 100 #define IDE_INTERRUPT           0x300
 101
 102 /* Kauai (U2) ATA has different register setup */
 103 #define IDE_KAUAI_PIO_CONFIG    0x200
 104 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 105 #define IDE_KAUAI_POLL_CONFIG   0x220
 106
 107 /*
 108  * Timing configuration register definitions
 109  */
 110
 111 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 112 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 113 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 114 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 115 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 116
 117 /* 133Mhz cell, found in shasta.
 118  * See comments about 100 Mhz Uninorth 2...
 119  * Note that PIO_MASK and MDMA_MASK seem to overlap
 120  */
 121 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 122 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 123 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 124 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 125
 126 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 127  * this one yet, it appears as a pci device (106b/0033) on uninorth
 128  * internal PCI bus and it's clock is controlled like gem or fw. It
 129  * appears to be an evolution of keylargo ATA4 with a timing register
 130  * extended to 2 32bits registers and a similar DBDMA channel. Other
 131  * registers seem to exist but I can't tell much about them.
 132  *
 133  * So far, I'm using pre-calculated tables for this extracted from
 134  * the values used by the MacOS X driver.
 135  *
 136  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 137  * register controls the UDMA timings. At least, it seems bit 0
 138  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 139  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 140  * know their meaning yet
 141  */
 142 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 143 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 144 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 145 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 146
 147
 148 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 149  * 40 connector cable and to 4 on 80 connector one.
 150  * Clock unit is 15ns (66Mhz)
 151  *
 152  * 3 Values can be programmed:
 153  *  - Write data setup, which appears to match the cycle time. They
 154  *    also call it DIOW setup.
 155  *  - Ready to pause time (from spec)
 156  *  - Address setup. That one is weird. I don't see where exactly
 157  *    it fits in UDMA cycles, I got it's name from an obscure piece
 158  *    of commented out code in Darwin. They leave it to 0, we do as
 159  *    well, despite a comment that would lead to think it has a
 160  *    min value of 45ns.
 161  * Apple also add 60ns to the write data setup (or cycle time ?) on
 162  * reads.
 163  */
 164 #define TR_66_UDMA_MASK                 0xfff00000
 165 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 166 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 167 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 168 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 169 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 170 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 171 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 172 #define TR_66_MDMA_MASK                 0x000ffc00
 173 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 174 #define TR_66_MDMA_RECOVERY_SHIFT       15
 175 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 176 #define TR_66_MDMA_ACCESS_SHIFT         10
 177 #define TR_66_PIO_MASK                  0x000003ff
 178 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 179 #define TR_66_PIO_RECOVERY_SHIFT        5
 180 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 181 #define TR_66_PIO_ACCESS_SHIFT          0
 182
 183 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 184  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 185  *
 186  * The access time and recovery time can be programmed. Some older
 187  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 188  * the same here fore safety against broken old hardware ;)
 189  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 190  * time and removes one from recovery. It's not supported on KeyLargo
 191  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 192  * is used to reach long timings used in this mode.
 193  */
 194 #define TR_33_MDMA_MASK                 0x003ff800
 195 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 196 #define TR_33_MDMA_RECOVERY_SHIFT       16
 197 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 198 #define TR_33_MDMA_ACCESS_SHIFT         11
 199 #define TR_33_MDMA_HALFTICK             0x00200000
 200 #define TR_33_PIO_MASK                  0x000007ff
 201 #define TR_33_PIO_E                     0x00000400
 202 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 203 #define TR_33_PIO_RECOVERY_SHIFT        5
 204 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 205 #define TR_33_PIO_ACCESS_SHIFT          0
 206
 207 /*
 208  * Interrupt register definitions
 209  */
 210 #define IDE_INTR_DMA                    0x80000000
 211 #define IDE_INTR_DEVICE                 0x40000000
 212
 213 /*
 214  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 215  */
 216 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 217 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 218 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 219
 220 /* Rounded Multiword DMA timings
 221  *
 222  * I gave up finding a generic formula for all controller
 223  * types and instead, built tables based on timing values
 224  * used by Apple in Darwin's implementation.
 225  */
 226 struct mdma_timings_t {
 227         int     accessTime;
 228         int     recoveryTime;
 229         int     cycleTime;
 230 };
 231
 232 struct mdma_timings_t mdma_timings_33[] =
 233 {
 234     { 240, 240, 480 },
 235     { 180, 180, 360 },
 236     { 135, 135, 270 },
 237     { 120, 120, 240 },
 238     { 105, 105, 210 },
 239     {  90,  90, 180 },
 240     {  75,  75, 150 },
 241     {  75,  45, 120 },
 242     {   0,   0,   0 }
 243 };
 244
 245 struct mdma_timings_t mdma_timings_33k[] =
 246 {
 247     { 240, 240, 480 },
 248     { 180, 180, 360 },
 249     { 150, 150, 300 },
 250     { 120, 120, 240 },
 251     {  90, 120, 210 },
 252     {  90,  90, 180 },
 253     {  90,  60, 150 },
 254     {  90,  30, 120 },
 255     {   0,   0,   0 }
 256 };
 257
 258 struct mdma_timings_t mdma_timings_66[] =
 259 {
 260     { 240, 240, 480 },
 261     { 180, 180, 360 },
 262     { 135, 135, 270 },
 263     { 120, 120, 240 },
 264     { 105, 105, 210 },
 265     {  90,  90, 180 },
 266     {  90,  75, 165 },
 267     {  75,  45, 120 },
 268     {   0,   0,   0 }
 269 };
 270
 271 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 272 struct {
 273         int     addrSetup; /* ??? */
 274         int     rdy2pause;
 275         int     wrDataSetup;
 276 } kl66_udma_timings[] =
 277 {
 278     {   0, 180,  120 }, /* Mode 0 */
 279     {   0, 150,  90 },  /*      1 */
 280     {   0, 120,  60 },  /*      2 */
 281     {   0, 90,   45 },  /*      3 */
 282     {   0, 90,   30 }   /*      4 */
 283 };
 284
 285 /* UniNorth 2 ATA/100 timings */
 286 struct kauai_timing {
 287         int     cycle_time;
 288         u32     timing_reg;
 289 };
 290
 291 static struct kauai_timing      kauai_pio_timings[] =
 292 {
 293         { 930   , 0x08000fff },
 294         { 600   , 0x08000a92 },
 295         { 383   , 0x0800060f },
 296         { 360   , 0x08000492 },
 297         { 330   , 0x0800048f },
 298         { 300   , 0x080003cf },
 299         { 270   , 0x080003cc },
 300         { 240   , 0x0800038b },
 301         { 239   , 0x0800030c },
 302         { 180   , 0x05000249 },
 303         { 120   , 0x04000148 },
 304         { 0     , 0 },
 305 };
 306
 307 static struct kauai_timing      kauai_mdma_timings[] =
 308 {
 309         { 1260  , 0x00fff000 },
 310         { 480   , 0x00618000 },
 311         { 360   , 0x00492000 },
 312         { 270   , 0x0038e000 },
 313         { 240   , 0x0030c000 },
 314         { 210   , 0x002cb000 },
 315         { 180   , 0x00249000 },
 316         { 150   , 0x00209000 },
 317         { 120   , 0x00148000 },
 318         { 0     , 0 },
 319 };
 320
 321 static struct kauai_timing      kauai_udma_timings[] =
 322 {
 323         { 120   , 0x000070c0 },
 324         { 90    , 0x00005d80 },
 325         { 60    , 0x00004a60 },
 326         { 45    , 0x00003a50 },
 327         { 30    , 0x00002a30 },
 328         { 20    , 0x00002921 },
 329         { 0     , 0 },
 330 };
 331
 332 static struct kauai_timing      shasta_pio_timings[] =
 333 {
 334         { 930   , 0x08000fff },
 335         { 600   , 0x0A000c97 },
 336         { 383   , 0x07000712 },
 337         { 360   , 0x040003cd },
 338         { 330   , 0x040003cd },
 339         { 300   , 0x040003cd },
 340         { 270   , 0x040003cd },
 341         { 240   , 0x040003cd },
 342         { 239   , 0x040003cd },
 343         { 180   , 0x0400028b },
 344         { 120   , 0x0400010a },
 345         { 0     , 0 },
 346 };
 347
 348 static struct kauai_timing      shasta_mdma_timings[] =
 349 {
 350         { 1260  , 0x00fff000 },
 351         { 480   , 0x00820800 },
 352         { 360   , 0x00820800 },
 353         { 270   , 0x00820800 },
 354         { 240   , 0x00820800 },
 355         { 210   , 0x00820800 },
 356         { 180   , 0x00820800 },
 357         { 150   , 0x0028b000 },
 358         { 120   , 0x001ca000 },
 359         { 0     , 0 },
 360 };
 361
 362 static struct kauai_timing      shasta_udma133_timings[] =
 363 {
 364         { 120   , 0x00035901, },
 365         { 90    , 0x000348b1, },
 366         { 60    , 0x00033881, },
 367         { 45    , 0x00033861, },
 368         { 30    , 0x00033841, },
 369         { 20    , 0x00033031, },
 370         { 15    , 0x00033021, },
 371         { 0     , 0 },
 372 };
 373
 374
 375 static inline u32
 376 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 377 {
 378         int i;
 379
 380         for (i=0; table[i].cycle_time; i++)
 381                 if (cycle_time > table[i+1].cycle_time)
 382                         return table[i].timing_reg;
 383         BUG();
 384         return 0;
 385 }
 386
 387 /* allow up to 256 DBDMA commands per xfer */
 388 #define MAX_DCMDS               256
 389
 390 /*
 391  * Wait 1s for disk to answer on IDE bus after a hard reset
 392  * of the device (via GPIO/FCR).
 393  *
 394  * Some devices seem to "pollute" the bus even after dropping
 395  * the BSY bit (typically some combo drives slave on the UDMA
 396  * bus) after a hard reset. Since we hard reset all drives on
 397  * KeyLargo ATA66, we have to keep that delay around. I may end
 398  * up not hard resetting anymore on these and keep the delay only
 399  * for older interfaces instead (we have to reset when coming
 400  * from MacOS...) --BenH.
 401  */
 402 #define IDE_WAKEUP_DELAY        (1*HZ)
 403
 404 static int pmac_ide_init_dma(ide_hwif_t *, const struct ide_port_info *);
 405
 406 #define PMAC_IDE_REG(x) \
 407         ((void __iomem *)((drive)->hwif->io_ports.data_addr + (x)))
 408
 409 /*
 410  * Apply the timings of the proper unit (master/slave) to the shared
 411  * timing register when selecting that unit. This version is for
 412  * ASICs with a single timing register
 413  */
 414 static void pmac_ide_apply_timings(ide_drive_t *drive)
 415 {
 416         ide_hwif_t *hwif = drive->hwif;
 417         pmac_ide_hwif_t *pmif =
 418                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 419
 420         if (drive->dn & 1)
 421                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 422         else
 423                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 424         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 425 }
 426
 427 /*
 428  * Apply the timings of the proper unit (master/slave) to the shared
 429  * timing register when selecting that unit. This version is for
 430  * ASICs with a dual timing register (Kauai)
 431  */
 432 static void pmac_ide_kauai_apply_timings(ide_drive_t *drive)
 433 {
 434         ide_hwif_t *hwif = drive->hwif;
 435         pmac_ide_hwif_t *pmif =
 436                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 437
 438         if (drive->dn & 1) {
 439                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 440                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 441         } else {
 442                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 443                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 444         }
 445         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 446 }
 447
 448 /*
 449  * Force an update of controller timing values for a given drive
 450  */
 451 static void
 452 pmac_ide_do_update_timings(ide_drive_t *drive)
 453 {
 454         ide_hwif_t *hwif = drive->hwif;
 455         pmac_ide_hwif_t *pmif =
 456                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 457
 458         if (pmif->kind == controller_sh_ata6 ||
 459             pmif->kind == controller_un_ata6 ||
 460             pmif->kind == controller_k2_ata6)
 461                 pmac_ide_kauai_apply_timings(drive);
 462         else
 463                 pmac_ide_apply_timings(drive);
 464 }
 465
 466 static void pmac_dev_select(ide_drive_t *drive)
 467 {
 468         pmac_ide_apply_timings(drive);
 469
 470         writeb(drive->select | ATA_DEVICE_OBS,
 471                (void __iomem *)drive->hwif->io_ports.device_addr);
 472 }
 473
 474 static void pmac_kauai_dev_select(ide_drive_t *drive)
 475 {
 476         pmac_ide_kauai_apply_timings(drive);
 477
 478         writeb(drive->select | ATA_DEVICE_OBS,
 479                (void __iomem *)drive->hwif->io_ports.device_addr);
 480 }
 481
 482 static void pmac_exec_command(ide_hwif_t *hwif, u8 cmd)
 483 {
 484         writeb(cmd, (void __iomem *)hwif->io_ports.command_addr);
 485         (void)readl((void __iomem *)(hwif->io_ports.data_addr
 486                                      + IDE_TIMING_CONFIG));
 487 }
 488
 489 static void pmac_write_devctl(ide_hwif_t *hwif, u8 ctl)
 490 {
 491         writeb(ctl, (void __iomem *)hwif->io_ports.ctl_addr);
 492         (void)readl((void __iomem *)(hwif->io_ports.data_addr
 493                                      + IDE_TIMING_CONFIG));
 494 }
 495
 496 /*
 497  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 498  */
 499 static void pmac_ide_set_pio_mode(ide_hwif_t *hwif, ide_drive_t *drive)
 500 {
 501         pmac_ide_hwif_t *pmif =
 502                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 503         const u8 pio = drive->pio_mode - XFER_PIO_0;
 504         struct ide_timing *tim = ide_timing_find_mode(XFER_PIO_0 + pio);
 505         u32 *timings, t;
 506         unsigned accessTicks, recTicks;
 507         unsigned accessTime, recTime;
 508         unsigned int cycle_time;
 509
 510         /* which drive is it ? */
 511         timings = &pmif->timings[drive->dn & 1];
 512         t = *timings;
 513
 514         cycle_time = ide_pio_cycle_time(drive, pio);
 515
 516         switch (pmif->kind) {
 517         case controller_sh_ata6: {
 518                 /* 133Mhz cell */
 519                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 520                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 521                 break;
 522                 }
 523         case controller_un_ata6:
 524         case controller_k2_ata6: {
 525                 /* 100Mhz cell */
 526                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 527                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 528                 break;
 529                 }
 530         case controller_kl_ata4:
 531                 /* 66Mhz cell */
 532                 recTime = cycle_time - tim->active - tim->setup;
 533                 recTime = max(recTime, 150U);
 534                 accessTime = tim->active;
 535                 accessTime = max(accessTime, 150U);
 536                 accessTicks = SYSCLK_TICKS_66(accessTime);
 537                 accessTicks = min(accessTicks, 0x1fU);
 538                 recTicks = SYSCLK_TICKS_66(recTime);
 539                 recTicks = min(recTicks, 0x1fU);
 540                 t = (t & ~TR_66_PIO_MASK) |
 541                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 542                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 543                 break;
 544         default: {
 545                 /* 33Mhz cell */
 546                 int ebit = 0;
 547                 recTime = cycle_time - tim->active - tim->setup;
 548                 recTime = max(recTime, 150U);
 549                 accessTime = tim->active;
 550                 accessTime = max(accessTime, 150U);
 551                 accessTicks = SYSCLK_TICKS(accessTime);
 552                 accessTicks = min(accessTicks, 0x1fU);
 553                 accessTicks = max(accessTicks, 4U);
 554                 recTicks = SYSCLK_TICKS(recTime);
 555                 recTicks = min(recTicks, 0x1fU);
 556                 recTicks = max(recTicks, 5U) - 4;
 557                 if (recTicks > 9) {
 558                         recTicks--; /* guess, but it's only for PIO0, so... */
 559                         ebit = 1;
 560                 }
 561                 t = (t & ~TR_33_PIO_MASK) |
 562                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 563                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 564                 if (ebit)
 565                         t |= TR_33_PIO_E;
 566                 break;
 567                 }
 568         }
 569
 570 #ifdef IDE_PMAC_DEBUG
 571         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 572                 drive->name, pio,  *timings);
 573 #endif
 574
 575         *timings = t;
 576         pmac_ide_do_update_timings(drive);
 577 }
 578
 579 /*
 580  * Calculate KeyLargo ATA/66 UDMA timings
 581  */
 582 static int
 583 set_timings_udma_ata4(u32 *timings, u8 speed)
 584 {
 585         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 586
 587         if (speed > XFER_UDMA_4)
 588                 return 1;
 589
 590         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 591         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 592         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 593
 594         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 595                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 596                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 597                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 598                         TR_66_UDMA_EN;
 599 #ifdef IDE_PMAC_DEBUG
 600         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 601                 speed & 0xf,  *timings);
 602 #endif
 603
 604         return 0;
 605 }
 606
 607 /*
 608  * Calculate Kauai ATA/100 UDMA timings
 609  */
 610 static int
 611 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 612 {
 613         struct ide_timing *t = ide_timing_find_mode(speed);
 614         u32 tr;
 615
 616         if (speed > XFER_UDMA_5 || t == NULL)
 617                 return 1;
 618         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 619         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 620         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 621
 622         return 0;
 623 }
 624
 625 /*
 626  * Calculate Shasta ATA/133 UDMA timings
 627  */
 628 static int
 629 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 630 {
 631         struct ide_timing *t = ide_timing_find_mode(speed);
 632         u32 tr;
 633
 634         if (speed > XFER_UDMA_6 || t == NULL)
 635                 return 1;
 636         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 637         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 638         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 639
 640         return 0;
 641 }
 642
 643 /*
 644  * Calculate MDMA timings for all cells
 645  */
 646 static void
 647 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 648                         u8 speed)
 649 {
 650         u16 *id = drive->id;
 651         int cycleTime, accessTime = 0, recTime = 0;
 652         unsigned accessTicks, recTicks;
 653         struct mdma_timings_t* tm = NULL;
 654         int i;
 655
 656         /* Get default cycle time for mode */
 657         switch(speed & 0xf) {
 658                 case 0: cycleTime = 480; break;
 659                 case 1: cycleTime = 150; break;
 660                 case 2: cycleTime = 120; break;
 661                 default:
 662                         BUG();
 663                         break;
 664         }
 665
 666         /* Check if drive provides explicit DMA cycle time */
 667         if ((id[ATA_ID_FIELD_VALID] & 2) && id[ATA_ID_EIDE_DMA_TIME])
 668                 cycleTime = max_t(int, id[ATA_ID_EIDE_DMA_TIME], cycleTime);
 669
 670         /* OHare limits according to some old Apple sources */
 671         if ((intf_type == controller_ohare) && (cycleTime < 150))
 672                 cycleTime = 150;
 673         /* Get the proper timing array for this controller */
 674         switch(intf_type) {
 675                 case controller_sh_ata6:
 676                 case controller_un_ata6:
 677                 case controller_k2_ata6:
 678                         break;
 679                 case controller_kl_ata4:
 680                         tm = mdma_timings_66;
 681                         break;
 682                 case controller_kl_ata3:
 683                         tm = mdma_timings_33k;
 684                         break;
 685                 default:
 686                         tm = mdma_timings_33;
 687                         break;
 688         }
 689         if (tm != NULL) {
 690                 /* Lookup matching access & recovery times */
 691                 i = -1;
 692                 for (;;) {
 693                         if (tm[i+1].cycleTime < cycleTime)
 694                                 break;
 695                         i++;
 696                 }
 697                 cycleTime = tm[i].cycleTime;
 698                 accessTime = tm[i].accessTime;
 699                 recTime = tm[i].recoveryTime;
 700
 701 #ifdef IDE_PMAC_DEBUG
 702                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 703                         drive->name, cycleTime, accessTime, recTime);
 704 #endif
 705         }
 706         switch(intf_type) {
 707         case controller_sh_ata6: {
 708                 /* 133Mhz cell */
 709                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 710                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 711                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 712                 }
 713         case controller_un_ata6:
 714         case controller_k2_ata6: {
 715                 /* 100Mhz cell */
 716                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 717                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 718                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 719                 }
 720                 break;
 721         case controller_kl_ata4:
 722                 /* 66Mhz cell */
 723                 accessTicks = SYSCLK_TICKS_66(accessTime);
 724                 accessTicks = min(accessTicks, 0x1fU);
 725                 accessTicks = max(accessTicks, 0x1U);
 726                 recTicks = SYSCLK_TICKS_66(recTime);
 727                 recTicks = min(recTicks, 0x1fU);
 728                 recTicks = max(recTicks, 0x3U);
 729                 /* Clear out mdma bits and disable udma */
 730                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 731                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 732                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 733                 break;
 734         case controller_kl_ata3:
 735                 /* 33Mhz cell on KeyLargo */
 736                 accessTicks = SYSCLK_TICKS(accessTime);
 737                 accessTicks = max(accessTicks, 1U);
 738                 accessTicks = min(accessTicks, 0x1fU);
 739                 accessTime = accessTicks * IDE_SYSCLK_NS;
 740                 recTicks = SYSCLK_TICKS(recTime);
 741                 recTicks = max(recTicks, 1U);
 742                 recTicks = min(recTicks, 0x1fU);
 743                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 744                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 745                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 746                 break;
 747         default: {
 748                 /* 33Mhz cell on others */
 749                 int halfTick = 0;
 750                 int origAccessTime = accessTime;
 751                 int origRecTime = recTime;
 752
 753                 accessTicks = SYSCLK_TICKS(accessTime);
 754                 accessTicks = max(accessTicks, 1U);
 755                 accessTicks = min(accessTicks, 0x1fU);
 756                 accessTime = accessTicks * IDE_SYSCLK_NS;
 757                 recTicks = SYSCLK_TICKS(recTime);
 758                 recTicks = max(recTicks, 2U) - 1;
 759                 recTicks = min(recTicks, 0x1fU);
 760                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 761                 if ((accessTicks > 1) &&
 762                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 763                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 764                         halfTick = 1;
 765                         accessTicks--;
 766                 }
 767                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 768                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 769                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 770                 if (halfTick)
 771                         *timings |= TR_33_MDMA_HALFTICK;
 772                 }
 773         }
 774 #ifdef IDE_PMAC_DEBUG
 775         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 776                 drive->name, speed & 0xf,  *timings);
 777 #endif
 778 }
 779
 780 static void pmac_ide_set_dma_mode(ide_hwif_t *hwif, ide_drive_t *drive)
 781 {
 782         pmac_ide_hwif_t *pmif =
 783                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 784         int ret = 0;
 785         u32 *timings, *timings2, tl[2];
 786         u8 unit = drive->dn & 1;
 787         const u8 speed = drive->dma_mode;
 788
 789         timings = &pmif->timings[unit];
 790         timings2 = &pmif->timings[unit+2];
 791
 792         /* Copy timings to local image */
 793         tl[0] = *timings;
 794         tl[1] = *timings2;
 795
 796         if (speed >= XFER_UDMA_0) {
 797                 if (pmif->kind == controller_kl_ata4)
 798                         ret = set_timings_udma_ata4(&tl[0], speed);
 799                 else if (pmif->kind == controller_un_ata6
 800                          || pmif->kind == controller_k2_ata6)
 801                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 802                 else if (pmif->kind == controller_sh_ata6)
 803                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 804                 else
 805                         ret = -1;
 806         } else
 807                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 808
 809         if (ret)
 810                 return;
 811
 812         /* Apply timings to controller */
 813         *timings = tl[0];
 814         *timings2 = tl[1];
 815
 816         pmac_ide_do_update_timings(drive);
 817 }
 818
 819 /*
 820  * Blast some well known "safe" values to the timing registers at init or
 821  * wakeup from sleep time, before we do real calculation
 822  */
 823 static void
 824 sanitize_timings(pmac_ide_hwif_t *pmif)
 825 {
 826         unsigned int value, value2 = 0;
 827
 828         switch(pmif->kind) {
 829                 case controller_sh_ata6:
 830                         value = 0x0a820c97;
 831                         value2 = 0x00033031;
 832                         break;
 833                 case controller_un_ata6:
 834                 case controller_k2_ata6:
 835                         value = 0x08618a92;
 836                         value2 = 0x00002921;
 837                         break;
 838                 case controller_kl_ata4:
 839                         value = 0x0008438c;
 840                         break;
 841                 case controller_kl_ata3:
 842                         value = 0x00084526;
 843                         break;
 844                 case controller_heathrow:
 845                 case controller_ohare:
 846                 default:
 847                         value = 0x00074526;
 848                         break;
 849         }
 850         pmif->timings[0] = pmif->timings[1] = value;
 851         pmif->timings[2] = pmif->timings[3] = value2;
 852 }
 853
 854 static int on_media_bay(pmac_ide_hwif_t *pmif)
 855 {
 856         return pmif->mdev && pmif->mdev->media_bay != NULL;
 857 }
 858
 859 /* Suspend call back, should be called after the child devices
 860  * have actually been suspended
 861  */
 862 static int pmac_ide_do_suspend(pmac_ide_hwif_t *pmif)
 863 {
 864         /* We clear the timings */
 865         pmif->timings[0] = 0;
 866         pmif->timings[1] = 0;
 867
 868         disable_irq(pmif->irq);
 869
 870         /* The media bay will handle itself just fine */
 871         if (on_media_bay(pmif))
 872                 return 0;
 873
 874         /* Kauai has bus control FCRs directly here */
 875         if (pmif->kauai_fcr) {
 876                 u32 fcr = readl(pmif->kauai_fcr);
 877                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 878                 writel(fcr, pmif->kauai_fcr);
 879         }
 880
 881         /* Disable the bus on older machines and the cell on kauai */
 882         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 883                             0);
 884
 885         return 0;
 886 }
 887
 888 /* Resume call back, should be called before the child devices
 889  * are resumed
 890  */
 891 static int pmac_ide_do_resume(pmac_ide_hwif_t *pmif)
 892 {
 893         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
 894         if (!on_media_bay(pmif)) {
 895                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
 896                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
 897                 msleep(10);
 898                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
 899
 900                 /* Kauai has it different */
 901                 if (pmif->kauai_fcr) {
 902                         u32 fcr = readl(pmif->kauai_fcr);
 903                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
 904                         writel(fcr, pmif->kauai_fcr);
 905                 }
 906
 907                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
 908         }
 909
 910         /* Sanitize drive timings */
 911         sanitize_timings(pmif);
 912
 913         enable_irq(pmif->irq);
 914
 915         return 0;
 916 }
 917
 918 static u8 pmac_ide_cable_detect(ide_hwif_t *hwif)
 919 {
 920         pmac_ide_hwif_t *pmif =
 921                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 922         struct device_node *np = pmif->node;
 923         const char *cable = of_get_property(np, "cable-type", NULL);
 924         struct device_node *root = of_find_node_by_path("/");
 925         const char *model = of_get_property(root, "model", NULL);
 926
 927         /* Get cable type from device-tree. */
 928         if (cable && !strncmp(cable, "80-", 3)) {
 929                 /* Some drives fail to detect 80c cable in PowerBook */
 930                 /* These machine use proprietary short IDE cable anyway */
 931                 if (!strncmp(model, "PowerBook", 9))
 932                         return ATA_CBL_PATA40_SHORT;
 933                 else
 934                         return ATA_CBL_PATA80;
 935         }
 936
 937         /*
 938          * G5's seem to have incorrect cable type in device-tree.
 939          * Let's assume they have a 80 conductor cable, this seem
 940          * to be always the case unless the user mucked around.
 941          */
 942         if (of_device_is_compatible(np, "K2-UATA") ||
 943             of_device_is_compatible(np, "shasta-ata"))
 944                 return ATA_CBL_PATA80;
 945
 946         return ATA_CBL_PATA40;
 947 }
 948
 949 static void pmac_ide_init_dev(ide_drive_t *drive)
 950 {
 951         ide_hwif_t *hwif = drive->hwif;
 952         pmac_ide_hwif_t *pmif =
 953                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 954
 955         if (on_media_bay(pmif)) {
 956                 if (check_media_bay(pmif->mdev->media_bay) == MB_CD) {
 957                         drive->dev_flags &= ~IDE_DFLAG_NOPROBE;
 958                         return;
 959                 }
 960                 drive->dev_flags |= IDE_DFLAG_NOPROBE;
 961         }
 962 }
 963
 964 static const struct ide_tp_ops pmac_tp_ops = {
 965         .exec_command           = pmac_exec_command,
 966         .read_status            = ide_read_status,
 967         .read_altstatus         = ide_read_altstatus,
 968         .write_devctl           = pmac_write_devctl,
 969
 970         .dev_select             = pmac_dev_select,
 971         .tf_load                = ide_tf_load,
 972         .tf_read                = ide_tf_read,
 973
 974         .input_data             = ide_input_data,
 975         .output_data            = ide_output_data,
 976 };
 977
 978 static const struct ide_tp_ops pmac_ata6_tp_ops = {
 979         .exec_command           = pmac_exec_command,
 980         .read_status            = ide_read_status,
 981         .read_altstatus         = ide_read_altstatus,
 982         .write_devctl           = pmac_write_devctl,
 983
 984         .dev_select             = pmac_kauai_dev_select,
 985         .tf_load                = ide_tf_load,
 986         .tf_read                = ide_tf_read,
 987
 988         .input_data             = ide_input_data,
 989         .output_data            = ide_output_data,
 990 };
 991
 992 static const struct ide_port_ops pmac_ide_ata4_port_ops = {
 993         .init_dev               = pmac_ide_init_dev,
 994         .set_pio_mode           = pmac_ide_set_pio_mode,
 995         .set_dma_mode           = pmac_ide_set_dma_mode,
 996         .cable_detect           = pmac_ide_cable_detect,
 997 };
 998
 999 static const struct ide_port_ops pmac_ide_port_ops = {
1000         .init_dev               = pmac_ide_init_dev,
1001         .set_pio_mode           = pmac_ide_set_pio_mode,
1002         .set_dma_mode           = pmac_ide_set_dma_mode,
1003 };
1004
1005 static const struct ide_dma_ops pmac_dma_ops;
1006
1007 static const struct ide_port_info pmac_port_info = {
1008         .name                   = DRV_NAME,
1009         .init_dma               = pmac_ide_init_dma,
1010         .chipset                = ide_pmac,
1011         .tp_ops                 = &pmac_tp_ops,
1012         .port_ops               = &pmac_ide_port_ops,
1013         .dma_ops                = &pmac_dma_ops,
1014         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
1015                                   IDE_HFLAG_POST_SET_MODE |
1016                                   IDE_HFLAG_MMIO |
1017                                   IDE_HFLAG_UNMASK_IRQS,
1018         .pio_mask               = ATA_PIO4,
1019         .mwdma_mask             = ATA_MWDMA2,
1020 };
1021
1022 /*
1023  * Setup, register & probe an IDE channel driven by this driver, this is
1024  * called by one of the 2 probe functions (macio or PCI).
1025  */
1026 static int __devinit pmac_ide_setup_device(pmac_ide_hwif_t *pmif,
1027                                            struct ide_hw *hw)
1028 {
1029         struct device_node *np = pmif->node;
1030         const int *bidp;
1031         struct ide_host *host;
1032         ide_hwif_t *hwif;
1033         struct ide_hw *hws[] = { hw };
1034         struct ide_port_info d = pmac_port_info;
1035         int rc;
1036
1037         pmif->broken_dma = pmif->broken_dma_warn = 0;
1038         if (of_device_is_compatible(np, "shasta-ata")) {
1039                 pmif->kind = controller_sh_ata6;
1040                 d.tp_ops = &pmac_ata6_tp_ops;
1041                 d.port_ops = &pmac_ide_ata4_port_ops;
1042                 d.udma_mask = ATA_UDMA6;
1043         } else if (of_device_is_compatible(np, "kauai-ata")) {
1044                 pmif->kind = controller_un_ata6;
1045                 d.tp_ops = &pmac_ata6_tp_ops;
1046                 d.port_ops = &pmac_ide_ata4_port_ops;
1047                 d.udma_mask = ATA_UDMA5;
1048         } else if (of_device_is_compatible(np, "K2-UATA")) {
1049                 pmif->kind = controller_k2_ata6;
1050                 d.tp_ops = &pmac_ata6_tp_ops;
1051                 d.port_ops = &pmac_ide_ata4_port_ops;
1052                 d.udma_mask = ATA_UDMA5;
1053         } else if (of_device_is_compatible(np, "keylargo-ata")) {
1054                 if (strcmp(np->name, "ata-4") == 0) {
1055                         pmif->kind = controller_kl_ata4;
1056                         d.port_ops = &pmac_ide_ata4_port_ops;
1057                         d.udma_mask = ATA_UDMA4;
1058                 } else
1059                         pmif->kind = controller_kl_ata3;
1060         } else if (of_device_is_compatible(np, "heathrow-ata")) {
1061                 pmif->kind = controller_heathrow;
1062         } else {
1063                 pmif->kind = controller_ohare;
1064                 pmif->broken_dma = 1;
1065         }
1066
1067         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1068         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1069
1070         /* On Kauai-type controllers, we make sure the FCR is correct */
1071         if (pmif->kauai_fcr)
1072                 writel(KAUAI_FCR_UATA_MAGIC |
1073                        KAUAI_FCR_UATA_RESET_N |
1074                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1075
1076         /* Make sure we have sane timings */
1077         sanitize_timings(pmif);
1078
1079         /* If we are on a media bay, wait for it to settle and lock it */
1080         if (pmif->mdev)
1081                 lock_media_bay(pmif->mdev->media_bay);
1082
1083         host = ide_host_alloc(&d, hws, 1);
1084         if (host == NULL) {
1085                 rc = -ENOMEM;
1086                 goto bail;
1087         }
1088         hwif = pmif->hwif = host->ports[0];
1089
1090         if (on_media_bay(pmif)) {
1091                 /* Fixup bus ID for media bay */
1092                 if (!bidp)
1093                         pmif->aapl_bus_id = 1;
1094         } else if (pmif->kind == controller_ohare) {
1095                 /* The code below is having trouble on some ohare machines
1096                  * (timing related ?). Until I can put my hand on one of these
1097                  * units, I keep the old way
1098                  */
1099                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1100         } else {
1101                 /* This is necessary to enable IDE when net-booting */
1102                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1103                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1104                 msleep(10);
1105                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1106                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1107         }
1108
1109         printk(KERN_INFO DRV_NAME ": Found Apple %s controller (%s), "
1110                "bus ID %d%s, irq %d\n", model_name[pmif->kind],
1111                pmif->mdev ? "macio" : "PCI", pmif->aapl_bus_id,
1112                on_media_bay(pmif) ? " (mediabay)" : "", hw->irq);
1113
1114         rc = ide_host_register(host, &d, hws);
1115         if (rc)
1116                 pmif->hwif = NULL;
1117
1118         if (pmif->mdev)
1119                 unlock_media_bay(pmif->mdev->media_bay);
1120
1121  bail:
1122         if (rc && host)
1123                 ide_host_free(host);
1124         return rc;
1125 }
1126
1127 static void __devinit pmac_ide_init_ports(struct ide_hw *hw, unsigned long base)
1128 {
1129         int i;
1130
1131         for (i = 0; i < 8; ++i)
1132                 hw->io_ports_array[i] = base + i * 0x10;
1133
1134         hw->io_ports.ctl_addr = base + 0x160;
1135 }
1136
1137 /*
1138  * Attach to a macio probed interface
1139  */
1140 static int __devinit
1141 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1142 {
1143         void __iomem *base;
1144         unsigned long regbase;
1145         pmac_ide_hwif_t *pmif;
1146         int irq, rc;
1147         struct ide_hw hw;
1148
1149         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1150         if (pmif == NULL)
1151                 return -ENOMEM;
1152
1153         if (macio_resource_count(mdev) == 0) {
1154                 printk(KERN_WARNING "ide-pmac: no address for %s\n",
1155                                     mdev->ofdev.node->full_name);
1156                 rc = -ENXIO;
1157                 goto out_free_pmif;
1158         }
1159
1160         /* Request memory resource for IO ports */
1161         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1162                 printk(KERN_ERR "ide-pmac: can't request MMIO resource for "
1163                                 "%s!\n", mdev->ofdev.node->full_name);
1164                 rc = -EBUSY;
1165                 goto out_free_pmif;
1166         }
1167
1168         /* XXX This is bogus. Should be fixed in the registry by checking
1169          * the kind of host interrupt controller, a bit like gatwick
1170          * fixes in irq.c. That works well enough for the single case
1171          * where that happens though...
1172          */
1173         if (macio_irq_count(mdev) == 0) {
1174                 printk(KERN_WARNING "ide-pmac: no intrs for device %s, using "
1175                                     "13\n", mdev->ofdev.node->full_name);
1176                 irq = irq_create_mapping(NULL, 13);
1177         } else
1178                 irq = macio_irq(mdev, 0);
1179
1180         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1181         regbase = (unsigned long) base;
1182
1183         pmif->mdev = mdev;
1184         pmif->node = mdev->ofdev.node;
1185         pmif->regbase = regbase;
1186         pmif->irq = irq;
1187         pmif->kauai_fcr = NULL;
1188
1189         if (macio_resource_count(mdev) >= 2) {
1190                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1191                         printk(KERN_WARNING "ide-pmac: can't request DMA "
1192                                             "resource for %s!\n",
1193                                             mdev->ofdev.node->full_name);
1194                 else
1195                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1196         } else
1197                 pmif->dma_regs = NULL;
1198
1199         dev_set_drvdata(&mdev->ofdev.dev, pmif);
1200
1201         memset(&hw, 0, sizeof(hw));
1202         pmac_ide_init_ports(&hw, pmif->regbase);
1203         hw.irq = irq;
1204         hw.dev = &mdev->bus->pdev->dev;
1205         hw.parent = &mdev->ofdev.dev;
1206
1207         rc = pmac_ide_setup_device(pmif, &hw);
1208         if (rc != 0) {
1209                 /* The inteface is released to the common IDE layer */
1210                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1211                 iounmap(base);
1212                 if (pmif->dma_regs) {
1213                         iounmap(pmif->dma_regs);
1214                         macio_release_resource(mdev, 1);
1215                 }
1216                 macio_release_resource(mdev, 0);
1217                 kfree(pmif);
1218         }
1219
1220         return rc;
1221
1222 out_free_pmif:
1223         kfree(pmif);
1224         return rc;
1225 }
1226
1227 static int
1228 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1229 {
1230         pmac_ide_hwif_t *pmif =
1231                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1232         int rc = 0;
1233
1234         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1235                         && (mesg.event & PM_EVENT_SLEEP)) {
1236                 rc = pmac_ide_do_suspend(pmif);
1237                 if (rc == 0)
1238                         mdev->ofdev.dev.power.power_state = mesg;
1239         }
1240
1241         return rc;
1242 }
1243
1244 static int
1245 pmac_ide_macio_resume(struct macio_dev *mdev)
1246 {
1247         pmac_ide_hwif_t *pmif =
1248                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1249         int rc = 0;
1250
1251         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1252                 rc = pmac_ide_do_resume(pmif);
1253                 if (rc == 0)
1254                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1255         }
1256
1257         return rc;
1258 }
1259
1260 /*
1261  * Attach to a PCI probed interface
1262  */
1263 static int __devinit
1264 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1265 {
1266         struct device_node *np;
1267         pmac_ide_hwif_t *pmif;
1268         void __iomem *base;
1269         unsigned long rbase, rlen;
1270         int rc;
1271         struct ide_hw hw;
1272
1273         np = pci_device_to_OF_node(pdev);
1274         if (np == NULL) {
1275                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1276                 return -ENODEV;
1277         }
1278
1279         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1280         if (pmif == NULL)
1281                 return -ENOMEM;
1282
1283         if (pci_enable_device(pdev)) {
1284                 printk(KERN_WARNING "ide-pmac: Can't enable PCI device for "
1285                                     "%s\n", np->full_name);
1286                 rc = -ENXIO;
1287                 goto out_free_pmif;
1288         }
1289         pci_set_master(pdev);
1290
1291         if (pci_request_regions(pdev, "Kauai ATA")) {
1292                 printk(KERN_ERR "ide-pmac: Cannot obtain PCI resources for "
1293                                 "%s\n", np->full_name);
1294                 rc = -ENXIO;
1295                 goto out_free_pmif;
1296         }
1297
1298         pmif->mdev = NULL;
1299         pmif->node = np;
1300
1301         rbase = pci_resource_start(pdev, 0);
1302         rlen = pci_resource_len(pdev, 0);
1303
1304         base = ioremap(rbase, rlen);
1305         pmif->regbase = (unsigned long) base + 0x2000;
1306         pmif->dma_regs = base + 0x1000;
1307         pmif->kauai_fcr = base;
1308         pmif->irq = pdev->irq;
1309
1310         pci_set_drvdata(pdev, pmif);
1311
1312         memset(&hw, 0, sizeof(hw));
1313         pmac_ide_init_ports(&hw, pmif->regbase);
1314         hw.irq = pdev->irq;
1315         hw.dev = &pdev->dev;
1316
1317         rc = pmac_ide_setup_device(pmif, &hw);
1318         if (rc != 0) {
1319                 /* The inteface is released to the common IDE layer */
1320                 pci_set_drvdata(pdev, NULL);
1321                 iounmap(base);
1322                 pci_release_regions(pdev);
1323                 kfree(pmif);
1324         }
1325
1326         return rc;
1327
1328 out_free_pmif:
1329         kfree(pmif);
1330         return rc;
1331 }
1332
1333 static int
1334 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1335 {
1336         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1337         int rc = 0;
1338
1339         if (mesg.event != pdev->dev.power.power_state.event
1340                         && (mesg.event & PM_EVENT_SLEEP)) {
1341                 rc = pmac_ide_do_suspend(pmif);
1342                 if (rc == 0)
1343                         pdev->dev.power.power_state = mesg;
1344         }
1345
1346         return rc;
1347 }
1348
1349 static int
1350 pmac_ide_pci_resume(struct pci_dev *pdev)
1351 {
1352         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1353         int rc = 0;
1354
1355         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1356                 rc = pmac_ide_do_resume(pmif);
1357                 if (rc == 0)
1358                         pdev->dev.power.power_state = PMSG_ON;
1359         }
1360
1361         return rc;
1362 }
1363
1364 #ifdef CONFIG_PMAC_MEDIABAY
1365 static void pmac_ide_macio_mb_event(struct macio_dev* mdev, int mb_state)
1366 {
1367         pmac_ide_hwif_t *pmif =
1368                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1369
1370         switch(mb_state) {
1371         case MB_CD:
1372                 if (!pmif->hwif->present)
1373                         ide_port_scan(pmif->hwif);
1374                 break;
1375         default:
1376                 if (pmif->hwif->present)
1377                         ide_port_unregister_devices(pmif->hwif);
1378         }
1379 }
1380 #endif /* CONFIG_PMAC_MEDIABAY */
1381
1382
1383 static struct of_device_id pmac_ide_macio_match[] =
1384 {
1385         {
1386         .name           = "IDE",
1387         },
1388         {
1389         .name           = "ATA",
1390         },
1391         {
1392         .type           = "ide",
1393         },
1394         {
1395         .type           = "ata",
1396         },
1397         {},
1398 };
1399
1400 static struct macio_driver pmac_ide_macio_driver =
1401 {
1402         .name           = "ide-pmac",
1403         .match_table    = pmac_ide_macio_match,
1404         .probe          = pmac_ide_macio_attach,
1405         .suspend        = pmac_ide_macio_suspend,
1406         .resume         = pmac_ide_macio_resume,
1407 #ifdef CONFIG_PMAC_MEDIABAY
1408         .mediabay_event = pmac_ide_macio_mb_event,
1409 #endif
1410 };
1411
1412 static const struct pci_device_id pmac_ide_pci_match[] = {
1413         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1414         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1415         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1416         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1417         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1418         {},
1419 };
1420
1421 static struct pci_driver pmac_ide_pci_driver = {
1422         .name           = "ide-pmac",
1423         .id_table       = pmac_ide_pci_match,
1424         .probe          = pmac_ide_pci_attach,
1425         .suspend        = pmac_ide_pci_suspend,
1426         .resume         = pmac_ide_pci_resume,
1427 };
1428 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1429
1430 int __init pmac_ide_probe(void)
1431 {
1432         int error;
1433
1434         if (!machine_is(powermac))
1435                 return -ENODEV;
1436
1437 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1438         error = pci_register_driver(&pmac_ide_pci_driver);
1439         if (error)
1440                 goto out;
1441         error = macio_register_driver(&pmac_ide_macio_driver);
1442         if (error) {
1443                 pci_unregister_driver(&pmac_ide_pci_driver);
1444                 goto out;
1445         }
1446 #else
1447         error = macio_register_driver(&pmac_ide_macio_driver);
1448         if (error)
1449                 goto out;
1450         error = pci_register_driver(&pmac_ide_pci_driver);
1451         if (error) {
1452                 macio_unregister_driver(&pmac_ide_macio_driver);
1453                 goto out;
1454         }
1455 #endif
1456 out:
1457         return error;
1458 }
1459
1460 /*
1461  * pmac_ide_build_dmatable builds the DBDMA command list
1462  * for a transfer and sets the DBDMA channel to point to it.
1463  */
1464 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct ide_cmd *cmd)
1465 {
1466         ide_hwif_t *hwif = drive->hwif;
1467         pmac_ide_hwif_t *pmif =
1468                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1469         struct dbdma_cmd *table;
1470         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1471         struct scatterlist *sg;
1472         int wr = !!(cmd->tf_flags & IDE_TFLAG_WRITE);
1473         int i = cmd->sg_nents, count = 0;
1474
1475         /* DMA table is already aligned */
1476         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1477
1478         /* Make sure DMA controller is stopped (necessary ?) */
1479         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1480         while (readl(&dma->status) & RUN)
1481                 udelay(1);
1482
1483         /* Build DBDMA commands list */
1484         sg = hwif->sg_table;
1485         while (i && sg_dma_len(sg)) {
1486                 u32 cur_addr;
1487                 u32 cur_len;
1488
1489                 cur_addr = sg_dma_address(sg);
1490                 cur_len = sg_dma_len(sg);
1491
1492                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1493                         if (pmif->broken_dma_warn == 0) {
1494                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1495                                        "switching to PIO on Ohare chipset\n", drive->name);
1496                                 pmif->broken_dma_warn = 1;
1497                         }
1498                         return 0;
1499                 }
1500                 while (cur_len) {
1501                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1502
1503                         if (count++ >= MAX_DCMDS) {
1504                                 printk(KERN_WARNING "%s: DMA table too small\n",
1505                                        drive->name);
1506                                 return 0;
1507                         }
1508                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1509                         st_le16(&table->req_count, tc);
1510                         st_le32(&table->phy_addr, cur_addr);
1511                         table->cmd_dep = 0;
1512                         table->xfer_status = 0;
1513                         table->res_count = 0;
1514                         cur_addr += tc;
1515                         cur_len -= tc;
1516                         ++table;
1517                 }
1518                 sg = sg_next(sg);
1519                 i--;
1520         }
1521
1522         /* convert the last command to an input/output last command */
1523         if (count) {
1524                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1525                 /* add the stop command to the end of the list */
1526                 memset(table, 0, sizeof(struct dbdma_cmd));
1527                 st_le16(&table->command, DBDMA_STOP);
1528                 mb();
1529                 writel(hwif->dmatable_dma, &dma->cmdptr);
1530                 return 1;
1531         }
1532
1533         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1534
1535         return 0; /* revert to PIO for this request */
1536 }
1537
1538 /*
1539  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1540  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1541  */
1542 static int pmac_ide_dma_setup(ide_drive_t *drive, struct ide_cmd *cmd)
1543 {
1544         ide_hwif_t *hwif = drive->hwif;
1545         pmac_ide_hwif_t *pmif =
1546                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1547         u8 unit = drive->dn & 1, ata4 = (pmif->kind == controller_kl_ata4);
1548         u8 write = !!(cmd->tf_flags & IDE_TFLAG_WRITE);
1549
1550         if (pmac_ide_build_dmatable(drive, cmd) == 0)
1551                 return 1;
1552
1553         /* Apple adds 60ns to wrDataSetup on reads */
1554         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1555                 writel(pmif->timings[unit] + (write ? 0 : 0x00800000UL),
1556                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1557                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1558         }
1559
1560         return 0;
1561 }
1562
1563 /*
1564  * Kick the DMA controller into life after the DMA command has been issued
1565  * to the drive.
1566  */
1567 static void
1568 pmac_ide_dma_start(ide_drive_t *drive)
1569 {
1570         ide_hwif_t *hwif = drive->hwif;
1571         pmac_ide_hwif_t *pmif =
1572                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1573         volatile struct dbdma_regs __iomem *dma;
1574
1575         dma = pmif->dma_regs;
1576
1577         writel((RUN << 16) | RUN, &dma->control);
1578         /* Make sure it gets to the controller right now */
1579         (void)readl(&dma->control);
1580 }
1581
1582 /*
1583  * After a DMA transfer, make sure the controller is stopped
1584  */
1585 static int
1586 pmac_ide_dma_end (ide_drive_t *drive)
1587 {
1588         ide_hwif_t *hwif = drive->hwif;
1589         pmac_ide_hwif_t *pmif =
1590                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1591         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1592         u32 dstat;
1593
1594         dstat = readl(&dma->status);
1595         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1596
1597         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1598          * in theory, but with ATAPI decices doing buffer underruns, that would
1599          * cause us to disable DMA, which isn't what we want
1600          */
1601         return (dstat & (RUN|DEAD)) != RUN;
1602 }
1603
1604 /*
1605  * Check out that the interrupt we got was for us. We can't always know this
1606  * for sure with those Apple interfaces (well, we could on the recent ones but
1607  * that's not implemented yet), on the other hand, we don't have shared interrupts
1608  * so it's not really a problem
1609  */
1610 static int
1611 pmac_ide_dma_test_irq (ide_drive_t *drive)
1612 {
1613         ide_hwif_t *hwif = drive->hwif;
1614         pmac_ide_hwif_t *pmif =
1615                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1616         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1617         unsigned long status, timeout;
1618
1619         /* We have to things to deal with here:
1620          *
1621          * - The dbdma won't stop if the command was started
1622          * but completed with an error without transferring all
1623          * datas. This happens when bad blocks are met during
1624          * a multi-block transfer.
1625          *
1626          * - The dbdma fifo hasn't yet finished flushing to
1627          * to system memory when the disk interrupt occurs.
1628          *
1629          */
1630
1631         /* If ACTIVE is cleared, the STOP command have passed and
1632          * transfer is complete.
1633          */
1634         status = readl(&dma->status);
1635         if (!(status & ACTIVE))
1636                 return 1;
1637
1638         /* If dbdma didn't execute the STOP command yet, the
1639          * active bit is still set. We consider that we aren't
1640          * sharing interrupts (which is hopefully the case with
1641          * those controllers) and so we just try to flush the
1642          * channel for pending data in the fifo
1643          */
1644         udelay(1);
1645         writel((FLUSH << 16) | FLUSH, &dma->control);
1646         timeout = 0;
1647         for (;;) {
1648                 udelay(1);
1649                 status = readl(&dma->status);
1650                 if ((status & FLUSH) == 0)
1651                         break;
1652                 if (++timeout > 100) {
1653                         printk(KERN_WARNING "ide%d, ide_dma_test_irq timeout flushing channel\n",
1654                                hwif->index);
1655                         break;
1656                 }
1657         }
1658         return 1;
1659 }
1660
1661 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1662 {
1663 }
1664
1665 static void
1666 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1667 {
1668         ide_hwif_t *hwif = drive->hwif;
1669         pmac_ide_hwif_t *pmif =
1670                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1671         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1672         unsigned long status = readl(&dma->status);
1673
1674         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1675 }
1676
1677 static const struct ide_dma_ops pmac_dma_ops = {
1678         .dma_host_set           = pmac_ide_dma_host_set,
1679         .dma_setup              = pmac_ide_dma_setup,
1680         .dma_start              = pmac_ide_dma_start,
1681         .dma_end                = pmac_ide_dma_end,
1682         .dma_test_irq           = pmac_ide_dma_test_irq,
1683         .dma_lost_irq           = pmac_ide_dma_lost_irq,
1684 };
1685
1686 /*
1687  * Allocate the data structures needed for using DMA with an interface
1688  * and fill the proper list of functions pointers
1689  */
1690 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1691                                        const struct ide_port_info *d)
1692 {
1693         pmac_ide_hwif_t *pmif =
1694                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1695         struct pci_dev *dev = to_pci_dev(hwif->dev);
1696
1697         /* We won't need pci_dev if we switch to generic consistent
1698          * DMA routines ...
1699          */
1700         if (dev == NULL || pmif->dma_regs == 0)
1701                 return -ENODEV;
1702         /*
1703          * Allocate space for the DBDMA commands.
1704          * The +2 is +1 for the stop command and +1 to allow for
1705          * aligning the start address to a multiple of 16 bytes.
1706          */
1707         pmif->dma_table_cpu = pci_alloc_consistent(
1708                 dev,
1709                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1710                 &hwif->dmatable_dma);
1711         if (pmif->dma_table_cpu == NULL) {
1712                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1713                        hwif->name);
1714                 return -ENOMEM;
1715         }
1716
1717         hwif->sg_max_nents = MAX_DCMDS;
1718
1719         return 0;
1720 }
1721
1722 module_init(pmac_ide_probe);
1723
1724 MODULE_LICENSE("GPL");