drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publically available from Intel web site. Errata documentation
  42  * is also publically available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The orginal Triton
  47  * series chipsets do _not_ support independant device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independant timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *
  76  * Should have been BIOS fixed:
  77  *      450NX:  errata #19      - DMA hangs on old 450NX
  78  *      450NX:  errata #20      - DMA hangs on old 450NX
  79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  80  *      ICH3    errata #15      - IDE deadlock under high load
  81  *                                (BIOS must set dev 31 fn 0 bit 23)
  82  *      ICH3    errata #18      - Don't use native mode
  83  */
  84
  85 #include <linux/kernel.h>
  86 #include <linux/module.h>
  87 #include <linux/pci.h>
  88 #include <linux/init.h>
  89 #include <linux/blkdev.h>
  90 #include <linux/delay.h>
  91 #include <linux/device.h>
  92 #include <scsi/scsi_host.h>
  93 #include <linux/libata.h>
  94
  95 #define DRV_NAME        "ata_piix"
  96 #define DRV_VERSION     "2.00ac7"
  97
  98 enum {
  99         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 100         ICH5_PMR                = 0x90, /* port mapping register */
 101         ICH5_PCS                = 0x92, /* port control and status */
 102         PIIX_SCC                = 0x0A, /* sub-class code register */
 103
 104         PIIX_FLAG_SCR           = (1 << 26), /* SCR available */
 105         PIIX_FLAG_AHCI          = (1 << 27), /* AHCI possible */
 106         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 107
 108         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 109         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 110
 111         /* combined mode.  if set, PATA is channel 0.
 112          * if clear, PATA is channel 1.
 113          */
 114         PIIX_PORT_ENABLED       = (1 << 0),
 115         PIIX_PORT_PRESENT       = (1 << 4),
 116
 117         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 118         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 119
 120         /* controller IDs */
 121         piix_pata_33            = 0,    /* PIIX4 at 33Mhz */
 122         ich_pata_33             = 1,    /* ICH up to UDMA 33 only */
 123         ich_pata_66             = 2,    /* ICH up to 66 Mhz */
 124         ich_pata_100            = 3,    /* ICH up to UDMA 100 */
 125         ich_pata_133            = 4,    /* ICH up to UDMA 133 */
 126         ich5_sata               = 5,
 127         ich6_sata               = 6,
 128         ich6_sata_ahci          = 7,
 129         ich6m_sata_ahci         = 8,
 130         ich8_sata_ahci          = 9,
 131         piix_pata_mwdma         = 10,   /* PIIX3 MWDMA only */
 132
 133         /* constants for mapping table */
 134         P0                      = 0,  /* port 0 */
 135         P1                      = 1,  /* port 1 */
 136         P2                      = 2,  /* port 2 */
 137         P3                      = 3,  /* port 3 */
 138         IDE                     = -1, /* IDE */
 139         NA                      = -2, /* not avaliable */
 140         RV                      = -3, /* reserved */
 141
 142         PIIX_AHCI_DEVICE        = 6,
 143 };
 144
 145 struct piix_map_db {
 146         const u32 mask;
 147         const u16 port_enable;
 148         const int map[][4];
 149 };
 150
 151 struct piix_host_priv {
 152         const int *map;
 153 };
 154
 155 static int piix_init_one (struct pci_dev *pdev,
 156                                     const struct pci_device_id *ent);
 157 static void piix_pata_error_handler(struct ata_port *ap);
 158 static void ich_pata_error_handler(struct ata_port *ap);
 159 static void piix_sata_error_handler(struct ata_port *ap);
 160 static void piix_set_piomode (struct ata_port *ap, struct ata_device *adev);
 161 static void piix_set_dmamode (struct ata_port *ap, struct ata_device *adev);
 162 static void ich_set_dmamode (struct ata_port *ap, struct ata_device *adev);
 163
 164 static unsigned int in_module_init = 1;
 165
 166 static const struct pci_device_id piix_pci_tbl[] = {
 167 #ifdef ATA_ENABLE_PATA
 168         /* Intel PIIX3 for the 430HX etc */
 169         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 170         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 171         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 172         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 173         { 0x8086, 0x24db, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 174         { 0x8086, 0x25a2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 175         /* Intel PIIX4 */
 176         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 177         /* Intel PIIX4 */
 178         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 179         /* Intel PIIX */
 180         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 181         /* Intel ICH (i810, i815, i840) UDMA 66*/
 182         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 183         /* Intel ICH0 : UDMA 33*/
 184         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 185         /* Intel ICH2M */
 186         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 187         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 188         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 189         /*  Intel ICH3M */
 190         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 191         /* Intel ICH3 (E7500/1) UDMA 100 */
 192         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 193         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 194         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 195         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 196         /* Intel ICH5 */
 197         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_133 },
 198         /* C-ICH (i810E2) */
 199         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 200         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 201         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 202         /* ICH6 (and 6) (i915) UDMA 100 */
 203         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 204         /* ICH7/7-R (i945, i975) UDMA 100*/
 205         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_133 },
 206         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 207 #endif
 208
 209         /* NOTE: The following PCI ids must be kept in sync with the
 210          * list in drivers/pci/quirks.c.
 211          */
 212
 213         /* 82801EB (ICH5) */
 214         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 215         /* 82801EB (ICH5) */
 216         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 217         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 218         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 219         /* 6300ESB pretending RAID */
 220         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 221         /* 82801FB/FW (ICH6/ICH6W) */
 222         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 223         /* 82801FR/FRW (ICH6R/ICH6RW) */
 224         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 225         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented) */
 226         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 227         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 228         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 229         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 230         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 231         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 232         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 233         /* SATA Controller 1 IDE (ICH8) */
 234         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 235         /* SATA Controller 2 IDE (ICH8) */
 236         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 237         /* Mobile SATA Controller IDE (ICH8M) */
 238         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 239         /* SATA Controller IDE (ICH9) */
 240         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 241         /* SATA Controller IDE (ICH9) */
 242         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 243         /* SATA Controller IDE (ICH9) */
 244         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 245         /* SATA Controller IDE (ICH9M) */
 246         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 247         /* SATA Controller IDE (ICH9M) */
 248         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 249         /* SATA Controller IDE (ICH9M) */
 250         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 251
 252         { }     /* terminate list */
 253 };
 254
 255 static struct pci_driver piix_pci_driver = {
 256         .name                   = DRV_NAME,
 257         .id_table               = piix_pci_tbl,
 258         .probe                  = piix_init_one,
 259         .remove                 = ata_pci_remove_one,
 260         .suspend                = ata_pci_device_suspend,
 261         .resume                 = ata_pci_device_resume,
 262 };
 263
 264 static struct scsi_host_template piix_sht = {
 265         .module                 = THIS_MODULE,
 266         .name                   = DRV_NAME,
 267         .ioctl                  = ata_scsi_ioctl,
 268         .queuecommand           = ata_scsi_queuecmd,
 269         .can_queue              = ATA_DEF_QUEUE,
 270         .this_id                = ATA_SHT_THIS_ID,
 271         .sg_tablesize           = LIBATA_MAX_PRD,
 272         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 273         .emulated               = ATA_SHT_EMULATED,
 274         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 275         .proc_name              = DRV_NAME,
 276         .dma_boundary           = ATA_DMA_BOUNDARY,
 277         .slave_configure        = ata_scsi_slave_config,
 278         .slave_destroy          = ata_scsi_slave_destroy,
 279         .bios_param             = ata_std_bios_param,
 280         .resume                 = ata_scsi_device_resume,
 281         .suspend                = ata_scsi_device_suspend,
 282 };
 283
 284 static const struct ata_port_operations piix_pata_ops = {
 285         .port_disable           = ata_port_disable,
 286         .set_piomode            = piix_set_piomode,
 287         .set_dmamode            = piix_set_dmamode,
 288         .mode_filter            = ata_pci_default_filter,
 289
 290         .tf_load                = ata_tf_load,
 291         .tf_read                = ata_tf_read,
 292         .check_status           = ata_check_status,
 293         .exec_command           = ata_exec_command,
 294         .dev_select             = ata_std_dev_select,
 295
 296         .bmdma_setup            = ata_bmdma_setup,
 297         .bmdma_start            = ata_bmdma_start,
 298         .bmdma_stop             = ata_bmdma_stop,
 299         .bmdma_status           = ata_bmdma_status,
 300         .qc_prep                = ata_qc_prep,
 301         .qc_issue               = ata_qc_issue_prot,
 302         .data_xfer              = ata_pio_data_xfer,
 303
 304         .freeze                 = ata_bmdma_freeze,
 305         .thaw                   = ata_bmdma_thaw,
 306         .error_handler          = piix_pata_error_handler,
 307         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 308
 309         .irq_handler            = ata_interrupt,
 310         .irq_clear              = ata_bmdma_irq_clear,
 311
 312         .port_start             = ata_port_start,
 313 };
 314
 315 static const struct ata_port_operations ich_pata_ops = {
 316         .port_disable           = ata_port_disable,
 317         .set_piomode            = piix_set_piomode,
 318         .set_dmamode            = ich_set_dmamode,
 319         .mode_filter            = ata_pci_default_filter,
 320
 321         .tf_load                = ata_tf_load,
 322         .tf_read                = ata_tf_read,
 323         .check_status           = ata_check_status,
 324         .exec_command           = ata_exec_command,
 325         .dev_select             = ata_std_dev_select,
 326
 327         .bmdma_setup            = ata_bmdma_setup,
 328         .bmdma_start            = ata_bmdma_start,
 329         .bmdma_stop             = ata_bmdma_stop,
 330         .bmdma_status           = ata_bmdma_status,
 331         .qc_prep                = ata_qc_prep,
 332         .qc_issue               = ata_qc_issue_prot,
 333         .data_xfer              = ata_pio_data_xfer,
 334
 335         .freeze                 = ata_bmdma_freeze,
 336         .thaw                   = ata_bmdma_thaw,
 337         .error_handler          = ich_pata_error_handler,
 338         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 339
 340         .irq_handler            = ata_interrupt,
 341         .irq_clear              = ata_bmdma_irq_clear,
 342
 343         .port_start             = ata_port_start,
 344 };
 345
 346 static const struct ata_port_operations piix_sata_ops = {
 347         .port_disable           = ata_port_disable,
 348
 349         .tf_load                = ata_tf_load,
 350         .tf_read                = ata_tf_read,
 351         .check_status           = ata_check_status,
 352         .exec_command           = ata_exec_command,
 353         .dev_select             = ata_std_dev_select,
 354
 355         .bmdma_setup            = ata_bmdma_setup,
 356         .bmdma_start            = ata_bmdma_start,
 357         .bmdma_stop             = ata_bmdma_stop,
 358         .bmdma_status           = ata_bmdma_status,
 359         .qc_prep                = ata_qc_prep,
 360         .qc_issue               = ata_qc_issue_prot,
 361         .data_xfer              = ata_pio_data_xfer,
 362
 363         .freeze                 = ata_bmdma_freeze,
 364         .thaw                   = ata_bmdma_thaw,
 365         .error_handler          = piix_sata_error_handler,
 366         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 367
 368         .irq_handler            = ata_interrupt,
 369         .irq_clear              = ata_bmdma_irq_clear,
 370
 371         .port_start             = ata_port_start,
 372 };
 373
 374 static const struct piix_map_db ich5_map_db = {
 375         .mask = 0x7,
 376         .port_enable = 0x3,
 377         .map = {
 378                 /* PM   PS   SM   SS       MAP  */
 379                 {  P0,  NA,  P1,  NA }, /* 000b */
 380                 {  P1,  NA,  P0,  NA }, /* 001b */
 381                 {  RV,  RV,  RV,  RV },
 382                 {  RV,  RV,  RV,  RV },
 383                 {  P0,  P1, IDE, IDE }, /* 100b */
 384                 {  P1,  P0, IDE, IDE }, /* 101b */
 385                 { IDE, IDE,  P0,  P1 }, /* 110b */
 386                 { IDE, IDE,  P1,  P0 }, /* 111b */
 387         },
 388 };
 389
 390 static const struct piix_map_db ich6_map_db = {
 391         .mask = 0x3,
 392         .port_enable = 0xf,
 393         .map = {
 394                 /* PM   PS   SM   SS       MAP */
 395                 {  P0,  P2,  P1,  P3 }, /* 00b */
 396                 { IDE, IDE,  P1,  P3 }, /* 01b */
 397                 {  P0,  P2, IDE, IDE }, /* 10b */
 398                 {  RV,  RV,  RV,  RV },
 399         },
 400 };
 401
 402 static const struct piix_map_db ich6m_map_db = {
 403         .mask = 0x3,
 404         .port_enable = 0x5,
 405
 406         /* Map 01b isn't specified in the doc but some notebooks use
 407          * it anyway.  MAP 01b have been spotted on both ICH6M and
 408          * ICH7M.
 409          */
 410         .map = {
 411                 /* PM   PS   SM   SS       MAP */
 412                 {  P0,  P2,  RV,  RV }, /* 00b */
 413                 { IDE, IDE,  P1,  P3 }, /* 01b */
 414                 {  P0,  P2, IDE, IDE }, /* 10b */
 415                 {  RV,  RV,  RV,  RV },
 416         },
 417 };
 418
 419 static const struct piix_map_db ich8_map_db = {
 420         .mask = 0x3,
 421         .port_enable = 0x3,
 422         .map = {
 423                 /* PM   PS   SM   SS       MAP */
 424                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 425                 {  RV,  RV,  RV,  RV },
 426                 {  IDE,  IDE,  NA,  NA }, /* 10b (IDE mode) */
 427                 {  RV,  RV,  RV,  RV },
 428         },
 429 };
 430
 431 static const struct piix_map_db *piix_map_db_table[] = {
 432         [ich5_sata]             = &ich5_map_db,
 433         [ich6_sata]             = &ich6_map_db,
 434         [ich6_sata_ahci]        = &ich6_map_db,
 435         [ich6m_sata_ahci]       = &ich6m_map_db,
 436         [ich8_sata_ahci]        = &ich8_map_db,
 437 };
 438
 439 static struct ata_port_info piix_port_info[] = {
 440         /* piix_pata_33: 0:  PIIX4 at 33MHz */
 441         {
 442                 .sht            = &piix_sht,
 443                 .flags          = PIIX_PATA_FLAGS,
 444                 .pio_mask       = 0x1f, /* pio0-4 */
 445                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 446                 .udma_mask      = ATA_UDMA_MASK_40C,
 447                 .port_ops       = &piix_pata_ops,
 448         },
 449
 450         /* ich_pata_33: 1       ICH0 - ICH at 33Mhz*/
 451         {
 452                 .sht            = &piix_sht,
 453                 .flags          = PIIX_PATA_FLAGS,
 454                 .pio_mask       = 0x1f, /* pio 0-4 */
 455                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 456                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
 457                 .port_ops       = &ich_pata_ops,
 458         },
 459         /* ich_pata_66: 2       ICH controllers up to 66MHz */
 460         {
 461                 .sht            = &piix_sht,
 462                 .flags          = PIIX_PATA_FLAGS,
 463                 .pio_mask       = 0x1f, /* pio 0-4 */
 464                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
 465                 .udma_mask      = ATA_UDMA4,
 466                 .port_ops       = &ich_pata_ops,
 467         },
 468
 469         /* ich_pata_100: 3 */
 470         {
 471                 .sht            = &piix_sht,
 472                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 473                 .pio_mask       = 0x1f, /* pio0-4 */
 474                 .mwdma_mask     = 0x06, /* mwdma1-2 */
 475                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
 476                 .port_ops       = &ich_pata_ops,
 477         },
 478
 479         /* ich_pata_133: 4      ICH with full UDMA6 */
 480         {
 481                 .sht            = &piix_sht,
 482                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 483                 .pio_mask       = 0x1f, /* pio 0-4 */
 484                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 485                 .udma_mask      = ATA_UDMA6, /* UDMA133 */
 486                 .port_ops       = &ich_pata_ops,
 487         },
 488
 489         /* ich5_sata: 5 */
 490         {
 491                 .sht            = &piix_sht,
 492                 .flags          = PIIX_SATA_FLAGS,
 493                 .pio_mask       = 0x1f, /* pio0-4 */
 494                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 495                 .udma_mask      = 0x7f, /* udma0-6 */
 496                 .port_ops       = &piix_sata_ops,
 497         },
 498
 499         /* ich6_sata: 6 */
 500         {
 501                 .sht            = &piix_sht,
 502                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR,
 503                 .pio_mask       = 0x1f, /* pio0-4 */
 504                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 505                 .udma_mask      = 0x7f, /* udma0-6 */
 506                 .port_ops       = &piix_sata_ops,
 507         },
 508
 509         /* ich6_sata_ahci: 7 */
 510         {
 511                 .sht            = &piix_sht,
 512                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
 513                                   PIIX_FLAG_AHCI,
 514                 .pio_mask       = 0x1f, /* pio0-4 */
 515                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 516                 .udma_mask      = 0x7f, /* udma0-6 */
 517                 .port_ops       = &piix_sata_ops,
 518         },
 519
 520         /* ich6m_sata_ahci: 8 */
 521         {
 522                 .sht            = &piix_sht,
 523                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
 524                                   PIIX_FLAG_AHCI,
 525                 .pio_mask       = 0x1f, /* pio0-4 */
 526                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 527                 .udma_mask      = 0x7f, /* udma0-6 */
 528                 .port_ops       = &piix_sata_ops,
 529         },
 530
 531         /* ich8_sata_ahci: 9 */
 532         {
 533                 .sht            = &piix_sht,
 534                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
 535                                   PIIX_FLAG_AHCI,
 536                 .pio_mask       = 0x1f, /* pio0-4 */
 537                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 538                 .udma_mask      = 0x7f, /* udma0-6 */
 539                 .port_ops       = &piix_sata_ops,
 540         },
 541
 542         /* piix_pata_mwdma: 10:  PIIX3 MWDMA only */
 543         {
 544                 .sht            = &piix_sht,
 545                 .flags          = PIIX_PATA_FLAGS,
 546                 .pio_mask       = 0x1f, /* pio0-4 */
 547                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 548                 .port_ops       = &piix_pata_ops,
 549         },
 550 };
 551
 552 static struct pci_bits piix_enable_bits[] = {
 553         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 554         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 555 };
 556
 557 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 558 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 559 MODULE_LICENSE("GPL");
 560 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 561 MODULE_VERSION(DRV_VERSION);
 562
 563 struct ich_laptop {
 564         u16 device;
 565         u16 subvendor;
 566         u16 subdevice;
 567 };
 568
 569 /*
 570  *      List of laptops that use short cables rather than 80 wire
 571  */
 572
 573 static const struct ich_laptop ich_laptop[] = {
 574         /* devid, subvendor, subdev */
 575         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 576         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 577         /* end marker */
 578         { 0, }
 579 };
 580
 581 /**
 582  *      piix_pata_cbl_detect - Probe host controller cable detect info
 583  *      @ap: Port for which cable detect info is desired
 584  *
 585  *      Read 80c cable indicator from ATA PCI device's PCI config
 586  *      register.  This register is normally set by firmware (BIOS).
 587  *
 588  *      LOCKING:
 589  *      None (inherited from caller).
 590  */
 591
 592 static void ich_pata_cbl_detect(struct ata_port *ap)
 593 {
 594         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 595         const struct ich_laptop *lap = &ich_laptop[0];
 596         u8 tmp, mask;
 597
 598         /* no 80c support in host controller? */
 599         if ((ap->udma_mask & ~ATA_UDMA_MASK_40C) == 0)
 600                 goto cbl40;
 601
 602         /* Check for specials - Acer Aspire 5602WLMi */
 603         while (lap->device) {
 604                 if (lap->device == pdev->device &&
 605                     lap->subvendor == pdev->subsystem_vendor &&
 606                     lap->subdevice == pdev->subsystem_device) {
 607                         ap->cbl = ATA_CBL_PATA40_SHORT;
 608                         return;
 609                 }
 610                 lap++;
 611         }
 612
 613         /* check BIOS cable detect results */
 614         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 615         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
 616         if ((tmp & mask) == 0)
 617                 goto cbl40;
 618
 619         ap->cbl = ATA_CBL_PATA80;
 620         return;
 621
 622 cbl40:
 623         ap->cbl = ATA_CBL_PATA40;
 624 }
 625
 626 /**
 627  *      piix_pata_prereset - prereset for PATA host controller
 628  *      @ap: Target port
 629  *
 630  *
 631  *      LOCKING:
 632  *      None (inherited from caller).
 633  */
 634 static int piix_pata_prereset(struct ata_port *ap)
 635 {
 636         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 637
 638         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 639                 return -ENOENT;
 640
 641         ap->cbl = ATA_CBL_PATA40;
 642         return ata_std_prereset(ap);
 643 }
 644
 645 static void piix_pata_error_handler(struct ata_port *ap)
 646 {
 647         ata_bmdma_drive_eh(ap, piix_pata_prereset, ata_std_softreset, NULL,
 648                            ata_std_postreset);
 649 }
 650
 651
 652 /**
 653  *      ich_pata_prereset - prereset for PATA host controller
 654  *      @ap: Target port
 655  *
 656  *
 657  *      LOCKING:
 658  *      None (inherited from caller).
 659  */
 660 static int ich_pata_prereset(struct ata_port *ap)
 661 {
 662         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 663
 664         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no])) {
 665                 ata_port_printk(ap, KERN_INFO, "port disabled. ignoring.\n");
 666                 ap->eh_context.i.action &= ~ATA_EH_RESET_MASK;
 667                 return 0;
 668         }
 669
 670         ich_pata_cbl_detect(ap);
 671
 672         return ata_std_prereset(ap);
 673 }
 674
 675 static void ich_pata_error_handler(struct ata_port *ap)
 676 {
 677         ata_bmdma_drive_eh(ap, ich_pata_prereset, ata_std_softreset, NULL,
 678                            ata_std_postreset);
 679 }
 680
 681 static void piix_sata_error_handler(struct ata_port *ap)
 682 {
 683         ata_bmdma_drive_eh(ap, ata_std_prereset, ata_std_softreset, NULL,
 684                            ata_std_postreset);
 685 }
 686
 687 /**
 688  *      piix_set_piomode - Initialize host controller PATA PIO timings
 689  *      @ap: Port whose timings we are configuring
 690  *      @adev: um
 691  *
 692  *      Set PIO mode for device, in host controller PCI config space.
 693  *
 694  *      LOCKING:
 695  *      None (inherited from caller).
 696  */
 697
 698 static void piix_set_piomode (struct ata_port *ap, struct ata_device *adev)
 699 {
 700         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
 701         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 702         unsigned int is_slave   = (adev->devno != 0);
 703         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 704         unsigned int slave_port = 0x44;
 705         u16 master_data;
 706         u8 slave_data;
 707         u8 udma_enable;
 708         int control = 0;
 709
 710         /*
 711          *      See Intel Document 298600-004 for the timing programing rules
 712          *      for ICH controllers.
 713          */
 714
 715         static const     /* ISP  RTC */
 716         u8 timings[][2] = { { 0, 0 },
 717                             { 0, 0 },
 718                             { 1, 0 },
 719                             { 2, 1 },
 720                             { 2, 3 }, };
 721
 722         if (pio >= 2)
 723                 control |= 1;   /* TIME1 enable */
 724         if (ata_pio_need_iordy(adev))
 725                 control |= 2;   /* IE enable */
 726
 727         /* Intel specifies that the PPE functionality is for disk only */
 728         if (adev->class == ATA_DEV_ATA)
 729                 control |= 4;   /* PPE enable */
 730
 731         pci_read_config_word(dev, master_port, &master_data);
 732         if (is_slave) {
 733                 /* Enable SITRE (seperate slave timing register) */
 734                 master_data |= 0x4000;
 735                 /* enable PPE1, IE1 and TIME1 as needed */
 736                 master_data |= (control << 4);
 737                 pci_read_config_byte(dev, slave_port, &slave_data);
 738                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 739                 /* Load the timing nibble for this slave */
 740                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 741         } else {
 742                 /* Master keeps the bits in a different format */
 743                 master_data &= 0xccf8;
 744                 /* Enable PPE, IE and TIME as appropriate */
 745                 master_data |= control;
 746                 master_data |=
 747                         (timings[pio][0] << 12) |
 748                         (timings[pio][1] << 8);
 749         }
 750         pci_write_config_word(dev, master_port, master_data);
 751         if (is_slave)
 752                 pci_write_config_byte(dev, slave_port, slave_data);
 753
 754         /* Ensure the UDMA bit is off - it will be turned back on if
 755            UDMA is selected */
 756
 757         if (ap->udma_mask) {
 758                 pci_read_config_byte(dev, 0x48, &udma_enable);
 759                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 760                 pci_write_config_byte(dev, 0x48, udma_enable);
 761         }
 762 }
 763
 764 /**
 765  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 766  *      @ap: Port whose timings we are configuring
 767  *      @adev: Drive in question
 768  *      @udma: udma mode, 0 - 6
 769  *      @isich: set if the chip is an ICH device
 770  *
 771  *      Set UDMA mode for device, in host controller PCI config space.
 772  *
 773  *      LOCKING:
 774  *      None (inherited from caller).
 775  */
 776
 777 static void do_pata_set_dmamode (struct ata_port *ap, struct ata_device *adev, int isich)
 778 {
 779         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 780         u8 master_port          = ap->port_no ? 0x42 : 0x40;
 781         u16 master_data;
 782         u8 speed                = adev->dma_mode;
 783         int devid               = adev->devno + 2 * ap->port_no;
 784         u8 udma_enable          = 0;
 785
 786         static const     /* ISP  RTC */
 787         u8 timings[][2] = { { 0, 0 },
 788                             { 0, 0 },
 789                             { 1, 0 },
 790                             { 2, 1 },
 791                             { 2, 3 }, };
 792
 793         pci_read_config_word(dev, master_port, &master_data);
 794         if (ap->udma_mask)
 795                 pci_read_config_byte(dev, 0x48, &udma_enable);
 796
 797         if (speed >= XFER_UDMA_0) {
 798                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
 799                 u16 udma_timing;
 800                 u16 ideconf;
 801                 int u_clock, u_speed;
 802
 803                 /*
 804                  * UDMA is handled by a combination of clock switching and
 805                  * selection of dividers
 806                  *
 807                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 808                  *             except UDMA0 which is 00
 809                  */
 810                 u_speed = min(2 - (udma & 1), udma);
 811                 if (udma == 5)
 812                         u_clock = 0x1000;       /* 100Mhz */
 813                 else if (udma > 2)
 814                         u_clock = 1;            /* 66Mhz */
 815                 else
 816                         u_clock = 0;            /* 33Mhz */
 817
 818                 udma_enable |= (1 << devid);
 819
 820                 /* Load the CT/RP selection */
 821                 pci_read_config_word(dev, 0x4A, &udma_timing);
 822                 udma_timing &= ~(3 << (4 * devid));
 823                 udma_timing |= u_speed << (4 * devid);
 824                 pci_write_config_word(dev, 0x4A, udma_timing);
 825
 826                 if (isich) {
 827                         /* Select a 33/66/100Mhz clock */
 828                         pci_read_config_word(dev, 0x54, &ideconf);
 829                         ideconf &= ~(0x1001 << devid);
 830                         ideconf |= u_clock << devid;
 831                         /* For ICH or later we should set bit 10 for better
 832                            performance (WR_PingPong_En) */
 833                         pci_write_config_word(dev, 0x54, ideconf);
 834                 }
 835         } else {
 836                 /*
 837                  * MWDMA is driven by the PIO timings. We must also enable
 838                  * IORDY unconditionally along with TIME1. PPE has already
 839                  * been set when the PIO timing was set.
 840                  */
 841                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
 842                 unsigned int control;
 843                 u8 slave_data;
 844                 const unsigned int needed_pio[3] = {
 845                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 846                 };
 847                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 848
 849                 control = 3;    /* IORDY|TIME1 */
 850
 851                 /* If the drive MWDMA is faster than it can do PIO then
 852                    we must force PIO into PIO0 */
 853
 854                 if (adev->pio_mode < needed_pio[mwdma])
 855                         /* Enable DMA timing only */
 856                         control |= 8;   /* PIO cycles in PIO0 */
 857
 858                 if (adev->devno) {      /* Slave */
 859                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
 860                         master_data |= control << 4;
 861                         pci_read_config_byte(dev, 0x44, &slave_data);
 862                         slave_data &= (0x0F + 0xE1 * ap->port_no);
 863                         /* Load the matching timing */
 864                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 865                         pci_write_config_byte(dev, 0x44, slave_data);
 866                 } else {        /* Master */
 867                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
 868                                                    and master timing bits */
 869                         master_data |= control;
 870                         master_data |=
 871                                 (timings[pio][0] << 12) |
 872                                 (timings[pio][1] << 8);
 873                 }
 874                 udma_enable &= ~(1 << devid);
 875                 pci_write_config_word(dev, master_port, master_data);
 876         }
 877         /* Don't scribble on 0x48 if the controller does not support UDMA */
 878         if (ap->udma_mask)
 879                 pci_write_config_byte(dev, 0x48, udma_enable);
 880 }
 881
 882 /**
 883  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 884  *      @ap: Port whose timings we are configuring
 885  *      @adev: um
 886  *
 887  *      Set MW/UDMA mode for device, in host controller PCI config space.
 888  *
 889  *      LOCKING:
 890  *      None (inherited from caller).
 891  */
 892
 893 static void piix_set_dmamode (struct ata_port *ap, struct ata_device *adev)
 894 {
 895         do_pata_set_dmamode(ap, adev, 0);
 896 }
 897
 898 /**
 899  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 900  *      @ap: Port whose timings we are configuring
 901  *      @adev: um
 902  *
 903  *      Set MW/UDMA mode for device, in host controller PCI config space.
 904  *
 905  *      LOCKING:
 906  *      None (inherited from caller).
 907  */
 908
 909 static void ich_set_dmamode (struct ata_port *ap, struct ata_device *adev)
 910 {
 911         do_pata_set_dmamode(ap, adev, 1);
 912 }
 913
 914 #define AHCI_PCI_BAR 5
 915 #define AHCI_GLOBAL_CTL 0x04
 916 #define AHCI_ENABLE (1 << 31)
 917 static int piix_disable_ahci(struct pci_dev *pdev)
 918 {
 919         void __iomem *mmio;
 920         u32 tmp;
 921         int rc = 0;
 922
 923         /* BUG: pci_enable_device has not yet been called.  This
 924          * works because this device is usually set up by BIOS.
 925          */
 926
 927         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
 928             !pci_resource_len(pdev, AHCI_PCI_BAR))
 929                 return 0;
 930
 931         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
 932         if (!mmio)
 933                 return -ENOMEM;
 934
 935         tmp = readl(mmio + AHCI_GLOBAL_CTL);
 936         if (tmp & AHCI_ENABLE) {
 937                 tmp &= ~AHCI_ENABLE;
 938                 writel(tmp, mmio + AHCI_GLOBAL_CTL);
 939
 940                 tmp = readl(mmio + AHCI_GLOBAL_CTL);
 941                 if (tmp & AHCI_ENABLE)
 942                         rc = -EIO;
 943         }
 944
 945         pci_iounmap(pdev, mmio);
 946         return rc;
 947 }
 948
 949 /**
 950  *      piix_check_450nx_errata -       Check for problem 450NX setup
 951  *      @ata_dev: the PCI device to check
 952  *
 953  *      Check for the present of 450NX errata #19 and errata #25. If
 954  *      they are found return an error code so we can turn off DMA
 955  */
 956
 957 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
 958 {
 959         struct pci_dev *pdev = NULL;
 960         u16 cfg;
 961         u8 rev;
 962         int no_piix_dma = 0;
 963
 964         while((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL)
 965         {
 966                 /* Look for 450NX PXB. Check for problem configurations
 967                    A PCI quirk checks bit 6 already */
 968                 pci_read_config_byte(pdev, PCI_REVISION_ID, &rev);
 969                 pci_read_config_word(pdev, 0x41, &cfg);
 970                 /* Only on the original revision: IDE DMA can hang */
 971                 if (rev == 0x00)
 972                         no_piix_dma = 1;
 973                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
 974                 else if (cfg & (1<<14) && rev < 5)
 975                         no_piix_dma = 2;
 976         }
 977         if (no_piix_dma)
 978                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
 979         if (no_piix_dma == 2)
 980                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
 981         return no_piix_dma;
 982 }
 983
 984 static void __devinit piix_init_pcs(struct pci_dev *pdev,
 985                                     struct ata_port_info *pinfo,
 986                                     const struct piix_map_db *map_db)
 987 {
 988         u16 pcs, new_pcs;
 989
 990         pci_read_config_word(pdev, ICH5_PCS, &pcs);
 991
 992         new_pcs = pcs | map_db->port_enable;
 993
 994         if (new_pcs != pcs) {
 995                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
 996                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
 997                 msleep(150);
 998         }
 999 }
1000
1001 static void __devinit piix_init_sata_map(struct pci_dev *pdev,
1002                                          struct ata_port_info *pinfo,
1003                                          const struct piix_map_db *map_db)
1004 {
1005         struct piix_host_priv *hpriv = pinfo[0].private_data;
1006         const unsigned int *map;
1007         int i, invalid_map = 0;
1008         u8 map_value;
1009
1010         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1011
1012         map = map_db->map[map_value & map_db->mask];
1013
1014         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1015         for (i = 0; i < 4; i++) {
1016                 switch (map[i]) {
1017                 case RV:
1018                         invalid_map = 1;
1019                         printk(" XX");
1020                         break;
1021
1022                 case NA:
1023                         printk(" --");
1024                         break;
1025
1026                 case IDE:
1027                         WARN_ON((i & 1) || map[i + 1] != IDE);
1028                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1029                         pinfo[i / 2].private_data = hpriv;
1030                         i++;
1031                         printk(" IDE IDE");
1032                         break;
1033
1034                 default:
1035                         printk(" P%d", map[i]);
1036                         if (i & 1)
1037                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1038                         break;
1039                 }
1040         }
1041         printk(" ]\n");
1042
1043         if (invalid_map)
1044                 dev_printk(KERN_ERR, &pdev->dev,
1045                            "invalid MAP value %u\n", map_value);
1046
1047         hpriv->map = map;
1048 }
1049
1050 /**
1051  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1052  *      @pdev: PCI device to register
1053  *      @ent: Entry in piix_pci_tbl matching with @pdev
1054  *
1055  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1056  *      and then hand over control to libata, for it to do the rest.
1057  *
1058  *      LOCKING:
1059  *      Inherited from PCI layer (may sleep).
1060  *
1061  *      RETURNS:
1062  *      Zero on success, or -ERRNO value.
1063  */
1064
1065 static int piix_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1066 {
1067         static int printed_version;
1068         struct device *dev = &pdev->dev;
1069         struct ata_port_info port_info[2];
1070         struct ata_port_info *ppinfo[2] = { &port_info[0], &port_info[1] };
1071         struct piix_host_priv *hpriv;
1072         unsigned long port_flags;
1073
1074         if (!printed_version++)
1075                 dev_printk(KERN_DEBUG, &pdev->dev,
1076                            "version " DRV_VERSION "\n");
1077
1078         /* no hotplugging support (FIXME) */
1079         if (!in_module_init)
1080                 return -ENODEV;
1081
1082         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1083         if (!hpriv)
1084                 return -ENOMEM;
1085
1086         port_info[0] = piix_port_info[ent->driver_data];
1087         port_info[1] = piix_port_info[ent->driver_data];
1088         port_info[0].private_data = hpriv;
1089         port_info[1].private_data = hpriv;
1090
1091         port_flags = port_info[0].flags;
1092
1093         if (port_flags & PIIX_FLAG_AHCI) {
1094                 u8 tmp;
1095                 pci_read_config_byte(pdev, PIIX_SCC, &tmp);
1096                 if (tmp == PIIX_AHCI_DEVICE) {
1097                         int rc = piix_disable_ahci(pdev);
1098                         if (rc)
1099                                 return rc;
1100                 }
1101         }
1102
1103         /* Initialize SATA map */
1104         if (port_flags & ATA_FLAG_SATA) {
1105                 piix_init_sata_map(pdev, port_info,
1106                                    piix_map_db_table[ent->driver_data]);
1107                 piix_init_pcs(pdev, port_info,
1108                               piix_map_db_table[ent->driver_data]);
1109         }
1110
1111         /* On ICH5, some BIOSen disable the interrupt using the
1112          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1113          * On ICH6, this bit has the same effect, but only when
1114          * MSI is disabled (and it is disabled, as we don't use
1115          * message-signalled interrupts currently).
1116          */
1117         if (port_flags & PIIX_FLAG_CHECKINTR)
1118                 pci_intx(pdev, 1);
1119
1120         if (piix_check_450nx_errata(pdev)) {
1121                 /* This writes into the master table but it does not
1122                    really matter for this errata as we will apply it to
1123                    all the PIIX devices on the board */
1124                 port_info[0].mwdma_mask = 0;
1125                 port_info[0].udma_mask = 0;
1126                 port_info[1].mwdma_mask = 0;
1127                 port_info[1].udma_mask = 0;
1128         }
1129         return ata_pci_init_one(pdev, ppinfo, 2);
1130 }
1131
1132 static int __init piix_init(void)
1133 {
1134         int rc;
1135
1136         DPRINTK("pci_register_driver\n");
1137         rc = pci_register_driver(&piix_pci_driver);
1138         if (rc)
1139                 return rc;
1140
1141         in_module_init = 0;
1142
1143         DPRINTK("done\n");
1144         return 0;
1145 }
1146
1147 static void __exit piix_exit(void)
1148 {
1149         pci_unregister_driver(&piix_pci_driver);
1150 }
1151
1152 module_init(piix_init);
1153 module_exit(piix_exit);