include/configs/PPChameleonEVB.h

   1 /*
   2  * (C) Copyright 2001-2003
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * Debug stuff
  33  */
  34 #undef  __DEBUG_START_FROM_SRAM__
  35 #define __DISABLE_MACHINE_EXCEPTION__
  36
  37 #ifdef __DEBUG_START_FROM_SRAM__
  38 #define CFG_DUMMY_FLASH_SIZE            1024*1024*4
  39 #endif
  40
  41 /*
  42  * High Level Configuration Options
  43  * (easy to change)
  44  */
  45
  46 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  47 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  48 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board         */
  49
  50 #define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
  51 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  52
  53 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  54
  55 #define CONFIG_BAUDRATE         115200
  56 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  57
  58 #undef  CONFIG_BOOTARGS
  59
  60 /* Ethernet stuff */
  61 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
  62 #define CONFIG_ETHADDR  00:50:c2:1e:af:fe
  63 #define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
  64
  65 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  66 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
  67
  68
  69 #undef CONFIG_EXT_PHY
  70
  71 #define CONFIG_MII              1       /* MII PHY management           */
  72 #ifndef  CONFIG_EXT_PHY
  73 #define CONFIG_PHY_ADDR         1       /* PHY address                  */
  74 #else
  75 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
  76 #endif
  77 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
  78
  79 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
  80                                 CFG_CMD_DATE    | \
  81                                 CFG_CMD_ELF     | \
  82                                 CFG_CMD_EEPROM  | \
  83                                 CFG_CMD_I2C     | \
  84                                 CFG_CMD_IRQ     | \
  85                                 CFG_CMD_MII     | \
  86                                 CFG_CMD_NAND    )
  87
  88 #define CONFIG_MAC_PARTITION
  89 #define CONFIG_DOS_PARTITION
  90
  91 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  92 #include <cmd_confdefs.h>
  93
  94 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  95
  96 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
  97 #define CFG_RTC_REG_BASE_ADDR    0xF0000500 /* RTC Base Address         */
  98
  99 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 100
 101 /*
 102  * Miscellaneous configurable options
 103  */
 104 #define CFG_LONGHELP                    /* undef to save memory         */
 105 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 106
 107 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
 108 #ifdef  CFG_HUSH_PARSER
 109 #define CFG_PROMPT_HUSH_PS2     "> "
 110 #endif
 111
 112 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 113 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 114 #else
 115 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 116 #endif
 117 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 118 #define CFG_MAXARGS     16              /* max number of command args   */
 119 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 120
 121 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
 122
 123 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 124
 125 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 126 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 127
 128 #undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
 129 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
 130 #define CFG_BASE_BAUD       691200
 131
 132 /* The following table includes the supported baudrates */
 133 #define CFG_BAUDRATE_TABLE      \
 134         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 135          57600, 115200, 230400, 460800, 921600 }
 136
 137 #define CFG_LOAD_ADDR   0x100000        /* default load address */
 138 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
 139
 140 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 141
 142 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 143
 144 /*-----------------------------------------------------------------------
 145  * NAND-FLASH stuff
 146  *-----------------------------------------------------------------------
 147  */
 148 #define CFG_NAND0_BASE 0xFF400000
 149 #define CFG_NAND1_BASE 0xFF000000
 150
 151 #define CFG_MAX_NAND_DEVICE     2       /* Max number of NAND devices           */
 152 #define SECTORSIZE 512
 153
 154 #define ADDR_COLUMN 1
 155 #define ADDR_PAGE 2
 156 #define ADDR_COLUMN_PAGE 3
 157
 158 #define NAND_ChipID_UNKNOWN     0x00
 159 #define NAND_MAX_FLOORS 1
 160 #define NAND_MAX_CHIPS 1
 161
 162 #define CFG_NAND0_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
 163 #define CFG_NAND0_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
 164 #define CFG_NAND0_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
 165 #define CFG_NAND0_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
 166
 167 #define CFG_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 168 #define CFG_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 169 #define CFG_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 170 #define CFG_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 171
 172
 173 #define NAND_DISABLE_CE(nand) do \
 174 { \
 175         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 176         { \
 177             case CFG_NAND0_BASE: \
 178                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CE); \
 179                 break; \
 180             case CFG_NAND1_BASE: \
 181                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CE); \
 182                 break; \
 183         } \
 184 } while(0)
 185
 186 #define NAND_ENABLE_CE(nand) do \
 187 { \
 188         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 189         { \
 190             case CFG_NAND0_BASE: \
 191                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CE); \
 192                 break; \
 193             case CFG_NAND1_BASE: \
 194                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CE); \
 195                 break; \
 196         } \
 197 } while(0)
 198
 199
 200
 201 #define NAND_CTL_CLRALE(nandptr) do \
 202 { \
 203         switch((unsigned long)nandptr) \
 204         { \
 205             case CFG_NAND0_BASE: \
 206                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_ALE); \
 207                 break; \
 208             case CFG_NAND1_BASE: \
 209                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_ALE); \
 210                 break; \
 211         } \
 212 } while(0)
 213
 214 #define NAND_CTL_SETALE(nandptr) do \
 215 { \
 216         switch((unsigned long)nandptr) \
 217         { \
 218             case CFG_NAND0_BASE: \
 219                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_ALE); \
 220                 break; \
 221             case CFG_NAND1_BASE: \
 222                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_ALE); \
 223                 break; \
 224         } \
 225 } while(0)
 226
 227 #define NAND_CTL_CLRCLE(nandptr) do \
 228 { \
 229         switch((unsigned long)nandptr) \
 230         { \
 231             case CFG_NAND0_BASE: \
 232                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CLE); \
 233                 break; \
 234             case CFG_NAND1_BASE: \
 235                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CLE); \
 236                 break; \
 237         } \
 238 } while(0)
 239
 240 #define NAND_CTL_SETCLE(nandptr) do { \
 241         switch((unsigned long)nandptr) { \
 242         case CFG_NAND0_BASE: \
 243                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CLE); \
 244                 break; \
 245         case CFG_NAND1_BASE: \
 246                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CLE); \
 247                 break; \
 248         } \
 249 } while(0)
 250
 251 #define NAND_WAIT_READY(nand) do { \
 252         ulong mask = 0; \
 253         switch ((ulong)(((struct nand_chip *)nand)->IO_ADDR)) { \
 254         case CFG_NAND0_BASE: \
 255                 mask = CFG_NAND0_RDY; \
 256                 break; \
 257         case CFG_NAND1_BASE: \
 258                 mask = CFG_NAND1_RDY; \
 259                 break; \
 260         } \
 261         while (!(in32(GPIO0_IR) & mask)) \
 262                 ; \
 263 } while (0)
 264
 265 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 266 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 267 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 268 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 269
 270 /*-----------------------------------------------------------------------
 271  * PCI stuff
 272  *-----------------------------------------------------------------------
 273  */
 274 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 275 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 276 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 277
 278 #define CONFIG_PCI                      /* include pci support          */
 279 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
 280 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 281                                         /* resource configuration       */
 282
 283 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 284
 285 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 286 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 287 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 288 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
 289 #define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 290 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 291 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
 292 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 293 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 294
 295 /*-----------------------------------------------------------------------
 296  * Start addresses for the final memory configuration
 297  * (Set up by the startup code)
 298  * Please note that CFG_SDRAM_BASE _must_ start at 0
 299  */
 300 #define CFG_SDRAM_BASE          0x00000000
 301 #define CFG_FLASH_BASE          0xFFFC0000
 302 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 303 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
 304 #define CFG_MALLOC_LEN          (256 * 1024)    /* Reserve 256 kB for malloc()  */
 305
 306 /*
 307  * For booting Linux, the board info and command line data
 308  * have to be in the first 8 MB of memory, since this is
 309  * the maximum mapped by the Linux kernel during initialization.
 310  */
 311 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 312 /*-----------------------------------------------------------------------
 313  * FLASH organization
 314  */
 315 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 316 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 317
 318 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 319 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
 320
 321 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 322 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 323 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 324 /*
 325  * The following defines are added for buggy IOP480 byte interface.
 326  * All other boards should use the standard values (CPCI405 etc.)
 327  */
 328 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
 329 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
 330 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
 331
 332 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 333
 334 #if 0 /* test-only */
 335 #define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
 336 #define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
 337 #endif
 338
 339 /*-----------------------------------------------------------------------
 340  * Environment Variable setup
 341  */
 342 #define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 343 #define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
 344 #define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
 345                                    /* total size of a CAT24WC16 is 2048 bytes */
 346
 347 #define CFG_NVRAM_BASE_ADDR     0xF0000500              /* NVRAM base address   */
 348 #define CFG_NVRAM_SIZE          242                     /* NVRAM size           */
 349
 350 /*-----------------------------------------------------------------------
 351  * I2C EEPROM (CAT24WC16) for environment
 352  */
 353 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 354 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 355 #define CFG_I2C_SLAVE           0x7F
 356
 357 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT28WC08             */
 358 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
 359 /* mask of address bits that overflow into the "EEPROM chip address"    */
 360 /*#define CFG_I2C_EEPROM_ADDR_OVERFLOW  0x07*/
 361 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
 362                                         /* 16 byte page write mode using*/
 363                                         /* last 4 bits of the address   */
 364 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
 365 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 366
 367 /*-----------------------------------------------------------------------
 368  * Cache Configuration
 369  */
 370 #define CFG_DCACHE_SIZE         16384   /* For IBM 405 CPUs, older 405 ppc's    */
 371                                         /* have only 8kB, 16kB is save here     */
 372 #define CFG_CACHELINE_SIZE      32      /* ...                  */
 373 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 374 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
 375 #endif
 376
 377 /*
 378  * Init Memory Controller:
 379  *
 380  * BR0/1 and OR0/1 (FLASH)
 381  */
 382
 383 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 384
 385 /*-----------------------------------------------------------------------
 386  * External Bus Controller (EBC) Setup
 387  */
 388
 389 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 390 #define CFG_EBC_PB0AP           0x92015480
 391 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 392
 393 /* Memory Bank 1 (External SRAM) initialization                                 */
 394 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 395 #define CFG_EBC_PB1AP           0x92015480
 396 #define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 397
 398 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 399 #define CFG_EBC_PB2AP           0x92015480
 400 #define CFG_EBC_PB2CR           0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 401
 402 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 403 #define CFG_EBC_PB3AP           0x92015480
 404 #define CFG_EBC_PB3CR           0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 405
 406
 407 #if 0 /* Roese */
 408 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
 409 #define CFG_EBC_PB1AP           0x92015480
 410 #define CFG_EBC_PB1CR           0xFF858000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 411
 412 /* Memory Bank 2 (CAN0, 1) initialization                                       */
 413 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 414 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 415
 416 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
 417 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 418 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 419
 420 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
 421 #define CFG_EBC_PB4AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
 422 #define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 423 #endif
 424
 425 /*-----------------------------------------------------------------------
 426  * FPGA stuff
 427  */
 428 /* FPGA internal regs */
 429 #define CFG_FPGA_MODE           0x00
 430 #define CFG_FPGA_STATUS         0x02
 431 #define CFG_FPGA_TS             0x04
 432 #define CFG_FPGA_TS_LOW         0x06
 433 #define CFG_FPGA_TS_CAP0        0x10
 434 #define CFG_FPGA_TS_CAP0_LOW    0x12
 435 #define CFG_FPGA_TS_CAP1        0x14
 436 #define CFG_FPGA_TS_CAP1_LOW    0x16
 437 #define CFG_FPGA_TS_CAP2        0x18
 438 #define CFG_FPGA_TS_CAP2_LOW    0x1a
 439 #define CFG_FPGA_TS_CAP3        0x1c
 440 #define CFG_FPGA_TS_CAP3_LOW    0x1e
 441
 442 /* FPGA Mode Reg */
 443 #define CFG_FPGA_MODE_CF_RESET  0x0001
 444 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 445 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 446 #define CFG_FPGA_MODE_TS_CLEAR  0x2000
 447
 448 /* FPGA Status Reg */
 449 #define CFG_FPGA_STATUS_DIP0    0x0001
 450 #define CFG_FPGA_STATUS_DIP1    0x0002
 451 #define CFG_FPGA_STATUS_DIP2    0x0004
 452 #define CFG_FPGA_STATUS_FLASH   0x0008
 453 #define CFG_FPGA_STATUS_TS_IRQ  0x1000
 454
 455 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
 456 #define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
 457
 458 /* FPGA program pin configuration */
 459 #define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
 460 #define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
 461 #define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
 462 #define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
 463 #define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
 464
 465 /*-----------------------------------------------------------------------
 466  * Definitions for initial stack pointer and data area (in data cache)
 467  */
 468 #if 0 /* test-only */
 469 #define CFG_INIT_DCACHE_CS      4       /* use cs # 4 for data cache memory    */
 470
 471 #define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
 472 #define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
 473 #else
 474 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 475 #define CFG_TEMP_STACK_OCM        1
 476
 477 /* On Chip Memory location */
 478 #define CFG_OCM_DATA_ADDR       0xF8000000
 479 #define CFG_OCM_DATA_SIZE       0x1000
 480 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
 481 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 482 #endif
 483
 484 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 485 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 486 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 487
 488 /*-----------------------------------------------------------------------
 489  * Definitions for GPIO setup (PPC405EP specific)
 490  *
 491  * GPIO0[0]     - External Bus Controller BLAST output
 492  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 493  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 494  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 495  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 496  * GPIO0[24-27] - UART0 control signal inputs/outputs
 497  * GPIO0[28-29] - UART1 data signal input/output
 498  * GPIO0[30]    - EMAC0 input
 499  * GPIO0[31]    - EMAC1 reject packet as output
 500  */
 501 #define CFG_GPIO0_OSRH          0x40000550
 502 #define CFG_GPIO0_OSRL          0x00000110
 503 #define CFG_GPIO0_ISR1H         0x00000000
 504 /*#define CFG_GPIO0_ISR1L         0x15555445*/
 505 #define CFG_GPIO0_ISR1L         0x15555444
 506 #define CFG_GPIO0_TSRH          0x00000000
 507 #define CFG_GPIO0_TSRL          0x00000000
 508 #define CFG_GPIO0_TCR           0xF7FF8014
 509
 510 /*
 511  * Internal Definitions
 512  *
 513  * Boot Flags
 514  */
 515 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 516 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 517
 518 #if 1 /* test-only */
 519 #define CONFIG_NO_SERIAL_EEPROM
 520 /*#undef CONFIG_NO_SERIAL_EEPROM*/
 521 /*--------------------------------------------------------------------*/
 522 #ifdef CONFIG_NO_SERIAL_EEPROM
 523
 524
 525 /*
 526 !-----------------------------------------------------------------------
 527 ! Defines for entry options.
 528 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 529 !       are plugged in the board will be utilized as non-ECC DIMMs.
 530 !-----------------------------------------------------------------------
 531 */
 532 #undef        AUTO_MEMORY_CONFIG
 533 #define        DIMM_READ_ADDR 0xAB
 534 #define        DIMM_WRITE_ADDR 0xAA
 535
 536
 537 #define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register          */
 538 #define CPC0_BOOT    (CNTRL_DCR_BASE+0x1)  /* Chip Clock Status register   */
 539 #define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register      */
 540 #define CPC0_EPRCSR  (CNTRL_DCR_BASE+0x3)  /* EMAC PHY Rcv Clk Src register*/
 541 #define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register          */
 542 #define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register        */
 543 #define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register          */
 544 #define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register             */
 545 #define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                    */
 546 #define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register         */
 547
 548 /* Defines for CPC0_PLLMR1 Register fields */
 549 #define PLL_ACTIVE                 0x80000000
 550 #define CPC0_PLLMR1_SSCS           0x80000000
 551 #define PLL_RESET                  0x40000000
 552 #define CPC0_PLLMR1_PLLR           0x40000000
 553     /* Feedback multiplier */
 554 #define PLL_FBKDIV                 0x00F00000
 555 #define CPC0_PLLMR1_FBDV           0x00F00000
 556 #define PLL_FBKDIV_16              0x00000000
 557 #define PLL_FBKDIV_1               0x00100000
 558 #define PLL_FBKDIV_2               0x00200000
 559 #define PLL_FBKDIV_3               0x00300000
 560 #define PLL_FBKDIV_4               0x00400000
 561 #define PLL_FBKDIV_5               0x00500000
 562 #define PLL_FBKDIV_6               0x00600000
 563 #define PLL_FBKDIV_7               0x00700000
 564 #define PLL_FBKDIV_8               0x00800000
 565 #define PLL_FBKDIV_9               0x00900000
 566 #define PLL_FBKDIV_10              0x00A00000
 567 #define PLL_FBKDIV_11              0x00B00000
 568 #define PLL_FBKDIV_12              0x00C00000
 569 #define PLL_FBKDIV_13              0x00D00000
 570 #define PLL_FBKDIV_14              0x00E00000
 571 #define PLL_FBKDIV_15              0x00F00000
 572     /* Forward A divisor */
 573 #define PLL_FWDDIVA                0x00070000
 574 #define CPC0_PLLMR1_FWDVA          0x00070000
 575 #define PLL_FWDDIVA_8              0x00000000
 576 #define PLL_FWDDIVA_7              0x00010000
 577 #define PLL_FWDDIVA_6              0x00020000
 578 #define PLL_FWDDIVA_5              0x00030000
 579 #define PLL_FWDDIVA_4              0x00040000
 580 #define PLL_FWDDIVA_3              0x00050000
 581 #define PLL_FWDDIVA_2              0x00060000
 582 #define PLL_FWDDIVA_1              0x00070000
 583     /* Forward B divisor */
 584 #define PLL_FWDDIVB                0x00007000
 585 #define CPC0_PLLMR1_FWDVB          0x00007000
 586 #define PLL_FWDDIVB_8              0x00000000
 587 #define PLL_FWDDIVB_7              0x00001000
 588 #define PLL_FWDDIVB_6              0x00002000
 589 #define PLL_FWDDIVB_5              0x00003000
 590 #define PLL_FWDDIVB_4              0x00004000
 591 #define PLL_FWDDIVB_3              0x00005000
 592 #define PLL_FWDDIVB_2              0x00006000
 593 #define PLL_FWDDIVB_1              0x00007000
 594     /* PLL tune bits */
 595 #define PLL_TUNE_MASK            0x000003FF
 596 #define PLL_TUNE_2_M_3           0x00000133     /*  2 <= M <= 3               */
 597 #define PLL_TUNE_4_M_6           0x00000134     /*  3 <  M <= 6               */
 598 #define PLL_TUNE_7_M_10          0x00000138     /*  6 <  M <= 10              */
 599 #define PLL_TUNE_11_M_14         0x0000013C     /* 10 <  M <= 14              */
 600 #define PLL_TUNE_15_M_40         0x0000023E     /* 14 <  M <= 40              */
 601 #define PLL_TUNE_VCO_LOW         0x00000000     /* 500MHz <= VCO <=  800MHz   */
 602 #define PLL_TUNE_VCO_HI          0x00000080     /* 800MHz <  VCO <= 1000MHz   */
 603
 604 /* Defines for CPC0_PLLMR0 Register fields */
 605     /* CPU divisor */
 606 #define PLL_CPUDIV                 0x00300000
 607 #define CPC0_PLLMR0_CCDV           0x00300000
 608 #define PLL_CPUDIV_1               0x00000000
 609 #define PLL_CPUDIV_2               0x00100000
 610 #define PLL_CPUDIV_3               0x00200000
 611 #define PLL_CPUDIV_4               0x00300000
 612     /* PLB divisor */
 613 #define PLL_PLBDIV                 0x00030000
 614 #define CPC0_PLLMR0_CBDV           0x00030000
 615 #define PLL_PLBDIV_1               0x00000000
 616 #define PLL_PLBDIV_2               0x00010000
 617 #define PLL_PLBDIV_3               0x00020000
 618 #define PLL_PLBDIV_4               0x00030000
 619     /* OPB divisor */
 620 #define PLL_OPBDIV                 0x00003000
 621 #define CPC0_PLLMR0_OPDV           0x00003000
 622 #define PLL_OPBDIV_1               0x00000000
 623 #define PLL_OPBDIV_2               0x00001000
 624 #define PLL_OPBDIV_3               0x00002000
 625 #define PLL_OPBDIV_4               0x00003000
 626     /* EBC divisor */
 627 #define PLL_EXTBUSDIV              0x00000300
 628 #define CPC0_PLLMR0_EPDV           0x00000300
 629 #define PLL_EXTBUSDIV_2            0x00000000
 630 #define PLL_EXTBUSDIV_3            0x00000100
 631 #define PLL_EXTBUSDIV_4            0x00000200
 632 #define PLL_EXTBUSDIV_5            0x00000300
 633     /* MAL divisor */
 634 #define PLL_MALDIV                 0x00000030
 635 #define CPC0_PLLMR0_MPDV           0x00000030
 636 #define PLL_MALDIV_1               0x00000000
 637 #define PLL_MALDIV_2               0x00000010
 638 #define PLL_MALDIV_3               0x00000020
 639 #define PLL_MALDIV_4               0x00000030
 640     /* PCI divisor */
 641 #define PLL_PCIDIV                 0x00000003
 642 #define CPC0_PLLMR0_PPFD           0x00000003
 643 #define PLL_PCIDIV_1               0x00000000
 644 #define PLL_PCIDIV_2               0x00000001
 645 #define PLL_PCIDIV_3               0x00000002
 646 #define PLL_PCIDIV_4               0x00000003
 647
 648 /*
 649 !-----------------------------------------------------------------------
 650 ! PLL settings for 266MHz CPU, 133MHz PLB/SDRAM, 66MHz EBC, 33MHz PCI,
 651 ! assuming a 33.3MHz input clock to the 405EP.
 652 !-----------------------------------------------------------------------
 653 */
 654 #define PLLMR0_133_66_66_33  (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 655                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 656                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 657 #define PLLMR1_133_66_66_33  (PLL_FBKDIV_4  |  \
 658                               PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 659                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 660 #define PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 661                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 662                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 663 #define PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 664                               PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 665                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 666 #define PLLMR0_266_133_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 667                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 668                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 669 #define PLLMR1_266_133_66_33 (PLL_FBKDIV_8  |  \
 670                               PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 671                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 672 #if 0 /* test-only */
 673 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 674 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 675 #endif
 676 #if 0 /* test-only */
 677 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 678 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 679 #endif
 680 #if 1 /* test-only */
 681 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 682 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 683 #endif
 684
 685 #endif
 686 #endif
 687
 688 #endif  /* __CONFIG_H */