drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <plat/display.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41 #include "dss_features.h"
  42
  43 /*#define VERBOSE_IRQ*/
  44 #define DSI_CATCH_MISSING_TE
  45
  46 struct dsi_reg { u16 idx; };
  47
  48 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  49
  50 #define DSI_SZ_REGS             SZ_1K
  51 /* DSI Protocol Engine */
  52
  53 #define DSI_REVISION                    DSI_REG(0x0000)
  54 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  55 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  56 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  57 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  58 #define DSI_CTRL                        DSI_REG(0x0040)
  59 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  60 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  61 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  62 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  63 #define DSI_TIMING1                     DSI_REG(0x0058)
  64 #define DSI_TIMING2                     DSI_REG(0x005C)
  65 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  66 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  67 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  68 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  69 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  70 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  71 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  72 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  73 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  74 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  75 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  76 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  77 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  78 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  79 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  80 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  83 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  84 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  85 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  86
  87 /* DSIPHY_SCP */
  88
  89 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  90 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  91 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  92 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  93
  94 /* DSI_PLL_CTRL_SCP */
  95
  96 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  97 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  98 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  99 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 100 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 101
 102 #define REG_GET(idx, start, end) \
 103         FLD_GET(dsi_read_reg(idx), start, end)
 104
 105 #define REG_FLD_MOD(idx, val, start, end) \
 106         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 107
 108 /* Global interrupts */
 109 #define DSI_IRQ_VC0             (1 << 0)
 110 #define DSI_IRQ_VC1             (1 << 1)
 111 #define DSI_IRQ_VC2             (1 << 2)
 112 #define DSI_IRQ_VC3             (1 << 3)
 113 #define DSI_IRQ_WAKEUP          (1 << 4)
 114 #define DSI_IRQ_RESYNC          (1 << 5)
 115 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 116 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 117 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 118 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 119 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 120 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 121 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 122 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 123 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 124 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 125 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 126 #define DSI_IRQ_ERROR_MASK \
 127         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 128         DSI_IRQ_TA_TIMEOUT)
 129 #define DSI_IRQ_CHANNEL_MASK    0xf
 130
 131 /* Virtual channel interrupts */
 132 #define DSI_VC_IRQ_CS           (1 << 0)
 133 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 134 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 135 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 136 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 137 #define DSI_VC_IRQ_BTA          (1 << 5)
 138 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 139 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 140 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 141 #define DSI_VC_IRQ_ERROR_MASK \
 142         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 143         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 144         DSI_VC_IRQ_FIFO_TX_UDF)
 145
 146 /* ComplexIO interrupts */
 147 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 148 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 149 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 150 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 151 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 152 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 153 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 154 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 155 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 156 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 157 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 158 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 167 #define DSI_CIO_IRQ_ERROR_MASK \
 168         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 169          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 170          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 171          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 174          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 175
 176 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 177 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 178 #define DSI_DT_DCS_READ                 0x06
 179 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 180 #define DSI_DT_NULL_PACKET              0x09
 181 #define DSI_DT_DCS_LONG_WRITE           0x39
 182
 183 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 184 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 185 #define DSI_DT_RX_SHORT_READ_1          0x21
 186 #define DSI_DT_RX_SHORT_READ_2          0x22
 187
 188 typedef void (*omap_dsi_isr_t) (void *arg, u32 mask);
 189
 190 #define DSI_MAX_NR_ISRS                2
 191
 192 struct dsi_isr_data {
 193         omap_dsi_isr_t  isr;
 194         void            *arg;
 195         u32             mask;
 196 };
 197
 198 enum fifo_size {
 199         DSI_FIFO_SIZE_0         = 0,
 200         DSI_FIFO_SIZE_32        = 1,
 201         DSI_FIFO_SIZE_64        = 2,
 202         DSI_FIFO_SIZE_96        = 3,
 203         DSI_FIFO_SIZE_128       = 4,
 204 };
 205
 206 enum dsi_vc_mode {
 207         DSI_VC_MODE_L4 = 0,
 208         DSI_VC_MODE_VP,
 209 };
 210
 211 struct dsi_update_region {
 212         u16 x, y, w, h;
 213         struct omap_dss_device *device;
 214 };
 215
 216 struct dsi_irq_stats {
 217         unsigned long last_reset;
 218         unsigned irq_count;
 219         unsigned dsi_irqs[32];
 220         unsigned vc_irqs[4][32];
 221         unsigned cio_irqs[32];
 222 };
 223
 224 struct dsi_isr_tables {
 225         struct dsi_isr_data isr_table[DSI_MAX_NR_ISRS];
 226         struct dsi_isr_data isr_table_vc[4][DSI_MAX_NR_ISRS];
 227         struct dsi_isr_data isr_table_cio[DSI_MAX_NR_ISRS];
 228 };
 229
 230 static struct
 231 {
 232         struct platform_device *pdev;
 233         void __iomem    *base;
 234         int irq;
 235
 236         struct dsi_clock_info current_cinfo;
 237
 238         struct regulator *vdds_dsi_reg;
 239
 240         struct {
 241                 enum dsi_vc_mode mode;
 242                 struct omap_dss_device *dssdev;
 243                 enum fifo_size fifo_size;
 244                 int vc_id;
 245         } vc[4];
 246
 247         struct mutex lock;
 248         struct semaphore bus_lock;
 249
 250         unsigned pll_locked;
 251
 252         spinlock_t irq_lock;
 253         struct dsi_isr_tables isr_tables;
 254         /* space for a copy used by the interrupt handler */
 255         struct dsi_isr_tables isr_tables_copy;
 256
 257         int update_channel;
 258         struct dsi_update_region update_region;
 259
 260         bool te_enabled;
 261
 262         struct workqueue_struct *workqueue;
 263
 264         void (*framedone_callback)(int, void *);
 265         void *framedone_data;
 266
 267         struct delayed_work framedone_timeout_work;
 268
 269 #ifdef DSI_CATCH_MISSING_TE
 270         struct timer_list te_timer;
 271 #endif
 272
 273         unsigned long cache_req_pck;
 274         unsigned long cache_clk_freq;
 275         struct dsi_clock_info cache_cinfo;
 276
 277         u32             errors;
 278         spinlock_t      errors_lock;
 279 #ifdef DEBUG
 280         ktime_t perf_setup_time;
 281         ktime_t perf_start_time;
 282 #endif
 283         int debug_read;
 284         int debug_write;
 285
 286 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 287         spinlock_t irq_stats_lock;
 288         struct dsi_irq_stats irq_stats;
 289 #endif
 290         /* DSI PLL Parameter Ranges */
 291         unsigned long regm_max, regn_max;
 292         unsigned long  regm_dispc_max, regm_dsi_max;
 293         unsigned long  fint_min, fint_max;
 294         unsigned long lpdiv_max;
 295 } dsi;
 296
 297 #ifdef DEBUG
 298 static unsigned int dsi_perf;
 299 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 300 #endif
 301
 302 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 303 {
 304         __raw_writel(val, dsi.base + idx.idx);
 305 }
 306
 307 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 308 {
 309         return __raw_readl(dsi.base + idx.idx);
 310 }
 311
 312
 313 void dsi_save_context(void)
 314 {
 315 }
 316
 317 void dsi_restore_context(void)
 318 {
 319 }
 320
 321 void dsi_bus_lock(void)
 322 {
 323         down(&dsi.bus_lock);
 324 }
 325 EXPORT_SYMBOL(dsi_bus_lock);
 326
 327 void dsi_bus_unlock(void)
 328 {
 329         up(&dsi.bus_lock);
 330 }
 331 EXPORT_SYMBOL(dsi_bus_unlock);
 332
 333 static bool dsi_bus_is_locked(void)
 334 {
 335         return dsi.bus_lock.count == 0;
 336 }
 337
 338 static void dsi_completion_handler(void *data, u32 mask)
 339 {
 340         complete((struct completion *)data);
 341 }
 342
 343 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 344                 int value)
 345 {
 346         int t = 100000;
 347
 348         while (REG_GET(idx, bitnum, bitnum) != value) {
 349                 if (--t == 0)
 350                         return !value;
 351         }
 352
 353         return value;
 354 }
 355
 356 #ifdef DEBUG
 357 static void dsi_perf_mark_setup(void)
 358 {
 359         dsi.perf_setup_time = ktime_get();
 360 }
 361
 362 static void dsi_perf_mark_start(void)
 363 {
 364         dsi.perf_start_time = ktime_get();
 365 }
 366
 367 static void dsi_perf_show(const char *name)
 368 {
 369         ktime_t t, setup_time, trans_time;
 370         u32 total_bytes;
 371         u32 setup_us, trans_us, total_us;
 372
 373         if (!dsi_perf)
 374                 return;
 375
 376         t = ktime_get();
 377
 378         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 379         setup_us = (u32)ktime_to_us(setup_time);
 380         if (setup_us == 0)
 381                 setup_us = 1;
 382
 383         trans_time = ktime_sub(t, dsi.perf_start_time);
 384         trans_us = (u32)ktime_to_us(trans_time);
 385         if (trans_us == 0)
 386                 trans_us = 1;
 387
 388         total_us = setup_us + trans_us;
 389
 390         total_bytes = dsi.update_region.w *
 391                 dsi.update_region.h *
 392                 dsi.update_region.device->ctrl.pixel_size / 8;
 393
 394         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 395                         "%u bytes, %u kbytes/sec\n",
 396                         name,
 397                         setup_us,
 398                         trans_us,
 399                         total_us,
 400                         1000*1000 / total_us,
 401                         total_bytes,
 402                         total_bytes * 1000 / total_us);
 403 }
 404 #else
 405 #define dsi_perf_mark_setup()
 406 #define dsi_perf_mark_start()
 407 #define dsi_perf_show(x)
 408 #endif
 409
 410 static void print_irq_status(u32 status)
 411 {
 412 #ifndef VERBOSE_IRQ
 413         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 414                 return;
 415 #endif
 416         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 417
 418 #define PIS(x) \
 419         if (status & DSI_IRQ_##x) \
 420                 printk(#x " ");
 421 #ifdef VERBOSE_IRQ
 422         PIS(VC0);
 423         PIS(VC1);
 424         PIS(VC2);
 425         PIS(VC3);
 426 #endif
 427         PIS(WAKEUP);
 428         PIS(RESYNC);
 429         PIS(PLL_LOCK);
 430         PIS(PLL_UNLOCK);
 431         PIS(PLL_RECALL);
 432         PIS(COMPLEXIO_ERR);
 433         PIS(HS_TX_TIMEOUT);
 434         PIS(LP_RX_TIMEOUT);
 435         PIS(TE_TRIGGER);
 436         PIS(ACK_TRIGGER);
 437         PIS(SYNC_LOST);
 438         PIS(LDO_POWER_GOOD);
 439         PIS(TA_TIMEOUT);
 440 #undef PIS
 441
 442         printk("\n");
 443 }
 444
 445 static void print_irq_status_vc(int channel, u32 status)
 446 {
 447 #ifndef VERBOSE_IRQ
 448         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 449                 return;
 450 #endif
 451         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 452
 453 #define PIS(x) \
 454         if (status & DSI_VC_IRQ_##x) \
 455                 printk(#x " ");
 456         PIS(CS);
 457         PIS(ECC_CORR);
 458 #ifdef VERBOSE_IRQ
 459         PIS(PACKET_SENT);
 460 #endif
 461         PIS(FIFO_TX_OVF);
 462         PIS(FIFO_RX_OVF);
 463         PIS(BTA);
 464         PIS(ECC_NO_CORR);
 465         PIS(FIFO_TX_UDF);
 466         PIS(PP_BUSY_CHANGE);
 467 #undef PIS
 468         printk("\n");
 469 }
 470
 471 static void print_irq_status_cio(u32 status)
 472 {
 473         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 474
 475 #define PIS(x) \
 476         if (status & DSI_CIO_IRQ_##x) \
 477                 printk(#x " ");
 478         PIS(ERRSYNCESC1);
 479         PIS(ERRSYNCESC2);
 480         PIS(ERRSYNCESC3);
 481         PIS(ERRESC1);
 482         PIS(ERRESC2);
 483         PIS(ERRESC3);
 484         PIS(ERRCONTROL1);
 485         PIS(ERRCONTROL2);
 486         PIS(ERRCONTROL3);
 487         PIS(STATEULPS1);
 488         PIS(STATEULPS2);
 489         PIS(STATEULPS3);
 490         PIS(ERRCONTENTIONLP0_1);
 491         PIS(ERRCONTENTIONLP1_1);
 492         PIS(ERRCONTENTIONLP0_2);
 493         PIS(ERRCONTENTIONLP1_2);
 494         PIS(ERRCONTENTIONLP0_3);
 495         PIS(ERRCONTENTIONLP1_3);
 496         PIS(ULPSACTIVENOT_ALL0);
 497         PIS(ULPSACTIVENOT_ALL1);
 498 #undef PIS
 499
 500         printk("\n");
 501 }
 502
 503 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 504 static void dsi_collect_irq_stats(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 505 {
 506         int i;
 507
 508         spin_lock(&dsi.irq_stats_lock);
 509
 510         dsi.irq_stats.irq_count++;
 511         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 512
 513         for (i = 0; i < 4; ++i)
 514                 dss_collect_irq_stats(vcstatus[i], dsi.irq_stats.vc_irqs[i]);
 515
 516         dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 517
 518         spin_unlock(&dsi.irq_stats_lock);
 519 }
 520 #else
 521 #define dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus)
 522 #endif
 523
 524 static int debug_irq;
 525
 526 static void dsi_handle_irq_errors(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 527 {
 528         int i;
 529
 530         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 531                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 532                 print_irq_status(irqstatus);
 533                 spin_lock(&dsi.errors_lock);
 534                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 535                 spin_unlock(&dsi.errors_lock);
 536         } else if (debug_irq) {
 537                 print_irq_status(irqstatus);
 538         }
 539
 540         for (i = 0; i < 4; ++i) {
 541                 if (vcstatus[i] & DSI_VC_IRQ_ERROR_MASK) {
 542                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 543                                        i, vcstatus[i]);
 544                         print_irq_status_vc(i, vcstatus[i]);
 545                 } else if (debug_irq) {
 546                         print_irq_status_vc(i, vcstatus[i]);
 547                 }
 548         }
 549
 550         if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 551                 DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 552                 print_irq_status_cio(ciostatus);
 553         } else if (debug_irq) {
 554                 print_irq_status_cio(ciostatus);
 555         }
 556 }
 557
 558 static void dsi_call_isrs(struct dsi_isr_data *isr_array,
 559                 unsigned isr_array_size, u32 irqstatus)
 560 {
 561         struct dsi_isr_data *isr_data;
 562         int i;
 563
 564         for (i = 0; i < isr_array_size; i++) {
 565                 isr_data = &isr_array[i];
 566                 if (isr_data->isr && isr_data->mask & irqstatus)
 567                         isr_data->isr(isr_data->arg, irqstatus);
 568         }
 569 }
 570
 571 static void dsi_handle_isrs(struct dsi_isr_tables *isr_tables,
 572                 u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 573 {
 574         int i;
 575
 576         dsi_call_isrs(isr_tables->isr_table,
 577                         ARRAY_SIZE(isr_tables->isr_table),
 578                         irqstatus);
 579
 580         for (i = 0; i < 4; ++i) {
 581                 if (vcstatus[i] == 0)
 582                         continue;
 583                 dsi_call_isrs(isr_tables->isr_table_vc[i],
 584                                 ARRAY_SIZE(isr_tables->isr_table_vc[i]),
 585                                 vcstatus[i]);
 586         }
 587
 588         if (ciostatus != 0)
 589                 dsi_call_isrs(isr_tables->isr_table_cio,
 590                                 ARRAY_SIZE(isr_tables->isr_table_cio),
 591                                 ciostatus);
 592 }
 593
 594 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 595 {
 596         u32 irqstatus, vcstatus[4], ciostatus;
 597         int i;
 598
 599         spin_lock(&dsi.irq_lock);
 600
 601         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 602
 603         /* IRQ is not for us */
 604         if (!irqstatus) {
 605                 spin_unlock(&dsi.irq_lock);
 606                 return IRQ_NONE;
 607         }
 608
 609         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 610         /* flush posted write */
 611         dsi_read_reg(DSI_IRQSTATUS);
 612
 613         for (i = 0; i < 4; ++i) {
 614                 if ((irqstatus & (1 << i)) == 0) {
 615                         vcstatus[i] = 0;
 616                         continue;
 617                 }
 618
 619                 vcstatus[i] = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 620
 621                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus[i]);
 622                 /* flush posted write */
 623                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 624         }
 625
 626         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 627                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 628
 629                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 630                 /* flush posted write */
 631                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 632         } else {
 633                 ciostatus = 0;
 634         }
 635
 636 #ifdef DSI_CATCH_MISSING_TE
 637         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 638                 del_timer(&dsi.te_timer);
 639 #endif
 640
 641         /* make a copy and unlock, so that isrs can unregister
 642          * themselves */
 643         memcpy(&dsi.isr_tables_copy, &dsi.isr_tables, sizeof(dsi.isr_tables));
 644
 645         spin_unlock(&dsi.irq_lock);
 646
 647         dsi_handle_isrs(&dsi.isr_tables_copy, irqstatus, vcstatus, ciostatus);
 648
 649         dsi_handle_irq_errors(irqstatus, vcstatus, ciostatus);
 650
 651         dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus);
 652
 653         return IRQ_HANDLED;
 654 }
 655
 656 /* dsi.irq_lock has to be locked by the caller */
 657 static void _omap_dsi_configure_irqs(struct dsi_isr_data *isr_array,
 658                 unsigned isr_array_size, u32 default_mask,
 659                 const struct dsi_reg enable_reg,
 660                 const struct dsi_reg status_reg)
 661 {
 662         struct dsi_isr_data *isr_data;
 663         u32 mask;
 664         u32 old_mask;
 665         int i;
 666
 667         mask = default_mask;
 668
 669         for (i = 0; i < isr_array_size; i++) {
 670                 isr_data = &isr_array[i];
 671
 672                 if (isr_data->isr == NULL)
 673                         continue;
 674
 675                 mask |= isr_data->mask;
 676         }
 677
 678         old_mask = dsi_read_reg(enable_reg);
 679         /* clear the irqstatus for newly enabled irqs */
 680         dsi_write_reg(status_reg, (mask ^ old_mask) & mask);
 681         dsi_write_reg(enable_reg, mask);
 682
 683         /* flush posted writes */
 684         dsi_read_reg(enable_reg);
 685         dsi_read_reg(status_reg);
 686 }
 687
 688 /* dsi.irq_lock has to be locked by the caller */
 689 static void _omap_dsi_set_irqs(void)
 690 {
 691         u32 mask = DSI_IRQ_ERROR_MASK;
 692 #ifdef DSI_CATCH_MISSING_TE
 693         mask |= DSI_IRQ_TE_TRIGGER;
 694 #endif
 695         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table,
 696                         ARRAY_SIZE(dsi.isr_tables.isr_table), mask,
 697                         DSI_IRQENABLE, DSI_IRQSTATUS);
 698 }
 699
 700 /* dsi.irq_lock has to be locked by the caller */
 701 static void _omap_dsi_set_irqs_vc(int vc)
 702 {
 703         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_vc[vc],
 704                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[vc]),
 705                         DSI_VC_IRQ_ERROR_MASK,
 706                         DSI_VC_IRQENABLE(vc), DSI_VC_IRQSTATUS(vc));
 707 }
 708
 709 /* dsi.irq_lock has to be locked by the caller */
 710 static void _omap_dsi_set_irqs_cio(void)
 711 {
 712         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_cio,
 713                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio),
 714                         DSI_CIO_IRQ_ERROR_MASK,
 715                         DSI_COMPLEXIO_IRQ_ENABLE, DSI_COMPLEXIO_IRQ_STATUS);
 716 }
 717
 718 static void _dsi_initialize_irq(void)
 719 {
 720         unsigned long flags;
 721         int vc;
 722
 723         spin_lock_irqsave(&dsi.irq_lock, flags);
 724
 725         memset(&dsi.isr_tables, 0, sizeof(dsi.isr_tables));
 726
 727         _omap_dsi_set_irqs();
 728         for (vc = 0; vc < 4; ++vc)
 729                 _omap_dsi_set_irqs_vc(vc);
 730         _omap_dsi_set_irqs_cio();
 731
 732         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 733 }
 734
 735 static int _dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 736                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 737 {
 738         struct dsi_isr_data *isr_data;
 739         int free_idx;
 740         int i;
 741
 742         BUG_ON(isr == NULL);
 743
 744         /* check for duplicate entry and find a free slot */
 745         free_idx = -1;
 746         for (i = 0; i < isr_array_size; i++) {
 747                 isr_data = &isr_array[i];
 748
 749                 if (isr_data->isr == isr && isr_data->arg == arg &&
 750                                 isr_data->mask == mask) {
 751                         return -EINVAL;
 752                 }
 753
 754                 if (isr_data->isr == NULL && free_idx == -1)
 755                         free_idx = i;
 756         }
 757
 758         if (free_idx == -1)
 759                 return -EBUSY;
 760
 761         isr_data = &isr_array[free_idx];
 762         isr_data->isr = isr;
 763         isr_data->arg = arg;
 764         isr_data->mask = mask;
 765
 766         return 0;
 767 }
 768
 769 static int _dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 770                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 771 {
 772         struct dsi_isr_data *isr_data;
 773         int i;
 774
 775         for (i = 0; i < isr_array_size; i++) {
 776                 isr_data = &isr_array[i];
 777                 if (isr_data->isr != isr || isr_data->arg != arg ||
 778                                 isr_data->mask != mask)
 779                         continue;
 780
 781                 isr_data->isr = NULL;
 782                 isr_data->arg = NULL;
 783                 isr_data->mask = 0;
 784
 785                 return 0;
 786         }
 787
 788         return -EINVAL;
 789 }
 790
 791 static int dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 792 {
 793         unsigned long flags;
 794         int r;
 795
 796         spin_lock_irqsave(&dsi.irq_lock, flags);
 797
 798         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 799                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 800
 801         if (r == 0)
 802                 _omap_dsi_set_irqs();
 803
 804         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 805
 806         return r;
 807 }
 808
 809 static int dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 810 {
 811         unsigned long flags;
 812         int r;
 813
 814         spin_lock_irqsave(&dsi.irq_lock, flags);
 815
 816         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 817                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 818
 819         if (r == 0)
 820                 _omap_dsi_set_irqs();
 821
 822         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 823
 824         return r;
 825 }
 826
 827 static int dsi_register_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 828                 u32 mask)
 829 {
 830         unsigned long flags;
 831         int r;
 832
 833         spin_lock_irqsave(&dsi.irq_lock, flags);
 834
 835         r = _dsi_register_isr(isr, arg, mask,
 836                         dsi.isr_tables.isr_table_vc[channel],
 837                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 838
 839         if (r == 0)
 840                 _omap_dsi_set_irqs_vc(channel);
 841
 842         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 843
 844         return r;
 845 }
 846
 847 static int dsi_unregister_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 848                 u32 mask)
 849 {
 850         unsigned long flags;
 851         int r;
 852
 853         spin_lock_irqsave(&dsi.irq_lock, flags);
 854
 855         r = _dsi_unregister_isr(isr, arg, mask,
 856                         dsi.isr_tables.isr_table_vc[channel],
 857                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 858
 859         if (r == 0)
 860                 _omap_dsi_set_irqs_vc(channel);
 861
 862         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 863
 864         return r;
 865 }
 866
 867 static int dsi_register_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 868 {
 869         unsigned long flags;
 870         int r;
 871
 872         spin_lock_irqsave(&dsi.irq_lock, flags);
 873
 874         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 875                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 876
 877         if (r == 0)
 878                 _omap_dsi_set_irqs_cio();
 879
 880         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 881
 882         return r;
 883 }
 884
 885 static int dsi_unregister_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 886 {
 887         unsigned long flags;
 888         int r;
 889
 890         spin_lock_irqsave(&dsi.irq_lock, flags);
 891
 892         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 893                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 894
 895         if (r == 0)
 896                 _omap_dsi_set_irqs_cio();
 897
 898         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 899
 900         return r;
 901 }
 902
 903 static u32 dsi_get_errors(void)
 904 {
 905         unsigned long flags;
 906         u32 e;
 907         spin_lock_irqsave(&dsi.errors_lock, flags);
 908         e = dsi.errors;
 909         dsi.errors = 0;
 910         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 911         return e;
 912 }
 913
 914 /* DSI func clock. this could also be dsi_pll_hsdiv_dsi_clk */
 915 static inline void enable_clocks(bool enable)
 916 {
 917         if (enable)
 918                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 919         else
 920                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 921 }
 922
 923 /* source clock for DSI PLL. this could also be PCLKFREE */
 924 static inline void dsi_enable_pll_clock(bool enable)
 925 {
 926         if (enable)
 927                 dss_clk_enable(DSS_CLK_SYSCK);
 928         else
 929                 dss_clk_disable(DSS_CLK_SYSCK);
 930
 931         if (enable && dsi.pll_locked) {
 932                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 933                         DSSERR("cannot lock PLL when enabling clocks\n");
 934         }
 935 }
 936
 937 #ifdef DEBUG
 938 static void _dsi_print_reset_status(void)
 939 {
 940         u32 l;
 941
 942         if (!dss_debug)
 943                 return;
 944
 945         /* A dummy read using the SCP interface to any DSIPHY register is
 946          * required after DSIPHY reset to complete the reset of the DSI complex
 947          * I/O. */
 948         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 949
 950         printk(KERN_DEBUG "DSI resets: ");
 951
 952         l = dsi_read_reg(DSI_PLL_STATUS);
 953         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 954
 955         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 956         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 957
 958         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 959         printk("PHY (%x, %d, %d, %d)\n",
 960                         FLD_GET(l, 28, 26),
 961                         FLD_GET(l, 29, 29),
 962                         FLD_GET(l, 30, 30),
 963                         FLD_GET(l, 31, 31));
 964 }
 965 #else
 966 #define _dsi_print_reset_status()
 967 #endif
 968
 969 static inline int dsi_if_enable(bool enable)
 970 {
 971         DSSDBG("dsi_if_enable(%d)\n", enable);
 972
 973         enable = enable ? 1 : 0;
 974         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 975
 976         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 977                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 978                         return -EIO;
 979         }
 980
 981         return 0;
 982 }
 983
 984 unsigned long dsi_get_pll_hsdiv_dispc_rate(void)
 985 {
 986         return dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk;
 987 }
 988
 989 static unsigned long dsi_get_pll_hsdiv_dsi_rate(void)
 990 {
 991         return dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk;
 992 }
 993
 994 static unsigned long dsi_get_txbyteclkhs(void)
 995 {
 996         return dsi.current_cinfo.clkin4ddr / 16;
 997 }
 998
 999 static unsigned long dsi_fclk_rate(void)
1000 {
1001         unsigned long r;
1002
1003         if (dss_get_dsi_clk_source() == DSS_CLK_SRC_FCK) {
1004                 /* DSI FCLK source is DSS_CLK_FCK */
1005                 r = dss_clk_get_rate(DSS_CLK_FCK);
1006         } else {
1007                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
1008                 r = dsi_get_pll_hsdiv_dsi_rate();
1009         }
1010
1011         return r;
1012 }
1013
1014 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
1015 {
1016         unsigned long dsi_fclk;
1017         unsigned lp_clk_div;
1018         unsigned long lp_clk;
1019
1020         lp_clk_div = dssdev->phy.dsi.div.lp_clk_div;
1021
1022         if (lp_clk_div == 0 || lp_clk_div > dsi.lpdiv_max)
1023                 return -EINVAL;
1024
1025         dsi_fclk = dsi_fclk_rate();
1026
1027         lp_clk = dsi_fclk / 2 / lp_clk_div;
1028
1029         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
1030         dsi.current_cinfo.lp_clk = lp_clk;
1031         dsi.current_cinfo.lp_clk_div = lp_clk_div;
1032
1033         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
1034
1035         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
1036                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
1037
1038         return 0;
1039 }
1040
1041
1042 enum dsi_pll_power_state {
1043         DSI_PLL_POWER_OFF       = 0x0,
1044         DSI_PLL_POWER_ON_HSCLK  = 0x1,
1045         DSI_PLL_POWER_ON_ALL    = 0x2,
1046         DSI_PLL_POWER_ON_DIV    = 0x3,
1047 };
1048
1049 static int dsi_pll_power(enum dsi_pll_power_state state)
1050 {
1051         int t = 0;
1052
1053         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
1054
1055         /* PLL_PWR_STATUS */
1056         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
1057                 if (++t > 1000) {
1058                         DSSERR("Failed to set DSI PLL power mode to %d\n",
1059                                         state);
1060                         return -ENODEV;
1061                 }
1062                 udelay(1);
1063         }
1064
1065         return 0;
1066 }
1067
1068 /* calculate clock rates using dividers in cinfo */
1069 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
1070                 struct dsi_clock_info *cinfo)
1071 {
1072         if (cinfo->regn == 0 || cinfo->regn > dsi.regn_max)
1073                 return -EINVAL;
1074
1075         if (cinfo->regm == 0 || cinfo->regm > dsi.regm_max)
1076                 return -EINVAL;
1077
1078         if (cinfo->regm_dispc > dsi.regm_dispc_max)
1079                 return -EINVAL;
1080
1081         if (cinfo->regm_dsi > dsi.regm_dsi_max)
1082                 return -EINVAL;
1083
1084         if (cinfo->use_sys_clk) {
1085                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
1086                 /* XXX it is unclear if highfreq should be used
1087                  * with DSS_SYS_CLK source also */
1088                 cinfo->highfreq = 0;
1089         } else {
1090                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
1091
1092                 if (cinfo->clkin < 32000000)
1093                         cinfo->highfreq = 0;
1094                 else
1095                         cinfo->highfreq = 1;
1096         }
1097
1098         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
1099
1100         if (cinfo->fint > dsi.fint_max || cinfo->fint < dsi.fint_min)
1101                 return -EINVAL;
1102
1103         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
1104
1105         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
1106                 return -EINVAL;
1107
1108         if (cinfo->regm_dispc > 0)
1109                 cinfo->dsi_pll_hsdiv_dispc_clk =
1110                         cinfo->clkin4ddr / cinfo->regm_dispc;
1111         else
1112                 cinfo->dsi_pll_hsdiv_dispc_clk = 0;
1113
1114         if (cinfo->regm_dsi > 0)
1115                 cinfo->dsi_pll_hsdiv_dsi_clk =
1116                         cinfo->clkin4ddr / cinfo->regm_dsi;
1117         else
1118                 cinfo->dsi_pll_hsdiv_dsi_clk = 0;
1119
1120         return 0;
1121 }
1122
1123 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
1124                 struct dsi_clock_info *dsi_cinfo,
1125                 struct dispc_clock_info *dispc_cinfo)
1126 {
1127         struct dsi_clock_info cur, best;
1128         struct dispc_clock_info best_dispc;
1129         int min_fck_per_pck;
1130         int match = 0;
1131         unsigned long dss_sys_clk, max_dss_fck;
1132
1133         dss_sys_clk = dss_clk_get_rate(DSS_CLK_SYSCK);
1134
1135         max_dss_fck = dss_feat_get_param_max(FEAT_PARAM_DSS_FCK);
1136
1137         if (req_pck == dsi.cache_req_pck &&
1138                         dsi.cache_cinfo.clkin == dss_sys_clk) {
1139                 DSSDBG("DSI clock info found from cache\n");
1140                 *dsi_cinfo = dsi.cache_cinfo;
1141                 dispc_find_clk_divs(is_tft, req_pck,
1142                         dsi_cinfo->dsi_pll_hsdiv_dispc_clk, dispc_cinfo);
1143                 return 0;
1144         }
1145
1146         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
1147
1148         if (min_fck_per_pck &&
1149                 req_pck * min_fck_per_pck > max_dss_fck) {
1150                 DSSERR("Requested pixel clock not possible with the current "
1151                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
1152                                 "the constraint off.\n");
1153                 min_fck_per_pck = 0;
1154         }
1155
1156         DSSDBG("dsi_pll_calc\n");
1157
1158 retry:
1159         memset(&best, 0, sizeof(best));
1160         memset(&best_dispc, 0, sizeof(best_dispc));
1161
1162         memset(&cur, 0, sizeof(cur));
1163         cur.clkin = dss_sys_clk;
1164         cur.use_sys_clk = 1;
1165         cur.highfreq = 0;
1166
1167         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
1168         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
1169         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
1170         for (cur.regn = 1; cur.regn < dsi.regn_max; ++cur.regn) {
1171                 if (cur.highfreq == 0)
1172                         cur.fint = cur.clkin / cur.regn;
1173                 else
1174                         cur.fint = cur.clkin / (2 * cur.regn);
1175
1176                 if (cur.fint > dsi.fint_max || cur.fint < dsi.fint_min)
1177                         continue;
1178
1179                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
1180                 for (cur.regm = 1; cur.regm < dsi.regm_max; ++cur.regm) {
1181                         unsigned long a, b;
1182
1183                         a = 2 * cur.regm * (cur.clkin/1000);
1184                         b = cur.regn * (cur.highfreq + 1);
1185                         cur.clkin4ddr = a / b * 1000;
1186
1187                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
1188                                 break;
1189
1190                         /* dsi_pll_hsdiv_dispc_clk(MHz) =
1191                          * DSIPHY(MHz) / regm_dispc  < 173MHz/186Mhz */
1192                         for (cur.regm_dispc = 1; cur.regm_dispc < dsi.regm_dispc_max;
1193                                         ++cur.regm_dispc) {
1194                                 struct dispc_clock_info cur_dispc;
1195                                 cur.dsi_pll_hsdiv_dispc_clk =
1196                                         cur.clkin4ddr / cur.regm_dispc;
1197
1198                                 /* this will narrow down the search a bit,
1199                                  * but still give pixclocks below what was
1200                                  * requested */
1201                                 if (cur.dsi_pll_hsdiv_dispc_clk  < req_pck)
1202                                         break;
1203
1204                                 if (cur.dsi_pll_hsdiv_dispc_clk > max_dss_fck)
1205                                         continue;
1206
1207                                 if (min_fck_per_pck &&
1208                                         cur.dsi_pll_hsdiv_dispc_clk <
1209                                                 req_pck * min_fck_per_pck)
1210                                         continue;
1211
1212                                 match = 1;
1213
1214                                 dispc_find_clk_divs(is_tft, req_pck,
1215                                                 cur.dsi_pll_hsdiv_dispc_clk,
1216                                                 &cur_dispc);
1217
1218                                 if (abs(cur_dispc.pck - req_pck) <
1219                                                 abs(best_dispc.pck - req_pck)) {
1220                                         best = cur;
1221                                         best_dispc = cur_dispc;
1222
1223                                         if (cur_dispc.pck == req_pck)
1224                                                 goto found;
1225                                 }
1226                         }
1227                 }
1228         }
1229 found:
1230         if (!match) {
1231                 if (min_fck_per_pck) {
1232                         DSSERR("Could not find suitable clock settings.\n"
1233                                         "Turning FCK/PCK constraint off and"
1234                                         "trying again.\n");
1235                         min_fck_per_pck = 0;
1236                         goto retry;
1237                 }
1238
1239                 DSSERR("Could not find suitable clock settings.\n");
1240
1241                 return -EINVAL;
1242         }
1243
1244         /* dsi_pll_hsdiv_dsi_clk (regm_dsi) is not used */
1245         best.regm_dsi = 0;
1246         best.dsi_pll_hsdiv_dsi_clk = 0;
1247
1248         if (dsi_cinfo)
1249                 *dsi_cinfo = best;
1250         if (dispc_cinfo)
1251                 *dispc_cinfo = best_dispc;
1252
1253         dsi.cache_req_pck = req_pck;
1254         dsi.cache_clk_freq = 0;
1255         dsi.cache_cinfo = best;
1256
1257         return 0;
1258 }
1259
1260 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
1261 {
1262         int r = 0;
1263         u32 l;
1264         int f;
1265         u8 regn_start, regn_end, regm_start, regm_end;
1266         u8 regm_dispc_start, regm_dispc_end, regm_dsi_start, regm_dsi_end;
1267
1268         DSSDBGF();
1269
1270         dsi.current_cinfo.fint = cinfo->fint;
1271         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1272         dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk =
1273                         cinfo->dsi_pll_hsdiv_dispc_clk;
1274         dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk =
1275                         cinfo->dsi_pll_hsdiv_dsi_clk;
1276
1277         dsi.current_cinfo.regn = cinfo->regn;
1278         dsi.current_cinfo.regm = cinfo->regm;
1279         dsi.current_cinfo.regm_dispc = cinfo->regm_dispc;
1280         dsi.current_cinfo.regm_dsi = cinfo->regm_dsi;
1281
1282         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1283
1284         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1285                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree",
1286                         cinfo->clkin,
1287                         cinfo->highfreq);
1288
1289         /* DSIPHY == CLKIN4DDR */
1290         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1291                         cinfo->regm,
1292                         cinfo->regn,
1293                         cinfo->clkin,
1294                         cinfo->highfreq + 1,
1295                         cinfo->clkin4ddr);
1296
1297         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1298                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1299
1300         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1301
1302         DSSDBG("regm_dispc = %d, %s (%s) = %lu\n", cinfo->regm_dispc,
1303                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1304                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1305                 cinfo->dsi_pll_hsdiv_dispc_clk);
1306         DSSDBG("regm_dsi = %d, %s (%s) = %lu\n", cinfo->regm_dsi,
1307                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1308                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1309                 cinfo->dsi_pll_hsdiv_dsi_clk);
1310
1311         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGN, &regn_start, &regn_end);
1312         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM, &regm_start, &regm_end);
1313         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DISPC, &regm_dispc_start,
1314                         &regm_dispc_end);
1315         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DSI, &regm_dsi_start,
1316                         &regm_dsi_end);
1317
1318         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1319
1320         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1321         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1322         /* DSI_PLL_REGN */
1323         l = FLD_MOD(l, cinfo->regn - 1, regn_start, regn_end);
1324         /* DSI_PLL_REGM */
1325         l = FLD_MOD(l, cinfo->regm, regm_start, regm_end);
1326         /* DSI_CLOCK_DIV */
1327         l = FLD_MOD(l, cinfo->regm_dispc > 0 ? cinfo->regm_dispc - 1 : 0,
1328                         regm_dispc_start, regm_dispc_end);
1329         /* DSIPROTO_CLOCK_DIV */
1330         l = FLD_MOD(l, cinfo->regm_dsi > 0 ? cinfo->regm_dsi - 1 : 0,
1331                         regm_dsi_start, regm_dsi_end);
1332         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1333
1334         BUG_ON(cinfo->fint < dsi.fint_min || cinfo->fint > dsi.fint_max);
1335         if (cinfo->fint < 1000000)
1336                 f = 0x3;
1337         else if (cinfo->fint < 1250000)
1338                 f = 0x4;
1339         else if (cinfo->fint < 1500000)
1340                 f = 0x5;
1341         else if (cinfo->fint < 1750000)
1342                 f = 0x6;
1343         else
1344                 f = 0x7;
1345
1346         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1347         l = FLD_MOD(l, f, 4, 1);                /* DSI_PLL_FREQSEL */
1348         l = FLD_MOD(l, cinfo->use_sys_clk ? 0 : 1,
1349                         11, 11);                /* DSI_PLL_CLKSEL */
1350         l = FLD_MOD(l, cinfo->highfreq,
1351                         12, 12);                /* DSI_PLL_HIGHFREQ */
1352         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1353         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1354         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1355         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1356
1357         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1358
1359         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1360                 DSSERR("dsi pll go bit not going down.\n");
1361                 r = -EIO;
1362                 goto err;
1363         }
1364
1365         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1366                 DSSERR("cannot lock PLL\n");
1367                 r = -EIO;
1368                 goto err;
1369         }
1370
1371         dsi.pll_locked = 1;
1372
1373         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1374         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1375         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1376         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1377         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1378         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1379         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1380         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1381         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1382         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1383         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1384         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1385         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1386         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1387         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1388         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1389
1390         DSSDBG("PLL config done\n");
1391 err:
1392         return r;
1393 }
1394
1395 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1396                 bool enable_hsdiv)
1397 {
1398         int r = 0;
1399         enum dsi_pll_power_state pwstate;
1400
1401         DSSDBG("PLL init\n");
1402
1403 #ifdef CONFIG_OMAP2_DSS_USE_DSI_PLL
1404         /*
1405          * HACK: this is just a quick hack to get the USE_DSI_PLL
1406          * option working. USE_DSI_PLL is itself a big hack, and
1407          * should be removed.
1408          */
1409         if (dsi.vdds_dsi_reg == NULL) {
1410                 struct regulator *vdds_dsi;
1411
1412                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
1413
1414                 if (IS_ERR(vdds_dsi)) {
1415                         DSSERR("can't get VDDS_DSI regulator\n");
1416                         return PTR_ERR(vdds_dsi);
1417                 }
1418
1419                 dsi.vdds_dsi_reg = vdds_dsi;
1420         }
1421 #endif
1422
1423         enable_clocks(1);
1424         dsi_enable_pll_clock(1);
1425
1426         r = regulator_enable(dsi.vdds_dsi_reg);
1427         if (r)
1428                 goto err0;
1429
1430         /* XXX PLL does not come out of reset without this... */
1431         dispc_pck_free_enable(1);
1432
1433         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1434                 DSSERR("PLL not coming out of reset.\n");
1435                 r = -ENODEV;
1436                 dispc_pck_free_enable(0);
1437                 goto err1;
1438         }
1439
1440         /* XXX ... but if left on, we get problems when planes do not
1441          * fill the whole display. No idea about this */
1442         dispc_pck_free_enable(0);
1443
1444         if (enable_hsclk && enable_hsdiv)
1445                 pwstate = DSI_PLL_POWER_ON_ALL;
1446         else if (enable_hsclk)
1447                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1448         else if (enable_hsdiv)
1449                 pwstate = DSI_PLL_POWER_ON_DIV;
1450         else
1451                 pwstate = DSI_PLL_POWER_OFF;
1452
1453         r = dsi_pll_power(pwstate);
1454
1455         if (r)
1456                 goto err1;
1457
1458         DSSDBG("PLL init done\n");
1459
1460         return 0;
1461 err1:
1462         regulator_disable(dsi.vdds_dsi_reg);
1463 err0:
1464         enable_clocks(0);
1465         dsi_enable_pll_clock(0);
1466         return r;
1467 }
1468
1469 void dsi_pll_uninit(void)
1470 {
1471         enable_clocks(0);
1472         dsi_enable_pll_clock(0);
1473
1474         dsi.pll_locked = 0;
1475         dsi_pll_power(DSI_PLL_POWER_OFF);
1476         regulator_disable(dsi.vdds_dsi_reg);
1477         DSSDBG("PLL uninit done\n");
1478 }
1479
1480 void dsi_dump_clocks(struct seq_file *s)
1481 {
1482         int clksel;
1483         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1484         enum dss_clk_source dispc_clk_src, dsi_clk_src;
1485
1486         dispc_clk_src = dss_get_dispc_clk_source();
1487         dsi_clk_src = dss_get_dsi_clk_source();
1488
1489         enable_clocks(1);
1490
1491         clksel = REG_GET(DSI_PLL_CONFIGURATION2, 11, 11);
1492
1493         seq_printf(s,   "- DSI PLL -\n");
1494
1495         seq_printf(s,   "dsi pll source = %s\n",
1496                         clksel == 0 ?
1497                         "dss_sys_clk" : "pclkfree");
1498
1499         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1500
1501         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1502                         cinfo->clkin4ddr, cinfo->regm);
1503
1504         seq_printf(s,   "%s (%s)\t%-16luregm_dispc %u\t(%s)\n",
1505                         dss_get_generic_clk_source_name(dispc_clk_src),
1506                         dss_feat_get_clk_source_name(dispc_clk_src),
1507                         cinfo->dsi_pll_hsdiv_dispc_clk,
1508                         cinfo->regm_dispc,
1509                         dispc_clk_src == DSS_CLK_SRC_FCK ?
1510                         "off" : "on");
1511
1512         seq_printf(s,   "%s (%s)\t%-16luregm_dsi %u\t(%s)\n",
1513                         dss_get_generic_clk_source_name(dsi_clk_src),
1514                         dss_feat_get_clk_source_name(dsi_clk_src),
1515                         cinfo->dsi_pll_hsdiv_dsi_clk,
1516                         cinfo->regm_dsi,
1517                         dsi_clk_src == DSS_CLK_SRC_FCK ?
1518                         "off" : "on");
1519
1520         seq_printf(s,   "- DSI -\n");
1521
1522         seq_printf(s,   "dsi fclk source = %s (%s)\n",
1523                         dss_get_generic_clk_source_name(dsi_clk_src),
1524                         dss_feat_get_clk_source_name(dsi_clk_src));
1525
1526         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1527
1528         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1529                         cinfo->clkin4ddr / 4);
1530
1531         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1532
1533         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1534
1535         seq_printf(s,   "VP_CLK\t\t%lu\n"
1536                         "VP_PCLK\t\t%lu\n",
1537                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1538                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1539
1540         enable_clocks(0);
1541 }
1542
1543 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1544 void dsi_dump_irqs(struct seq_file *s)
1545 {
1546         unsigned long flags;
1547         struct dsi_irq_stats stats;
1548
1549         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1550
1551         stats = dsi.irq_stats;
1552         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1553         dsi.irq_stats.last_reset = jiffies;
1554
1555         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1556
1557         seq_printf(s, "period %u ms\n",
1558                         jiffies_to_msecs(jiffies - stats.last_reset));
1559
1560         seq_printf(s, "irqs %d\n", stats.irq_count);
1561 #define PIS(x) \
1562         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1563
1564         seq_printf(s, "-- DSI interrupts --\n");
1565         PIS(VC0);
1566         PIS(VC1);
1567         PIS(VC2);
1568         PIS(VC3);
1569         PIS(WAKEUP);
1570         PIS(RESYNC);
1571         PIS(PLL_LOCK);
1572         PIS(PLL_UNLOCK);
1573         PIS(PLL_RECALL);
1574         PIS(COMPLEXIO_ERR);
1575         PIS(HS_TX_TIMEOUT);
1576         PIS(LP_RX_TIMEOUT);
1577         PIS(TE_TRIGGER);
1578         PIS(ACK_TRIGGER);
1579         PIS(SYNC_LOST);
1580         PIS(LDO_POWER_GOOD);
1581         PIS(TA_TIMEOUT);
1582 #undef PIS
1583
1584 #define PIS(x) \
1585         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1586                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1587                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1588                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1589                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1590
1591         seq_printf(s, "-- VC interrupts --\n");
1592         PIS(CS);
1593         PIS(ECC_CORR);
1594         PIS(PACKET_SENT);
1595         PIS(FIFO_TX_OVF);
1596         PIS(FIFO_RX_OVF);
1597         PIS(BTA);
1598         PIS(ECC_NO_CORR);
1599         PIS(FIFO_TX_UDF);
1600         PIS(PP_BUSY_CHANGE);
1601 #undef PIS
1602
1603 #define PIS(x) \
1604         seq_printf(s, "%-20s %10d\n", #x, \
1605                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1606
1607         seq_printf(s, "-- CIO interrupts --\n");
1608         PIS(ERRSYNCESC1);
1609         PIS(ERRSYNCESC2);
1610         PIS(ERRSYNCESC3);
1611         PIS(ERRESC1);
1612         PIS(ERRESC2);
1613         PIS(ERRESC3);
1614         PIS(ERRCONTROL1);
1615         PIS(ERRCONTROL2);
1616         PIS(ERRCONTROL3);
1617         PIS(STATEULPS1);
1618         PIS(STATEULPS2);
1619         PIS(STATEULPS3);
1620         PIS(ERRCONTENTIONLP0_1);
1621         PIS(ERRCONTENTIONLP1_1);
1622         PIS(ERRCONTENTIONLP0_2);
1623         PIS(ERRCONTENTIONLP1_2);
1624         PIS(ERRCONTENTIONLP0_3);
1625         PIS(ERRCONTENTIONLP1_3);
1626         PIS(ULPSACTIVENOT_ALL0);
1627         PIS(ULPSACTIVENOT_ALL1);
1628 #undef PIS
1629 }
1630 #endif
1631
1632 void dsi_dump_regs(struct seq_file *s)
1633 {
1634 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1635
1636         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1637
1638         DUMPREG(DSI_REVISION);
1639         DUMPREG(DSI_SYSCONFIG);
1640         DUMPREG(DSI_SYSSTATUS);
1641         DUMPREG(DSI_IRQSTATUS);
1642         DUMPREG(DSI_IRQENABLE);
1643         DUMPREG(DSI_CTRL);
1644         DUMPREG(DSI_COMPLEXIO_CFG1);
1645         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1646         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1647         DUMPREG(DSI_CLK_CTRL);
1648         DUMPREG(DSI_TIMING1);
1649         DUMPREG(DSI_TIMING2);
1650         DUMPREG(DSI_VM_TIMING1);
1651         DUMPREG(DSI_VM_TIMING2);
1652         DUMPREG(DSI_VM_TIMING3);
1653         DUMPREG(DSI_CLK_TIMING);
1654         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1655         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1656         DUMPREG(DSI_COMPLEXIO_CFG2);
1657         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1658         DUMPREG(DSI_VM_TIMING4);
1659         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1660         DUMPREG(DSI_VM_TIMING5);
1661         DUMPREG(DSI_VM_TIMING6);
1662         DUMPREG(DSI_VM_TIMING7);
1663         DUMPREG(DSI_STOPCLK_TIMING);
1664
1665         DUMPREG(DSI_VC_CTRL(0));
1666         DUMPREG(DSI_VC_TE(0));
1667         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1668         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1669         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1670         DUMPREG(DSI_VC_IRQSTATUS(0));
1671         DUMPREG(DSI_VC_IRQENABLE(0));
1672
1673         DUMPREG(DSI_VC_CTRL(1));
1674         DUMPREG(DSI_VC_TE(1));
1675         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1676         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1677         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1678         DUMPREG(DSI_VC_IRQSTATUS(1));
1679         DUMPREG(DSI_VC_IRQENABLE(1));
1680
1681         DUMPREG(DSI_VC_CTRL(2));
1682         DUMPREG(DSI_VC_TE(2));
1683         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1684         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1685         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1686         DUMPREG(DSI_VC_IRQSTATUS(2));
1687         DUMPREG(DSI_VC_IRQENABLE(2));
1688
1689         DUMPREG(DSI_VC_CTRL(3));
1690         DUMPREG(DSI_VC_TE(3));
1691         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1692         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1693         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1694         DUMPREG(DSI_VC_IRQSTATUS(3));
1695         DUMPREG(DSI_VC_IRQENABLE(3));
1696
1697         DUMPREG(DSI_DSIPHY_CFG0);
1698         DUMPREG(DSI_DSIPHY_CFG1);
1699         DUMPREG(DSI_DSIPHY_CFG2);
1700         DUMPREG(DSI_DSIPHY_CFG5);
1701
1702         DUMPREG(DSI_PLL_CONTROL);
1703         DUMPREG(DSI_PLL_STATUS);
1704         DUMPREG(DSI_PLL_GO);
1705         DUMPREG(DSI_PLL_CONFIGURATION1);
1706         DUMPREG(DSI_PLL_CONFIGURATION2);
1707
1708         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1709 #undef DUMPREG
1710 }
1711
1712 enum dsi_complexio_power_state {
1713         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1714         DSI_COMPLEXIO_POWER_ON          = 0x1,
1715         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1716 };
1717
1718 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1719 {
1720         int t = 0;
1721
1722         /* PWR_CMD */
1723         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1724
1725         /* PWR_STATUS */
1726         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1727                 if (++t > 1000) {
1728                         DSSERR("failed to set complexio power state to "
1729                                         "%d\n", state);
1730                         return -ENODEV;
1731                 }
1732                 udelay(1);
1733         }
1734
1735         return 0;
1736 }
1737
1738 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1739 {
1740         u32 r;
1741
1742         int clk_lane   = dssdev->phy.dsi.clk_lane;
1743         int data1_lane = dssdev->phy.dsi.data1_lane;
1744         int data2_lane = dssdev->phy.dsi.data2_lane;
1745         int clk_pol    = dssdev->phy.dsi.clk_pol;
1746         int data1_pol  = dssdev->phy.dsi.data1_pol;
1747         int data2_pol  = dssdev->phy.dsi.data2_pol;
1748
1749         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1750         r = FLD_MOD(r, clk_lane, 2, 0);
1751         r = FLD_MOD(r, clk_pol, 3, 3);
1752         r = FLD_MOD(r, data1_lane, 6, 4);
1753         r = FLD_MOD(r, data1_pol, 7, 7);
1754         r = FLD_MOD(r, data2_lane, 10, 8);
1755         r = FLD_MOD(r, data2_pol, 11, 11);
1756         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1757
1758         /* The configuration of the DSI complex I/O (number of data lanes,
1759            position, differential order) should not be changed while
1760            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1761            the hardware to take into account a new configuration of the complex
1762            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1763            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1764            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1765            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1766            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1767            DSI complex I/O configuration is unknown. */
1768
1769         /*
1770         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1771         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1772         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1773         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1774         */
1775 }
1776
1777 static inline unsigned ns2ddr(unsigned ns)
1778 {
1779         /* convert time in ns to ddr ticks, rounding up */
1780         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1781         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1782 }
1783
1784 static inline unsigned ddr2ns(unsigned ddr)
1785 {
1786         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1787         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1788 }
1789
1790 static void dsi_complexio_timings(void)
1791 {
1792         u32 r;
1793         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1794         u32 tlpx_half, tclk_trail, tclk_zero;
1795         u32 tclk_prepare;
1796
1797         /* calculate timings */
1798
1799         /* 1 * DDR_CLK = 2 * UI */
1800
1801         /* min 40ns + 4*UI      max 85ns + 6*UI */
1802         ths_prepare = ns2ddr(70) + 2;
1803
1804         /* min 145ns + 10*UI */
1805         ths_prepare_ths_zero = ns2ddr(175) + 2;
1806
1807         /* min max(8*UI, 60ns+4*UI) */
1808         ths_trail = ns2ddr(60) + 5;
1809
1810         /* min 100ns */
1811         ths_exit = ns2ddr(145);
1812
1813         /* tlpx min 50n */
1814         tlpx_half = ns2ddr(25);
1815
1816         /* min 60ns */
1817         tclk_trail = ns2ddr(60) + 2;
1818
1819         /* min 38ns, max 95ns */
1820         tclk_prepare = ns2ddr(65);
1821
1822         /* min tclk-prepare + tclk-zero = 300ns */
1823         tclk_zero = ns2ddr(260);
1824
1825         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1826                 ths_prepare, ddr2ns(ths_prepare),
1827                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1828         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1829                         ths_trail, ddr2ns(ths_trail),
1830                         ths_exit, ddr2ns(ths_exit));
1831
1832         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1833                         "tclk_zero %u (%uns)\n",
1834                         tlpx_half, ddr2ns(tlpx_half),
1835                         tclk_trail, ddr2ns(tclk_trail),
1836                         tclk_zero, ddr2ns(tclk_zero));
1837         DSSDBG("tclk_prepare %u (%uns)\n",
1838                         tclk_prepare, ddr2ns(tclk_prepare));
1839
1840         /* program timings */
1841
1842         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1843         r = FLD_MOD(r, ths_prepare, 31, 24);
1844         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1845         r = FLD_MOD(r, ths_trail, 15, 8);
1846         r = FLD_MOD(r, ths_exit, 7, 0);
1847         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1848
1849         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1850         r = FLD_MOD(r, tlpx_half, 22, 16);
1851         r = FLD_MOD(r, tclk_trail, 15, 8);
1852         r = FLD_MOD(r, tclk_zero, 7, 0);
1853         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1854
1855         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1856         r = FLD_MOD(r, tclk_prepare, 7, 0);
1857         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1858 }
1859
1860
1861 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1862 {
1863         int r = 0;
1864
1865         DSSDBG("dsi_complexio_init\n");
1866
1867         /* CIO_CLK_ICG, enable L3 clk to CIO */
1868         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
1869
1870         /* A dummy read using the SCP interface to any DSIPHY register is
1871          * required after DSIPHY reset to complete the reset of the DSI complex
1872          * I/O. */
1873         dsi_read_reg(DSI_DSIPHY_CFG5);
1874
1875         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1876                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1877                 r = -ENODEV;
1878                 goto err;
1879         }
1880
1881         dsi_complexio_config(dssdev);
1882
1883         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1884
1885         if (r)
1886                 goto err;
1887
1888         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1889                 DSSERR("ComplexIO not coming out of reset.\n");
1890                 r = -ENODEV;
1891                 goto err;
1892         }
1893
1894         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1895                 DSSERR("ComplexIO LDO power down.\n");
1896                 r = -ENODEV;
1897                 goto err;
1898         }
1899
1900         dsi_complexio_timings();
1901
1902         /*
1903            The configuration of the DSI complex I/O (number of data lanes,
1904            position, differential order) should not be changed while
1905            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1906            hardware to recognize a new configuration of the complex I/O (done
1907            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1908            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1909            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1910            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1911            bit to 1. If the sequence is not followed, the DSi complex I/O
1912            configuration is undetermined.
1913            */
1914         dsi_if_enable(1);
1915         dsi_if_enable(0);
1916         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1917         dsi_if_enable(1);
1918         dsi_if_enable(0);
1919
1920         DSSDBG("CIO init done\n");
1921 err:
1922         return r;
1923 }
1924
1925 static void dsi_complexio_uninit(void)
1926 {
1927         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1928 }
1929
1930 static int _dsi_wait_reset(void)
1931 {
1932         int t = 0;
1933
1934         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1935                 if (++t > 5) {
1936                         DSSERR("soft reset failed\n");
1937                         return -ENODEV;
1938                 }
1939                 udelay(1);
1940         }
1941
1942         return 0;
1943 }
1944
1945 static int _dsi_reset(void)
1946 {
1947         /* Soft reset */
1948         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1949         return _dsi_wait_reset();
1950 }
1951
1952 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1953                 enum fifo_size size3, enum fifo_size size4)
1954 {
1955         u32 r = 0;
1956         int add = 0;
1957         int i;
1958
1959         dsi.vc[0].fifo_size = size1;
1960         dsi.vc[1].fifo_size = size2;
1961         dsi.vc[2].fifo_size = size3;
1962         dsi.vc[3].fifo_size = size4;
1963
1964         for (i = 0; i < 4; i++) {
1965                 u8 v;
1966                 int size = dsi.vc[i].fifo_size;
1967
1968                 if (add + size > 4) {
1969                         DSSERR("Illegal FIFO configuration\n");
1970                         BUG();
1971                 }
1972
1973                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1974                 r |= v << (8 * i);
1975                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1976                 add += size;
1977         }
1978
1979         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1980 }
1981
1982 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1983                 enum fifo_size size3, enum fifo_size size4)
1984 {
1985         u32 r = 0;
1986         int add = 0;
1987         int i;
1988
1989         dsi.vc[0].fifo_size = size1;
1990         dsi.vc[1].fifo_size = size2;
1991         dsi.vc[2].fifo_size = size3;
1992         dsi.vc[3].fifo_size = size4;
1993
1994         for (i = 0; i < 4; i++) {
1995                 u8 v;
1996                 int size = dsi.vc[i].fifo_size;
1997
1998                 if (add + size > 4) {
1999                         DSSERR("Illegal FIFO configuration\n");
2000                         BUG();
2001                 }
2002
2003                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
2004                 r |= v << (8 * i);
2005                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
2006                 add += size;
2007         }
2008
2009         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
2010 }
2011
2012 static int dsi_force_tx_stop_mode_io(void)
2013 {
2014         u32 r;
2015
2016         r = dsi_read_reg(DSI_TIMING1);
2017         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2018         dsi_write_reg(DSI_TIMING1, r);
2019
2020         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
2021                 DSSERR("TX_STOP bit not going down\n");
2022                 return -EIO;
2023         }
2024
2025         return 0;
2026 }
2027
2028 static int dsi_vc_enable(int channel, bool enable)
2029 {
2030         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
2031                         channel, enable);
2032
2033         enable = enable ? 1 : 0;
2034
2035         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
2036
2037         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
2038                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
2039                         return -EIO;
2040         }
2041
2042         return 0;
2043 }
2044
2045 static void dsi_vc_initial_config(int channel)
2046 {
2047         u32 r;
2048
2049         DSSDBGF("%d", channel);
2050
2051         r = dsi_read_reg(DSI_VC_CTRL(channel));
2052
2053         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
2054                 DSSERR("VC(%d) busy when trying to configure it!\n",
2055                                 channel);
2056
2057         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
2058         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
2059         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
2060         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
2061         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
2062         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
2063         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
2064
2065         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
2066         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
2067
2068         dsi_write_reg(DSI_VC_CTRL(channel), r);
2069 }
2070
2071 static int dsi_vc_config_l4(int channel)
2072 {
2073         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
2074                 return 0;
2075
2076         DSSDBGF("%d", channel);
2077
2078         dsi_vc_enable(channel, 0);
2079
2080         /* VC_BUSY */
2081         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2082                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
2083                 return -EIO;
2084         }
2085
2086         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
2087
2088         dsi_vc_enable(channel, 1);
2089
2090         dsi.vc[channel].mode = DSI_VC_MODE_L4;
2091
2092         return 0;
2093 }
2094
2095 static int dsi_vc_config_vp(int channel)
2096 {
2097         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
2098                 return 0;
2099
2100         DSSDBGF("%d", channel);
2101
2102         dsi_vc_enable(channel, 0);
2103
2104         /* VC_BUSY */
2105         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2106                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
2107                 return -EIO;
2108         }
2109
2110         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
2111
2112         dsi_vc_enable(channel, 1);
2113
2114         dsi.vc[channel].mode = DSI_VC_MODE_VP;
2115
2116         return 0;
2117 }
2118
2119
2120 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
2121 {
2122         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
2123
2124         WARN_ON(!dsi_bus_is_locked());
2125
2126         dsi_vc_enable(channel, 0);
2127         dsi_if_enable(0);
2128
2129         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
2130
2131         dsi_vc_enable(channel, 1);
2132         dsi_if_enable(1);
2133
2134         dsi_force_tx_stop_mode_io();
2135 }
2136 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
2137
2138 static void dsi_vc_flush_long_data(int channel)
2139 {
2140         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2141                 u32 val;
2142                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2143                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
2144                                 (val >> 0) & 0xff,
2145                                 (val >> 8) & 0xff,
2146                                 (val >> 16) & 0xff,
2147                                 (val >> 24) & 0xff);
2148         }
2149 }
2150
2151 static void dsi_show_rx_ack_with_err(u16 err)
2152 {
2153         DSSERR("\tACK with ERROR (%#x):\n", err);
2154         if (err & (1 << 0))
2155                 DSSERR("\t\tSoT Error\n");
2156         if (err & (1 << 1))
2157                 DSSERR("\t\tSoT Sync Error\n");
2158         if (err & (1 << 2))
2159                 DSSERR("\t\tEoT Sync Error\n");
2160         if (err & (1 << 3))
2161                 DSSERR("\t\tEscape Mode Entry Command Error\n");
2162         if (err & (1 << 4))
2163                 DSSERR("\t\tLP Transmit Sync Error\n");
2164         if (err & (1 << 5))
2165                 DSSERR("\t\tHS Receive Timeout Error\n");
2166         if (err & (1 << 6))
2167                 DSSERR("\t\tFalse Control Error\n");
2168         if (err & (1 << 7))
2169                 DSSERR("\t\t(reserved7)\n");
2170         if (err & (1 << 8))
2171                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
2172         if (err & (1 << 9))
2173                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
2174         if (err & (1 << 10))
2175                 DSSERR("\t\tChecksum Error\n");
2176         if (err & (1 << 11))
2177                 DSSERR("\t\tData type not recognized\n");
2178         if (err & (1 << 12))
2179                 DSSERR("\t\tInvalid VC ID\n");
2180         if (err & (1 << 13))
2181                 DSSERR("\t\tInvalid Transmission Length\n");
2182         if (err & (1 << 14))
2183                 DSSERR("\t\t(reserved14)\n");
2184         if (err & (1 << 15))
2185                 DSSERR("\t\tDSI Protocol Violation\n");
2186 }
2187
2188 static u16 dsi_vc_flush_receive_data(int channel)
2189 {
2190         /* RX_FIFO_NOT_EMPTY */
2191         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2192                 u32 val;
2193                 u8 dt;
2194                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2195                 DSSERR("\trawval %#08x\n", val);
2196                 dt = FLD_GET(val, 5, 0);
2197                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2198                         u16 err = FLD_GET(val, 23, 8);
2199                         dsi_show_rx_ack_with_err(err);
2200                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2201                         DSSERR("\tDCS short response, 1 byte: %#x\n",
2202                                         FLD_GET(val, 23, 8));
2203                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2204                         DSSERR("\tDCS short response, 2 byte: %#x\n",
2205                                         FLD_GET(val, 23, 8));
2206                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2207                         DSSERR("\tDCS long response, len %d\n",
2208                                         FLD_GET(val, 23, 8));
2209                         dsi_vc_flush_long_data(channel);
2210                 } else {
2211                         DSSERR("\tunknown datatype 0x%02x\n", dt);
2212                 }
2213         }
2214         return 0;
2215 }
2216
2217 static int dsi_vc_send_bta(int channel)
2218 {
2219         if (dsi.debug_write || dsi.debug_read)
2220                 DSSDBG("dsi_vc_send_bta %d\n", channel);
2221
2222         WARN_ON(!dsi_bus_is_locked());
2223
2224         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2225                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
2226                 dsi_vc_flush_receive_data(channel);
2227         }
2228
2229         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
2230
2231         return 0;
2232 }
2233
2234 int dsi_vc_send_bta_sync(int channel)
2235 {
2236         DECLARE_COMPLETION_ONSTACK(completion);
2237         int r = 0;
2238         u32 err;
2239
2240         r = dsi_register_isr_vc(channel, dsi_completion_handler,
2241                         &completion, DSI_VC_IRQ_BTA);
2242         if (r)
2243                 goto err0;
2244
2245         r = dsi_vc_send_bta(channel);
2246         if (r)
2247                 goto err1;
2248
2249         if (wait_for_completion_timeout(&completion,
2250                                 msecs_to_jiffies(500)) == 0) {
2251                 DSSERR("Failed to receive BTA\n");
2252                 r = -EIO;
2253                 goto err1;
2254         }
2255
2256         err = dsi_get_errors();
2257         if (err) {
2258                 DSSERR("Error while sending BTA: %x\n", err);
2259                 r = -EIO;
2260                 goto err1;
2261         }
2262
2263 err1:
2264         dsi_unregister_isr_vc(channel, dsi_completion_handler,
2265                         &completion, DSI_VC_IRQ_BTA);
2266 err0:
2267         return r;
2268 }
2269 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
2270
2271 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
2272                 u16 len, u8 ecc)
2273 {
2274         u32 val;
2275         u8 data_id;
2276
2277         WARN_ON(!dsi_bus_is_locked());
2278
2279         data_id = data_type | dsi.vc[channel].vc_id << 6;
2280
2281         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
2282                 FLD_VAL(ecc, 31, 24);
2283
2284         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
2285 }
2286
2287 static inline void dsi_vc_write_long_payload(int channel,
2288                 u8 b1, u8 b2, u8 b3, u8 b4)
2289 {
2290         u32 val;
2291
2292         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
2293
2294 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
2295                         b1, b2, b3, b4, val); */
2296
2297         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
2298 }
2299
2300 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
2301                 u8 ecc)
2302 {
2303         /*u32 val; */
2304         int i;
2305         u8 *p;
2306         int r = 0;
2307         u8 b1, b2, b3, b4;
2308
2309         if (dsi.debug_write)
2310                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2311
2312         /* len + header */
2313         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
2314                 DSSERR("unable to send long packet: packet too long.\n");
2315                 return -EINVAL;
2316         }
2317
2318         dsi_vc_config_l4(channel);
2319
2320         dsi_vc_write_long_header(channel, data_type, len, ecc);
2321
2322         p = data;
2323         for (i = 0; i < len >> 2; i++) {
2324                 if (dsi.debug_write)
2325                         DSSDBG("\tsending full packet %d\n", i);
2326
2327                 b1 = *p++;
2328                 b2 = *p++;
2329                 b3 = *p++;
2330                 b4 = *p++;
2331
2332                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2333         }
2334
2335         i = len % 4;
2336         if (i) {
2337                 b1 = 0; b2 = 0; b3 = 0;
2338
2339                 if (dsi.debug_write)
2340                         DSSDBG("\tsending remainder bytes %d\n", i);
2341
2342                 switch (i) {
2343                 case 3:
2344                         b1 = *p++;
2345                         b2 = *p++;
2346                         b3 = *p++;
2347                         break;
2348                 case 2:
2349                         b1 = *p++;
2350                         b2 = *p++;
2351                         break;
2352                 case 1:
2353                         b1 = *p++;
2354                         break;
2355                 }
2356
2357                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2358         }
2359
2360         return r;
2361 }
2362
2363 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2364 {
2365         u32 r;
2366         u8 data_id;
2367
2368         WARN_ON(!dsi_bus_is_locked());
2369
2370         if (dsi.debug_write)
2371                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2372                                 channel,
2373                                 data_type, data & 0xff, (data >> 8) & 0xff);
2374
2375         dsi_vc_config_l4(channel);
2376
2377         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2378                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2379                 return -EINVAL;
2380         }
2381
2382         data_id = data_type | dsi.vc[channel].vc_id << 6;
2383
2384         r = (data_id << 0) | (data << 8) | (ecc << 24);
2385
2386         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2387
2388         return 0;
2389 }
2390
2391 int dsi_vc_send_null(int channel)
2392 {
2393         u8 nullpkg[] = {0, 0, 0, 0};
2394         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2395 }
2396 EXPORT_SYMBOL(dsi_vc_send_null);
2397
2398 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2399 {
2400         int r;
2401
2402         BUG_ON(len == 0);
2403
2404         if (len == 1) {
2405                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2406                                 data[0], 0);
2407         } else if (len == 2) {
2408                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2409                                 data[0] | (data[1] << 8), 0);
2410         } else {
2411                 /* 0x39 = DCS Long Write */
2412                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2413                                 data, len, 0);
2414         }
2415
2416         return r;
2417 }
2418 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2419
2420 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2421 {
2422         int r;
2423
2424         r = dsi_vc_dcs_write_nosync(channel, data, len);
2425         if (r)
2426                 goto err;
2427
2428         r = dsi_vc_send_bta_sync(channel);
2429         if (r)
2430                 goto err;
2431
2432         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2433                 DSSERR("rx fifo not empty after write, dumping data:\n");
2434                 dsi_vc_flush_receive_data(channel);
2435                 r = -EIO;
2436                 goto err;
2437         }
2438
2439         return 0;
2440 err:
2441         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2442                         channel, data[0], len);
2443         return r;
2444 }
2445 EXPORT_SYMBOL(dsi_vc_dcs_write);
2446
2447 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2448 {
2449         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2450 }
2451 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2452
2453 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2454 {
2455         u8 buf[2];
2456         buf[0] = dcs_cmd;
2457         buf[1] = param;
2458         return dsi_vc_dcs_write(channel, buf, 2);
2459 }
2460 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2461
2462 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2463 {
2464         u32 val;
2465         u8 dt;
2466         int r;
2467
2468         if (dsi.debug_read)
2469                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2470
2471         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2472         if (r)
2473                 goto err;
2474
2475         r = dsi_vc_send_bta_sync(channel);
2476         if (r)
2477                 goto err;
2478
2479         /* RX_FIFO_NOT_EMPTY */
2480         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2481                 DSSERR("RX fifo empty when trying to read.\n");
2482                 r = -EIO;
2483                 goto err;
2484         }
2485
2486         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2487         if (dsi.debug_read)
2488                 DSSDBG("\theader: %08x\n", val);
2489         dt = FLD_GET(val, 5, 0);
2490         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2491                 u16 err = FLD_GET(val, 23, 8);
2492                 dsi_show_rx_ack_with_err(err);
2493                 r = -EIO;
2494                 goto err;
2495
2496         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2497                 u8 data = FLD_GET(val, 15, 8);
2498                 if (dsi.debug_read)
2499                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2500
2501                 if (buflen < 1) {
2502                         r = -EIO;
2503                         goto err;
2504                 }
2505
2506                 buf[0] = data;
2507
2508                 return 1;
2509         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2510                 u16 data = FLD_GET(val, 23, 8);
2511                 if (dsi.debug_read)
2512                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2513
2514                 if (buflen < 2) {
2515                         r = -EIO;
2516                         goto err;
2517                 }
2518
2519                 buf[0] = data & 0xff;
2520                 buf[1] = (data >> 8) & 0xff;
2521
2522                 return 2;
2523         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2524                 int w;
2525                 int len = FLD_GET(val, 23, 8);
2526                 if (dsi.debug_read)
2527                         DSSDBG("\tDCS long response, len %d\n", len);
2528
2529                 if (len > buflen) {
2530                         r = -EIO;
2531                         goto err;
2532                 }
2533
2534                 /* two byte checksum ends the packet, not included in len */
2535                 for (w = 0; w < len + 2;) {
2536                         int b;
2537                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2538                         if (dsi.debug_read)
2539                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2540                                                 (val >> 0) & 0xff,
2541                                                 (val >> 8) & 0xff,
2542                                                 (val >> 16) & 0xff,
2543                                                 (val >> 24) & 0xff);
2544
2545                         for (b = 0; b < 4; ++b) {
2546                                 if (w < len)
2547                                         buf[w] = (val >> (b * 8)) & 0xff;
2548                                 /* we discard the 2 byte checksum */
2549                                 ++w;
2550                         }
2551                 }
2552
2553                 return len;
2554         } else {
2555                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2556                 r = -EIO;
2557                 goto err;
2558         }
2559
2560         BUG();
2561 err:
2562         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2563                         channel, dcs_cmd);
2564         return r;
2565
2566 }
2567 EXPORT_SYMBOL(dsi_vc_dcs_read);
2568
2569 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2570 {
2571         int r;
2572
2573         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2574
2575         if (r < 0)
2576                 return r;
2577
2578         if (r != 1)
2579                 return -EIO;
2580
2581         return 0;
2582 }
2583 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2584
2585 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2586 {
2587         u8 buf[2];
2588         int r;
2589
2590         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2591
2592         if (r < 0)
2593                 return r;
2594
2595         if (r != 2)
2596                 return -EIO;
2597
2598         *data1 = buf[0];
2599         *data2 = buf[1];
2600
2601         return 0;
2602 }
2603 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2604
2605 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2606 {
2607         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2608                         len, 0);
2609 }
2610 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2611
2612 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2613 {
2614         unsigned long fck;
2615         unsigned long total_ticks;
2616         u32 r;
2617
2618         BUG_ON(ticks > 0x1fff);
2619
2620         /* ticks in DSI_FCK */
2621         fck = dsi_fclk_rate();
2622
2623         r = dsi_read_reg(DSI_TIMING2);
2624         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2625         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2626         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2627         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2628         dsi_write_reg(DSI_TIMING2, r);
2629
2630         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2631
2632         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2633                         total_ticks,
2634                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2635                         (total_ticks * 1000) / (fck / 1000 / 1000));
2636 }
2637
2638 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2639 {
2640         unsigned long fck;
2641         unsigned long total_ticks;
2642         u32 r;
2643
2644         BUG_ON(ticks > 0x1fff);
2645
2646         /* ticks in DSI_FCK */
2647         fck = dsi_fclk_rate();
2648
2649         r = dsi_read_reg(DSI_TIMING1);
2650         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2651         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2652         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2653         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2654         dsi_write_reg(DSI_TIMING1, r);
2655
2656         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2657
2658         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2659                         total_ticks,
2660                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2661                         (total_ticks * 1000) / (fck / 1000 / 1000));
2662 }
2663
2664 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2665 {
2666         unsigned long fck;
2667         unsigned long total_ticks;
2668         u32 r;
2669
2670         BUG_ON(ticks > 0x1fff);
2671
2672         /* ticks in DSI_FCK */
2673         fck = dsi_fclk_rate();
2674
2675         r = dsi_read_reg(DSI_TIMING1);
2676         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2677         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2678         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2679         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2680         dsi_write_reg(DSI_TIMING1, r);
2681
2682         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2683
2684         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2685                         total_ticks,
2686                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2687                         (total_ticks * 1000) / (fck / 1000 / 1000));
2688 }
2689
2690 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2691 {
2692         unsigned long fck;
2693         unsigned long total_ticks;
2694         u32 r;
2695
2696         BUG_ON(ticks > 0x1fff);
2697
2698         /* ticks in TxByteClkHS */
2699         fck = dsi_get_txbyteclkhs();
2700
2701         r = dsi_read_reg(DSI_TIMING2);
2702         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2703         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2704         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2705         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2706         dsi_write_reg(DSI_TIMING2, r);
2707
2708         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2709
2710         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2711                         total_ticks,
2712                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2713                         (total_ticks * 1000) / (fck / 1000 / 1000));
2714 }
2715 static int dsi_proto_config(struct omap_dss_device *dssdev)
2716 {
2717         u32 r;
2718         int buswidth = 0;
2719
2720         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2721                         DSI_FIFO_SIZE_32,
2722                         DSI_FIFO_SIZE_32,
2723                         DSI_FIFO_SIZE_32);
2724
2725         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2726                         DSI_FIFO_SIZE_32,
2727                         DSI_FIFO_SIZE_32,
2728                         DSI_FIFO_SIZE_32);
2729
2730         /* XXX what values for the timeouts? */
2731         dsi_set_stop_state_counter(0x1000, false, false);
2732         dsi_set_ta_timeout(0x1fff, true, true);
2733         dsi_set_lp_rx_timeout(0x1fff, true, true);
2734         dsi_set_hs_tx_timeout(0x1fff, true, true);
2735
2736         switch (dssdev->ctrl.pixel_size) {
2737         case 16:
2738                 buswidth = 0;
2739                 break;
2740         case 18:
2741                 buswidth = 1;
2742                 break;
2743         case 24:
2744                 buswidth = 2;
2745                 break;
2746         default:
2747                 BUG();
2748         }
2749
2750         r = dsi_read_reg(DSI_CTRL);
2751         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2752         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2753         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2754         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2755         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2756         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2757         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2758         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2759         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2760         r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2761         r = FLD_MOD(r, 0, 25, 25);      /* DCS_CMD_CODE, 1=start, 0=continue */
2762
2763         dsi_write_reg(DSI_CTRL, r);
2764
2765         dsi_vc_initial_config(0);
2766         dsi_vc_initial_config(1);
2767         dsi_vc_initial_config(2);
2768         dsi_vc_initial_config(3);
2769
2770         return 0;
2771 }
2772
2773 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2774 {
2775         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2776         unsigned tclk_pre, tclk_post;
2777         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2778         unsigned ths_trail, ths_exit;
2779         unsigned ddr_clk_pre, ddr_clk_post;
2780         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2781         unsigned ths_eot;
2782         u32 r;
2783
2784         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2785         ths_prepare = FLD_GET(r, 31, 24);
2786         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2787         ths_zero = ths_prepare_ths_zero - ths_prepare;
2788         ths_trail = FLD_GET(r, 15, 8);
2789         ths_exit = FLD_GET(r, 7, 0);
2790
2791         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2792         tlpx = FLD_GET(r, 22, 16) * 2;
2793         tclk_trail = FLD_GET(r, 15, 8);
2794         tclk_zero = FLD_GET(r, 7, 0);
2795
2796         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2797         tclk_prepare = FLD_GET(r, 7, 0);
2798
2799         /* min 8*UI */
2800         tclk_pre = 20;
2801         /* min 60ns + 52*UI */
2802         tclk_post = ns2ddr(60) + 26;
2803
2804         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2805         if (dssdev->phy.dsi.data1_lane != 0 &&
2806                         dssdev->phy.dsi.data2_lane != 0)
2807                 ths_eot = 2;
2808         else
2809                 ths_eot = 4;
2810
2811         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2812                         4);
2813         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2814
2815         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2816         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2817
2818         r = dsi_read_reg(DSI_CLK_TIMING);
2819         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2820         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2821         dsi_write_reg(DSI_CLK_TIMING, r);
2822
2823         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2824                         ddr_clk_pre,
2825                         ddr_clk_post);
2826
2827         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2828                 DIV_ROUND_UP(ths_prepare, 4) +
2829                 DIV_ROUND_UP(ths_zero + 3, 4);
2830
2831         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2832
2833         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2834                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2835         dsi_write_reg(DSI_VM_TIMING7, r);
2836
2837         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2838                         enter_hs_mode_lat, exit_hs_mode_lat);
2839 }
2840
2841
2842 #define DSI_DECL_VARS \
2843         int __dsi_cb = 0; u32 __dsi_cv = 0;
2844
2845 #define DSI_FLUSH(ch) \
2846         if (__dsi_cb > 0) { \
2847                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2848                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2849                 __dsi_cb = __dsi_cv = 0; \
2850         }
2851
2852 #define DSI_PUSH(ch, data) \
2853         do { \
2854                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2855                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2856                 if (++__dsi_cb > 3) \
2857                         DSI_FLUSH(ch); \
2858         } while (0)
2859
2860 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2861                         int x, int y, int w, int h)
2862 {
2863         /* Note: supports only 24bit colors in 32bit container */
2864         int first = 1;
2865         int fifo_stalls = 0;
2866         int max_dsi_packet_size;
2867         int max_data_per_packet;
2868         int max_pixels_per_packet;
2869         int pixels_left;
2870         int bytespp = dssdev->ctrl.pixel_size / 8;
2871         int scr_width;
2872         u32 __iomem *data;
2873         int start_offset;
2874         int horiz_inc;
2875         int current_x;
2876         struct omap_overlay *ovl;
2877
2878         debug_irq = 0;
2879
2880         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
2881                         x, y, w, h);
2882
2883         ovl = dssdev->manager->overlays[0];
2884
2885         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
2886                 return -EINVAL;
2887
2888         if (dssdev->ctrl.pixel_size != 24)
2889                 return -EINVAL;
2890
2891         scr_width = ovl->info.screen_width;
2892         data = ovl->info.vaddr;
2893
2894         start_offset = scr_width * y + x;
2895         horiz_inc = scr_width - w;
2896         current_x = x;
2897
2898         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
2899          * in fifo */
2900
2901         /* When using CPU, max long packet size is TX buffer size */
2902         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
2903
2904         /* we seem to get better perf if we divide the tx fifo to half,
2905            and while the other half is being sent, we fill the other half
2906            max_dsi_packet_size /= 2; */
2907
2908         max_data_per_packet = max_dsi_packet_size - 4 - 1;
2909
2910         max_pixels_per_packet = max_data_per_packet / bytespp;
2911
2912         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
2913
2914         pixels_left = w * h;
2915
2916         DSSDBG("total pixels %d\n", pixels_left);
2917
2918         data += start_offset;
2919
2920         while (pixels_left > 0) {
2921                 /* 0x2c = write_memory_start */
2922                 /* 0x3c = write_memory_continue */
2923                 u8 dcs_cmd = first ? 0x2c : 0x3c;
2924                 int pixels;
2925                 DSI_DECL_VARS;
2926                 first = 0;
2927
2928 #if 1
2929                 /* using fifo not empty */
2930                 /* TX_FIFO_NOT_EMPTY */
2931                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
2932                         fifo_stalls++;
2933                         if (fifo_stalls > 0xfffff) {
2934                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2935                                                 pixels_left);
2936                                 dsi_if_enable(0);
2937                                 return -EIO;
2938                         }
2939                         udelay(1);
2940                 }
2941 #elif 1
2942                 /* using fifo emptiness */
2943                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
2944                                 max_dsi_packet_size) {
2945                         fifo_stalls++;
2946                         if (fifo_stalls > 0xfffff) {
2947                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2948                                                pixels_left);
2949                                 dsi_if_enable(0);
2950                                 return -EIO;
2951                         }
2952                 }
2953 #else
2954                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
2955                         fifo_stalls++;
2956                         if (fifo_stalls > 0xfffff) {
2957                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2958                                                pixels_left);
2959                                 dsi_if_enable(0);
2960                                 return -EIO;
2961                         }
2962                 }
2963 #endif
2964                 pixels = min(max_pixels_per_packet, pixels_left);
2965
2966                 pixels_left -= pixels;
2967
2968                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
2969                                 1 + pixels * bytespp, 0);
2970
2971                 DSI_PUSH(0, dcs_cmd);
2972
2973                 while (pixels-- > 0) {
2974                         u32 pix = __raw_readl(data++);
2975
2976                         DSI_PUSH(0, (pix >> 16) & 0xff);
2977                         DSI_PUSH(0, (pix >> 8) & 0xff);
2978                         DSI_PUSH(0, (pix >> 0) & 0xff);
2979
2980                         current_x++;
2981                         if (current_x == x+w) {
2982                                 current_x = x;
2983                                 data += horiz_inc;
2984                         }
2985                 }
2986
2987                 DSI_FLUSH(0);
2988         }
2989
2990         return 0;
2991 }
2992
2993 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
2994                 u16 x, u16 y, u16 w, u16 h)
2995 {
2996         unsigned bytespp;
2997         unsigned bytespl;
2998         unsigned bytespf;
2999         unsigned total_len;
3000         unsigned packet_payload;
3001         unsigned packet_len;
3002         u32 l;
3003         int r;
3004         const unsigned channel = dsi.update_channel;
3005         /* line buffer is 1024 x 24bits */
3006         /* XXX: for some reason using full buffer size causes considerable TX
3007          * slowdown with update sizes that fill the whole buffer */
3008         const unsigned line_buf_size = 1023 * 3;
3009
3010         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
3011                         x, y, w, h);
3012
3013         dsi_vc_config_vp(channel);
3014
3015         bytespp = dssdev->ctrl.pixel_size / 8;
3016         bytespl = w * bytespp;
3017         bytespf = bytespl * h;
3018
3019         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
3020          * number of lines in a packet.  See errata about VP_CLK_RATIO */
3021
3022         if (bytespf < line_buf_size)
3023                 packet_payload = bytespf;
3024         else
3025                 packet_payload = (line_buf_size) / bytespl * bytespl;
3026
3027         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
3028         total_len = (bytespf / packet_payload) * packet_len;
3029
3030         if (bytespf % packet_payload)
3031                 total_len += (bytespf % packet_payload) + 1;
3032
3033         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
3034         dsi_write_reg(DSI_VC_TE(channel), l);
3035
3036         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
3037
3038         if (dsi.te_enabled)
3039                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
3040         else
3041                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
3042         dsi_write_reg(DSI_VC_TE(channel), l);
3043
3044         /* We put SIDLEMODE to no-idle for the duration of the transfer,
3045          * because DSS interrupts are not capable of waking up the CPU and the
3046          * framedone interrupt could be delayed for quite a long time. I think
3047          * the same goes for any DSS interrupts, but for some reason I have not
3048          * seen the problem anywhere else than here.
3049          */
3050         dispc_disable_sidle();
3051
3052         dsi_perf_mark_start();
3053
3054         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
3055                         msecs_to_jiffies(250));
3056         BUG_ON(r == 0);
3057
3058         dss_start_update(dssdev);
3059
3060         if (dsi.te_enabled) {
3061                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
3062                  * for TE is longer than the timer allows */
3063                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
3064
3065                 dsi_vc_send_bta(channel);
3066
3067 #ifdef DSI_CATCH_MISSING_TE
3068                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
3069 #endif
3070         }
3071 }
3072
3073 #ifdef DSI_CATCH_MISSING_TE
3074 static void dsi_te_timeout(unsigned long arg)
3075 {
3076         DSSERR("TE not received for 250ms!\n");
3077 }
3078 #endif
3079
3080 static void dsi_framedone_bta_callback(void *data, u32 mask);
3081
3082 static void dsi_handle_framedone(int error)
3083 {
3084         const int channel = dsi.update_channel;
3085
3086         dsi_unregister_isr_vc(channel, dsi_framedone_bta_callback,
3087                         NULL, DSI_VC_IRQ_BTA);
3088
3089         cancel_delayed_work(&dsi.framedone_timeout_work);
3090
3091         /* SIDLEMODE back to smart-idle */
3092         dispc_enable_sidle();
3093
3094         if (dsi.te_enabled) {
3095                 /* enable LP_RX_TO again after the TE */
3096                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
3097         }
3098
3099         /* RX_FIFO_NOT_EMPTY */
3100         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
3101                 DSSERR("Received error during frame transfer:\n");
3102                 dsi_vc_flush_receive_data(channel);
3103                 if (!error)
3104                         error = -EIO;
3105         }
3106
3107         dsi.framedone_callback(error, dsi.framedone_data);
3108
3109         if (!error)
3110                 dsi_perf_show("DISPC");
3111 }
3112
3113 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
3114 {
3115         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
3116          * 250ms which would conflict with this timeout work. What should be
3117          * done is first cancel the transfer on the HW, and then cancel the
3118          * possibly scheduled framedone work. However, cancelling the transfer
3119          * on the HW is buggy, and would probably require resetting the whole
3120          * DSI */
3121
3122         DSSERR("Framedone not received for 250ms!\n");
3123
3124         dsi_handle_framedone(-ETIMEDOUT);
3125 }
3126
3127 static void dsi_framedone_bta_callback(void *data, u32 mask)
3128 {
3129         dsi_handle_framedone(0);
3130
3131 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
3132         dispc_fake_vsync_irq();
3133 #endif
3134 }
3135
3136 static void dsi_framedone_irq_callback(void *data, u32 mask)
3137 {
3138         const int channel = dsi.update_channel;
3139         int r;
3140
3141         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
3142          * turns itself off. However, DSI still has the pixels in its buffers,
3143          * and is sending the data.
3144          */
3145
3146         if (dsi.te_enabled) {
3147                 /* enable LP_RX_TO again after the TE */
3148                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
3149         }
3150
3151         /* Send BTA after the frame. We need this for the TE to work, as TE
3152          * trigger is only sent for BTAs without preceding packet. Thus we need
3153          * to BTA after the pixel packets so that next BTA will cause TE
3154          * trigger.
3155          *
3156          * This is not needed when TE is not in use, but we do it anyway to
3157          * make sure that the transfer has been completed. It would be more
3158          * optimal, but more complex, to wait only just before starting next
3159          * transfer.
3160          *
3161          * Also, as there's no interrupt telling when the transfer has been
3162          * done and the channel could be reconfigured, the only way is to
3163          * busyloop until TE_SIZE is zero. With BTA we can do this
3164          * asynchronously.
3165          * */
3166
3167         r = dsi_register_isr_vc(channel, dsi_framedone_bta_callback,
3168                         NULL, DSI_VC_IRQ_BTA);
3169         if (r) {
3170                 DSSERR("Failed to register BTA ISR\n");
3171                 dsi_handle_framedone(-EIO);
3172                 return;
3173         }
3174
3175         r = dsi_vc_send_bta(channel);
3176         if (r) {
3177                 DSSERR("BTA after framedone failed\n");
3178                 dsi_unregister_isr_vc(channel, dsi_framedone_bta_callback,
3179                                 NULL, DSI_VC_IRQ_BTA);
3180                 dsi_handle_framedone(-EIO);
3181         }
3182 }
3183
3184 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
3185                                     u16 *x, u16 *y, u16 *w, u16 *h,
3186                                     bool enlarge_update_area)
3187 {
3188         u16 dw, dh;
3189
3190         dssdev->driver->get_resolution(dssdev, &dw, &dh);
3191
3192         if  (*x > dw || *y > dh)
3193                 return -EINVAL;
3194
3195         if (*x + *w > dw)
3196                 return -EINVAL;
3197
3198         if (*y + *h > dh)
3199                 return -EINVAL;
3200
3201         if (*w == 1)
3202                 return -EINVAL;
3203
3204         if (*w == 0 || *h == 0)
3205                 return -EINVAL;
3206
3207         dsi_perf_mark_setup();
3208
3209         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3210                 dss_setup_partial_planes(dssdev, x, y, w, h,
3211                                 enlarge_update_area);
3212                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
3213         }
3214
3215         return 0;
3216 }
3217 EXPORT_SYMBOL(omap_dsi_prepare_update);
3218
3219 int omap_dsi_update(struct omap_dss_device *dssdev,
3220                 int channel,
3221                 u16 x, u16 y, u16 w, u16 h,
3222                 void (*callback)(int, void *), void *data)
3223 {
3224         dsi.update_channel = channel;
3225
3226         /* OMAP DSS cannot send updates of odd widths.
3227          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
3228          * here to make sure we catch erroneous updates. Otherwise we'll only
3229          * see rather obscure HW error happening, as DSS halts. */
3230         BUG_ON(x % 2 == 1);
3231
3232         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3233                 dsi.framedone_callback = callback;
3234                 dsi.framedone_data = data;
3235
3236                 dsi.update_region.x = x;
3237                 dsi.update_region.y = y;
3238                 dsi.update_region.w = w;
3239                 dsi.update_region.h = h;
3240                 dsi.update_region.device = dssdev;
3241
3242                 dsi_update_screen_dispc(dssdev, x, y, w, h);
3243         } else {
3244                 int r;
3245
3246                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
3247                 if (r)
3248                         return r;
3249
3250                 dsi_perf_show("L4");
3251                 callback(0, data);
3252         }
3253
3254         return 0;
3255 }
3256 EXPORT_SYMBOL(omap_dsi_update);
3257
3258 /* Display funcs */
3259
3260 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
3261 {
3262         int r;
3263
3264         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
3265                         DISPC_IRQ_FRAMEDONE);
3266         if (r) {
3267                 DSSERR("can't get FRAMEDONE irq\n");
3268                 return r;
3269         }
3270
3271         dispc_set_lcd_display_type(dssdev->manager->id,
3272                         OMAP_DSS_LCD_DISPLAY_TFT);
3273
3274         dispc_set_parallel_interface_mode(dssdev->manager->id,
3275                         OMAP_DSS_PARALLELMODE_DSI);
3276         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
3277
3278         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
3279
3280         {
3281                 struct omap_video_timings timings = {
3282                         .hsw            = 1,
3283                         .hfp            = 1,
3284                         .hbp            = 1,
3285                         .vsw            = 1,
3286                         .vfp            = 0,
3287                         .vbp            = 0,
3288                 };
3289
3290                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
3291         }
3292
3293         return 0;
3294 }
3295
3296 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
3297 {
3298         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
3299                         DISPC_IRQ_FRAMEDONE);
3300 }
3301
3302 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
3303 {
3304         struct dsi_clock_info cinfo;
3305         int r;
3306
3307         /* we always use DSS_CLK_SYSCK as input clock */
3308         cinfo.use_sys_clk = true;
3309         cinfo.regn  = dssdev->phy.dsi.div.regn;
3310         cinfo.regm  = dssdev->phy.dsi.div.regm;
3311         cinfo.regm_dispc = dssdev->phy.dsi.div.regm_dispc;
3312         cinfo.regm_dsi = dssdev->phy.dsi.div.regm_dsi;
3313         r = dsi_calc_clock_rates(dssdev, &cinfo);
3314         if (r) {
3315                 DSSERR("Failed to calc dsi clocks\n");
3316                 return r;
3317         }
3318
3319         r = dsi_pll_set_clock_div(&cinfo);
3320         if (r) {
3321                 DSSERR("Failed to set dsi clocks\n");
3322                 return r;
3323         }
3324
3325         return 0;
3326 }
3327
3328 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
3329 {
3330         struct dispc_clock_info dispc_cinfo;
3331         int r;
3332         unsigned long long fck;
3333
3334         fck = dsi_get_pll_hsdiv_dispc_rate();
3335
3336         dispc_cinfo.lck_div = dssdev->phy.dsi.div.lck_div;
3337         dispc_cinfo.pck_div = dssdev->phy.dsi.div.pck_div;
3338
3339         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3340         if (r) {
3341                 DSSERR("Failed to calc dispc clocks\n");
3342                 return r;
3343         }
3344
3345         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3346         if (r) {
3347                 DSSERR("Failed to set dispc clocks\n");
3348                 return r;
3349         }
3350
3351         return 0;
3352 }
3353
3354 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3355 {
3356         int r;
3357
3358         _dsi_print_reset_status();
3359
3360         r = dsi_pll_init(dssdev, true, true);
3361         if (r)
3362                 goto err0;
3363
3364         r = dsi_configure_dsi_clocks(dssdev);
3365         if (r)
3366                 goto err1;
3367
3368         dss_select_dispc_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC);
3369         dss_select_dsi_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI);
3370
3371         DSSDBG("PLL OK\n");
3372
3373         r = dsi_configure_dispc_clocks(dssdev);
3374         if (r)
3375                 goto err2;
3376
3377         r = dsi_complexio_init(dssdev);
3378         if (r)
3379                 goto err2;
3380
3381         _dsi_print_reset_status();
3382
3383         dsi_proto_timings(dssdev);
3384         dsi_set_lp_clk_divisor(dssdev);
3385
3386         if (1)
3387                 _dsi_print_reset_status();
3388
3389         r = dsi_proto_config(dssdev);
3390         if (r)
3391                 goto err3;
3392
3393         /* enable interface */
3394         dsi_vc_enable(0, 1);
3395         dsi_vc_enable(1, 1);
3396         dsi_vc_enable(2, 1);
3397         dsi_vc_enable(3, 1);
3398         dsi_if_enable(1);
3399         dsi_force_tx_stop_mode_io();
3400
3401         return 0;
3402 err3:
3403         dsi_complexio_uninit();
3404 err2:
3405         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3406         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3407 err1:
3408         dsi_pll_uninit();
3409 err0:
3410         return r;
3411 }
3412
3413 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3414 {
3415         /* disable interface */
3416         dsi_if_enable(0);
3417         dsi_vc_enable(0, 0);
3418         dsi_vc_enable(1, 0);
3419         dsi_vc_enable(2, 0);
3420         dsi_vc_enable(3, 0);
3421
3422         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3423         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3424         dsi_complexio_uninit();
3425         dsi_pll_uninit();
3426 }
3427
3428 static int dsi_core_init(void)
3429 {
3430         /* Autoidle */
3431         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3432
3433         /* ENWAKEUP */
3434         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3435
3436         /* SIDLEMODE smart-idle */
3437         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3438
3439         _dsi_initialize_irq();
3440
3441         return 0;
3442 }
3443
3444 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3445 {
3446         int r = 0;
3447
3448         DSSDBG("dsi_display_enable\n");
3449
3450         WARN_ON(!dsi_bus_is_locked());
3451
3452         mutex_lock(&dsi.lock);
3453
3454         r = omap_dss_start_device(dssdev);
3455         if (r) {
3456                 DSSERR("failed to start device\n");
3457                 goto err0;
3458         }
3459
3460         enable_clocks(1);
3461         dsi_enable_pll_clock(1);
3462
3463         r = _dsi_reset();
3464         if (r)
3465                 goto err1;
3466
3467         dsi_core_init();
3468
3469         r = dsi_display_init_dispc(dssdev);
3470         if (r)
3471                 goto err1;
3472
3473         r = dsi_display_init_dsi(dssdev);
3474         if (r)
3475                 goto err2;
3476
3477         mutex_unlock(&dsi.lock);
3478
3479         return 0;
3480
3481 err2:
3482         dsi_display_uninit_dispc(dssdev);
3483 err1:
3484         enable_clocks(0);
3485         dsi_enable_pll_clock(0);
3486         omap_dss_stop_device(dssdev);
3487 err0:
3488         mutex_unlock(&dsi.lock);
3489         DSSDBG("dsi_display_enable FAILED\n");
3490         return r;
3491 }
3492 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3493
3494 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3495 {
3496         DSSDBG("dsi_display_disable\n");
3497
3498         WARN_ON(!dsi_bus_is_locked());
3499
3500         mutex_lock(&dsi.lock);
3501
3502         dsi_display_uninit_dispc(dssdev);
3503
3504         dsi_display_uninit_dsi(dssdev);
3505
3506         enable_clocks(0);
3507         dsi_enable_pll_clock(0);
3508
3509         omap_dss_stop_device(dssdev);
3510
3511         mutex_unlock(&dsi.lock);
3512 }
3513 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3514
3515 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3516 {
3517         dsi.te_enabled = enable;
3518         return 0;
3519 }
3520 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3521
3522 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3523                 u32 fifo_size, enum omap_burst_size *burst_size,
3524                 u32 *fifo_low, u32 *fifo_high)
3525 {
3526         unsigned burst_size_bytes;
3527
3528         *burst_size = OMAP_DSS_BURST_16x32;
3529         burst_size_bytes = 16 * 32 / 8;
3530
3531         *fifo_high = fifo_size - burst_size_bytes;
3532         *fifo_low = fifo_size - burst_size_bytes * 2;
3533 }
3534
3535 int dsi_init_display(struct omap_dss_device *dssdev)
3536 {
3537         DSSDBG("DSI init\n");
3538
3539         /* XXX these should be figured out dynamically */
3540         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3541                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3542
3543         if (dsi.vdds_dsi_reg == NULL) {
3544                 struct regulator *vdds_dsi;
3545
3546                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3547
3548                 if (IS_ERR(vdds_dsi)) {
3549                         DSSERR("can't get VDDS_DSI regulator\n");
3550                         return PTR_ERR(vdds_dsi);
3551                 }
3552
3553                 dsi.vdds_dsi_reg = vdds_dsi;
3554         }
3555
3556         return 0;
3557 }
3558
3559 int omap_dsi_request_vc(struct omap_dss_device *dssdev, int *channel)
3560 {
3561         int i;
3562
3563         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3564                 if (!dsi.vc[i].dssdev) {
3565                         dsi.vc[i].dssdev = dssdev;
3566                         *channel = i;
3567                         return 0;
3568                 }
3569         }
3570
3571         DSSERR("cannot get VC for display %s", dssdev->name);
3572         return -ENOSPC;
3573 }
3574 EXPORT_SYMBOL(omap_dsi_request_vc);
3575
3576 int omap_dsi_set_vc_id(struct omap_dss_device *dssdev, int channel, int vc_id)
3577 {
3578         if (vc_id < 0 || vc_id > 3) {
3579                 DSSERR("VC ID out of range\n");
3580                 return -EINVAL;
3581         }
3582
3583         if (channel < 0 || channel > 3) {
3584                 DSSERR("Virtual Channel out of range\n");
3585                 return -EINVAL;
3586         }
3587
3588         if (dsi.vc[channel].dssdev != dssdev) {
3589                 DSSERR("Virtual Channel not allocated to display %s\n",
3590                         dssdev->name);
3591                 return -EINVAL;
3592         }
3593
3594         dsi.vc[channel].vc_id = vc_id;
3595
3596         return 0;
3597 }
3598 EXPORT_SYMBOL(omap_dsi_set_vc_id);
3599
3600 void omap_dsi_release_vc(struct omap_dss_device *dssdev, int channel)
3601 {
3602         if ((channel >= 0 && channel <= 3) &&
3603                 dsi.vc[channel].dssdev == dssdev) {
3604                 dsi.vc[channel].dssdev = NULL;
3605                 dsi.vc[channel].vc_id = 0;
3606         }
3607 }
3608 EXPORT_SYMBOL(omap_dsi_release_vc);
3609
3610 void dsi_wait_pll_hsdiv_dispc_active(void)
3611 {
3612         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3613                 DSSERR("%s (%s) not active\n",
3614                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
3615                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC));
3616 }
3617
3618 void dsi_wait_pll_hsdiv_dsi_active(void)
3619 {
3620         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3621                 DSSERR("%s (%s) not active\n",
3622                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
3623                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI));
3624 }
3625
3626 static void dsi_calc_clock_param_ranges(void)
3627 {
3628         dsi.regn_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGN);
3629         dsi.regm_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM);
3630         dsi.regm_dispc_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DISPC);
3631         dsi.regm_dsi_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DSI);
3632         dsi.fint_min = dss_feat_get_param_min(FEAT_PARAM_DSIPLL_FINT);
3633         dsi.fint_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_FINT);
3634         dsi.lpdiv_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_LPDIV);
3635 }
3636
3637 static int dsi_init(struct platform_device *pdev)
3638 {
3639         u32 rev;
3640         int r, i;
3641         struct resource *dsi_mem;
3642
3643         spin_lock_init(&dsi.irq_lock);
3644         spin_lock_init(&dsi.errors_lock);
3645         dsi.errors = 0;
3646
3647 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3648         spin_lock_init(&dsi.irq_stats_lock);
3649         dsi.irq_stats.last_reset = jiffies;
3650 #endif
3651
3652         mutex_init(&dsi.lock);
3653         sema_init(&dsi.bus_lock, 1);
3654
3655         dsi.workqueue = create_singlethread_workqueue("dsi");
3656         if (dsi.workqueue == NULL)
3657                 return -ENOMEM;
3658
3659         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3660                         dsi_framedone_timeout_work_callback);
3661
3662 #ifdef DSI_CATCH_MISSING_TE
3663         init_timer(&dsi.te_timer);
3664         dsi.te_timer.function = dsi_te_timeout;
3665         dsi.te_timer.data = 0;
3666 #endif
3667         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3668         if (!dsi_mem) {
3669                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3670                 r = -EINVAL;
3671                 goto err1;
3672         }
3673         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3674         if (!dsi.base) {
3675                 DSSERR("can't ioremap DSI\n");
3676                 r = -ENOMEM;
3677                 goto err1;
3678         }
3679         dsi.irq = platform_get_irq(dsi.pdev, 0);
3680         if (dsi.irq < 0) {
3681                 DSSERR("platform_get_irq failed\n");
3682                 r = -ENODEV;
3683                 goto err2;
3684         }
3685
3686         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3687                 "OMAP DSI1", dsi.pdev);
3688         if (r < 0) {
3689                 DSSERR("request_irq failed\n");
3690                 goto err2;
3691         }
3692
3693         /* DSI VCs initialization */
3694         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3695                 dsi.vc[i].mode = DSI_VC_MODE_L4;
3696                 dsi.vc[i].dssdev = NULL;
3697                 dsi.vc[i].vc_id = 0;
3698         }
3699
3700         dsi_calc_clock_param_ranges();
3701
3702         enable_clocks(1);
3703
3704         rev = dsi_read_reg(DSI_REVISION);
3705         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3706                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3707
3708         enable_clocks(0);
3709
3710         return 0;
3711 err2:
3712         iounmap(dsi.base);
3713 err1:
3714         destroy_workqueue(dsi.workqueue);
3715         return r;
3716 }
3717
3718 static void dsi_exit(void)
3719 {
3720         if (dsi.vdds_dsi_reg != NULL) {
3721                 regulator_put(dsi.vdds_dsi_reg);
3722                 dsi.vdds_dsi_reg = NULL;
3723         }
3724
3725         free_irq(dsi.irq, dsi.pdev);
3726         iounmap(dsi.base);
3727
3728         destroy_workqueue(dsi.workqueue);
3729
3730         DSSDBG("omap_dsi_exit\n");
3731 }
3732
3733 /* DSI1 HW IP initialisation */
3734 static int omap_dsi1hw_probe(struct platform_device *pdev)
3735 {
3736         int r;
3737         dsi.pdev = pdev;
3738         r = dsi_init(pdev);
3739         if (r) {
3740                 DSSERR("Failed to initialize DSI\n");
3741                 goto err_dsi;
3742         }
3743 err_dsi:
3744         return r;
3745 }
3746
3747 static int omap_dsi1hw_remove(struct platform_device *pdev)
3748 {
3749         dsi_exit();
3750         return 0;
3751 }
3752
3753 static struct platform_driver omap_dsi1hw_driver = {
3754         .probe          = omap_dsi1hw_probe,
3755         .remove         = omap_dsi1hw_remove,
3756         .driver         = {
3757                 .name   = "omapdss_dsi1",
3758                 .owner  = THIS_MODULE,
3759         },
3760 };
3761
3762 int dsi_init_platform_driver(void)
3763 {
3764         return platform_driver_register(&omap_dsi1hw_driver);
3765 }
3766
3767 void dsi_uninit_platform_driver(void)
3768 {
3769         return platform_driver_unregister(&omap_dsi1hw_driver);
3770 }