drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <plat/display.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41 #include "dss_features.h"
  42
  43 /*#define VERBOSE_IRQ*/
  44 #define DSI_CATCH_MISSING_TE
  45
  46 struct dsi_reg { u16 idx; };
  47
  48 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  49
  50 #define DSI_SZ_REGS             SZ_1K
  51 /* DSI Protocol Engine */
  52
  53 #define DSI_REVISION                    DSI_REG(0x0000)
  54 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  55 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  56 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  57 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  58 #define DSI_CTRL                        DSI_REG(0x0040)
  59 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  60 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  61 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  62 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  63 #define DSI_TIMING1                     DSI_REG(0x0058)
  64 #define DSI_TIMING2                     DSI_REG(0x005C)
  65 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  66 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  67 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  68 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  69 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  70 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  71 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  72 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  73 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  74 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  75 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  76 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  77 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  78 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  79 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  80 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  83 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  84 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  85 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  86
  87 /* DSIPHY_SCP */
  88
  89 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  90 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  91 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  92 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  93
  94 /* DSI_PLL_CTRL_SCP */
  95
  96 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  97 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  98 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  99 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 100 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 101
 102 #define REG_GET(idx, start, end) \
 103         FLD_GET(dsi_read_reg(idx), start, end)
 104
 105 #define REG_FLD_MOD(idx, val, start, end) \
 106         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 107
 108 /* Global interrupts */
 109 #define DSI_IRQ_VC0             (1 << 0)
 110 #define DSI_IRQ_VC1             (1 << 1)
 111 #define DSI_IRQ_VC2             (1 << 2)
 112 #define DSI_IRQ_VC3             (1 << 3)
 113 #define DSI_IRQ_WAKEUP          (1 << 4)
 114 #define DSI_IRQ_RESYNC          (1 << 5)
 115 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 116 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 117 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 118 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 119 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 120 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 121 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 122 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 123 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 124 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 125 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 126 #define DSI_IRQ_ERROR_MASK \
 127         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 128         DSI_IRQ_TA_TIMEOUT)
 129 #define DSI_IRQ_CHANNEL_MASK    0xf
 130
 131 /* Virtual channel interrupts */
 132 #define DSI_VC_IRQ_CS           (1 << 0)
 133 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 134 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 135 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 136 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 137 #define DSI_VC_IRQ_BTA          (1 << 5)
 138 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 139 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 140 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 141 #define DSI_VC_IRQ_ERROR_MASK \
 142         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 143         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 144         DSI_VC_IRQ_FIFO_TX_UDF)
 145
 146 /* ComplexIO interrupts */
 147 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 148 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 149 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 150 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 151 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 152 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 153 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 154 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 155 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 156 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 157 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 158 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 167 #define DSI_CIO_IRQ_ERROR_MASK \
 168         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 169          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 170          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 171          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 174          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 175
 176 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 177 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 178 #define DSI_DT_DCS_READ                 0x06
 179 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 180 #define DSI_DT_NULL_PACKET              0x09
 181 #define DSI_DT_DCS_LONG_WRITE           0x39
 182
 183 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 184 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 185 #define DSI_DT_RX_SHORT_READ_1          0x21
 186 #define DSI_DT_RX_SHORT_READ_2          0x22
 187
 188 #define FINT_MAX 2100000
 189 #define FINT_MIN 750000
 190 #define REGN_MAX (1 << 7)
 191 #define REGM_MAX ((1 << 11) - 1)
 192 #define REGM_DISPC_MAX (1 << 4)
 193 #define REGM_DSI_MAX (1 << 4)
 194 #define LP_DIV_MAX ((1 << 13) - 1)
 195
 196 enum fifo_size {
 197         DSI_FIFO_SIZE_0         = 0,
 198         DSI_FIFO_SIZE_32        = 1,
 199         DSI_FIFO_SIZE_64        = 2,
 200         DSI_FIFO_SIZE_96        = 3,
 201         DSI_FIFO_SIZE_128       = 4,
 202 };
 203
 204 enum dsi_vc_mode {
 205         DSI_VC_MODE_L4 = 0,
 206         DSI_VC_MODE_VP,
 207 };
 208
 209 struct dsi_update_region {
 210         u16 x, y, w, h;
 211         struct omap_dss_device *device;
 212 };
 213
 214 struct dsi_irq_stats {
 215         unsigned long last_reset;
 216         unsigned irq_count;
 217         unsigned dsi_irqs[32];
 218         unsigned vc_irqs[4][32];
 219         unsigned cio_irqs[32];
 220 };
 221
 222 static struct
 223 {
 224         struct platform_device *pdev;
 225         void __iomem    *base;
 226         int irq;
 227
 228         struct dsi_clock_info current_cinfo;
 229
 230         struct regulator *vdds_dsi_reg;
 231
 232         struct {
 233                 enum dsi_vc_mode mode;
 234                 struct omap_dss_device *dssdev;
 235                 enum fifo_size fifo_size;
 236                 int vc_id;
 237         } vc[4];
 238
 239         struct mutex lock;
 240         struct semaphore bus_lock;
 241
 242         unsigned pll_locked;
 243
 244         struct completion bta_completion;
 245         void (*bta_callback)(void);
 246
 247         int update_channel;
 248         struct dsi_update_region update_region;
 249
 250         bool te_enabled;
 251
 252         struct workqueue_struct *workqueue;
 253
 254         void (*framedone_callback)(int, void *);
 255         void *framedone_data;
 256
 257         struct delayed_work framedone_timeout_work;
 258
 259 #ifdef DSI_CATCH_MISSING_TE
 260         struct timer_list te_timer;
 261 #endif
 262
 263         unsigned long cache_req_pck;
 264         unsigned long cache_clk_freq;
 265         struct dsi_clock_info cache_cinfo;
 266
 267         u32             errors;
 268         spinlock_t      errors_lock;
 269 #ifdef DEBUG
 270         ktime_t perf_setup_time;
 271         ktime_t perf_start_time;
 272 #endif
 273         int debug_read;
 274         int debug_write;
 275
 276 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 277         spinlock_t irq_stats_lock;
 278         struct dsi_irq_stats irq_stats;
 279 #endif
 280 } dsi;
 281
 282 #ifdef DEBUG
 283 static unsigned int dsi_perf;
 284 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 285 #endif
 286
 287 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 288 {
 289         __raw_writel(val, dsi.base + idx.idx);
 290 }
 291
 292 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 293 {
 294         return __raw_readl(dsi.base + idx.idx);
 295 }
 296
 297
 298 void dsi_save_context(void)
 299 {
 300 }
 301
 302 void dsi_restore_context(void)
 303 {
 304 }
 305
 306 void dsi_bus_lock(void)
 307 {
 308         down(&dsi.bus_lock);
 309 }
 310 EXPORT_SYMBOL(dsi_bus_lock);
 311
 312 void dsi_bus_unlock(void)
 313 {
 314         up(&dsi.bus_lock);
 315 }
 316 EXPORT_SYMBOL(dsi_bus_unlock);
 317
 318 static bool dsi_bus_is_locked(void)
 319 {
 320         return dsi.bus_lock.count == 0;
 321 }
 322
 323 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 324                 int value)
 325 {
 326         int t = 100000;
 327
 328         while (REG_GET(idx, bitnum, bitnum) != value) {
 329                 if (--t == 0)
 330                         return !value;
 331         }
 332
 333         return value;
 334 }
 335
 336 #ifdef DEBUG
 337 static void dsi_perf_mark_setup(void)
 338 {
 339         dsi.perf_setup_time = ktime_get();
 340 }
 341
 342 static void dsi_perf_mark_start(void)
 343 {
 344         dsi.perf_start_time = ktime_get();
 345 }
 346
 347 static void dsi_perf_show(const char *name)
 348 {
 349         ktime_t t, setup_time, trans_time;
 350         u32 total_bytes;
 351         u32 setup_us, trans_us, total_us;
 352
 353         if (!dsi_perf)
 354                 return;
 355
 356         t = ktime_get();
 357
 358         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 359         setup_us = (u32)ktime_to_us(setup_time);
 360         if (setup_us == 0)
 361                 setup_us = 1;
 362
 363         trans_time = ktime_sub(t, dsi.perf_start_time);
 364         trans_us = (u32)ktime_to_us(trans_time);
 365         if (trans_us == 0)
 366                 trans_us = 1;
 367
 368         total_us = setup_us + trans_us;
 369
 370         total_bytes = dsi.update_region.w *
 371                 dsi.update_region.h *
 372                 dsi.update_region.device->ctrl.pixel_size / 8;
 373
 374         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 375                         "%u bytes, %u kbytes/sec\n",
 376                         name,
 377                         setup_us,
 378                         trans_us,
 379                         total_us,
 380                         1000*1000 / total_us,
 381                         total_bytes,
 382                         total_bytes * 1000 / total_us);
 383 }
 384 #else
 385 #define dsi_perf_mark_setup()
 386 #define dsi_perf_mark_start()
 387 #define dsi_perf_show(x)
 388 #endif
 389
 390 static void print_irq_status(u32 status)
 391 {
 392 #ifndef VERBOSE_IRQ
 393         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 394                 return;
 395 #endif
 396         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 397
 398 #define PIS(x) \
 399         if (status & DSI_IRQ_##x) \
 400                 printk(#x " ");
 401 #ifdef VERBOSE_IRQ
 402         PIS(VC0);
 403         PIS(VC1);
 404         PIS(VC2);
 405         PIS(VC3);
 406 #endif
 407         PIS(WAKEUP);
 408         PIS(RESYNC);
 409         PIS(PLL_LOCK);
 410         PIS(PLL_UNLOCK);
 411         PIS(PLL_RECALL);
 412         PIS(COMPLEXIO_ERR);
 413         PIS(HS_TX_TIMEOUT);
 414         PIS(LP_RX_TIMEOUT);
 415         PIS(TE_TRIGGER);
 416         PIS(ACK_TRIGGER);
 417         PIS(SYNC_LOST);
 418         PIS(LDO_POWER_GOOD);
 419         PIS(TA_TIMEOUT);
 420 #undef PIS
 421
 422         printk("\n");
 423 }
 424
 425 static void print_irq_status_vc(int channel, u32 status)
 426 {
 427 #ifndef VERBOSE_IRQ
 428         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 429                 return;
 430 #endif
 431         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 432
 433 #define PIS(x) \
 434         if (status & DSI_VC_IRQ_##x) \
 435                 printk(#x " ");
 436         PIS(CS);
 437         PIS(ECC_CORR);
 438 #ifdef VERBOSE_IRQ
 439         PIS(PACKET_SENT);
 440 #endif
 441         PIS(FIFO_TX_OVF);
 442         PIS(FIFO_RX_OVF);
 443         PIS(BTA);
 444         PIS(ECC_NO_CORR);
 445         PIS(FIFO_TX_UDF);
 446         PIS(PP_BUSY_CHANGE);
 447 #undef PIS
 448         printk("\n");
 449 }
 450
 451 static void print_irq_status_cio(u32 status)
 452 {
 453         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 454
 455 #define PIS(x) \
 456         if (status & DSI_CIO_IRQ_##x) \
 457                 printk(#x " ");
 458         PIS(ERRSYNCESC1);
 459         PIS(ERRSYNCESC2);
 460         PIS(ERRSYNCESC3);
 461         PIS(ERRESC1);
 462         PIS(ERRESC2);
 463         PIS(ERRESC3);
 464         PIS(ERRCONTROL1);
 465         PIS(ERRCONTROL2);
 466         PIS(ERRCONTROL3);
 467         PIS(STATEULPS1);
 468         PIS(STATEULPS2);
 469         PIS(STATEULPS3);
 470         PIS(ERRCONTENTIONLP0_1);
 471         PIS(ERRCONTENTIONLP1_1);
 472         PIS(ERRCONTENTIONLP0_2);
 473         PIS(ERRCONTENTIONLP1_2);
 474         PIS(ERRCONTENTIONLP0_3);
 475         PIS(ERRCONTENTIONLP1_3);
 476         PIS(ULPSACTIVENOT_ALL0);
 477         PIS(ULPSACTIVENOT_ALL1);
 478 #undef PIS
 479
 480         printk("\n");
 481 }
 482
 483 static int debug_irq;
 484
 485 /* called from dss */
 486 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 487 {
 488         u32 irqstatus, vcstatus, ciostatus;
 489         int i;
 490
 491         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 492
 493         /* IRQ is not for us */
 494         if (!irqstatus)
 495                 return IRQ_NONE;
 496
 497 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 498         spin_lock(&dsi.irq_stats_lock);
 499         dsi.irq_stats.irq_count++;
 500         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 501 #endif
 502
 503         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 504                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 505                 print_irq_status(irqstatus);
 506                 spin_lock(&dsi.errors_lock);
 507                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 508                 spin_unlock(&dsi.errors_lock);
 509         } else if (debug_irq) {
 510                 print_irq_status(irqstatus);
 511         }
 512
 513 #ifdef DSI_CATCH_MISSING_TE
 514         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 515                 del_timer(&dsi.te_timer);
 516 #endif
 517
 518         for (i = 0; i < 4; ++i) {
 519                 if ((irqstatus & (1<<i)) == 0)
 520                         continue;
 521
 522                 vcstatus = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 523
 524 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 525                 dss_collect_irq_stats(vcstatus, dsi.irq_stats.vc_irqs[i]);
 526 #endif
 527
 528                 if (vcstatus & DSI_VC_IRQ_BTA) {
 529                         complete(&dsi.bta_completion);
 530
 531                         if (dsi.bta_callback)
 532                                 dsi.bta_callback();
 533                 }
 534
 535                 if (vcstatus & DSI_VC_IRQ_ERROR_MASK) {
 536                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 537                                        i, vcstatus);
 538                         print_irq_status_vc(i, vcstatus);
 539                 } else if (debug_irq) {
 540                         print_irq_status_vc(i, vcstatus);
 541                 }
 542
 543                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus);
 544                 /* flush posted write */
 545                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 546         }
 547
 548         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 549                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 550
 551 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 552                 dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 553 #endif
 554
 555                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 556                 /* flush posted write */
 557                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 558
 559                 if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 560                         DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 561                         print_irq_status_cio(ciostatus);
 562                 } else if (debug_irq) {
 563                         print_irq_status_cio(ciostatus);
 564                 }
 565         }
 566
 567         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 568         /* flush posted write */
 569         dsi_read_reg(DSI_IRQSTATUS);
 570
 571 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 572         spin_unlock(&dsi.irq_stats_lock);
 573 #endif
 574         return IRQ_HANDLED;
 575 }
 576
 577 static void _dsi_initialize_irq(void)
 578 {
 579         u32 l;
 580         int i;
 581
 582         /* disable all interrupts */
 583         dsi_write_reg(DSI_IRQENABLE, 0);
 584         for (i = 0; i < 4; ++i)
 585                 dsi_write_reg(DSI_VC_IRQENABLE(i), 0);
 586         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, 0);
 587
 588         /* clear interrupt status */
 589         l = dsi_read_reg(DSI_IRQSTATUS);
 590         dsi_write_reg(DSI_IRQSTATUS, l & ~DSI_IRQ_CHANNEL_MASK);
 591
 592         for (i = 0; i < 4; ++i) {
 593                 l = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 594                 dsi_write_reg(DSI_VC_IRQSTATUS(i), l);
 595         }
 596
 597         l = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 598         dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, l);
 599
 600         /* enable error irqs */
 601         l = DSI_IRQ_ERROR_MASK;
 602 #ifdef DSI_CATCH_MISSING_TE
 603         l |= DSI_IRQ_TE_TRIGGER;
 604 #endif
 605         dsi_write_reg(DSI_IRQENABLE, l);
 606
 607         l = DSI_VC_IRQ_ERROR_MASK;
 608         for (i = 0; i < 4; ++i)
 609                 dsi_write_reg(DSI_VC_IRQENABLE(i), l);
 610
 611         l = DSI_CIO_IRQ_ERROR_MASK;
 612         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, l);
 613 }
 614
 615 static u32 dsi_get_errors(void)
 616 {
 617         unsigned long flags;
 618         u32 e;
 619         spin_lock_irqsave(&dsi.errors_lock, flags);
 620         e = dsi.errors;
 621         dsi.errors = 0;
 622         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 623         return e;
 624 }
 625
 626 static void dsi_vc_enable_bta_irq(int channel)
 627 {
 628         u32 l;
 629
 630         dsi_write_reg(DSI_VC_IRQSTATUS(channel), DSI_VC_IRQ_BTA);
 631
 632         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 633         l |= DSI_VC_IRQ_BTA;
 634         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 635 }
 636
 637 static void dsi_vc_disable_bta_irq(int channel)
 638 {
 639         u32 l;
 640
 641         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 642         l &= ~DSI_VC_IRQ_BTA;
 643         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 644 }
 645
 646 /* DSI func clock. this could also be dsi_pll_hsdiv_dsi_clk */
 647 static inline void enable_clocks(bool enable)
 648 {
 649         if (enable)
 650                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 651         else
 652                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 653 }
 654
 655 /* source clock for DSI PLL. this could also be PCLKFREE */
 656 static inline void dsi_enable_pll_clock(bool enable)
 657 {
 658         if (enable)
 659                 dss_clk_enable(DSS_CLK_SYSCK);
 660         else
 661                 dss_clk_disable(DSS_CLK_SYSCK);
 662
 663         if (enable && dsi.pll_locked) {
 664                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 665                         DSSERR("cannot lock PLL when enabling clocks\n");
 666         }
 667 }
 668
 669 #ifdef DEBUG
 670 static void _dsi_print_reset_status(void)
 671 {
 672         u32 l;
 673
 674         if (!dss_debug)
 675                 return;
 676
 677         /* A dummy read using the SCP interface to any DSIPHY register is
 678          * required after DSIPHY reset to complete the reset of the DSI complex
 679          * I/O. */
 680         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 681
 682         printk(KERN_DEBUG "DSI resets: ");
 683
 684         l = dsi_read_reg(DSI_PLL_STATUS);
 685         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 686
 687         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 688         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 689
 690         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 691         printk("PHY (%x, %d, %d, %d)\n",
 692                         FLD_GET(l, 28, 26),
 693                         FLD_GET(l, 29, 29),
 694                         FLD_GET(l, 30, 30),
 695                         FLD_GET(l, 31, 31));
 696 }
 697 #else
 698 #define _dsi_print_reset_status()
 699 #endif
 700
 701 static inline int dsi_if_enable(bool enable)
 702 {
 703         DSSDBG("dsi_if_enable(%d)\n", enable);
 704
 705         enable = enable ? 1 : 0;
 706         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 707
 708         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 709                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 710                         return -EIO;
 711         }
 712
 713         return 0;
 714 }
 715
 716 unsigned long dsi_get_pll_hsdiv_dispc_rate(void)
 717 {
 718         return dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk;
 719 }
 720
 721 static unsigned long dsi_get_pll_hsdiv_dsi_rate(void)
 722 {
 723         return dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk;
 724 }
 725
 726 static unsigned long dsi_get_txbyteclkhs(void)
 727 {
 728         return dsi.current_cinfo.clkin4ddr / 16;
 729 }
 730
 731 static unsigned long dsi_fclk_rate(void)
 732 {
 733         unsigned long r;
 734
 735         if (dss_get_dsi_clk_source() == DSS_CLK_SRC_FCK) {
 736                 /* DSI FCLK source is DSS_CLK_FCK */
 737                 r = dss_clk_get_rate(DSS_CLK_FCK);
 738         } else {
 739                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
 740                 r = dsi_get_pll_hsdiv_dsi_rate();
 741         }
 742
 743         return r;
 744 }
 745
 746 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
 747 {
 748         unsigned long dsi_fclk;
 749         unsigned lp_clk_div;
 750         unsigned long lp_clk;
 751
 752         lp_clk_div = dssdev->phy.dsi.div.lp_clk_div;
 753
 754         if (lp_clk_div == 0 || lp_clk_div > LP_DIV_MAX)
 755                 return -EINVAL;
 756
 757         dsi_fclk = dsi_fclk_rate();
 758
 759         lp_clk = dsi_fclk / 2 / lp_clk_div;
 760
 761         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
 762         dsi.current_cinfo.lp_clk = lp_clk;
 763         dsi.current_cinfo.lp_clk_div = lp_clk_div;
 764
 765         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
 766
 767         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
 768                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
 769
 770         return 0;
 771 }
 772
 773
 774 enum dsi_pll_power_state {
 775         DSI_PLL_POWER_OFF       = 0x0,
 776         DSI_PLL_POWER_ON_HSCLK  = 0x1,
 777         DSI_PLL_POWER_ON_ALL    = 0x2,
 778         DSI_PLL_POWER_ON_DIV    = 0x3,
 779 };
 780
 781 static int dsi_pll_power(enum dsi_pll_power_state state)
 782 {
 783         int t = 0;
 784
 785         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
 786
 787         /* PLL_PWR_STATUS */
 788         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
 789                 if (++t > 1000) {
 790                         DSSERR("Failed to set DSI PLL power mode to %d\n",
 791                                         state);
 792                         return -ENODEV;
 793                 }
 794                 udelay(1);
 795         }
 796
 797         return 0;
 798 }
 799
 800 /* calculate clock rates using dividers in cinfo */
 801 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
 802                 struct dsi_clock_info *cinfo)
 803 {
 804         if (cinfo->regn == 0 || cinfo->regn > REGN_MAX)
 805                 return -EINVAL;
 806
 807         if (cinfo->regm == 0 || cinfo->regm > REGM_MAX)
 808                 return -EINVAL;
 809
 810         if (cinfo->regm_dispc > REGM_DISPC_MAX)
 811                 return -EINVAL;
 812
 813         if (cinfo->regm_dsi > REGM_DSI_MAX)
 814                 return -EINVAL;
 815
 816         if (cinfo->use_sys_clk) {
 817                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
 818                 /* XXX it is unclear if highfreq should be used
 819                  * with DSS_SYS_CLK source also */
 820                 cinfo->highfreq = 0;
 821         } else {
 822                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
 823
 824                 if (cinfo->clkin < 32000000)
 825                         cinfo->highfreq = 0;
 826                 else
 827                         cinfo->highfreq = 1;
 828         }
 829
 830         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
 831
 832         if (cinfo->fint > FINT_MAX || cinfo->fint < FINT_MIN)
 833                 return -EINVAL;
 834
 835         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
 836
 837         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
 838                 return -EINVAL;
 839
 840         if (cinfo->regm_dispc > 0)
 841                 cinfo->dsi_pll_hsdiv_dispc_clk =
 842                         cinfo->clkin4ddr / cinfo->regm_dispc;
 843         else
 844                 cinfo->dsi_pll_hsdiv_dispc_clk = 0;
 845
 846         if (cinfo->regm_dsi > 0)
 847                 cinfo->dsi_pll_hsdiv_dsi_clk =
 848                         cinfo->clkin4ddr / cinfo->regm_dsi;
 849         else
 850                 cinfo->dsi_pll_hsdiv_dsi_clk = 0;
 851
 852         return 0;
 853 }
 854
 855 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
 856                 struct dsi_clock_info *dsi_cinfo,
 857                 struct dispc_clock_info *dispc_cinfo)
 858 {
 859         struct dsi_clock_info cur, best;
 860         struct dispc_clock_info best_dispc;
 861         int min_fck_per_pck;
 862         int match = 0;
 863         unsigned long dss_sys_clk, max_dss_fck;
 864
 865         dss_sys_clk = dss_clk_get_rate(DSS_CLK_SYSCK);
 866
 867         max_dss_fck = dss_feat_get_max_dss_fck();
 868
 869         if (req_pck == dsi.cache_req_pck &&
 870                         dsi.cache_cinfo.clkin == dss_sys_clk) {
 871                 DSSDBG("DSI clock info found from cache\n");
 872                 *dsi_cinfo = dsi.cache_cinfo;
 873                 dispc_find_clk_divs(is_tft, req_pck,
 874                         dsi_cinfo->dsi_pll_hsdiv_dispc_clk, dispc_cinfo);
 875                 return 0;
 876         }
 877
 878         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
 879
 880         if (min_fck_per_pck &&
 881                 req_pck * min_fck_per_pck > max_dss_fck) {
 882                 DSSERR("Requested pixel clock not possible with the current "
 883                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
 884                                 "the constraint off.\n");
 885                 min_fck_per_pck = 0;
 886         }
 887
 888         DSSDBG("dsi_pll_calc\n");
 889
 890 retry:
 891         memset(&best, 0, sizeof(best));
 892         memset(&best_dispc, 0, sizeof(best_dispc));
 893
 894         memset(&cur, 0, sizeof(cur));
 895         cur.clkin = dss_sys_clk;
 896         cur.use_sys_clk = 1;
 897         cur.highfreq = 0;
 898
 899         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
 900         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
 901         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
 902         for (cur.regn = 1; cur.regn < REGN_MAX; ++cur.regn) {
 903                 if (cur.highfreq == 0)
 904                         cur.fint = cur.clkin / cur.regn;
 905                 else
 906                         cur.fint = cur.clkin / (2 * cur.regn);
 907
 908                 if (cur.fint > FINT_MAX || cur.fint < FINT_MIN)
 909                         continue;
 910
 911                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
 912                 for (cur.regm = 1; cur.regm < REGM_MAX; ++cur.regm) {
 913                         unsigned long a, b;
 914
 915                         a = 2 * cur.regm * (cur.clkin/1000);
 916                         b = cur.regn * (cur.highfreq + 1);
 917                         cur.clkin4ddr = a / b * 1000;
 918
 919                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
 920                                 break;
 921
 922                         /* dsi_pll_hsdiv_dispc_clk(MHz) =
 923                          * DSIPHY(MHz) / regm_dispc  < 173MHz/186Mhz */
 924                         for (cur.regm_dispc = 1; cur.regm_dispc < REGM_DISPC_MAX;
 925                                         ++cur.regm_dispc) {
 926                                 struct dispc_clock_info cur_dispc;
 927                                 cur.dsi_pll_hsdiv_dispc_clk =
 928                                         cur.clkin4ddr / cur.regm_dispc;
 929
 930                                 /* this will narrow down the search a bit,
 931                                  * but still give pixclocks below what was
 932                                  * requested */
 933                                 if (cur.dsi_pll_hsdiv_dispc_clk  < req_pck)
 934                                         break;
 935
 936                                 if (cur.dsi_pll_hsdiv_dispc_clk > max_dss_fck)
 937                                         continue;
 938
 939                                 if (min_fck_per_pck &&
 940                                         cur.dsi_pll_hsdiv_dispc_clk <
 941                                                 req_pck * min_fck_per_pck)
 942                                         continue;
 943
 944                                 match = 1;
 945
 946                                 dispc_find_clk_divs(is_tft, req_pck,
 947                                                 cur.dsi_pll_hsdiv_dispc_clk,
 948                                                 &cur_dispc);
 949
 950                                 if (abs(cur_dispc.pck - req_pck) <
 951                                                 abs(best_dispc.pck - req_pck)) {
 952                                         best = cur;
 953                                         best_dispc = cur_dispc;
 954
 955                                         if (cur_dispc.pck == req_pck)
 956                                                 goto found;
 957                                 }
 958                         }
 959                 }
 960         }
 961 found:
 962         if (!match) {
 963                 if (min_fck_per_pck) {
 964                         DSSERR("Could not find suitable clock settings.\n"
 965                                         "Turning FCK/PCK constraint off and"
 966                                         "trying again.\n");
 967                         min_fck_per_pck = 0;
 968                         goto retry;
 969                 }
 970
 971                 DSSERR("Could not find suitable clock settings.\n");
 972
 973                 return -EINVAL;
 974         }
 975
 976         /* dsi_pll_hsdiv_dsi_clk (regm_dsi) is not used */
 977         best.regm_dsi = 0;
 978         best.dsi_pll_hsdiv_dsi_clk = 0;
 979
 980         if (dsi_cinfo)
 981                 *dsi_cinfo = best;
 982         if (dispc_cinfo)
 983                 *dispc_cinfo = best_dispc;
 984
 985         dsi.cache_req_pck = req_pck;
 986         dsi.cache_clk_freq = 0;
 987         dsi.cache_cinfo = best;
 988
 989         return 0;
 990 }
 991
 992 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
 993 {
 994         int r = 0;
 995         u32 l;
 996         int f;
 997
 998         DSSDBGF();
 999
1000         dsi.current_cinfo.fint = cinfo->fint;
1001         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1002         dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk =
1003                         cinfo->dsi_pll_hsdiv_dispc_clk;
1004         dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk =
1005                         cinfo->dsi_pll_hsdiv_dsi_clk;
1006
1007         dsi.current_cinfo.regn = cinfo->regn;
1008         dsi.current_cinfo.regm = cinfo->regm;
1009         dsi.current_cinfo.regm_dispc = cinfo->regm_dispc;
1010         dsi.current_cinfo.regm_dsi = cinfo->regm_dsi;
1011
1012         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1013
1014         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1015                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree",
1016                         cinfo->clkin,
1017                         cinfo->highfreq);
1018
1019         /* DSIPHY == CLKIN4DDR */
1020         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1021                         cinfo->regm,
1022                         cinfo->regn,
1023                         cinfo->clkin,
1024                         cinfo->highfreq + 1,
1025                         cinfo->clkin4ddr);
1026
1027         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1028                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1029
1030         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1031
1032         DSSDBG("regm_dispc = %d, %s (%s) = %lu\n", cinfo->regm_dispc,
1033                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1034                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1035                 cinfo->dsi_pll_hsdiv_dispc_clk);
1036         DSSDBG("regm_dsi = %d, %s (%s) = %lu\n", cinfo->regm_dsi,
1037                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1038                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1039                 cinfo->dsi_pll_hsdiv_dsi_clk);
1040
1041         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1042
1043         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1044         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1045         l = FLD_MOD(l, cinfo->regn - 1, 7, 1);  /* DSI_PLL_REGN */
1046         l = FLD_MOD(l, cinfo->regm, 18, 8);     /* DSI_PLL_REGM */
1047         l = FLD_MOD(l, cinfo->regm_dispc > 0 ? cinfo->regm_dispc - 1 : 0,
1048                         22, 19);                /* DSI_CLOCK_DIV */
1049         l = FLD_MOD(l, cinfo->regm_dsi > 0 ? cinfo->regm_dsi - 1 : 0,
1050                         26, 23);                /* DSIPROTO_CLOCK_DIV */
1051         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1052
1053         BUG_ON(cinfo->fint < 750000 || cinfo->fint > 2100000);
1054         if (cinfo->fint < 1000000)
1055                 f = 0x3;
1056         else if (cinfo->fint < 1250000)
1057                 f = 0x4;
1058         else if (cinfo->fint < 1500000)
1059                 f = 0x5;
1060         else if (cinfo->fint < 1750000)
1061                 f = 0x6;
1062         else
1063                 f = 0x7;
1064
1065         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1066         l = FLD_MOD(l, f, 4, 1);                /* DSI_PLL_FREQSEL */
1067         l = FLD_MOD(l, cinfo->use_sys_clk ? 0 : 1,
1068                         11, 11);                /* DSI_PLL_CLKSEL */
1069         l = FLD_MOD(l, cinfo->highfreq,
1070                         12, 12);                /* DSI_PLL_HIGHFREQ */
1071         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1072         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1073         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1074         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1075
1076         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1077
1078         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1079                 DSSERR("dsi pll go bit not going down.\n");
1080                 r = -EIO;
1081                 goto err;
1082         }
1083
1084         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1085                 DSSERR("cannot lock PLL\n");
1086                 r = -EIO;
1087                 goto err;
1088         }
1089
1090         dsi.pll_locked = 1;
1091
1092         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1093         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1094         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1095         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1096         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1097         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1098         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1099         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1100         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1101         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1102         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1103         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1104         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1105         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1106         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1107         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1108
1109         DSSDBG("PLL config done\n");
1110 err:
1111         return r;
1112 }
1113
1114 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1115                 bool enable_hsdiv)
1116 {
1117         int r = 0;
1118         enum dsi_pll_power_state pwstate;
1119
1120         DSSDBG("PLL init\n");
1121
1122         enable_clocks(1);
1123         dsi_enable_pll_clock(1);
1124
1125         r = regulator_enable(dsi.vdds_dsi_reg);
1126         if (r)
1127                 goto err0;
1128
1129         /* XXX PLL does not come out of reset without this... */
1130         dispc_pck_free_enable(1);
1131
1132         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1133                 DSSERR("PLL not coming out of reset.\n");
1134                 r = -ENODEV;
1135                 dispc_pck_free_enable(0);
1136                 goto err1;
1137         }
1138
1139         /* XXX ... but if left on, we get problems when planes do not
1140          * fill the whole display. No idea about this */
1141         dispc_pck_free_enable(0);
1142
1143         if (enable_hsclk && enable_hsdiv)
1144                 pwstate = DSI_PLL_POWER_ON_ALL;
1145         else if (enable_hsclk)
1146                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1147         else if (enable_hsdiv)
1148                 pwstate = DSI_PLL_POWER_ON_DIV;
1149         else
1150                 pwstate = DSI_PLL_POWER_OFF;
1151
1152         r = dsi_pll_power(pwstate);
1153
1154         if (r)
1155                 goto err1;
1156
1157         DSSDBG("PLL init done\n");
1158
1159         return 0;
1160 err1:
1161         regulator_disable(dsi.vdds_dsi_reg);
1162 err0:
1163         enable_clocks(0);
1164         dsi_enable_pll_clock(0);
1165         return r;
1166 }
1167
1168 void dsi_pll_uninit(void)
1169 {
1170         enable_clocks(0);
1171         dsi_enable_pll_clock(0);
1172
1173         dsi.pll_locked = 0;
1174         dsi_pll_power(DSI_PLL_POWER_OFF);
1175         regulator_disable(dsi.vdds_dsi_reg);
1176         DSSDBG("PLL uninit done\n");
1177 }
1178
1179 void dsi_dump_clocks(struct seq_file *s)
1180 {
1181         int clksel;
1182         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1183         enum dss_clk_source dispc_clk_src, dsi_clk_src;
1184
1185         dispc_clk_src = dss_get_dispc_clk_source();
1186         dsi_clk_src = dss_get_dsi_clk_source();
1187
1188         enable_clocks(1);
1189
1190         clksel = REG_GET(DSI_PLL_CONFIGURATION2, 11, 11);
1191
1192         seq_printf(s,   "- DSI PLL -\n");
1193
1194         seq_printf(s,   "dsi pll source = %s\n",
1195                         clksel == 0 ?
1196                         "dss_sys_clk" : "pclkfree");
1197
1198         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1199
1200         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1201                         cinfo->clkin4ddr, cinfo->regm);
1202
1203         seq_printf(s,   "%s (%s)\t%-16luregm_dispc %u\t(%s)\n",
1204                         dss_get_generic_clk_source_name(dispc_clk_src),
1205                         dss_feat_get_clk_source_name(dispc_clk_src),
1206                         cinfo->dsi_pll_hsdiv_dispc_clk,
1207                         cinfo->regm_dispc,
1208                         dispc_clk_src == DSS_CLK_SRC_FCK ?
1209                         "off" : "on");
1210
1211         seq_printf(s,   "%s (%s)\t%-16luregm_dsi %u\t(%s)\n",
1212                         dss_get_generic_clk_source_name(dsi_clk_src),
1213                         dss_feat_get_clk_source_name(dsi_clk_src),
1214                         cinfo->dsi_pll_hsdiv_dsi_clk,
1215                         cinfo->regm_dsi,
1216                         dsi_clk_src == DSS_CLK_SRC_FCK ?
1217                         "off" : "on");
1218
1219         seq_printf(s,   "- DSI -\n");
1220
1221         seq_printf(s,   "dsi fclk source = %s (%s)\n",
1222                         dss_get_generic_clk_source_name(dsi_clk_src),
1223                         dss_feat_get_clk_source_name(dsi_clk_src));
1224
1225         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1226
1227         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1228                         cinfo->clkin4ddr / 4);
1229
1230         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1231
1232         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1233
1234         seq_printf(s,   "VP_CLK\t\t%lu\n"
1235                         "VP_PCLK\t\t%lu\n",
1236                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1237                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1238
1239         enable_clocks(0);
1240 }
1241
1242 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1243 void dsi_dump_irqs(struct seq_file *s)
1244 {
1245         unsigned long flags;
1246         struct dsi_irq_stats stats;
1247
1248         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1249
1250         stats = dsi.irq_stats;
1251         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1252         dsi.irq_stats.last_reset = jiffies;
1253
1254         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1255
1256         seq_printf(s, "period %u ms\n",
1257                         jiffies_to_msecs(jiffies - stats.last_reset));
1258
1259         seq_printf(s, "irqs %d\n", stats.irq_count);
1260 #define PIS(x) \
1261         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1262
1263         seq_printf(s, "-- DSI interrupts --\n");
1264         PIS(VC0);
1265         PIS(VC1);
1266         PIS(VC2);
1267         PIS(VC3);
1268         PIS(WAKEUP);
1269         PIS(RESYNC);
1270         PIS(PLL_LOCK);
1271         PIS(PLL_UNLOCK);
1272         PIS(PLL_RECALL);
1273         PIS(COMPLEXIO_ERR);
1274         PIS(HS_TX_TIMEOUT);
1275         PIS(LP_RX_TIMEOUT);
1276         PIS(TE_TRIGGER);
1277         PIS(ACK_TRIGGER);
1278         PIS(SYNC_LOST);
1279         PIS(LDO_POWER_GOOD);
1280         PIS(TA_TIMEOUT);
1281 #undef PIS
1282
1283 #define PIS(x) \
1284         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1285                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1286                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1287                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1288                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1289
1290         seq_printf(s, "-- VC interrupts --\n");
1291         PIS(CS);
1292         PIS(ECC_CORR);
1293         PIS(PACKET_SENT);
1294         PIS(FIFO_TX_OVF);
1295         PIS(FIFO_RX_OVF);
1296         PIS(BTA);
1297         PIS(ECC_NO_CORR);
1298         PIS(FIFO_TX_UDF);
1299         PIS(PP_BUSY_CHANGE);
1300 #undef PIS
1301
1302 #define PIS(x) \
1303         seq_printf(s, "%-20s %10d\n", #x, \
1304                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1305
1306         seq_printf(s, "-- CIO interrupts --\n");
1307         PIS(ERRSYNCESC1);
1308         PIS(ERRSYNCESC2);
1309         PIS(ERRSYNCESC3);
1310         PIS(ERRESC1);
1311         PIS(ERRESC2);
1312         PIS(ERRESC3);
1313         PIS(ERRCONTROL1);
1314         PIS(ERRCONTROL2);
1315         PIS(ERRCONTROL3);
1316         PIS(STATEULPS1);
1317         PIS(STATEULPS2);
1318         PIS(STATEULPS3);
1319         PIS(ERRCONTENTIONLP0_1);
1320         PIS(ERRCONTENTIONLP1_1);
1321         PIS(ERRCONTENTIONLP0_2);
1322         PIS(ERRCONTENTIONLP1_2);
1323         PIS(ERRCONTENTIONLP0_3);
1324         PIS(ERRCONTENTIONLP1_3);
1325         PIS(ULPSACTIVENOT_ALL0);
1326         PIS(ULPSACTIVENOT_ALL1);
1327 #undef PIS
1328 }
1329 #endif
1330
1331 void dsi_dump_regs(struct seq_file *s)
1332 {
1333 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1334
1335         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1336
1337         DUMPREG(DSI_REVISION);
1338         DUMPREG(DSI_SYSCONFIG);
1339         DUMPREG(DSI_SYSSTATUS);
1340         DUMPREG(DSI_IRQSTATUS);
1341         DUMPREG(DSI_IRQENABLE);
1342         DUMPREG(DSI_CTRL);
1343         DUMPREG(DSI_COMPLEXIO_CFG1);
1344         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1345         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1346         DUMPREG(DSI_CLK_CTRL);
1347         DUMPREG(DSI_TIMING1);
1348         DUMPREG(DSI_TIMING2);
1349         DUMPREG(DSI_VM_TIMING1);
1350         DUMPREG(DSI_VM_TIMING2);
1351         DUMPREG(DSI_VM_TIMING3);
1352         DUMPREG(DSI_CLK_TIMING);
1353         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1354         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1355         DUMPREG(DSI_COMPLEXIO_CFG2);
1356         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1357         DUMPREG(DSI_VM_TIMING4);
1358         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1359         DUMPREG(DSI_VM_TIMING5);
1360         DUMPREG(DSI_VM_TIMING6);
1361         DUMPREG(DSI_VM_TIMING7);
1362         DUMPREG(DSI_STOPCLK_TIMING);
1363
1364         DUMPREG(DSI_VC_CTRL(0));
1365         DUMPREG(DSI_VC_TE(0));
1366         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1367         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1368         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1369         DUMPREG(DSI_VC_IRQSTATUS(0));
1370         DUMPREG(DSI_VC_IRQENABLE(0));
1371
1372         DUMPREG(DSI_VC_CTRL(1));
1373         DUMPREG(DSI_VC_TE(1));
1374         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1375         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1376         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1377         DUMPREG(DSI_VC_IRQSTATUS(1));
1378         DUMPREG(DSI_VC_IRQENABLE(1));
1379
1380         DUMPREG(DSI_VC_CTRL(2));
1381         DUMPREG(DSI_VC_TE(2));
1382         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1383         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1384         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1385         DUMPREG(DSI_VC_IRQSTATUS(2));
1386         DUMPREG(DSI_VC_IRQENABLE(2));
1387
1388         DUMPREG(DSI_VC_CTRL(3));
1389         DUMPREG(DSI_VC_TE(3));
1390         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1391         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1392         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1393         DUMPREG(DSI_VC_IRQSTATUS(3));
1394         DUMPREG(DSI_VC_IRQENABLE(3));
1395
1396         DUMPREG(DSI_DSIPHY_CFG0);
1397         DUMPREG(DSI_DSIPHY_CFG1);
1398         DUMPREG(DSI_DSIPHY_CFG2);
1399         DUMPREG(DSI_DSIPHY_CFG5);
1400
1401         DUMPREG(DSI_PLL_CONTROL);
1402         DUMPREG(DSI_PLL_STATUS);
1403         DUMPREG(DSI_PLL_GO);
1404         DUMPREG(DSI_PLL_CONFIGURATION1);
1405         DUMPREG(DSI_PLL_CONFIGURATION2);
1406
1407         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1408 #undef DUMPREG
1409 }
1410
1411 enum dsi_complexio_power_state {
1412         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1413         DSI_COMPLEXIO_POWER_ON          = 0x1,
1414         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1415 };
1416
1417 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1418 {
1419         int t = 0;
1420
1421         /* PWR_CMD */
1422         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1423
1424         /* PWR_STATUS */
1425         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1426                 if (++t > 1000) {
1427                         DSSERR("failed to set complexio power state to "
1428                                         "%d\n", state);
1429                         return -ENODEV;
1430                 }
1431                 udelay(1);
1432         }
1433
1434         return 0;
1435 }
1436
1437 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1438 {
1439         u32 r;
1440
1441         int clk_lane   = dssdev->phy.dsi.clk_lane;
1442         int data1_lane = dssdev->phy.dsi.data1_lane;
1443         int data2_lane = dssdev->phy.dsi.data2_lane;
1444         int clk_pol    = dssdev->phy.dsi.clk_pol;
1445         int data1_pol  = dssdev->phy.dsi.data1_pol;
1446         int data2_pol  = dssdev->phy.dsi.data2_pol;
1447
1448         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1449         r = FLD_MOD(r, clk_lane, 2, 0);
1450         r = FLD_MOD(r, clk_pol, 3, 3);
1451         r = FLD_MOD(r, data1_lane, 6, 4);
1452         r = FLD_MOD(r, data1_pol, 7, 7);
1453         r = FLD_MOD(r, data2_lane, 10, 8);
1454         r = FLD_MOD(r, data2_pol, 11, 11);
1455         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1456
1457         /* The configuration of the DSI complex I/O (number of data lanes,
1458            position, differential order) should not be changed while
1459            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1460            the hardware to take into account a new configuration of the complex
1461            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1462            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1463            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1464            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1465            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1466            DSI complex I/O configuration is unknown. */
1467
1468         /*
1469         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1470         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1471         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1472         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1473         */
1474 }
1475
1476 static inline unsigned ns2ddr(unsigned ns)
1477 {
1478         /* convert time in ns to ddr ticks, rounding up */
1479         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1480         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1481 }
1482
1483 static inline unsigned ddr2ns(unsigned ddr)
1484 {
1485         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1486         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1487 }
1488
1489 static void dsi_complexio_timings(void)
1490 {
1491         u32 r;
1492         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1493         u32 tlpx_half, tclk_trail, tclk_zero;
1494         u32 tclk_prepare;
1495
1496         /* calculate timings */
1497
1498         /* 1 * DDR_CLK = 2 * UI */
1499
1500         /* min 40ns + 4*UI      max 85ns + 6*UI */
1501         ths_prepare = ns2ddr(70) + 2;
1502
1503         /* min 145ns + 10*UI */
1504         ths_prepare_ths_zero = ns2ddr(175) + 2;
1505
1506         /* min max(8*UI, 60ns+4*UI) */
1507         ths_trail = ns2ddr(60) + 5;
1508
1509         /* min 100ns */
1510         ths_exit = ns2ddr(145);
1511
1512         /* tlpx min 50n */
1513         tlpx_half = ns2ddr(25);
1514
1515         /* min 60ns */
1516         tclk_trail = ns2ddr(60) + 2;
1517
1518         /* min 38ns, max 95ns */
1519         tclk_prepare = ns2ddr(65);
1520
1521         /* min tclk-prepare + tclk-zero = 300ns */
1522         tclk_zero = ns2ddr(260);
1523
1524         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1525                 ths_prepare, ddr2ns(ths_prepare),
1526                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1527         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1528                         ths_trail, ddr2ns(ths_trail),
1529                         ths_exit, ddr2ns(ths_exit));
1530
1531         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1532                         "tclk_zero %u (%uns)\n",
1533                         tlpx_half, ddr2ns(tlpx_half),
1534                         tclk_trail, ddr2ns(tclk_trail),
1535                         tclk_zero, ddr2ns(tclk_zero));
1536         DSSDBG("tclk_prepare %u (%uns)\n",
1537                         tclk_prepare, ddr2ns(tclk_prepare));
1538
1539         /* program timings */
1540
1541         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1542         r = FLD_MOD(r, ths_prepare, 31, 24);
1543         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1544         r = FLD_MOD(r, ths_trail, 15, 8);
1545         r = FLD_MOD(r, ths_exit, 7, 0);
1546         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1547
1548         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1549         r = FLD_MOD(r, tlpx_half, 22, 16);
1550         r = FLD_MOD(r, tclk_trail, 15, 8);
1551         r = FLD_MOD(r, tclk_zero, 7, 0);
1552         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1553
1554         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1555         r = FLD_MOD(r, tclk_prepare, 7, 0);
1556         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1557 }
1558
1559
1560 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1561 {
1562         int r = 0;
1563
1564         DSSDBG("dsi_complexio_init\n");
1565
1566         /* CIO_CLK_ICG, enable L3 clk to CIO */
1567         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
1568
1569         /* A dummy read using the SCP interface to any DSIPHY register is
1570          * required after DSIPHY reset to complete the reset of the DSI complex
1571          * I/O. */
1572         dsi_read_reg(DSI_DSIPHY_CFG5);
1573
1574         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1575                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1576                 r = -ENODEV;
1577                 goto err;
1578         }
1579
1580         dsi_complexio_config(dssdev);
1581
1582         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1583
1584         if (r)
1585                 goto err;
1586
1587         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1588                 DSSERR("ComplexIO not coming out of reset.\n");
1589                 r = -ENODEV;
1590                 goto err;
1591         }
1592
1593         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1594                 DSSERR("ComplexIO LDO power down.\n");
1595                 r = -ENODEV;
1596                 goto err;
1597         }
1598
1599         dsi_complexio_timings();
1600
1601         /*
1602            The configuration of the DSI complex I/O (number of data lanes,
1603            position, differential order) should not be changed while
1604            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1605            hardware to recognize a new configuration of the complex I/O (done
1606            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1607            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1608            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1609            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1610            bit to 1. If the sequence is not followed, the DSi complex I/O
1611            configuration is undetermined.
1612            */
1613         dsi_if_enable(1);
1614         dsi_if_enable(0);
1615         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1616         dsi_if_enable(1);
1617         dsi_if_enable(0);
1618
1619         DSSDBG("CIO init done\n");
1620 err:
1621         return r;
1622 }
1623
1624 static void dsi_complexio_uninit(void)
1625 {
1626         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1627 }
1628
1629 static int _dsi_wait_reset(void)
1630 {
1631         int t = 0;
1632
1633         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1634                 if (++t > 5) {
1635                         DSSERR("soft reset failed\n");
1636                         return -ENODEV;
1637                 }
1638                 udelay(1);
1639         }
1640
1641         return 0;
1642 }
1643
1644 static int _dsi_reset(void)
1645 {
1646         /* Soft reset */
1647         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1648         return _dsi_wait_reset();
1649 }
1650
1651 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1652                 enum fifo_size size3, enum fifo_size size4)
1653 {
1654         u32 r = 0;
1655         int add = 0;
1656         int i;
1657
1658         dsi.vc[0].fifo_size = size1;
1659         dsi.vc[1].fifo_size = size2;
1660         dsi.vc[2].fifo_size = size3;
1661         dsi.vc[3].fifo_size = size4;
1662
1663         for (i = 0; i < 4; i++) {
1664                 u8 v;
1665                 int size = dsi.vc[i].fifo_size;
1666
1667                 if (add + size > 4) {
1668                         DSSERR("Illegal FIFO configuration\n");
1669                         BUG();
1670                 }
1671
1672                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1673                 r |= v << (8 * i);
1674                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1675                 add += size;
1676         }
1677
1678         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1679 }
1680
1681 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1682                 enum fifo_size size3, enum fifo_size size4)
1683 {
1684         u32 r = 0;
1685         int add = 0;
1686         int i;
1687
1688         dsi.vc[0].fifo_size = size1;
1689         dsi.vc[1].fifo_size = size2;
1690         dsi.vc[2].fifo_size = size3;
1691         dsi.vc[3].fifo_size = size4;
1692
1693         for (i = 0; i < 4; i++) {
1694                 u8 v;
1695                 int size = dsi.vc[i].fifo_size;
1696
1697                 if (add + size > 4) {
1698                         DSSERR("Illegal FIFO configuration\n");
1699                         BUG();
1700                 }
1701
1702                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1703                 r |= v << (8 * i);
1704                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
1705                 add += size;
1706         }
1707
1708         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
1709 }
1710
1711 static int dsi_force_tx_stop_mode_io(void)
1712 {
1713         u32 r;
1714
1715         r = dsi_read_reg(DSI_TIMING1);
1716         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
1717         dsi_write_reg(DSI_TIMING1, r);
1718
1719         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
1720                 DSSERR("TX_STOP bit not going down\n");
1721                 return -EIO;
1722         }
1723
1724         return 0;
1725 }
1726
1727 static int dsi_vc_enable(int channel, bool enable)
1728 {
1729         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
1730                         channel, enable);
1731
1732         enable = enable ? 1 : 0;
1733
1734         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
1735
1736         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
1737                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
1738                         return -EIO;
1739         }
1740
1741         return 0;
1742 }
1743
1744 static void dsi_vc_initial_config(int channel)
1745 {
1746         u32 r;
1747
1748         DSSDBGF("%d", channel);
1749
1750         r = dsi_read_reg(DSI_VC_CTRL(channel));
1751
1752         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
1753                 DSSERR("VC(%d) busy when trying to configure it!\n",
1754                                 channel);
1755
1756         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
1757         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
1758         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
1759         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
1760         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
1761         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
1762         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
1763
1764         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
1765         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
1766
1767         dsi_write_reg(DSI_VC_CTRL(channel), r);
1768 }
1769
1770 static int dsi_vc_config_l4(int channel)
1771 {
1772         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
1773                 return 0;
1774
1775         DSSDBGF("%d", channel);
1776
1777         dsi_vc_enable(channel, 0);
1778
1779         /* VC_BUSY */
1780         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1781                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
1782                 return -EIO;
1783         }
1784
1785         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
1786
1787         dsi_vc_enable(channel, 1);
1788
1789         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1790
1791         return 0;
1792 }
1793
1794 static int dsi_vc_config_vp(int channel)
1795 {
1796         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
1797                 return 0;
1798
1799         DSSDBGF("%d", channel);
1800
1801         dsi_vc_enable(channel, 0);
1802
1803         /* VC_BUSY */
1804         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1805                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
1806                 return -EIO;
1807         }
1808
1809         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
1810
1811         dsi_vc_enable(channel, 1);
1812
1813         dsi.vc[channel].mode = DSI_VC_MODE_VP;
1814
1815         return 0;
1816 }
1817
1818
1819 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
1820 {
1821         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
1822
1823         WARN_ON(!dsi_bus_is_locked());
1824
1825         dsi_vc_enable(channel, 0);
1826         dsi_if_enable(0);
1827
1828         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
1829
1830         dsi_vc_enable(channel, 1);
1831         dsi_if_enable(1);
1832
1833         dsi_force_tx_stop_mode_io();
1834 }
1835 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
1836
1837 static void dsi_vc_flush_long_data(int channel)
1838 {
1839         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1840                 u32 val;
1841                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1842                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
1843                                 (val >> 0) & 0xff,
1844                                 (val >> 8) & 0xff,
1845                                 (val >> 16) & 0xff,
1846                                 (val >> 24) & 0xff);
1847         }
1848 }
1849
1850 static void dsi_show_rx_ack_with_err(u16 err)
1851 {
1852         DSSERR("\tACK with ERROR (%#x):\n", err);
1853         if (err & (1 << 0))
1854                 DSSERR("\t\tSoT Error\n");
1855         if (err & (1 << 1))
1856                 DSSERR("\t\tSoT Sync Error\n");
1857         if (err & (1 << 2))
1858                 DSSERR("\t\tEoT Sync Error\n");
1859         if (err & (1 << 3))
1860                 DSSERR("\t\tEscape Mode Entry Command Error\n");
1861         if (err & (1 << 4))
1862                 DSSERR("\t\tLP Transmit Sync Error\n");
1863         if (err & (1 << 5))
1864                 DSSERR("\t\tHS Receive Timeout Error\n");
1865         if (err & (1 << 6))
1866                 DSSERR("\t\tFalse Control Error\n");
1867         if (err & (1 << 7))
1868                 DSSERR("\t\t(reserved7)\n");
1869         if (err & (1 << 8))
1870                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
1871         if (err & (1 << 9))
1872                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
1873         if (err & (1 << 10))
1874                 DSSERR("\t\tChecksum Error\n");
1875         if (err & (1 << 11))
1876                 DSSERR("\t\tData type not recognized\n");
1877         if (err & (1 << 12))
1878                 DSSERR("\t\tInvalid VC ID\n");
1879         if (err & (1 << 13))
1880                 DSSERR("\t\tInvalid Transmission Length\n");
1881         if (err & (1 << 14))
1882                 DSSERR("\t\t(reserved14)\n");
1883         if (err & (1 << 15))
1884                 DSSERR("\t\tDSI Protocol Violation\n");
1885 }
1886
1887 static u16 dsi_vc_flush_receive_data(int channel)
1888 {
1889         /* RX_FIFO_NOT_EMPTY */
1890         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1891                 u32 val;
1892                 u8 dt;
1893                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1894                 DSSERR("\trawval %#08x\n", val);
1895                 dt = FLD_GET(val, 5, 0);
1896                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
1897                         u16 err = FLD_GET(val, 23, 8);
1898                         dsi_show_rx_ack_with_err(err);
1899                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
1900                         DSSERR("\tDCS short response, 1 byte: %#x\n",
1901                                         FLD_GET(val, 23, 8));
1902                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
1903                         DSSERR("\tDCS short response, 2 byte: %#x\n",
1904                                         FLD_GET(val, 23, 8));
1905                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
1906                         DSSERR("\tDCS long response, len %d\n",
1907                                         FLD_GET(val, 23, 8));
1908                         dsi_vc_flush_long_data(channel);
1909                 } else {
1910                         DSSERR("\tunknown datatype 0x%02x\n", dt);
1911                 }
1912         }
1913         return 0;
1914 }
1915
1916 static int dsi_vc_send_bta(int channel)
1917 {
1918         if (dsi.debug_write || dsi.debug_read)
1919                 DSSDBG("dsi_vc_send_bta %d\n", channel);
1920
1921         WARN_ON(!dsi_bus_is_locked());
1922
1923         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
1924                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
1925                 dsi_vc_flush_receive_data(channel);
1926         }
1927
1928         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
1929
1930         return 0;
1931 }
1932
1933 int dsi_vc_send_bta_sync(int channel)
1934 {
1935         int r = 0;
1936         u32 err;
1937
1938         INIT_COMPLETION(dsi.bta_completion);
1939
1940         dsi_vc_enable_bta_irq(channel);
1941
1942         r = dsi_vc_send_bta(channel);
1943         if (r)
1944                 goto err;
1945
1946         if (wait_for_completion_timeout(&dsi.bta_completion,
1947                                 msecs_to_jiffies(500)) == 0) {
1948                 DSSERR("Failed to receive BTA\n");
1949                 r = -EIO;
1950                 goto err;
1951         }
1952
1953         err = dsi_get_errors();
1954         if (err) {
1955                 DSSERR("Error while sending BTA: %x\n", err);
1956                 r = -EIO;
1957                 goto err;
1958         }
1959 err:
1960         dsi_vc_disable_bta_irq(channel);
1961
1962         return r;
1963 }
1964 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
1965
1966 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
1967                 u16 len, u8 ecc)
1968 {
1969         u32 val;
1970         u8 data_id;
1971
1972         WARN_ON(!dsi_bus_is_locked());
1973
1974         data_id = data_type | dsi.vc[channel].vc_id << 6;
1975
1976         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
1977                 FLD_VAL(ecc, 31, 24);
1978
1979         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
1980 }
1981
1982 static inline void dsi_vc_write_long_payload(int channel,
1983                 u8 b1, u8 b2, u8 b3, u8 b4)
1984 {
1985         u32 val;
1986
1987         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
1988
1989 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
1990                         b1, b2, b3, b4, val); */
1991
1992         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
1993 }
1994
1995 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
1996                 u8 ecc)
1997 {
1998         /*u32 val; */
1999         int i;
2000         u8 *p;
2001         int r = 0;
2002         u8 b1, b2, b3, b4;
2003
2004         if (dsi.debug_write)
2005                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2006
2007         /* len + header */
2008         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
2009                 DSSERR("unable to send long packet: packet too long.\n");
2010                 return -EINVAL;
2011         }
2012
2013         dsi_vc_config_l4(channel);
2014
2015         dsi_vc_write_long_header(channel, data_type, len, ecc);
2016
2017         p = data;
2018         for (i = 0; i < len >> 2; i++) {
2019                 if (dsi.debug_write)
2020                         DSSDBG("\tsending full packet %d\n", i);
2021
2022                 b1 = *p++;
2023                 b2 = *p++;
2024                 b3 = *p++;
2025                 b4 = *p++;
2026
2027                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2028         }
2029
2030         i = len % 4;
2031         if (i) {
2032                 b1 = 0; b2 = 0; b3 = 0;
2033
2034                 if (dsi.debug_write)
2035                         DSSDBG("\tsending remainder bytes %d\n", i);
2036
2037                 switch (i) {
2038                 case 3:
2039                         b1 = *p++;
2040                         b2 = *p++;
2041                         b3 = *p++;
2042                         break;
2043                 case 2:
2044                         b1 = *p++;
2045                         b2 = *p++;
2046                         break;
2047                 case 1:
2048                         b1 = *p++;
2049                         break;
2050                 }
2051
2052                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2053         }
2054
2055         return r;
2056 }
2057
2058 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2059 {
2060         u32 r;
2061         u8 data_id;
2062
2063         WARN_ON(!dsi_bus_is_locked());
2064
2065         if (dsi.debug_write)
2066                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2067                                 channel,
2068                                 data_type, data & 0xff, (data >> 8) & 0xff);
2069
2070         dsi_vc_config_l4(channel);
2071
2072         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2073                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2074                 return -EINVAL;
2075         }
2076
2077         data_id = data_type | dsi.vc[channel].vc_id << 6;
2078
2079         r = (data_id << 0) | (data << 8) | (ecc << 24);
2080
2081         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2082
2083         return 0;
2084 }
2085
2086 int dsi_vc_send_null(int channel)
2087 {
2088         u8 nullpkg[] = {0, 0, 0, 0};
2089         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2090 }
2091 EXPORT_SYMBOL(dsi_vc_send_null);
2092
2093 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2094 {
2095         int r;
2096
2097         BUG_ON(len == 0);
2098
2099         if (len == 1) {
2100                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2101                                 data[0], 0);
2102         } else if (len == 2) {
2103                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2104                                 data[0] | (data[1] << 8), 0);
2105         } else {
2106                 /* 0x39 = DCS Long Write */
2107                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2108                                 data, len, 0);
2109         }
2110
2111         return r;
2112 }
2113 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2114
2115 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2116 {
2117         int r;
2118
2119         r = dsi_vc_dcs_write_nosync(channel, data, len);
2120         if (r)
2121                 goto err;
2122
2123         r = dsi_vc_send_bta_sync(channel);
2124         if (r)
2125                 goto err;
2126
2127         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2128                 DSSERR("rx fifo not empty after write, dumping data:\n");
2129                 dsi_vc_flush_receive_data(channel);
2130                 r = -EIO;
2131                 goto err;
2132         }
2133
2134         return 0;
2135 err:
2136         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2137                         channel, data[0], len);
2138         return r;
2139 }
2140 EXPORT_SYMBOL(dsi_vc_dcs_write);
2141
2142 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2143 {
2144         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2145 }
2146 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2147
2148 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2149 {
2150         u8 buf[2];
2151         buf[0] = dcs_cmd;
2152         buf[1] = param;
2153         return dsi_vc_dcs_write(channel, buf, 2);
2154 }
2155 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2156
2157 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2158 {
2159         u32 val;
2160         u8 dt;
2161         int r;
2162
2163         if (dsi.debug_read)
2164                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2165
2166         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2167         if (r)
2168                 goto err;
2169
2170         r = dsi_vc_send_bta_sync(channel);
2171         if (r)
2172                 goto err;
2173
2174         /* RX_FIFO_NOT_EMPTY */
2175         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2176                 DSSERR("RX fifo empty when trying to read.\n");
2177                 r = -EIO;
2178                 goto err;
2179         }
2180
2181         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2182         if (dsi.debug_read)
2183                 DSSDBG("\theader: %08x\n", val);
2184         dt = FLD_GET(val, 5, 0);
2185         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2186                 u16 err = FLD_GET(val, 23, 8);
2187                 dsi_show_rx_ack_with_err(err);
2188                 r = -EIO;
2189                 goto err;
2190
2191         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2192                 u8 data = FLD_GET(val, 15, 8);
2193                 if (dsi.debug_read)
2194                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2195
2196                 if (buflen < 1) {
2197                         r = -EIO;
2198                         goto err;
2199                 }
2200
2201                 buf[0] = data;
2202
2203                 return 1;
2204         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2205                 u16 data = FLD_GET(val, 23, 8);
2206                 if (dsi.debug_read)
2207                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2208
2209                 if (buflen < 2) {
2210                         r = -EIO;
2211                         goto err;
2212                 }
2213
2214                 buf[0] = data & 0xff;
2215                 buf[1] = (data >> 8) & 0xff;
2216
2217                 return 2;
2218         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2219                 int w;
2220                 int len = FLD_GET(val, 23, 8);
2221                 if (dsi.debug_read)
2222                         DSSDBG("\tDCS long response, len %d\n", len);
2223
2224                 if (len > buflen) {
2225                         r = -EIO;
2226                         goto err;
2227                 }
2228
2229                 /* two byte checksum ends the packet, not included in len */
2230                 for (w = 0; w < len + 2;) {
2231                         int b;
2232                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2233                         if (dsi.debug_read)
2234                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2235                                                 (val >> 0) & 0xff,
2236                                                 (val >> 8) & 0xff,
2237                                                 (val >> 16) & 0xff,
2238                                                 (val >> 24) & 0xff);
2239
2240                         for (b = 0; b < 4; ++b) {
2241                                 if (w < len)
2242                                         buf[w] = (val >> (b * 8)) & 0xff;
2243                                 /* we discard the 2 byte checksum */
2244                                 ++w;
2245                         }
2246                 }
2247
2248                 return len;
2249         } else {
2250                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2251                 r = -EIO;
2252                 goto err;
2253         }
2254
2255         BUG();
2256 err:
2257         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2258                         channel, dcs_cmd);
2259         return r;
2260
2261 }
2262 EXPORT_SYMBOL(dsi_vc_dcs_read);
2263
2264 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2265 {
2266         int r;
2267
2268         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2269
2270         if (r < 0)
2271                 return r;
2272
2273         if (r != 1)
2274                 return -EIO;
2275
2276         return 0;
2277 }
2278 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2279
2280 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2281 {
2282         u8 buf[2];
2283         int r;
2284
2285         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2286
2287         if (r < 0)
2288                 return r;
2289
2290         if (r != 2)
2291                 return -EIO;
2292
2293         *data1 = buf[0];
2294         *data2 = buf[1];
2295
2296         return 0;
2297 }
2298 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2299
2300 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2301 {
2302         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2303                         len, 0);
2304 }
2305 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2306
2307 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2308 {
2309         unsigned long fck;
2310         unsigned long total_ticks;
2311         u32 r;
2312
2313         BUG_ON(ticks > 0x1fff);
2314
2315         /* ticks in DSI_FCK */
2316         fck = dsi_fclk_rate();
2317
2318         r = dsi_read_reg(DSI_TIMING2);
2319         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2320         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2321         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2322         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2323         dsi_write_reg(DSI_TIMING2, r);
2324
2325         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2326
2327         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2328                         total_ticks,
2329                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2330                         (total_ticks * 1000) / (fck / 1000 / 1000));
2331 }
2332
2333 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2334 {
2335         unsigned long fck;
2336         unsigned long total_ticks;
2337         u32 r;
2338
2339         BUG_ON(ticks > 0x1fff);
2340
2341         /* ticks in DSI_FCK */
2342         fck = dsi_fclk_rate();
2343
2344         r = dsi_read_reg(DSI_TIMING1);
2345         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2346         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2347         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2348         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2349         dsi_write_reg(DSI_TIMING1, r);
2350
2351         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2352
2353         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2354                         total_ticks,
2355                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2356                         (total_ticks * 1000) / (fck / 1000 / 1000));
2357 }
2358
2359 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2360 {
2361         unsigned long fck;
2362         unsigned long total_ticks;
2363         u32 r;
2364
2365         BUG_ON(ticks > 0x1fff);
2366
2367         /* ticks in DSI_FCK */
2368         fck = dsi_fclk_rate();
2369
2370         r = dsi_read_reg(DSI_TIMING1);
2371         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2372         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2373         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2374         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2375         dsi_write_reg(DSI_TIMING1, r);
2376
2377         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2378
2379         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2380                         total_ticks,
2381                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2382                         (total_ticks * 1000) / (fck / 1000 / 1000));
2383 }
2384
2385 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2386 {
2387         unsigned long fck;
2388         unsigned long total_ticks;
2389         u32 r;
2390
2391         BUG_ON(ticks > 0x1fff);
2392
2393         /* ticks in TxByteClkHS */
2394         fck = dsi_get_txbyteclkhs();
2395
2396         r = dsi_read_reg(DSI_TIMING2);
2397         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2398         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2399         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2400         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2401         dsi_write_reg(DSI_TIMING2, r);
2402
2403         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2404
2405         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2406                         total_ticks,
2407                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2408                         (total_ticks * 1000) / (fck / 1000 / 1000));
2409 }
2410 static int dsi_proto_config(struct omap_dss_device *dssdev)
2411 {
2412         u32 r;
2413         int buswidth = 0;
2414
2415         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2416                         DSI_FIFO_SIZE_32,
2417                         DSI_FIFO_SIZE_32,
2418                         DSI_FIFO_SIZE_32);
2419
2420         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2421                         DSI_FIFO_SIZE_32,
2422                         DSI_FIFO_SIZE_32,
2423                         DSI_FIFO_SIZE_32);
2424
2425         /* XXX what values for the timeouts? */
2426         dsi_set_stop_state_counter(0x1000, false, false);
2427         dsi_set_ta_timeout(0x1fff, true, true);
2428         dsi_set_lp_rx_timeout(0x1fff, true, true);
2429         dsi_set_hs_tx_timeout(0x1fff, true, true);
2430
2431         switch (dssdev->ctrl.pixel_size) {
2432         case 16:
2433                 buswidth = 0;
2434                 break;
2435         case 18:
2436                 buswidth = 1;
2437                 break;
2438         case 24:
2439                 buswidth = 2;
2440                 break;
2441         default:
2442                 BUG();
2443         }
2444
2445         r = dsi_read_reg(DSI_CTRL);
2446         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2447         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2448         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2449         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2450         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2451         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2452         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2453         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2454         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2455         r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2456         r = FLD_MOD(r, 0, 25, 25);      /* DCS_CMD_CODE, 1=start, 0=continue */
2457
2458         dsi_write_reg(DSI_CTRL, r);
2459
2460         dsi_vc_initial_config(0);
2461         dsi_vc_initial_config(1);
2462         dsi_vc_initial_config(2);
2463         dsi_vc_initial_config(3);
2464
2465         return 0;
2466 }
2467
2468 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2469 {
2470         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2471         unsigned tclk_pre, tclk_post;
2472         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2473         unsigned ths_trail, ths_exit;
2474         unsigned ddr_clk_pre, ddr_clk_post;
2475         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2476         unsigned ths_eot;
2477         u32 r;
2478
2479         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2480         ths_prepare = FLD_GET(r, 31, 24);
2481         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2482         ths_zero = ths_prepare_ths_zero - ths_prepare;
2483         ths_trail = FLD_GET(r, 15, 8);
2484         ths_exit = FLD_GET(r, 7, 0);
2485
2486         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2487         tlpx = FLD_GET(r, 22, 16) * 2;
2488         tclk_trail = FLD_GET(r, 15, 8);
2489         tclk_zero = FLD_GET(r, 7, 0);
2490
2491         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2492         tclk_prepare = FLD_GET(r, 7, 0);
2493
2494         /* min 8*UI */
2495         tclk_pre = 20;
2496         /* min 60ns + 52*UI */
2497         tclk_post = ns2ddr(60) + 26;
2498
2499         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2500         if (dssdev->phy.dsi.data1_lane != 0 &&
2501                         dssdev->phy.dsi.data2_lane != 0)
2502                 ths_eot = 2;
2503         else
2504                 ths_eot = 4;
2505
2506         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2507                         4);
2508         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2509
2510         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2511         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2512
2513         r = dsi_read_reg(DSI_CLK_TIMING);
2514         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2515         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2516         dsi_write_reg(DSI_CLK_TIMING, r);
2517
2518         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2519                         ddr_clk_pre,
2520                         ddr_clk_post);
2521
2522         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2523                 DIV_ROUND_UP(ths_prepare, 4) +
2524                 DIV_ROUND_UP(ths_zero + 3, 4);
2525
2526         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2527
2528         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2529                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2530         dsi_write_reg(DSI_VM_TIMING7, r);
2531
2532         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2533                         enter_hs_mode_lat, exit_hs_mode_lat);
2534 }
2535
2536
2537 #define DSI_DECL_VARS \
2538         int __dsi_cb = 0; u32 __dsi_cv = 0;
2539
2540 #define DSI_FLUSH(ch) \
2541         if (__dsi_cb > 0) { \
2542                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2543                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2544                 __dsi_cb = __dsi_cv = 0; \
2545         }
2546
2547 #define DSI_PUSH(ch, data) \
2548         do { \
2549                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2550                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2551                 if (++__dsi_cb > 3) \
2552                         DSI_FLUSH(ch); \
2553         } while (0)
2554
2555 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2556                         int x, int y, int w, int h)
2557 {
2558         /* Note: supports only 24bit colors in 32bit container */
2559         int first = 1;
2560         int fifo_stalls = 0;
2561         int max_dsi_packet_size;
2562         int max_data_per_packet;
2563         int max_pixels_per_packet;
2564         int pixels_left;
2565         int bytespp = dssdev->ctrl.pixel_size / 8;
2566         int scr_width;
2567         u32 __iomem *data;
2568         int start_offset;
2569         int horiz_inc;
2570         int current_x;
2571         struct omap_overlay *ovl;
2572
2573         debug_irq = 0;
2574
2575         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
2576                         x, y, w, h);
2577
2578         ovl = dssdev->manager->overlays[0];
2579
2580         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
2581                 return -EINVAL;
2582
2583         if (dssdev->ctrl.pixel_size != 24)
2584                 return -EINVAL;
2585
2586         scr_width = ovl->info.screen_width;
2587         data = ovl->info.vaddr;
2588
2589         start_offset = scr_width * y + x;
2590         horiz_inc = scr_width - w;
2591         current_x = x;
2592
2593         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
2594          * in fifo */
2595
2596         /* When using CPU, max long packet size is TX buffer size */
2597         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
2598
2599         /* we seem to get better perf if we divide the tx fifo to half,
2600            and while the other half is being sent, we fill the other half
2601            max_dsi_packet_size /= 2; */
2602
2603         max_data_per_packet = max_dsi_packet_size - 4 - 1;
2604
2605         max_pixels_per_packet = max_data_per_packet / bytespp;
2606
2607         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
2608
2609         pixels_left = w * h;
2610
2611         DSSDBG("total pixels %d\n", pixels_left);
2612
2613         data += start_offset;
2614
2615         while (pixels_left > 0) {
2616                 /* 0x2c = write_memory_start */
2617                 /* 0x3c = write_memory_continue */
2618                 u8 dcs_cmd = first ? 0x2c : 0x3c;
2619                 int pixels;
2620                 DSI_DECL_VARS;
2621                 first = 0;
2622
2623 #if 1
2624                 /* using fifo not empty */
2625                 /* TX_FIFO_NOT_EMPTY */
2626                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
2627                         fifo_stalls++;
2628                         if (fifo_stalls > 0xfffff) {
2629                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2630                                                 pixels_left);
2631                                 dsi_if_enable(0);
2632                                 return -EIO;
2633                         }
2634                         udelay(1);
2635                 }
2636 #elif 1
2637                 /* using fifo emptiness */
2638                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
2639                                 max_dsi_packet_size) {
2640                         fifo_stalls++;
2641                         if (fifo_stalls > 0xfffff) {
2642                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2643                                                pixels_left);
2644                                 dsi_if_enable(0);
2645                                 return -EIO;
2646                         }
2647                 }
2648 #else
2649                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
2650                         fifo_stalls++;
2651                         if (fifo_stalls > 0xfffff) {
2652                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2653                                                pixels_left);
2654                                 dsi_if_enable(0);
2655                                 return -EIO;
2656                         }
2657                 }
2658 #endif
2659                 pixels = min(max_pixels_per_packet, pixels_left);
2660
2661                 pixels_left -= pixels;
2662
2663                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
2664                                 1 + pixels * bytespp, 0);
2665
2666                 DSI_PUSH(0, dcs_cmd);
2667
2668                 while (pixels-- > 0) {
2669                         u32 pix = __raw_readl(data++);
2670
2671                         DSI_PUSH(0, (pix >> 16) & 0xff);
2672                         DSI_PUSH(0, (pix >> 8) & 0xff);
2673                         DSI_PUSH(0, (pix >> 0) & 0xff);
2674
2675                         current_x++;
2676                         if (current_x == x+w) {
2677                                 current_x = x;
2678                                 data += horiz_inc;
2679                         }
2680                 }
2681
2682                 DSI_FLUSH(0);
2683         }
2684
2685         return 0;
2686 }
2687
2688 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
2689                 u16 x, u16 y, u16 w, u16 h)
2690 {
2691         unsigned bytespp;
2692         unsigned bytespl;
2693         unsigned bytespf;
2694         unsigned total_len;
2695         unsigned packet_payload;
2696         unsigned packet_len;
2697         u32 l;
2698         int r;
2699         const unsigned channel = dsi.update_channel;
2700         /* line buffer is 1024 x 24bits */
2701         /* XXX: for some reason using full buffer size causes considerable TX
2702          * slowdown with update sizes that fill the whole buffer */
2703         const unsigned line_buf_size = 1023 * 3;
2704
2705         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
2706                         x, y, w, h);
2707
2708         dsi_vc_config_vp(channel);
2709
2710         bytespp = dssdev->ctrl.pixel_size / 8;
2711         bytespl = w * bytespp;
2712         bytespf = bytespl * h;
2713
2714         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
2715          * number of lines in a packet.  See errata about VP_CLK_RATIO */
2716
2717         if (bytespf < line_buf_size)
2718                 packet_payload = bytespf;
2719         else
2720                 packet_payload = (line_buf_size) / bytespl * bytespl;
2721
2722         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
2723         total_len = (bytespf / packet_payload) * packet_len;
2724
2725         if (bytespf % packet_payload)
2726                 total_len += (bytespf % packet_payload) + 1;
2727
2728         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
2729         dsi_write_reg(DSI_VC_TE(channel), l);
2730
2731         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
2732
2733         if (dsi.te_enabled)
2734                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
2735         else
2736                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
2737         dsi_write_reg(DSI_VC_TE(channel), l);
2738
2739         /* We put SIDLEMODE to no-idle for the duration of the transfer,
2740          * because DSS interrupts are not capable of waking up the CPU and the
2741          * framedone interrupt could be delayed for quite a long time. I think
2742          * the same goes for any DSS interrupts, but for some reason I have not
2743          * seen the problem anywhere else than here.
2744          */
2745         dispc_disable_sidle();
2746
2747         dsi_perf_mark_start();
2748
2749         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
2750                         msecs_to_jiffies(250));
2751         BUG_ON(r == 0);
2752
2753         dss_start_update(dssdev);
2754
2755         if (dsi.te_enabled) {
2756                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
2757                  * for TE is longer than the timer allows */
2758                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
2759
2760                 dsi_vc_send_bta(channel);
2761
2762 #ifdef DSI_CATCH_MISSING_TE
2763                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
2764 #endif
2765         }
2766 }
2767
2768 #ifdef DSI_CATCH_MISSING_TE
2769 static void dsi_te_timeout(unsigned long arg)
2770 {
2771         DSSERR("TE not received for 250ms!\n");
2772 }
2773 #endif
2774
2775 static void dsi_handle_framedone(int error)
2776 {
2777         const int channel = dsi.update_channel;
2778
2779         cancel_delayed_work(&dsi.framedone_timeout_work);
2780
2781         dsi_vc_disable_bta_irq(channel);
2782
2783         /* SIDLEMODE back to smart-idle */
2784         dispc_enable_sidle();
2785
2786         dsi.bta_callback = NULL;
2787
2788         if (dsi.te_enabled) {
2789                 /* enable LP_RX_TO again after the TE */
2790                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2791         }
2792
2793         /* RX_FIFO_NOT_EMPTY */
2794         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2795                 DSSERR("Received error during frame transfer:\n");
2796                 dsi_vc_flush_receive_data(channel);
2797                 if (!error)
2798                         error = -EIO;
2799         }
2800
2801         dsi.framedone_callback(error, dsi.framedone_data);
2802
2803         if (!error)
2804                 dsi_perf_show("DISPC");
2805 }
2806
2807 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
2808 {
2809         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
2810          * 250ms which would conflict with this timeout work. What should be
2811          * done is first cancel the transfer on the HW, and then cancel the
2812          * possibly scheduled framedone work. However, cancelling the transfer
2813          * on the HW is buggy, and would probably require resetting the whole
2814          * DSI */
2815
2816         DSSERR("Framedone not received for 250ms!\n");
2817
2818         dsi_handle_framedone(-ETIMEDOUT);
2819 }
2820
2821 static void dsi_framedone_bta_callback(void)
2822 {
2823         dsi_handle_framedone(0);
2824
2825 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
2826         dispc_fake_vsync_irq();
2827 #endif
2828 }
2829
2830 static void dsi_framedone_irq_callback(void *data, u32 mask)
2831 {
2832         const int channel = dsi.update_channel;
2833         int r;
2834
2835         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
2836          * turns itself off. However, DSI still has the pixels in its buffers,
2837          * and is sending the data.
2838          */
2839
2840         if (dsi.te_enabled) {
2841                 /* enable LP_RX_TO again after the TE */
2842                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2843         }
2844
2845         /* Send BTA after the frame. We need this for the TE to work, as TE
2846          * trigger is only sent for BTAs without preceding packet. Thus we need
2847          * to BTA after the pixel packets so that next BTA will cause TE
2848          * trigger.
2849          *
2850          * This is not needed when TE is not in use, but we do it anyway to
2851          * make sure that the transfer has been completed. It would be more
2852          * optimal, but more complex, to wait only just before starting next
2853          * transfer.
2854          *
2855          * Also, as there's no interrupt telling when the transfer has been
2856          * done and the channel could be reconfigured, the only way is to
2857          * busyloop until TE_SIZE is zero. With BTA we can do this
2858          * asynchronously.
2859          * */
2860
2861         dsi.bta_callback = dsi_framedone_bta_callback;
2862
2863         barrier();
2864
2865         dsi_vc_enable_bta_irq(channel);
2866
2867         r = dsi_vc_send_bta(channel);
2868         if (r) {
2869                 DSSERR("BTA after framedone failed\n");
2870                 dsi_handle_framedone(-EIO);
2871         }
2872 }
2873
2874 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
2875                                     u16 *x, u16 *y, u16 *w, u16 *h,
2876                                     bool enlarge_update_area)
2877 {
2878         u16 dw, dh;
2879
2880         dssdev->driver->get_resolution(dssdev, &dw, &dh);
2881
2882         if  (*x > dw || *y > dh)
2883                 return -EINVAL;
2884
2885         if (*x + *w > dw)
2886                 return -EINVAL;
2887
2888         if (*y + *h > dh)
2889                 return -EINVAL;
2890
2891         if (*w == 1)
2892                 return -EINVAL;
2893
2894         if (*w == 0 || *h == 0)
2895                 return -EINVAL;
2896
2897         dsi_perf_mark_setup();
2898
2899         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2900                 dss_setup_partial_planes(dssdev, x, y, w, h,
2901                                 enlarge_update_area);
2902                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
2903         }
2904
2905         return 0;
2906 }
2907 EXPORT_SYMBOL(omap_dsi_prepare_update);
2908
2909 int omap_dsi_update(struct omap_dss_device *dssdev,
2910                 int channel,
2911                 u16 x, u16 y, u16 w, u16 h,
2912                 void (*callback)(int, void *), void *data)
2913 {
2914         dsi.update_channel = channel;
2915
2916         /* OMAP DSS cannot send updates of odd widths.
2917          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
2918          * here to make sure we catch erroneous updates. Otherwise we'll only
2919          * see rather obscure HW error happening, as DSS halts. */
2920         BUG_ON(x % 2 == 1);
2921
2922         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2923                 dsi.framedone_callback = callback;
2924                 dsi.framedone_data = data;
2925
2926                 dsi.update_region.x = x;
2927                 dsi.update_region.y = y;
2928                 dsi.update_region.w = w;
2929                 dsi.update_region.h = h;
2930                 dsi.update_region.device = dssdev;
2931
2932                 dsi_update_screen_dispc(dssdev, x, y, w, h);
2933         } else {
2934                 int r;
2935
2936                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
2937                 if (r)
2938                         return r;
2939
2940                 dsi_perf_show("L4");
2941                 callback(0, data);
2942         }
2943
2944         return 0;
2945 }
2946 EXPORT_SYMBOL(omap_dsi_update);
2947
2948 /* Display funcs */
2949
2950 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
2951 {
2952         int r;
2953
2954         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
2955                         DISPC_IRQ_FRAMEDONE);
2956         if (r) {
2957                 DSSERR("can't get FRAMEDONE irq\n");
2958                 return r;
2959         }
2960
2961         dispc_set_lcd_display_type(dssdev->manager->id,
2962                         OMAP_DSS_LCD_DISPLAY_TFT);
2963
2964         dispc_set_parallel_interface_mode(dssdev->manager->id,
2965                         OMAP_DSS_PARALLELMODE_DSI);
2966         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
2967
2968         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
2969
2970         {
2971                 struct omap_video_timings timings = {
2972                         .hsw            = 1,
2973                         .hfp            = 1,
2974                         .hbp            = 1,
2975                         .vsw            = 1,
2976                         .vfp            = 0,
2977                         .vbp            = 0,
2978                 };
2979
2980                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
2981         }
2982
2983         return 0;
2984 }
2985
2986 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
2987 {
2988         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
2989                         DISPC_IRQ_FRAMEDONE);
2990 }
2991
2992 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
2993 {
2994         struct dsi_clock_info cinfo;
2995         int r;
2996
2997         /* we always use DSS_CLK_SYSCK as input clock */
2998         cinfo.use_sys_clk = true;
2999         cinfo.regn  = dssdev->phy.dsi.div.regn;
3000         cinfo.regm  = dssdev->phy.dsi.div.regm;
3001         cinfo.regm_dispc = dssdev->phy.dsi.div.regm_dispc;
3002         cinfo.regm_dsi = dssdev->phy.dsi.div.regm_dsi;
3003         r = dsi_calc_clock_rates(dssdev, &cinfo);
3004         if (r) {
3005                 DSSERR("Failed to calc dsi clocks\n");
3006                 return r;
3007         }
3008
3009         r = dsi_pll_set_clock_div(&cinfo);
3010         if (r) {
3011                 DSSERR("Failed to set dsi clocks\n");
3012                 return r;
3013         }
3014
3015         return 0;
3016 }
3017
3018 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
3019 {
3020         struct dispc_clock_info dispc_cinfo;
3021         int r;
3022         unsigned long long fck;
3023
3024         fck = dsi_get_pll_hsdiv_dispc_rate();
3025
3026         dispc_cinfo.lck_div = dssdev->phy.dsi.div.lck_div;
3027         dispc_cinfo.pck_div = dssdev->phy.dsi.div.pck_div;
3028
3029         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3030         if (r) {
3031                 DSSERR("Failed to calc dispc clocks\n");
3032                 return r;
3033         }
3034
3035         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3036         if (r) {
3037                 DSSERR("Failed to set dispc clocks\n");
3038                 return r;
3039         }
3040
3041         return 0;
3042 }
3043
3044 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3045 {
3046         int r;
3047
3048         _dsi_print_reset_status();
3049
3050         r = dsi_pll_init(dssdev, true, true);
3051         if (r)
3052                 goto err0;
3053
3054         r = dsi_configure_dsi_clocks(dssdev);
3055         if (r)
3056                 goto err1;
3057
3058         dss_select_dispc_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC);
3059         dss_select_dsi_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI);
3060
3061         DSSDBG("PLL OK\n");
3062
3063         r = dsi_configure_dispc_clocks(dssdev);
3064         if (r)
3065                 goto err2;
3066
3067         r = dsi_complexio_init(dssdev);
3068         if (r)
3069                 goto err2;
3070
3071         _dsi_print_reset_status();
3072
3073         dsi_proto_timings(dssdev);
3074         dsi_set_lp_clk_divisor(dssdev);
3075
3076         if (1)
3077                 _dsi_print_reset_status();
3078
3079         r = dsi_proto_config(dssdev);
3080         if (r)
3081                 goto err3;
3082
3083         /* enable interface */
3084         dsi_vc_enable(0, 1);
3085         dsi_vc_enable(1, 1);
3086         dsi_vc_enable(2, 1);
3087         dsi_vc_enable(3, 1);
3088         dsi_if_enable(1);
3089         dsi_force_tx_stop_mode_io();
3090
3091         return 0;
3092 err3:
3093         dsi_complexio_uninit();
3094 err2:
3095         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3096         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3097 err1:
3098         dsi_pll_uninit();
3099 err0:
3100         return r;
3101 }
3102
3103 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3104 {
3105         /* disable interface */
3106         dsi_if_enable(0);
3107         dsi_vc_enable(0, 0);
3108         dsi_vc_enable(1, 0);
3109         dsi_vc_enable(2, 0);
3110         dsi_vc_enable(3, 0);
3111
3112         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3113         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3114         dsi_complexio_uninit();
3115         dsi_pll_uninit();
3116 }
3117
3118 static int dsi_core_init(void)
3119 {
3120         /* Autoidle */
3121         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3122
3123         /* ENWAKEUP */
3124         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3125
3126         /* SIDLEMODE smart-idle */
3127         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3128
3129         _dsi_initialize_irq();
3130
3131         return 0;
3132 }
3133
3134 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3135 {
3136         int r = 0;
3137
3138         DSSDBG("dsi_display_enable\n");
3139
3140         WARN_ON(!dsi_bus_is_locked());
3141
3142         mutex_lock(&dsi.lock);
3143
3144         r = omap_dss_start_device(dssdev);
3145         if (r) {
3146                 DSSERR("failed to start device\n");
3147                 goto err0;
3148         }
3149
3150         enable_clocks(1);
3151         dsi_enable_pll_clock(1);
3152
3153         r = _dsi_reset();
3154         if (r)
3155                 goto err1;
3156
3157         dsi_core_init();
3158
3159         r = dsi_display_init_dispc(dssdev);
3160         if (r)
3161                 goto err1;
3162
3163         r = dsi_display_init_dsi(dssdev);
3164         if (r)
3165                 goto err2;
3166
3167         mutex_unlock(&dsi.lock);
3168
3169         return 0;
3170
3171 err2:
3172         dsi_display_uninit_dispc(dssdev);
3173 err1:
3174         enable_clocks(0);
3175         dsi_enable_pll_clock(0);
3176         omap_dss_stop_device(dssdev);
3177 err0:
3178         mutex_unlock(&dsi.lock);
3179         DSSDBG("dsi_display_enable FAILED\n");
3180         return r;
3181 }
3182 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3183
3184 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3185 {
3186         DSSDBG("dsi_display_disable\n");
3187
3188         WARN_ON(!dsi_bus_is_locked());
3189
3190         mutex_lock(&dsi.lock);
3191
3192         dsi_display_uninit_dispc(dssdev);
3193
3194         dsi_display_uninit_dsi(dssdev);
3195
3196         enable_clocks(0);
3197         dsi_enable_pll_clock(0);
3198
3199         omap_dss_stop_device(dssdev);
3200
3201         mutex_unlock(&dsi.lock);
3202 }
3203 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3204
3205 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3206 {
3207         dsi.te_enabled = enable;
3208         return 0;
3209 }
3210 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3211
3212 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3213                 u32 fifo_size, enum omap_burst_size *burst_size,
3214                 u32 *fifo_low, u32 *fifo_high)
3215 {
3216         unsigned burst_size_bytes;
3217
3218         *burst_size = OMAP_DSS_BURST_16x32;
3219         burst_size_bytes = 16 * 32 / 8;
3220
3221         *fifo_high = fifo_size - burst_size_bytes;
3222         *fifo_low = fifo_size - burst_size_bytes * 2;
3223 }
3224
3225 int dsi_init_display(struct omap_dss_device *dssdev)
3226 {
3227         DSSDBG("DSI init\n");
3228
3229         /* XXX these should be figured out dynamically */
3230         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3231                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3232
3233         if (dsi.vdds_dsi_reg == NULL) {
3234                 struct regulator *vdds_dsi;
3235
3236                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3237
3238                 if (IS_ERR(vdds_dsi)) {
3239                         DSSERR("can't get VDDS_DSI regulator\n");
3240                         return PTR_ERR(vdds_dsi);
3241                 }
3242
3243                 dsi.vdds_dsi_reg = vdds_dsi;
3244         }
3245
3246         return 0;
3247 }
3248
3249 int omap_dsi_request_vc(struct omap_dss_device *dssdev, int *channel)
3250 {
3251         int i;
3252
3253         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3254                 if (!dsi.vc[i].dssdev) {
3255                         dsi.vc[i].dssdev = dssdev;
3256                         *channel = i;
3257                         return 0;
3258                 }
3259         }
3260
3261         DSSERR("cannot get VC for display %s", dssdev->name);
3262         return -ENOSPC;
3263 }
3264 EXPORT_SYMBOL(omap_dsi_request_vc);
3265
3266 int omap_dsi_set_vc_id(struct omap_dss_device *dssdev, int channel, int vc_id)
3267 {
3268         if (vc_id < 0 || vc_id > 3) {
3269                 DSSERR("VC ID out of range\n");
3270                 return -EINVAL;
3271         }
3272
3273         if (channel < 0 || channel > 3) {
3274                 DSSERR("Virtual Channel out of range\n");
3275                 return -EINVAL;
3276         }
3277
3278         if (dsi.vc[channel].dssdev != dssdev) {
3279                 DSSERR("Virtual Channel not allocated to display %s\n",
3280                         dssdev->name);
3281                 return -EINVAL;
3282         }
3283
3284         dsi.vc[channel].vc_id = vc_id;
3285
3286         return 0;
3287 }
3288 EXPORT_SYMBOL(omap_dsi_set_vc_id);
3289
3290 void omap_dsi_release_vc(struct omap_dss_device *dssdev, int channel)
3291 {
3292         if ((channel >= 0 && channel <= 3) &&
3293                 dsi.vc[channel].dssdev == dssdev) {
3294                 dsi.vc[channel].dssdev = NULL;
3295                 dsi.vc[channel].vc_id = 0;
3296         }
3297 }
3298 EXPORT_SYMBOL(omap_dsi_release_vc);
3299
3300 void dsi_wait_pll_hsdiv_dispc_active(void)
3301 {
3302         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3303                 DSSERR("%s (%s) not active\n",
3304                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
3305                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC));
3306 }
3307
3308 void dsi_wait_pll_hsdiv_dsi_active(void)
3309 {
3310         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3311                 DSSERR("%s (%s) not active\n",
3312                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
3313                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI));
3314 }
3315
3316 static int dsi_init(struct platform_device *pdev)
3317 {
3318         u32 rev;
3319         int r, i;
3320         struct resource *dsi_mem;
3321
3322         spin_lock_init(&dsi.errors_lock);
3323         dsi.errors = 0;
3324
3325 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3326         spin_lock_init(&dsi.irq_stats_lock);
3327         dsi.irq_stats.last_reset = jiffies;
3328 #endif
3329
3330         init_completion(&dsi.bta_completion);
3331
3332         mutex_init(&dsi.lock);
3333         sema_init(&dsi.bus_lock, 1);
3334
3335         dsi.workqueue = create_singlethread_workqueue("dsi");
3336         if (dsi.workqueue == NULL)
3337                 return -ENOMEM;
3338
3339         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3340                         dsi_framedone_timeout_work_callback);
3341
3342 #ifdef DSI_CATCH_MISSING_TE
3343         init_timer(&dsi.te_timer);
3344         dsi.te_timer.function = dsi_te_timeout;
3345         dsi.te_timer.data = 0;
3346 #endif
3347         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3348         if (!dsi_mem) {
3349                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3350                 r = -EINVAL;
3351                 goto err1;
3352         }
3353         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3354         if (!dsi.base) {
3355                 DSSERR("can't ioremap DSI\n");
3356                 r = -ENOMEM;
3357                 goto err1;
3358         }
3359         dsi.irq = platform_get_irq(dsi.pdev, 0);
3360         if (dsi.irq < 0) {
3361                 DSSERR("platform_get_irq failed\n");
3362                 r = -ENODEV;
3363                 goto err2;
3364         }
3365
3366         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3367                 "OMAP DSI1", dsi.pdev);
3368         if (r < 0) {
3369                 DSSERR("request_irq failed\n");
3370                 goto err2;
3371         }
3372
3373         /* DSI VCs initialization */
3374         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3375                 dsi.vc[i].mode = DSI_VC_MODE_L4;
3376                 dsi.vc[i].dssdev = NULL;
3377                 dsi.vc[i].vc_id = 0;
3378         }
3379
3380         enable_clocks(1);
3381
3382         rev = dsi_read_reg(DSI_REVISION);
3383         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3384                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3385
3386         enable_clocks(0);
3387
3388         return 0;
3389 err2:
3390         iounmap(dsi.base);
3391 err1:
3392         destroy_workqueue(dsi.workqueue);
3393         return r;
3394 }
3395
3396 static void dsi_exit(void)
3397 {
3398         if (dsi.vdds_dsi_reg != NULL) {
3399                 regulator_put(dsi.vdds_dsi_reg);
3400                 dsi.vdds_dsi_reg = NULL;
3401         }
3402
3403         free_irq(dsi.irq, dsi.pdev);
3404         iounmap(dsi.base);
3405
3406         destroy_workqueue(dsi.workqueue);
3407
3408         DSSDBG("omap_dsi_exit\n");
3409 }
3410
3411 /* DSI1 HW IP initialisation */
3412 static int omap_dsi1hw_probe(struct platform_device *pdev)
3413 {
3414         int r;
3415         dsi.pdev = pdev;
3416         r = dsi_init(pdev);
3417         if (r) {
3418                 DSSERR("Failed to initialize DSI\n");
3419                 goto err_dsi;
3420         }
3421 err_dsi:
3422         return r;
3423 }
3424
3425 static int omap_dsi1hw_remove(struct platform_device *pdev)
3426 {
3427         dsi_exit();
3428         return 0;
3429 }
3430
3431 static struct platform_driver omap_dsi1hw_driver = {
3432         .probe          = omap_dsi1hw_probe,
3433         .remove         = omap_dsi1hw_remove,
3434         .driver         = {
3435                 .name   = "omapdss_dsi1",
3436                 .owner  = THIS_MODULE,
3437         },
3438 };
3439
3440 int dsi_init_platform_driver(void)
3441 {
3442         return platform_driver_register(&omap_dsi1hw_driver);
3443 }
3444
3445 void dsi_uninit_platform_driver(void)
3446 {
3447         return platform_driver_unregister(&omap_dsi1hw_driver);
3448 }