drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <plat/display.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41
  42 /*#define VERBOSE_IRQ*/
  43 #define DSI_CATCH_MISSING_TE
  44
  45 struct dsi_reg { u16 idx; };
  46
  47 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  48
  49 #define DSI_SZ_REGS             SZ_1K
  50 /* DSI Protocol Engine */
  51
  52 #define DSI_REVISION                    DSI_REG(0x0000)
  53 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  54 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  55 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  56 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  57 #define DSI_CTRL                        DSI_REG(0x0040)
  58 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  59 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  60 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  61 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  62 #define DSI_TIMING1                     DSI_REG(0x0058)
  63 #define DSI_TIMING2                     DSI_REG(0x005C)
  64 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  65 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  66 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  67 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  68 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  69 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  70 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  71 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  72 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  73 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  74 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  75 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  76 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  77 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  78 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  79 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  80 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  82 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  83 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  84 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  85
  86 /* DSIPHY_SCP */
  87
  88 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  89 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  90 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  91 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  92
  93 /* DSI_PLL_CTRL_SCP */
  94
  95 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  96 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  97 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  98 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
  99 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 100
 101 #define REG_GET(idx, start, end) \
 102         FLD_GET(dsi_read_reg(idx), start, end)
 103
 104 #define REG_FLD_MOD(idx, val, start, end) \
 105         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 106
 107 /* Global interrupts */
 108 #define DSI_IRQ_VC0             (1 << 0)
 109 #define DSI_IRQ_VC1             (1 << 1)
 110 #define DSI_IRQ_VC2             (1 << 2)
 111 #define DSI_IRQ_VC3             (1 << 3)
 112 #define DSI_IRQ_WAKEUP          (1 << 4)
 113 #define DSI_IRQ_RESYNC          (1 << 5)
 114 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 115 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 116 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 117 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 118 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 119 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 120 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 121 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 122 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 123 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 124 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 125 #define DSI_IRQ_ERROR_MASK \
 126         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 127         DSI_IRQ_TA_TIMEOUT)
 128 #define DSI_IRQ_CHANNEL_MASK    0xf
 129
 130 /* Virtual channel interrupts */
 131 #define DSI_VC_IRQ_CS           (1 << 0)
 132 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 133 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 134 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 135 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 136 #define DSI_VC_IRQ_BTA          (1 << 5)
 137 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 138 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 139 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 140 #define DSI_VC_IRQ_ERROR_MASK \
 141         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 142         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 143         DSI_VC_IRQ_FIFO_TX_UDF)
 144
 145 /* ComplexIO interrupts */
 146 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 147 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 148 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 149 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 150 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 151 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 152 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 153 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 154 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 155 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 156 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 157 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 158 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 164 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 166 #define DSI_CIO_IRQ_ERROR_MASK \
 167         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 168          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 169          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 170          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 171          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 174
 175 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 176 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 177 #define DSI_DT_DCS_READ                 0x06
 178 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 179 #define DSI_DT_NULL_PACKET              0x09
 180 #define DSI_DT_DCS_LONG_WRITE           0x39
 181
 182 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 183 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 184 #define DSI_DT_RX_SHORT_READ_1          0x21
 185 #define DSI_DT_RX_SHORT_READ_2          0x22
 186
 187 #define FINT_MAX 2100000
 188 #define FINT_MIN 750000
 189 #define REGN_MAX (1 << 7)
 190 #define REGM_MAX ((1 << 11) - 1)
 191 #define REGM3_MAX (1 << 4)
 192 #define REGM4_MAX (1 << 4)
 193 #define LP_DIV_MAX ((1 << 13) - 1)
 194
 195 enum fifo_size {
 196         DSI_FIFO_SIZE_0         = 0,
 197         DSI_FIFO_SIZE_32        = 1,
 198         DSI_FIFO_SIZE_64        = 2,
 199         DSI_FIFO_SIZE_96        = 3,
 200         DSI_FIFO_SIZE_128       = 4,
 201 };
 202
 203 enum dsi_vc_mode {
 204         DSI_VC_MODE_L4 = 0,
 205         DSI_VC_MODE_VP,
 206 };
 207
 208 struct dsi_update_region {
 209         u16 x, y, w, h;
 210         struct omap_dss_device *device;
 211 };
 212
 213 struct dsi_irq_stats {
 214         unsigned long last_reset;
 215         unsigned irq_count;
 216         unsigned dsi_irqs[32];
 217         unsigned vc_irqs[4][32];
 218         unsigned cio_irqs[32];
 219 };
 220
 221 static struct
 222 {
 223         struct platform_device *pdev;
 224         void __iomem    *base;
 225         int irq;
 226
 227         struct dsi_clock_info current_cinfo;
 228
 229         struct regulator *vdds_dsi_reg;
 230
 231         struct {
 232                 enum dsi_vc_mode mode;
 233                 struct omap_dss_device *dssdev;
 234                 enum fifo_size fifo_size;
 235         } vc[4];
 236
 237         struct mutex lock;
 238         struct semaphore bus_lock;
 239
 240         unsigned pll_locked;
 241
 242         struct completion bta_completion;
 243         void (*bta_callback)(void);
 244
 245         int update_channel;
 246         struct dsi_update_region update_region;
 247
 248         bool te_enabled;
 249
 250         struct workqueue_struct *workqueue;
 251
 252         void (*framedone_callback)(int, void *);
 253         void *framedone_data;
 254
 255         struct delayed_work framedone_timeout_work;
 256
 257 #ifdef DSI_CATCH_MISSING_TE
 258         struct timer_list te_timer;
 259 #endif
 260
 261         unsigned long cache_req_pck;
 262         unsigned long cache_clk_freq;
 263         struct dsi_clock_info cache_cinfo;
 264
 265         u32             errors;
 266         spinlock_t      errors_lock;
 267 #ifdef DEBUG
 268         ktime_t perf_setup_time;
 269         ktime_t perf_start_time;
 270 #endif
 271         int debug_read;
 272         int debug_write;
 273
 274 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 275         spinlock_t irq_stats_lock;
 276         struct dsi_irq_stats irq_stats;
 277 #endif
 278 } dsi;
 279
 280 #ifdef DEBUG
 281 static unsigned int dsi_perf;
 282 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 283 #endif
 284
 285 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 286 {
 287         __raw_writel(val, dsi.base + idx.idx);
 288 }
 289
 290 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 291 {
 292         return __raw_readl(dsi.base + idx.idx);
 293 }
 294
 295
 296 void dsi_save_context(void)
 297 {
 298 }
 299
 300 void dsi_restore_context(void)
 301 {
 302 }
 303
 304 void dsi_bus_lock(void)
 305 {
 306         down(&dsi.bus_lock);
 307 }
 308 EXPORT_SYMBOL(dsi_bus_lock);
 309
 310 void dsi_bus_unlock(void)
 311 {
 312         up(&dsi.bus_lock);
 313 }
 314 EXPORT_SYMBOL(dsi_bus_unlock);
 315
 316 static bool dsi_bus_is_locked(void)
 317 {
 318         return dsi.bus_lock.count == 0;
 319 }
 320
 321 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 322                 int value)
 323 {
 324         int t = 100000;
 325
 326         while (REG_GET(idx, bitnum, bitnum) != value) {
 327                 if (--t == 0)
 328                         return !value;
 329         }
 330
 331         return value;
 332 }
 333
 334 #ifdef DEBUG
 335 static void dsi_perf_mark_setup(void)
 336 {
 337         dsi.perf_setup_time = ktime_get();
 338 }
 339
 340 static void dsi_perf_mark_start(void)
 341 {
 342         dsi.perf_start_time = ktime_get();
 343 }
 344
 345 static void dsi_perf_show(const char *name)
 346 {
 347         ktime_t t, setup_time, trans_time;
 348         u32 total_bytes;
 349         u32 setup_us, trans_us, total_us;
 350
 351         if (!dsi_perf)
 352                 return;
 353
 354         t = ktime_get();
 355
 356         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 357         setup_us = (u32)ktime_to_us(setup_time);
 358         if (setup_us == 0)
 359                 setup_us = 1;
 360
 361         trans_time = ktime_sub(t, dsi.perf_start_time);
 362         trans_us = (u32)ktime_to_us(trans_time);
 363         if (trans_us == 0)
 364                 trans_us = 1;
 365
 366         total_us = setup_us + trans_us;
 367
 368         total_bytes = dsi.update_region.w *
 369                 dsi.update_region.h *
 370                 dsi.update_region.device->ctrl.pixel_size / 8;
 371
 372         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 373                         "%u bytes, %u kbytes/sec\n",
 374                         name,
 375                         setup_us,
 376                         trans_us,
 377                         total_us,
 378                         1000*1000 / total_us,
 379                         total_bytes,
 380                         total_bytes * 1000 / total_us);
 381 }
 382 #else
 383 #define dsi_perf_mark_setup()
 384 #define dsi_perf_mark_start()
 385 #define dsi_perf_show(x)
 386 #endif
 387
 388 static void print_irq_status(u32 status)
 389 {
 390 #ifndef VERBOSE_IRQ
 391         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 392                 return;
 393 #endif
 394         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 395
 396 #define PIS(x) \
 397         if (status & DSI_IRQ_##x) \
 398                 printk(#x " ");
 399 #ifdef VERBOSE_IRQ
 400         PIS(VC0);
 401         PIS(VC1);
 402         PIS(VC2);
 403         PIS(VC3);
 404 #endif
 405         PIS(WAKEUP);
 406         PIS(RESYNC);
 407         PIS(PLL_LOCK);
 408         PIS(PLL_UNLOCK);
 409         PIS(PLL_RECALL);
 410         PIS(COMPLEXIO_ERR);
 411         PIS(HS_TX_TIMEOUT);
 412         PIS(LP_RX_TIMEOUT);
 413         PIS(TE_TRIGGER);
 414         PIS(ACK_TRIGGER);
 415         PIS(SYNC_LOST);
 416         PIS(LDO_POWER_GOOD);
 417         PIS(TA_TIMEOUT);
 418 #undef PIS
 419
 420         printk("\n");
 421 }
 422
 423 static void print_irq_status_vc(int channel, u32 status)
 424 {
 425 #ifndef VERBOSE_IRQ
 426         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 427                 return;
 428 #endif
 429         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 430
 431 #define PIS(x) \
 432         if (status & DSI_VC_IRQ_##x) \
 433                 printk(#x " ");
 434         PIS(CS);
 435         PIS(ECC_CORR);
 436 #ifdef VERBOSE_IRQ
 437         PIS(PACKET_SENT);
 438 #endif
 439         PIS(FIFO_TX_OVF);
 440         PIS(FIFO_RX_OVF);
 441         PIS(BTA);
 442         PIS(ECC_NO_CORR);
 443         PIS(FIFO_TX_UDF);
 444         PIS(PP_BUSY_CHANGE);
 445 #undef PIS
 446         printk("\n");
 447 }
 448
 449 static void print_irq_status_cio(u32 status)
 450 {
 451         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 452
 453 #define PIS(x) \
 454         if (status & DSI_CIO_IRQ_##x) \
 455                 printk(#x " ");
 456         PIS(ERRSYNCESC1);
 457         PIS(ERRSYNCESC2);
 458         PIS(ERRSYNCESC3);
 459         PIS(ERRESC1);
 460         PIS(ERRESC2);
 461         PIS(ERRESC3);
 462         PIS(ERRCONTROL1);
 463         PIS(ERRCONTROL2);
 464         PIS(ERRCONTROL3);
 465         PIS(STATEULPS1);
 466         PIS(STATEULPS2);
 467         PIS(STATEULPS3);
 468         PIS(ERRCONTENTIONLP0_1);
 469         PIS(ERRCONTENTIONLP1_1);
 470         PIS(ERRCONTENTIONLP0_2);
 471         PIS(ERRCONTENTIONLP1_2);
 472         PIS(ERRCONTENTIONLP0_3);
 473         PIS(ERRCONTENTIONLP1_3);
 474         PIS(ULPSACTIVENOT_ALL0);
 475         PIS(ULPSACTIVENOT_ALL1);
 476 #undef PIS
 477
 478         printk("\n");
 479 }
 480
 481 static int debug_irq;
 482
 483 /* called from dss */
 484 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 485 {
 486         u32 irqstatus, vcstatus, ciostatus;
 487         int i;
 488
 489         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 490
 491         /* IRQ is not for us */
 492         if (!irqstatus)
 493                 return IRQ_NONE;
 494
 495 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 496         spin_lock(&dsi.irq_stats_lock);
 497         dsi.irq_stats.irq_count++;
 498         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 499 #endif
 500
 501         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 502                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 503                 print_irq_status(irqstatus);
 504                 spin_lock(&dsi.errors_lock);
 505                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 506                 spin_unlock(&dsi.errors_lock);
 507         } else if (debug_irq) {
 508                 print_irq_status(irqstatus);
 509         }
 510
 511 #ifdef DSI_CATCH_MISSING_TE
 512         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 513                 del_timer(&dsi.te_timer);
 514 #endif
 515
 516         for (i = 0; i < 4; ++i) {
 517                 if ((irqstatus & (1<<i)) == 0)
 518                         continue;
 519
 520                 vcstatus = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 521
 522 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 523                 dss_collect_irq_stats(vcstatus, dsi.irq_stats.vc_irqs[i]);
 524 #endif
 525
 526                 if (vcstatus & DSI_VC_IRQ_BTA) {
 527                         complete(&dsi.bta_completion);
 528
 529                         if (dsi.bta_callback)
 530                                 dsi.bta_callback();
 531                 }
 532
 533                 if (vcstatus & DSI_VC_IRQ_ERROR_MASK) {
 534                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 535                                        i, vcstatus);
 536                         print_irq_status_vc(i, vcstatus);
 537                 } else if (debug_irq) {
 538                         print_irq_status_vc(i, vcstatus);
 539                 }
 540
 541                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus);
 542                 /* flush posted write */
 543                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 544         }
 545
 546         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 547                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 548
 549 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 550                 dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 551 #endif
 552
 553                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 554                 /* flush posted write */
 555                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 556
 557                 if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 558                         DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 559                         print_irq_status_cio(ciostatus);
 560                 } else if (debug_irq) {
 561                         print_irq_status_cio(ciostatus);
 562                 }
 563         }
 564
 565         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 566         /* flush posted write */
 567         dsi_read_reg(DSI_IRQSTATUS);
 568
 569 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 570         spin_unlock(&dsi.irq_stats_lock);
 571 #endif
 572         return IRQ_HANDLED;
 573 }
 574
 575 static void _dsi_initialize_irq(void)
 576 {
 577         u32 l;
 578         int i;
 579
 580         /* disable all interrupts */
 581         dsi_write_reg(DSI_IRQENABLE, 0);
 582         for (i = 0; i < 4; ++i)
 583                 dsi_write_reg(DSI_VC_IRQENABLE(i), 0);
 584         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, 0);
 585
 586         /* clear interrupt status */
 587         l = dsi_read_reg(DSI_IRQSTATUS);
 588         dsi_write_reg(DSI_IRQSTATUS, l & ~DSI_IRQ_CHANNEL_MASK);
 589
 590         for (i = 0; i < 4; ++i) {
 591                 l = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 592                 dsi_write_reg(DSI_VC_IRQSTATUS(i), l);
 593         }
 594
 595         l = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 596         dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, l);
 597
 598         /* enable error irqs */
 599         l = DSI_IRQ_ERROR_MASK;
 600 #ifdef DSI_CATCH_MISSING_TE
 601         l |= DSI_IRQ_TE_TRIGGER;
 602 #endif
 603         dsi_write_reg(DSI_IRQENABLE, l);
 604
 605         l = DSI_VC_IRQ_ERROR_MASK;
 606         for (i = 0; i < 4; ++i)
 607                 dsi_write_reg(DSI_VC_IRQENABLE(i), l);
 608
 609         l = DSI_CIO_IRQ_ERROR_MASK;
 610         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, l);
 611 }
 612
 613 static u32 dsi_get_errors(void)
 614 {
 615         unsigned long flags;
 616         u32 e;
 617         spin_lock_irqsave(&dsi.errors_lock, flags);
 618         e = dsi.errors;
 619         dsi.errors = 0;
 620         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 621         return e;
 622 }
 623
 624 static void dsi_vc_enable_bta_irq(int channel)
 625 {
 626         u32 l;
 627
 628         dsi_write_reg(DSI_VC_IRQSTATUS(channel), DSI_VC_IRQ_BTA);
 629
 630         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 631         l |= DSI_VC_IRQ_BTA;
 632         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 633 }
 634
 635 static void dsi_vc_disable_bta_irq(int channel)
 636 {
 637         u32 l;
 638
 639         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 640         l &= ~DSI_VC_IRQ_BTA;
 641         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 642 }
 643
 644 /* DSI func clock. this could also be DSI2_PLL_FCLK */
 645 static inline void enable_clocks(bool enable)
 646 {
 647         if (enable)
 648                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 649         else
 650                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 651 }
 652
 653 /* source clock for DSI PLL. this could also be PCLKFREE */
 654 static inline void dsi_enable_pll_clock(bool enable)
 655 {
 656         if (enable)
 657                 dss_clk_enable(DSS_CLK_SYSCK);
 658         else
 659                 dss_clk_disable(DSS_CLK_SYSCK);
 660
 661         if (enable && dsi.pll_locked) {
 662                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 663                         DSSERR("cannot lock PLL when enabling clocks\n");
 664         }
 665 }
 666
 667 #ifdef DEBUG
 668 static void _dsi_print_reset_status(void)
 669 {
 670         u32 l;
 671
 672         if (!dss_debug)
 673                 return;
 674
 675         /* A dummy read using the SCP interface to any DSIPHY register is
 676          * required after DSIPHY reset to complete the reset of the DSI complex
 677          * I/O. */
 678         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 679
 680         printk(KERN_DEBUG "DSI resets: ");
 681
 682         l = dsi_read_reg(DSI_PLL_STATUS);
 683         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 684
 685         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 686         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 687
 688         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 689         printk("PHY (%x, %d, %d, %d)\n",
 690                         FLD_GET(l, 28, 26),
 691                         FLD_GET(l, 29, 29),
 692                         FLD_GET(l, 30, 30),
 693                         FLD_GET(l, 31, 31));
 694 }
 695 #else
 696 #define _dsi_print_reset_status()
 697 #endif
 698
 699 static inline int dsi_if_enable(bool enable)
 700 {
 701         DSSDBG("dsi_if_enable(%d)\n", enable);
 702
 703         enable = enable ? 1 : 0;
 704         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 705
 706         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 707                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 708                         return -EIO;
 709         }
 710
 711         return 0;
 712 }
 713
 714 unsigned long dsi_get_dsi1_pll_rate(void)
 715 {
 716         return dsi.current_cinfo.dsi1_pll_fclk;
 717 }
 718
 719 static unsigned long dsi_get_dsi2_pll_rate(void)
 720 {
 721         return dsi.current_cinfo.dsi2_pll_fclk;
 722 }
 723
 724 static unsigned long dsi_get_txbyteclkhs(void)
 725 {
 726         return dsi.current_cinfo.clkin4ddr / 16;
 727 }
 728
 729 static unsigned long dsi_fclk_rate(void)
 730 {
 731         unsigned long r;
 732
 733         if (dss_get_dsi_clk_source() == DSS_SRC_DSS1_ALWON_FCLK) {
 734                 /* DSI FCLK source is DSS1_ALWON_FCK, which is dss1_fck */
 735                 r = dss_clk_get_rate(DSS_CLK_FCK);
 736         } else {
 737                 /* DSI FCLK source is DSI2_PLL_FCLK */
 738                 r = dsi_get_dsi2_pll_rate();
 739         }
 740
 741         return r;
 742 }
 743
 744 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
 745 {
 746         unsigned long dsi_fclk;
 747         unsigned lp_clk_div;
 748         unsigned long lp_clk;
 749
 750         lp_clk_div = dssdev->phy.dsi.div.lp_clk_div;
 751
 752         if (lp_clk_div == 0 || lp_clk_div > LP_DIV_MAX)
 753                 return -EINVAL;
 754
 755         dsi_fclk = dsi_fclk_rate();
 756
 757         lp_clk = dsi_fclk / 2 / lp_clk_div;
 758
 759         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
 760         dsi.current_cinfo.lp_clk = lp_clk;
 761         dsi.current_cinfo.lp_clk_div = lp_clk_div;
 762
 763         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
 764
 765         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
 766                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
 767
 768         return 0;
 769 }
 770
 771
 772 enum dsi_pll_power_state {
 773         DSI_PLL_POWER_OFF       = 0x0,
 774         DSI_PLL_POWER_ON_HSCLK  = 0x1,
 775         DSI_PLL_POWER_ON_ALL    = 0x2,
 776         DSI_PLL_POWER_ON_DIV    = 0x3,
 777 };
 778
 779 static int dsi_pll_power(enum dsi_pll_power_state state)
 780 {
 781         int t = 0;
 782
 783         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
 784
 785         /* PLL_PWR_STATUS */
 786         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
 787                 if (++t > 1000) {
 788                         DSSERR("Failed to set DSI PLL power mode to %d\n",
 789                                         state);
 790                         return -ENODEV;
 791                 }
 792                 udelay(1);
 793         }
 794
 795         return 0;
 796 }
 797
 798 /* calculate clock rates using dividers in cinfo */
 799 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
 800                 struct dsi_clock_info *cinfo)
 801 {
 802         if (cinfo->regn == 0 || cinfo->regn > REGN_MAX)
 803                 return -EINVAL;
 804
 805         if (cinfo->regm == 0 || cinfo->regm > REGM_MAX)
 806                 return -EINVAL;
 807
 808         if (cinfo->regm3 > REGM3_MAX)
 809                 return -EINVAL;
 810
 811         if (cinfo->regm4 > REGM4_MAX)
 812                 return -EINVAL;
 813
 814         if (cinfo->use_dss2_fck) {
 815                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
 816                 /* XXX it is unclear if highfreq should be used
 817                  * with DSS2_FCK source also */
 818                 cinfo->highfreq = 0;
 819         } else {
 820                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
 821
 822                 if (cinfo->clkin < 32000000)
 823                         cinfo->highfreq = 0;
 824                 else
 825                         cinfo->highfreq = 1;
 826         }
 827
 828         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
 829
 830         if (cinfo->fint > FINT_MAX || cinfo->fint < FINT_MIN)
 831                 return -EINVAL;
 832
 833         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
 834
 835         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
 836                 return -EINVAL;
 837
 838         if (cinfo->regm3 > 0)
 839                 cinfo->dsi1_pll_fclk = cinfo->clkin4ddr / cinfo->regm3;
 840         else
 841                 cinfo->dsi1_pll_fclk = 0;
 842
 843         if (cinfo->regm4 > 0)
 844                 cinfo->dsi2_pll_fclk = cinfo->clkin4ddr / cinfo->regm4;
 845         else
 846                 cinfo->dsi2_pll_fclk = 0;
 847
 848         return 0;
 849 }
 850
 851 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
 852                 struct dsi_clock_info *dsi_cinfo,
 853                 struct dispc_clock_info *dispc_cinfo)
 854 {
 855         struct dsi_clock_info cur, best;
 856         struct dispc_clock_info best_dispc;
 857         int min_fck_per_pck;
 858         int match = 0;
 859         unsigned long dss_clk_fck2;
 860
 861         dss_clk_fck2 = dss_clk_get_rate(DSS_CLK_SYSCK);
 862
 863         if (req_pck == dsi.cache_req_pck &&
 864                         dsi.cache_cinfo.clkin == dss_clk_fck2) {
 865                 DSSDBG("DSI clock info found from cache\n");
 866                 *dsi_cinfo = dsi.cache_cinfo;
 867                 dispc_find_clk_divs(is_tft, req_pck, dsi_cinfo->dsi1_pll_fclk,
 868                                 dispc_cinfo);
 869                 return 0;
 870         }
 871
 872         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
 873
 874         if (min_fck_per_pck &&
 875                 req_pck * min_fck_per_pck > DISPC_MAX_FCK) {
 876                 DSSERR("Requested pixel clock not possible with the current "
 877                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
 878                                 "the constraint off.\n");
 879                 min_fck_per_pck = 0;
 880         }
 881
 882         DSSDBG("dsi_pll_calc\n");
 883
 884 retry:
 885         memset(&best, 0, sizeof(best));
 886         memset(&best_dispc, 0, sizeof(best_dispc));
 887
 888         memset(&cur, 0, sizeof(cur));
 889         cur.clkin = dss_clk_fck2;
 890         cur.use_dss2_fck = 1;
 891         cur.highfreq = 0;
 892
 893         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
 894         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
 895         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
 896         for (cur.regn = 1; cur.regn < REGN_MAX; ++cur.regn) {
 897                 if (cur.highfreq == 0)
 898                         cur.fint = cur.clkin / cur.regn;
 899                 else
 900                         cur.fint = cur.clkin / (2 * cur.regn);
 901
 902                 if (cur.fint > FINT_MAX || cur.fint < FINT_MIN)
 903                         continue;
 904
 905                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
 906                 for (cur.regm = 1; cur.regm < REGM_MAX; ++cur.regm) {
 907                         unsigned long a, b;
 908
 909                         a = 2 * cur.regm * (cur.clkin/1000);
 910                         b = cur.regn * (cur.highfreq + 1);
 911                         cur.clkin4ddr = a / b * 1000;
 912
 913                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
 914                                 break;
 915
 916                         /* DSI1_PLL_FCLK(MHz) = DSIPHY(MHz) / regm3  < 173MHz */
 917                         for (cur.regm3 = 1; cur.regm3 < REGM3_MAX;
 918                                         ++cur.regm3) {
 919                                 struct dispc_clock_info cur_dispc;
 920                                 cur.dsi1_pll_fclk = cur.clkin4ddr / cur.regm3;
 921
 922                                 /* this will narrow down the search a bit,
 923                                  * but still give pixclocks below what was
 924                                  * requested */
 925                                 if (cur.dsi1_pll_fclk  < req_pck)
 926                                         break;
 927
 928                                 if (cur.dsi1_pll_fclk > DISPC_MAX_FCK)
 929                                         continue;
 930
 931                                 if (min_fck_per_pck &&
 932                                         cur.dsi1_pll_fclk <
 933                                                 req_pck * min_fck_per_pck)
 934                                         continue;
 935
 936                                 match = 1;
 937
 938                                 dispc_find_clk_divs(is_tft, req_pck,
 939                                                 cur.dsi1_pll_fclk,
 940                                                 &cur_dispc);
 941
 942                                 if (abs(cur_dispc.pck - req_pck) <
 943                                                 abs(best_dispc.pck - req_pck)) {
 944                                         best = cur;
 945                                         best_dispc = cur_dispc;
 946
 947                                         if (cur_dispc.pck == req_pck)
 948                                                 goto found;
 949                                 }
 950                         }
 951                 }
 952         }
 953 found:
 954         if (!match) {
 955                 if (min_fck_per_pck) {
 956                         DSSERR("Could not find suitable clock settings.\n"
 957                                         "Turning FCK/PCK constraint off and"
 958                                         "trying again.\n");
 959                         min_fck_per_pck = 0;
 960                         goto retry;
 961                 }
 962
 963                 DSSERR("Could not find suitable clock settings.\n");
 964
 965                 return -EINVAL;
 966         }
 967
 968         /* DSI2_PLL_FCLK (regm4) is not used */
 969         best.regm4 = 0;
 970         best.dsi2_pll_fclk = 0;
 971
 972         if (dsi_cinfo)
 973                 *dsi_cinfo = best;
 974         if (dispc_cinfo)
 975                 *dispc_cinfo = best_dispc;
 976
 977         dsi.cache_req_pck = req_pck;
 978         dsi.cache_clk_freq = 0;
 979         dsi.cache_cinfo = best;
 980
 981         return 0;
 982 }
 983
 984 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
 985 {
 986         int r = 0;
 987         u32 l;
 988         int f;
 989
 990         DSSDBGF();
 991
 992         dsi.current_cinfo.fint = cinfo->fint;
 993         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
 994         dsi.current_cinfo.dsi1_pll_fclk = cinfo->dsi1_pll_fclk;
 995         dsi.current_cinfo.dsi2_pll_fclk = cinfo->dsi2_pll_fclk;
 996
 997         dsi.current_cinfo.regn = cinfo->regn;
 998         dsi.current_cinfo.regm = cinfo->regm;
 999         dsi.current_cinfo.regm3 = cinfo->regm3;
1000         dsi.current_cinfo.regm4 = cinfo->regm4;
1001
1002         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1003
1004         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1005                         cinfo->use_dss2_fck ? "dss2_fck" : "pclkfree",
1006                         cinfo->clkin,
1007                         cinfo->highfreq);
1008
1009         /* DSIPHY == CLKIN4DDR */
1010         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1011                         cinfo->regm,
1012                         cinfo->regn,
1013                         cinfo->clkin,
1014                         cinfo->highfreq + 1,
1015                         cinfo->clkin4ddr);
1016
1017         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1018                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1019
1020         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1021
1022         DSSDBG("regm3 = %d, dsi1_pll_fclk = %lu\n",
1023                         cinfo->regm3, cinfo->dsi1_pll_fclk);
1024         DSSDBG("regm4 = %d, dsi2_pll_fclk = %lu\n",
1025                         cinfo->regm4, cinfo->dsi2_pll_fclk);
1026
1027         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1028
1029         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1030         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1031         l = FLD_MOD(l, cinfo->regn - 1, 7, 1);  /* DSI_PLL_REGN */
1032         l = FLD_MOD(l, cinfo->regm, 18, 8);     /* DSI_PLL_REGM */
1033         l = FLD_MOD(l, cinfo->regm3 > 0 ? cinfo->regm3 - 1 : 0,
1034                         22, 19);                /* DSI_CLOCK_DIV */
1035         l = FLD_MOD(l, cinfo->regm4 > 0 ? cinfo->regm4 - 1 : 0,
1036                         26, 23);                /* DSIPROTO_CLOCK_DIV */
1037         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1038
1039         BUG_ON(cinfo->fint < 750000 || cinfo->fint > 2100000);
1040         if (cinfo->fint < 1000000)
1041                 f = 0x3;
1042         else if (cinfo->fint < 1250000)
1043                 f = 0x4;
1044         else if (cinfo->fint < 1500000)
1045                 f = 0x5;
1046         else if (cinfo->fint < 1750000)
1047                 f = 0x6;
1048         else
1049                 f = 0x7;
1050
1051         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1052         l = FLD_MOD(l, f, 4, 1);                /* DSI_PLL_FREQSEL */
1053         l = FLD_MOD(l, cinfo->use_dss2_fck ? 0 : 1,
1054                         11, 11);                /* DSI_PLL_CLKSEL */
1055         l = FLD_MOD(l, cinfo->highfreq,
1056                         12, 12);                /* DSI_PLL_HIGHFREQ */
1057         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1058         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1059         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1060         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1061
1062         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1063
1064         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1065                 DSSERR("dsi pll go bit not going down.\n");
1066                 r = -EIO;
1067                 goto err;
1068         }
1069
1070         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1071                 DSSERR("cannot lock PLL\n");
1072                 r = -EIO;
1073                 goto err;
1074         }
1075
1076         dsi.pll_locked = 1;
1077
1078         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1079         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1080         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1081         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1082         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1083         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1084         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1085         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1086         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1087         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1088         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1089         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1090         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1091         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1092         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1093         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1094
1095         DSSDBG("PLL config done\n");
1096 err:
1097         return r;
1098 }
1099
1100 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1101                 bool enable_hsdiv)
1102 {
1103         int r = 0;
1104         enum dsi_pll_power_state pwstate;
1105
1106         DSSDBG("PLL init\n");
1107
1108         enable_clocks(1);
1109         dsi_enable_pll_clock(1);
1110
1111         r = regulator_enable(dsi.vdds_dsi_reg);
1112         if (r)
1113                 goto err0;
1114
1115         /* XXX PLL does not come out of reset without this... */
1116         dispc_pck_free_enable(1);
1117
1118         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1119                 DSSERR("PLL not coming out of reset.\n");
1120                 r = -ENODEV;
1121                 dispc_pck_free_enable(0);
1122                 goto err1;
1123         }
1124
1125         /* XXX ... but if left on, we get problems when planes do not
1126          * fill the whole display. No idea about this */
1127         dispc_pck_free_enable(0);
1128
1129         if (enable_hsclk && enable_hsdiv)
1130                 pwstate = DSI_PLL_POWER_ON_ALL;
1131         else if (enable_hsclk)
1132                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1133         else if (enable_hsdiv)
1134                 pwstate = DSI_PLL_POWER_ON_DIV;
1135         else
1136                 pwstate = DSI_PLL_POWER_OFF;
1137
1138         r = dsi_pll_power(pwstate);
1139
1140         if (r)
1141                 goto err1;
1142
1143         DSSDBG("PLL init done\n");
1144
1145         return 0;
1146 err1:
1147         regulator_disable(dsi.vdds_dsi_reg);
1148 err0:
1149         enable_clocks(0);
1150         dsi_enable_pll_clock(0);
1151         return r;
1152 }
1153
1154 void dsi_pll_uninit(void)
1155 {
1156         enable_clocks(0);
1157         dsi_enable_pll_clock(0);
1158
1159         dsi.pll_locked = 0;
1160         dsi_pll_power(DSI_PLL_POWER_OFF);
1161         regulator_disable(dsi.vdds_dsi_reg);
1162         DSSDBG("PLL uninit done\n");
1163 }
1164
1165 void dsi_dump_clocks(struct seq_file *s)
1166 {
1167         int clksel;
1168         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1169
1170         enable_clocks(1);
1171
1172         clksel = REG_GET(DSI_PLL_CONFIGURATION2, 11, 11);
1173
1174         seq_printf(s,   "- DSI PLL -\n");
1175
1176         seq_printf(s,   "dsi pll source = %s\n",
1177                         clksel == 0 ?
1178                         "dss2_alwon_fclk" : "pclkfree");
1179
1180         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1181
1182         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1183                         cinfo->clkin4ddr, cinfo->regm);
1184
1185         seq_printf(s,   "dsi1_pll_fck\t%-16luregm3 %u\t(%s)\n",
1186                         cinfo->dsi1_pll_fclk,
1187                         cinfo->regm3,
1188                         dss_get_dispc_clk_source() == DSS_SRC_DSS1_ALWON_FCLK ?
1189                         "off" : "on");
1190
1191         seq_printf(s,   "dsi2_pll_fck\t%-16luregm4 %u\t(%s)\n",
1192                         cinfo->dsi2_pll_fclk,
1193                         cinfo->regm4,
1194                         dss_get_dsi_clk_source() == DSS_SRC_DSS1_ALWON_FCLK ?
1195                         "off" : "on");
1196
1197         seq_printf(s,   "- DSI -\n");
1198
1199         seq_printf(s,   "dsi fclk source = %s\n",
1200                         dss_get_dsi_clk_source() == DSS_SRC_DSS1_ALWON_FCLK ?
1201                         "dss1_alwon_fclk" : "dsi2_pll_fclk");
1202
1203         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1204
1205         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1206                         cinfo->clkin4ddr / 4);
1207
1208         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1209
1210         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1211
1212         seq_printf(s,   "VP_CLK\t\t%lu\n"
1213                         "VP_PCLK\t\t%lu\n",
1214                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1215                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1216
1217         enable_clocks(0);
1218 }
1219
1220 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1221 void dsi_dump_irqs(struct seq_file *s)
1222 {
1223         unsigned long flags;
1224         struct dsi_irq_stats stats;
1225
1226         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1227
1228         stats = dsi.irq_stats;
1229         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1230         dsi.irq_stats.last_reset = jiffies;
1231
1232         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1233
1234         seq_printf(s, "period %u ms\n",
1235                         jiffies_to_msecs(jiffies - stats.last_reset));
1236
1237         seq_printf(s, "irqs %d\n", stats.irq_count);
1238 #define PIS(x) \
1239         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1240
1241         seq_printf(s, "-- DSI interrupts --\n");
1242         PIS(VC0);
1243         PIS(VC1);
1244         PIS(VC2);
1245         PIS(VC3);
1246         PIS(WAKEUP);
1247         PIS(RESYNC);
1248         PIS(PLL_LOCK);
1249         PIS(PLL_UNLOCK);
1250         PIS(PLL_RECALL);
1251         PIS(COMPLEXIO_ERR);
1252         PIS(HS_TX_TIMEOUT);
1253         PIS(LP_RX_TIMEOUT);
1254         PIS(TE_TRIGGER);
1255         PIS(ACK_TRIGGER);
1256         PIS(SYNC_LOST);
1257         PIS(LDO_POWER_GOOD);
1258         PIS(TA_TIMEOUT);
1259 #undef PIS
1260
1261 #define PIS(x) \
1262         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1263                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1264                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1265                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1266                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1267
1268         seq_printf(s, "-- VC interrupts --\n");
1269         PIS(CS);
1270         PIS(ECC_CORR);
1271         PIS(PACKET_SENT);
1272         PIS(FIFO_TX_OVF);
1273         PIS(FIFO_RX_OVF);
1274         PIS(BTA);
1275         PIS(ECC_NO_CORR);
1276         PIS(FIFO_TX_UDF);
1277         PIS(PP_BUSY_CHANGE);
1278 #undef PIS
1279
1280 #define PIS(x) \
1281         seq_printf(s, "%-20s %10d\n", #x, \
1282                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1283
1284         seq_printf(s, "-- CIO interrupts --\n");
1285         PIS(ERRSYNCESC1);
1286         PIS(ERRSYNCESC2);
1287         PIS(ERRSYNCESC3);
1288         PIS(ERRESC1);
1289         PIS(ERRESC2);
1290         PIS(ERRESC3);
1291         PIS(ERRCONTROL1);
1292         PIS(ERRCONTROL2);
1293         PIS(ERRCONTROL3);
1294         PIS(STATEULPS1);
1295         PIS(STATEULPS2);
1296         PIS(STATEULPS3);
1297         PIS(ERRCONTENTIONLP0_1);
1298         PIS(ERRCONTENTIONLP1_1);
1299         PIS(ERRCONTENTIONLP0_2);
1300         PIS(ERRCONTENTIONLP1_2);
1301         PIS(ERRCONTENTIONLP0_3);
1302         PIS(ERRCONTENTIONLP1_3);
1303         PIS(ULPSACTIVENOT_ALL0);
1304         PIS(ULPSACTIVENOT_ALL1);
1305 #undef PIS
1306 }
1307 #endif
1308
1309 void dsi_dump_regs(struct seq_file *s)
1310 {
1311 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1312
1313         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1314
1315         DUMPREG(DSI_REVISION);
1316         DUMPREG(DSI_SYSCONFIG);
1317         DUMPREG(DSI_SYSSTATUS);
1318         DUMPREG(DSI_IRQSTATUS);
1319         DUMPREG(DSI_IRQENABLE);
1320         DUMPREG(DSI_CTRL);
1321         DUMPREG(DSI_COMPLEXIO_CFG1);
1322         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1323         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1324         DUMPREG(DSI_CLK_CTRL);
1325         DUMPREG(DSI_TIMING1);
1326         DUMPREG(DSI_TIMING2);
1327         DUMPREG(DSI_VM_TIMING1);
1328         DUMPREG(DSI_VM_TIMING2);
1329         DUMPREG(DSI_VM_TIMING3);
1330         DUMPREG(DSI_CLK_TIMING);
1331         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1332         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1333         DUMPREG(DSI_COMPLEXIO_CFG2);
1334         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1335         DUMPREG(DSI_VM_TIMING4);
1336         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1337         DUMPREG(DSI_VM_TIMING5);
1338         DUMPREG(DSI_VM_TIMING6);
1339         DUMPREG(DSI_VM_TIMING7);
1340         DUMPREG(DSI_STOPCLK_TIMING);
1341
1342         DUMPREG(DSI_VC_CTRL(0));
1343         DUMPREG(DSI_VC_TE(0));
1344         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1345         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1346         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1347         DUMPREG(DSI_VC_IRQSTATUS(0));
1348         DUMPREG(DSI_VC_IRQENABLE(0));
1349
1350         DUMPREG(DSI_VC_CTRL(1));
1351         DUMPREG(DSI_VC_TE(1));
1352         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1353         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1354         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1355         DUMPREG(DSI_VC_IRQSTATUS(1));
1356         DUMPREG(DSI_VC_IRQENABLE(1));
1357
1358         DUMPREG(DSI_VC_CTRL(2));
1359         DUMPREG(DSI_VC_TE(2));
1360         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1361         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1362         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1363         DUMPREG(DSI_VC_IRQSTATUS(2));
1364         DUMPREG(DSI_VC_IRQENABLE(2));
1365
1366         DUMPREG(DSI_VC_CTRL(3));
1367         DUMPREG(DSI_VC_TE(3));
1368         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1369         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1370         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1371         DUMPREG(DSI_VC_IRQSTATUS(3));
1372         DUMPREG(DSI_VC_IRQENABLE(3));
1373
1374         DUMPREG(DSI_DSIPHY_CFG0);
1375         DUMPREG(DSI_DSIPHY_CFG1);
1376         DUMPREG(DSI_DSIPHY_CFG2);
1377         DUMPREG(DSI_DSIPHY_CFG5);
1378
1379         DUMPREG(DSI_PLL_CONTROL);
1380         DUMPREG(DSI_PLL_STATUS);
1381         DUMPREG(DSI_PLL_GO);
1382         DUMPREG(DSI_PLL_CONFIGURATION1);
1383         DUMPREG(DSI_PLL_CONFIGURATION2);
1384
1385         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1386 #undef DUMPREG
1387 }
1388
1389 enum dsi_complexio_power_state {
1390         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1391         DSI_COMPLEXIO_POWER_ON          = 0x1,
1392         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1393 };
1394
1395 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1396 {
1397         int t = 0;
1398
1399         /* PWR_CMD */
1400         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1401
1402         /* PWR_STATUS */
1403         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1404                 if (++t > 1000) {
1405                         DSSERR("failed to set complexio power state to "
1406                                         "%d\n", state);
1407                         return -ENODEV;
1408                 }
1409                 udelay(1);
1410         }
1411
1412         return 0;
1413 }
1414
1415 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1416 {
1417         u32 r;
1418
1419         int clk_lane   = dssdev->phy.dsi.clk_lane;
1420         int data1_lane = dssdev->phy.dsi.data1_lane;
1421         int data2_lane = dssdev->phy.dsi.data2_lane;
1422         int clk_pol    = dssdev->phy.dsi.clk_pol;
1423         int data1_pol  = dssdev->phy.dsi.data1_pol;
1424         int data2_pol  = dssdev->phy.dsi.data2_pol;
1425
1426         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1427         r = FLD_MOD(r, clk_lane, 2, 0);
1428         r = FLD_MOD(r, clk_pol, 3, 3);
1429         r = FLD_MOD(r, data1_lane, 6, 4);
1430         r = FLD_MOD(r, data1_pol, 7, 7);
1431         r = FLD_MOD(r, data2_lane, 10, 8);
1432         r = FLD_MOD(r, data2_pol, 11, 11);
1433         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1434
1435         /* The configuration of the DSI complex I/O (number of data lanes,
1436            position, differential order) should not be changed while
1437            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1438            the hardware to take into account a new configuration of the complex
1439            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1440            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1441            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1442            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1443            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1444            DSI complex I/O configuration is unknown. */
1445
1446         /*
1447         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1448         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1449         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1450         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1451         */
1452 }
1453
1454 static inline unsigned ns2ddr(unsigned ns)
1455 {
1456         /* convert time in ns to ddr ticks, rounding up */
1457         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1458         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1459 }
1460
1461 static inline unsigned ddr2ns(unsigned ddr)
1462 {
1463         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1464         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1465 }
1466
1467 static void dsi_complexio_timings(void)
1468 {
1469         u32 r;
1470         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1471         u32 tlpx_half, tclk_trail, tclk_zero;
1472         u32 tclk_prepare;
1473
1474         /* calculate timings */
1475
1476         /* 1 * DDR_CLK = 2 * UI */
1477
1478         /* min 40ns + 4*UI      max 85ns + 6*UI */
1479         ths_prepare = ns2ddr(70) + 2;
1480
1481         /* min 145ns + 10*UI */
1482         ths_prepare_ths_zero = ns2ddr(175) + 2;
1483
1484         /* min max(8*UI, 60ns+4*UI) */
1485         ths_trail = ns2ddr(60) + 5;
1486
1487         /* min 100ns */
1488         ths_exit = ns2ddr(145);
1489
1490         /* tlpx min 50n */
1491         tlpx_half = ns2ddr(25);
1492
1493         /* min 60ns */
1494         tclk_trail = ns2ddr(60) + 2;
1495
1496         /* min 38ns, max 95ns */
1497         tclk_prepare = ns2ddr(65);
1498
1499         /* min tclk-prepare + tclk-zero = 300ns */
1500         tclk_zero = ns2ddr(260);
1501
1502         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1503                 ths_prepare, ddr2ns(ths_prepare),
1504                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1505         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1506                         ths_trail, ddr2ns(ths_trail),
1507                         ths_exit, ddr2ns(ths_exit));
1508
1509         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1510                         "tclk_zero %u (%uns)\n",
1511                         tlpx_half, ddr2ns(tlpx_half),
1512                         tclk_trail, ddr2ns(tclk_trail),
1513                         tclk_zero, ddr2ns(tclk_zero));
1514         DSSDBG("tclk_prepare %u (%uns)\n",
1515                         tclk_prepare, ddr2ns(tclk_prepare));
1516
1517         /* program timings */
1518
1519         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1520         r = FLD_MOD(r, ths_prepare, 31, 24);
1521         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1522         r = FLD_MOD(r, ths_trail, 15, 8);
1523         r = FLD_MOD(r, ths_exit, 7, 0);
1524         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1525
1526         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1527         r = FLD_MOD(r, tlpx_half, 22, 16);
1528         r = FLD_MOD(r, tclk_trail, 15, 8);
1529         r = FLD_MOD(r, tclk_zero, 7, 0);
1530         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1531
1532         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1533         r = FLD_MOD(r, tclk_prepare, 7, 0);
1534         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1535 }
1536
1537
1538 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1539 {
1540         int r = 0;
1541
1542         DSSDBG("dsi_complexio_init\n");
1543
1544         /* CIO_CLK_ICG, enable L3 clk to CIO */
1545         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
1546
1547         /* A dummy read using the SCP interface to any DSIPHY register is
1548          * required after DSIPHY reset to complete the reset of the DSI complex
1549          * I/O. */
1550         dsi_read_reg(DSI_DSIPHY_CFG5);
1551
1552         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1553                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1554                 r = -ENODEV;
1555                 goto err;
1556         }
1557
1558         dsi_complexio_config(dssdev);
1559
1560         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1561
1562         if (r)
1563                 goto err;
1564
1565         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1566                 DSSERR("ComplexIO not coming out of reset.\n");
1567                 r = -ENODEV;
1568                 goto err;
1569         }
1570
1571         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1572                 DSSERR("ComplexIO LDO power down.\n");
1573                 r = -ENODEV;
1574                 goto err;
1575         }
1576
1577         dsi_complexio_timings();
1578
1579         /*
1580            The configuration of the DSI complex I/O (number of data lanes,
1581            position, differential order) should not be changed while
1582            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1583            hardware to recognize a new configuration of the complex I/O (done
1584            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1585            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1586            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1587            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1588            bit to 1. If the sequence is not followed, the DSi complex I/O
1589            configuration is undetermined.
1590            */
1591         dsi_if_enable(1);
1592         dsi_if_enable(0);
1593         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1594         dsi_if_enable(1);
1595         dsi_if_enable(0);
1596
1597         DSSDBG("CIO init done\n");
1598 err:
1599         return r;
1600 }
1601
1602 static void dsi_complexio_uninit(void)
1603 {
1604         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1605 }
1606
1607 static int _dsi_wait_reset(void)
1608 {
1609         int t = 0;
1610
1611         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1612                 if (++t > 5) {
1613                         DSSERR("soft reset failed\n");
1614                         return -ENODEV;
1615                 }
1616                 udelay(1);
1617         }
1618
1619         return 0;
1620 }
1621
1622 static int _dsi_reset(void)
1623 {
1624         /* Soft reset */
1625         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1626         return _dsi_wait_reset();
1627 }
1628
1629 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1630                 enum fifo_size size3, enum fifo_size size4)
1631 {
1632         u32 r = 0;
1633         int add = 0;
1634         int i;
1635
1636         dsi.vc[0].fifo_size = size1;
1637         dsi.vc[1].fifo_size = size2;
1638         dsi.vc[2].fifo_size = size3;
1639         dsi.vc[3].fifo_size = size4;
1640
1641         for (i = 0; i < 4; i++) {
1642                 u8 v;
1643                 int size = dsi.vc[i].fifo_size;
1644
1645                 if (add + size > 4) {
1646                         DSSERR("Illegal FIFO configuration\n");
1647                         BUG();
1648                 }
1649
1650                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1651                 r |= v << (8 * i);
1652                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1653                 add += size;
1654         }
1655
1656         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1657 }
1658
1659 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1660                 enum fifo_size size3, enum fifo_size size4)
1661 {
1662         u32 r = 0;
1663         int add = 0;
1664         int i;
1665
1666         dsi.vc[0].fifo_size = size1;
1667         dsi.vc[1].fifo_size = size2;
1668         dsi.vc[2].fifo_size = size3;
1669         dsi.vc[3].fifo_size = size4;
1670
1671         for (i = 0; i < 4; i++) {
1672                 u8 v;
1673                 int size = dsi.vc[i].fifo_size;
1674
1675                 if (add + size > 4) {
1676                         DSSERR("Illegal FIFO configuration\n");
1677                         BUG();
1678                 }
1679
1680                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1681                 r |= v << (8 * i);
1682                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
1683                 add += size;
1684         }
1685
1686         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
1687 }
1688
1689 static int dsi_force_tx_stop_mode_io(void)
1690 {
1691         u32 r;
1692
1693         r = dsi_read_reg(DSI_TIMING1);
1694         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
1695         dsi_write_reg(DSI_TIMING1, r);
1696
1697         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
1698                 DSSERR("TX_STOP bit not going down\n");
1699                 return -EIO;
1700         }
1701
1702         return 0;
1703 }
1704
1705 static int dsi_vc_enable(int channel, bool enable)
1706 {
1707         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
1708                         channel, enable);
1709
1710         enable = enable ? 1 : 0;
1711
1712         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
1713
1714         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
1715                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
1716                         return -EIO;
1717         }
1718
1719         return 0;
1720 }
1721
1722 static void dsi_vc_initial_config(int channel)
1723 {
1724         u32 r;
1725
1726         DSSDBGF("%d", channel);
1727
1728         r = dsi_read_reg(DSI_VC_CTRL(channel));
1729
1730         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
1731                 DSSERR("VC(%d) busy when trying to configure it!\n",
1732                                 channel);
1733
1734         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
1735         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
1736         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
1737         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
1738         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
1739         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
1740         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
1741
1742         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
1743         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
1744
1745         dsi_write_reg(DSI_VC_CTRL(channel), r);
1746
1747         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1748 }
1749
1750 static int dsi_vc_config_l4(int channel)
1751 {
1752         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
1753                 return 0;
1754
1755         DSSDBGF("%d", channel);
1756
1757         dsi_vc_enable(channel, 0);
1758
1759         /* VC_BUSY */
1760         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1761                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
1762                 return -EIO;
1763         }
1764
1765         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
1766
1767         dsi_vc_enable(channel, 1);
1768
1769         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1770
1771         return 0;
1772 }
1773
1774 static int dsi_vc_config_vp(int channel)
1775 {
1776         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
1777                 return 0;
1778
1779         DSSDBGF("%d", channel);
1780
1781         dsi_vc_enable(channel, 0);
1782
1783         /* VC_BUSY */
1784         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1785                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
1786                 return -EIO;
1787         }
1788
1789         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
1790
1791         dsi_vc_enable(channel, 1);
1792
1793         dsi.vc[channel].mode = DSI_VC_MODE_VP;
1794
1795         return 0;
1796 }
1797
1798
1799 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
1800 {
1801         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
1802
1803         WARN_ON(!dsi_bus_is_locked());
1804
1805         dsi_vc_enable(channel, 0);
1806         dsi_if_enable(0);
1807
1808         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
1809
1810         dsi_vc_enable(channel, 1);
1811         dsi_if_enable(1);
1812
1813         dsi_force_tx_stop_mode_io();
1814 }
1815 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
1816
1817 static void dsi_vc_flush_long_data(int channel)
1818 {
1819         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1820                 u32 val;
1821                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1822                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
1823                                 (val >> 0) & 0xff,
1824                                 (val >> 8) & 0xff,
1825                                 (val >> 16) & 0xff,
1826                                 (val >> 24) & 0xff);
1827         }
1828 }
1829
1830 static void dsi_show_rx_ack_with_err(u16 err)
1831 {
1832         DSSERR("\tACK with ERROR (%#x):\n", err);
1833         if (err & (1 << 0))
1834                 DSSERR("\t\tSoT Error\n");
1835         if (err & (1 << 1))
1836                 DSSERR("\t\tSoT Sync Error\n");
1837         if (err & (1 << 2))
1838                 DSSERR("\t\tEoT Sync Error\n");
1839         if (err & (1 << 3))
1840                 DSSERR("\t\tEscape Mode Entry Command Error\n");
1841         if (err & (1 << 4))
1842                 DSSERR("\t\tLP Transmit Sync Error\n");
1843         if (err & (1 << 5))
1844                 DSSERR("\t\tHS Receive Timeout Error\n");
1845         if (err & (1 << 6))
1846                 DSSERR("\t\tFalse Control Error\n");
1847         if (err & (1 << 7))
1848                 DSSERR("\t\t(reserved7)\n");
1849         if (err & (1 << 8))
1850                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
1851         if (err & (1 << 9))
1852                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
1853         if (err & (1 << 10))
1854                 DSSERR("\t\tChecksum Error\n");
1855         if (err & (1 << 11))
1856                 DSSERR("\t\tData type not recognized\n");
1857         if (err & (1 << 12))
1858                 DSSERR("\t\tInvalid VC ID\n");
1859         if (err & (1 << 13))
1860                 DSSERR("\t\tInvalid Transmission Length\n");
1861         if (err & (1 << 14))
1862                 DSSERR("\t\t(reserved14)\n");
1863         if (err & (1 << 15))
1864                 DSSERR("\t\tDSI Protocol Violation\n");
1865 }
1866
1867 static u16 dsi_vc_flush_receive_data(int channel)
1868 {
1869         /* RX_FIFO_NOT_EMPTY */
1870         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1871                 u32 val;
1872                 u8 dt;
1873                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1874                 DSSERR("\trawval %#08x\n", val);
1875                 dt = FLD_GET(val, 5, 0);
1876                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
1877                         u16 err = FLD_GET(val, 23, 8);
1878                         dsi_show_rx_ack_with_err(err);
1879                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
1880                         DSSERR("\tDCS short response, 1 byte: %#x\n",
1881                                         FLD_GET(val, 23, 8));
1882                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
1883                         DSSERR("\tDCS short response, 2 byte: %#x\n",
1884                                         FLD_GET(val, 23, 8));
1885                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
1886                         DSSERR("\tDCS long response, len %d\n",
1887                                         FLD_GET(val, 23, 8));
1888                         dsi_vc_flush_long_data(channel);
1889                 } else {
1890                         DSSERR("\tunknown datatype 0x%02x\n", dt);
1891                 }
1892         }
1893         return 0;
1894 }
1895
1896 static int dsi_vc_send_bta(int channel)
1897 {
1898         if (dsi.debug_write || dsi.debug_read)
1899                 DSSDBG("dsi_vc_send_bta %d\n", channel);
1900
1901         WARN_ON(!dsi_bus_is_locked());
1902
1903         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
1904                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
1905                 dsi_vc_flush_receive_data(channel);
1906         }
1907
1908         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
1909
1910         return 0;
1911 }
1912
1913 int dsi_vc_send_bta_sync(int channel)
1914 {
1915         int r = 0;
1916         u32 err;
1917
1918         INIT_COMPLETION(dsi.bta_completion);
1919
1920         dsi_vc_enable_bta_irq(channel);
1921
1922         r = dsi_vc_send_bta(channel);
1923         if (r)
1924                 goto err;
1925
1926         if (wait_for_completion_timeout(&dsi.bta_completion,
1927                                 msecs_to_jiffies(500)) == 0) {
1928                 DSSERR("Failed to receive BTA\n");
1929                 r = -EIO;
1930                 goto err;
1931         }
1932
1933         err = dsi_get_errors();
1934         if (err) {
1935                 DSSERR("Error while sending BTA: %x\n", err);
1936                 r = -EIO;
1937                 goto err;
1938         }
1939 err:
1940         dsi_vc_disable_bta_irq(channel);
1941
1942         return r;
1943 }
1944 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
1945
1946 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
1947                 u16 len, u8 ecc)
1948 {
1949         u32 val;
1950         u8 data_id;
1951
1952         WARN_ON(!dsi_bus_is_locked());
1953
1954         data_id = data_type | channel << 6;
1955
1956         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
1957                 FLD_VAL(ecc, 31, 24);
1958
1959         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
1960 }
1961
1962 static inline void dsi_vc_write_long_payload(int channel,
1963                 u8 b1, u8 b2, u8 b3, u8 b4)
1964 {
1965         u32 val;
1966
1967         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
1968
1969 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
1970                         b1, b2, b3, b4, val); */
1971
1972         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
1973 }
1974
1975 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
1976                 u8 ecc)
1977 {
1978         /*u32 val; */
1979         int i;
1980         u8 *p;
1981         int r = 0;
1982         u8 b1, b2, b3, b4;
1983
1984         if (dsi.debug_write)
1985                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
1986
1987         /* len + header */
1988         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
1989                 DSSERR("unable to send long packet: packet too long.\n");
1990                 return -EINVAL;
1991         }
1992
1993         dsi_vc_config_l4(channel);
1994
1995         dsi_vc_write_long_header(channel, data_type, len, ecc);
1996
1997         p = data;
1998         for (i = 0; i < len >> 2; i++) {
1999                 if (dsi.debug_write)
2000                         DSSDBG("\tsending full packet %d\n", i);
2001
2002                 b1 = *p++;
2003                 b2 = *p++;
2004                 b3 = *p++;
2005                 b4 = *p++;
2006
2007                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2008         }
2009
2010         i = len % 4;
2011         if (i) {
2012                 b1 = 0; b2 = 0; b3 = 0;
2013
2014                 if (dsi.debug_write)
2015                         DSSDBG("\tsending remainder bytes %d\n", i);
2016
2017                 switch (i) {
2018                 case 3:
2019                         b1 = *p++;
2020                         b2 = *p++;
2021                         b3 = *p++;
2022                         break;
2023                 case 2:
2024                         b1 = *p++;
2025                         b2 = *p++;
2026                         break;
2027                 case 1:
2028                         b1 = *p++;
2029                         break;
2030                 }
2031
2032                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2033         }
2034
2035         return r;
2036 }
2037
2038 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2039 {
2040         u32 r;
2041         u8 data_id;
2042
2043         WARN_ON(!dsi_bus_is_locked());
2044
2045         if (dsi.debug_write)
2046                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2047                                 channel,
2048                                 data_type, data & 0xff, (data >> 8) & 0xff);
2049
2050         dsi_vc_config_l4(channel);
2051
2052         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2053                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2054                 return -EINVAL;
2055         }
2056
2057         data_id = data_type | channel << 6;
2058
2059         r = (data_id << 0) | (data << 8) | (ecc << 24);
2060
2061         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2062
2063         return 0;
2064 }
2065
2066 int dsi_vc_send_null(int channel)
2067 {
2068         u8 nullpkg[] = {0, 0, 0, 0};
2069         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2070 }
2071 EXPORT_SYMBOL(dsi_vc_send_null);
2072
2073 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2074 {
2075         int r;
2076
2077         BUG_ON(len == 0);
2078
2079         if (len == 1) {
2080                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2081                                 data[0], 0);
2082         } else if (len == 2) {
2083                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2084                                 data[0] | (data[1] << 8), 0);
2085         } else {
2086                 /* 0x39 = DCS Long Write */
2087                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2088                                 data, len, 0);
2089         }
2090
2091         return r;
2092 }
2093 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2094
2095 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2096 {
2097         int r;
2098
2099         r = dsi_vc_dcs_write_nosync(channel, data, len);
2100         if (r)
2101                 goto err;
2102
2103         r = dsi_vc_send_bta_sync(channel);
2104         if (r)
2105                 goto err;
2106
2107         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2108                 DSSERR("rx fifo not empty after write, dumping data:\n");
2109                 dsi_vc_flush_receive_data(channel);
2110                 r = -EIO;
2111                 goto err;
2112         }
2113
2114         return 0;
2115 err:
2116         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2117                         channel, data[0], len);
2118         return r;
2119 }
2120 EXPORT_SYMBOL(dsi_vc_dcs_write);
2121
2122 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2123 {
2124         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2125 }
2126 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2127
2128 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2129 {
2130         u8 buf[2];
2131         buf[0] = dcs_cmd;
2132         buf[1] = param;
2133         return dsi_vc_dcs_write(channel, buf, 2);
2134 }
2135 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2136
2137 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2138 {
2139         u32 val;
2140         u8 dt;
2141         int r;
2142
2143         if (dsi.debug_read)
2144                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2145
2146         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2147         if (r)
2148                 goto err;
2149
2150         r = dsi_vc_send_bta_sync(channel);
2151         if (r)
2152                 goto err;
2153
2154         /* RX_FIFO_NOT_EMPTY */
2155         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2156                 DSSERR("RX fifo empty when trying to read.\n");
2157                 r = -EIO;
2158                 goto err;
2159         }
2160
2161         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2162         if (dsi.debug_read)
2163                 DSSDBG("\theader: %08x\n", val);
2164         dt = FLD_GET(val, 5, 0);
2165         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2166                 u16 err = FLD_GET(val, 23, 8);
2167                 dsi_show_rx_ack_with_err(err);
2168                 r = -EIO;
2169                 goto err;
2170
2171         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2172                 u8 data = FLD_GET(val, 15, 8);
2173                 if (dsi.debug_read)
2174                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2175
2176                 if (buflen < 1) {
2177                         r = -EIO;
2178                         goto err;
2179                 }
2180
2181                 buf[0] = data;
2182
2183                 return 1;
2184         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2185                 u16 data = FLD_GET(val, 23, 8);
2186                 if (dsi.debug_read)
2187                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2188
2189                 if (buflen < 2) {
2190                         r = -EIO;
2191                         goto err;
2192                 }
2193
2194                 buf[0] = data & 0xff;
2195                 buf[1] = (data >> 8) & 0xff;
2196
2197                 return 2;
2198         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2199                 int w;
2200                 int len = FLD_GET(val, 23, 8);
2201                 if (dsi.debug_read)
2202                         DSSDBG("\tDCS long response, len %d\n", len);
2203
2204                 if (len > buflen) {
2205                         r = -EIO;
2206                         goto err;
2207                 }
2208
2209                 /* two byte checksum ends the packet, not included in len */
2210                 for (w = 0; w < len + 2;) {
2211                         int b;
2212                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2213                         if (dsi.debug_read)
2214                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2215                                                 (val >> 0) & 0xff,
2216                                                 (val >> 8) & 0xff,
2217                                                 (val >> 16) & 0xff,
2218                                                 (val >> 24) & 0xff);
2219
2220                         for (b = 0; b < 4; ++b) {
2221                                 if (w < len)
2222                                         buf[w] = (val >> (b * 8)) & 0xff;
2223                                 /* we discard the 2 byte checksum */
2224                                 ++w;
2225                         }
2226                 }
2227
2228                 return len;
2229         } else {
2230                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2231                 r = -EIO;
2232                 goto err;
2233         }
2234
2235         BUG();
2236 err:
2237         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2238                         channel, dcs_cmd);
2239         return r;
2240
2241 }
2242 EXPORT_SYMBOL(dsi_vc_dcs_read);
2243
2244 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2245 {
2246         int r;
2247
2248         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2249
2250         if (r < 0)
2251                 return r;
2252
2253         if (r != 1)
2254                 return -EIO;
2255
2256         return 0;
2257 }
2258 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2259
2260 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2261 {
2262         u8 buf[2];
2263         int r;
2264
2265         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2266
2267         if (r < 0)
2268                 return r;
2269
2270         if (r != 2)
2271                 return -EIO;
2272
2273         *data1 = buf[0];
2274         *data2 = buf[1];
2275
2276         return 0;
2277 }
2278 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2279
2280 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2281 {
2282         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2283                         len, 0);
2284 }
2285 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2286
2287 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2288 {
2289         unsigned long fck;
2290         unsigned long total_ticks;
2291         u32 r;
2292
2293         BUG_ON(ticks > 0x1fff);
2294
2295         /* ticks in DSI_FCK */
2296         fck = dsi_fclk_rate();
2297
2298         r = dsi_read_reg(DSI_TIMING2);
2299         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2300         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2301         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2302         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2303         dsi_write_reg(DSI_TIMING2, r);
2304
2305         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2306
2307         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2308                         total_ticks,
2309                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2310                         (total_ticks * 1000) / (fck / 1000 / 1000));
2311 }
2312
2313 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2314 {
2315         unsigned long fck;
2316         unsigned long total_ticks;
2317         u32 r;
2318
2319         BUG_ON(ticks > 0x1fff);
2320
2321         /* ticks in DSI_FCK */
2322         fck = dsi_fclk_rate();
2323
2324         r = dsi_read_reg(DSI_TIMING1);
2325         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2326         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2327         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2328         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2329         dsi_write_reg(DSI_TIMING1, r);
2330
2331         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2332
2333         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2334                         total_ticks,
2335                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2336                         (total_ticks * 1000) / (fck / 1000 / 1000));
2337 }
2338
2339 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2340 {
2341         unsigned long fck;
2342         unsigned long total_ticks;
2343         u32 r;
2344
2345         BUG_ON(ticks > 0x1fff);
2346
2347         /* ticks in DSI_FCK */
2348         fck = dsi_fclk_rate();
2349
2350         r = dsi_read_reg(DSI_TIMING1);
2351         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2352         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2353         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2354         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2355         dsi_write_reg(DSI_TIMING1, r);
2356
2357         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2358
2359         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2360                         total_ticks,
2361                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2362                         (total_ticks * 1000) / (fck / 1000 / 1000));
2363 }
2364
2365 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2366 {
2367         unsigned long fck;
2368         unsigned long total_ticks;
2369         u32 r;
2370
2371         BUG_ON(ticks > 0x1fff);
2372
2373         /* ticks in TxByteClkHS */
2374         fck = dsi_get_txbyteclkhs();
2375
2376         r = dsi_read_reg(DSI_TIMING2);
2377         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2378         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2379         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2380         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2381         dsi_write_reg(DSI_TIMING2, r);
2382
2383         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2384
2385         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2386                         total_ticks,
2387                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2388                         (total_ticks * 1000) / (fck / 1000 / 1000));
2389 }
2390 static int dsi_proto_config(struct omap_dss_device *dssdev)
2391 {
2392         u32 r;
2393         int buswidth = 0;
2394
2395         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2396                         DSI_FIFO_SIZE_32,
2397                         DSI_FIFO_SIZE_32,
2398                         DSI_FIFO_SIZE_32);
2399
2400         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2401                         DSI_FIFO_SIZE_32,
2402                         DSI_FIFO_SIZE_32,
2403                         DSI_FIFO_SIZE_32);
2404
2405         /* XXX what values for the timeouts? */
2406         dsi_set_stop_state_counter(0x1000, false, false);
2407         dsi_set_ta_timeout(0x1fff, true, true);
2408         dsi_set_lp_rx_timeout(0x1fff, true, true);
2409         dsi_set_hs_tx_timeout(0x1fff, true, true);
2410
2411         switch (dssdev->ctrl.pixel_size) {
2412         case 16:
2413                 buswidth = 0;
2414                 break;
2415         case 18:
2416                 buswidth = 1;
2417                 break;
2418         case 24:
2419                 buswidth = 2;
2420                 break;
2421         default:
2422                 BUG();
2423         }
2424
2425         r = dsi_read_reg(DSI_CTRL);
2426         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2427         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2428         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2429         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2430         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2431         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2432         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2433         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2434         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2435         r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2436         r = FLD_MOD(r, 0, 25, 25);      /* DCS_CMD_CODE, 1=start, 0=continue */
2437
2438         dsi_write_reg(DSI_CTRL, r);
2439
2440         dsi_vc_initial_config(0);
2441         dsi_vc_initial_config(1);
2442         dsi_vc_initial_config(2);
2443         dsi_vc_initial_config(3);
2444
2445         return 0;
2446 }
2447
2448 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2449 {
2450         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2451         unsigned tclk_pre, tclk_post;
2452         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2453         unsigned ths_trail, ths_exit;
2454         unsigned ddr_clk_pre, ddr_clk_post;
2455         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2456         unsigned ths_eot;
2457         u32 r;
2458
2459         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2460         ths_prepare = FLD_GET(r, 31, 24);
2461         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2462         ths_zero = ths_prepare_ths_zero - ths_prepare;
2463         ths_trail = FLD_GET(r, 15, 8);
2464         ths_exit = FLD_GET(r, 7, 0);
2465
2466         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2467         tlpx = FLD_GET(r, 22, 16) * 2;
2468         tclk_trail = FLD_GET(r, 15, 8);
2469         tclk_zero = FLD_GET(r, 7, 0);
2470
2471         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2472         tclk_prepare = FLD_GET(r, 7, 0);
2473
2474         /* min 8*UI */
2475         tclk_pre = 20;
2476         /* min 60ns + 52*UI */
2477         tclk_post = ns2ddr(60) + 26;
2478
2479         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2480         if (dssdev->phy.dsi.data1_lane != 0 &&
2481                         dssdev->phy.dsi.data2_lane != 0)
2482                 ths_eot = 2;
2483         else
2484                 ths_eot = 4;
2485
2486         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2487                         4);
2488         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2489
2490         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2491         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2492
2493         r = dsi_read_reg(DSI_CLK_TIMING);
2494         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2495         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2496         dsi_write_reg(DSI_CLK_TIMING, r);
2497
2498         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2499                         ddr_clk_pre,
2500                         ddr_clk_post);
2501
2502         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2503                 DIV_ROUND_UP(ths_prepare, 4) +
2504                 DIV_ROUND_UP(ths_zero + 3, 4);
2505
2506         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2507
2508         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2509                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2510         dsi_write_reg(DSI_VM_TIMING7, r);
2511
2512         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2513                         enter_hs_mode_lat, exit_hs_mode_lat);
2514 }
2515
2516
2517 #define DSI_DECL_VARS \
2518         int __dsi_cb = 0; u32 __dsi_cv = 0;
2519
2520 #define DSI_FLUSH(ch) \
2521         if (__dsi_cb > 0) { \
2522                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2523                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2524                 __dsi_cb = __dsi_cv = 0; \
2525         }
2526
2527 #define DSI_PUSH(ch, data) \
2528         do { \
2529                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2530                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2531                 if (++__dsi_cb > 3) \
2532                         DSI_FLUSH(ch); \
2533         } while (0)
2534
2535 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2536                         int x, int y, int w, int h)
2537 {
2538         /* Note: supports only 24bit colors in 32bit container */
2539         int first = 1;
2540         int fifo_stalls = 0;
2541         int max_dsi_packet_size;
2542         int max_data_per_packet;
2543         int max_pixels_per_packet;
2544         int pixels_left;
2545         int bytespp = dssdev->ctrl.pixel_size / 8;
2546         int scr_width;
2547         u32 __iomem *data;
2548         int start_offset;
2549         int horiz_inc;
2550         int current_x;
2551         struct omap_overlay *ovl;
2552
2553         debug_irq = 0;
2554
2555         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
2556                         x, y, w, h);
2557
2558         ovl = dssdev->manager->overlays[0];
2559
2560         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
2561                 return -EINVAL;
2562
2563         if (dssdev->ctrl.pixel_size != 24)
2564                 return -EINVAL;
2565
2566         scr_width = ovl->info.screen_width;
2567         data = ovl->info.vaddr;
2568
2569         start_offset = scr_width * y + x;
2570         horiz_inc = scr_width - w;
2571         current_x = x;
2572
2573         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
2574          * in fifo */
2575
2576         /* When using CPU, max long packet size is TX buffer size */
2577         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
2578
2579         /* we seem to get better perf if we divide the tx fifo to half,
2580            and while the other half is being sent, we fill the other half
2581            max_dsi_packet_size /= 2; */
2582
2583         max_data_per_packet = max_dsi_packet_size - 4 - 1;
2584
2585         max_pixels_per_packet = max_data_per_packet / bytespp;
2586
2587         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
2588
2589         pixels_left = w * h;
2590
2591         DSSDBG("total pixels %d\n", pixels_left);
2592
2593         data += start_offset;
2594
2595         while (pixels_left > 0) {
2596                 /* 0x2c = write_memory_start */
2597                 /* 0x3c = write_memory_continue */
2598                 u8 dcs_cmd = first ? 0x2c : 0x3c;
2599                 int pixels;
2600                 DSI_DECL_VARS;
2601                 first = 0;
2602
2603 #if 1
2604                 /* using fifo not empty */
2605                 /* TX_FIFO_NOT_EMPTY */
2606                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
2607                         fifo_stalls++;
2608                         if (fifo_stalls > 0xfffff) {
2609                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2610                                                 pixels_left);
2611                                 dsi_if_enable(0);
2612                                 return -EIO;
2613                         }
2614                         udelay(1);
2615                 }
2616 #elif 1
2617                 /* using fifo emptiness */
2618                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
2619                                 max_dsi_packet_size) {
2620                         fifo_stalls++;
2621                         if (fifo_stalls > 0xfffff) {
2622                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2623                                                pixels_left);
2624                                 dsi_if_enable(0);
2625                                 return -EIO;
2626                         }
2627                 }
2628 #else
2629                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
2630                         fifo_stalls++;
2631                         if (fifo_stalls > 0xfffff) {
2632                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2633                                                pixels_left);
2634                                 dsi_if_enable(0);
2635                                 return -EIO;
2636                         }
2637                 }
2638 #endif
2639                 pixels = min(max_pixels_per_packet, pixels_left);
2640
2641                 pixels_left -= pixels;
2642
2643                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
2644                                 1 + pixels * bytespp, 0);
2645
2646                 DSI_PUSH(0, dcs_cmd);
2647
2648                 while (pixels-- > 0) {
2649                         u32 pix = __raw_readl(data++);
2650
2651                         DSI_PUSH(0, (pix >> 16) & 0xff);
2652                         DSI_PUSH(0, (pix >> 8) & 0xff);
2653                         DSI_PUSH(0, (pix >> 0) & 0xff);
2654
2655                         current_x++;
2656                         if (current_x == x+w) {
2657                                 current_x = x;
2658                                 data += horiz_inc;
2659                         }
2660                 }
2661
2662                 DSI_FLUSH(0);
2663         }
2664
2665         return 0;
2666 }
2667
2668 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
2669                 u16 x, u16 y, u16 w, u16 h)
2670 {
2671         unsigned bytespp;
2672         unsigned bytespl;
2673         unsigned bytespf;
2674         unsigned total_len;
2675         unsigned packet_payload;
2676         unsigned packet_len;
2677         u32 l;
2678         int r;
2679         const unsigned channel = dsi.update_channel;
2680         /* line buffer is 1024 x 24bits */
2681         /* XXX: for some reason using full buffer size causes considerable TX
2682          * slowdown with update sizes that fill the whole buffer */
2683         const unsigned line_buf_size = 1023 * 3;
2684
2685         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
2686                         x, y, w, h);
2687
2688         dsi_vc_config_vp(channel);
2689
2690         bytespp = dssdev->ctrl.pixel_size / 8;
2691         bytespl = w * bytespp;
2692         bytespf = bytespl * h;
2693
2694         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
2695          * number of lines in a packet.  See errata about VP_CLK_RATIO */
2696
2697         if (bytespf < line_buf_size)
2698                 packet_payload = bytespf;
2699         else
2700                 packet_payload = (line_buf_size) / bytespl * bytespl;
2701
2702         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
2703         total_len = (bytespf / packet_payload) * packet_len;
2704
2705         if (bytespf % packet_payload)
2706                 total_len += (bytespf % packet_payload) + 1;
2707
2708         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
2709         dsi_write_reg(DSI_VC_TE(channel), l);
2710
2711         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
2712
2713         if (dsi.te_enabled)
2714                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
2715         else
2716                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
2717         dsi_write_reg(DSI_VC_TE(channel), l);
2718
2719         /* We put SIDLEMODE to no-idle for the duration of the transfer,
2720          * because DSS interrupts are not capable of waking up the CPU and the
2721          * framedone interrupt could be delayed for quite a long time. I think
2722          * the same goes for any DSS interrupts, but for some reason I have not
2723          * seen the problem anywhere else than here.
2724          */
2725         dispc_disable_sidle();
2726
2727         dsi_perf_mark_start();
2728
2729         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
2730                         msecs_to_jiffies(250));
2731         BUG_ON(r == 0);
2732
2733         dss_start_update(dssdev);
2734
2735         if (dsi.te_enabled) {
2736                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
2737                  * for TE is longer than the timer allows */
2738                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
2739
2740                 dsi_vc_send_bta(channel);
2741
2742 #ifdef DSI_CATCH_MISSING_TE
2743                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
2744 #endif
2745         }
2746 }
2747
2748 #ifdef DSI_CATCH_MISSING_TE
2749 static void dsi_te_timeout(unsigned long arg)
2750 {
2751         DSSERR("TE not received for 250ms!\n");
2752 }
2753 #endif
2754
2755 static void dsi_handle_framedone(int error)
2756 {
2757         const int channel = dsi.update_channel;
2758
2759         cancel_delayed_work(&dsi.framedone_timeout_work);
2760
2761         dsi_vc_disable_bta_irq(channel);
2762
2763         /* SIDLEMODE back to smart-idle */
2764         dispc_enable_sidle();
2765
2766         dsi.bta_callback = NULL;
2767
2768         if (dsi.te_enabled) {
2769                 /* enable LP_RX_TO again after the TE */
2770                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2771         }
2772
2773         /* RX_FIFO_NOT_EMPTY */
2774         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2775                 DSSERR("Received error during frame transfer:\n");
2776                 dsi_vc_flush_receive_data(channel);
2777                 if (!error)
2778                         error = -EIO;
2779         }
2780
2781         dsi.framedone_callback(error, dsi.framedone_data);
2782
2783         if (!error)
2784                 dsi_perf_show("DISPC");
2785 }
2786
2787 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
2788 {
2789         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
2790          * 250ms which would conflict with this timeout work. What should be
2791          * done is first cancel the transfer on the HW, and then cancel the
2792          * possibly scheduled framedone work. However, cancelling the transfer
2793          * on the HW is buggy, and would probably require resetting the whole
2794          * DSI */
2795
2796         DSSERR("Framedone not received for 250ms!\n");
2797
2798         dsi_handle_framedone(-ETIMEDOUT);
2799 }
2800
2801 static void dsi_framedone_bta_callback(void)
2802 {
2803         dsi_handle_framedone(0);
2804
2805 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
2806         dispc_fake_vsync_irq();
2807 #endif
2808 }
2809
2810 static void dsi_framedone_irq_callback(void *data, u32 mask)
2811 {
2812         const int channel = dsi.update_channel;
2813         int r;
2814
2815         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
2816          * turns itself off. However, DSI still has the pixels in its buffers,
2817          * and is sending the data.
2818          */
2819
2820         if (dsi.te_enabled) {
2821                 /* enable LP_RX_TO again after the TE */
2822                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2823         }
2824
2825         /* Send BTA after the frame. We need this for the TE to work, as TE
2826          * trigger is only sent for BTAs without preceding packet. Thus we need
2827          * to BTA after the pixel packets so that next BTA will cause TE
2828          * trigger.
2829          *
2830          * This is not needed when TE is not in use, but we do it anyway to
2831          * make sure that the transfer has been completed. It would be more
2832          * optimal, but more complex, to wait only just before starting next
2833          * transfer.
2834          *
2835          * Also, as there's no interrupt telling when the transfer has been
2836          * done and the channel could be reconfigured, the only way is to
2837          * busyloop until TE_SIZE is zero. With BTA we can do this
2838          * asynchronously.
2839          * */
2840
2841         dsi.bta_callback = dsi_framedone_bta_callback;
2842
2843         barrier();
2844
2845         dsi_vc_enable_bta_irq(channel);
2846
2847         r = dsi_vc_send_bta(channel);
2848         if (r) {
2849                 DSSERR("BTA after framedone failed\n");
2850                 dsi_handle_framedone(-EIO);
2851         }
2852 }
2853
2854 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
2855                                     u16 *x, u16 *y, u16 *w, u16 *h,
2856                                     bool enlarge_update_area)
2857 {
2858         u16 dw, dh;
2859
2860         dssdev->driver->get_resolution(dssdev, &dw, &dh);
2861
2862         if  (*x > dw || *y > dh)
2863                 return -EINVAL;
2864
2865         if (*x + *w > dw)
2866                 return -EINVAL;
2867
2868         if (*y + *h > dh)
2869                 return -EINVAL;
2870
2871         if (*w == 1)
2872                 return -EINVAL;
2873
2874         if (*w == 0 || *h == 0)
2875                 return -EINVAL;
2876
2877         dsi_perf_mark_setup();
2878
2879         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2880                 dss_setup_partial_planes(dssdev, x, y, w, h,
2881                                 enlarge_update_area);
2882                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
2883         }
2884
2885         return 0;
2886 }
2887 EXPORT_SYMBOL(omap_dsi_prepare_update);
2888
2889 int omap_dsi_update(struct omap_dss_device *dssdev,
2890                 int channel,
2891                 u16 x, u16 y, u16 w, u16 h,
2892                 void (*callback)(int, void *), void *data)
2893 {
2894         dsi.update_channel = channel;
2895
2896         /* OMAP DSS cannot send updates of odd widths.
2897          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
2898          * here to make sure we catch erroneous updates. Otherwise we'll only
2899          * see rather obscure HW error happening, as DSS halts. */
2900         BUG_ON(x % 2 == 1);
2901
2902         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2903                 dsi.framedone_callback = callback;
2904                 dsi.framedone_data = data;
2905
2906                 dsi.update_region.x = x;
2907                 dsi.update_region.y = y;
2908                 dsi.update_region.w = w;
2909                 dsi.update_region.h = h;
2910                 dsi.update_region.device = dssdev;
2911
2912                 dsi_update_screen_dispc(dssdev, x, y, w, h);
2913         } else {
2914                 int r;
2915
2916                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
2917                 if (r)
2918                         return r;
2919
2920                 dsi_perf_show("L4");
2921                 callback(0, data);
2922         }
2923
2924         return 0;
2925 }
2926 EXPORT_SYMBOL(omap_dsi_update);
2927
2928 /* Display funcs */
2929
2930 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
2931 {
2932         int r;
2933
2934         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
2935                         DISPC_IRQ_FRAMEDONE);
2936         if (r) {
2937                 DSSERR("can't get FRAMEDONE irq\n");
2938                 return r;
2939         }
2940
2941         dispc_set_lcd_display_type(dssdev->manager->id,
2942                         OMAP_DSS_LCD_DISPLAY_TFT);
2943
2944         dispc_set_parallel_interface_mode(dssdev->manager->id,
2945                         OMAP_DSS_PARALLELMODE_DSI);
2946         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
2947
2948         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
2949
2950         {
2951                 struct omap_video_timings timings = {
2952                         .hsw            = 1,
2953                         .hfp            = 1,
2954                         .hbp            = 1,
2955                         .vsw            = 1,
2956                         .vfp            = 0,
2957                         .vbp            = 0,
2958                 };
2959
2960                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
2961         }
2962
2963         return 0;
2964 }
2965
2966 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
2967 {
2968         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
2969                         DISPC_IRQ_FRAMEDONE);
2970 }
2971
2972 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
2973 {
2974         struct dsi_clock_info cinfo;
2975         int r;
2976
2977         /* we always use DSS2_FCK as input clock */
2978         cinfo.use_dss2_fck = true;
2979         cinfo.regn  = dssdev->phy.dsi.div.regn;
2980         cinfo.regm  = dssdev->phy.dsi.div.regm;
2981         cinfo.regm3 = dssdev->phy.dsi.div.regm3;
2982         cinfo.regm4 = dssdev->phy.dsi.div.regm4;
2983         r = dsi_calc_clock_rates(dssdev, &cinfo);
2984         if (r) {
2985                 DSSERR("Failed to calc dsi clocks\n");
2986                 return r;
2987         }
2988
2989         r = dsi_pll_set_clock_div(&cinfo);
2990         if (r) {
2991                 DSSERR("Failed to set dsi clocks\n");
2992                 return r;
2993         }
2994
2995         return 0;
2996 }
2997
2998 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
2999 {
3000         struct dispc_clock_info dispc_cinfo;
3001         int r;
3002         unsigned long long fck;
3003
3004         fck = dsi_get_dsi1_pll_rate();
3005
3006         dispc_cinfo.lck_div = dssdev->phy.dsi.div.lck_div;
3007         dispc_cinfo.pck_div = dssdev->phy.dsi.div.pck_div;
3008
3009         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3010         if (r) {
3011                 DSSERR("Failed to calc dispc clocks\n");
3012                 return r;
3013         }
3014
3015         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3016         if (r) {
3017                 DSSERR("Failed to set dispc clocks\n");
3018                 return r;
3019         }
3020
3021         return 0;
3022 }
3023
3024 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3025 {
3026         int r;
3027
3028         _dsi_print_reset_status();
3029
3030         r = dsi_pll_init(dssdev, true, true);
3031         if (r)
3032                 goto err0;
3033
3034         r = dsi_configure_dsi_clocks(dssdev);
3035         if (r)
3036                 goto err1;
3037
3038         dss_select_dispc_clk_source(DSS_SRC_DSI1_PLL_FCLK);
3039         dss_select_dsi_clk_source(DSS_SRC_DSI2_PLL_FCLK);
3040
3041         DSSDBG("PLL OK\n");
3042
3043         r = dsi_configure_dispc_clocks(dssdev);
3044         if (r)
3045                 goto err2;
3046
3047         r = dsi_complexio_init(dssdev);
3048         if (r)
3049                 goto err2;
3050
3051         _dsi_print_reset_status();
3052
3053         dsi_proto_timings(dssdev);
3054         dsi_set_lp_clk_divisor(dssdev);
3055
3056         if (1)
3057                 _dsi_print_reset_status();
3058
3059         r = dsi_proto_config(dssdev);
3060         if (r)
3061                 goto err3;
3062
3063         /* enable interface */
3064         dsi_vc_enable(0, 1);
3065         dsi_vc_enable(1, 1);
3066         dsi_vc_enable(2, 1);
3067         dsi_vc_enable(3, 1);
3068         dsi_if_enable(1);
3069         dsi_force_tx_stop_mode_io();
3070
3071         return 0;
3072 err3:
3073         dsi_complexio_uninit();
3074 err2:
3075         dss_select_dispc_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3076         dss_select_dsi_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3077 err1:
3078         dsi_pll_uninit();
3079 err0:
3080         return r;
3081 }
3082
3083 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3084 {
3085         /* disable interface */
3086         dsi_if_enable(0);
3087         dsi_vc_enable(0, 0);
3088         dsi_vc_enable(1, 0);
3089         dsi_vc_enable(2, 0);
3090         dsi_vc_enable(3, 0);
3091
3092         dss_select_dispc_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3093         dss_select_dsi_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3094         dsi_complexio_uninit();
3095         dsi_pll_uninit();
3096 }
3097
3098 static int dsi_core_init(void)
3099 {
3100         /* Autoidle */
3101         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3102
3103         /* ENWAKEUP */
3104         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3105
3106         /* SIDLEMODE smart-idle */
3107         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3108
3109         _dsi_initialize_irq();
3110
3111         return 0;
3112 }
3113
3114 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3115 {
3116         int r = 0;
3117
3118         DSSDBG("dsi_display_enable\n");
3119
3120         WARN_ON(!dsi_bus_is_locked());
3121
3122         mutex_lock(&dsi.lock);
3123
3124         r = omap_dss_start_device(dssdev);
3125         if (r) {
3126                 DSSERR("failed to start device\n");
3127                 goto err0;
3128         }
3129
3130         enable_clocks(1);
3131         dsi_enable_pll_clock(1);
3132
3133         r = _dsi_reset();
3134         if (r)
3135                 goto err1;
3136
3137         dsi_core_init();
3138
3139         r = dsi_display_init_dispc(dssdev);
3140         if (r)
3141                 goto err1;
3142
3143         r = dsi_display_init_dsi(dssdev);
3144         if (r)
3145                 goto err2;
3146
3147         mutex_unlock(&dsi.lock);
3148
3149         return 0;
3150
3151 err2:
3152         dsi_display_uninit_dispc(dssdev);
3153 err1:
3154         enable_clocks(0);
3155         dsi_enable_pll_clock(0);
3156         omap_dss_stop_device(dssdev);
3157 err0:
3158         mutex_unlock(&dsi.lock);
3159         DSSDBG("dsi_display_enable FAILED\n");
3160         return r;
3161 }
3162 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3163
3164 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3165 {
3166         DSSDBG("dsi_display_disable\n");
3167
3168         WARN_ON(!dsi_bus_is_locked());
3169
3170         mutex_lock(&dsi.lock);
3171
3172         dsi_display_uninit_dispc(dssdev);
3173
3174         dsi_display_uninit_dsi(dssdev);
3175
3176         enable_clocks(0);
3177         dsi_enable_pll_clock(0);
3178
3179         omap_dss_stop_device(dssdev);
3180
3181         mutex_unlock(&dsi.lock);
3182 }
3183 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3184
3185 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3186 {
3187         dsi.te_enabled = enable;
3188         return 0;
3189 }
3190 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3191
3192 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3193                 u32 fifo_size, enum omap_burst_size *burst_size,
3194                 u32 *fifo_low, u32 *fifo_high)
3195 {
3196         unsigned burst_size_bytes;
3197
3198         *burst_size = OMAP_DSS_BURST_16x32;
3199         burst_size_bytes = 16 * 32 / 8;
3200
3201         *fifo_high = fifo_size - burst_size_bytes;
3202         *fifo_low = fifo_size - burst_size_bytes * 2;
3203 }
3204
3205 int dsi_init_display(struct omap_dss_device *dssdev)
3206 {
3207         DSSDBG("DSI init\n");
3208
3209         /* XXX these should be figured out dynamically */
3210         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3211                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3212
3213         dsi.vc[0].dssdev = dssdev;
3214         dsi.vc[1].dssdev = dssdev;
3215
3216         if (dsi.vdds_dsi_reg == NULL) {
3217                 struct regulator *vdds_dsi;
3218
3219                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3220
3221                 if (IS_ERR(vdds_dsi)) {
3222                         DSSERR("can't get VDDS_DSI regulator\n");
3223                         return PTR_ERR(vdds_dsi);
3224                 }
3225
3226                 dsi.vdds_dsi_reg = vdds_dsi;
3227         }
3228
3229         return 0;
3230 }
3231
3232 void dsi_wait_dsi1_pll_active(void)
3233 {
3234         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3235                 DSSERR("DSI1 PLL clock not active\n");
3236 }
3237
3238 void dsi_wait_dsi2_pll_active(void)
3239 {
3240         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3241                 DSSERR("DSI2 PLL clock not active\n");
3242 }
3243
3244 static int dsi_init(struct platform_device *pdev)
3245 {
3246         u32 rev;
3247         int r;
3248         struct resource *dsi_mem;
3249
3250         spin_lock_init(&dsi.errors_lock);
3251         dsi.errors = 0;
3252
3253 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3254         spin_lock_init(&dsi.irq_stats_lock);
3255         dsi.irq_stats.last_reset = jiffies;
3256 #endif
3257
3258         init_completion(&dsi.bta_completion);
3259
3260         mutex_init(&dsi.lock);
3261         sema_init(&dsi.bus_lock, 1);
3262
3263         dsi.workqueue = create_singlethread_workqueue("dsi");
3264         if (dsi.workqueue == NULL)
3265                 return -ENOMEM;
3266
3267         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3268                         dsi_framedone_timeout_work_callback);
3269
3270 #ifdef DSI_CATCH_MISSING_TE
3271         init_timer(&dsi.te_timer);
3272         dsi.te_timer.function = dsi_te_timeout;
3273         dsi.te_timer.data = 0;
3274 #endif
3275         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3276         if (!dsi_mem) {
3277                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3278                 r = -EINVAL;
3279                 goto err1;
3280         }
3281         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3282         if (!dsi.base) {
3283                 DSSERR("can't ioremap DSI\n");
3284                 r = -ENOMEM;
3285                 goto err1;
3286         }
3287         dsi.irq = platform_get_irq(dsi.pdev, 0);
3288         if (dsi.irq < 0) {
3289                 DSSERR("platform_get_irq failed\n");
3290                 r = -ENODEV;
3291                 goto err2;
3292         }
3293
3294         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3295                 "OMAP DSI1", dsi.pdev);
3296         if (r < 0) {
3297                 DSSERR("request_irq failed\n");
3298                 goto err2;
3299         }
3300
3301         enable_clocks(1);
3302
3303         rev = dsi_read_reg(DSI_REVISION);
3304         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3305                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3306
3307         enable_clocks(0);
3308
3309         return 0;
3310 err2:
3311         iounmap(dsi.base);
3312 err1:
3313         destroy_workqueue(dsi.workqueue);
3314         return r;
3315 }
3316
3317 static void dsi_exit(void)
3318 {
3319         if (dsi.vdds_dsi_reg != NULL) {
3320                 regulator_put(dsi.vdds_dsi_reg);
3321                 dsi.vdds_dsi_reg = NULL;
3322         }
3323
3324         free_irq(dsi.irq, dsi.pdev);
3325         iounmap(dsi.base);
3326
3327         destroy_workqueue(dsi.workqueue);
3328
3329         DSSDBG("omap_dsi_exit\n");
3330 }
3331
3332 /* DSI1 HW IP initialisation */
3333 static int omap_dsi1hw_probe(struct platform_device *pdev)
3334 {
3335         int r;
3336         dsi.pdev = pdev;
3337         r = dsi_init(pdev);
3338         if (r) {
3339                 DSSERR("Failed to initialize DSI\n");
3340                 goto err_dsi;
3341         }
3342 err_dsi:
3343         return r;
3344 }
3345
3346 static int omap_dsi1hw_remove(struct platform_device *pdev)
3347 {
3348         dsi_exit();
3349         return 0;
3350 }
3351
3352 static struct platform_driver omap_dsi1hw_driver = {
3353         .probe          = omap_dsi1hw_probe,
3354         .remove         = omap_dsi1hw_remove,
3355         .driver         = {
3356                 .name   = "omapdss_dsi1",
3357                 .owner  = THIS_MODULE,
3358         },
3359 };
3360
3361 int dsi_init_platform_driver(void)
3362 {
3363         return platform_driver_register(&omap_dsi1hw_driver);
3364 }
3365
3366 void dsi_uninit_platform_driver(void)
3367 {
3368         return platform_driver_unregister(&omap_dsi1hw_driver);
3369 }