drivers/tty/serial/max310x.c

   1 /*
   2  *  Maxim (Dallas) MAX3107/8/9, MAX14830 serial driver
   3  *
   4  *  Copyright (C) 2012-2014 Alexander Shiyan <shc_work@mail.ru>
   5  *
   6  *  Based on max3100.c, by Christian Pellegrin <chripell@evolware.org>
   7  *  Based on max3110.c, by Feng Tang <feng.tang@intel.com>
   8  *  Based on max3107.c, by Aavamobile
   9  *
  10  *  This program is free software; you can redistribute it and/or modify
  11  *  it under the terms of the GNU General Public License as published by
  12  *  the Free Software Foundation; either version 2 of the License, or
  13  *  (at your option) any later version.
  14  */
  15
  16 #include <linux/module.h>
  17 #include <linux/delay.h>
  18 #include <linux/device.h>
  19 #include <linux/bitops.h>
  20 #include <linux/clk.h>
  21 #include <linux/serial_core.h>
  22 #include <linux/serial.h>
  23 #include <linux/tty.h>
  24 #include <linux/tty_flip.h>
  25 #include <linux/regmap.h>
  26 #include <linux/gpio.h>
  27 #include <linux/spi/spi.h>
  28
  29 #include <linux/platform_data/max310x.h>
  30
  31 #define MAX310X_NAME                    "max310x"
  32 #define MAX310X_MAJOR                   204
  33 #define MAX310X_MINOR                   209
  34
  35 /* MAX310X register definitions */
  36 #define MAX310X_RHR_REG                 (0x00) /* RX FIFO */
  37 #define MAX310X_THR_REG                 (0x00) /* TX FIFO */
  38 #define MAX310X_IRQEN_REG               (0x01) /* IRQ enable */
  39 #define MAX310X_IRQSTS_REG              (0x02) /* IRQ status */
  40 #define MAX310X_LSR_IRQEN_REG           (0x03) /* LSR IRQ enable */
  41 #define MAX310X_LSR_IRQSTS_REG          (0x04) /* LSR IRQ status */
  42 #define MAX310X_REG_05                  (0x05)
  43 #define MAX310X_SPCHR_IRQEN_REG         MAX310X_REG_05 /* Special char IRQ en */
  44 #define MAX310X_SPCHR_IRQSTS_REG        (0x06) /* Special char IRQ status */
  45 #define MAX310X_STS_IRQEN_REG           (0x07) /* Status IRQ enable */
  46 #define MAX310X_STS_IRQSTS_REG          (0x08) /* Status IRQ status */
  47 #define MAX310X_MODE1_REG               (0x09) /* MODE1 */
  48 #define MAX310X_MODE2_REG               (0x0a) /* MODE2 */
  49 #define MAX310X_LCR_REG                 (0x0b) /* LCR */
  50 #define MAX310X_RXTO_REG                (0x0c) /* RX timeout */
  51 #define MAX310X_HDPIXDELAY_REG          (0x0d) /* Auto transceiver delays */
  52 #define MAX310X_IRDA_REG                (0x0e) /* IRDA settings */
  53 #define MAX310X_FLOWLVL_REG             (0x0f) /* Flow control levels */
  54 #define MAX310X_FIFOTRIGLVL_REG         (0x10) /* FIFO IRQ trigger levels */
  55 #define MAX310X_TXFIFOLVL_REG           (0x11) /* TX FIFO level */
  56 #define MAX310X_RXFIFOLVL_REG           (0x12) /* RX FIFO level */
  57 #define MAX310X_FLOWCTRL_REG            (0x13) /* Flow control */
  58 #define MAX310X_XON1_REG                (0x14) /* XON1 character */
  59 #define MAX310X_XON2_REG                (0x15) /* XON2 character */
  60 #define MAX310X_XOFF1_REG               (0x16) /* XOFF1 character */
  61 #define MAX310X_XOFF2_REG               (0x17) /* XOFF2 character */
  62 #define MAX310X_GPIOCFG_REG             (0x18) /* GPIO config */
  63 #define MAX310X_GPIODATA_REG            (0x19) /* GPIO data */
  64 #define MAX310X_PLLCFG_REG              (0x1a) /* PLL config */
  65 #define MAX310X_BRGCFG_REG              (0x1b) /* Baud rate generator conf */
  66 #define MAX310X_BRGDIVLSB_REG           (0x1c) /* Baud rate divisor LSB */
  67 #define MAX310X_BRGDIVMSB_REG           (0x1d) /* Baud rate divisor MSB */
  68 #define MAX310X_CLKSRC_REG              (0x1e) /* Clock source */
  69 #define MAX310X_REG_1F                  (0x1f)
  70
  71 #define MAX310X_REVID_REG               MAX310X_REG_1F /* Revision ID */
  72
  73 #define MAX310X_GLOBALIRQ_REG           MAX310X_REG_1F /* Global IRQ (RO) */
  74 #define MAX310X_GLOBALCMD_REG           MAX310X_REG_1F /* Global Command (WO) */
  75
  76 /* Extended registers */
  77 #define MAX310X_REVID_EXTREG            MAX310X_REG_05 /* Revision ID */
  78
  79 /* IRQ register bits */
  80 #define MAX310X_IRQ_LSR_BIT             (1 << 0) /* LSR interrupt */
  81 #define MAX310X_IRQ_SPCHR_BIT           (1 << 1) /* Special char interrupt */
  82 #define MAX310X_IRQ_STS_BIT             (1 << 2) /* Status interrupt */
  83 #define MAX310X_IRQ_RXFIFO_BIT          (1 << 3) /* RX FIFO interrupt */
  84 #define MAX310X_IRQ_TXFIFO_BIT          (1 << 4) /* TX FIFO interrupt */
  85 #define MAX310X_IRQ_TXEMPTY_BIT         (1 << 5) /* TX FIFO empty interrupt */
  86 #define MAX310X_IRQ_RXEMPTY_BIT         (1 << 6) /* RX FIFO empty interrupt */
  87 #define MAX310X_IRQ_CTS_BIT             (1 << 7) /* CTS interrupt */
  88
  89 /* LSR register bits */
  90 #define MAX310X_LSR_RXTO_BIT            (1 << 0) /* RX timeout */
  91 #define MAX310X_LSR_RXOVR_BIT           (1 << 1) /* RX overrun */
  92 #define MAX310X_LSR_RXPAR_BIT           (1 << 2) /* RX parity error */
  93 #define MAX310X_LSR_FRERR_BIT           (1 << 3) /* Frame error */
  94 #define MAX310X_LSR_RXBRK_BIT           (1 << 4) /* RX break */
  95 #define MAX310X_LSR_RXNOISE_BIT         (1 << 5) /* RX noise */
  96 #define MAX310X_LSR_CTS_BIT             (1 << 7) /* CTS pin state */
  97
  98 /* Special character register bits */
  99 #define MAX310X_SPCHR_XON1_BIT          (1 << 0) /* XON1 character */
 100 #define MAX310X_SPCHR_XON2_BIT          (1 << 1) /* XON2 character */
 101 #define MAX310X_SPCHR_XOFF1_BIT         (1 << 2) /* XOFF1 character */
 102 #define MAX310X_SPCHR_XOFF2_BIT         (1 << 3) /* XOFF2 character */
 103 #define MAX310X_SPCHR_BREAK_BIT         (1 << 4) /* RX break */
 104 #define MAX310X_SPCHR_MULTIDROP_BIT     (1 << 5) /* 9-bit multidrop addr char */
 105
 106 /* Status register bits */
 107 #define MAX310X_STS_GPIO0_BIT           (1 << 0) /* GPIO 0 interrupt */
 108 #define MAX310X_STS_GPIO1_BIT           (1 << 1) /* GPIO 1 interrupt */
 109 #define MAX310X_STS_GPIO2_BIT           (1 << 2) /* GPIO 2 interrupt */
 110 #define MAX310X_STS_GPIO3_BIT           (1 << 3) /* GPIO 3 interrupt */
 111 #define MAX310X_STS_CLKREADY_BIT        (1 << 5) /* Clock ready */
 112 #define MAX310X_STS_SLEEP_BIT           (1 << 6) /* Sleep interrupt */
 113
 114 /* MODE1 register bits */
 115 #define MAX310X_MODE1_RXDIS_BIT         (1 << 0) /* RX disable */
 116 #define MAX310X_MODE1_TXDIS_BIT         (1 << 1) /* TX disable */
 117 #define MAX310X_MODE1_TXHIZ_BIT         (1 << 2) /* TX pin three-state */
 118 #define MAX310X_MODE1_RTSHIZ_BIT        (1 << 3) /* RTS pin three-state */
 119 #define MAX310X_MODE1_TRNSCVCTRL_BIT    (1 << 4) /* Transceiver ctrl enable */
 120 #define MAX310X_MODE1_FORCESLEEP_BIT    (1 << 5) /* Force sleep mode */
 121 #define MAX310X_MODE1_AUTOSLEEP_BIT     (1 << 6) /* Auto sleep enable */
 122 #define MAX310X_MODE1_IRQSEL_BIT        (1 << 7) /* IRQ pin enable */
 123
 124 /* MODE2 register bits */
 125 #define MAX310X_MODE2_RST_BIT           (1 << 0) /* Chip reset */
 126 #define MAX310X_MODE2_FIFORST_BIT       (1 << 1) /* FIFO reset */
 127 #define MAX310X_MODE2_RXTRIGINV_BIT     (1 << 2) /* RX FIFO INT invert */
 128 #define MAX310X_MODE2_RXEMPTINV_BIT     (1 << 3) /* RX FIFO empty INT invert */
 129 #define MAX310X_MODE2_SPCHR_BIT         (1 << 4) /* Special chr detect enable */
 130 #define MAX310X_MODE2_LOOPBACK_BIT      (1 << 5) /* Internal loopback enable */
 131 #define MAX310X_MODE2_MULTIDROP_BIT     (1 << 6) /* 9-bit multidrop enable */
 132 #define MAX310X_MODE2_ECHOSUPR_BIT      (1 << 7) /* ECHO suppression enable */
 133
 134 /* LCR register bits */
 135 #define MAX310X_LCR_LENGTH0_BIT         (1 << 0) /* Word length bit 0 */
 136 #define MAX310X_LCR_LENGTH1_BIT         (1 << 1) /* Word length bit 1
 137                                                   *
 138                                                   * Word length bits table:
 139                                                   * 00 -> 5 bit words
 140                                                   * 01 -> 6 bit words
 141                                                   * 10 -> 7 bit words
 142                                                   * 11 -> 8 bit words
 143                                                   */
 144 #define MAX310X_LCR_STOPLEN_BIT         (1 << 2) /* STOP length bit
 145                                                   *
 146                                                   * STOP length bit table:
 147                                                   * 0 -> 1 stop bit
 148                                                   * 1 -> 1-1.5 stop bits if
 149                                                   *      word length is 5,
 150                                                   *      2 stop bits otherwise
 151                                                   */
 152 #define MAX310X_LCR_PARITY_BIT          (1 << 3) /* Parity bit enable */
 153 #define MAX310X_LCR_EVENPARITY_BIT      (1 << 4) /* Even parity bit enable */
 154 #define MAX310X_LCR_FORCEPARITY_BIT     (1 << 5) /* 9-bit multidrop parity */
 155 #define MAX310X_LCR_TXBREAK_BIT         (1 << 6) /* TX break enable */
 156 #define MAX310X_LCR_RTS_BIT             (1 << 7) /* RTS pin control */
 157 #define MAX310X_LCR_WORD_LEN_5          (0x00)
 158 #define MAX310X_LCR_WORD_LEN_6          (0x01)
 159 #define MAX310X_LCR_WORD_LEN_7          (0x02)
 160 #define MAX310X_LCR_WORD_LEN_8          (0x03)
 161
 162 /* IRDA register bits */
 163 #define MAX310X_IRDA_IRDAEN_BIT         (1 << 0) /* IRDA mode enable */
 164 #define MAX310X_IRDA_SIR_BIT            (1 << 1) /* SIR mode enable */
 165 #define MAX310X_IRDA_SHORTIR_BIT        (1 << 2) /* Short SIR mode enable */
 166 #define MAX310X_IRDA_MIR_BIT            (1 << 3) /* MIR mode enable */
 167 #define MAX310X_IRDA_RXINV_BIT          (1 << 4) /* RX logic inversion enable */
 168 #define MAX310X_IRDA_TXINV_BIT          (1 << 5) /* TX logic inversion enable */
 169
 170 /* Flow control trigger level register masks */
 171 #define MAX310X_FLOWLVL_HALT_MASK       (0x000f) /* Flow control halt level */
 172 #define MAX310X_FLOWLVL_RES_MASK        (0x00f0) /* Flow control resume level */
 173 #define MAX310X_FLOWLVL_HALT(words)     ((words / 8) & 0x0f)
 174 #define MAX310X_FLOWLVL_RES(words)      (((words / 8) & 0x0f) << 4)
 175
 176 /* FIFO interrupt trigger level register masks */
 177 #define MAX310X_FIFOTRIGLVL_TX_MASK     (0x0f) /* TX FIFO trigger level */
 178 #define MAX310X_FIFOTRIGLVL_RX_MASK     (0xf0) /* RX FIFO trigger level */
 179 #define MAX310X_FIFOTRIGLVL_TX(words)   ((words / 8) & 0x0f)
 180 #define MAX310X_FIFOTRIGLVL_RX(words)   (((words / 8) & 0x0f) << 4)
 181
 182 /* Flow control register bits */
 183 #define MAX310X_FLOWCTRL_AUTORTS_BIT    (1 << 0) /* Auto RTS flow ctrl enable */
 184 #define MAX310X_FLOWCTRL_AUTOCTS_BIT    (1 << 1) /* Auto CTS flow ctrl enable */
 185 #define MAX310X_FLOWCTRL_GPIADDR_BIT    (1 << 2) /* Enables that GPIO inputs
 186                                                   * are used in conjunction with
 187                                                   * XOFF2 for definition of
 188                                                   * special character */
 189 #define MAX310X_FLOWCTRL_SWFLOWEN_BIT   (1 << 3) /* Auto SW flow ctrl enable */
 190 #define MAX310X_FLOWCTRL_SWFLOW0_BIT    (1 << 4) /* SWFLOW bit 0 */
 191 #define MAX310X_FLOWCTRL_SWFLOW1_BIT    (1 << 5) /* SWFLOW bit 1
 192                                                   *
 193                                                   * SWFLOW bits 1 & 0 table:
 194                                                   * 00 -> no transmitter flow
 195                                                   *       control
 196                                                   * 01 -> receiver compares
 197                                                   *       XON2 and XOFF2
 198                                                   *       and controls
 199                                                   *       transmitter
 200                                                   * 10 -> receiver compares
 201                                                   *       XON1 and XOFF1
 202                                                   *       and controls
 203                                                   *       transmitter
 204                                                   * 11 -> receiver compares
 205                                                   *       XON1, XON2, XOFF1 and
 206                                                   *       XOFF2 and controls
 207                                                   *       transmitter
 208                                                   */
 209 #define MAX310X_FLOWCTRL_SWFLOW2_BIT    (1 << 6) /* SWFLOW bit 2 */
 210 #define MAX310X_FLOWCTRL_SWFLOW3_BIT    (1 << 7) /* SWFLOW bit 3
 211                                                   *
 212                                                   * SWFLOW bits 3 & 2 table:
 213                                                   * 00 -> no received flow
 214                                                   *       control
 215                                                   * 01 -> transmitter generates
 216                                                   *       XON2 and XOFF2
 217                                                   * 10 -> transmitter generates
 218                                                   *       XON1 and XOFF1
 219                                                   * 11 -> transmitter generates
 220                                                   *       XON1, XON2, XOFF1 and
 221                                                   *       XOFF2
 222                                                   */
 223
 224 /* GPIO configuration register bits */
 225 #define MAX310X_GPIOCFG_GP0OUT_BIT      (1 << 0) /* GPIO 0 output enable */
 226 #define MAX310X_GPIOCFG_GP1OUT_BIT      (1 << 1) /* GPIO 1 output enable */
 227 #define MAX310X_GPIOCFG_GP2OUT_BIT      (1 << 2) /* GPIO 2 output enable */
 228 #define MAX310X_GPIOCFG_GP3OUT_BIT      (1 << 3) /* GPIO 3 output enable */
 229 #define MAX310X_GPIOCFG_GP0OD_BIT       (1 << 4) /* GPIO 0 open-drain enable */
 230 #define MAX310X_GPIOCFG_GP1OD_BIT       (1 << 5) /* GPIO 1 open-drain enable */
 231 #define MAX310X_GPIOCFG_GP2OD_BIT       (1 << 6) /* GPIO 2 open-drain enable */
 232 #define MAX310X_GPIOCFG_GP3OD_BIT       (1 << 7) /* GPIO 3 open-drain enable */
 233
 234 /* GPIO DATA register bits */
 235 #define MAX310X_GPIODATA_GP0OUT_BIT     (1 << 0) /* GPIO 0 output value */
 236 #define MAX310X_GPIODATA_GP1OUT_BIT     (1 << 1) /* GPIO 1 output value */
 237 #define MAX310X_GPIODATA_GP2OUT_BIT     (1 << 2) /* GPIO 2 output value */
 238 #define MAX310X_GPIODATA_GP3OUT_BIT     (1 << 3) /* GPIO 3 output value */
 239 #define MAX310X_GPIODATA_GP0IN_BIT      (1 << 4) /* GPIO 0 input value */
 240 #define MAX310X_GPIODATA_GP1IN_BIT      (1 << 5) /* GPIO 1 input value */
 241 #define MAX310X_GPIODATA_GP2IN_BIT      (1 << 6) /* GPIO 2 input value */
 242 #define MAX310X_GPIODATA_GP3IN_BIT      (1 << 7) /* GPIO 3 input value */
 243
 244 /* PLL configuration register masks */
 245 #define MAX310X_PLLCFG_PREDIV_MASK      (0x3f) /* PLL predivision value */
 246 #define MAX310X_PLLCFG_PLLFACTOR_MASK   (0xc0) /* PLL multiplication factor */
 247
 248 /* Baud rate generator configuration register bits */
 249 #define MAX310X_BRGCFG_2XMODE_BIT       (1 << 4) /* Double baud rate */
 250 #define MAX310X_BRGCFG_4XMODE_BIT       (1 << 5) /* Quadruple baud rate */
 251
 252 /* Clock source register bits */
 253 #define MAX310X_CLKSRC_CRYST_BIT        (1 << 1) /* Crystal osc enable */
 254 #define MAX310X_CLKSRC_PLL_BIT          (1 << 2) /* PLL enable */
 255 #define MAX310X_CLKSRC_PLLBYP_BIT       (1 << 3) /* PLL bypass */
 256 #define MAX310X_CLKSRC_EXTCLK_BIT       (1 << 4) /* External clock enable */
 257 #define MAX310X_CLKSRC_CLK2RTS_BIT      (1 << 7) /* Baud clk to RTS pin */
 258
 259 /* Global commands */
 260 #define MAX310X_EXTREG_ENBL             (0xce)
 261 #define MAX310X_EXTREG_DSBL             (0xcd)
 262
 263 /* Misc definitions */
 264 #define MAX310X_FIFO_SIZE               (128)
 265 #define MAX310x_REV_MASK                (0xfc)
 266
 267 /* MAX3107 specific */
 268 #define MAX3107_REV_ID                  (0xa0)
 269
 270 /* MAX3109 specific */
 271 #define MAX3109_REV_ID                  (0xc0)
 272
 273 /* MAX14830 specific */
 274 #define MAX14830_BRGCFG_CLKDIS_BIT      (1 << 6) /* Clock Disable */
 275 #define MAX14830_REV_ID                 (0xb0)
 276
 277 struct max310x_devtype {
 278         char    name[9];
 279         int     nr;
 280         int     (*detect)(struct device *);
 281         void    (*power)(struct uart_port *, int);
 282 };
 283
 284 struct max310x_one {
 285         struct uart_port        port;
 286         struct work_struct      tx_work;
 287         struct work_struct      md_work;
 288 };
 289
 290 struct max310x_port {
 291         struct uart_driver      uart;
 292         struct max310x_devtype  *devtype;
 293         struct regmap           *regmap;
 294         struct mutex            mutex;
 295         struct clk              *clk;
 296         struct max310x_pdata    *pdata;
 297         int                     gpio_used;
 298 #ifdef CONFIG_GPIOLIB
 299         struct gpio_chip        gpio;
 300 #endif
 301         struct max310x_one      p[0];
 302 };
 303
 304 static u8 max310x_port_read(struct uart_port *port, u8 reg)
 305 {
 306         struct max310x_port *s = dev_get_drvdata(port->dev);
 307         unsigned int val = 0;
 308
 309         regmap_read(s->regmap, port->iobase + reg, &val);
 310
 311         return val;
 312 }
 313
 314 static void max310x_port_write(struct uart_port *port, u8 reg, u8 val)
 315 {
 316         struct max310x_port *s = dev_get_drvdata(port->dev);
 317
 318         regmap_write(s->regmap, port->iobase + reg, val);
 319 }
 320
 321 static void max310x_port_update(struct uart_port *port, u8 reg, u8 mask, u8 val)
 322 {
 323         struct max310x_port *s = dev_get_drvdata(port->dev);
 324
 325         regmap_update_bits(s->regmap, port->iobase + reg, mask, val);
 326 }
 327
 328 static int max3107_detect(struct device *dev)
 329 {
 330         struct max310x_port *s = dev_get_drvdata(dev);
 331         unsigned int val = 0;
 332         int ret;
 333
 334         ret = regmap_read(s->regmap, MAX310X_REVID_REG, &val);
 335         if (ret)
 336                 return ret;
 337
 338         if (((val & MAX310x_REV_MASK) != MAX3107_REV_ID)) {
 339                 dev_err(dev,
 340                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 341                 return -ENODEV;
 342         }
 343
 344         return 0;
 345 }
 346
 347 static int max3108_detect(struct device *dev)
 348 {
 349         struct max310x_port *s = dev_get_drvdata(dev);
 350         unsigned int val = 0;
 351         int ret;
 352
 353         /* MAX3108 have not REV ID register, we just check default value
 354          * from clocksource register to make sure everything works.
 355          */
 356         ret = regmap_read(s->regmap, MAX310X_CLKSRC_REG, &val);
 357         if (ret)
 358                 return ret;
 359
 360         if (val != (MAX310X_CLKSRC_EXTCLK_BIT | MAX310X_CLKSRC_PLLBYP_BIT)) {
 361                 dev_err(dev, "%s not present\n", s->devtype->name);
 362                 return -ENODEV;
 363         }
 364
 365         return 0;
 366 }
 367
 368 static int max3109_detect(struct device *dev)
 369 {
 370         struct max310x_port *s = dev_get_drvdata(dev);
 371         unsigned int val = 0;
 372         int ret;
 373
 374         ret = regmap_read(s->regmap, MAX310X_REVID_REG, &val);
 375         if (ret)
 376                 return ret;
 377
 378         if (((val & MAX310x_REV_MASK) != MAX3109_REV_ID)) {
 379                 dev_err(dev,
 380                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 381                 return -ENODEV;
 382         }
 383
 384         return 0;
 385 }
 386
 387 static void max310x_power(struct uart_port *port, int on)
 388 {
 389         max310x_port_update(port, MAX310X_MODE1_REG,
 390                             MAX310X_MODE1_FORCESLEEP_BIT,
 391                             on ? 0 : MAX310X_MODE1_FORCESLEEP_BIT);
 392         if (on)
 393                 msleep(50);
 394 }
 395
 396 static int max14830_detect(struct device *dev)
 397 {
 398         struct max310x_port *s = dev_get_drvdata(dev);
 399         unsigned int val = 0;
 400         int ret;
 401
 402         ret = regmap_write(s->regmap, MAX310X_GLOBALCMD_REG,
 403                            MAX310X_EXTREG_ENBL);
 404         if (ret)
 405                 return ret;
 406
 407         regmap_read(s->regmap, MAX310X_REVID_EXTREG, &val);
 408         regmap_write(s->regmap, MAX310X_GLOBALCMD_REG, MAX310X_EXTREG_DSBL);
 409         if (((val & MAX310x_REV_MASK) != MAX14830_REV_ID)) {
 410                 dev_err(dev,
 411                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 412                 return -ENODEV;
 413         }
 414
 415         return 0;
 416 }
 417
 418 static void max14830_power(struct uart_port *port, int on)
 419 {
 420         max310x_port_update(port, MAX310X_BRGCFG_REG,
 421                             MAX14830_BRGCFG_CLKDIS_BIT,
 422                             on ? 0 : MAX14830_BRGCFG_CLKDIS_BIT);
 423         if (on)
 424                 msleep(50);
 425 }
 426
 427 static const struct max310x_devtype max3107_devtype = {
 428         .name   = "MAX3107",
 429         .nr     = 1,
 430         .detect = max3107_detect,
 431         .power  = max310x_power,
 432 };
 433
 434 static const struct max310x_devtype max3108_devtype = {
 435         .name   = "MAX3108",
 436         .nr     = 1,
 437         .detect = max3108_detect,
 438         .power  = max310x_power,
 439 };
 440
 441 static const struct max310x_devtype max3109_devtype = {
 442         .name   = "MAX3109",
 443         .nr     = 2,
 444         .detect = max3109_detect,
 445         .power  = max310x_power,
 446 };
 447
 448 static const struct max310x_devtype max14830_devtype = {
 449         .name   = "MAX14830",
 450         .nr     = 4,
 451         .detect = max14830_detect,
 452         .power  = max14830_power,
 453 };
 454
 455 static bool max310x_reg_writeable(struct device *dev, unsigned int reg)
 456 {
 457         switch (reg & 0x1f) {
 458         case MAX310X_IRQSTS_REG:
 459         case MAX310X_LSR_IRQSTS_REG:
 460         case MAX310X_SPCHR_IRQSTS_REG:
 461         case MAX310X_STS_IRQSTS_REG:
 462         case MAX310X_TXFIFOLVL_REG:
 463         case MAX310X_RXFIFOLVL_REG:
 464                 return false;
 465         default:
 466                 break;
 467         }
 468
 469         return true;
 470 }
 471
 472 static bool max310x_reg_volatile(struct device *dev, unsigned int reg)
 473 {
 474         switch (reg & 0x1f) {
 475         case MAX310X_RHR_REG:
 476         case MAX310X_IRQSTS_REG:
 477         case MAX310X_LSR_IRQSTS_REG:
 478         case MAX310X_SPCHR_IRQSTS_REG:
 479         case MAX310X_STS_IRQSTS_REG:
 480         case MAX310X_TXFIFOLVL_REG:
 481         case MAX310X_RXFIFOLVL_REG:
 482         case MAX310X_GPIODATA_REG:
 483         case MAX310X_BRGDIVLSB_REG:
 484         case MAX310X_REG_05:
 485         case MAX310X_REG_1F:
 486                 return true;
 487         default:
 488                 break;
 489         }
 490
 491         return false;
 492 }
 493
 494 static bool max310x_reg_precious(struct device *dev, unsigned int reg)
 495 {
 496         switch (reg & 0x1f) {
 497         case MAX310X_RHR_REG:
 498         case MAX310X_IRQSTS_REG:
 499         case MAX310X_SPCHR_IRQSTS_REG:
 500         case MAX310X_STS_IRQSTS_REG:
 501                 return true;
 502         default:
 503                 break;
 504         }
 505
 506         return false;
 507 }
 508
 509 static int max310x_set_baud(struct uart_port *port, int baud)
 510 {
 511         unsigned int mode = 0, clk = port->uartclk, div = clk / baud;
 512
 513         /* Check for minimal value for divider */
 514         if (div < 16)
 515                 div = 16;
 516
 517         if (clk % baud && (div / 16) < 0x8000) {
 518                 /* Mode x2 */
 519                 mode = MAX310X_BRGCFG_2XMODE_BIT;
 520                 clk = port->uartclk * 2;
 521                 div = clk / baud;
 522
 523                 if (clk % baud && (div / 16) < 0x8000) {
 524                         /* Mode x4 */
 525                         mode = MAX310X_BRGCFG_4XMODE_BIT;
 526                         clk = port->uartclk * 4;
 527                         div = clk / baud;
 528                 }
 529         }
 530
 531         max310x_port_write(port, MAX310X_BRGDIVMSB_REG, (div / 16) >> 8);
 532         max310x_port_write(port, MAX310X_BRGDIVLSB_REG, div / 16);
 533         max310x_port_write(port, MAX310X_BRGCFG_REG, (div % 16) | mode);
 534
 535         return DIV_ROUND_CLOSEST(clk, div);
 536 }
 537
 538 static int max310x_update_best_err(unsigned long f, long *besterr)
 539 {
 540         /* Use baudrate 115200 for calculate error */
 541         long err = f % (115200 * 16);
 542
 543         if ((*besterr < 0) || (*besterr > err)) {
 544                 *besterr = err;
 545                 return 0;
 546         }
 547
 548         return 1;
 549 }
 550
 551 static int max310x_set_ref_clk(struct max310x_port *s, unsigned long freq,
 552                                bool xtal)
 553 {
 554         unsigned int div, clksrc, pllcfg = 0;
 555         long besterr = -1;
 556         unsigned long fdiv, fmul, bestfreq = freq;
 557
 558         /* First, update error without PLL */
 559         max310x_update_best_err(freq, &besterr);
 560
 561         /* Try all possible PLL dividers */
 562         for (div = 1; (div <= 63) && besterr; div++) {
 563                 fdiv = DIV_ROUND_CLOSEST(freq, div);
 564
 565                 /* Try multiplier 6 */
 566                 fmul = fdiv * 6;
 567                 if ((fdiv >= 500000) && (fdiv <= 800000))
 568                         if (!max310x_update_best_err(fmul, &besterr)) {
 569                                 pllcfg = (0 << 6) | div;
 570                                 bestfreq = fmul;
 571                         }
 572                 /* Try multiplier 48 */
 573                 fmul = fdiv * 48;
 574                 if ((fdiv >= 850000) && (fdiv <= 1200000))
 575                         if (!max310x_update_best_err(fmul, &besterr)) {
 576                                 pllcfg = (1 << 6) | div;
 577                                 bestfreq = fmul;
 578                         }
 579                 /* Try multiplier 96 */
 580                 fmul = fdiv * 96;
 581                 if ((fdiv >= 425000) && (fdiv <= 1000000))
 582                         if (!max310x_update_best_err(fmul, &besterr)) {
 583                                 pllcfg = (2 << 6) | div;
 584                                 bestfreq = fmul;
 585                         }
 586                 /* Try multiplier 144 */
 587                 fmul = fdiv * 144;
 588                 if ((fdiv >= 390000) && (fdiv <= 667000))
 589                         if (!max310x_update_best_err(fmul, &besterr)) {
 590                                 pllcfg = (3 << 6) | div;
 591                                 bestfreq = fmul;
 592                         }
 593         }
 594
 595         /* Configure clock source */
 596         clksrc = xtal ? MAX310X_CLKSRC_CRYST_BIT : MAX310X_CLKSRC_EXTCLK_BIT;
 597
 598         /* Configure PLL */
 599         if (pllcfg) {
 600                 clksrc |= MAX310X_CLKSRC_PLL_BIT;
 601                 regmap_write(s->regmap, MAX310X_PLLCFG_REG, pllcfg);
 602         } else
 603                 clksrc |= MAX310X_CLKSRC_PLLBYP_BIT;
 604
 605         regmap_write(s->regmap, MAX310X_CLKSRC_REG, clksrc);
 606
 607         /* Wait for crystal */
 608         if (pllcfg && xtal)
 609                 msleep(10);
 610
 611         return (int)bestfreq;
 612 }
 613
 614 static void max310x_handle_rx(struct uart_port *port, unsigned int rxlen)
 615 {
 616         unsigned int sts, ch, flag;
 617
 618         if (unlikely(rxlen >= port->fifosize)) {
 619                 dev_warn_ratelimited(port->dev,
 620                                      "Port %i: Possible RX FIFO overrun\n",
 621                                      port->line);
 622                 port->icount.buf_overrun++;
 623                 /* Ensure sanity of RX level */
 624                 rxlen = port->fifosize;
 625         }
 626
 627         while (rxlen--) {
 628                 ch = max310x_port_read(port, MAX310X_RHR_REG);
 629                 sts = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 630
 631                 sts &= MAX310X_LSR_RXPAR_BIT | MAX310X_LSR_FRERR_BIT |
 632                        MAX310X_LSR_RXOVR_BIT | MAX310X_LSR_RXBRK_BIT;
 633
 634                 port->icount.rx++;
 635                 flag = TTY_NORMAL;
 636
 637                 if (unlikely(sts)) {
 638                         if (sts & MAX310X_LSR_RXBRK_BIT) {
 639                                 port->icount.brk++;
 640                                 if (uart_handle_break(port))
 641                                         continue;
 642                         } else if (sts & MAX310X_LSR_RXPAR_BIT)
 643                                 port->icount.parity++;
 644                         else if (sts & MAX310X_LSR_FRERR_BIT)
 645                                 port->icount.frame++;
 646                         else if (sts & MAX310X_LSR_RXOVR_BIT)
 647                                 port->icount.overrun++;
 648
 649                         sts &= port->read_status_mask;
 650                         if (sts & MAX310X_LSR_RXBRK_BIT)
 651                                 flag = TTY_BREAK;
 652                         else if (sts & MAX310X_LSR_RXPAR_BIT)
 653                                 flag = TTY_PARITY;
 654                         else if (sts & MAX310X_LSR_FRERR_BIT)
 655                                 flag = TTY_FRAME;
 656                         else if (sts & MAX310X_LSR_RXOVR_BIT)
 657                                 flag = TTY_OVERRUN;
 658                 }
 659
 660                 if (uart_handle_sysrq_char(port, ch))
 661                         continue;
 662
 663                 if (sts & port->ignore_status_mask)
 664                         continue;
 665
 666                 uart_insert_char(port, sts, MAX310X_LSR_RXOVR_BIT, ch, flag);
 667         }
 668
 669         tty_flip_buffer_push(&port->state->port);
 670 }
 671
 672 static void max310x_handle_tx(struct uart_port *port)
 673 {
 674         struct circ_buf *xmit = &port->state->xmit;
 675         unsigned int txlen, to_send;
 676
 677         if (unlikely(port->x_char)) {
 678                 max310x_port_write(port, MAX310X_THR_REG, port->x_char);
 679                 port->icount.tx++;
 680                 port->x_char = 0;
 681                 return;
 682         }
 683
 684         if (uart_circ_empty(xmit) || uart_tx_stopped(port))
 685                 return;
 686
 687         /* Get length of data pending in circular buffer */
 688         to_send = uart_circ_chars_pending(xmit);
 689         if (likely(to_send)) {
 690                 /* Limit to size of TX FIFO */
 691                 txlen = max310x_port_read(port, MAX310X_TXFIFOLVL_REG);
 692                 txlen = port->fifosize - txlen;
 693                 to_send = (to_send > txlen) ? txlen : to_send;
 694
 695                 /* Add data to send */
 696                 port->icount.tx += to_send;
 697                 while (to_send--) {
 698                         max310x_port_write(port, MAX310X_THR_REG,
 699                                            xmit->buf[xmit->tail]);
 700                         xmit->tail = (xmit->tail + 1) & (UART_XMIT_SIZE - 1);
 701                 }
 702         }
 703
 704         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 705                 uart_write_wakeup(port);
 706 }
 707
 708 static void max310x_port_irq(struct max310x_port *s, int portno)
 709 {
 710         struct uart_port *port = &s->p[portno].port;
 711
 712         do {
 713                 unsigned int ists, lsr, rxlen;
 714
 715                 /* Read IRQ status & RX FIFO level */
 716                 ists = max310x_port_read(port, MAX310X_IRQSTS_REG);
 717                 rxlen = max310x_port_read(port, MAX310X_RXFIFOLVL_REG);
 718                 if (!ists && !rxlen)
 719                         break;
 720
 721                 if (ists & MAX310X_IRQ_CTS_BIT) {
 722                         lsr = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 723                         uart_handle_cts_change(port,
 724                                                !!(lsr & MAX310X_LSR_CTS_BIT));
 725                 }
 726                 if (rxlen)
 727                         max310x_handle_rx(port, rxlen);
 728                 if (ists & MAX310X_IRQ_TXEMPTY_BIT) {
 729                         mutex_lock(&s->mutex);
 730                         max310x_handle_tx(port);
 731                         mutex_unlock(&s->mutex);
 732                 }
 733         } while (1);
 734 }
 735
 736 static irqreturn_t max310x_ist(int irq, void *dev_id)
 737 {
 738         struct max310x_port *s = (struct max310x_port *)dev_id;
 739
 740         if (s->uart.nr > 1) {
 741                 do {
 742                         unsigned int val = ~0;
 743
 744                         WARN_ON_ONCE(regmap_read(s->regmap,
 745                                                  MAX310X_GLOBALIRQ_REG, &val));
 746                         val = ((1 << s->uart.nr) - 1) & ~val;
 747                         if (!val)
 748                                 break;
 749                         max310x_port_irq(s, fls(val) - 1);
 750                 } while (1);
 751         } else
 752                 max310x_port_irq(s, 0);
 753
 754         return IRQ_HANDLED;
 755 }
 756
 757 static void max310x_wq_proc(struct work_struct *ws)
 758 {
 759         struct max310x_one *one = container_of(ws, struct max310x_one, tx_work);
 760         struct max310x_port *s = dev_get_drvdata(one->port.dev);
 761
 762         mutex_lock(&s->mutex);
 763         max310x_handle_tx(&one->port);
 764         mutex_unlock(&s->mutex);
 765 }
 766
 767 static void max310x_start_tx(struct uart_port *port)
 768 {
 769         struct max310x_one *one = container_of(port, struct max310x_one, port);
 770
 771         if (!work_pending(&one->tx_work))
 772                 schedule_work(&one->tx_work);
 773 }
 774
 775 static unsigned int max310x_tx_empty(struct uart_port *port)
 776 {
 777         unsigned int lvl, sts;
 778
 779         lvl = max310x_port_read(port, MAX310X_TXFIFOLVL_REG);
 780         sts = max310x_port_read(port, MAX310X_IRQSTS_REG);
 781
 782         return ((sts & MAX310X_IRQ_TXEMPTY_BIT) && !lvl) ? TIOCSER_TEMT : 0;
 783 }
 784
 785 static unsigned int max310x_get_mctrl(struct uart_port *port)
 786 {
 787         /* DCD and DSR are not wired and CTS/RTS is handled automatically
 788          * so just indicate DSR and CAR asserted
 789          */
 790         return TIOCM_DSR | TIOCM_CAR;
 791 }
 792
 793 static void max310x_md_proc(struct work_struct *ws)
 794 {
 795         struct max310x_one *one = container_of(ws, struct max310x_one, md_work);
 796
 797         max310x_port_update(&one->port, MAX310X_MODE2_REG,
 798                             MAX310X_MODE2_LOOPBACK_BIT,
 799                             (one->port.mctrl & TIOCM_LOOP) ?
 800                             MAX310X_MODE2_LOOPBACK_BIT : 0);
 801 }
 802
 803 static void max310x_set_mctrl(struct uart_port *port, unsigned int mctrl)
 804 {
 805         struct max310x_one *one = container_of(port, struct max310x_one, port);
 806
 807         schedule_work(&one->md_work);
 808 }
 809
 810 static void max310x_break_ctl(struct uart_port *port, int break_state)
 811 {
 812         max310x_port_update(port, MAX310X_LCR_REG,
 813                             MAX310X_LCR_TXBREAK_BIT,
 814                             break_state ? MAX310X_LCR_TXBREAK_BIT : 0);
 815 }
 816
 817 static void max310x_set_termios(struct uart_port *port,
 818                                 struct ktermios *termios,
 819                                 struct ktermios *old)
 820 {
 821         unsigned int lcr, flow = 0;
 822         int baud;
 823
 824         /* Mask termios capabilities we don't support */
 825         termios->c_cflag &= ~CMSPAR;
 826
 827         /* Word size */
 828         switch (termios->c_cflag & CSIZE) {
 829         case CS5:
 830                 lcr = MAX310X_LCR_WORD_LEN_5;
 831                 break;
 832         case CS6:
 833                 lcr = MAX310X_LCR_WORD_LEN_6;
 834                 break;
 835         case CS7:
 836                 lcr = MAX310X_LCR_WORD_LEN_7;
 837                 break;
 838         case CS8:
 839         default:
 840                 lcr = MAX310X_LCR_WORD_LEN_8;
 841                 break;
 842         }
 843
 844         /* Parity */
 845         if (termios->c_cflag & PARENB) {
 846                 lcr |= MAX310X_LCR_PARITY_BIT;
 847                 if (!(termios->c_cflag & PARODD))
 848                         lcr |= MAX310X_LCR_EVENPARITY_BIT;
 849         }
 850
 851         /* Stop bits */
 852         if (termios->c_cflag & CSTOPB)
 853                 lcr |= MAX310X_LCR_STOPLEN_BIT; /* 2 stops */
 854
 855         /* Update LCR register */
 856         max310x_port_write(port, MAX310X_LCR_REG, lcr);
 857
 858         /* Set read status mask */
 859         port->read_status_mask = MAX310X_LSR_RXOVR_BIT;
 860         if (termios->c_iflag & INPCK)
 861                 port->read_status_mask |= MAX310X_LSR_RXPAR_BIT |
 862                                           MAX310X_LSR_FRERR_BIT;
 863         if (termios->c_iflag & (BRKINT | PARMRK))
 864                 port->read_status_mask |= MAX310X_LSR_RXBRK_BIT;
 865
 866         /* Set status ignore mask */
 867         port->ignore_status_mask = 0;
 868         if (termios->c_iflag & IGNBRK)
 869                 port->ignore_status_mask |= MAX310X_LSR_RXBRK_BIT;
 870         if (!(termios->c_cflag & CREAD))
 871                 port->ignore_status_mask |= MAX310X_LSR_RXPAR_BIT |
 872                                             MAX310X_LSR_RXOVR_BIT |
 873                                             MAX310X_LSR_FRERR_BIT |
 874                                             MAX310X_LSR_RXBRK_BIT;
 875
 876         /* Configure flow control */
 877         max310x_port_write(port, MAX310X_XON1_REG, termios->c_cc[VSTART]);
 878         max310x_port_write(port, MAX310X_XOFF1_REG, termios->c_cc[VSTOP]);
 879         if (termios->c_cflag & CRTSCTS)
 880                 flow |= MAX310X_FLOWCTRL_AUTOCTS_BIT |
 881                         MAX310X_FLOWCTRL_AUTORTS_BIT;
 882         if (termios->c_iflag & IXON)
 883                 flow |= MAX310X_FLOWCTRL_SWFLOW3_BIT |
 884                         MAX310X_FLOWCTRL_SWFLOWEN_BIT;
 885         if (termios->c_iflag & IXOFF)
 886                 flow |= MAX310X_FLOWCTRL_SWFLOW1_BIT |
 887                         MAX310X_FLOWCTRL_SWFLOWEN_BIT;
 888         max310x_port_write(port, MAX310X_FLOWCTRL_REG, flow);
 889
 890         /* Get baud rate generator configuration */
 891         baud = uart_get_baud_rate(port, termios, old,
 892                                   port->uartclk / 16 / 0xffff,
 893                                   port->uartclk / 4);
 894
 895         /* Setup baudrate generator */
 896         baud = max310x_set_baud(port, baud);
 897
 898         /* Update timeout according to new baud rate */
 899         uart_update_timeout(port, termios->c_cflag, baud);
 900 }
 901
 902 static int max310x_startup(struct uart_port *port)
 903 {
 904         unsigned int val, line = port->line;
 905         struct max310x_port *s = dev_get_drvdata(port->dev);
 906
 907         s->devtype->power(port, 1);
 908
 909         /* Configure MODE1 register */
 910         max310x_port_update(port, MAX310X_MODE1_REG,
 911                             MAX310X_MODE1_TRNSCVCTRL_BIT,
 912                             (s->pdata->uart_flags[line] & MAX310X_AUTO_DIR_CTRL)
 913                             ? MAX310X_MODE1_TRNSCVCTRL_BIT : 0);
 914
 915         /* Configure MODE2 register */
 916         val = MAX310X_MODE2_RXEMPTINV_BIT;
 917         if (s->pdata->uart_flags[line] & MAX310X_ECHO_SUPRESS)
 918                 val |= MAX310X_MODE2_ECHOSUPR_BIT;
 919
 920         /* Reset FIFOs */
 921         val |= MAX310X_MODE2_FIFORST_BIT;
 922         max310x_port_write(port, MAX310X_MODE2_REG, val);
 923         max310x_port_update(port, MAX310X_MODE2_REG,
 924                             MAX310X_MODE2_FIFORST_BIT, 0);
 925
 926         /* Configure flow control levels */
 927         /* Flow control halt level 96, resume level 48 */
 928         max310x_port_write(port, MAX310X_FLOWLVL_REG,
 929                            MAX310X_FLOWLVL_RES(48) | MAX310X_FLOWLVL_HALT(96));
 930
 931         /* Clear IRQ status register */
 932         max310x_port_read(port, MAX310X_IRQSTS_REG);
 933
 934         /* Enable RX, TX, CTS change interrupts */
 935         val = MAX310X_IRQ_RXEMPTY_BIT | MAX310X_IRQ_TXEMPTY_BIT;
 936         max310x_port_write(port, MAX310X_IRQEN_REG, val | MAX310X_IRQ_CTS_BIT);
 937
 938         return 0;
 939 }
 940
 941 static void max310x_shutdown(struct uart_port *port)
 942 {
 943         struct max310x_port *s = dev_get_drvdata(port->dev);
 944
 945         /* Disable all interrupts */
 946         max310x_port_write(port, MAX310X_IRQEN_REG, 0);
 947
 948         s->devtype->power(port, 0);
 949 }
 950
 951 static const char *max310x_type(struct uart_port *port)
 952 {
 953         struct max310x_port *s = dev_get_drvdata(port->dev);
 954
 955         return (port->type == PORT_MAX310X) ? s->devtype->name : NULL;
 956 }
 957
 958 static int max310x_request_port(struct uart_port *port)
 959 {
 960         /* Do nothing */
 961         return 0;
 962 }
 963
 964 static void max310x_config_port(struct uart_port *port, int flags)
 965 {
 966         if (flags & UART_CONFIG_TYPE)
 967                 port->type = PORT_MAX310X;
 968 }
 969
 970 static int max310x_verify_port(struct uart_port *port, struct serial_struct *s)
 971 {
 972         if ((s->type != PORT_UNKNOWN) && (s->type != PORT_MAX310X))
 973                 return -EINVAL;
 974         if (s->irq != port->irq)
 975                 return -EINVAL;
 976
 977         return 0;
 978 }
 979
 980 static void max310x_null_void(struct uart_port *port)
 981 {
 982         /* Do nothing */
 983 }
 984
 985 static const struct uart_ops max310x_ops = {
 986         .tx_empty       = max310x_tx_empty,
 987         .set_mctrl      = max310x_set_mctrl,
 988         .get_mctrl      = max310x_get_mctrl,
 989         .stop_tx        = max310x_null_void,
 990         .start_tx       = max310x_start_tx,
 991         .stop_rx        = max310x_null_void,
 992         .enable_ms      = max310x_null_void,
 993         .break_ctl      = max310x_break_ctl,
 994         .startup        = max310x_startup,
 995         .shutdown       = max310x_shutdown,
 996         .set_termios    = max310x_set_termios,
 997         .type           = max310x_type,
 998         .request_port   = max310x_request_port,
 999         .release_port   = max310x_null_void,
1000         .config_port    = max310x_config_port,
1001         .verify_port    = max310x_verify_port,
1002 };
1003
1004 static int __maybe_unused max310x_suspend(struct device *dev)
1005 {
1006         struct max310x_port *s = dev_get_drvdata(dev);
1007         int i;
1008
1009         for (i = 0; i < s->uart.nr; i++) {
1010                 uart_suspend_port(&s->uart, &s->p[i].port);
1011                 s->devtype->power(&s->p[i].port, 0);
1012         }
1013
1014         return 0;
1015 }
1016
1017 static int __maybe_unused max310x_resume(struct device *dev)
1018 {
1019         struct max310x_port *s = dev_get_drvdata(dev);
1020         int i;
1021
1022         for (i = 0; i < s->uart.nr; i++) {
1023                 s->devtype->power(&s->p[i].port, 1);
1024                 uart_resume_port(&s->uart, &s->p[i].port);
1025         }
1026
1027         return 0;
1028 }
1029
1030 static SIMPLE_DEV_PM_OPS(max310x_pm_ops, max310x_suspend, max310x_resume);
1031
1032 #ifdef CONFIG_GPIOLIB
1033 static int max310x_gpio_get(struct gpio_chip *chip, unsigned offset)
1034 {
1035         unsigned int val;
1036         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1037         struct uart_port *port = &s->p[offset / 4].port;
1038
1039         val = max310x_port_read(port, MAX310X_GPIODATA_REG);
1040
1041         return !!((val >> 4) & (1 << (offset % 4)));
1042 }
1043
1044 static void max310x_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
1045 {
1046         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1047         struct uart_port *port = &s->p[offset / 4].port;
1048
1049         max310x_port_update(port, MAX310X_GPIODATA_REG, 1 << (offset % 4),
1050                             value ? 1 << (offset % 4) : 0);
1051 }
1052
1053 static int max310x_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
1054 {
1055         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1056         struct uart_port *port = &s->p[offset / 4].port;
1057
1058         max310x_port_update(port, MAX310X_GPIOCFG_REG, 1 << (offset % 4), 0);
1059
1060         return 0;
1061 }
1062
1063 static int max310x_gpio_direction_output(struct gpio_chip *chip,
1064                                          unsigned offset, int value)
1065 {
1066         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1067         struct uart_port *port = &s->p[offset / 4].port;
1068
1069         max310x_port_update(port, MAX310X_GPIODATA_REG, 1 << (offset % 4),
1070                             value ? 1 << (offset % 4) : 0);
1071         max310x_port_update(port, MAX310X_GPIOCFG_REG, 1 << (offset % 4),
1072                             1 << (offset % 4));
1073
1074         return 0;
1075 }
1076 #endif
1077
1078 static int max310x_probe(struct device *dev, struct max310x_devtype *devtype,
1079                          struct regmap *regmap, int irq)
1080 {
1081         struct max310x_pdata *pdata = dev_get_platdata(dev);
1082         int i, ret, fmin, fmax, freq, uartclk;
1083         struct clk *clk_osc, *clk_xtal;
1084         struct max310x_port *s;
1085         bool xtal = false;
1086
1087         if (IS_ERR(regmap))
1088                 return PTR_ERR(regmap);
1089
1090         if (!pdata) {
1091                 dev_err(dev, "No platform data supplied\n");
1092                 return -EINVAL;
1093         }
1094
1095         /* Alloc port structure */
1096         s = devm_kzalloc(dev, sizeof(*s) +
1097                          sizeof(struct max310x_one) * devtype->nr, GFP_KERNEL);
1098         if (!s) {
1099                 dev_err(dev, "Error allocating port structure\n");
1100                 return -ENOMEM;
1101         }
1102
1103         clk_osc = devm_clk_get(dev, "osc");
1104         clk_xtal = devm_clk_get(dev, "xtal");
1105         if (!IS_ERR(clk_osc)) {
1106                 s->clk = clk_osc;
1107                 fmin = 500000;
1108                 fmax = 35000000;
1109         } else if (!IS_ERR(clk_xtal)) {
1110                 s->clk = clk_xtal;
1111                 fmin = 1000000;
1112                 fmax = 4000000;
1113                 xtal = true;
1114         } else if (PTR_ERR(clk_osc) == -EPROBE_DEFER ||
1115                    PTR_ERR(clk_xtal) == -EPROBE_DEFER) {
1116                 return -EPROBE_DEFER;
1117         } else {
1118                 dev_err(dev, "Cannot get clock\n");
1119                 return -EINVAL;
1120         }
1121
1122         ret = clk_prepare_enable(s->clk);
1123         if (ret)
1124                 return ret;
1125
1126         freq = clk_get_rate(s->clk);
1127         /* Check frequency limits */
1128         if (freq < fmin || freq > fmax) {
1129                 ret = -ERANGE;
1130                 goto out_clk;
1131         }
1132
1133         s->pdata = pdata;
1134         s->regmap = regmap;
1135         s->devtype = devtype;
1136         dev_set_drvdata(dev, s);
1137
1138         mutex_init(&s->mutex);
1139
1140         /* Check device to ensure we are talking to what we expect */
1141         ret = devtype->detect(dev);
1142         if (ret)
1143                 goto out_clk;
1144
1145         for (i = 0; i < devtype->nr; i++) {
1146                 unsigned int offs = i << 5;
1147
1148                 /* Reset port */
1149                 regmap_write(s->regmap, MAX310X_MODE2_REG + offs,
1150                              MAX310X_MODE2_RST_BIT);
1151                 /* Clear port reset */
1152                 regmap_write(s->regmap, MAX310X_MODE2_REG + offs, 0);
1153
1154                 /* Wait for port startup */
1155                 do {
1156                         regmap_read(s->regmap,
1157                                     MAX310X_BRGDIVLSB_REG + offs, &ret);
1158                 } while (ret != 0x01);
1159
1160                 regmap_update_bits(s->regmap, MAX310X_MODE1_REG + offs,
1161                                    MAX310X_MODE1_AUTOSLEEP_BIT,
1162                                    MAX310X_MODE1_AUTOSLEEP_BIT);
1163         }
1164
1165         uartclk = max310x_set_ref_clk(s, freq, xtal);
1166         dev_dbg(dev, "Reference clock set to %i Hz\n", uartclk);
1167
1168         /* Register UART driver */
1169         s->uart.owner           = THIS_MODULE;
1170         s->uart.dev_name        = "ttyMAX";
1171         s->uart.major           = MAX310X_MAJOR;
1172         s->uart.minor           = MAX310X_MINOR;
1173         s->uart.nr              = devtype->nr;
1174         ret = uart_register_driver(&s->uart);
1175         if (ret) {
1176                 dev_err(dev, "Registering UART driver failed\n");
1177                 goto out_clk;
1178         }
1179
1180         for (i = 0; i < devtype->nr; i++) {
1181                 /* Initialize port data */
1182                 s->p[i].port.line       = i;
1183                 s->p[i].port.dev        = dev;
1184                 s->p[i].port.irq        = irq;
1185                 s->p[i].port.type       = PORT_MAX310X;
1186                 s->p[i].port.fifosize   = MAX310X_FIFO_SIZE;
1187                 s->p[i].port.flags      = UPF_FIXED_TYPE | UPF_LOW_LATENCY;
1188                 s->p[i].port.iotype     = UPIO_PORT;
1189                 s->p[i].port.iobase     = i * 0x20;
1190                 s->p[i].port.membase    = (void __iomem *)~0;
1191                 s->p[i].port.uartclk    = uartclk;
1192                 s->p[i].port.ops        = &max310x_ops;
1193                 /* Disable all interrupts */
1194                 max310x_port_write(&s->p[i].port, MAX310X_IRQEN_REG, 0);
1195                 /* Clear IRQ status register */
1196                 max310x_port_read(&s->p[i].port, MAX310X_IRQSTS_REG);
1197                 /* Enable IRQ pin */
1198                 max310x_port_update(&s->p[i].port, MAX310X_MODE1_REG,
1199                                     MAX310X_MODE1_IRQSEL_BIT,
1200                                     MAX310X_MODE1_IRQSEL_BIT);
1201                 /* Initialize queue for start TX */
1202                 INIT_WORK(&s->p[i].tx_work, max310x_wq_proc);
1203                 /* Initialize queue for changing mode */
1204                 INIT_WORK(&s->p[i].md_work, max310x_md_proc);
1205                 /* Register port */
1206                 uart_add_one_port(&s->uart, &s->p[i].port);
1207                 /* Go to suspend mode */
1208                 devtype->power(&s->p[i].port, 0);
1209         }
1210
1211 #ifdef CONFIG_GPIOLIB
1212         /* Setup GPIO cotroller */
1213         if (s->pdata->gpio_base) {
1214                 s->gpio.owner           = THIS_MODULE;
1215                 s->gpio.dev             = dev;
1216                 s->gpio.label           = dev_name(dev);
1217                 s->gpio.direction_input = max310x_gpio_direction_input;
1218                 s->gpio.get             = max310x_gpio_get;
1219                 s->gpio.direction_output= max310x_gpio_direction_output;
1220                 s->gpio.set             = max310x_gpio_set;
1221                 s->gpio.base            = s->pdata->gpio_base;
1222                 s->gpio.ngpio           = devtype->nr * 4;
1223                 s->gpio.can_sleep       = 1;
1224                 if (!gpiochip_add(&s->gpio))
1225                         s->gpio_used = 1;
1226         } else
1227                 dev_info(dev, "GPIO support not enabled\n");
1228 #endif
1229
1230         /* Setup interrupt */
1231         ret = devm_request_threaded_irq(dev, irq, NULL, max310x_ist,
1232                                         IRQF_TRIGGER_FALLING | IRQF_ONESHOT,
1233                                         dev_name(dev), s);
1234         if (!ret)
1235                 return 0;
1236
1237         dev_err(dev, "Unable to reguest IRQ %i\n", irq);
1238 #ifdef CONFIG_GPIOLIB
1239         if (s->gpio_used)
1240                 WARN_ON(gpiochip_remove(&s->gpio));
1241 #endif
1242
1243 out_clk:
1244         clk_disable_unprepare(s->clk);
1245
1246         return ret;
1247 }
1248
1249 static int max310x_remove(struct device *dev)
1250 {
1251         struct max310x_port *s = dev_get_drvdata(dev);
1252         int i, ret = 0;
1253
1254         for (i = 0; i < s->uart.nr; i++) {
1255                 cancel_work_sync(&s->p[i].tx_work);
1256                 cancel_work_sync(&s->p[i].md_work);
1257                 uart_remove_one_port(&s->uart, &s->p[i].port);
1258                 s->devtype->power(&s->p[i].port, 0);
1259         }
1260
1261         uart_unregister_driver(&s->uart);
1262         clk_disable_unprepare(s->clk);
1263
1264 #ifdef CONFIG_GPIOLIB
1265         if (s->gpio_used)
1266                 ret = gpiochip_remove(&s->gpio);
1267 #endif
1268
1269         return ret;
1270 }
1271
1272 static struct regmap_config regcfg = {
1273         .reg_bits = 8,
1274         .val_bits = 8,
1275         .write_flag_mask = 0x80,
1276         .cache_type = REGCACHE_RBTREE,
1277         .writeable_reg = max310x_reg_writeable,
1278         .volatile_reg = max310x_reg_volatile,
1279         .precious_reg = max310x_reg_precious,
1280 };
1281
1282 #ifdef CONFIG_SPI_MASTER
1283 static int max310x_spi_probe(struct spi_device *spi)
1284 {
1285         struct max310x_devtype *devtype =
1286                 (struct max310x_devtype *)spi_get_device_id(spi)->driver_data;
1287         struct regmap *regmap;
1288         int ret;
1289
1290         /* Setup SPI bus */
1291         spi->bits_per_word      = 8;
1292         spi->mode               = spi->mode ? : SPI_MODE_0;
1293         spi->max_speed_hz       = spi->max_speed_hz ? : 26000000;
1294         ret = spi_setup(spi);
1295         if (ret)
1296                 return ret;
1297
1298         regcfg.max_register = devtype->nr * 0x20 - 1;
1299         regmap = devm_regmap_init_spi(spi, &regcfg);
1300
1301         return max310x_probe(&spi->dev, devtype, regmap, spi->irq);
1302 }
1303
1304 static int max310x_spi_remove(struct spi_device *spi)
1305 {
1306         return max310x_remove(&spi->dev);
1307 }
1308
1309 static const struct spi_device_id max310x_id_table[] = {
1310         { "max3107",    (kernel_ulong_t)&max3107_devtype, },
1311         { "max3108",    (kernel_ulong_t)&max3108_devtype, },
1312         { "max3109",    (kernel_ulong_t)&max3109_devtype, },
1313         { "max14830",   (kernel_ulong_t)&max14830_devtype, },
1314         { }
1315 };
1316 MODULE_DEVICE_TABLE(spi, max310x_id_table);
1317
1318 static struct spi_driver max310x_uart_driver = {
1319         .driver = {
1320                 .name   = MAX310X_NAME,
1321                 .owner  = THIS_MODULE,
1322                 .pm     = &max310x_pm_ops,
1323         },
1324         .probe          = max310x_spi_probe,
1325         .remove         = max310x_spi_remove,
1326         .id_table       = max310x_id_table,
1327 };
1328 module_spi_driver(max310x_uart_driver);
1329 #endif
1330
1331 MODULE_LICENSE("GPL");
1332 MODULE_AUTHOR("Alexander Shiyan <shc_work@mail.ru>");
1333 MODULE_DESCRIPTION("MAX310X serial driver");