drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Copyright 2004 Red Hat, Inc.
   5  *
   6  *  The contents of this file are subject to the Open
   7  *  Software License version 1.1 that can be found at
   8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
   9  *  by reference.
  10  *
  11  *  Alternatively, the contents of this file may be used under the terms
  12  *  of the GNU General Public License version 2 (the "GPL") as distributed
  13  *  in the kernel source COPYING file, in which case the provisions of
  14  *  the GPL are applicable instead of the above.  If you wish to allow
  15  *  the use of your version of this file only under the terms of the
  16  *  GPL and not to allow others to use your version of this file under
  17  *  the OSL, indicate your decision by deleting the provisions above and
  18  *  replace them with the notice and other provisions required by the GPL.
  19  *  If you do not delete the provisions above, a recipient may use your
  20  *  version of this file under either the OSL or the GPL.
  21  *
  22  * Version 1.0 of the AHCI specification:
  23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  24  *
  25  */
  26
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/init.h>
  31 #include <linux/blkdev.h>
  32 #include <linux/delay.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35 #include <linux/dma-mapping.h>
  36 #include "scsi.h"
  37 #include <scsi/scsi_host.h>
  38 #include <linux/libata.h>
  39 #include <asm/io.h>
  40
  41 #define DRV_NAME        "ahci"
  42 #define DRV_VERSION     "1.00"
  43
  44
  45 enum {
  46         AHCI_PCI_BAR            = 5,
  47         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  48         AHCI_DMA_BOUNDARY       = 0xffffffff,
  49         AHCI_USE_CLUSTERING     = 0,
  50         AHCI_CMD_SLOT_SZ        = 32 * 32,
  51         AHCI_RX_FIS_SZ          = 256,
  52         AHCI_CMD_TBL_HDR        = 0x80,
  53         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  54         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  55                                   AHCI_RX_FIS_SZ,
  56         AHCI_IRQ_ON_SG          = (1 << 31),
  57         AHCI_CMD_ATAPI          = (1 << 5),
  58         AHCI_CMD_WRITE          = (1 << 6),
  59
  60         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  61
  62         board_ahci              = 0,
  63
  64         /* global controller registers */
  65         HOST_CAP                = 0x00, /* host capabilities */
  66         HOST_CTL                = 0x04, /* global host control */
  67         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  68         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  69         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  70
  71         /* HOST_CTL bits */
  72         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  73         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  74         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  75
  76         /* HOST_CAP bits */
  77         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  78
  79         /* registers for each SATA port */
  80         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  81         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  82         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  83         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  84         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  85         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  86         PORT_CMD                = 0x18, /* port command */
  87         PORT_TFDATA             = 0x20, /* taskfile data */
  88         PORT_SIG                = 0x24, /* device TF signature */
  89         PORT_CMD_ISSUE          = 0x38, /* command issue */
  90         PORT_SCR                = 0x28, /* SATA phy register block */
  91         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
  92         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
  93         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
  94         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
  95
  96         /* PORT_IRQ_{STAT,MASK} bits */
  97         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
  98         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
  99         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 100         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 101         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 102         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 103         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 104         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 105
 106         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 107         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 108         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 109         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 110         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 111         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 112         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 113         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 114         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 115
 116         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 117                                   PORT_IRQ_HBUS_ERR |
 118                                   PORT_IRQ_HBUS_DATA_ERR |
 119                                   PORT_IRQ_IF_ERR,
 120         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 121                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 122                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 123                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 124                                   PORT_IRQ_D2H_REG_FIS,
 125
 126         /* PORT_CMD bits */
 127         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 128         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 129         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 130         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 131         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 132         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 133
 134         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 135         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 136         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 137 };
 138
 139 struct ahci_cmd_hdr {
 140         u32                     opts;
 141         u32                     status;
 142         u32                     tbl_addr;
 143         u32                     tbl_addr_hi;
 144         u32                     reserved[4];
 145 };
 146
 147 struct ahci_sg {
 148         u32                     addr;
 149         u32                     addr_hi;
 150         u32                     reserved;
 151         u32                     flags_size;
 152 };
 153
 154 struct ahci_host_priv {
 155         unsigned long           flags;
 156         u32                     cap;    /* cache of HOST_CAP register */
 157         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 158 };
 159
 160 struct ahci_port_priv {
 161         struct ahci_cmd_hdr     *cmd_slot;
 162         dma_addr_t              cmd_slot_dma;
 163         void                    *cmd_tbl;
 164         dma_addr_t              cmd_tbl_dma;
 165         struct ahci_sg          *cmd_tbl_sg;
 166         void                    *rx_fis;
 167         dma_addr_t              rx_fis_dma;
 168 };
 169
 170 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 171 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 172 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 173 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 174 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 175 static void ahci_phy_reset(struct ata_port *ap);
 176 static void ahci_irq_clear(struct ata_port *ap);
 177 static void ahci_eng_timeout(struct ata_port *ap);
 178 static int ahci_port_start(struct ata_port *ap);
 179 static void ahci_port_stop(struct ata_port *ap);
 180 static void ahci_host_stop(struct ata_host_set *host_set);
 181 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 182 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 183 static u8 ahci_check_status(struct ata_port *ap);
 184 static u8 ahci_check_err(struct ata_port *ap);
 185 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 186
 187 static Scsi_Host_Template ahci_sht = {
 188         .module                 = THIS_MODULE,
 189         .name                   = DRV_NAME,
 190         .ioctl                  = ata_scsi_ioctl,
 191         .queuecommand           = ata_scsi_queuecmd,
 192         .eh_strategy_handler    = ata_scsi_error,
 193         .can_queue              = ATA_DEF_QUEUE,
 194         .this_id                = ATA_SHT_THIS_ID,
 195         .sg_tablesize           = AHCI_MAX_SG,
 196         .max_sectors            = ATA_MAX_SECTORS,
 197         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 198         .emulated               = ATA_SHT_EMULATED,
 199         .use_clustering         = AHCI_USE_CLUSTERING,
 200         .proc_name              = DRV_NAME,
 201         .dma_boundary           = AHCI_DMA_BOUNDARY,
 202         .slave_configure        = ata_scsi_slave_config,
 203         .bios_param             = ata_std_bios_param,
 204         .ordered_flush          = 1,
 205 };
 206
 207 static struct ata_port_operations ahci_ops = {
 208         .port_disable           = ata_port_disable,
 209
 210         .check_status           = ahci_check_status,
 211         .check_altstatus        = ahci_check_status,
 212         .check_err              = ahci_check_err,
 213         .dev_select             = ata_noop_dev_select,
 214
 215         .tf_read                = ahci_tf_read,
 216
 217         .phy_reset              = ahci_phy_reset,
 218
 219         .qc_prep                = ahci_qc_prep,
 220         .qc_issue               = ahci_qc_issue,
 221
 222         .eng_timeout            = ahci_eng_timeout,
 223
 224         .irq_handler            = ahci_interrupt,
 225         .irq_clear              = ahci_irq_clear,
 226
 227         .scr_read               = ahci_scr_read,
 228         .scr_write              = ahci_scr_write,
 229
 230         .port_start             = ahci_port_start,
 231         .port_stop              = ahci_port_stop,
 232         .host_stop              = ahci_host_stop,
 233 };
 234
 235 static struct ata_port_info ahci_port_info[] = {
 236         /* board_ahci */
 237         {
 238                 .sht            = &ahci_sht,
 239                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 240                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 241                                   ATA_FLAG_PIO_DMA,
 242                 .pio_mask       = 0x03, /* pio3-4 */
 243                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 244                 .port_ops       = &ahci_ops,
 245         },
 246 };
 247
 248 static struct pci_device_id ahci_pci_tbl[] = {
 249         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 250           board_ahci }, /* ICH6 */
 251         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 252           board_ahci }, /* ICH6M */
 253         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 254           board_ahci }, /* ICH7 */
 255         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 256           board_ahci }, /* ICH7M */
 257         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 258           board_ahci }, /* ICH7R */
 259         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 260           board_ahci }, /* ULi M5288 */
 261         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 262           board_ahci }, /* ESB2 */
 263         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 264           board_ahci }, /* ESB2 */
 265         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 266           board_ahci }, /* ESB2 */
 267         { }     /* terminate list */
 268 };
 269
 270
 271 static struct pci_driver ahci_pci_driver = {
 272         .name                   = DRV_NAME,
 273         .id_table               = ahci_pci_tbl,
 274         .probe                  = ahci_init_one,
 275         .remove                 = ata_pci_remove_one,
 276 };
 277
 278
 279 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 280 {
 281         return base + 0x100 + (port * 0x80);
 282 }
 283
 284 static inline void *ahci_port_base (void *base, unsigned int port)
 285 {
 286         return (void *) ahci_port_base_ul((unsigned long)base, port);
 287 }
 288
 289 static void ahci_host_stop(struct ata_host_set *host_set)
 290 {
 291         struct ahci_host_priv *hpriv = host_set->private_data;
 292         kfree(hpriv);
 293 }
 294
 295 static int ahci_port_start(struct ata_port *ap)
 296 {
 297         struct device *dev = ap->host_set->dev;
 298         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 299         struct ahci_port_priv *pp;
 300         int rc;
 301         void *mem, *mmio = ap->host_set->mmio_base;
 302         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 303         dma_addr_t mem_dma;
 304
 305         rc = ata_port_start(ap);
 306         if (rc)
 307                 return rc;
 308
 309         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 310         if (!pp) {
 311                 rc = -ENOMEM;
 312                 goto err_out;
 313         }
 314         memset(pp, 0, sizeof(*pp));
 315
 316         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 317         if (!mem) {
 318                 rc = -ENOMEM;
 319                 goto err_out_kfree;
 320         }
 321         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 322
 323         /*
 324          * First item in chunk of DMA memory: 32-slot command table,
 325          * 32 bytes each in size
 326          */
 327         pp->cmd_slot = mem;
 328         pp->cmd_slot_dma = mem_dma;
 329
 330         mem += AHCI_CMD_SLOT_SZ;
 331         mem_dma += AHCI_CMD_SLOT_SZ;
 332
 333         /*
 334          * Second item: Received-FIS area
 335          */
 336         pp->rx_fis = mem;
 337         pp->rx_fis_dma = mem_dma;
 338
 339         mem += AHCI_RX_FIS_SZ;
 340         mem_dma += AHCI_RX_FIS_SZ;
 341
 342         /*
 343          * Third item: data area for storing a single command
 344          * and its scatter-gather table
 345          */
 346         pp->cmd_tbl = mem;
 347         pp->cmd_tbl_dma = mem_dma;
 348
 349         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 350
 351         ap->private_data = pp;
 352
 353         if (hpriv->cap & HOST_CAP_64)
 354                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 355         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 356         readl(port_mmio + PORT_LST_ADDR); /* flush */
 357
 358         if (hpriv->cap & HOST_CAP_64)
 359                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 360         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 361         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 362
 363         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 364                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 365                PORT_CMD_START, port_mmio + PORT_CMD);
 366         readl(port_mmio + PORT_CMD); /* flush */
 367
 368         return 0;
 369
 370 err_out_kfree:
 371         kfree(pp);
 372 err_out:
 373         ata_port_stop(ap);
 374         return rc;
 375 }
 376
 377
 378 static void ahci_port_stop(struct ata_port *ap)
 379 {
 380         struct device *dev = ap->host_set->dev;
 381         struct ahci_port_priv *pp = ap->private_data;
 382         void *mmio = ap->host_set->mmio_base;
 383         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 384         u32 tmp;
 385
 386         tmp = readl(port_mmio + PORT_CMD);
 387         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 388         writel(tmp, port_mmio + PORT_CMD);
 389         readl(port_mmio + PORT_CMD); /* flush */
 390
 391         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 392          * this is slightly incorrect.
 393          */
 394         msleep(500);
 395
 396         ap->private_data = NULL;
 397         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 398                           pp->cmd_slot, pp->cmd_slot_dma);
 399         kfree(pp);
 400         ata_port_stop(ap);
 401 }
 402
 403 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 404 {
 405         unsigned int sc_reg;
 406
 407         switch (sc_reg_in) {
 408         case SCR_STATUS:        sc_reg = 0; break;
 409         case SCR_CONTROL:       sc_reg = 1; break;
 410         case SCR_ERROR:         sc_reg = 2; break;
 411         case SCR_ACTIVE:        sc_reg = 3; break;
 412         default:
 413                 return 0xffffffffU;
 414         }
 415
 416         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 417 }
 418
 419
 420 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 421                                u32 val)
 422 {
 423         unsigned int sc_reg;
 424
 425         switch (sc_reg_in) {
 426         case SCR_STATUS:        sc_reg = 0; break;
 427         case SCR_CONTROL:       sc_reg = 1; break;
 428         case SCR_ERROR:         sc_reg = 2; break;
 429         case SCR_ACTIVE:        sc_reg = 3; break;
 430         default:
 431                 return;
 432         }
 433
 434         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 435 }
 436
 437 static void ahci_phy_reset(struct ata_port *ap)
 438 {
 439         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 440         struct ata_taskfile tf;
 441         struct ata_device *dev = &ap->device[0];
 442         u32 tmp;
 443
 444         __sata_phy_reset(ap);
 445
 446         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 447                 return;
 448
 449         tmp = readl(port_mmio + PORT_SIG);
 450         tf.lbah         = (tmp >> 24)   & 0xff;
 451         tf.lbam         = (tmp >> 16)   & 0xff;
 452         tf.lbal         = (tmp >> 8)    & 0xff;
 453         tf.nsect        = (tmp)         & 0xff;
 454
 455         dev->class = ata_dev_classify(&tf);
 456         if (!ata_dev_present(dev))
 457                 ata_port_disable(ap);
 458 }
 459
 460 static u8 ahci_check_status(struct ata_port *ap)
 461 {
 462         void *mmio = (void *) ap->ioaddr.cmd_addr;
 463
 464         return readl(mmio + PORT_TFDATA) & 0xFF;
 465 }
 466
 467 static u8 ahci_check_err(struct ata_port *ap)
 468 {
 469         void *mmio = (void *) ap->ioaddr.cmd_addr;
 470
 471         return (readl(mmio + PORT_TFDATA) >> 8) & 0xFF;
 472 }
 473
 474 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 475 {
 476         struct ahci_port_priv *pp = ap->private_data;
 477         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 478
 479         ata_tf_from_fis(d2h_fis, tf);
 480 }
 481
 482 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 483 {
 484         struct ahci_port_priv *pp = qc->ap->private_data;
 485         unsigned int i;
 486
 487         VPRINTK("ENTER\n");
 488
 489         /*
 490          * Next, the S/G list.
 491          */
 492         for (i = 0; i < qc->n_elem; i++) {
 493                 u32 sg_len;
 494                 dma_addr_t addr;
 495
 496                 addr = sg_dma_address(&qc->sg[i]);
 497                 sg_len = sg_dma_len(&qc->sg[i]);
 498
 499                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 500                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 501                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 502         }
 503 }
 504
 505 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 506 {
 507         struct ahci_port_priv *pp = qc->ap->private_data;
 508         u32 opts;
 509         const u32 cmd_fis_len = 5; /* five dwords */
 510
 511         /*
 512          * Fill in command slot information (currently only one slot,
 513          * slot 0, is currently since we don't do queueing)
 514          */
 515
 516         opts = (qc->n_elem << 16) | cmd_fis_len;
 517         if (qc->tf.flags & ATA_TFLAG_WRITE)
 518                 opts |= AHCI_CMD_WRITE;
 519
 520         switch (qc->tf.protocol) {
 521         case ATA_PROT_ATAPI:
 522         case ATA_PROT_ATAPI_NODATA:
 523         case ATA_PROT_ATAPI_DMA:
 524                 opts |= AHCI_CMD_ATAPI;
 525                 break;
 526
 527         default:
 528                 /* do nothing */
 529                 break;
 530         }
 531
 532         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 533         pp->cmd_slot[0].status = 0;
 534         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 535         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 536
 537         /*
 538          * Fill in command table information.  First, the header,
 539          * a SATA Register - Host to Device command FIS.
 540          */
 541         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 542
 543         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 544                 return;
 545
 546         ahci_fill_sg(qc);
 547 }
 548
 549 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 550 {
 551         void *mmio = ap->host_set->mmio_base;
 552         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 553         u32 tmp;
 554         int work;
 555
 556         /* stop DMA */
 557         tmp = readl(port_mmio + PORT_CMD);
 558         tmp &= ~PORT_CMD_START;
 559         writel(tmp, port_mmio + PORT_CMD);
 560
 561         /* wait for engine to stop.  TODO: this could be
 562          * as long as 500 msec
 563          */
 564         work = 1000;
 565         while (work-- > 0) {
 566                 tmp = readl(port_mmio + PORT_CMD);
 567                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 568                         break;
 569                 udelay(10);
 570         }
 571
 572         /* clear SATA phy error, if any */
 573         tmp = readl(port_mmio + PORT_SCR_ERR);
 574         writel(tmp, port_mmio + PORT_SCR_ERR);
 575
 576         /* if DRQ/BSY is set, device needs to be reset.
 577          * if so, issue COMRESET
 578          */
 579         tmp = readl(port_mmio + PORT_TFDATA);
 580         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 581                 writel(0x301, port_mmio + PORT_SCR_CTL);
 582                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 583                 udelay(10);
 584                 writel(0x300, port_mmio + PORT_SCR_CTL);
 585                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 586         }
 587
 588         /* re-start DMA */
 589         tmp = readl(port_mmio + PORT_CMD);
 590         tmp |= PORT_CMD_START;
 591         writel(tmp, port_mmio + PORT_CMD);
 592         readl(port_mmio + PORT_CMD); /* flush */
 593
 594         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->id);
 595 }
 596
 597 static void ahci_eng_timeout(struct ata_port *ap)
 598 {
 599         void *mmio = ap->host_set->mmio_base;
 600         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 601         struct ata_queued_cmd *qc;
 602
 603         DPRINTK("ENTER\n");
 604
 605         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 606
 607         qc = ata_qc_from_tag(ap, ap->active_tag);
 608         if (!qc) {
 609                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 610                        ap->id);
 611         } else {
 612                 /* hack alert!  We cannot use the supplied completion
 613                  * function from inside the ->eh_strategy_handler() thread.
 614                  * libata is the only user of ->eh_strategy_handler() in
 615                  * any kernel, so the default scsi_done() assumes it is
 616                  * not being called from the SCSI EH.
 617                  */
 618                 qc->scsidone = scsi_finish_command;
 619                 ata_qc_complete(qc, ATA_ERR);
 620         }
 621
 622 }
 623
 624 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 625 {
 626         void *mmio = ap->host_set->mmio_base;
 627         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 628         u32 status, serr, ci;
 629
 630         serr = readl(port_mmio + PORT_SCR_ERR);
 631         writel(serr, port_mmio + PORT_SCR_ERR);
 632
 633         status = readl(port_mmio + PORT_IRQ_STAT);
 634         writel(status, port_mmio + PORT_IRQ_STAT);
 635
 636         ci = readl(port_mmio + PORT_CMD_ISSUE);
 637         if (likely((ci & 0x1) == 0)) {
 638                 if (qc) {
 639                         ata_qc_complete(qc, 0);
 640                         qc = NULL;
 641                 }
 642         }
 643
 644         if (status & PORT_IRQ_FATAL) {
 645                 ahci_intr_error(ap, status);
 646                 if (qc)
 647                         ata_qc_complete(qc, ATA_ERR);
 648         }
 649
 650         return 1;
 651 }
 652
 653 static void ahci_irq_clear(struct ata_port *ap)
 654 {
 655         /* TODO */
 656 }
 657
 658 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 659 {
 660         struct ata_host_set *host_set = dev_instance;
 661         struct ahci_host_priv *hpriv;
 662         unsigned int i, handled = 0;
 663         void *mmio;
 664         u32 irq_stat, irq_ack = 0;
 665
 666         VPRINTK("ENTER\n");
 667
 668         hpriv = host_set->private_data;
 669         mmio = host_set->mmio_base;
 670
 671         /* sigh.  0xffffffff is a valid return from h/w */
 672         irq_stat = readl(mmio + HOST_IRQ_STAT);
 673         irq_stat &= hpriv->port_map;
 674         if (!irq_stat)
 675                 return IRQ_NONE;
 676
 677         spin_lock(&host_set->lock);
 678
 679         for (i = 0; i < host_set->n_ports; i++) {
 680                 struct ata_port *ap;
 681                 u32 tmp;
 682
 683                 VPRINTK("port %u\n", i);
 684                 ap = host_set->ports[i];
 685                 tmp = irq_stat & (1 << i);
 686                 if (tmp && ap) {
 687                         struct ata_queued_cmd *qc;
 688                         qc = ata_qc_from_tag(ap, ap->active_tag);
 689                         if (ahci_host_intr(ap, qc))
 690                                 irq_ack |= (1 << i);
 691                 }
 692         }
 693
 694         if (irq_ack) {
 695                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 696                 handled = 1;
 697         }
 698
 699         spin_unlock(&host_set->lock);
 700
 701         VPRINTK("EXIT\n");
 702
 703         return IRQ_RETVAL(handled);
 704 }
 705
 706 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 707 {
 708         struct ata_port *ap = qc->ap;
 709         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 710
 711         writel(1, port_mmio + PORT_SCR_ACT);
 712         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 713
 714         writel(1, port_mmio + PORT_CMD_ISSUE);
 715         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 716
 717         return 0;
 718 }
 719
 720 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 721                             unsigned int port_idx)
 722 {
 723         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 724         base = ahci_port_base_ul(base, port_idx);
 725         VPRINTK("base now==0x%lx\n", base);
 726
 727         port->cmd_addr          = base;
 728         port->scr_addr          = base + PORT_SCR;
 729
 730         VPRINTK("EXIT\n");
 731 }
 732
 733 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 734 {
 735         struct ahci_host_priv *hpriv = probe_ent->private_data;
 736         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 737         void __iomem *mmio = probe_ent->mmio_base;
 738         u32 tmp, cap_save;
 739         u16 tmp16;
 740         unsigned int i, j, using_dac;
 741         int rc;
 742         void __iomem *port_mmio;
 743
 744         cap_save = readl(mmio + HOST_CAP);
 745         cap_save &= ( (1<<28) | (1<<17) );
 746         cap_save |= (1 << 27);
 747
 748         /* global controller reset */
 749         tmp = readl(mmio + HOST_CTL);
 750         if ((tmp & HOST_RESET) == 0) {
 751                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 752                 readl(mmio + HOST_CTL); /* flush */
 753         }
 754
 755         /* reset must complete within 1 second, or
 756          * the hardware should be considered fried.
 757          */
 758         ssleep(1);
 759
 760         tmp = readl(mmio + HOST_CTL);
 761         if (tmp & HOST_RESET) {
 762                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 763                         pci_name(pdev), tmp);
 764                 return -EIO;
 765         }
 766
 767         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 768         (void) readl(mmio + HOST_CTL);  /* flush */
 769         writel(cap_save, mmio + HOST_CAP);
 770         writel(0xf, mmio + HOST_PORTS_IMPL);
 771         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 772
 773         pci_read_config_word(pdev, 0x92, &tmp16);
 774         tmp16 |= 0xf;
 775         pci_write_config_word(pdev, 0x92, tmp16);
 776
 777         hpriv->cap = readl(mmio + HOST_CAP);
 778         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 779         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 780
 781         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 782                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 783
 784         using_dac = hpriv->cap & HOST_CAP_64;
 785         if (using_dac &&
 786             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 787                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 788                 if (rc) {
 789                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 790                         if (rc) {
 791                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 792                                         pci_name(pdev));
 793                                 return rc;
 794                         }
 795                 }
 796
 797                 hpriv->flags |= HOST_CAP_64;
 798         } else {
 799                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 800                 if (rc) {
 801                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 802                                 pci_name(pdev));
 803                         return rc;
 804                 }
 805                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 806                 if (rc) {
 807                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 808                                 pci_name(pdev));
 809                         return rc;
 810                 }
 811         }
 812
 813         for (i = 0; i < probe_ent->n_ports; i++) {
 814 #if 0 /* BIOSen initialize this incorrectly */
 815                 if (!(hpriv->port_map & (1 << i)))
 816                         continue;
 817 #endif
 818
 819                 port_mmio = ahci_port_base(mmio, i);
 820                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 821
 822                 ahci_setup_port(&probe_ent->port[i],
 823                                 (unsigned long) mmio, i);
 824
 825                 /* make sure port is not active */
 826                 tmp = readl(port_mmio + PORT_CMD);
 827                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 828                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 829                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 830                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 831                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 832                         writel(tmp, port_mmio + PORT_CMD);
 833                         readl(port_mmio + PORT_CMD); /* flush */
 834
 835                         /* spec says 500 msecs for each bit, so
 836                          * this is slightly incorrect.
 837                          */
 838                         msleep(500);
 839                 }
 840
 841                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 842
 843                 j = 0;
 844                 while (j < 100) {
 845                         msleep(10);
 846                         tmp = readl(port_mmio + PORT_SCR_STAT);
 847                         if ((tmp & 0xf) == 0x3)
 848                                 break;
 849                         j++;
 850                 }
 851
 852                 tmp = readl(port_mmio + PORT_SCR_ERR);
 853                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 854                 writel(tmp, port_mmio + PORT_SCR_ERR);
 855
 856                 /* ack any pending irq events for this port */
 857                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 858                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 859                 if (tmp)
 860                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 861
 862                 writel(1 << i, mmio + HOST_IRQ_STAT);
 863
 864                 /* set irq mask (enables interrupts) */
 865                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 866         }
 867
 868         tmp = readl(mmio + HOST_CTL);
 869         VPRINTK("HOST_CTL 0x%x\n", tmp);
 870         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 871         tmp = readl(mmio + HOST_CTL);
 872         VPRINTK("HOST_CTL 0x%x\n", tmp);
 873
 874         pci_set_master(pdev);
 875
 876         return 0;
 877 }
 878
 879 /* move to PCI layer, integrate w/ MSI stuff */
 880 static void pci_enable_intx(struct pci_dev *pdev)
 881 {
 882         u16 pci_command;
 883
 884         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 885         if (pci_command & PCI_COMMAND_INTX_DISABLE) {
 886                 pci_command &= ~PCI_COMMAND_INTX_DISABLE;
 887                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 888         }
 889 }
 890
 891 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 892 {
 893         struct ahci_host_priv *hpriv = probe_ent->private_data;
 894         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 895         void *mmio = probe_ent->mmio_base;
 896         u32 vers, cap, impl, speed;
 897         const char *speed_s;
 898         u16 cc;
 899         const char *scc_s;
 900
 901         vers = readl(mmio + HOST_VERSION);
 902         cap = hpriv->cap;
 903         impl = hpriv->port_map;
 904
 905         speed = (cap >> 20) & 0xf;
 906         if (speed == 1)
 907                 speed_s = "1.5";
 908         else if (speed == 2)
 909                 speed_s = "3";
 910         else
 911                 speed_s = "?";
 912
 913         pci_read_config_word(pdev, 0x0a, &cc);
 914         if (cc == 0x0101)
 915                 scc_s = "IDE";
 916         else if (cc == 0x0106)
 917                 scc_s = "SATA";
 918         else if (cc == 0x0104)
 919                 scc_s = "RAID";
 920         else
 921                 scc_s = "unknown";
 922
 923         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 924                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 925                 ,
 926                 pci_name(pdev),
 927
 928                 (vers >> 24) & 0xff,
 929                 (vers >> 16) & 0xff,
 930                 (vers >> 8) & 0xff,
 931                 vers & 0xff,
 932
 933                 ((cap >> 8) & 0x1f) + 1,
 934                 (cap & 0x1f) + 1,
 935                 speed_s,
 936                 impl,
 937                 scc_s);
 938
 939         printk(KERN_INFO DRV_NAME "(%s) flags: "
 940                 "%s%s%s%s%s%s"
 941                 "%s%s%s%s%s%s%s\n"
 942                 ,
 943                 pci_name(pdev),
 944
 945                 cap & (1 << 31) ? "64bit " : "",
 946                 cap & (1 << 30) ? "ncq " : "",
 947                 cap & (1 << 28) ? "ilck " : "",
 948                 cap & (1 << 27) ? "stag " : "",
 949                 cap & (1 << 26) ? "pm " : "",
 950                 cap & (1 << 25) ? "led " : "",
 951
 952                 cap & (1 << 24) ? "clo " : "",
 953                 cap & (1 << 19) ? "nz " : "",
 954                 cap & (1 << 18) ? "only " : "",
 955                 cap & (1 << 17) ? "pmp " : "",
 956                 cap & (1 << 15) ? "pio " : "",
 957                 cap & (1 << 14) ? "slum " : "",
 958                 cap & (1 << 13) ? "part " : ""
 959                 );
 960 }
 961
 962 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 963 {
 964         static int printed_version;
 965         struct ata_probe_ent *probe_ent = NULL;
 966         struct ahci_host_priv *hpriv;
 967         unsigned long base;
 968         void *mmio_base;
 969         unsigned int board_idx = (unsigned int) ent->driver_data;
 970         int pci_dev_busy = 0;
 971         int rc;
 972
 973         VPRINTK("ENTER\n");
 974
 975         if (!printed_version++)
 976                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 977
 978         rc = pci_enable_device(pdev);
 979         if (rc)
 980                 return rc;
 981
 982         rc = pci_request_regions(pdev, DRV_NAME);
 983         if (rc) {
 984                 pci_dev_busy = 1;
 985                 goto err_out;
 986         }
 987
 988         pci_enable_intx(pdev);
 989
 990         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
 991         if (probe_ent == NULL) {
 992                 rc = -ENOMEM;
 993                 goto err_out_regions;
 994         }
 995
 996         memset(probe_ent, 0, sizeof(*probe_ent));
 997         probe_ent->dev = pci_dev_to_dev(pdev);
 998         INIT_LIST_HEAD(&probe_ent->node);
 999
1000         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
1001                             pci_resource_len(pdev, AHCI_PCI_BAR));
1002         if (mmio_base == NULL) {
1003                 rc = -ENOMEM;
1004                 goto err_out_free_ent;
1005         }
1006         base = (unsigned long) mmio_base;
1007
1008         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1009         if (!hpriv) {
1010                 rc = -ENOMEM;
1011                 goto err_out_iounmap;
1012         }
1013         memset(hpriv, 0, sizeof(*hpriv));
1014
1015         probe_ent->sht          = ahci_port_info[board_idx].sht;
1016         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1017         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1018         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1019         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1020
1021         probe_ent->irq = pdev->irq;
1022         probe_ent->irq_flags = SA_SHIRQ;
1023         probe_ent->mmio_base = mmio_base;
1024         probe_ent->private_data = hpriv;
1025
1026         /* initialize adapter */
1027         rc = ahci_host_init(probe_ent);
1028         if (rc)
1029                 goto err_out_hpriv;
1030
1031         ahci_print_info(probe_ent);
1032
1033         /* FIXME: check ata_device_add return value */
1034         ata_device_add(probe_ent);
1035         kfree(probe_ent);
1036
1037         return 0;
1038
1039 err_out_hpriv:
1040         kfree(hpriv);
1041 err_out_iounmap:
1042         iounmap(mmio_base);
1043 err_out_free_ent:
1044         kfree(probe_ent);
1045 err_out_regions:
1046         pci_release_regions(pdev);
1047 err_out:
1048         if (!pci_dev_busy)
1049                 pci_disable_device(pdev);
1050         return rc;
1051 }
1052
1053
1054 static int __init ahci_init(void)
1055 {
1056         return pci_module_init(&ahci_pci_driver);
1057 }
1058
1059
1060 static void __exit ahci_exit(void)
1061 {
1062         pci_unregister_driver(&ahci_pci_driver);
1063 }
1064
1065
1066 MODULE_AUTHOR("Jeff Garzik");
1067 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1068 MODULE_LICENSE("GPL");
1069 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1070
1071 module_init(ahci_init);
1072 module_exit(ahci_exit);