drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87         struct ath_common *common = ath9k_hw_common(ah);
  88         unsigned int clockrate;
  89
  90         if (!ah->curchan) /* should really check for CCK instead */
  91                 clockrate = ATH9K_CLOCK_RATE_CCK;
  92         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  93                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  94         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  95                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  96         else
  97                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  98
  99         if (conf_is_ht40(conf))
 100                 clockrate *= 2;
 101
 102         common->clockrate = clockrate;
 103 }
 104
 105 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 106 {
 107         struct ath_common *common = ath9k_hw_common(ah);
 108
 109         return usecs * common->clockrate;
 110 }
 111
 112 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 113 {
 114         int i;
 115
 116         BUG_ON(timeout < AH_TIME_QUANTUM);
 117
 118         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 119                 if ((REG_READ(ah, reg) & mask) == val)
 120                         return true;
 121
 122                 udelay(AH_TIME_QUANTUM);
 123         }
 124
 125         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 126                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 127                 timeout, reg, REG_READ(ah, reg), mask, val);
 128
 129         return false;
 130 }
 131 EXPORT_SYMBOL(ath9k_hw_wait);
 132
 133 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 134                           int column, unsigned int *writecnt)
 135 {
 136         int r;
 137
 138         ENABLE_REGWRITE_BUFFER(ah);
 139         for (r = 0; r < array->ia_rows; r++) {
 140                 REG_WRITE(ah, INI_RA(array, r, 0),
 141                           INI_RA(array, r, column));
 142                 DO_DELAY(*writecnt);
 143         }
 144         REGWRITE_BUFFER_FLUSH(ah);
 145 }
 146
 147 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 148 {
 149         u32 retval;
 150         int i;
 151
 152         for (i = 0, retval = 0; i < n; i++) {
 153                 retval = (retval << 1) | (val & 1);
 154                 val >>= 1;
 155         }
 156         return retval;
 157 }
 158
 159 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 160                            u8 phy, int kbps,
 161                            u32 frameLen, u16 rateix,
 162                            bool shortPreamble)
 163 {
 164         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 165
 166         if (kbps == 0)
 167                 return 0;
 168
 169         switch (phy) {
 170         case WLAN_RC_PHY_CCK:
 171                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 172                 if (shortPreamble)
 173                         phyTime >>= 1;
 174                 numBits = frameLen << 3;
 175                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 176                 break;
 177         case WLAN_RC_PHY_OFDM:
 178                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 179                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 180                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 181                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 182                         txTime = OFDM_SIFS_TIME_QUARTER
 183                                 + OFDM_PREAMBLE_TIME_QUARTER
 184                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 185                 } else if (ah->curchan &&
 186                            IS_CHAN_HALF_RATE(ah->curchan)) {
 187                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 188                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 189                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 190                         txTime = OFDM_SIFS_TIME_HALF +
 191                                 OFDM_PREAMBLE_TIME_HALF
 192                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 193                 } else {
 194                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 195                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 196                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 197                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 198                                 + (numSymbols * OFDM_SYMBOL_TIME);
 199                 }
 200                 break;
 201         default:
 202                 ath_err(ath9k_hw_common(ah),
 203                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 204                 txTime = 0;
 205                 break;
 206         }
 207
 208         return txTime;
 209 }
 210 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 211
 212 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 213                                   struct ath9k_channel *chan,
 214                                   struct chan_centers *centers)
 215 {
 216         int8_t extoff;
 217
 218         if (!IS_CHAN_HT40(chan)) {
 219                 centers->ctl_center = centers->ext_center =
 220                         centers->synth_center = chan->channel;
 221                 return;
 222         }
 223
 224         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 225             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 226                 centers->synth_center =
 227                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 228                 extoff = 1;
 229         } else {
 230                 centers->synth_center =
 231                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 232                 extoff = -1;
 233         }
 234
 235         centers->ctl_center =
 236                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 237         /* 25 MHz spacing is supported by hw but not on upper layers */
 238         centers->ext_center =
 239                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 240 }
 241
 242 /******************/
 243 /* Chip Revisions */
 244 /******************/
 245
 246 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 247 {
 248         u32 val;
 249
 250         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 251
 252         if (val == 0xFF) {
 253                 val = REG_READ(ah, AR_SREV);
 254                 ah->hw_version.macVersion =
 255                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 256                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 257                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 258         } else {
 259                 if (!AR_SREV_9100(ah))
 260                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 261
 262                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 263
 264                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 265                         ah->is_pciexpress = true;
 266         }
 267 }
 268
 269 /************************************/
 270 /* HW Attach, Detach, Init Routines */
 271 /************************************/
 272
 273 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 274 {
 275         if (!AR_SREV_5416(ah))
 276                 return;
 277
 278         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 279         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 280         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 281         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 282         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 285         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 287
 288         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 289 }
 290
 291 /* This should work for all families including legacy */
 292 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 293 {
 294         struct ath_common *common = ath9k_hw_common(ah);
 295         u32 regAddr[2] = { AR_STA_ID0 };
 296         u32 regHold[2];
 297         static const u32 patternData[4] = {
 298                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 299         };
 300         int i, j, loop_max;
 301
 302         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 303                 loop_max = 2;
 304                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 305         } else
 306                 loop_max = 1;
 307
 308         for (i = 0; i < loop_max; i++) {
 309                 u32 addr = regAddr[i];
 310                 u32 wrData, rdData;
 311
 312                 regHold[i] = REG_READ(ah, addr);
 313                 for (j = 0; j < 0x100; j++) {
 314                         wrData = (j << 16) | j;
 315                         REG_WRITE(ah, addr, wrData);
 316                         rdData = REG_READ(ah, addr);
 317                         if (rdData != wrData) {
 318                                 ath_err(common,
 319                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 320                                         addr, wrData, rdData);
 321                                 return false;
 322                         }
 323                 }
 324                 for (j = 0; j < 4; j++) {
 325                         wrData = patternData[j];
 326                         REG_WRITE(ah, addr, wrData);
 327                         rdData = REG_READ(ah, addr);
 328                         if (wrData != rdData) {
 329                                 ath_err(common,
 330                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 331                                         addr, wrData, rdData);
 332                                 return false;
 333                         }
 334                 }
 335                 REG_WRITE(ah, regAddr[i], regHold[i]);
 336         }
 337         udelay(100);
 338
 339         return true;
 340 }
 341
 342 static void ath9k_hw_init_config(struct ath_hw *ah)
 343 {
 344         int i;
 345
 346         ah->config.dma_beacon_response_time = 2;
 347         ah->config.sw_beacon_response_time = 10;
 348         ah->config.additional_swba_backoff = 0;
 349         ah->config.ack_6mb = 0x0;
 350         ah->config.cwm_ignore_extcca = 0;
 351         ah->config.pcie_powersave_enable = 0;
 352         ah->config.pcie_clock_req = 0;
 353         ah->config.pcie_waen = 0;
 354         ah->config.analog_shiftreg = 1;
 355         ah->config.enable_ani = true;
 356
 357         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 358                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 359                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 360         }
 361
 362         /* PAPRD needs some more work to be enabled */
 363         ah->config.paprd_disable = 1;
 364
 365         ah->config.rx_intr_mitigation = true;
 366         ah->config.pcieSerDesWrite = true;
 367
 368         /*
 369          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 370          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 371          * This means we use it for all AR5416 devices, and the few
 372          * minor PCI AR9280 devices out there.
 373          *
 374          * Serialization is required because these devices do not handle
 375          * well the case of two concurrent reads/writes due to the latency
 376          * involved. During one read/write another read/write can be issued
 377          * on another CPU while the previous read/write may still be working
 378          * on our hardware, if we hit this case the hardware poops in a loop.
 379          * We prevent this by serializing reads and writes.
 380          *
 381          * This issue is not present on PCI-Express devices or pre-AR5416
 382          * devices (legacy, 802.11abg).
 383          */
 384         if (num_possible_cpus() > 1)
 385                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 386 }
 387
 388 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 389 {
 390         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 391
 392         regulatory->country_code = CTRY_DEFAULT;
 393         regulatory->power_limit = MAX_RATE_POWER;
 394         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 395
 396         ah->hw_version.magic = AR5416_MAGIC;
 397         ah->hw_version.subvendorid = 0;
 398
 399         ah->atim_window = 0;
 400         ah->sta_id1_defaults =
 401                 AR_STA_ID1_CRPT_MIC_ENABLE |
 402                 AR_STA_ID1_MCAST_KSRCH;
 403         if (AR_SREV_9100(ah))
 404                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 405         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 406         ah->slottime = 20;
 407         ah->globaltxtimeout = (u32) -1;
 408         ah->power_mode = ATH9K_PM_UNDEFINED;
 409 }
 410
 411 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 412 {
 413         struct ath_common *common = ath9k_hw_common(ah);
 414         u32 sum;
 415         int i;
 416         u16 eeval;
 417         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 418
 419         sum = 0;
 420         for (i = 0; i < 3; i++) {
 421                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 422                 sum += eeval;
 423                 common->macaddr[2 * i] = eeval >> 8;
 424                 common->macaddr[2 * i + 1] = eeval & 0xff;
 425         }
 426         if (sum == 0 || sum == 0xffff * 3)
 427                 return -EADDRNOTAVAIL;
 428
 429         return 0;
 430 }
 431
 432 static int ath9k_hw_post_init(struct ath_hw *ah)
 433 {
 434         struct ath_common *common = ath9k_hw_common(ah);
 435         int ecode;
 436
 437         if (common->bus_ops->ath_bus_type != ATH_USB) {
 438                 if (!ath9k_hw_chip_test(ah))
 439                         return -ENODEV;
 440         }
 441
 442         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 443                 ecode = ar9002_hw_rf_claim(ah);
 444                 if (ecode != 0)
 445                         return ecode;
 446         }
 447
 448         ecode = ath9k_hw_eeprom_init(ah);
 449         if (ecode != 0)
 450                 return ecode;
 451
 452         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 453                 "Eeprom VER: %d, REV: %d\n",
 454                 ah->eep_ops->get_eeprom_ver(ah),
 455                 ah->eep_ops->get_eeprom_rev(ah));
 456
 457         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 458         if (ecode) {
 459                 ath_err(ath9k_hw_common(ah),
 460                         "Failed allocating banks for external radio\n");
 461                 ath9k_hw_rf_free_ext_banks(ah);
 462                 return ecode;
 463         }
 464
 465         if (!AR_SREV_9100(ah)) {
 466                 ath9k_hw_ani_setup(ah);
 467                 ath9k_hw_ani_init(ah);
 468         }
 469
 470         return 0;
 471 }
 472
 473 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 474 {
 475         if (AR_SREV_9300_20_OR_LATER(ah))
 476                 ar9003_hw_attach_ops(ah);
 477         else
 478                 ar9002_hw_attach_ops(ah);
 479 }
 480
 481 /* Called for all hardware families */
 482 static int __ath9k_hw_init(struct ath_hw *ah)
 483 {
 484         struct ath_common *common = ath9k_hw_common(ah);
 485         int r = 0;
 486
 487         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 488                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 489
 490         ath9k_hw_read_revisions(ah);
 491
 492         /*
 493          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 494          * We need to do this to avoid RMW of this register. We cannot
 495          * read the reg when chip is asleep.
 496          */
 497         ah->WARegVal = REG_READ(ah, AR_WA);
 498         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 499                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 500
 501         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 502                 ath_err(common, "Couldn't reset chip\n");
 503                 return -EIO;
 504         }
 505
 506         ath9k_hw_init_defaults(ah);
 507         ath9k_hw_init_config(ah);
 508
 509         ath9k_hw_attach_ops(ah);
 510
 511         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 512                 ath_err(common, "Couldn't wakeup chip\n");
 513                 return -EIO;
 514         }
 515
 516         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 517                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 518                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 519                      !ah->is_pciexpress)) {
 520                         ah->config.serialize_regmode =
 521                                 SER_REG_MODE_ON;
 522                 } else {
 523                         ah->config.serialize_regmode =
 524                                 SER_REG_MODE_OFF;
 525                 }
 526         }
 527
 528         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 529                 ah->config.serialize_regmode);
 530
 531         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 532                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 533         else
 534                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 535
 536         switch (ah->hw_version.macVersion) {
 537         case AR_SREV_VERSION_5416_PCI:
 538         case AR_SREV_VERSION_5416_PCIE:
 539         case AR_SREV_VERSION_9160:
 540         case AR_SREV_VERSION_9100:
 541         case AR_SREV_VERSION_9280:
 542         case AR_SREV_VERSION_9285:
 543         case AR_SREV_VERSION_9287:
 544         case AR_SREV_VERSION_9271:
 545         case AR_SREV_VERSION_9300:
 546         case AR_SREV_VERSION_9485:
 547                 break;
 548         default:
 549                 ath_err(common,
 550                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 551                         ah->hw_version.macVersion, ah->hw_version.macRev);
 552                 return -EOPNOTSUPP;
 553         }
 554
 555         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 556                 ah->is_pciexpress = false;
 557
 558         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 559         ath9k_hw_init_cal_settings(ah);
 560
 561         ah->ani_function = ATH9K_ANI_ALL;
 562         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 563                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 564         if (!AR_SREV_9300_20_OR_LATER(ah))
 565                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 566
 567         ath9k_hw_init_mode_regs(ah);
 568
 569
 570         if (ah->is_pciexpress)
 571                 ath9k_hw_configpcipowersave(ah, 0, 0);
 572         else
 573                 ath9k_hw_disablepcie(ah);
 574
 575         if (!AR_SREV_9300_20_OR_LATER(ah))
 576                 ar9002_hw_cck_chan14_spread(ah);
 577
 578         r = ath9k_hw_post_init(ah);
 579         if (r)
 580                 return r;
 581
 582         ath9k_hw_init_mode_gain_regs(ah);
 583         r = ath9k_hw_fill_cap_info(ah);
 584         if (r)
 585                 return r;
 586
 587         r = ath9k_hw_init_macaddr(ah);
 588         if (r) {
 589                 ath_err(common, "Failed to initialize MAC address\n");
 590                 return r;
 591         }
 592
 593         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 594                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 595         else
 596                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 597
 598         ah->bb_watchdog_timeout_ms = 25;
 599
 600         common->state = ATH_HW_INITIALIZED;
 601
 602         return 0;
 603 }
 604
 605 int ath9k_hw_init(struct ath_hw *ah)
 606 {
 607         int ret;
 608         struct ath_common *common = ath9k_hw_common(ah);
 609
 610         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 611         switch (ah->hw_version.devid) {
 612         case AR5416_DEVID_PCI:
 613         case AR5416_DEVID_PCIE:
 614         case AR5416_AR9100_DEVID:
 615         case AR9160_DEVID_PCI:
 616         case AR9280_DEVID_PCI:
 617         case AR9280_DEVID_PCIE:
 618         case AR9285_DEVID_PCIE:
 619         case AR9287_DEVID_PCI:
 620         case AR9287_DEVID_PCIE:
 621         case AR2427_DEVID_PCIE:
 622         case AR9300_DEVID_PCIE:
 623         case AR9300_DEVID_AR9485_PCIE:
 624                 break;
 625         default:
 626                 if (common->bus_ops->ath_bus_type == ATH_USB)
 627                         break;
 628                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 629                         ah->hw_version.devid);
 630                 return -EOPNOTSUPP;
 631         }
 632
 633         ret = __ath9k_hw_init(ah);
 634         if (ret) {
 635                 ath_err(common,
 636                         "Unable to initialize hardware; initialization status: %d\n",
 637                         ret);
 638                 return ret;
 639         }
 640
 641         return 0;
 642 }
 643 EXPORT_SYMBOL(ath9k_hw_init);
 644
 645 static void ath9k_hw_init_qos(struct ath_hw *ah)
 646 {
 647         ENABLE_REGWRITE_BUFFER(ah);
 648
 649         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 650         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 651
 652         REG_WRITE(ah, AR_QOS_NO_ACK,
 653                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 654                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 655                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 656
 657         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 658         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 659         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 660         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 661         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 662
 663         REGWRITE_BUFFER_FLUSH(ah);
 664 }
 665
 666 unsigned long ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 667 {
 668         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 669         udelay(100);
 670         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 671
 672         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 673                 udelay(100);
 674
 675         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 676 }
 677 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 678
 679 #define DPLL2_KD_VAL            0x3D
 680 #define DPLL2_KI_VAL            0x06
 681 #define DPLL3_PHASE_SHIFT_VAL   0x1
 682
 683 static void ath9k_hw_init_pll(struct ath_hw *ah,
 684                               struct ath9k_channel *chan)
 685 {
 686         u32 pll;
 687
 688         if (AR_SREV_9485(ah)) {
 689                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, 0x886666);
 690                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, 0x19e82f01);
 691
 692                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 693                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 694
 695                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 696                 udelay(1000);
 697
 698                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, 0x886666);
 699
 700                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 701                               AR_CH0_DPLL2_KD, DPLL2_KD_VAL);
 702                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 703                               AR_CH0_DPLL2_KI, DPLL2_KI_VAL);
 704
 705                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 706                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 707                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x142c);
 708                 udelay(1000);
 709         }
 710
 711         pll = ath9k_hw_compute_pll_control(ah, chan);
 712
 713         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 714
 715         /* Switch the core clock for ar9271 to 117Mhz */
 716         if (AR_SREV_9271(ah)) {
 717                 udelay(500);
 718                 REG_WRITE(ah, 0x50040, 0x304);
 719         }
 720
 721         udelay(RTC_PLL_SETTLE_DELAY);
 722
 723         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 724 }
 725
 726 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 727                                           enum nl80211_iftype opmode)
 728 {
 729         u32 imr_reg = AR_IMR_TXERR |
 730                 AR_IMR_TXURN |
 731                 AR_IMR_RXERR |
 732                 AR_IMR_RXORN |
 733                 AR_IMR_BCNMISC;
 734
 735         if (AR_SREV_9300_20_OR_LATER(ah)) {
 736                 imr_reg |= AR_IMR_RXOK_HP;
 737                 if (ah->config.rx_intr_mitigation)
 738                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 739                 else
 740                         imr_reg |= AR_IMR_RXOK_LP;
 741
 742         } else {
 743                 if (ah->config.rx_intr_mitigation)
 744                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 745                 else
 746                         imr_reg |= AR_IMR_RXOK;
 747         }
 748
 749         if (ah->config.tx_intr_mitigation)
 750                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 751         else
 752                 imr_reg |= AR_IMR_TXOK;
 753
 754         if (opmode == NL80211_IFTYPE_AP)
 755                 imr_reg |= AR_IMR_MIB;
 756
 757         ENABLE_REGWRITE_BUFFER(ah);
 758
 759         REG_WRITE(ah, AR_IMR, imr_reg);
 760         ah->imrs2_reg |= AR_IMR_S2_GTT;
 761         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 762
 763         if (!AR_SREV_9100(ah)) {
 764                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 765                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 766                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 767         }
 768
 769         REGWRITE_BUFFER_FLUSH(ah);
 770
 771         if (AR_SREV_9300_20_OR_LATER(ah)) {
 772                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 773                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 774                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 775                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 776         }
 777 }
 778
 779 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 780 {
 781         u32 val = ath9k_hw_mac_to_clks(ah, us);
 782         val = min(val, (u32) 0xFFFF);
 783         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 784 }
 785
 786 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 787 {
 788         u32 val = ath9k_hw_mac_to_clks(ah, us);
 789         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 790         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 791 }
 792
 793 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 794 {
 795         u32 val = ath9k_hw_mac_to_clks(ah, us);
 796         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 797         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 798 }
 799
 800 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 801 {
 802         if (tu > 0xFFFF) {
 803                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 804                         "bad global tx timeout %u\n", tu);
 805                 ah->globaltxtimeout = (u32) -1;
 806                 return false;
 807         } else {
 808                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 809                 ah->globaltxtimeout = tu;
 810                 return true;
 811         }
 812 }
 813
 814 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 815 {
 816         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 817         int acktimeout;
 818         int slottime;
 819         int sifstime;
 820
 821         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 822                 ah->misc_mode);
 823
 824         if (ah->misc_mode != 0)
 825                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 826
 827         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 828                 sifstime = 16;
 829         else
 830                 sifstime = 10;
 831
 832         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 833         slottime = ah->slottime + 3 * ah->coverage_class;
 834         acktimeout = slottime + sifstime;
 835
 836         /*
 837          * Workaround for early ACK timeouts, add an offset to match the
 838          * initval's 64us ack timeout value.
 839          * This was initially only meant to work around an issue with delayed
 840          * BA frames in some implementations, but it has been found to fix ACK
 841          * timeout issues in other cases as well.
 842          */
 843         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 844                 acktimeout += 64 - sifstime - ah->slottime;
 845
 846         ath9k_hw_setslottime(ah, ah->slottime);
 847         ath9k_hw_set_ack_timeout(ah, acktimeout);
 848         ath9k_hw_set_cts_timeout(ah, acktimeout);
 849         if (ah->globaltxtimeout != (u32) -1)
 850                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 851 }
 852 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 853
 854 void ath9k_hw_deinit(struct ath_hw *ah)
 855 {
 856         struct ath_common *common = ath9k_hw_common(ah);
 857
 858         if (common->state < ATH_HW_INITIALIZED)
 859                 goto free_hw;
 860
 861         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 862
 863 free_hw:
 864         ath9k_hw_rf_free_ext_banks(ah);
 865 }
 866 EXPORT_SYMBOL(ath9k_hw_deinit);
 867
 868 /*******/
 869 /* INI */
 870 /*******/
 871
 872 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 873 {
 874         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 875
 876         if (IS_CHAN_B(chan))
 877                 ctl |= CTL_11B;
 878         else if (IS_CHAN_G(chan))
 879                 ctl |= CTL_11G;
 880         else
 881                 ctl |= CTL_11A;
 882
 883         return ctl;
 884 }
 885
 886 /****************************************/
 887 /* Reset and Channel Switching Routines */
 888 /****************************************/
 889
 890 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 891 {
 892         struct ath_common *common = ath9k_hw_common(ah);
 893
 894         ENABLE_REGWRITE_BUFFER(ah);
 895
 896         /*
 897          * set AHB_MODE not to do cacheline prefetches
 898         */
 899         if (!AR_SREV_9300_20_OR_LATER(ah))
 900                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
 901
 902         /*
 903          * let mac dma reads be in 128 byte chunks
 904          */
 905         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
 906
 907         REGWRITE_BUFFER_FLUSH(ah);
 908
 909         /*
 910          * Restore TX Trigger Level to its pre-reset value.
 911          * The initial value depends on whether aggregation is enabled, and is
 912          * adjusted whenever underruns are detected.
 913          */
 914         if (!AR_SREV_9300_20_OR_LATER(ah))
 915                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 916
 917         ENABLE_REGWRITE_BUFFER(ah);
 918
 919         /*
 920          * let mac dma writes be in 128 byte chunks
 921          */
 922         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
 923
 924         /*
 925          * Setup receive FIFO threshold to hold off TX activities
 926          */
 927         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 928
 929         if (AR_SREV_9300_20_OR_LATER(ah)) {
 930                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 931                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 932
 933                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 934                         ah->caps.rx_status_len);
 935         }
 936
 937         /*
 938          * reduce the number of usable entries in PCU TXBUF to avoid
 939          * wrap around issues.
 940          */
 941         if (AR_SREV_9285(ah)) {
 942                 /* For AR9285 the number of Fifos are reduced to half.
 943                  * So set the usable tx buf size also to half to
 944                  * avoid data/delimiter underruns
 945                  */
 946                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 947                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 948         } else if (!AR_SREV_9271(ah)) {
 949                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 950                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 951         }
 952
 953         REGWRITE_BUFFER_FLUSH(ah);
 954
 955         if (AR_SREV_9300_20_OR_LATER(ah))
 956                 ath9k_hw_reset_txstatus_ring(ah);
 957 }
 958
 959 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 960 {
 961         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
 962         u32 set = AR_STA_ID1_KSRCH_MODE;
 963
 964         switch (opmode) {
 965         case NL80211_IFTYPE_ADHOC:
 966         case NL80211_IFTYPE_MESH_POINT:
 967                 set |= AR_STA_ID1_ADHOC;
 968                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 969                 break;
 970         case NL80211_IFTYPE_AP:
 971                 set |= AR_STA_ID1_STA_AP;
 972                 /* fall through */
 973         case NL80211_IFTYPE_STATION:
 974                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 975                 break;
 976         default:
 977                 if (!ah->is_monitoring)
 978                         set = 0;
 979                 break;
 980         }
 981         REG_RMW(ah, AR_STA_ID1, set, mask);
 982 }
 983
 984 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 985                                    u32 *coef_mantissa, u32 *coef_exponent)
 986 {
 987         u32 coef_exp, coef_man;
 988
 989         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 990                 if ((coef_scaled >> coef_exp) & 0x1)
 991                         break;
 992
 993         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 994
 995         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 996
 997         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 998         *coef_exponent = coef_exp - 16;
 999 }
1000
1001 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1002 {
1003         u32 rst_flags;
1004         u32 tmpReg;
1005
1006         if (AR_SREV_9100(ah)) {
1007                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1008                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1009                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1010         }
1011
1012         ENABLE_REGWRITE_BUFFER(ah);
1013
1014         if (AR_SREV_9300_20_OR_LATER(ah)) {
1015                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1016                 udelay(10);
1017         }
1018
1019         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1020                   AR_RTC_FORCE_WAKE_ON_INT);
1021
1022         if (AR_SREV_9100(ah)) {
1023                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1024                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1025         } else {
1026                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1027                 if (tmpReg &
1028                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1029                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1030                         u32 val;
1031                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1032
1033                         val = AR_RC_HOSTIF;
1034                         if (!AR_SREV_9300_20_OR_LATER(ah))
1035                                 val |= AR_RC_AHB;
1036                         REG_WRITE(ah, AR_RC, val);
1037
1038                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1039                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1040
1041                 rst_flags = AR_RTC_RC_MAC_WARM;
1042                 if (type == ATH9K_RESET_COLD)
1043                         rst_flags |= AR_RTC_RC_MAC_COLD;
1044         }
1045
1046         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1047
1048         REGWRITE_BUFFER_FLUSH(ah);
1049
1050         udelay(50);
1051
1052         REG_WRITE(ah, AR_RTC_RC, 0);
1053         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1054                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1055                         "RTC stuck in MAC reset\n");
1056                 return false;
1057         }
1058
1059         if (!AR_SREV_9100(ah))
1060                 REG_WRITE(ah, AR_RC, 0);
1061
1062         if (AR_SREV_9100(ah))
1063                 udelay(50);
1064
1065         return true;
1066 }
1067
1068 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1069 {
1070         ENABLE_REGWRITE_BUFFER(ah);
1071
1072         if (AR_SREV_9300_20_OR_LATER(ah)) {
1073                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1074                 udelay(10);
1075         }
1076
1077         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1078                   AR_RTC_FORCE_WAKE_ON_INT);
1079
1080         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1081                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1082
1083         REG_WRITE(ah, AR_RTC_RESET, 0);
1084
1085         REGWRITE_BUFFER_FLUSH(ah);
1086
1087         if (!AR_SREV_9300_20_OR_LATER(ah))
1088                 udelay(2);
1089
1090         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1091                 REG_WRITE(ah, AR_RC, 0);
1092
1093         REG_WRITE(ah, AR_RTC_RESET, 1);
1094
1095         if (!ath9k_hw_wait(ah,
1096                            AR_RTC_STATUS,
1097                            AR_RTC_STATUS_M,
1098                            AR_RTC_STATUS_ON,
1099                            AH_WAIT_TIMEOUT)) {
1100                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1101                         "RTC not waking up\n");
1102                 return false;
1103         }
1104
1105         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1106 }
1107
1108 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1109 {
1110         if (AR_SREV_9300_20_OR_LATER(ah)) {
1111                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1112                 udelay(10);
1113         }
1114
1115         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1116                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1117
1118         switch (type) {
1119         case ATH9K_RESET_POWER_ON:
1120                 return ath9k_hw_set_reset_power_on(ah);
1121         case ATH9K_RESET_WARM:
1122         case ATH9K_RESET_COLD:
1123                 return ath9k_hw_set_reset(ah, type);
1124         default:
1125                 return false;
1126         }
1127 }
1128
1129 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1130                                 struct ath9k_channel *chan)
1131 {
1132         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1133                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1134                         return false;
1135         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1136                 return false;
1137
1138         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1139                 return false;
1140
1141         ah->chip_fullsleep = false;
1142         ath9k_hw_init_pll(ah, chan);
1143         ath9k_hw_set_rfmode(ah, chan);
1144
1145         return true;
1146 }
1147
1148 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1149                                     struct ath9k_channel *chan)
1150 {
1151         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1152         struct ath_common *common = ath9k_hw_common(ah);
1153         struct ieee80211_channel *channel = chan->chan;
1154         u32 qnum;
1155         int r;
1156
1157         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1158                 if (ath9k_hw_numtxpending(ah, qnum)) {
1159                         ath_dbg(common, ATH_DBG_QUEUE,
1160                                 "Transmit frames pending on queue %d\n", qnum);
1161                         return false;
1162                 }
1163         }
1164
1165         if (!ath9k_hw_rfbus_req(ah)) {
1166                 ath_err(common, "Could not kill baseband RX\n");
1167                 return false;
1168         }
1169
1170         ath9k_hw_set_channel_regs(ah, chan);
1171
1172         r = ath9k_hw_rf_set_freq(ah, chan);
1173         if (r) {
1174                 ath_err(common, "Failed to set channel\n");
1175                 return false;
1176         }
1177         ath9k_hw_set_clockrate(ah);
1178
1179         ah->eep_ops->set_txpower(ah, chan,
1180                              ath9k_regd_get_ctl(regulatory, chan),
1181                              channel->max_antenna_gain * 2,
1182                              channel->max_power * 2,
1183                              min((u32) MAX_RATE_POWER,
1184                              (u32) regulatory->power_limit), false);
1185
1186         ath9k_hw_rfbus_done(ah);
1187
1188         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1189                 ath9k_hw_set_delta_slope(ah, chan);
1190
1191         ath9k_hw_spur_mitigate_freq(ah, chan);
1192
1193         return true;
1194 }
1195
1196 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1197 {
1198         u32 gpio_mask = ah->gpio_mask;
1199         int i;
1200
1201         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1202                 if (!(gpio_mask & 1))
1203                         continue;
1204
1205                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1206                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1207         }
1208 }
1209
1210 bool ath9k_hw_check_alive(struct ath_hw *ah)
1211 {
1212         int count = 50;
1213         u32 reg;
1214
1215         if (AR_SREV_9285_12_OR_LATER(ah))
1216                 return true;
1217
1218         do {
1219                 reg = REG_READ(ah, AR_OBS_BUS_1);
1220
1221                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1222                         continue;
1223
1224                 switch (reg & 0x7E000B00) {
1225                 case 0x1E000000:
1226                 case 0x52000B00:
1227                 case 0x18000B00:
1228                         continue;
1229                 default:
1230                         return true;
1231                 }
1232         } while (count-- > 0);
1233
1234         return false;
1235 }
1236 EXPORT_SYMBOL(ath9k_hw_check_alive);
1237
1238 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1239                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1240 {
1241         struct ath_common *common = ath9k_hw_common(ah);
1242         u32 saveLedState;
1243         struct ath9k_channel *curchan = ah->curchan;
1244         u32 saveDefAntenna;
1245         u32 macStaId1;
1246         u64 tsf = 0;
1247         int i, r;
1248
1249         ah->txchainmask = common->tx_chainmask;
1250         ah->rxchainmask = common->rx_chainmask;
1251
1252         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1253                 return -EIO;
1254
1255         if (curchan && !ah->chip_fullsleep)
1256                 ath9k_hw_getnf(ah, curchan);
1257
1258         ah->caldata = caldata;
1259         if (caldata &&
1260             (chan->channel != caldata->channel ||
1261              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1262              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1263                 /* Operating channel changed, reset channel calibration data */
1264                 memset(caldata, 0, sizeof(*caldata));
1265                 ath9k_init_nfcal_hist_buffer(ah, chan);
1266         }
1267
1268         if (bChannelChange &&
1269             (ah->chip_fullsleep != true) &&
1270             (ah->curchan != NULL) &&
1271             (chan->channel != ah->curchan->channel) &&
1272             ((chan->channelFlags & CHANNEL_ALL) ==
1273              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1274             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1275
1276                 if (ath9k_hw_channel_change(ah, chan)) {
1277                         ath9k_hw_loadnf(ah, ah->curchan);
1278                         ath9k_hw_start_nfcal(ah, true);
1279                         if (AR_SREV_9271(ah))
1280                                 ar9002_hw_load_ani_reg(ah, chan);
1281                         return 0;
1282                 }
1283         }
1284
1285         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1286         if (saveDefAntenna == 0)
1287                 saveDefAntenna = 1;
1288
1289         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1290
1291         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1292         if (AR_SREV_9100(ah) ||
1293             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1294                 tsf = ath9k_hw_gettsf64(ah);
1295
1296         saveLedState = REG_READ(ah, AR_CFG_LED) &
1297                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1298                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1299
1300         ath9k_hw_mark_phy_inactive(ah);
1301
1302         ah->paprd_table_write_done = false;
1303
1304         /* Only required on the first reset */
1305         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1306                 REG_WRITE(ah,
1307                           AR9271_RESET_POWER_DOWN_CONTROL,
1308                           AR9271_RADIO_RF_RST);
1309                 udelay(50);
1310         }
1311
1312         if (!ath9k_hw_chip_reset(ah, chan)) {
1313                 ath_err(common, "Chip reset failed\n");
1314                 return -EINVAL;
1315         }
1316
1317         /* Only required on the first reset */
1318         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1319                 ah->htc_reset_init = false;
1320                 REG_WRITE(ah,
1321                           AR9271_RESET_POWER_DOWN_CONTROL,
1322                           AR9271_GATE_MAC_CTL);
1323                 udelay(50);
1324         }
1325
1326         /* Restore TSF */
1327         if (tsf)
1328                 ath9k_hw_settsf64(ah, tsf);
1329
1330         if (AR_SREV_9280_20_OR_LATER(ah))
1331                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1332
1333         if (!AR_SREV_9300_20_OR_LATER(ah))
1334                 ar9002_hw_enable_async_fifo(ah);
1335
1336         r = ath9k_hw_process_ini(ah, chan);
1337         if (r)
1338                 return r;
1339
1340         /*
1341          * Some AR91xx SoC devices frequently fail to accept TSF writes
1342          * right after the chip reset. When that happens, write a new
1343          * value after the initvals have been applied, with an offset
1344          * based on measured time difference
1345          */
1346         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1347                 tsf += 1500;
1348                 ath9k_hw_settsf64(ah, tsf);
1349         }
1350
1351         /* Setup MFP options for CCMP */
1352         if (AR_SREV_9280_20_OR_LATER(ah)) {
1353                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1354                  * frames when constructing CCMP AAD. */
1355                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1356                               0xc7ff);
1357                 ah->sw_mgmt_crypto = false;
1358         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1359                 /* Disable hardware crypto for management frames */
1360                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1361                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1362                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1363                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1364                 ah->sw_mgmt_crypto = true;
1365         } else
1366                 ah->sw_mgmt_crypto = true;
1367
1368         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1369                 ath9k_hw_set_delta_slope(ah, chan);
1370
1371         ath9k_hw_spur_mitigate_freq(ah, chan);
1372         ah->eep_ops->set_board_values(ah, chan);
1373
1374         ENABLE_REGWRITE_BUFFER(ah);
1375
1376         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1377         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1378                   | macStaId1
1379                   | AR_STA_ID1_RTS_USE_DEF
1380                   | (ah->config.
1381                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1382                   | ah->sta_id1_defaults);
1383         ath_hw_setbssidmask(common);
1384         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1385         ath9k_hw_write_associd(ah);
1386         REG_WRITE(ah, AR_ISR, ~0);
1387         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1388
1389         REGWRITE_BUFFER_FLUSH(ah);
1390
1391         ath9k_hw_set_operating_mode(ah, ah->opmode);
1392
1393         r = ath9k_hw_rf_set_freq(ah, chan);
1394         if (r)
1395                 return r;
1396
1397         ath9k_hw_set_clockrate(ah);
1398
1399         ENABLE_REGWRITE_BUFFER(ah);
1400
1401         for (i = 0; i < AR_NUM_DCU; i++)
1402                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1403
1404         REGWRITE_BUFFER_FLUSH(ah);
1405
1406         ah->intr_txqs = 0;
1407         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1408                 ath9k_hw_resettxqueue(ah, i);
1409
1410         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1411         ath9k_hw_ani_cache_ini_regs(ah);
1412         ath9k_hw_init_qos(ah);
1413
1414         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1415                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1416
1417         ath9k_hw_init_global_settings(ah);
1418
1419         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1420                 ar9002_hw_update_async_fifo(ah);
1421                 ar9002_hw_enable_wep_aggregation(ah);
1422         }
1423
1424         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1425
1426         ath9k_hw_set_dma(ah);
1427
1428         REG_WRITE(ah, AR_OBS, 8);
1429
1430         if (ah->config.rx_intr_mitigation) {
1431                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1432                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1433         }
1434
1435         if (ah->config.tx_intr_mitigation) {
1436                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1437                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1438         }
1439
1440         ath9k_hw_init_bb(ah, chan);
1441
1442         if (!ath9k_hw_init_cal(ah, chan))
1443                 return -EIO;
1444
1445         ENABLE_REGWRITE_BUFFER(ah);
1446
1447         ath9k_hw_restore_chainmask(ah);
1448         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1449
1450         REGWRITE_BUFFER_FLUSH(ah);
1451
1452         /*
1453          * For big endian systems turn on swapping for descriptors
1454          */
1455         if (AR_SREV_9100(ah)) {
1456                 u32 mask;
1457                 mask = REG_READ(ah, AR_CFG);
1458                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1459                         ath_dbg(common, ATH_DBG_RESET,
1460                                 "CFG Byte Swap Set 0x%x\n", mask);
1461                 } else {
1462                         mask =
1463                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1464                         REG_WRITE(ah, AR_CFG, mask);
1465                         ath_dbg(common, ATH_DBG_RESET,
1466                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1467                 }
1468         } else {
1469                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1470                         /* Configure AR9271 target WLAN */
1471                         if (AR_SREV_9271(ah))
1472                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1473                         else
1474                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1475                 }
1476 #ifdef __BIG_ENDIAN
1477                 else
1478                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1479 #endif
1480         }
1481
1482         if (ah->btcoex_hw.enabled)
1483                 ath9k_hw_btcoex_enable(ah);
1484
1485         if (AR_SREV_9300_20_OR_LATER(ah))
1486                 ar9003_hw_bb_watchdog_config(ah);
1487
1488         ath9k_hw_apply_gpio_override(ah);
1489
1490         return 0;
1491 }
1492 EXPORT_SYMBOL(ath9k_hw_reset);
1493
1494 /******************************/
1495 /* Power Management (Chipset) */
1496 /******************************/
1497
1498 /*
1499  * Notify Power Mgt is disabled in self-generated frames.
1500  * If requested, force chip to sleep.
1501  */
1502 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1503 {
1504         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1505         if (setChip) {
1506                 /*
1507                  * Clear the RTC force wake bit to allow the
1508                  * mac to go to sleep.
1509                  */
1510                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1511                             AR_RTC_FORCE_WAKE_EN);
1512                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1513                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1514
1515                 /* Shutdown chip. Active low */
1516                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1517                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1518                                     AR_RTC_RESET_EN);
1519         }
1520
1521         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1522         if (AR_SREV_9300_20_OR_LATER(ah))
1523                 REG_WRITE(ah, AR_WA,
1524                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1525 }
1526
1527 /*
1528  * Notify Power Management is enabled in self-generating
1529  * frames. If request, set power mode of chip to
1530  * auto/normal.  Duration in units of 128us (1/8 TU).
1531  */
1532 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1533 {
1534         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1535         if (setChip) {
1536                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1537
1538                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1539                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1540                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1541                                   AR_RTC_FORCE_WAKE_ON_INT);
1542                 } else {
1543                         /*
1544                          * Clear the RTC force wake bit to allow the
1545                          * mac to go to sleep.
1546                          */
1547                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1548                                     AR_RTC_FORCE_WAKE_EN);
1549                 }
1550         }
1551
1552         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1553         if (AR_SREV_9300_20_OR_LATER(ah))
1554                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1555 }
1556
1557 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1558 {
1559         u32 val;
1560         int i;
1561
1562         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1563         if (AR_SREV_9300_20_OR_LATER(ah)) {
1564                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1565                 udelay(10);
1566         }
1567
1568         if (setChip) {
1569                 if ((REG_READ(ah, AR_RTC_STATUS) &
1570                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1571                         if (ath9k_hw_set_reset_reg(ah,
1572                                            ATH9K_RESET_POWER_ON) != true) {
1573                                 return false;
1574                         }
1575                         if (!AR_SREV_9300_20_OR_LATER(ah))
1576                                 ath9k_hw_init_pll(ah, NULL);
1577                 }
1578                 if (AR_SREV_9100(ah))
1579                         REG_SET_BIT(ah, AR_RTC_RESET,
1580                                     AR_RTC_RESET_EN);
1581
1582                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1583                             AR_RTC_FORCE_WAKE_EN);
1584                 udelay(50);
1585
1586                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1587                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1588                         if (val == AR_RTC_STATUS_ON)
1589                                 break;
1590                         udelay(50);
1591                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1592                                     AR_RTC_FORCE_WAKE_EN);
1593                 }
1594                 if (i == 0) {
1595                         ath_err(ath9k_hw_common(ah),
1596                                 "Failed to wakeup in %uus\n",
1597                                 POWER_UP_TIME / 20);
1598                         return false;
1599                 }
1600         }
1601
1602         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1603
1604         return true;
1605 }
1606
1607 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1608 {
1609         struct ath_common *common = ath9k_hw_common(ah);
1610         int status = true, setChip = true;
1611         static const char *modes[] = {
1612                 "AWAKE",
1613                 "FULL-SLEEP",
1614                 "NETWORK SLEEP",
1615                 "UNDEFINED"
1616         };
1617
1618         if (ah->power_mode == mode)
1619                 return status;
1620
1621         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1622                 modes[ah->power_mode], modes[mode]);
1623
1624         switch (mode) {
1625         case ATH9K_PM_AWAKE:
1626                 status = ath9k_hw_set_power_awake(ah, setChip);
1627                 break;
1628         case ATH9K_PM_FULL_SLEEP:
1629                 ath9k_set_power_sleep(ah, setChip);
1630                 ah->chip_fullsleep = true;
1631                 break;
1632         case ATH9K_PM_NETWORK_SLEEP:
1633                 ath9k_set_power_network_sleep(ah, setChip);
1634                 break;
1635         default:
1636                 ath_err(common, "Unknown power mode %u\n", mode);
1637                 return false;
1638         }
1639         ah->power_mode = mode;
1640
1641         /*
1642          * XXX: If this warning never comes up after a while then
1643          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1644          * ath9k_hw_setpower() return type void.
1645          */
1646
1647         if (!(ah->ah_flags & AH_UNPLUGGED))
1648                 ATH_DBG_WARN_ON_ONCE(!status);
1649
1650         return status;
1651 }
1652 EXPORT_SYMBOL(ath9k_hw_setpower);
1653
1654 /*******************/
1655 /* Beacon Handling */
1656 /*******************/
1657
1658 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1659 {
1660         int flags = 0;
1661
1662         ENABLE_REGWRITE_BUFFER(ah);
1663
1664         switch (ah->opmode) {
1665         case NL80211_IFTYPE_ADHOC:
1666         case NL80211_IFTYPE_MESH_POINT:
1667                 REG_SET_BIT(ah, AR_TXCFG,
1668                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1669                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
1670                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
1671                 flags |= AR_NDP_TIMER_EN;
1672         case NL80211_IFTYPE_AP:
1673                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
1674                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
1675                           TU_TO_USEC(ah->config.dma_beacon_response_time));
1676                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
1677                           TU_TO_USEC(ah->config.sw_beacon_response_time));
1678                 flags |=
1679                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1680                 break;
1681         default:
1682                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1683                         "%s: unsupported opmode: %d\n",
1684                         __func__, ah->opmode);
1685                 return;
1686                 break;
1687         }
1688
1689         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
1690         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
1691         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
1692         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
1693
1694         REGWRITE_BUFFER_FLUSH(ah);
1695
1696         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1697 }
1698 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1699
1700 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1701                                     const struct ath9k_beacon_state *bs)
1702 {
1703         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1704         struct ath9k_hw_capabilities *pCap = &ah->caps;
1705         struct ath_common *common = ath9k_hw_common(ah);
1706
1707         ENABLE_REGWRITE_BUFFER(ah);
1708
1709         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1710
1711         REG_WRITE(ah, AR_BEACON_PERIOD,
1712                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1713         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1714                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1715
1716         REGWRITE_BUFFER_FLUSH(ah);
1717
1718         REG_RMW_FIELD(ah, AR_RSSI_THR,
1719                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1720
1721         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1722
1723         if (bs->bs_sleepduration > beaconintval)
1724                 beaconintval = bs->bs_sleepduration;
1725
1726         dtimperiod = bs->bs_dtimperiod;
1727         if (bs->bs_sleepduration > dtimperiod)
1728                 dtimperiod = bs->bs_sleepduration;
1729
1730         if (beaconintval == dtimperiod)
1731                 nextTbtt = bs->bs_nextdtim;
1732         else
1733                 nextTbtt = bs->bs_nexttbtt;
1734
1735         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1736         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1737         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1738         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1739
1740         ENABLE_REGWRITE_BUFFER(ah);
1741
1742         REG_WRITE(ah, AR_NEXT_DTIM,
1743                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1744         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1745
1746         REG_WRITE(ah, AR_SLEEP1,
1747                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1748                   | AR_SLEEP1_ASSUME_DTIM);
1749
1750         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1751                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1752         else
1753                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1754
1755         REG_WRITE(ah, AR_SLEEP2,
1756                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1757
1758         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1759         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1760
1761         REGWRITE_BUFFER_FLUSH(ah);
1762
1763         REG_SET_BIT(ah, AR_TIMER_MODE,
1764                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1765                     AR_DTIM_TIMER_EN);
1766
1767         /* TSF Out of Range Threshold */
1768         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1769 }
1770 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1771
1772 /*******************/
1773 /* HW Capabilities */
1774 /*******************/
1775
1776 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1777 {
1778         struct ath9k_hw_capabilities *pCap = &ah->caps;
1779         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1780         struct ath_common *common = ath9k_hw_common(ah);
1781         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1782
1783         u16 capField = 0, eeval;
1784         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1785
1786         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1787         regulatory->current_rd = eeval;
1788
1789         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1790         if (AR_SREV_9285_12_OR_LATER(ah))
1791                 eeval |= AR9285_RDEXT_DEFAULT;
1792         regulatory->current_rd_ext = eeval;
1793
1794         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1795
1796         if (ah->opmode != NL80211_IFTYPE_AP &&
1797             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1798                 if (regulatory->current_rd == 0x64 ||
1799                     regulatory->current_rd == 0x65)
1800                         regulatory->current_rd += 5;
1801                 else if (regulatory->current_rd == 0x41)
1802                         regulatory->current_rd = 0x43;
1803                 ath_dbg(common, ATH_DBG_REGULATORY,
1804                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1805         }
1806
1807         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1808         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1809                 ath_err(common,
1810                         "no band has been marked as supported in EEPROM\n");
1811                 return -EINVAL;
1812         }
1813
1814         if (eeval & AR5416_OPFLAGS_11A)
1815                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1816
1817         if (eeval & AR5416_OPFLAGS_11G)
1818                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1819
1820         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1821         /*
1822          * For AR9271 we will temporarilly uses the rx chainmax as read from
1823          * the EEPROM.
1824          */
1825         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1826             !(eeval & AR5416_OPFLAGS_11A) &&
1827             !(AR_SREV_9271(ah)))
1828                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1829                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1830         else if (AR_SREV_9100(ah))
1831                 pCap->rx_chainmask = 0x7;
1832         else
1833                 /* Use rx_chainmask from EEPROM. */
1834                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1835
1836         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1837
1838         /* enable key search for every frame in an aggregate */
1839         if (AR_SREV_9300_20_OR_LATER(ah))
1840                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1841
1842         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1843
1844         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
1845                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1846         else
1847                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1848
1849         if (AR_SREV_9271(ah))
1850                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1851         else if (AR_DEVID_7010(ah))
1852                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1853         else if (AR_SREV_9285_12_OR_LATER(ah))
1854                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1855         else if (AR_SREV_9280_20_OR_LATER(ah))
1856                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1857         else
1858                 pCap->num_gpio_pins = AR_NUM_GPIO;
1859
1860         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1861                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1862                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1863         } else {
1864                 pCap->rts_aggr_limit = (8 * 1024);
1865         }
1866
1867 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1868         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1869         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1870                 ah->rfkill_gpio =
1871                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1872                 ah->rfkill_polarity =
1873                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1874
1875                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1876         }
1877 #endif
1878         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1879                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1880         else
1881                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1882
1883         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1884                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1885         else
1886                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1887
1888         if (AR_SREV_9280_20_OR_LATER(ah) && common->btcoex_enabled) {
1889                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1890                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1891
1892                 if (AR_SREV_9285(ah)) {
1893                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1894                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1895                 } else {
1896                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1897                 }
1898         } else {
1899                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1900         }
1901
1902         if (AR_SREV_9300_20_OR_LATER(ah)) {
1903                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1904                 if (!AR_SREV_9485(ah))
1905                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1906
1907                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1908                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1909                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1910                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1911                 pCap->txs_len = sizeof(struct ar9003_txs);
1912                 if (!ah->config.paprd_disable &&
1913                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1914                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1915         } else {
1916                 pCap->tx_desc_len = sizeof(struct ath_desc);
1917                 if (AR_SREV_9280_20(ah) &&
1918                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1919                       AR5416_EEP_MINOR_VER_16) ||
1920                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1921                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1922         }
1923
1924         if (AR_SREV_9300_20_OR_LATER(ah))
1925                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1926
1927         if (AR_SREV_9300_20_OR_LATER(ah))
1928                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1929
1930         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1931                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1932
1933         if (AR_SREV_9285(ah))
1934                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1935                         ant_div_ctl1 =
1936                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1937                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1938                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1939                 }
1940         if (AR_SREV_9300_20_OR_LATER(ah)) {
1941                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
1942                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
1943         }
1944
1945
1946
1947         if (AR_SREV_9485_10(ah)) {
1948                 pCap->pcie_lcr_extsync_en = true;
1949                 pCap->pcie_lcr_offset = 0x80;
1950         }
1951
1952         tx_chainmask = pCap->tx_chainmask;
1953         rx_chainmask = pCap->rx_chainmask;
1954         while (tx_chainmask || rx_chainmask) {
1955                 if (tx_chainmask & BIT(0))
1956                         pCap->max_txchains++;
1957                 if (rx_chainmask & BIT(0))
1958                         pCap->max_rxchains++;
1959
1960                 tx_chainmask >>= 1;
1961                 rx_chainmask >>= 1;
1962         }
1963
1964         return 0;
1965 }
1966
1967 /****************************/
1968 /* GPIO / RFKILL / Antennae */
1969 /****************************/
1970
1971 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
1972                                          u32 gpio, u32 type)
1973 {
1974         int addr;
1975         u32 gpio_shift, tmp;
1976
1977         if (gpio > 11)
1978                 addr = AR_GPIO_OUTPUT_MUX3;
1979         else if (gpio > 5)
1980                 addr = AR_GPIO_OUTPUT_MUX2;
1981         else
1982                 addr = AR_GPIO_OUTPUT_MUX1;
1983
1984         gpio_shift = (gpio % 6) * 5;
1985
1986         if (AR_SREV_9280_20_OR_LATER(ah)
1987             || (addr != AR_GPIO_OUTPUT_MUX1)) {
1988                 REG_RMW(ah, addr, (type << gpio_shift),
1989                         (0x1f << gpio_shift));
1990         } else {
1991                 tmp = REG_READ(ah, addr);
1992                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
1993                 tmp &= ~(0x1f << gpio_shift);
1994                 tmp |= (type << gpio_shift);
1995                 REG_WRITE(ah, addr, tmp);
1996         }
1997 }
1998
1999 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2000 {
2001         u32 gpio_shift;
2002
2003         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2004
2005         if (AR_DEVID_7010(ah)) {
2006                 gpio_shift = gpio;
2007                 REG_RMW(ah, AR7010_GPIO_OE,
2008                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2009                         (AR7010_GPIO_OE_MASK << gpio_shift));
2010                 return;
2011         }
2012
2013         gpio_shift = gpio << 1;
2014         REG_RMW(ah,
2015                 AR_GPIO_OE_OUT,
2016                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2017                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2018 }
2019 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2020
2021 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2022 {
2023 #define MS_REG_READ(x, y) \
2024         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2025
2026         if (gpio >= ah->caps.num_gpio_pins)
2027                 return 0xffffffff;
2028
2029         if (AR_DEVID_7010(ah)) {
2030                 u32 val;
2031                 val = REG_READ(ah, AR7010_GPIO_IN);
2032                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2033         } else if (AR_SREV_9300_20_OR_LATER(ah))
2034                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2035                         AR_GPIO_BIT(gpio)) != 0;
2036         else if (AR_SREV_9271(ah))
2037                 return MS_REG_READ(AR9271, gpio) != 0;
2038         else if (AR_SREV_9287_11_OR_LATER(ah))
2039                 return MS_REG_READ(AR9287, gpio) != 0;
2040         else if (AR_SREV_9285_12_OR_LATER(ah))
2041                 return MS_REG_READ(AR9285, gpio) != 0;
2042         else if (AR_SREV_9280_20_OR_LATER(ah))
2043                 return MS_REG_READ(AR928X, gpio) != 0;
2044         else
2045                 return MS_REG_READ(AR, gpio) != 0;
2046 }
2047 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2048
2049 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2050                          u32 ah_signal_type)
2051 {
2052         u32 gpio_shift;
2053
2054         if (AR_DEVID_7010(ah)) {
2055                 gpio_shift = gpio;
2056                 REG_RMW(ah, AR7010_GPIO_OE,
2057                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2058                         (AR7010_GPIO_OE_MASK << gpio_shift));
2059                 return;
2060         }
2061
2062         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2063         gpio_shift = 2 * gpio;
2064         REG_RMW(ah,
2065                 AR_GPIO_OE_OUT,
2066                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2067                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2068 }
2069 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2070
2071 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2072 {
2073         if (AR_DEVID_7010(ah)) {
2074                 val = val ? 0 : 1;
2075                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2076                         AR_GPIO_BIT(gpio));
2077                 return;
2078         }
2079
2080         if (AR_SREV_9271(ah))
2081                 val = ~val;
2082
2083         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2084                 AR_GPIO_BIT(gpio));
2085 }
2086 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2087
2088 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2089 {
2090         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2091 }
2092 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2093
2094 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2095 {
2096         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2097 }
2098 EXPORT_SYMBOL(ath9k_hw_setantenna);
2099
2100 /*********************/
2101 /* General Operation */
2102 /*********************/
2103
2104 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2105 {
2106         u32 bits = REG_READ(ah, AR_RX_FILTER);
2107         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2108
2109         if (phybits & AR_PHY_ERR_RADAR)
2110                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2111         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2112                 bits |= ATH9K_RX_FILTER_PHYERR;
2113
2114         return bits;
2115 }
2116 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2117
2118 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2119 {
2120         u32 phybits;
2121
2122         ENABLE_REGWRITE_BUFFER(ah);
2123
2124         REG_WRITE(ah, AR_RX_FILTER, bits);
2125
2126         phybits = 0;
2127         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2128                 phybits |= AR_PHY_ERR_RADAR;
2129         if (bits & ATH9K_RX_FILTER_PHYERR)
2130                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2131         REG_WRITE(ah, AR_PHY_ERR, phybits);
2132
2133         if (phybits)
2134                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2135         else
2136                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2137
2138         REGWRITE_BUFFER_FLUSH(ah);
2139 }
2140 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2141
2142 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2143 {
2144         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2145                 return false;
2146
2147         ath9k_hw_init_pll(ah, NULL);
2148         return true;
2149 }
2150 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2151
2152 bool ath9k_hw_disable(struct ath_hw *ah)
2153 {
2154         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2155                 return false;
2156
2157         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2158                 return false;
2159
2160         ath9k_hw_init_pll(ah, NULL);
2161         return true;
2162 }
2163 EXPORT_SYMBOL(ath9k_hw_disable);
2164
2165 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2166 {
2167         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2168         struct ath9k_channel *chan = ah->curchan;
2169         struct ieee80211_channel *channel = chan->chan;
2170
2171         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2172
2173         ah->eep_ops->set_txpower(ah, chan,
2174                                  ath9k_regd_get_ctl(regulatory, chan),
2175                                  channel->max_antenna_gain * 2,
2176                                  channel->max_power * 2,
2177                                  min((u32) MAX_RATE_POWER,
2178                                  (u32) regulatory->power_limit), test);
2179 }
2180 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2181
2182 void ath9k_hw_setopmode(struct ath_hw *ah)
2183 {
2184         ath9k_hw_set_operating_mode(ah, ah->opmode);
2185 }
2186 EXPORT_SYMBOL(ath9k_hw_setopmode);
2187
2188 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2189 {
2190         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2191         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2192 }
2193 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2194
2195 void ath9k_hw_write_associd(struct ath_hw *ah)
2196 {
2197         struct ath_common *common = ath9k_hw_common(ah);
2198
2199         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2200         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2201                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2202 }
2203 EXPORT_SYMBOL(ath9k_hw_write_associd);
2204
2205 #define ATH9K_MAX_TSF_READ 10
2206
2207 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2208 {
2209         u32 tsf_lower, tsf_upper1, tsf_upper2;
2210         int i;
2211
2212         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2213         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2214                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2215                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2216                 if (tsf_upper2 == tsf_upper1)
2217                         break;
2218                 tsf_upper1 = tsf_upper2;
2219         }
2220
2221         WARN_ON( i == ATH9K_MAX_TSF_READ );
2222
2223         return (((u64)tsf_upper1 << 32) | tsf_lower);
2224 }
2225 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2226
2227 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2228 {
2229         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2230         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2231 }
2232 EXPORT_SYMBOL(ath9k_hw_settsf64);
2233
2234 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2235 {
2236         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2237                            AH_TSF_WRITE_TIMEOUT))
2238                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2239                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2240
2241         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2242 }
2243 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2244
2245 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2246 {
2247         if (setting)
2248                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2249         else
2250                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2251 }
2252 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2253
2254 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2255 {
2256         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2257         u32 macmode;
2258
2259         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2260                 macmode = AR_2040_JOINED_RX_CLEAR;
2261         else
2262                 macmode = 0;
2263
2264         REG_WRITE(ah, AR_2040_MODE, macmode);
2265 }
2266
2267 /* HW Generic timers configuration */
2268
2269 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2270 {
2271         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2272         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2273         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2274         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2275         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2276         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2277         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2278         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2279         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2280         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2281                                 AR_NDP2_TIMER_MODE, 0x0002},
2282         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2283                                 AR_NDP2_TIMER_MODE, 0x0004},
2284         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2285                                 AR_NDP2_TIMER_MODE, 0x0008},
2286         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2287                                 AR_NDP2_TIMER_MODE, 0x0010},
2288         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2289                                 AR_NDP2_TIMER_MODE, 0x0020},
2290         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2291                                 AR_NDP2_TIMER_MODE, 0x0040},
2292         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2293                                 AR_NDP2_TIMER_MODE, 0x0080}
2294 };
2295
2296 /* HW generic timer primitives */
2297
2298 /* compute and clear index of rightmost 1 */
2299 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2300 {
2301         u32 b;
2302
2303         b = *mask;
2304         b &= (0-b);
2305         *mask &= ~b;
2306         b *= debruijn32;
2307         b >>= 27;
2308
2309         return timer_table->gen_timer_index[b];
2310 }
2311
2312 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2313 {
2314         return REG_READ(ah, AR_TSF_L32);
2315 }
2316 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2317
2318 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2319                                           void (*trigger)(void *),
2320                                           void (*overflow)(void *),
2321                                           void *arg,
2322                                           u8 timer_index)
2323 {
2324         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2325         struct ath_gen_timer *timer;
2326
2327         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2328
2329         if (timer == NULL) {
2330                 ath_err(ath9k_hw_common(ah),
2331                         "Failed to allocate memory for hw timer[%d]\n",
2332                         timer_index);
2333                 return NULL;
2334         }
2335
2336         /* allocate a hardware generic timer slot */
2337         timer_table->timers[timer_index] = timer;
2338         timer->index = timer_index;
2339         timer->trigger = trigger;
2340         timer->overflow = overflow;
2341         timer->arg = arg;
2342
2343         return timer;
2344 }
2345 EXPORT_SYMBOL(ath_gen_timer_alloc);
2346
2347 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2348                               struct ath_gen_timer *timer,
2349                               u32 timer_next,
2350                               u32 timer_period)
2351 {
2352         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2353         u32 tsf;
2354
2355         BUG_ON(!timer_period);
2356
2357         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2358
2359         tsf = ath9k_hw_gettsf32(ah);
2360
2361         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2362                 "current tsf %x period %x timer_next %x\n",
2363                 tsf, timer_period, timer_next);
2364
2365         /*
2366          * Pull timer_next forward if the current TSF already passed it
2367          * because of software latency
2368          */
2369         if (timer_next < tsf)
2370                 timer_next = tsf + timer_period;
2371
2372         /*
2373          * Program generic timer registers
2374          */
2375         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2376                  timer_next);
2377         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2378                   timer_period);
2379         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2380                     gen_tmr_configuration[timer->index].mode_mask);
2381
2382         /* Enable both trigger and thresh interrupt masks */
2383         REG_SET_BIT(ah, AR_IMR_S5,
2384                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2385                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2386 }
2387 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2388
2389 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2390 {
2391         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2392
2393         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2394                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2395                 return;
2396         }
2397
2398         /* Clear generic timer enable bits. */
2399         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2400                         gen_tmr_configuration[timer->index].mode_mask);
2401
2402         /* Disable both trigger and thresh interrupt masks */
2403         REG_CLR_BIT(ah, AR_IMR_S5,
2404                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2405                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2406
2407         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2408 }
2409 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2410
2411 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2412 {
2413         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2414
2415         /* free the hardware generic timer slot */
2416         timer_table->timers[timer->index] = NULL;
2417         kfree(timer);
2418 }
2419 EXPORT_SYMBOL(ath_gen_timer_free);
2420
2421 /*
2422  * Generic Timer Interrupts handling
2423  */
2424 void ath_gen_timer_isr(struct ath_hw *ah)
2425 {
2426         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2427         struct ath_gen_timer *timer;
2428         struct ath_common *common = ath9k_hw_common(ah);
2429         u32 trigger_mask, thresh_mask, index;
2430
2431         /* get hardware generic timer interrupt status */
2432         trigger_mask = ah->intr_gen_timer_trigger;
2433         thresh_mask = ah->intr_gen_timer_thresh;
2434         trigger_mask &= timer_table->timer_mask.val;
2435         thresh_mask &= timer_table->timer_mask.val;
2436
2437         trigger_mask &= ~thresh_mask;
2438
2439         while (thresh_mask) {
2440                 index = rightmost_index(timer_table, &thresh_mask);
2441                 timer = timer_table->timers[index];
2442                 BUG_ON(!timer);
2443                 ath_dbg(common, ATH_DBG_HWTIMER,
2444                         "TSF overflow for Gen timer %d\n", index);
2445                 timer->overflow(timer->arg);
2446         }
2447
2448         while (trigger_mask) {
2449                 index = rightmost_index(timer_table, &trigger_mask);
2450                 timer = timer_table->timers[index];
2451                 BUG_ON(!timer);
2452                 ath_dbg(common, ATH_DBG_HWTIMER,
2453                         "Gen timer[%d] trigger\n", index);
2454                 timer->trigger(timer->arg);
2455         }
2456 }
2457 EXPORT_SYMBOL(ath_gen_timer_isr);
2458
2459 /********/
2460 /* HTC  */
2461 /********/
2462
2463 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2464 {
2465         ah->htc_reset_init = true;
2466 }
2467 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2468
2469 static struct {
2470         u32 version;
2471         const char * name;
2472 } ath_mac_bb_names[] = {
2473         /* Devices with external radios */
2474         { AR_SREV_VERSION_5416_PCI,     "5416" },
2475         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2476         { AR_SREV_VERSION_9100,         "9100" },
2477         { AR_SREV_VERSION_9160,         "9160" },
2478         /* Single-chip solutions */
2479         { AR_SREV_VERSION_9280,         "9280" },
2480         { AR_SREV_VERSION_9285,         "9285" },
2481         { AR_SREV_VERSION_9287,         "9287" },
2482         { AR_SREV_VERSION_9271,         "9271" },
2483         { AR_SREV_VERSION_9300,         "9300" },
2484         { AR_SREV_VERSION_9485,         "9485" },
2485 };
2486
2487 /* For devices with external radios */
2488 static struct {
2489         u16 version;
2490         const char * name;
2491 } ath_rf_names[] = {
2492         { 0,                            "5133" },
2493         { AR_RAD5133_SREV_MAJOR,        "5133" },
2494         { AR_RAD5122_SREV_MAJOR,        "5122" },
2495         { AR_RAD2133_SREV_MAJOR,        "2133" },
2496         { AR_RAD2122_SREV_MAJOR,        "2122" }
2497 };
2498
2499 /*
2500  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2501  */
2502 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2503 {
2504         int i;
2505
2506         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2507                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2508                         return ath_mac_bb_names[i].name;
2509                 }
2510         }
2511
2512         return "????";
2513 }
2514
2515 /*
2516  * Return the RF name. "????" is returned if the RF is unknown.
2517  * Used for devices with external radios.
2518  */
2519 static const char *ath9k_hw_rf_name(u16 rf_version)
2520 {
2521         int i;
2522
2523         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2524                 if (ath_rf_names[i].version == rf_version) {
2525                         return ath_rf_names[i].name;
2526                 }
2527         }
2528
2529         return "????";
2530 }
2531
2532 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2533 {
2534         int used;
2535
2536         /* chipsets >= AR9280 are single-chip */
2537         if (AR_SREV_9280_20_OR_LATER(ah)) {
2538                 used = snprintf(hw_name, len,
2539                                "Atheros AR%s Rev:%x",
2540                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2541                                ah->hw_version.macRev);
2542         }
2543         else {
2544                 used = snprintf(hw_name, len,
2545                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2546                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2547                                ah->hw_version.macRev,
2548                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2549                                                 AR_RADIO_SREV_MAJOR)),
2550                                ah->hw_version.phyRev);
2551         }
2552
2553         hw_name[used] = '\0';
2554 }
2555 EXPORT_SYMBOL(ath9k_hw_name);