drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/ip.h>
  36 #include <linux/slab.h>
  37 #include <net/ip.h>
  38 #include <linux/tcp.h>
  39 #include <linux/in.h>
  40 #include <linux/delay.h>
  41 #include <linux/workqueue.h>
  42 #include <linux/if_vlan.h>
  43 #include <linux/prefetch.h>
  44 #include <linux/debugfs.h>
  45 #include <linux/mii.h>
  46
  47 #include <asm/irq.h>
  48
  49 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  50 #define SKY2_VLAN_TAG_USED 1
  51 #endif
  52
  53 #include "sky2.h"
  54
  55 #define DRV_NAME                "sky2"
  56 #define DRV_VERSION             "1.27"
  57
  58 /*
  59  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  60  * that are organized into three (receive, transmit, status) different rings
  61  * similar to Tigon3.
  62  */
  63
  64 #define RX_LE_SIZE              1024
  65 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  66 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  67 #define RX_DEF_PENDING          RX_MAX_PENDING
  68
  69 /* This is the worst case number of transmit list elements for a single skb:
  70    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  71 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  72 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  73 #define TX_MAX_PENDING          4096
  74 #define TX_DEF_PENDING          127
  75
  76 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  77 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  78 #define TX_WATCHDOG             (5 * HZ)
  79 #define NAPI_WEIGHT             64
  80 #define PHY_RETRIES             1000
  81
  82 #define SKY2_EEPROM_MAGIC       0x9955aabb
  83
  84
  85 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  86
  87 static const u32 default_msg =
  88     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  89     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  90     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  91
  92 static int debug = -1;          /* defaults above */
  93 module_param(debug, int, 0);
  94 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  95
  96 static int copybreak __read_mostly = 128;
  97 module_param(copybreak, int, 0);
  98 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  99
 100 static int disable_msi = 0;
 101 module_param(disable_msi, int, 0);
 102 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 103
 104 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 110         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 111         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 144         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 145         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 146         { 0 }
 147 };
 148
 149 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 150
 151 /* Avoid conditionals by using array */
 152 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 153 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 154 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 155
 156 static void sky2_set_multicast(struct net_device *dev);
 157
 158 /* Access to PHY via serial interconnect */
 159 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 160 {
 161         int i;
 162
 163         gma_write16(hw, port, GM_SMI_DATA, val);
 164         gma_write16(hw, port, GM_SMI_CTRL,
 165                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 166
 167         for (i = 0; i < PHY_RETRIES; i++) {
 168                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 169                 if (ctrl == 0xffff)
 170                         goto io_error;
 171
 172                 if (!(ctrl & GM_SMI_CT_BUSY))
 173                         return 0;
 174
 175                 udelay(10);
 176         }
 177
 178         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 179         return -ETIMEDOUT;
 180
 181 io_error:
 182         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 183         return -EIO;
 184 }
 185
 186 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 187 {
 188         int i;
 189
 190         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 191                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 192
 193         for (i = 0; i < PHY_RETRIES; i++) {
 194                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 195                 if (ctrl == 0xffff)
 196                         goto io_error;
 197
 198                 if (ctrl & GM_SMI_CT_RD_VAL) {
 199                         *val = gma_read16(hw, port, GM_SMI_DATA);
 200                         return 0;
 201                 }
 202
 203                 udelay(10);
 204         }
 205
 206         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 207         return -ETIMEDOUT;
 208 io_error:
 209         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 210         return -EIO;
 211 }
 212
 213 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 214 {
 215         u16 v;
 216         __gm_phy_read(hw, port, reg, &v);
 217         return v;
 218 }
 219
 220
 221 static void sky2_power_on(struct sky2_hw *hw)
 222 {
 223         /* switch power to VCC (WA for VAUX problem) */
 224         sky2_write8(hw, B0_POWER_CTRL,
 225                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 226
 227         /* disable Core Clock Division, */
 228         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 229
 230         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 231                 /* enable bits are inverted */
 232                 sky2_write8(hw, B2_Y2_CLK_GATE,
 233                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 234                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 235                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 236         else
 237                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 238
 239         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 240                 u32 reg;
 241
 242                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 243
 244                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 245                 /* set all bits to 0 except bits 15..12 and 8 */
 246                 reg &= P_ASPM_CONTROL_MSK;
 247                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 248
 249                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 250                 /* set all bits to 0 except bits 28 & 27 */
 251                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 252                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 253
 254                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 255
 256                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 257
 258                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 259                 reg = sky2_read32(hw, B2_GP_IO);
 260                 reg |= GLB_GPIO_STAT_RACE_DIS;
 261                 sky2_write32(hw, B2_GP_IO, reg);
 262
 263                 sky2_read32(hw, B2_GP_IO);
 264         }
 265
 266         /* Turn on "driver loaded" LED */
 267         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 268 }
 269
 270 static void sky2_power_aux(struct sky2_hw *hw)
 271 {
 272         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 273                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 274         else
 275                 /* enable bits are inverted */
 276                 sky2_write8(hw, B2_Y2_CLK_GATE,
 277                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 278                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 279                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 280
 281         /* switch power to VAUX if supported and PME from D3cold */
 282         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 283              pci_pme_capable(hw->pdev, PCI_D3cold))
 284                 sky2_write8(hw, B0_POWER_CTRL,
 285                             (PC_VAUX_ENA | PC_VCC_ENA |
 286                              PC_VAUX_ON | PC_VCC_OFF));
 287
 288         /* turn off "driver loaded LED" */
 289         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 290 }
 291
 292 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 293 {
 294         u16 reg;
 295
 296         /* disable all GMAC IRQ's */
 297         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 298
 299         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 300         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 301         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 302         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 303
 304         reg = gma_read16(hw, port, GM_RX_CTRL);
 305         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 306         gma_write16(hw, port, GM_RX_CTRL, reg);
 307 }
 308
 309 /* flow control to advertise bits */
 310 static const u16 copper_fc_adv[] = {
 311         [FC_NONE]       = 0,
 312         [FC_TX]         = PHY_M_AN_ASP,
 313         [FC_RX]         = PHY_M_AN_PC,
 314         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 315 };
 316
 317 /* flow control to advertise bits when using 1000BaseX */
 318 static const u16 fiber_fc_adv[] = {
 319         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 320         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 321         [FC_RX]   = PHY_M_P_SYM_MD_X,
 322         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 323 };
 324
 325 /* flow control to GMA disable bits */
 326 static const u16 gm_fc_disable[] = {
 327         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 328         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 329         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 330         [FC_BOTH] = 0,
 331 };
 332
 333
 334 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 335 {
 336         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 337         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 338
 339         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 340             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 341                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 342
 343                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 344                            PHY_M_EC_MAC_S_MSK);
 345                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 346
 347                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 348                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 349                         /* set downshift counter to 3x and enable downshift */
 350                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 351                 else
 352                         /* set master & slave downshift counter to 1x */
 353                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 354
 355                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 356         }
 357
 358         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 359         if (sky2_is_copper(hw)) {
 360                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 361                         /* enable automatic crossover */
 362                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 363
 364                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 365                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 366                                 u16 spec;
 367
 368                                 /* Enable Class A driver for FE+ A0 */
 369                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 370                                 spec |= PHY_M_FESC_SEL_CL_A;
 371                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 372                         }
 373                 } else {
 374                         /* disable energy detect */
 375                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 376
 377                         /* enable automatic crossover */
 378                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 379
 380                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 381                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 382                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 383                                 /* set downshift counter to 3x and enable downshift */
 384                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 385                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 386                         }
 387                 }
 388         } else {
 389                 /* workaround for deviation #4.88 (CRC errors) */
 390                 /* disable Automatic Crossover */
 391
 392                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 393         }
 394
 395         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 396
 397         /* special setup for PHY 88E1112 Fiber */
 398         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 399                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 400
 401                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 402                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 403                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 404                 ctrl &= ~PHY_M_MAC_MD_MSK;
 405                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 406                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 407
 408                 if (hw->pmd_type  == 'P') {
 409                         /* select page 1 to access Fiber registers */
 410                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 411
 412                         /* for SFP-module set SIGDET polarity to low */
 413                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 414                         ctrl |= PHY_M_FIB_SIGD_POL;
 415                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 416                 }
 417
 418                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 419         }
 420
 421         ctrl = PHY_CT_RESET;
 422         ct1000 = 0;
 423         adv = PHY_AN_CSMA;
 424         reg = 0;
 425
 426         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 427                 if (sky2_is_copper(hw)) {
 428                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 429                                 ct1000 |= PHY_M_1000C_AFD;
 430                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 431                                 ct1000 |= PHY_M_1000C_AHD;
 432                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 433                                 adv |= PHY_M_AN_100_FD;
 434                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 435                                 adv |= PHY_M_AN_100_HD;
 436                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 437                                 adv |= PHY_M_AN_10_FD;
 438                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 439                                 adv |= PHY_M_AN_10_HD;
 440
 441                 } else {        /* special defines for FIBER (88E1040S only) */
 442                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 443                                 adv |= PHY_M_AN_1000X_AFD;
 444                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 445                                 adv |= PHY_M_AN_1000X_AHD;
 446                 }
 447
 448                 /* Restart Auto-negotiation */
 449                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 450         } else {
 451                 /* forced speed/duplex settings */
 452                 ct1000 = PHY_M_1000C_MSE;
 453
 454                 /* Disable auto update for duplex flow control and duplex */
 455                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 456
 457                 switch (sky2->speed) {
 458                 case SPEED_1000:
 459                         ctrl |= PHY_CT_SP1000;
 460                         reg |= GM_GPCR_SPEED_1000;
 461                         break;
 462                 case SPEED_100:
 463                         ctrl |= PHY_CT_SP100;
 464                         reg |= GM_GPCR_SPEED_100;
 465                         break;
 466                 }
 467
 468                 if (sky2->duplex == DUPLEX_FULL) {
 469                         reg |= GM_GPCR_DUP_FULL;
 470                         ctrl |= PHY_CT_DUP_MD;
 471                 } else if (sky2->speed < SPEED_1000)
 472                         sky2->flow_mode = FC_NONE;
 473         }
 474
 475         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 476                 if (sky2_is_copper(hw))
 477                         adv |= copper_fc_adv[sky2->flow_mode];
 478                 else
 479                         adv |= fiber_fc_adv[sky2->flow_mode];
 480         } else {
 481                 reg |= GM_GPCR_AU_FCT_DIS;
 482                 reg |= gm_fc_disable[sky2->flow_mode];
 483
 484                 /* Forward pause packets to GMAC? */
 485                 if (sky2->flow_mode & FC_RX)
 486                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 487                 else
 488                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 489         }
 490
 491         gma_write16(hw, port, GM_GP_CTRL, reg);
 492
 493         if (hw->flags & SKY2_HW_GIGABIT)
 494                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 495
 496         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 497         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 498
 499         /* Setup Phy LED's */
 500         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 501         ledover = 0;
 502
 503         switch (hw->chip_id) {
 504         case CHIP_ID_YUKON_FE:
 505                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 506                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 507
 508                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 509
 510                 /* delete ACT LED control bits */
 511                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 512                 /* change ACT LED control to blink mode */
 513                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 514                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 515                 break;
 516
 517         case CHIP_ID_YUKON_FE_P:
 518                 /* Enable Link Partner Next Page */
 519                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 520                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 521
 522                 /* disable Energy Detect and enable scrambler */
 523                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 524                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 525
 526                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 527                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 528                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 529                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 530
 531                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 532                 break;
 533
 534         case CHIP_ID_YUKON_XL:
 535                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 536
 537                 /* select page 3 to access LED control register */
 538                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 539
 540                 /* set LED Function Control register */
 541                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 542                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 543                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 544                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 545                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 546
 547                 /* set Polarity Control register */
 548                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 549                              (PHY_M_POLC_LS1_P_MIX(4) |
 550                               PHY_M_POLC_IS0_P_MIX(4) |
 551                               PHY_M_POLC_LOS_CTRL(2) |
 552                               PHY_M_POLC_INIT_CTRL(2) |
 553                               PHY_M_POLC_STA1_CTRL(2) |
 554                               PHY_M_POLC_STA0_CTRL(2)));
 555
 556                 /* restore page register */
 557                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 558                 break;
 559
 560         case CHIP_ID_YUKON_EC_U:
 561         case CHIP_ID_YUKON_EX:
 562         case CHIP_ID_YUKON_SUPR:
 563                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 564
 565                 /* select page 3 to access LED control register */
 566                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 567
 568                 /* set LED Function Control register */
 569                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 570                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 571                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 572                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 573                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 574
 575                 /* set Blink Rate in LED Timer Control Register */
 576                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 577                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 578                 /* restore page register */
 579                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 580                 break;
 581
 582         default:
 583                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 584                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 585
 586                 /* turn off the Rx LED (LED_RX) */
 587                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 588         }
 589
 590         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 591                 /* apply fixes in PHY AFE */
 592                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 593
 594                 /* increase differential signal amplitude in 10BASE-T */
 595                 gm_phy_write(hw, port, 0x18, 0xaa99);
 596                 gm_phy_write(hw, port, 0x17, 0x2011);
 597
 598                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 599                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 600                         gm_phy_write(hw, port, 0x18, 0xa204);
 601                         gm_phy_write(hw, port, 0x17, 0x2002);
 602                 }
 603
 604                 /* set page register to 0 */
 605                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 606         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 607                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 608                 /* apply workaround for integrated resistors calibration */
 609                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 610                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 611         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 612                 /* apply fixes in PHY AFE */
 613                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 614
 615                 /* apply RDAC termination workaround */
 616                 gm_phy_write(hw, port, 24, 0x2800);
 617                 gm_phy_write(hw, port, 23, 0x2001);
 618
 619                 /* set page register back to 0 */
 620                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 621         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 622                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 623                 /* no effect on Yukon-XL */
 624                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 625
 626                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 627                     sky2->speed == SPEED_100) {
 628                         /* turn on 100 Mbps LED (LED_LINK100) */
 629                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 630                 }
 631
 632                 if (ledover)
 633                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 634
 635         }
 636
 637         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 638         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 639                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 640         else
 641                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 642 }
 643
 644 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 645 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 646
 647 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 648 {
 649         u32 reg1;
 650
 651         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 652         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 653         reg1 &= ~phy_power[port];
 654
 655         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 656                 reg1 |= coma_mode[port];
 657
 658         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 659         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 660         sky2_pci_read32(hw, PCI_DEV_REG1);
 661
 662         if (hw->chip_id == CHIP_ID_YUKON_FE)
 663                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 664         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 665                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 666 }
 667
 668 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 669 {
 670         u32 reg1;
 671         u16 ctrl;
 672
 673         /* release GPHY Control reset */
 674         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 675
 676         /* release GMAC reset */
 677         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 678
 679         if (hw->flags & SKY2_HW_NEWER_PHY) {
 680                 /* select page 2 to access MAC control register */
 681                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 682
 683                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 684                 /* allow GMII Power Down */
 685                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 686                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 687
 688                 /* set page register back to 0 */
 689                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 690         }
 691
 692         /* setup General Purpose Control Register */
 693         gma_write16(hw, port, GM_GP_CTRL,
 694                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 695                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 696                     GM_GPCR_AU_SPD_DIS);
 697
 698         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 699                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 700                         /* select page 2 to access MAC control register */
 701                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 702
 703                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 704                         /* enable Power Down */
 705                         ctrl |= PHY_M_PC_POW_D_ENA;
 706                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 707
 708                         /* set page register back to 0 */
 709                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 710                 }
 711
 712                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 713                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 714         }
 715
 716         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 717         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 718         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 719         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 720         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 721 }
 722
 723 /* Force a renegotiation */
 724 static void sky2_phy_reinit(struct sky2_port *sky2)
 725 {
 726         spin_lock_bh(&sky2->phy_lock);
 727         sky2_phy_init(sky2->hw, sky2->port);
 728         spin_unlock_bh(&sky2->phy_lock);
 729 }
 730
 731 /* Put device in state to listen for Wake On Lan */
 732 static void sky2_wol_init(struct sky2_port *sky2)
 733 {
 734         struct sky2_hw *hw = sky2->hw;
 735         unsigned port = sky2->port;
 736         enum flow_control save_mode;
 737         u16 ctrl;
 738
 739         /* Bring hardware out of reset */
 740         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 741         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 742
 743         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 744         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 745
 746         /* Force to 10/100
 747          * sky2_reset will re-enable on resume
 748          */
 749         save_mode = sky2->flow_mode;
 750         ctrl = sky2->advertising;
 751
 752         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 753         sky2->flow_mode = FC_NONE;
 754
 755         spin_lock_bh(&sky2->phy_lock);
 756         sky2_phy_power_up(hw, port);
 757         sky2_phy_init(hw, port);
 758         spin_unlock_bh(&sky2->phy_lock);
 759
 760         sky2->flow_mode = save_mode;
 761         sky2->advertising = ctrl;
 762
 763         /* Set GMAC to no flow control and auto update for speed/duplex */
 764         gma_write16(hw, port, GM_GP_CTRL,
 765                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 766                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 767
 768         /* Set WOL address */
 769         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 770                     sky2->netdev->dev_addr, ETH_ALEN);
 771
 772         /* Turn on appropriate WOL control bits */
 773         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 774         ctrl = 0;
 775         if (sky2->wol & WAKE_PHY)
 776                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 777         else
 778                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 779
 780         if (sky2->wol & WAKE_MAGIC)
 781                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 782         else
 783                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 784
 785         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 786         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 787
 788         /* Disable PiG firmware */
 789         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 790
 791         /* block receiver */
 792         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 793 }
 794
 795 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 796 {
 797         struct net_device *dev = hw->dev[port];
 798
 799         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 800               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 801              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 802                 /* Yukon-Extreme B0 and further Extreme devices */
 803                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 804         } else if (dev->mtu > ETH_DATA_LEN) {
 805                 /* set Tx GMAC FIFO Almost Empty Threshold */
 806                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 807                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 808
 809                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 810         } else
 811                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 812 }
 813
 814 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 815 {
 816         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 817         u16 reg;
 818         u32 rx_reg;
 819         int i;
 820         const u8 *addr = hw->dev[port]->dev_addr;
 821
 822         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 823         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 824
 825         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 826
 827         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 828             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 829             port == 1) {
 830                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 831                 /* clear GMAC 1 Control reset */
 832                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 833                 do {
 834                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 835                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 836                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 837                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 838                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 839         }
 840
 841         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 842
 843         /* Enable Transmit FIFO Underrun */
 844         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 845
 846         spin_lock_bh(&sky2->phy_lock);
 847         sky2_phy_power_up(hw, port);
 848         sky2_phy_init(hw, port);
 849         spin_unlock_bh(&sky2->phy_lock);
 850
 851         /* MIB clear */
 852         reg = gma_read16(hw, port, GM_PHY_ADDR);
 853         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 854
 855         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 856                 gma_read16(hw, port, i);
 857         gma_write16(hw, port, GM_PHY_ADDR, reg);
 858
 859         /* transmit control */
 860         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 861
 862         /* receive control reg: unicast + multicast + no FCS  */
 863         gma_write16(hw, port, GM_RX_CTRL,
 864                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 865
 866         /* transmit flow control */
 867         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 868
 869         /* transmit parameter */
 870         gma_write16(hw, port, GM_TX_PARAM,
 871                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 872                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 873                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 874                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 875
 876         /* serial mode register */
 877         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 878                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 879
 880         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 881                 reg |= GM_SMOD_JUMBO_ENA;
 882
 883         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 884             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 885                 reg |= GM_NEW_FLOW_CTRL;
 886
 887         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 888
 889         /* virtual address for data */
 890         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 891
 892         /* physical address: used for pause frames */
 893         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 894
 895         /* ignore counter overflows */
 896         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 897         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 898         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 899
 900         /* Configure Rx MAC FIFO */
 901         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 902         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 903         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 904             hw->chip_id == CHIP_ID_YUKON_FE_P)
 905                 rx_reg |= GMF_RX_OVER_ON;
 906
 907         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 908
 909         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 910                 /* Hardware errata - clear flush mask */
 911                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 912         } else {
 913                 /* Flush Rx MAC FIFO on any flow control or error */
 914                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 915         }
 916
 917         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 918         reg = RX_GMF_FL_THR_DEF + 1;
 919         /* Another magic mystery workaround from sk98lin */
 920         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 921             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 922                 reg = 0x178;
 923         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 924
 925         /* Configure Tx MAC FIFO */
 926         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 927         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 928
 929         /* On chips without ram buffer, pause is controled by MAC level */
 930         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 931                 /* Pause threshold is scaled by 8 in bytes */
 932                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 933                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 934                         reg = 1568 / 8;
 935                 else
 936                         reg = 1024 / 8;
 937                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 938                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 939
 940                 sky2_set_tx_stfwd(hw, port);
 941         }
 942
 943         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 944             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 945                 /* disable dynamic watermark */
 946                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 947                 reg &= ~TX_DYN_WM_ENA;
 948                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 949         }
 950 }
 951
 952 /* Assign Ram Buffer allocation to queue */
 953 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 954 {
 955         u32 end;
 956
 957         /* convert from K bytes to qwords used for hw register */
 958         start *= 1024/8;
 959         space *= 1024/8;
 960         end = start + space - 1;
 961
 962         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 963         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 964         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 965         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 966         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 967
 968         if (q == Q_R1 || q == Q_R2) {
 969                 u32 tp = space - space/4;
 970
 971                 /* On receive queue's set the thresholds
 972                  * give receiver priority when > 3/4 full
 973                  * send pause when down to 2K
 974                  */
 975                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 976                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 977
 978                 tp = space - 2048/8;
 979                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 980                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 981         } else {
 982                 /* Enable store & forward on Tx queue's because
 983                  * Tx FIFO is only 1K on Yukon
 984                  */
 985                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 986         }
 987
 988         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 989         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 990 }
 991
 992 /* Setup Bus Memory Interface */
 993 static void sky2_qset(struct sky2_hw *hw, u16 q)
 994 {
 995         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 996         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 997         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 998         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 999 }
1000
1001 /* Setup prefetch unit registers. This is the interface between
1002  * hardware and driver list elements
1003  */
1004 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1005                                dma_addr_t addr, u32 last)
1006 {
1007         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1008         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1009         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1010         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1011         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1012         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1013
1014         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1015 }
1016
1017 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1018 {
1019         struct sky2_tx_le *le = sky2->tx_le + *slot;
1020
1021         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1022         le->ctrl = 0;
1023         return le;
1024 }
1025
1026 static void tx_init(struct sky2_port *sky2)
1027 {
1028         struct sky2_tx_le *le;
1029
1030         sky2->tx_prod = sky2->tx_cons = 0;
1031         sky2->tx_tcpsum = 0;
1032         sky2->tx_last_mss = 0;
1033
1034         le = get_tx_le(sky2, &sky2->tx_prod);
1035         le->addr = 0;
1036         le->opcode = OP_ADDR64 | HW_OWNER;
1037         sky2->tx_last_upper = 0;
1038 }
1039
1040 /* Update chip's next pointer */
1041 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1042 {
1043         /* Make sure write' to descriptors are complete before we tell hardware */
1044         wmb();
1045         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1046
1047         /* Synchronize I/O on since next processor may write to tail */
1048         mmiowb();
1049 }
1050
1051
1052 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1053 {
1054         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1055         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1056         le->ctrl = 0;
1057         return le;
1058 }
1059
1060 static unsigned sky2_get_rx_threshold(struct sky2_port* sky2)
1061 {
1062         unsigned size;
1063
1064         /* Space needed for frame data + headers rounded up */
1065         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1066
1067         /* Stopping point for hardware truncation */
1068         return (size - 8) / sizeof(u32);
1069 }
1070
1071 static unsigned sky2_get_rx_data_size(struct sky2_port* sky2)
1072 {
1073         struct rx_ring_info *re;
1074         unsigned size;
1075
1076         /* Space needed for frame data + headers rounded up */
1077         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1078
1079         sky2->rx_nfrags = size >> PAGE_SHIFT;
1080         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1081
1082         /* Compute residue after pages */
1083         size -= sky2->rx_nfrags << PAGE_SHIFT;
1084
1085         /* Optimize to handle small packets and headers */
1086         if (size < copybreak)
1087                 size = copybreak;
1088         if (size < ETH_HLEN)
1089                 size = ETH_HLEN;
1090
1091         return size;
1092 }
1093
1094 /* Build description to hardware for one receive segment */
1095 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1096                         dma_addr_t map, unsigned len)
1097 {
1098         struct sky2_rx_le *le;
1099
1100         if (sizeof(dma_addr_t) > sizeof(u32)) {
1101                 le = sky2_next_rx(sky2);
1102                 le->addr = cpu_to_le32(upper_32_bits(map));
1103                 le->opcode = OP_ADDR64 | HW_OWNER;
1104         }
1105
1106         le = sky2_next_rx(sky2);
1107         le->addr = cpu_to_le32(lower_32_bits(map));
1108         le->length = cpu_to_le16(len);
1109         le->opcode = op | HW_OWNER;
1110 }
1111
1112 /* Build description to hardware for one possibly fragmented skb */
1113 static void sky2_rx_submit(struct sky2_port *sky2,
1114                            const struct rx_ring_info *re)
1115 {
1116         int i;
1117
1118         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1119
1120         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1121                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1122 }
1123
1124
1125 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1126                             unsigned size)
1127 {
1128         struct sk_buff *skb = re->skb;
1129         int i;
1130
1131         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1132         if (pci_dma_mapping_error(pdev, re->data_addr))
1133                 goto mapping_error;
1134
1135         pci_unmap_len_set(re, data_size, size);
1136
1137         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1138                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1139
1140                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1141                                                 frag->page_offset,
1142                                                 frag->size,
1143                                                 PCI_DMA_FROMDEVICE);
1144
1145                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1146                         goto map_page_error;
1147         }
1148         return 0;
1149
1150 map_page_error:
1151         while (--i >= 0) {
1152                 pci_unmap_page(pdev, re->frag_addr[i],
1153                                skb_shinfo(skb)->frags[i].size,
1154                                PCI_DMA_FROMDEVICE);
1155         }
1156
1157         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1158                          PCI_DMA_FROMDEVICE);
1159
1160 mapping_error:
1161         if (net_ratelimit())
1162                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1163                          skb->dev->name);
1164         return -EIO;
1165 }
1166
1167 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1168 {
1169         struct sk_buff *skb = re->skb;
1170         int i;
1171
1172         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1173                          PCI_DMA_FROMDEVICE);
1174
1175         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1176                 pci_unmap_page(pdev, re->frag_addr[i],
1177                                skb_shinfo(skb)->frags[i].size,
1178                                PCI_DMA_FROMDEVICE);
1179 }
1180
1181 /* Tell chip where to start receive checksum.
1182  * Actually has two checksums, but set both same to avoid possible byte
1183  * order problems.
1184  */
1185 static void rx_set_checksum(struct sky2_port *sky2)
1186 {
1187         struct sky2_rx_le *le = sky2_next_rx(sky2);
1188
1189         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1190         le->ctrl = 0;
1191         le->opcode = OP_TCPSTART | HW_OWNER;
1192
1193         sky2_write32(sky2->hw,
1194                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1195                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1196                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1197 }
1198
1199 /*
1200  * The RX Stop command will not work for Yukon-2 if the BMU does not
1201  * reach the end of packet and since we can't make sure that we have
1202  * incoming data, we must reset the BMU while it is not doing a DMA
1203  * transfer. Since it is possible that the RX path is still active,
1204  * the RX RAM buffer will be stopped first, so any possible incoming
1205  * data will not trigger a DMA. After the RAM buffer is stopped, the
1206  * BMU is polled until any DMA in progress is ended and only then it
1207  * will be reset.
1208  */
1209 static void sky2_rx_stop(struct sky2_port *sky2)
1210 {
1211         struct sky2_hw *hw = sky2->hw;
1212         unsigned rxq = rxqaddr[sky2->port];
1213         int i;
1214
1215         /* disable the RAM Buffer receive queue */
1216         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1217
1218         for (i = 0; i < 0xffff; i++)
1219                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1220                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1221                         goto stopped;
1222
1223         netdev_warn(sky2->netdev, "receiver stop failed\n");
1224 stopped:
1225         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1226
1227         /* reset the Rx prefetch unit */
1228         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1229         mmiowb();
1230 }
1231
1232 /* Clean out receive buffer area, assumes receiver hardware stopped */
1233 static void sky2_rx_clean(struct sky2_port *sky2)
1234 {
1235         unsigned i;
1236
1237         memset(sky2->rx_le, 0, RX_LE_BYTES);
1238         for (i = 0; i < sky2->rx_pending; i++) {
1239                 struct rx_ring_info *re = sky2->rx_ring + i;
1240
1241                 if (re->skb) {
1242                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1243                         kfree_skb(re->skb);
1244                         re->skb = NULL;
1245                 }
1246         }
1247 }
1248
1249 /* Basic MII support */
1250 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1251 {
1252         struct mii_ioctl_data *data = if_mii(ifr);
1253         struct sky2_port *sky2 = netdev_priv(dev);
1254         struct sky2_hw *hw = sky2->hw;
1255         int err = -EOPNOTSUPP;
1256
1257         if (!netif_running(dev))
1258                 return -ENODEV; /* Phy still in reset */
1259
1260         switch (cmd) {
1261         case SIOCGMIIPHY:
1262                 data->phy_id = PHY_ADDR_MARV;
1263
1264                 /* fallthru */
1265         case SIOCGMIIREG: {
1266                 u16 val = 0;
1267
1268                 spin_lock_bh(&sky2->phy_lock);
1269                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1270                 spin_unlock_bh(&sky2->phy_lock);
1271
1272                 data->val_out = val;
1273                 break;
1274         }
1275
1276         case SIOCSMIIREG:
1277                 spin_lock_bh(&sky2->phy_lock);
1278                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1279                                    data->val_in);
1280                 spin_unlock_bh(&sky2->phy_lock);
1281                 break;
1282         }
1283         return err;
1284 }
1285
1286 #ifdef SKY2_VLAN_TAG_USED
1287 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1288 {
1289         if (onoff) {
1290                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1291                              RX_VLAN_STRIP_ON);
1292                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1293                              TX_VLAN_TAG_ON);
1294         } else {
1295                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1296                              RX_VLAN_STRIP_OFF);
1297                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1298                              TX_VLAN_TAG_OFF);
1299         }
1300 }
1301
1302 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1303 {
1304         struct sky2_port *sky2 = netdev_priv(dev);
1305         struct sky2_hw *hw = sky2->hw;
1306         u16 port = sky2->port;
1307
1308         netif_tx_lock_bh(dev);
1309         napi_disable(&hw->napi);
1310
1311         sky2->vlgrp = grp;
1312         sky2_set_vlan_mode(hw, port, grp != NULL);
1313
1314         sky2_read32(hw, B0_Y2_SP_LISR);
1315         napi_enable(&hw->napi);
1316         netif_tx_unlock_bh(dev);
1317 }
1318 #endif
1319
1320 /* Amount of required worst case padding in rx buffer */
1321 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1322 {
1323         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1324 }
1325
1326 /*
1327  * Allocate an skb for receiving. If the MTU is large enough
1328  * make the skb non-linear with a fragment list of pages.
1329  */
1330 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1331 {
1332         struct sk_buff *skb;
1333         int i;
1334
1335         skb = netdev_alloc_skb(sky2->netdev,
1336                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1337         if (!skb)
1338                 goto nomem;
1339
1340         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1341                 unsigned char *start;
1342                 /*
1343                  * Workaround for a bug in FIFO that cause hang
1344                  * if the FIFO if the receive buffer is not 64 byte aligned.
1345                  * The buffer returned from netdev_alloc_skb is
1346                  * aligned except if slab debugging is enabled.
1347                  */
1348                 start = PTR_ALIGN(skb->data, 8);
1349                 skb_reserve(skb, start - skb->data);
1350         } else
1351                 skb_reserve(skb, NET_IP_ALIGN);
1352
1353         for (i = 0; i < sky2->rx_nfrags; i++) {
1354                 struct page *page = alloc_page(GFP_ATOMIC);
1355
1356                 if (!page)
1357                         goto free_partial;
1358                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1359         }
1360
1361         return skb;
1362 free_partial:
1363         kfree_skb(skb);
1364 nomem:
1365         return NULL;
1366 }
1367
1368 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1369 {
1370         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1371 }
1372
1373 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1374 {
1375         struct sky2_hw *hw = sky2->hw;
1376         unsigned i;
1377
1378         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1379
1380         /* Fill Rx ring */
1381         for (i = 0; i < sky2->rx_pending; i++) {
1382                 struct rx_ring_info *re = sky2->rx_ring + i;
1383
1384                 re->skb = sky2_rx_alloc(sky2);
1385                 if (!re->skb)
1386                         return -ENOMEM;
1387
1388                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1389                         dev_kfree_skb(re->skb);
1390                         re->skb = NULL;
1391                         return -ENOMEM;
1392                 }
1393         }
1394         return 0;
1395 }
1396
1397 /*
1398  * Setup receiver buffer pool.
1399  * Normal case this ends up creating one list element for skb
1400  * in the receive ring. Worst case if using large MTU and each
1401  * allocation falls on a different 64 bit region, that results
1402  * in 6 list elements per ring entry.
1403  * One element is used for checksum enable/disable, and one
1404  * extra to avoid wrap.
1405  */
1406 static void sky2_rx_start(struct sky2_port *sky2)
1407 {
1408         struct sky2_hw *hw = sky2->hw;
1409         struct rx_ring_info *re;
1410         unsigned rxq = rxqaddr[sky2->port];
1411         unsigned i, thresh;
1412
1413         sky2->rx_put = sky2->rx_next = 0;
1414         sky2_qset(hw, rxq);
1415
1416         /* On PCI express lowering the watermark gives better performance */
1417         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1418                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1419
1420         /* These chips have no ram buffer?
1421          * MAC Rx RAM Read is controlled by hardware */
1422         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1423             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1424                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1425
1426         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1427
1428         if (!(hw->flags & SKY2_HW_NEW_LE))
1429                 rx_set_checksum(sky2);
1430
1431         /* submit Rx ring */
1432         for (i = 0; i < sky2->rx_pending; i++) {
1433                 re = sky2->rx_ring + i;
1434                 sky2_rx_submit(sky2, re);
1435         }
1436
1437         /*
1438          * The receiver hangs if it receives frames larger than the
1439          * packet buffer. As a workaround, truncate oversize frames, but
1440          * the register is limited to 9 bits, so if you do frames > 2052
1441          * you better get the MTU right!
1442          */
1443         thresh = sky2_get_rx_threshold(sky2);
1444         if (thresh > 0x1ff)
1445                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1446         else {
1447                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1448                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1449         }
1450
1451         /* Tell chip about available buffers */
1452         sky2_rx_update(sky2, rxq);
1453
1454         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1455             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1456                 /*
1457                  * Disable flushing of non ASF packets;
1458                  * must be done after initializing the BMUs;
1459                  * drivers without ASF support should do this too, otherwise
1460                  * it may happen that they cannot run on ASF devices;
1461                  * remember that the MAC FIFO isn't reset during initialization.
1462                  */
1463                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1464         }
1465
1466         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1467                 /* Enable RX Home Address & Routing Header checksum fix */
1468                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1469                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1470
1471                 /* Enable TX Home Address & Routing Header checksum fix */
1472                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1473                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1474         }
1475 }
1476
1477 static int sky2_alloc_buffers(struct sky2_port *sky2)
1478 {
1479         struct sky2_hw *hw = sky2->hw;
1480
1481         /* must be power of 2 */
1482         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1483                                            sky2->tx_ring_size *
1484                                            sizeof(struct sky2_tx_le),
1485                                            &sky2->tx_le_map);
1486         if (!sky2->tx_le)
1487                 goto nomem;
1488
1489         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1490                                 GFP_KERNEL);
1491         if (!sky2->tx_ring)
1492                 goto nomem;
1493
1494         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1495                                            &sky2->rx_le_map);
1496         if (!sky2->rx_le)
1497                 goto nomem;
1498         memset(sky2->rx_le, 0, RX_LE_BYTES);
1499
1500         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1501                                 GFP_KERNEL);
1502         if (!sky2->rx_ring)
1503                 goto nomem;
1504
1505         return sky2_alloc_rx_skbs(sky2);
1506 nomem:
1507         return -ENOMEM;
1508 }
1509
1510 static void sky2_free_buffers(struct sky2_port *sky2)
1511 {
1512         struct sky2_hw *hw = sky2->hw;
1513
1514         sky2_rx_clean(sky2);
1515
1516         if (sky2->rx_le) {
1517                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1518                                     sky2->rx_le, sky2->rx_le_map);
1519                 sky2->rx_le = NULL;
1520         }
1521         if (sky2->tx_le) {
1522                 pci_free_consistent(hw->pdev,
1523                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1524                                     sky2->tx_le, sky2->tx_le_map);
1525                 sky2->tx_le = NULL;
1526         }
1527         kfree(sky2->tx_ring);
1528         kfree(sky2->rx_ring);
1529
1530         sky2->tx_ring = NULL;
1531         sky2->rx_ring = NULL;
1532 }
1533
1534 static void sky2_hw_up(struct sky2_port *sky2)
1535 {
1536         struct sky2_hw *hw = sky2->hw;
1537         unsigned port = sky2->port;
1538         u32 ramsize;
1539         int cap;
1540         struct net_device *otherdev = hw->dev[sky2->port^1];
1541
1542         tx_init(sky2);
1543
1544         /*
1545          * On dual port PCI-X card, there is an problem where status
1546          * can be received out of order due to split transactions
1547          */
1548         if (otherdev && netif_running(otherdev) &&
1549             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1550                 u16 cmd;
1551
1552                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1553                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1554                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1555         }
1556
1557         sky2_mac_init(hw, port);
1558
1559         /* Register is number of 4K blocks on internal RAM buffer. */
1560         ramsize = sky2_read8(hw, B2_E_0) * 4;
1561         if (ramsize > 0) {
1562                 u32 rxspace;
1563
1564                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1565                 if (ramsize < 16)
1566                         rxspace = ramsize / 2;
1567                 else
1568                         rxspace = 8 + (2*(ramsize - 16))/3;
1569
1570                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1571                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1572
1573                 /* Make sure SyncQ is disabled */
1574                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1575                             RB_RST_SET);
1576         }
1577
1578         sky2_qset(hw, txqaddr[port]);
1579
1580         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1581         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1582                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1583
1584         /* Set almost empty threshold */
1585         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1586             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1587                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1588
1589         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1590                            sky2->tx_ring_size - 1);
1591
1592 #ifdef SKY2_VLAN_TAG_USED
1593         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1594 #endif
1595
1596         sky2_rx_start(sky2);
1597 }
1598
1599 /* Bring up network interface. */
1600 static int sky2_up(struct net_device *dev)
1601 {
1602         struct sky2_port *sky2 = netdev_priv(dev);
1603         struct sky2_hw *hw = sky2->hw;
1604         unsigned port = sky2->port;
1605         u32 imask;
1606         int err;
1607
1608         netif_carrier_off(dev);
1609
1610         err = sky2_alloc_buffers(sky2);
1611         if (err)
1612                 goto err_out;
1613
1614         sky2_hw_up(sky2);
1615
1616         /* Enable interrupts from phy/mac for port */
1617         imask = sky2_read32(hw, B0_IMSK);
1618         imask |= portirq_msk[port];
1619         sky2_write32(hw, B0_IMSK, imask);
1620         sky2_read32(hw, B0_IMSK);
1621
1622         netif_info(sky2, ifup, dev, "enabling interface\n");
1623
1624         return 0;
1625
1626 err_out:
1627         sky2_free_buffers(sky2);
1628         return err;
1629 }
1630
1631 /* Modular subtraction in ring */
1632 static inline int tx_inuse(const struct sky2_port *sky2)
1633 {
1634         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1635 }
1636
1637 /* Number of list elements available for next tx */
1638 static inline int tx_avail(const struct sky2_port *sky2)
1639 {
1640         return sky2->tx_pending - tx_inuse(sky2);
1641 }
1642
1643 /* Estimate of number of transmit list elements required */
1644 static unsigned tx_le_req(const struct sk_buff *skb)
1645 {
1646         unsigned count;
1647
1648         count = (skb_shinfo(skb)->nr_frags + 1)
1649                 * (sizeof(dma_addr_t) / sizeof(u32));
1650
1651         if (skb_is_gso(skb))
1652                 ++count;
1653         else if (sizeof(dma_addr_t) == sizeof(u32))
1654                 ++count;        /* possible vlan */
1655
1656         if (skb->ip_summed == CHECKSUM_PARTIAL)
1657                 ++count;
1658
1659         return count;
1660 }
1661
1662 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1663 {
1664         if (re->flags & TX_MAP_SINGLE)
1665                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1666                                  pci_unmap_len(re, maplen),
1667                                  PCI_DMA_TODEVICE);
1668         else if (re->flags & TX_MAP_PAGE)
1669                 pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1670                                pci_unmap_len(re, maplen),
1671                                PCI_DMA_TODEVICE);
1672         re->flags = 0;
1673 }
1674
1675 /*
1676  * Put one packet in ring for transmit.
1677  * A single packet can generate multiple list elements, and
1678  * the number of ring elements will probably be less than the number
1679  * of list elements used.
1680  */
1681 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1682                                    struct net_device *dev)
1683 {
1684         struct sky2_port *sky2 = netdev_priv(dev);
1685         struct sky2_hw *hw = sky2->hw;
1686         struct sky2_tx_le *le = NULL;
1687         struct tx_ring_info *re;
1688         unsigned i, len;
1689         dma_addr_t mapping;
1690         u32 upper;
1691         u16 slot;
1692         u16 mss;
1693         u8 ctrl;
1694
1695         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1696                 return NETDEV_TX_BUSY;
1697
1698         len = skb_headlen(skb);
1699         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1700
1701         if (pci_dma_mapping_error(hw->pdev, mapping))
1702                 goto mapping_error;
1703
1704         slot = sky2->tx_prod;
1705         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1706                      "tx queued, slot %u, len %d\n", slot, skb->len);
1707
1708         /* Send high bits if needed */
1709         upper = upper_32_bits(mapping);
1710         if (upper != sky2->tx_last_upper) {
1711                 le = get_tx_le(sky2, &slot);
1712                 le->addr = cpu_to_le32(upper);
1713                 sky2->tx_last_upper = upper;
1714                 le->opcode = OP_ADDR64 | HW_OWNER;
1715         }
1716
1717         /* Check for TCP Segmentation Offload */
1718         mss = skb_shinfo(skb)->gso_size;
1719         if (mss != 0) {
1720
1721                 if (!(hw->flags & SKY2_HW_NEW_LE))
1722                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1723
1724                 if (mss != sky2->tx_last_mss) {
1725                         le = get_tx_le(sky2, &slot);
1726                         le->addr = cpu_to_le32(mss);
1727
1728                         if (hw->flags & SKY2_HW_NEW_LE)
1729                                 le->opcode = OP_MSS | HW_OWNER;
1730                         else
1731                                 le->opcode = OP_LRGLEN | HW_OWNER;
1732                         sky2->tx_last_mss = mss;
1733                 }
1734         }
1735
1736         ctrl = 0;
1737 #ifdef SKY2_VLAN_TAG_USED
1738         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1739         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1740                 if (!le) {
1741                         le = get_tx_le(sky2, &slot);
1742                         le->addr = 0;
1743                         le->opcode = OP_VLAN|HW_OWNER;
1744                 } else
1745                         le->opcode |= OP_VLAN;
1746                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1747                 ctrl |= INS_VLAN;
1748         }
1749 #endif
1750
1751         /* Handle TCP checksum offload */
1752         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1753                 /* On Yukon EX (some versions) encoding change. */
1754                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1755                         ctrl |= CALSUM; /* auto checksum */
1756                 else {
1757                         const unsigned offset = skb_transport_offset(skb);
1758                         u32 tcpsum;
1759
1760                         tcpsum = offset << 16;                  /* sum start */
1761                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1762
1763                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1764                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1765                                 ctrl |= UDPTCP;
1766
1767                         if (tcpsum != sky2->tx_tcpsum) {
1768                                 sky2->tx_tcpsum = tcpsum;
1769
1770                                 le = get_tx_le(sky2, &slot);
1771                                 le->addr = cpu_to_le32(tcpsum);
1772                                 le->length = 0; /* initial checksum value */
1773                                 le->ctrl = 1;   /* one packet */
1774                                 le->opcode = OP_TCPLISW | HW_OWNER;
1775                         }
1776                 }
1777         }
1778
1779         re = sky2->tx_ring + slot;
1780         re->flags = TX_MAP_SINGLE;
1781         pci_unmap_addr_set(re, mapaddr, mapping);
1782         pci_unmap_len_set(re, maplen, len);
1783
1784         le = get_tx_le(sky2, &slot);
1785         le->addr = cpu_to_le32(lower_32_bits(mapping));
1786         le->length = cpu_to_le16(len);
1787         le->ctrl = ctrl;
1788         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1789
1790
1791         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1792                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1793
1794                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1795                                        frag->size, PCI_DMA_TODEVICE);
1796
1797                 if (pci_dma_mapping_error(hw->pdev, mapping))
1798                         goto mapping_unwind;
1799
1800                 upper = upper_32_bits(mapping);
1801                 if (upper != sky2->tx_last_upper) {
1802                         le = get_tx_le(sky2, &slot);
1803                         le->addr = cpu_to_le32(upper);
1804                         sky2->tx_last_upper = upper;
1805                         le->opcode = OP_ADDR64 | HW_OWNER;
1806                 }
1807
1808                 re = sky2->tx_ring + slot;
1809                 re->flags = TX_MAP_PAGE;
1810                 pci_unmap_addr_set(re, mapaddr, mapping);
1811                 pci_unmap_len_set(re, maplen, frag->size);
1812
1813                 le = get_tx_le(sky2, &slot);
1814                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1815                 le->length = cpu_to_le16(frag->size);
1816                 le->ctrl = ctrl;
1817                 le->opcode = OP_BUFFER | HW_OWNER;
1818         }
1819
1820         re->skb = skb;
1821         le->ctrl |= EOP;
1822
1823         sky2->tx_prod = slot;
1824
1825         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1826                 netif_stop_queue(dev);
1827
1828         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1829
1830         return NETDEV_TX_OK;
1831
1832 mapping_unwind:
1833         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1834                 re = sky2->tx_ring + i;
1835
1836                 sky2_tx_unmap(hw->pdev, re);
1837         }
1838
1839 mapping_error:
1840         if (net_ratelimit())
1841                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1842         dev_kfree_skb(skb);
1843         return NETDEV_TX_OK;
1844 }
1845
1846 /*
1847  * Free ring elements from starting at tx_cons until "done"
1848  *
1849  * NB:
1850  *  1. The hardware will tell us about partial completion of multi-part
1851  *     buffers so make sure not to free skb to early.
1852  *  2. This may run in parallel start_xmit because the it only
1853  *     looks at the tail of the queue of FIFO (tx_cons), not
1854  *     the head (tx_prod)
1855  */
1856 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1857 {
1858         struct net_device *dev = sky2->netdev;
1859         unsigned idx;
1860
1861         BUG_ON(done >= sky2->tx_ring_size);
1862
1863         for (idx = sky2->tx_cons; idx != done;
1864              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1865                 struct tx_ring_info *re = sky2->tx_ring + idx;
1866                 struct sk_buff *skb = re->skb;
1867
1868                 sky2_tx_unmap(sky2->hw->pdev, re);
1869
1870                 if (skb) {
1871                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
1872                                      "tx done %u\n", idx);
1873
1874                         dev->stats.tx_packets++;
1875                         dev->stats.tx_bytes += skb->len;
1876
1877                         re->skb = NULL;
1878                         dev_kfree_skb_any(skb);
1879
1880                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1881                 }
1882         }
1883
1884         sky2->tx_cons = idx;
1885         smp_mb();
1886 }
1887
1888 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1889 {
1890         /* Disable Force Sync bit and Enable Alloc bit */
1891         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1892                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1893
1894         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1895         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1896         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1897
1898         /* Reset the PCI FIFO of the async Tx queue */
1899         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1900                      BMU_RST_SET | BMU_FIFO_RST);
1901
1902         /* Reset the Tx prefetch units */
1903         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1904                      PREF_UNIT_RST_SET);
1905
1906         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1907         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1908 }
1909
1910 static void sky2_hw_down(struct sky2_port *sky2)
1911 {
1912         struct sky2_hw *hw = sky2->hw;
1913         unsigned port = sky2->port;
1914         u16 ctrl;
1915
1916         /* Force flow control off */
1917         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1918
1919         /* Stop transmitter */
1920         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1921         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1922
1923         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1924                      RB_RST_SET | RB_DIS_OP_MD);
1925
1926         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1927         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1928         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1929
1930         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1931
1932         /* Workaround shared GMAC reset */
1933         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1934               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1935                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1936
1937         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1938
1939         /* Force any delayed status interrrupt and NAPI */
1940         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1941         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1942         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1943         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1944
1945         sky2_rx_stop(sky2);
1946
1947         spin_lock_bh(&sky2->phy_lock);
1948         sky2_phy_power_down(hw, port);
1949         spin_unlock_bh(&sky2->phy_lock);
1950
1951         sky2_tx_reset(hw, port);
1952
1953         /* Free any pending frames stuck in HW queue */
1954         sky2_tx_complete(sky2, sky2->tx_prod);
1955 }
1956
1957 /* Network shutdown */
1958 static int sky2_down(struct net_device *dev)
1959 {
1960         struct sky2_port *sky2 = netdev_priv(dev);
1961         struct sky2_hw *hw = sky2->hw;
1962
1963         /* Never really got started! */
1964         if (!sky2->tx_le)
1965                 return 0;
1966
1967         netif_info(sky2, ifdown, dev, "disabling interface\n");
1968
1969         /* Disable port IRQ */
1970         sky2_write32(hw, B0_IMSK,
1971                      sky2_read32(hw, B0_IMSK) & ~portirq_msk[sky2->port]);
1972         sky2_read32(hw, B0_IMSK);
1973
1974         synchronize_irq(hw->pdev->irq);
1975         napi_synchronize(&hw->napi);
1976
1977         sky2_hw_down(sky2);
1978
1979         sky2_free_buffers(sky2);
1980
1981         return 0;
1982 }
1983
1984 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1985 {
1986         if (hw->flags & SKY2_HW_FIBRE_PHY)
1987                 return SPEED_1000;
1988
1989         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1990                 if (aux & PHY_M_PS_SPEED_100)
1991                         return SPEED_100;
1992                 else
1993                         return SPEED_10;
1994         }
1995
1996         switch (aux & PHY_M_PS_SPEED_MSK) {
1997         case PHY_M_PS_SPEED_1000:
1998                 return SPEED_1000;
1999         case PHY_M_PS_SPEED_100:
2000                 return SPEED_100;
2001         default:
2002                 return SPEED_10;
2003         }
2004 }
2005
2006 static void sky2_link_up(struct sky2_port *sky2)
2007 {
2008         struct sky2_hw *hw = sky2->hw;
2009         unsigned port = sky2->port;
2010         u16 reg;
2011         static const char *fc_name[] = {
2012                 [FC_NONE]       = "none",
2013                 [FC_TX]         = "tx",
2014                 [FC_RX]         = "rx",
2015                 [FC_BOTH]       = "both",
2016         };
2017
2018         /* enable Rx/Tx */
2019         reg = gma_read16(hw, port, GM_GP_CTRL);
2020         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2021         gma_write16(hw, port, GM_GP_CTRL, reg);
2022
2023         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2024
2025         netif_carrier_on(sky2->netdev);
2026
2027         mod_timer(&hw->watchdog_timer, jiffies + 1);
2028
2029         /* Turn on link LED */
2030         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2031                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2032
2033         netif_info(sky2, link, sky2->netdev,
2034                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2035                    sky2->speed,
2036                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2037                    fc_name[sky2->flow_status]);
2038 }
2039
2040 static void sky2_link_down(struct sky2_port *sky2)
2041 {
2042         struct sky2_hw *hw = sky2->hw;
2043         unsigned port = sky2->port;
2044         u16 reg;
2045
2046         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2047
2048         reg = gma_read16(hw, port, GM_GP_CTRL);
2049         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2050         gma_write16(hw, port, GM_GP_CTRL, reg);
2051
2052         netif_carrier_off(sky2->netdev);
2053
2054         /* Turn off link LED */
2055         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2056
2057         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2058
2059         sky2_phy_init(hw, port);
2060 }
2061
2062 static enum flow_control sky2_flow(int rx, int tx)
2063 {
2064         if (rx)
2065                 return tx ? FC_BOTH : FC_RX;
2066         else
2067                 return tx ? FC_TX : FC_NONE;
2068 }
2069
2070 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2071 {
2072         struct sky2_hw *hw = sky2->hw;
2073         unsigned port = sky2->port;
2074         u16 advert, lpa;
2075
2076         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2077         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2078         if (lpa & PHY_M_AN_RF) {
2079                 netdev_err(sky2->netdev, "remote fault\n");
2080                 return -1;
2081         }
2082
2083         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2084                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2085                 return -1;
2086         }
2087
2088         sky2->speed = sky2_phy_speed(hw, aux);
2089         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2090
2091         /* Since the pause result bits seem to in different positions on
2092          * different chips. look at registers.
2093          */
2094         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2095                 /* Shift for bits in fiber PHY */
2096                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2097                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2098
2099                 if (advert & ADVERTISE_1000XPAUSE)
2100                         advert |= ADVERTISE_PAUSE_CAP;
2101                 if (advert & ADVERTISE_1000XPSE_ASYM)
2102                         advert |= ADVERTISE_PAUSE_ASYM;
2103                 if (lpa & LPA_1000XPAUSE)
2104                         lpa |= LPA_PAUSE_CAP;
2105                 if (lpa & LPA_1000XPAUSE_ASYM)
2106                         lpa |= LPA_PAUSE_ASYM;
2107         }
2108
2109         sky2->flow_status = FC_NONE;
2110         if (advert & ADVERTISE_PAUSE_CAP) {
2111                 if (lpa & LPA_PAUSE_CAP)
2112                         sky2->flow_status = FC_BOTH;
2113                 else if (advert & ADVERTISE_PAUSE_ASYM)
2114                         sky2->flow_status = FC_RX;
2115         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2116                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2117                         sky2->flow_status = FC_TX;
2118         }
2119
2120         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2121             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2122                 sky2->flow_status = FC_NONE;
2123
2124         if (sky2->flow_status & FC_TX)
2125                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2126         else
2127                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2128
2129         return 0;
2130 }
2131
2132 /* Interrupt from PHY */
2133 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2134 {
2135         struct net_device *dev = hw->dev[port];
2136         struct sky2_port *sky2 = netdev_priv(dev);
2137         u16 istatus, phystat;
2138
2139         if (!netif_running(dev))
2140                 return;
2141
2142         spin_lock(&sky2->phy_lock);
2143         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2144         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2145
2146         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2147                    istatus, phystat);
2148
2149         if (istatus & PHY_M_IS_AN_COMPL) {
2150                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2151                     !netif_carrier_ok(dev))
2152                         sky2_link_up(sky2);
2153                 goto out;
2154         }
2155
2156         if (istatus & PHY_M_IS_LSP_CHANGE)
2157                 sky2->speed = sky2_phy_speed(hw, phystat);
2158
2159         if (istatus & PHY_M_IS_DUP_CHANGE)
2160                 sky2->duplex =
2161                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2162
2163         if (istatus & PHY_M_IS_LST_CHANGE) {
2164                 if (phystat & PHY_M_PS_LINK_UP)
2165                         sky2_link_up(sky2);
2166                 else
2167                         sky2_link_down(sky2);
2168         }
2169 out:
2170         spin_unlock(&sky2->phy_lock);
2171 }
2172
2173 /* Special quick link interrupt (Yukon-2 Optima only) */
2174 static void sky2_qlink_intr(struct sky2_hw *hw)
2175 {
2176         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2177         u32 imask;
2178         u16 phy;
2179
2180         /* disable irq */
2181         imask = sky2_read32(hw, B0_IMSK);
2182         imask &= ~Y2_IS_PHY_QLNK;
2183         sky2_write32(hw, B0_IMSK, imask);
2184
2185         /* reset PHY Link Detect */
2186         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2187         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2188         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2189         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2190
2191         sky2_link_up(sky2);
2192 }
2193
2194 /* Transmit timeout is only called if we are running, carrier is up
2195  * and tx queue is full (stopped).
2196  */
2197 static void sky2_tx_timeout(struct net_device *dev)
2198 {
2199         struct sky2_port *sky2 = netdev_priv(dev);
2200         struct sky2_hw *hw = sky2->hw;
2201
2202         netif_err(sky2, timer, dev, "tx timeout\n");
2203
2204         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2205                       sky2->tx_cons, sky2->tx_prod,
2206                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2207                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2208
2209         /* can't restart safely under softirq */
2210         schedule_work(&hw->restart_work);
2211 }
2212
2213 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2214 {
2215         struct sky2_port *sky2 = netdev_priv(dev);
2216         struct sky2_hw *hw = sky2->hw;
2217         unsigned port = sky2->port;
2218         int err;
2219         u16 ctl, mode;
2220         u32 imask;
2221
2222         /* MTU size outside the spec */
2223         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2224                 return -EINVAL;
2225
2226         /* MTU > 1500 on yukon FE and FE+ not allowed */
2227         if (new_mtu > ETH_DATA_LEN &&
2228             (hw->chip_id == CHIP_ID_YUKON_FE ||
2229              hw->chip_id == CHIP_ID_YUKON_FE_P))
2230                 return -EINVAL;
2231
2232         /* TSO, etc on Yukon Ultra and MTU > 1500 not supported */
2233         if (new_mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U)
2234                 dev->features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
2235
2236         if (!netif_running(dev)) {
2237                 dev->mtu = new_mtu;
2238                 return 0;
2239         }
2240
2241         imask = sky2_read32(hw, B0_IMSK);
2242         sky2_write32(hw, B0_IMSK, 0);
2243
2244         dev->trans_start = jiffies;     /* prevent tx timeout */
2245         netif_stop_queue(dev);
2246         napi_disable(&hw->napi);
2247
2248         synchronize_irq(hw->pdev->irq);
2249
2250         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2251                 sky2_set_tx_stfwd(hw, port);
2252
2253         ctl = gma_read16(hw, port, GM_GP_CTRL);
2254         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2255         sky2_rx_stop(sky2);
2256         sky2_rx_clean(sky2);
2257
2258         dev->mtu = new_mtu;
2259
2260         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2261                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2262
2263         if (dev->mtu > ETH_DATA_LEN)
2264                 mode |= GM_SMOD_JUMBO_ENA;
2265
2266         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2267
2268         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2269
2270         err = sky2_alloc_rx_skbs(sky2);
2271         if (!err)
2272                 sky2_rx_start(sky2);
2273         else
2274                 sky2_rx_clean(sky2);
2275         sky2_write32(hw, B0_IMSK, imask);
2276
2277         sky2_read32(hw, B0_Y2_SP_LISR);
2278         napi_enable(&hw->napi);
2279
2280         if (err)
2281                 dev_close(dev);
2282         else {
2283                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2284
2285                 netif_wake_queue(dev);
2286         }
2287
2288         return err;
2289 }
2290
2291 /* For small just reuse existing skb for next receive */
2292 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2293                                     const struct rx_ring_info *re,
2294                                     unsigned length)
2295 {
2296         struct sk_buff *skb;
2297
2298         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2299         if (likely(skb)) {
2300                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2301                                             length, PCI_DMA_FROMDEVICE);
2302                 skb_copy_from_linear_data(re->skb, skb->data, length);
2303                 skb->ip_summed = re->skb->ip_summed;
2304                 skb->csum = re->skb->csum;
2305                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2306                                                length, PCI_DMA_FROMDEVICE);
2307                 re->skb->ip_summed = CHECKSUM_NONE;
2308                 skb_put(skb, length);
2309         }
2310         return skb;
2311 }
2312
2313 /* Adjust length of skb with fragments to match received data */
2314 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2315                           unsigned int length)
2316 {
2317         int i, num_frags;
2318         unsigned int size;
2319
2320         /* put header into skb */
2321         size = min(length, hdr_space);
2322         skb->tail += size;
2323         skb->len += size;
2324         length -= size;
2325
2326         num_frags = skb_shinfo(skb)->nr_frags;
2327         for (i = 0; i < num_frags; i++) {
2328                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2329
2330                 if (length == 0) {
2331                         /* don't need this page */
2332                         __free_page(frag->page);
2333                         --skb_shinfo(skb)->nr_frags;
2334                 } else {
2335                         size = min(length, (unsigned) PAGE_SIZE);
2336
2337                         frag->size = size;
2338                         skb->data_len += size;
2339                         skb->truesize += size;
2340                         skb->len += size;
2341                         length -= size;
2342                 }
2343         }
2344 }
2345
2346 /* Normal packet - take skb from ring element and put in a new one  */
2347 static struct sk_buff *receive_new(struct sky2_port *sky2,
2348                                    struct rx_ring_info *re,
2349                                    unsigned int length)
2350 {
2351         struct sk_buff *skb;
2352         struct rx_ring_info nre;
2353         unsigned hdr_space = sky2->rx_data_size;
2354
2355         nre.skb = sky2_rx_alloc(sky2);
2356         if (unlikely(!nre.skb))
2357                 goto nobuf;
2358
2359         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2360                 goto nomap;
2361
2362         skb = re->skb;
2363         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2364         prefetch(skb->data);
2365         *re = nre;
2366
2367         if (skb_shinfo(skb)->nr_frags)
2368                 skb_put_frags(skb, hdr_space, length);
2369         else
2370                 skb_put(skb, length);
2371         return skb;
2372
2373 nomap:
2374         dev_kfree_skb(nre.skb);
2375 nobuf:
2376         return NULL;
2377 }
2378
2379 /*
2380  * Receive one packet.
2381  * For larger packets, get new buffer.
2382  */
2383 static struct sk_buff *sky2_receive(struct net_device *dev,
2384                                     u16 length, u32 status)
2385 {
2386         struct sky2_port *sky2 = netdev_priv(dev);
2387         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2388         struct sk_buff *skb = NULL;
2389         u16 count = (status & GMR_FS_LEN) >> 16;
2390
2391 #ifdef SKY2_VLAN_TAG_USED
2392         /* Account for vlan tag */
2393         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2394                 count -= VLAN_HLEN;
2395 #endif
2396
2397         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2398                      "rx slot %u status 0x%x len %d\n",
2399                      sky2->rx_next, status, length);
2400
2401         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2402         prefetch(sky2->rx_ring + sky2->rx_next);
2403
2404         /* This chip has hardware problems that generates bogus status.
2405          * So do only marginal checking and expect higher level protocols
2406          * to handle crap frames.
2407          */
2408         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2409             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2410             length != count)
2411                 goto okay;
2412
2413         if (status & GMR_FS_ANY_ERR)
2414                 goto error;
2415
2416         if (!(status & GMR_FS_RX_OK))
2417                 goto resubmit;
2418
2419         /* if length reported by DMA does not match PHY, packet was truncated */
2420         if (length != count)
2421                 goto len_error;
2422
2423 okay:
2424         if (length < copybreak)
2425                 skb = receive_copy(sky2, re, length);
2426         else
2427                 skb = receive_new(sky2, re, length);
2428
2429         dev->stats.rx_dropped += (skb == NULL);
2430
2431 resubmit:
2432         sky2_rx_submit(sky2, re);
2433
2434         return skb;
2435
2436 len_error:
2437         /* Truncation of overlength packets
2438            causes PHY length to not match MAC length */
2439         ++dev->stats.rx_length_errors;
2440         if (net_ratelimit())
2441                 netif_info(sky2, rx_err, dev,
2442                            "rx length error: status %#x length %d\n",
2443                            status, length);
2444         goto resubmit;
2445
2446 error:
2447         ++dev->stats.rx_errors;
2448         if (status & GMR_FS_RX_FF_OV) {
2449                 dev->stats.rx_over_errors++;
2450                 goto resubmit;
2451         }
2452
2453         if (net_ratelimit())
2454                 netif_info(sky2, rx_err, dev,
2455                            "rx error, status 0x%x length %d\n", status, length);
2456
2457         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2458                 dev->stats.rx_length_errors++;
2459         if (status & GMR_FS_FRAGMENT)
2460                 dev->stats.rx_frame_errors++;
2461         if (status & GMR_FS_CRC_ERR)
2462                 dev->stats.rx_crc_errors++;
2463
2464         goto resubmit;
2465 }
2466
2467 /* Transmit complete */
2468 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2469 {
2470         struct sky2_port *sky2 = netdev_priv(dev);
2471
2472         if (netif_running(dev)) {
2473                 sky2_tx_complete(sky2, last);
2474
2475                 /* Wake unless it's detached, and called e.g. from sky2_down() */
2476                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2477                         netif_wake_queue(dev);
2478         }
2479 }
2480
2481 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2482                                u32 status, struct sk_buff *skb)
2483 {
2484 #ifdef SKY2_VLAN_TAG_USED
2485         u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2486         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2487                 if (skb->ip_summed == CHECKSUM_NONE)
2488                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2489                 else
2490                         vlan_gro_receive(&sky2->hw->napi, sky2->vlgrp,
2491                                          vlan_tag, skb);
2492                 return;
2493         }
2494 #endif
2495         if (skb->ip_summed == CHECKSUM_NONE)
2496                 netif_receive_skb(skb);
2497         else
2498                 napi_gro_receive(&sky2->hw->napi, skb);
2499 }
2500
2501 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2502                                 unsigned packets, unsigned bytes)
2503 {
2504         if (packets) {
2505                 struct net_device *dev = hw->dev[port];
2506
2507                 dev->stats.rx_packets += packets;
2508                 dev->stats.rx_bytes += bytes;
2509                 dev->last_rx = jiffies;
2510                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2511         }
2512 }
2513
2514 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2515 {
2516         /* If this happens then driver assuming wrong format for chip type */
2517         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2518
2519         /* Both checksum counters are programmed to start at
2520          * the same offset, so unless there is a problem they
2521          * should match. This failure is an early indication that
2522          * hardware receive checksumming won't work.
2523          */
2524         if (likely((u16)(status >> 16) == (u16)status)) {
2525                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2526                 skb->ip_summed = CHECKSUM_COMPLETE;
2527                 skb->csum = le16_to_cpu(status);
2528         } else {
2529                 dev_notice(&sky2->hw->pdev->dev,
2530                            "%s: receive checksum problem (status = %#x)\n",
2531                            sky2->netdev->name, status);
2532
2533                 /* Disable checksum offload */
2534                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2535                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2536                              BMU_DIS_RX_CHKSUM);
2537         }
2538 }
2539
2540 /* Process status response ring */
2541 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2542 {
2543         int work_done = 0;
2544         unsigned int total_bytes[2] = { 0 };
2545         unsigned int total_packets[2] = { 0 };
2546
2547         rmb();
2548         do {
2549                 struct sky2_port *sky2;
2550                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2551                 unsigned port;
2552                 struct net_device *dev;
2553                 struct sk_buff *skb;
2554                 u32 status;
2555                 u16 length;
2556                 u8 opcode = le->opcode;
2557
2558                 if (!(opcode & HW_OWNER))
2559                         break;
2560
2561                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2562
2563                 port = le->css & CSS_LINK_BIT;
2564                 dev = hw->dev[port];
2565                 sky2 = netdev_priv(dev);
2566                 length = le16_to_cpu(le->length);
2567                 status = le32_to_cpu(le->status);
2568
2569                 le->opcode = 0;
2570                 switch (opcode & ~HW_OWNER) {
2571                 case OP_RXSTAT:
2572                         total_packets[port]++;
2573                         total_bytes[port] += length;
2574
2575                         skb = sky2_receive(dev, length, status);
2576                         if (!skb)
2577                                 break;
2578
2579                         /* This chip reports checksum status differently */
2580                         if (hw->flags & SKY2_HW_NEW_LE) {
2581                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2582                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2583                                     (le->css & CSS_TCPUDPCSOK))
2584                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2585                                 else
2586                                         skb->ip_summed = CHECKSUM_NONE;
2587                         }
2588
2589                         skb->protocol = eth_type_trans(skb, dev);
2590
2591                         sky2_skb_rx(sky2, status, skb);
2592
2593                         /* Stop after net poll weight */
2594                         if (++work_done >= to_do)
2595                                 goto exit_loop;
2596                         break;
2597
2598 #ifdef SKY2_VLAN_TAG_USED
2599                 case OP_RXVLAN:
2600                         sky2->rx_tag = length;
2601                         break;
2602
2603                 case OP_RXCHKSVLAN:
2604                         sky2->rx_tag = length;
2605                         /* fall through */
2606 #endif
2607                 case OP_RXCHKS:
2608                         if (likely(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2609                                 sky2_rx_checksum(sky2, status);
2610                         break;
2611
2612                 case OP_TXINDEXLE:
2613                         /* TX index reports status for both ports */
2614                         sky2_tx_done(hw->dev[0], status & 0xfff);
2615                         if (hw->dev[1])
2616                                 sky2_tx_done(hw->dev[1],
2617                                      ((status >> 24) & 0xff)
2618                                              | (u16)(length & 0xf) << 8);
2619                         break;
2620
2621                 default:
2622                         if (net_ratelimit())
2623                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2624                 }
2625         } while (hw->st_idx != idx);
2626
2627         /* Fully processed status ring so clear irq */
2628         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2629
2630 exit_loop:
2631         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2632         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2633
2634         return work_done;
2635 }
2636
2637 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2638 {
2639         struct net_device *dev = hw->dev[port];
2640
2641         if (net_ratelimit())
2642                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2643
2644         if (status & Y2_IS_PAR_RD1) {
2645                 if (net_ratelimit())
2646                         netdev_err(dev, "ram data read parity error\n");
2647                 /* Clear IRQ */
2648                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2649         }
2650
2651         if (status & Y2_IS_PAR_WR1) {
2652                 if (net_ratelimit())
2653                         netdev_err(dev, "ram data write parity error\n");
2654
2655                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2656         }
2657
2658         if (status & Y2_IS_PAR_MAC1) {
2659                 if (net_ratelimit())
2660                         netdev_err(dev, "MAC parity error\n");
2661                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2662         }
2663
2664         if (status & Y2_IS_PAR_RX1) {
2665                 if (net_ratelimit())
2666                         netdev_err(dev, "RX parity error\n");
2667                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2668         }
2669
2670         if (status & Y2_IS_TCP_TXA1) {
2671                 if (net_ratelimit())
2672                         netdev_err(dev, "TCP segmentation error\n");
2673                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2674         }
2675 }
2676
2677 static void sky2_hw_intr(struct sky2_hw *hw)
2678 {
2679         struct pci_dev *pdev = hw->pdev;
2680         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2681         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2682
2683         status &= hwmsk;
2684
2685         if (status & Y2_IS_TIST_OV)
2686                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2687
2688         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2689                 u16 pci_err;
2690
2691                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2692                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2693                 if (net_ratelimit())
2694                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2695                                 pci_err);
2696
2697                 sky2_pci_write16(hw, PCI_STATUS,
2698                                       pci_err | PCI_STATUS_ERROR_BITS);
2699                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2700         }
2701
2702         if (status & Y2_IS_PCI_EXP) {
2703                 /* PCI-Express uncorrectable Error occurred */
2704                 u32 err;
2705
2706                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2707                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2708                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2709                              0xfffffffful);
2710                 if (net_ratelimit())
2711                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2712
2713                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2714                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2715         }
2716
2717         if (status & Y2_HWE_L1_MASK)
2718                 sky2_hw_error(hw, 0, status);
2719         status >>= 8;
2720         if (status & Y2_HWE_L1_MASK)
2721                 sky2_hw_error(hw, 1, status);
2722 }
2723
2724 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2725 {
2726         struct net_device *dev = hw->dev[port];
2727         struct sky2_port *sky2 = netdev_priv(dev);
2728         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2729
2730         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2731
2732         if (status & GM_IS_RX_CO_OV)
2733                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2734
2735         if (status & GM_IS_TX_CO_OV)
2736                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2737
2738         if (status & GM_IS_RX_FF_OR) {
2739                 ++dev->stats.rx_fifo_errors;
2740                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2741         }
2742
2743         if (status & GM_IS_TX_FF_UR) {
2744                 ++dev->stats.tx_fifo_errors;
2745                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2746         }
2747 }
2748
2749 /* This should never happen it is a bug. */
2750 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2751 {
2752         struct net_device *dev = hw->dev[port];
2753         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2754
2755         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2756                 dev->name, (unsigned) q, (unsigned) idx,
2757                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2758
2759         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2760 }
2761
2762 static int sky2_rx_hung(struct net_device *dev)
2763 {
2764         struct sky2_port *sky2 = netdev_priv(dev);
2765         struct sky2_hw *hw = sky2->hw;
2766         unsigned port = sky2->port;
2767         unsigned rxq = rxqaddr[port];
2768         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2769         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2770         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2771         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2772
2773         /* If idle and MAC or PCI is stuck */
2774         if (sky2->check.last == dev->last_rx &&
2775             ((mac_rp == sky2->check.mac_rp &&
2776               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2777              /* Check if the PCI RX hang */
2778              (fifo_rp == sky2->check.fifo_rp &&
2779               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2780                 netdev_printk(KERN_DEBUG, dev,
2781                               "hung mac %d:%d fifo %d (%d:%d)\n",
2782                               mac_lev, mac_rp, fifo_lev,
2783                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2784                 return 1;
2785         } else {
2786                 sky2->check.last = dev->last_rx;
2787                 sky2->check.mac_rp = mac_rp;
2788                 sky2->check.mac_lev = mac_lev;
2789                 sky2->check.fifo_rp = fifo_rp;
2790                 sky2->check.fifo_lev = fifo_lev;
2791                 return 0;
2792         }
2793 }
2794
2795 static void sky2_watchdog(unsigned long arg)
2796 {
2797         struct sky2_hw *hw = (struct sky2_hw *) arg;
2798
2799         /* Check for lost IRQ once a second */
2800         if (sky2_read32(hw, B0_ISRC)) {
2801                 napi_schedule(&hw->napi);
2802         } else {
2803                 int i, active = 0;
2804
2805                 for (i = 0; i < hw->ports; i++) {
2806                         struct net_device *dev = hw->dev[i];
2807                         if (!netif_running(dev))
2808                                 continue;
2809                         ++active;
2810
2811                         /* For chips with Rx FIFO, check if stuck */
2812                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2813                              sky2_rx_hung(dev)) {
2814                                 netdev_info(dev, "receiver hang detected\n");
2815                                 schedule_work(&hw->restart_work);
2816                                 return;
2817                         }
2818                 }
2819
2820                 if (active == 0)
2821                         return;
2822         }
2823
2824         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2825 }
2826
2827 /* Hardware/software error handling */
2828 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2829 {
2830         if (net_ratelimit())
2831                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2832
2833         if (status & Y2_IS_HW_ERR)
2834                 sky2_hw_intr(hw);
2835
2836         if (status & Y2_IS_IRQ_MAC1)
2837                 sky2_mac_intr(hw, 0);
2838
2839         if (status & Y2_IS_IRQ_MAC2)
2840                 sky2_mac_intr(hw, 1);
2841
2842         if (status & Y2_IS_CHK_RX1)
2843                 sky2_le_error(hw, 0, Q_R1);
2844
2845         if (status & Y2_IS_CHK_RX2)
2846                 sky2_le_error(hw, 1, Q_R2);
2847
2848         if (status & Y2_IS_CHK_TXA1)
2849                 sky2_le_error(hw, 0, Q_XA1);
2850
2851         if (status & Y2_IS_CHK_TXA2)
2852                 sky2_le_error(hw, 1, Q_XA2);
2853 }
2854
2855 static int sky2_poll(struct napi_struct *napi, int work_limit)
2856 {
2857         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2858         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2859         int work_done = 0;
2860         u16 idx;
2861
2862         if (unlikely(status & Y2_IS_ERROR))
2863                 sky2_err_intr(hw, status);
2864
2865         if (status & Y2_IS_IRQ_PHY1)
2866                 sky2_phy_intr(hw, 0);
2867
2868         if (status & Y2_IS_IRQ_PHY2)
2869                 sky2_phy_intr(hw, 1);
2870
2871         if (status & Y2_IS_PHY_QLNK)
2872                 sky2_qlink_intr(hw);
2873
2874         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2875                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2876
2877                 if (work_done >= work_limit)
2878                         goto done;
2879         }
2880
2881         napi_complete(napi);
2882         sky2_read32(hw, B0_Y2_SP_LISR);
2883 done:
2884
2885         return work_done;
2886 }
2887
2888 static irqreturn_t sky2_intr(int irq, void *dev_id)
2889 {
2890         struct sky2_hw *hw = dev_id;
2891         u32 status;
2892
2893         /* Reading this mask interrupts as side effect */
2894         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2895         if (status == 0 || status == ~0)
2896                 return IRQ_NONE;
2897
2898         prefetch(&hw->st_le[hw->st_idx]);
2899
2900         napi_schedule(&hw->napi);
2901
2902         return IRQ_HANDLED;
2903 }
2904
2905 #ifdef CONFIG_NET_POLL_CONTROLLER
2906 static void sky2_netpoll(struct net_device *dev)
2907 {
2908         struct sky2_port *sky2 = netdev_priv(dev);
2909
2910         napi_schedule(&sky2->hw->napi);
2911 }
2912 #endif
2913
2914 /* Chip internal frequency for clock calculations */
2915 static u32 sky2_mhz(const struct sky2_hw *hw)
2916 {
2917         switch (hw->chip_id) {
2918         case CHIP_ID_YUKON_EC:
2919         case CHIP_ID_YUKON_EC_U:
2920         case CHIP_ID_YUKON_EX:
2921         case CHIP_ID_YUKON_SUPR:
2922         case CHIP_ID_YUKON_UL_2:
2923         case CHIP_ID_YUKON_OPT:
2924                 return 125;
2925
2926         case CHIP_ID_YUKON_FE:
2927                 return 100;
2928
2929         case CHIP_ID_YUKON_FE_P:
2930                 return 50;
2931
2932         case CHIP_ID_YUKON_XL:
2933                 return 156;
2934
2935         default:
2936                 BUG();
2937         }
2938 }
2939
2940 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2941 {
2942         return sky2_mhz(hw) * us;
2943 }
2944
2945 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2946 {
2947         return clk / sky2_mhz(hw);
2948 }
2949
2950
2951 static int __devinit sky2_init(struct sky2_hw *hw)
2952 {
2953         u8 t8;
2954
2955         /* Enable all clocks and check for bad PCI access */
2956         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2957
2958         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2959
2960         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2961         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2962
2963         switch(hw->chip_id) {
2964         case CHIP_ID_YUKON_XL:
2965                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2966                 break;
2967
2968         case CHIP_ID_YUKON_EC_U:
2969                 hw->flags = SKY2_HW_GIGABIT
2970                         | SKY2_HW_NEWER_PHY
2971                         | SKY2_HW_ADV_POWER_CTL;
2972                 break;
2973
2974         case CHIP_ID_YUKON_EX:
2975                 hw->flags = SKY2_HW_GIGABIT
2976                         | SKY2_HW_NEWER_PHY
2977                         | SKY2_HW_NEW_LE
2978                         | SKY2_HW_ADV_POWER_CTL;
2979
2980                 /* New transmit checksum */
2981                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2982                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2983                 break;
2984
2985         case CHIP_ID_YUKON_EC:
2986                 /* This rev is really old, and requires untested workarounds */
2987                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2988                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2989                         return -EOPNOTSUPP;
2990                 }
2991                 hw->flags = SKY2_HW_GIGABIT;
2992                 break;
2993
2994         case CHIP_ID_YUKON_FE:
2995                 break;
2996
2997         case CHIP_ID_YUKON_FE_P:
2998                 hw->flags = SKY2_HW_NEWER_PHY
2999                         | SKY2_HW_NEW_LE
3000                         | SKY2_HW_AUTO_TX_SUM
3001                         | SKY2_HW_ADV_POWER_CTL;
3002                 break;
3003
3004         case CHIP_ID_YUKON_SUPR:
3005                 hw->flags = SKY2_HW_GIGABIT
3006                         | SKY2_HW_NEWER_PHY
3007                         | SKY2_HW_NEW_LE
3008                         | SKY2_HW_AUTO_TX_SUM
3009                         | SKY2_HW_ADV_POWER_CTL;
3010                 break;
3011
3012         case CHIP_ID_YUKON_UL_2:
3013                 hw->flags = SKY2_HW_GIGABIT
3014                         | SKY2_HW_ADV_POWER_CTL;
3015                 break;
3016
3017         case CHIP_ID_YUKON_OPT:
3018                 hw->flags = SKY2_HW_GIGABIT
3019                         | SKY2_HW_NEW_LE
3020                         | SKY2_HW_ADV_POWER_CTL;
3021                 break;
3022
3023         default:
3024                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3025                         hw->chip_id);
3026                 return -EOPNOTSUPP;
3027         }
3028
3029         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3030         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3031                 hw->flags |= SKY2_HW_FIBRE_PHY;
3032
3033         hw->ports = 1;
3034         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3035         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3036                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3037                         ++hw->ports;
3038         }
3039
3040         if (sky2_read8(hw, B2_E_0))
3041                 hw->flags |= SKY2_HW_RAM_BUFFER;
3042
3043         return 0;
3044 }
3045
3046 static void sky2_reset(struct sky2_hw *hw)
3047 {
3048         struct pci_dev *pdev = hw->pdev;
3049         u16 status;
3050         int i, cap;
3051         u32 hwe_mask = Y2_HWE_ALL_MASK;
3052
3053         /* disable ASF */
3054         if (hw->chip_id == CHIP_ID_YUKON_EX
3055             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3056                 sky2_write32(hw, CPU_WDOG, 0);
3057                 status = sky2_read16(hw, HCU_CCSR);
3058                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3059                             HCU_CCSR_UC_STATE_MSK);
3060                 /*
3061                  * CPU clock divider shouldn't be used because
3062                  * - ASF firmware may malfunction
3063                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3064                  */
3065                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3066                 sky2_write16(hw, HCU_CCSR, status);
3067                 sky2_write32(hw, CPU_WDOG, 0);
3068         } else
3069                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3070         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3071
3072         /* do a SW reset */
3073         sky2_write8(hw, B0_CTST, CS_RST_SET);
3074         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3075
3076         /* allow writes to PCI config */
3077         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3078
3079         /* clear PCI errors, if any */
3080         status = sky2_pci_read16(hw, PCI_STATUS);
3081         status |= PCI_STATUS_ERROR_BITS;
3082         sky2_pci_write16(hw, PCI_STATUS, status);
3083
3084         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3085
3086         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3087         if (cap) {
3088                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3089                              0xfffffffful);
3090
3091                 /* If error bit is stuck on ignore it */
3092                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3093                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3094                 else
3095                         hwe_mask |= Y2_IS_PCI_EXP;
3096         }
3097
3098         sky2_power_on(hw);
3099         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3100
3101         for (i = 0; i < hw->ports; i++) {
3102                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3103                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3104
3105                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3106                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3107                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3108                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3109                                      | GMC_BYP_RETR_ON);
3110
3111         }
3112
3113         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3114                 /* enable MACSec clock gating */
3115                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3116         }
3117
3118         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3119                 u16 reg;
3120                 u32 msk;
3121
3122                 if (hw->chip_rev == 0) {
3123                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3124                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3125
3126                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3127                         reg = 10;
3128                 } else {
3129                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3130                         reg = 3;
3131                 }
3132
3133                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3134
3135                 /* reset PHY Link Detect */
3136                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3137                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3138                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3139                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3140
3141
3142                 /* enable PHY Quick Link */
3143                 msk = sky2_read32(hw, B0_IMSK);
3144                 msk |= Y2_IS_PHY_QLNK;
3145                 sky2_write32(hw, B0_IMSK, msk);
3146
3147                 /* check if PSMv2 was running before */
3148                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3149                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3150                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3151                         /* restore the PCIe Link Control register */
3152                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3153                 }
3154                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3155
3156                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3157                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3158         }
3159
3160         /* Clear I2C IRQ noise */
3161         sky2_write32(hw, B2_I2C_IRQ, 1);
3162
3163         /* turn off hardware timer (unused) */
3164         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3165         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3166
3167         /* Turn off descriptor polling */
3168         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3169
3170         /* Turn off receive timestamp */
3171         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3172         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3173
3174         /* enable the Tx Arbiters */
3175         for (i = 0; i < hw->ports; i++)
3176                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3177
3178         /* Initialize ram interface */
3179         for (i = 0; i < hw->ports; i++) {
3180                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3181
3182                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3183                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3184                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3185                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3186                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3187                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3188                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3189                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3190                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3191                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3192                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3193                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3194         }
3195
3196         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3197
3198         for (i = 0; i < hw->ports; i++)
3199                 sky2_gmac_reset(hw, i);
3200
3201         memset(hw->st_le, 0, STATUS_LE_BYTES);
3202         hw->st_idx = 0;
3203
3204         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3205         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3206
3207         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3208         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3209
3210         /* Set the list last index */
3211         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3212
3213         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3214         sky2_write8(hw, STAT_FIFO_WM, 16);
3215
3216         /* set Status-FIFO ISR watermark */
3217         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3218                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3219         else
3220                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3221
3222         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3223         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3224         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3225
3226         /* enable status unit */
3227         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3228
3229         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3230         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3231         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3232 }
3233
3234 /* Take device down (offline).
3235  * Equivalent to doing dev_stop() but this does not
3236  * inform upper layers of the transistion.
3237  */
3238 static void sky2_detach(struct net_device *dev)
3239 {
3240         if (netif_running(dev)) {
3241                 netif_tx_lock(dev);
3242                 netif_device_detach(dev);       /* stop txq */
3243                 netif_tx_unlock(dev);
3244                 sky2_down(dev);
3245         }
3246 }
3247
3248 /* Bring device back after doing sky2_detach */
3249 static int sky2_reattach(struct net_device *dev)
3250 {
3251         int err = 0;
3252
3253         if (netif_running(dev)) {
3254                 err = sky2_up(dev);
3255                 if (err) {
3256                         netdev_info(dev, "could not restart %d\n", err);
3257                         dev_close(dev);
3258                 } else {
3259                         netif_device_attach(dev);
3260                         sky2_set_multicast(dev);
3261                 }
3262         }
3263
3264         return err;
3265 }
3266
3267 static void sky2_restart(struct work_struct *work)
3268 {
3269         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3270         u32 imask;
3271         int i;
3272
3273         rtnl_lock();
3274
3275         napi_disable(&hw->napi);
3276         synchronize_irq(hw->pdev->irq);
3277         imask = sky2_read32(hw, B0_IMSK);
3278         sky2_write32(hw, B0_IMSK, 0);
3279
3280         for (i = 0; i < hw->ports; i++) {
3281                 struct net_device *dev = hw->dev[i];
3282                 struct sky2_port *sky2 = netdev_priv(dev);
3283
3284                 if (!netif_running(dev))
3285                         continue;
3286
3287                 netif_carrier_off(dev);
3288                 netif_tx_disable(dev);
3289                 sky2_hw_down(sky2);
3290         }
3291
3292         sky2_reset(hw);
3293
3294         for (i = 0; i < hw->ports; i++) {
3295                 struct net_device *dev = hw->dev[i];
3296                 struct sky2_port *sky2 = netdev_priv(dev);
3297
3298                 if (!netif_running(dev))
3299                         continue;
3300
3301                 sky2_hw_up(sky2);
3302                 netif_wake_queue(dev);
3303         }
3304
3305         sky2_write32(hw, B0_IMSK, imask);
3306         sky2_read32(hw, B0_IMSK);
3307
3308         sky2_read32(hw, B0_Y2_SP_LISR);
3309         napi_enable(&hw->napi);
3310
3311         rtnl_unlock();
3312 }
3313
3314 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3315 {
3316         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3317 }
3318
3319 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3320 {
3321         const struct sky2_port *sky2 = netdev_priv(dev);
3322
3323         wol->supported = sky2_wol_supported(sky2->hw);
3324         wol->wolopts = sky2->wol;
3325 }
3326
3327 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3328 {
3329         struct sky2_port *sky2 = netdev_priv(dev);
3330         struct sky2_hw *hw = sky2->hw;
3331
3332         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3333             !device_can_wakeup(&hw->pdev->dev))
3334                 return -EOPNOTSUPP;
3335
3336         sky2->wol = wol->wolopts;
3337         return 0;
3338 }
3339
3340 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3341 {
3342         if (sky2_is_copper(hw)) {
3343                 u32 modes = SUPPORTED_10baseT_Half
3344                         | SUPPORTED_10baseT_Full
3345                         | SUPPORTED_100baseT_Half
3346                         | SUPPORTED_100baseT_Full
3347                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3348
3349                 if (hw->flags & SKY2_HW_GIGABIT)
3350                         modes |= SUPPORTED_1000baseT_Half
3351                                 | SUPPORTED_1000baseT_Full;
3352                 return modes;
3353         } else
3354                 return  SUPPORTED_1000baseT_Half
3355                         | SUPPORTED_1000baseT_Full
3356                         | SUPPORTED_Autoneg
3357                         | SUPPORTED_FIBRE;
3358 }
3359
3360 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3361 {
3362         struct sky2_port *sky2 = netdev_priv(dev);
3363         struct sky2_hw *hw = sky2->hw;
3364
3365         ecmd->transceiver = XCVR_INTERNAL;
3366         ecmd->supported = sky2_supported_modes(hw);
3367         ecmd->phy_address = PHY_ADDR_MARV;
3368         if (sky2_is_copper(hw)) {
3369                 ecmd->port = PORT_TP;
3370                 ecmd->speed = sky2->speed;
3371         } else {
3372                 ecmd->speed = SPEED_1000;
3373                 ecmd->port = PORT_FIBRE;
3374         }
3375
3376         ecmd->advertising = sky2->advertising;
3377         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3378                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3379         ecmd->duplex = sky2->duplex;
3380         return 0;
3381 }
3382
3383 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3384 {
3385         struct sky2_port *sky2 = netdev_priv(dev);
3386         const struct sky2_hw *hw = sky2->hw;
3387         u32 supported = sky2_supported_modes(hw);
3388
3389         if (ecmd->autoneg == AUTONEG_ENABLE) {
3390                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3391                 ecmd->advertising = supported;
3392                 sky2->duplex = -1;
3393                 sky2->speed = -1;
3394         } else {
3395                 u32 setting;
3396
3397                 switch (ecmd->speed) {
3398                 case SPEED_1000:
3399                         if (ecmd->duplex == DUPLEX_FULL)
3400                                 setting = SUPPORTED_1000baseT_Full;
3401                         else if (ecmd->duplex == DUPLEX_HALF)
3402                                 setting = SUPPORTED_1000baseT_Half;
3403                         else
3404                                 return -EINVAL;
3405                         break;
3406                 case SPEED_100:
3407                         if (ecmd->duplex == DUPLEX_FULL)
3408                                 setting = SUPPORTED_100baseT_Full;
3409                         else if (ecmd->duplex == DUPLEX_HALF)
3410                                 setting = SUPPORTED_100baseT_Half;
3411                         else
3412                                 return -EINVAL;
3413                         break;
3414
3415                 case SPEED_10:
3416                         if (ecmd->duplex == DUPLEX_FULL)
3417                                 setting = SUPPORTED_10baseT_Full;
3418                         else if (ecmd->duplex == DUPLEX_HALF)
3419                                 setting = SUPPORTED_10baseT_Half;
3420                         else
3421                                 return -EINVAL;
3422                         break;
3423                 default:
3424                         return -EINVAL;
3425                 }
3426
3427                 if ((setting & supported) == 0)
3428                         return -EINVAL;
3429
3430                 sky2->speed = ecmd->speed;
3431                 sky2->duplex = ecmd->duplex;
3432                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3433         }
3434
3435         sky2->advertising = ecmd->advertising;
3436
3437         if (netif_running(dev)) {
3438                 sky2_phy_reinit(sky2);
3439                 sky2_set_multicast(dev);
3440         }
3441
3442         return 0;
3443 }
3444
3445 static void sky2_get_drvinfo(struct net_device *dev,
3446                              struct ethtool_drvinfo *info)
3447 {
3448         struct sky2_port *sky2 = netdev_priv(dev);
3449
3450         strcpy(info->driver, DRV_NAME);
3451         strcpy(info->version, DRV_VERSION);
3452         strcpy(info->fw_version, "N/A");
3453         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3454 }
3455
3456 static const struct sky2_stat {
3457         char name[ETH_GSTRING_LEN];
3458         u16 offset;
3459 } sky2_stats[] = {
3460         { "tx_bytes",      GM_TXO_OK_HI },
3461         { "rx_bytes",      GM_RXO_OK_HI },
3462         { "tx_broadcast",  GM_TXF_BC_OK },
3463         { "rx_broadcast",  GM_RXF_BC_OK },
3464         { "tx_multicast",  GM_TXF_MC_OK },
3465         { "rx_multicast",  GM_RXF_MC_OK },
3466         { "tx_unicast",    GM_TXF_UC_OK },
3467         { "rx_unicast",    GM_RXF_UC_OK },
3468         { "tx_mac_pause",  GM_TXF_MPAUSE },
3469         { "rx_mac_pause",  GM_RXF_MPAUSE },
3470         { "collisions",    GM_TXF_COL },
3471         { "late_collision",GM_TXF_LAT_COL },
3472         { "aborted",       GM_TXF_ABO_COL },
3473         { "single_collisions", GM_TXF_SNG_COL },
3474         { "multi_collisions", GM_TXF_MUL_COL },
3475
3476         { "rx_short",      GM_RXF_SHT },
3477         { "rx_runt",       GM_RXE_FRAG },
3478         { "rx_64_byte_packets", GM_RXF_64B },
3479         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3480         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3481         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3482         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3483         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3484         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3485         { "rx_too_long",   GM_RXF_LNG_ERR },
3486         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3487         { "rx_jabber",     GM_RXF_JAB_PKT },
3488         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3489
3490         { "tx_64_byte_packets", GM_TXF_64B },
3491         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3492         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3493         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3494         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3495         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3496         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3497         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3498 };
3499
3500 static u32 sky2_get_rx_csum(struct net_device *dev)
3501 {
3502         struct sky2_port *sky2 = netdev_priv(dev);
3503
3504         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3505 }
3506
3507 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3508 {
3509         struct sky2_port *sky2 = netdev_priv(dev);
3510
3511         if (data)
3512                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3513         else
3514                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3515
3516         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3517                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3518
3519         return 0;
3520 }
3521
3522 static u32 sky2_get_msglevel(struct net_device *netdev)
3523 {
3524         struct sky2_port *sky2 = netdev_priv(netdev);
3525         return sky2->msg_enable;
3526 }
3527
3528 static int sky2_nway_reset(struct net_device *dev)
3529 {
3530         struct sky2_port *sky2 = netdev_priv(dev);
3531
3532         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3533                 return -EINVAL;
3534
3535         sky2_phy_reinit(sky2);
3536         sky2_set_multicast(dev);
3537
3538         return 0;
3539 }
3540
3541 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3542 {
3543         struct sky2_hw *hw = sky2->hw;
3544         unsigned port = sky2->port;
3545         int i;
3546
3547         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3548             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3549         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3550             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3551
3552         for (i = 2; i < count; i++)
3553                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3554 }
3555
3556 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3557 {
3558         struct sky2_port *sky2 = netdev_priv(netdev);
3559         sky2->msg_enable = value;
3560 }
3561
3562 static int sky2_get_sset_count(struct net_device *dev, int sset)
3563 {
3564         switch (sset) {
3565         case ETH_SS_STATS:
3566                 return ARRAY_SIZE(sky2_stats);
3567         default:
3568                 return -EOPNOTSUPP;
3569         }
3570 }
3571
3572 static void sky2_get_ethtool_stats(struct net_device *dev,
3573                                    struct ethtool_stats *stats, u64 * data)
3574 {
3575         struct sky2_port *sky2 = netdev_priv(dev);
3576
3577         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3578 }
3579
3580 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3581 {
3582         int i;
3583
3584         switch (stringset) {
3585         case ETH_SS_STATS:
3586                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3587                         memcpy(data + i * ETH_GSTRING_LEN,
3588                                sky2_stats[i].name, ETH_GSTRING_LEN);
3589                 break;
3590         }
3591 }
3592
3593 static int sky2_set_mac_address(struct net_device *dev, void *p)
3594 {
3595         struct sky2_port *sky2 = netdev_priv(dev);
3596         struct sky2_hw *hw = sky2->hw;
3597         unsigned port = sky2->port;
3598         const struct sockaddr *addr = p;
3599
3600         if (!is_valid_ether_addr(addr->sa_data))
3601                 return -EADDRNOTAVAIL;
3602
3603         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3604         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3605                     dev->dev_addr, ETH_ALEN);
3606         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3607                     dev->dev_addr, ETH_ALEN);
3608
3609         /* virtual address for data */
3610         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3611
3612         /* physical address: used for pause frames */
3613         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3614
3615         return 0;
3616 }
3617
3618 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3619 {
3620         u32 bit;
3621
3622         bit = ether_crc(ETH_ALEN, addr) & 63;
3623         filter[bit >> 3] |= 1 << (bit & 7);
3624 }
3625
3626 static void sky2_set_multicast(struct net_device *dev)
3627 {
3628         struct sky2_port *sky2 = netdev_priv(dev);
3629         struct sky2_hw *hw = sky2->hw;
3630         unsigned port = sky2->port;
3631         struct netdev_hw_addr *ha;
3632         u16 reg;
3633         u8 filter[8];
3634         int rx_pause;
3635         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3636
3637         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3638         memset(filter, 0, sizeof(filter));
3639
3640         reg = gma_read16(hw, port, GM_RX_CTRL);
3641         reg |= GM_RXCR_UCF_ENA;
3642
3643         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3644                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3645         else if (dev->flags & IFF_ALLMULTI)
3646                 memset(filter, 0xff, sizeof(filter));
3647         else if (netdev_mc_empty(dev) && !rx_pause)
3648                 reg &= ~GM_RXCR_MCF_ENA;
3649         else {
3650                 reg |= GM_RXCR_MCF_ENA;
3651
3652                 if (rx_pause)
3653                         sky2_add_filter(filter, pause_mc_addr);
3654
3655                 netdev_for_each_mc_addr(ha, dev)
3656                         sky2_add_filter(filter, ha->addr);
3657         }
3658
3659         gma_write16(hw, port, GM_MC_ADDR_H1,
3660                     (u16) filter[0] | ((u16) filter[1] << 8));
3661         gma_write16(hw, port, GM_MC_ADDR_H2,
3662                     (u16) filter[2] | ((u16) filter[3] << 8));
3663         gma_write16(hw, port, GM_MC_ADDR_H3,
3664                     (u16) filter[4] | ((u16) filter[5] << 8));
3665         gma_write16(hw, port, GM_MC_ADDR_H4,
3666                     (u16) filter[6] | ((u16) filter[7] << 8));
3667
3668         gma_write16(hw, port, GM_RX_CTRL, reg);
3669 }
3670
3671 /* Can have one global because blinking is controlled by
3672  * ethtool and that is always under RTNL mutex
3673  */
3674 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3675 {
3676         struct sky2_hw *hw = sky2->hw;
3677         unsigned port = sky2->port;
3678
3679         spin_lock_bh(&sky2->phy_lock);
3680         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3681             hw->chip_id == CHIP_ID_YUKON_EX ||
3682             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3683                 u16 pg;
3684                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3685                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3686
3687                 switch (mode) {
3688                 case MO_LED_OFF:
3689                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3690                                      PHY_M_LEDC_LOS_CTRL(8) |
3691                                      PHY_M_LEDC_INIT_CTRL(8) |
3692                                      PHY_M_LEDC_STA1_CTRL(8) |
3693                                      PHY_M_LEDC_STA0_CTRL(8));
3694                         break;
3695                 case MO_LED_ON:
3696                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3697                                      PHY_M_LEDC_LOS_CTRL(9) |
3698                                      PHY_M_LEDC_INIT_CTRL(9) |
3699                                      PHY_M_LEDC_STA1_CTRL(9) |
3700                                      PHY_M_LEDC_STA0_CTRL(9));
3701                         break;
3702                 case MO_LED_BLINK:
3703                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3704                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3705                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3706                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3707                                      PHY_M_LEDC_STA0_CTRL(0xa));
3708                         break;
3709                 case MO_LED_NORM:
3710                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3711                                      PHY_M_LEDC_LOS_CTRL(1) |
3712                                      PHY_M_LEDC_INIT_CTRL(8) |
3713                                      PHY_M_LEDC_STA1_CTRL(7) |
3714                                      PHY_M_LEDC_STA0_CTRL(7));
3715                 }
3716
3717                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3718         } else
3719                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3720                                      PHY_M_LED_MO_DUP(mode) |
3721                                      PHY_M_LED_MO_10(mode) |
3722                                      PHY_M_LED_MO_100(mode) |
3723                                      PHY_M_LED_MO_1000(mode) |
3724                                      PHY_M_LED_MO_RX(mode) |
3725                                      PHY_M_LED_MO_TX(mode));
3726
3727         spin_unlock_bh(&sky2->phy_lock);
3728 }
3729
3730 /* blink LED's for finding board */
3731 static int sky2_phys_id(struct net_device *dev, u32 data)
3732 {
3733         struct sky2_port *sky2 = netdev_priv(dev);
3734         unsigned int i;
3735
3736         if (data == 0)
3737                 data = UINT_MAX;
3738
3739         for (i = 0; i < data; i++) {
3740                 sky2_led(sky2, MO_LED_ON);
3741                 if (msleep_interruptible(500))
3742                         break;
3743                 sky2_led(sky2, MO_LED_OFF);
3744                 if (msleep_interruptible(500))
3745                         break;
3746         }
3747         sky2_led(sky2, MO_LED_NORM);
3748
3749         return 0;
3750 }
3751
3752 static void sky2_get_pauseparam(struct net_device *dev,
3753                                 struct ethtool_pauseparam *ecmd)
3754 {
3755         struct sky2_port *sky2 = netdev_priv(dev);
3756
3757         switch (sky2->flow_mode) {
3758         case FC_NONE:
3759                 ecmd->tx_pause = ecmd->rx_pause = 0;
3760                 break;
3761         case FC_TX:
3762                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3763                 break;
3764         case FC_RX:
3765                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3766                 break;
3767         case FC_BOTH:
3768                 ecmd->tx_pause = ecmd->rx_pause = 1;
3769         }
3770
3771         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3772                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3773 }
3774
3775 static int sky2_set_pauseparam(struct net_device *dev,
3776                                struct ethtool_pauseparam *ecmd)
3777 {
3778         struct sky2_port *sky2 = netdev_priv(dev);
3779
3780         if (ecmd->autoneg == AUTONEG_ENABLE)
3781                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3782         else
3783                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3784
3785         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3786
3787         if (netif_running(dev))
3788                 sky2_phy_reinit(sky2);
3789
3790         return 0;
3791 }
3792
3793 static int sky2_get_coalesce(struct net_device *dev,
3794                              struct ethtool_coalesce *ecmd)
3795 {
3796         struct sky2_port *sky2 = netdev_priv(dev);
3797         struct sky2_hw *hw = sky2->hw;
3798
3799         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3800                 ecmd->tx_coalesce_usecs = 0;
3801         else {
3802                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3803                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3804         }
3805         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3806
3807         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3808                 ecmd->rx_coalesce_usecs = 0;
3809         else {
3810                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3811                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3812         }
3813         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3814
3815         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3816                 ecmd->rx_coalesce_usecs_irq = 0;
3817         else {
3818                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3819                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3820         }
3821
3822         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3823
3824         return 0;
3825 }
3826
3827 /* Note: this affect both ports */
3828 static int sky2_set_coalesce(struct net_device *dev,
3829                              struct ethtool_coalesce *ecmd)
3830 {
3831         struct sky2_port *sky2 = netdev_priv(dev);
3832         struct sky2_hw *hw = sky2->hw;
3833         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3834
3835         if (ecmd->tx_coalesce_usecs > tmax ||
3836             ecmd->rx_coalesce_usecs > tmax ||
3837             ecmd->rx_coalesce_usecs_irq > tmax)
3838                 return -EINVAL;
3839
3840         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3841                 return -EINVAL;
3842         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3843                 return -EINVAL;
3844         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3845                 return -EINVAL;
3846
3847         if (ecmd->tx_coalesce_usecs == 0)
3848                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3849         else {
3850                 sky2_write32(hw, STAT_TX_TIMER_INI,
3851                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3852                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3853         }
3854         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3855
3856         if (ecmd->rx_coalesce_usecs == 0)
3857                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3858         else {
3859                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3860                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3861                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3862         }
3863         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3864
3865         if (ecmd->rx_coalesce_usecs_irq == 0)
3866                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3867         else {
3868                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3869                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3870                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3871         }
3872         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3873         return 0;
3874 }
3875
3876 static void sky2_get_ringparam(struct net_device *dev,
3877                                struct ethtool_ringparam *ering)
3878 {
3879         struct sky2_port *sky2 = netdev_priv(dev);
3880
3881         ering->rx_max_pending = RX_MAX_PENDING;
3882         ering->rx_mini_max_pending = 0;
3883         ering->rx_jumbo_max_pending = 0;
3884         ering->tx_max_pending = TX_MAX_PENDING;
3885
3886         ering->rx_pending = sky2->rx_pending;
3887         ering->rx_mini_pending = 0;
3888         ering->rx_jumbo_pending = 0;
3889         ering->tx_pending = sky2->tx_pending;
3890 }
3891
3892 static int sky2_set_ringparam(struct net_device *dev,
3893                               struct ethtool_ringparam *ering)
3894 {
3895         struct sky2_port *sky2 = netdev_priv(dev);
3896
3897         if (ering->rx_pending > RX_MAX_PENDING ||
3898             ering->rx_pending < 8 ||
3899             ering->tx_pending < TX_MIN_PENDING ||
3900             ering->tx_pending > TX_MAX_PENDING)
3901                 return -EINVAL;
3902
3903         sky2_detach(dev);
3904
3905         sky2->rx_pending = ering->rx_pending;
3906         sky2->tx_pending = ering->tx_pending;
3907         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3908
3909         return sky2_reattach(dev);
3910 }
3911
3912 static int sky2_get_regs_len(struct net_device *dev)
3913 {
3914         return 0x4000;
3915 }
3916
3917 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
3918 {
3919         /* This complicated switch statement is to make sure and
3920          * only access regions that are unreserved.
3921          * Some blocks are only valid on dual port cards.
3922          */
3923         switch (b) {
3924         /* second port */
3925         case 5:         /* Tx Arbiter 2 */
3926         case 9:         /* RX2 */
3927         case 14 ... 15: /* TX2 */
3928         case 17: case 19: /* Ram Buffer 2 */
3929         case 22 ... 23: /* Tx Ram Buffer 2 */
3930         case 25:        /* Rx MAC Fifo 1 */
3931         case 27:        /* Tx MAC Fifo 2 */
3932         case 31:        /* GPHY 2 */
3933         case 40 ... 47: /* Pattern Ram 2 */
3934         case 52: case 54: /* TCP Segmentation 2 */
3935         case 112 ... 116: /* GMAC 2 */
3936                 return hw->ports > 1;
3937
3938         case 0:         /* Control */
3939         case 2:         /* Mac address */
3940         case 4:         /* Tx Arbiter 1 */
3941         case 7:         /* PCI express reg */
3942         case 8:         /* RX1 */
3943         case 12 ... 13: /* TX1 */
3944         case 16: case 18:/* Rx Ram Buffer 1 */
3945         case 20 ... 21: /* Tx Ram Buffer 1 */
3946         case 24:        /* Rx MAC Fifo 1 */
3947         case 26:        /* Tx MAC Fifo 1 */
3948         case 28 ... 29: /* Descriptor and status unit */
3949         case 30:        /* GPHY 1*/
3950         case 32 ... 39: /* Pattern Ram 1 */
3951         case 48: case 50: /* TCP Segmentation 1 */
3952         case 56 ... 60: /* PCI space */
3953         case 80 ... 84: /* GMAC 1 */
3954                 return 1;
3955
3956         default:
3957                 return 0;
3958         }
3959 }
3960
3961 /*
3962  * Returns copy of control register region
3963  * Note: ethtool_get_regs always provides full size (16k) buffer
3964  */
3965 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3966                           void *p)
3967 {
3968         const struct sky2_port *sky2 = netdev_priv(dev);
3969         const void __iomem *io = sky2->hw->regs;
3970         unsigned int b;
3971
3972         regs->version = 1;
3973
3974         for (b = 0; b < 128; b++) {
3975                 /* skip poisonous diagnostic ram region in block 3 */
3976                 if (b == 3)
3977                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3978                 else if (sky2_reg_access_ok(sky2->hw, b))
3979                         memcpy_fromio(p, io, 128);
3980                 else
3981                         memset(p, 0, 128);
3982
3983                 p += 128;
3984                 io += 128;
3985         }
3986 }
3987
3988 /* In order to do Jumbo packets on these chips, need to turn off the
3989  * transmit store/forward. Therefore checksum offload won't work.
3990  */
3991 static int no_tx_offload(struct net_device *dev)
3992 {
3993         const struct sky2_port *sky2 = netdev_priv(dev);
3994         const struct sky2_hw *hw = sky2->hw;
3995
3996         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3997 }
3998
3999 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
4000 {
4001         if (data && no_tx_offload(dev))
4002                 return -EINVAL;
4003
4004         return ethtool_op_set_tx_csum(dev, data);
4005 }
4006
4007
4008 static int sky2_set_tso(struct net_device *dev, u32 data)
4009 {
4010         if (data && no_tx_offload(dev))
4011                 return -EINVAL;
4012
4013         return ethtool_op_set_tso(dev, data);
4014 }
4015
4016 static int sky2_get_eeprom_len(struct net_device *dev)
4017 {
4018         struct sky2_port *sky2 = netdev_priv(dev);
4019         struct sky2_hw *hw = sky2->hw;
4020         u16 reg2;
4021
4022         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4023         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4024 }
4025
4026 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4027 {
4028         unsigned long start = jiffies;
4029
4030         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4031                 /* Can take up to 10.6 ms for write */
4032                 if (time_after(jiffies, start + HZ/4)) {
4033                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4034                         return -ETIMEDOUT;
4035                 }
4036                 mdelay(1);
4037         }
4038
4039         return 0;
4040 }
4041
4042 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4043                          u16 offset, size_t length)
4044 {
4045         int rc = 0;
4046
4047         while (length > 0) {
4048                 u32 val;
4049
4050                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4051                 rc = sky2_vpd_wait(hw, cap, 0);
4052                 if (rc)
4053                         break;
4054
4055                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4056
4057                 memcpy(data, &val, min(sizeof(val), length));
4058                 offset += sizeof(u32);
4059                 data += sizeof(u32);
4060                 length -= sizeof(u32);
4061         }
4062
4063         return rc;
4064 }
4065
4066 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4067                           u16 offset, unsigned int length)
4068 {
4069         unsigned int i;
4070         int rc = 0;
4071
4072         for (i = 0; i < length; i += sizeof(u32)) {
4073                 u32 val = *(u32 *)(data + i);
4074
4075                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4076                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4077
4078                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4079                 if (rc)
4080                         break;
4081         }
4082         return rc;
4083 }
4084
4085 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4086                            u8 *data)
4087 {
4088         struct sky2_port *sky2 = netdev_priv(dev);
4089         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4090
4091         if (!cap)
4092                 return -EINVAL;
4093
4094         eeprom->magic = SKY2_EEPROM_MAGIC;
4095
4096         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4097 }
4098
4099 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4100                            u8 *data)
4101 {
4102         struct sky2_port *sky2 = netdev_priv(dev);
4103         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4104
4105         if (!cap)
4106                 return -EINVAL;
4107
4108         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4109                 return -EINVAL;
4110
4111         /* Partial writes not supported */
4112         if ((eeprom->offset & 3) || (eeprom->len & 3))
4113                 return -EINVAL;
4114
4115         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4116 }
4117
4118
4119 static const struct ethtool_ops sky2_ethtool_ops = {
4120         .get_settings   = sky2_get_settings,
4121         .set_settings   = sky2_set_settings,
4122         .get_drvinfo    = sky2_get_drvinfo,
4123         .get_wol        = sky2_get_wol,
4124         .set_wol        = sky2_set_wol,
4125         .get_msglevel   = sky2_get_msglevel,
4126         .set_msglevel   = sky2_set_msglevel,
4127         .nway_reset     = sky2_nway_reset,
4128         .get_regs_len   = sky2_get_regs_len,
4129         .get_regs       = sky2_get_regs,
4130         .get_link       = ethtool_op_get_link,
4131         .get_eeprom_len = sky2_get_eeprom_len,
4132         .get_eeprom     = sky2_get_eeprom,
4133         .set_eeprom     = sky2_set_eeprom,
4134         .set_sg         = ethtool_op_set_sg,
4135         .set_tx_csum    = sky2_set_tx_csum,
4136         .set_tso        = sky2_set_tso,
4137         .get_rx_csum    = sky2_get_rx_csum,
4138         .set_rx_csum    = sky2_set_rx_csum,
4139         .get_strings    = sky2_get_strings,
4140         .get_coalesce   = sky2_get_coalesce,
4141         .set_coalesce   = sky2_set_coalesce,
4142         .get_ringparam  = sky2_get_ringparam,
4143         .set_ringparam  = sky2_set_ringparam,
4144         .get_pauseparam = sky2_get_pauseparam,
4145         .set_pauseparam = sky2_set_pauseparam,
4146         .phys_id        = sky2_phys_id,
4147         .get_sset_count = sky2_get_sset_count,
4148         .get_ethtool_stats = sky2_get_ethtool_stats,
4149 };
4150
4151 #ifdef CONFIG_SKY2_DEBUG
4152
4153 static struct dentry *sky2_debug;
4154
4155
4156 /*
4157  * Read and parse the first part of Vital Product Data
4158  */
4159 #define VPD_SIZE        128
4160 #define VPD_MAGIC       0x82
4161
4162 static const struct vpd_tag {
4163         char tag[2];
4164         char *label;
4165 } vpd_tags[] = {
4166         { "PN", "Part Number" },
4167         { "EC", "Engineering Level" },
4168         { "MN", "Manufacturer" },
4169         { "SN", "Serial Number" },
4170         { "YA", "Asset Tag" },
4171         { "VL", "First Error Log Message" },
4172         { "VF", "Second Error Log Message" },
4173         { "VB", "Boot Agent ROM Configuration" },
4174         { "VE", "EFI UNDI Configuration" },
4175 };
4176
4177 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4178 {
4179         size_t vpd_size;
4180         loff_t offs;
4181         u8 len;
4182         unsigned char *buf;
4183         u16 reg2;
4184
4185         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4186         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4187
4188         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4189         buf = kmalloc(vpd_size, GFP_KERNEL);
4190         if (!buf) {
4191                 seq_puts(seq, "no memory!\n");
4192                 return;
4193         }
4194
4195         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4196                 seq_puts(seq, "VPD read failed\n");
4197                 goto out;
4198         }
4199
4200         if (buf[0] != VPD_MAGIC) {
4201                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4202                 goto out;
4203         }
4204         len = buf[1];
4205         if (len == 0 || len > vpd_size - 4) {
4206                 seq_printf(seq, "Invalid id length: %d\n", len);
4207                 goto out;
4208         }
4209
4210         seq_printf(seq, "%.*s\n", len, buf + 3);
4211         offs = len + 3;
4212
4213         while (offs < vpd_size - 4) {
4214                 int i;
4215
4216                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4217                         break;
4218                 len = buf[offs + 2];
4219                 if (offs + len + 3 >= vpd_size)
4220                         break;
4221
4222                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4223                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4224                                 seq_printf(seq, " %s: %.*s\n",
4225                                            vpd_tags[i].label, len, buf + offs + 3);
4226                                 break;
4227                         }
4228                 }
4229                 offs += len + 3;
4230         }
4231 out:
4232         kfree(buf);
4233 }
4234
4235 static int sky2_debug_show(struct seq_file *seq, void *v)
4236 {
4237         struct net_device *dev = seq->private;
4238         const struct sky2_port *sky2 = netdev_priv(dev);
4239         struct sky2_hw *hw = sky2->hw;
4240         unsigned port = sky2->port;
4241         unsigned idx, last;
4242         int sop;
4243
4244         sky2_show_vpd(seq, hw);
4245
4246         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4247                    sky2_read32(hw, B0_ISRC),
4248                    sky2_read32(hw, B0_IMSK),
4249                    sky2_read32(hw, B0_Y2_SP_ICR));
4250
4251         if (!netif_running(dev)) {
4252                 seq_printf(seq, "network not running\n");
4253                 return 0;
4254         }
4255
4256         napi_disable(&hw->napi);
4257         last = sky2_read16(hw, STAT_PUT_IDX);
4258
4259         if (hw->st_idx == last)
4260                 seq_puts(seq, "Status ring (empty)\n");
4261         else {
4262                 seq_puts(seq, "Status ring\n");
4263                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
4264                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
4265                         const struct sky2_status_le *le = hw->st_le + idx;
4266                         seq_printf(seq, "[%d] %#x %d %#x\n",
4267                                    idx, le->opcode, le->length, le->status);
4268                 }
4269                 seq_puts(seq, "\n");
4270         }
4271
4272         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4273                    sky2->tx_cons, sky2->tx_prod,
4274                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4275                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4276
4277         /* Dump contents of tx ring */
4278         sop = 1;
4279         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4280              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4281                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4282                 u32 a = le32_to_cpu(le->addr);
4283
4284                 if (sop)
4285                         seq_printf(seq, "%u:", idx);
4286                 sop = 0;
4287
4288                 switch(le->opcode & ~HW_OWNER) {
4289                 case OP_ADDR64:
4290                         seq_printf(seq, " %#x:", a);
4291                         break;
4292                 case OP_LRGLEN:
4293                         seq_printf(seq, " mtu=%d", a);
4294                         break;
4295                 case OP_VLAN:
4296                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4297                         break;
4298                 case OP_TCPLISW:
4299                         seq_printf(seq, " csum=%#x", a);
4300                         break;
4301                 case OP_LARGESEND:
4302                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4303                         break;
4304                 case OP_PACKET:
4305                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4306                         break;
4307                 case OP_BUFFER:
4308                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4309                         break;
4310                 default:
4311                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4312                                    a, le16_to_cpu(le->length));
4313                 }
4314
4315                 if (le->ctrl & EOP) {
4316                         seq_putc(seq, '\n');
4317                         sop = 1;
4318                 }
4319         }
4320
4321         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4322                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4323                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4324                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4325
4326         sky2_read32(hw, B0_Y2_SP_LISR);
4327         napi_enable(&hw->napi);
4328         return 0;
4329 }
4330
4331 static int sky2_debug_open(struct inode *inode, struct file *file)
4332 {
4333         return single_open(file, sky2_debug_show, inode->i_private);
4334 }
4335
4336 static const struct file_operations sky2_debug_fops = {
4337         .owner          = THIS_MODULE,
4338         .open           = sky2_debug_open,
4339         .read           = seq_read,
4340         .llseek         = seq_lseek,
4341         .release        = single_release,
4342 };
4343
4344 /*
4345  * Use network device events to create/remove/rename
4346  * debugfs file entries
4347  */
4348 static int sky2_device_event(struct notifier_block *unused,
4349                              unsigned long event, void *ptr)
4350 {
4351         struct net_device *dev = ptr;
4352         struct sky2_port *sky2 = netdev_priv(dev);
4353
4354         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4355                 return NOTIFY_DONE;
4356
4357         switch(event) {
4358         case NETDEV_CHANGENAME:
4359                 if (sky2->debugfs) {
4360                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4361                                                        sky2_debug, dev->name);
4362                 }
4363                 break;
4364
4365         case NETDEV_GOING_DOWN:
4366                 if (sky2->debugfs) {
4367                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4368                         debugfs_remove(sky2->debugfs);
4369                         sky2->debugfs = NULL;
4370                 }
4371                 break;
4372
4373         case NETDEV_UP:
4374                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4375                                                     sky2_debug, dev,
4376                                                     &sky2_debug_fops);
4377                 if (IS_ERR(sky2->debugfs))
4378                         sky2->debugfs = NULL;
4379         }
4380
4381         return NOTIFY_DONE;
4382 }
4383
4384 static struct notifier_block sky2_notifier = {
4385         .notifier_call = sky2_device_event,
4386 };
4387
4388
4389 static __init void sky2_debug_init(void)
4390 {
4391         struct dentry *ent;
4392
4393         ent = debugfs_create_dir("sky2", NULL);
4394         if (!ent || IS_ERR(ent))
4395                 return;
4396
4397         sky2_debug = ent;
4398         register_netdevice_notifier(&sky2_notifier);
4399 }
4400
4401 static __exit void sky2_debug_cleanup(void)
4402 {
4403         if (sky2_debug) {
4404                 unregister_netdevice_notifier(&sky2_notifier);
4405                 debugfs_remove(sky2_debug);
4406                 sky2_debug = NULL;
4407         }
4408 }
4409
4410 #else
4411 #define sky2_debug_init()
4412 #define sky2_debug_cleanup()
4413 #endif
4414
4415 /* Two copies of network device operations to handle special case of
4416    not allowing netpoll on second port */
4417 static const struct net_device_ops sky2_netdev_ops[2] = {
4418   {
4419         .ndo_open               = sky2_up,
4420         .ndo_stop               = sky2_down,
4421         .ndo_start_xmit         = sky2_xmit_frame,
4422         .ndo_do_ioctl           = sky2_ioctl,
4423         .ndo_validate_addr      = eth_validate_addr,
4424         .ndo_set_mac_address    = sky2_set_mac_address,
4425         .ndo_set_multicast_list = sky2_set_multicast,
4426         .ndo_change_mtu         = sky2_change_mtu,
4427         .ndo_tx_timeout         = sky2_tx_timeout,
4428 #ifdef SKY2_VLAN_TAG_USED
4429         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4430 #endif
4431 #ifdef CONFIG_NET_POLL_CONTROLLER
4432         .ndo_poll_controller    = sky2_netpoll,
4433 #endif
4434   },
4435   {
4436         .ndo_open               = sky2_up,
4437         .ndo_stop               = sky2_down,
4438         .ndo_start_xmit         = sky2_xmit_frame,
4439         .ndo_do_ioctl           = sky2_ioctl,
4440         .ndo_validate_addr      = eth_validate_addr,
4441         .ndo_set_mac_address    = sky2_set_mac_address,
4442         .ndo_set_multicast_list = sky2_set_multicast,
4443         .ndo_change_mtu         = sky2_change_mtu,
4444         .ndo_tx_timeout         = sky2_tx_timeout,
4445 #ifdef SKY2_VLAN_TAG_USED
4446         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4447 #endif
4448   },
4449 };
4450
4451 /* Initialize network device */
4452 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4453                                                      unsigned port,
4454                                                      int highmem, int wol)
4455 {
4456         struct sky2_port *sky2;
4457         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4458
4459         if (!dev) {
4460                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4461                 return NULL;
4462         }
4463
4464         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4465         dev->irq = hw->pdev->irq;
4466         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4467         dev->watchdog_timeo = TX_WATCHDOG;
4468         dev->netdev_ops = &sky2_netdev_ops[port];
4469
4470         sky2 = netdev_priv(dev);
4471         sky2->netdev = dev;
4472         sky2->hw = hw;
4473         sky2->msg_enable = netif_msg_init(debug, default_msg);
4474
4475         /* Auto speed and flow control */
4476         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4477         if (hw->chip_id != CHIP_ID_YUKON_XL)
4478                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4479
4480         sky2->flow_mode = FC_BOTH;
4481
4482         sky2->duplex = -1;
4483         sky2->speed = -1;
4484         sky2->advertising = sky2_supported_modes(hw);
4485         sky2->wol = wol;
4486
4487         spin_lock_init(&sky2->phy_lock);
4488
4489         sky2->tx_pending = TX_DEF_PENDING;
4490         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4491         sky2->rx_pending = RX_DEF_PENDING;
4492
4493         hw->dev[port] = dev;
4494
4495         sky2->port = port;
4496
4497         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4498         if (highmem)
4499                 dev->features |= NETIF_F_HIGHDMA;
4500
4501 #ifdef SKY2_VLAN_TAG_USED
4502         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4503         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4504               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4505                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4506         }
4507 #endif
4508
4509         /* read the mac address */
4510         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4511         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4512
4513         return dev;
4514 }
4515
4516 static void __devinit sky2_show_addr(struct net_device *dev)
4517 {
4518         const struct sky2_port *sky2 = netdev_priv(dev);
4519
4520         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4521 }
4522
4523 /* Handle software interrupt used during MSI test */
4524 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4525 {
4526         struct sky2_hw *hw = dev_id;
4527         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4528
4529         if (status == 0)
4530                 return IRQ_NONE;
4531
4532         if (status & Y2_IS_IRQ_SW) {
4533                 hw->flags |= SKY2_HW_USE_MSI;
4534                 wake_up(&hw->msi_wait);
4535                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4536         }
4537         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4538
4539         return IRQ_HANDLED;
4540 }
4541
4542 /* Test interrupt path by forcing a a software IRQ */
4543 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4544 {
4545         struct pci_dev *pdev = hw->pdev;
4546         int err;
4547
4548         init_waitqueue_head (&hw->msi_wait);
4549
4550         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4551
4552         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4553         if (err) {
4554                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4555                 return err;
4556         }
4557
4558         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4559         sky2_read8(hw, B0_CTST);
4560
4561         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4562
4563         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4564                 /* MSI test failed, go back to INTx mode */
4565                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4566                          "switching to INTx mode.\n");
4567
4568                 err = -EOPNOTSUPP;
4569                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4570         }
4571
4572         sky2_write32(hw, B0_IMSK, 0);
4573         sky2_read32(hw, B0_IMSK);
4574
4575         free_irq(pdev->irq, hw);
4576
4577         return err;
4578 }
4579
4580 /* This driver supports yukon2 chipset only */
4581 static const char *sky2_name(u8 chipid, char *buf, int sz)
4582 {
4583         const char *name[] = {
4584                 "XL",           /* 0xb3 */
4585                 "EC Ultra",     /* 0xb4 */
4586                 "Extreme",      /* 0xb5 */
4587                 "EC",           /* 0xb6 */
4588                 "FE",           /* 0xb7 */
4589                 "FE+",          /* 0xb8 */
4590                 "Supreme",      /* 0xb9 */
4591                 "UL 2",         /* 0xba */
4592                 "Unknown",      /* 0xbb */
4593                 "Optima",       /* 0xbc */
4594         };
4595
4596         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4597                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4598         else
4599                 snprintf(buf, sz, "(chip %#x)", chipid);
4600         return buf;
4601 }
4602
4603 static int __devinit sky2_probe(struct pci_dev *pdev,
4604                                 const struct pci_device_id *ent)
4605 {
4606         struct net_device *dev;
4607         struct sky2_hw *hw;
4608         int err, using_dac = 0, wol_default;
4609         u32 reg;
4610         char buf1[16];
4611
4612         err = pci_enable_device(pdev);
4613         if (err) {
4614                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4615                 goto err_out;
4616         }
4617
4618         /* Get configuration information
4619          * Note: only regular PCI config access once to test for HW issues
4620          *       other PCI access through shared memory for speed and to
4621          *       avoid MMCONFIG problems.
4622          */
4623         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4624         if (err) {
4625                 dev_err(&pdev->dev, "PCI read config failed\n");
4626                 goto err_out;
4627         }
4628
4629         if (~reg == 0) {
4630                 dev_err(&pdev->dev, "PCI configuration read error\n");
4631                 goto err_out;
4632         }
4633
4634         err = pci_request_regions(pdev, DRV_NAME);
4635         if (err) {
4636                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4637                 goto err_out_disable;
4638         }
4639
4640         pci_set_master(pdev);
4641
4642         if (sizeof(dma_addr_t) > sizeof(u32) &&
4643             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4644                 using_dac = 1;
4645                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4646                 if (err < 0) {
4647                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4648                                 "for consistent allocations\n");
4649                         goto err_out_free_regions;
4650                 }
4651         } else {
4652                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4653                 if (err) {
4654                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4655                         goto err_out_free_regions;
4656                 }
4657         }
4658
4659
4660 #ifdef __BIG_ENDIAN
4661         /* The sk98lin vendor driver uses hardware byte swapping but
4662          * this driver uses software swapping.
4663          */
4664         reg &= ~PCI_REV_DESC;
4665         err = pci_write_config_dword(pdev,PCI_DEV_REG2, reg);
4666         if (err) {
4667                 dev_err(&pdev->dev, "PCI write config failed\n");
4668                 goto err_out_free_regions;
4669         }
4670 #endif
4671
4672         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4673
4674         err = -ENOMEM;
4675
4676         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4677                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4678         if (!hw) {
4679                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4680                 goto err_out_free_regions;
4681         }
4682
4683         hw->pdev = pdev;
4684         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4685
4686         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4687         if (!hw->regs) {
4688                 dev_err(&pdev->dev, "cannot map device registers\n");
4689                 goto err_out_free_hw;
4690         }
4691
4692         /* ring for status responses */
4693         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4694         if (!hw->st_le)
4695                 goto err_out_iounmap;
4696
4697         err = sky2_init(hw);
4698         if (err)
4699                 goto err_out_iounmap;
4700
4701         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4702                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4703
4704         sky2_reset(hw);
4705
4706         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4707         if (!dev) {
4708                 err = -ENOMEM;
4709                 goto err_out_free_pci;
4710         }
4711
4712         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4713                 err = sky2_test_msi(hw);
4714                 if (err == -EOPNOTSUPP)
4715                         pci_disable_msi(pdev);
4716                 else if (err)
4717                         goto err_out_free_netdev;
4718         }
4719
4720         err = register_netdev(dev);
4721         if (err) {
4722                 dev_err(&pdev->dev, "cannot register net device\n");
4723                 goto err_out_free_netdev;
4724         }
4725
4726         netif_carrier_off(dev);
4727
4728         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4729
4730         err = request_irq(pdev->irq, sky2_intr,
4731                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4732                           hw->irq_name, hw);
4733         if (err) {
4734                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4735                 goto err_out_unregister;
4736         }
4737         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4738         napi_enable(&hw->napi);
4739
4740         sky2_show_addr(dev);
4741
4742         if (hw->ports > 1) {
4743                 struct net_device *dev1;
4744
4745                 err = -ENOMEM;
4746                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4747                 if (dev1 && (err = register_netdev(dev1)) == 0)
4748                         sky2_show_addr(dev1);
4749                 else {
4750                         dev_warn(&pdev->dev,
4751                                  "register of second port failed (%d)\n", err);
4752                         hw->dev[1] = NULL;
4753                         hw->ports = 1;
4754                         if (dev1)
4755                                 free_netdev(dev1);
4756                 }
4757         }
4758
4759         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4760         INIT_WORK(&hw->restart_work, sky2_restart);
4761
4762         pci_set_drvdata(pdev, hw);
4763         pdev->d3_delay = 150;
4764
4765         return 0;
4766
4767 err_out_unregister:
4768         if (hw->flags & SKY2_HW_USE_MSI)
4769                 pci_disable_msi(pdev);
4770         unregister_netdev(dev);
4771 err_out_free_netdev:
4772         free_netdev(dev);
4773 err_out_free_pci:
4774         sky2_write8(hw, B0_CTST, CS_RST_SET);
4775         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4776 err_out_iounmap:
4777         iounmap(hw->regs);
4778 err_out_free_hw:
4779         kfree(hw);
4780 err_out_free_regions:
4781         pci_release_regions(pdev);
4782 err_out_disable:
4783         pci_disable_device(pdev);
4784 err_out:
4785         pci_set_drvdata(pdev, NULL);
4786         return err;
4787 }
4788
4789 static void __devexit sky2_remove(struct pci_dev *pdev)
4790 {
4791         struct sky2_hw *hw = pci_get_drvdata(pdev);
4792         int i;
4793
4794         if (!hw)
4795                 return;
4796
4797         del_timer_sync(&hw->watchdog_timer);
4798         cancel_work_sync(&hw->restart_work);
4799
4800         for (i = hw->ports-1; i >= 0; --i)
4801                 unregister_netdev(hw->dev[i]);
4802
4803         sky2_write32(hw, B0_IMSK, 0);
4804
4805         sky2_power_aux(hw);
4806
4807         sky2_write8(hw, B0_CTST, CS_RST_SET);
4808         sky2_read8(hw, B0_CTST);
4809
4810         free_irq(pdev->irq, hw);
4811         if (hw->flags & SKY2_HW_USE_MSI)
4812                 pci_disable_msi(pdev);
4813         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4814         pci_release_regions(pdev);
4815         pci_disable_device(pdev);
4816
4817         for (i = hw->ports-1; i >= 0; --i)
4818                 free_netdev(hw->dev[i]);
4819
4820         iounmap(hw->regs);
4821         kfree(hw);
4822
4823         pci_set_drvdata(pdev, NULL);
4824 }
4825
4826 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4827 {
4828         struct sky2_hw *hw = pci_get_drvdata(pdev);
4829         int i, wol = 0;
4830
4831         if (!hw)
4832                 return 0;
4833
4834         del_timer_sync(&hw->watchdog_timer);
4835         cancel_work_sync(&hw->restart_work);
4836
4837         rtnl_lock();
4838         for (i = 0; i < hw->ports; i++) {
4839                 struct net_device *dev = hw->dev[i];
4840                 struct sky2_port *sky2 = netdev_priv(dev);
4841
4842                 sky2_detach(dev);
4843
4844                 if (sky2->wol)
4845                         sky2_wol_init(sky2);
4846
4847                 wol |= sky2->wol;
4848         }
4849
4850         device_set_wakeup_enable(&pdev->dev, wol != 0);
4851
4852         sky2_write32(hw, B0_IMSK, 0);
4853         napi_disable(&hw->napi);
4854         sky2_power_aux(hw);
4855         rtnl_unlock();
4856
4857         pci_save_state(pdev);
4858         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4859         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4860
4861         return 0;
4862 }
4863
4864 #ifdef CONFIG_PM
4865 static int sky2_resume(struct pci_dev *pdev)
4866 {
4867         struct sky2_hw *hw = pci_get_drvdata(pdev);
4868         int i, err;
4869
4870         if (!hw)
4871                 return 0;
4872
4873         rtnl_lock();
4874         err = pci_set_power_state(pdev, PCI_D0);
4875         if (err)
4876                 goto out;
4877
4878         err = pci_restore_state(pdev);
4879         if (err)
4880                 goto out;
4881
4882         pci_enable_wake(pdev, PCI_D0, 0);
4883
4884         /* Re-enable all clocks */
4885         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4886         if (err) {
4887                 dev_err(&pdev->dev, "PCI write config failed\n");
4888                 goto out;
4889         }
4890
4891         sky2_reset(hw);
4892         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4893         napi_enable(&hw->napi);
4894
4895         for (i = 0; i < hw->ports; i++) {
4896                 err = sky2_reattach(hw->dev[i]);
4897                 if (err)
4898                         goto out;
4899         }
4900         rtnl_unlock();
4901
4902         return 0;
4903 out:
4904         rtnl_unlock();
4905
4906         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4907         pci_disable_device(pdev);
4908         return err;
4909 }
4910 #endif
4911
4912 static void sky2_shutdown(struct pci_dev *pdev)
4913 {
4914         sky2_suspend(pdev, PMSG_SUSPEND);
4915 }
4916
4917 static struct pci_driver sky2_driver = {
4918         .name = DRV_NAME,
4919         .id_table = sky2_id_table,
4920         .probe = sky2_probe,
4921         .remove = __devexit_p(sky2_remove),
4922 #ifdef CONFIG_PM
4923         .suspend = sky2_suspend,
4924         .resume = sky2_resume,
4925 #endif
4926         .shutdown = sky2_shutdown,
4927 };
4928
4929 static int __init sky2_init_module(void)
4930 {
4931         pr_info("driver version " DRV_VERSION "\n");
4932
4933         sky2_debug_init();
4934         return pci_register_driver(&sky2_driver);
4935 }
4936
4937 static void __exit sky2_cleanup_module(void)
4938 {
4939         pci_unregister_driver(&sky2_driver);
4940         sky2_debug_cleanup();
4941 }
4942
4943 module_init(sky2_init_module);
4944 module_exit(sky2_cleanup_module);
4945
4946 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4947 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4948 MODULE_LICENSE("GPL");
4949 MODULE_VERSION(DRV_VERSION);