drivers/net/fsl_enetc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * ENETC ethernet controller driver
   4  * Copyright 2017-2019 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <dm.h>
   9 #include <errno.h>
  10 #include <memalign.h>
  11 #include <asm/io.h>
  12 #include <pci.h>
  13 #include <miiphy.h>
  14
  15 #include "fsl_enetc.h"
  16
  17 /*
  18  * Bind the device:
  19  * - set a more explicit name on the interface
  20  */
  21 static int enetc_bind(struct udevice *dev)
  22 {
  23         char name[16];
  24         static int eth_num_devices;
  25
  26         /*
  27          * prefer using PCI function numbers to number interfaces, but these
  28          * are only available if dts nodes are present.  For PCI they are
  29          * optional, handle that case too.  Just in case some nodes are present
  30          * and some are not, use different naming scheme - enetc-N based on
  31          * PCI function # and enetc#N based on interface count
  32          */
  33         if (ofnode_valid(dev->node))
  34                 sprintf(name, "enetc-%u", PCI_FUNC(pci_get_devfn(dev)));
  35         else
  36                 sprintf(name, "enetc#%u", eth_num_devices++);
  37         device_set_name(dev, name);
  38
  39         return 0;
  40 }
  41
  42 /* MDIO wrappers, we're using these to drive internal MDIO to get to serdes */
  43 static int enetc_mdio_read(struct mii_dev *bus, int addr, int devad, int reg)
  44 {
  45         struct enetc_mdio_priv priv;
  46
  47         priv.regs_base = bus->priv;
  48         return enetc_mdio_read_priv(&priv, addr, devad, reg);
  49 }
  50
  51 static int enetc_mdio_write(struct mii_dev *bus, int addr, int devad, int reg,
  52                             u16 val)
  53 {
  54         struct enetc_mdio_priv priv;
  55
  56         priv.regs_base = bus->priv;
  57         return enetc_mdio_write_priv(&priv, addr, devad, reg, val);
  58 }
  59
  60 /* only interfaces that can pin out through serdes have internal MDIO */
  61 static bool enetc_has_imdio(struct udevice *dev)
  62 {
  63         struct enetc_priv *priv = dev_get_priv(dev);
  64
  65         return !!(priv->imdio.priv);
  66 }
  67
  68 /* set up serdes for SGMII */
  69 static int enetc_init_sgmii(struct udevice *dev)
  70 {
  71         struct enetc_priv *priv = dev_get_priv(dev);
  72         bool is2500 = false;
  73         u16 reg;
  74
  75         if (!enetc_has_imdio(dev))
  76                 return 0;
  77
  78         if (priv->if_type == PHY_INTERFACE_MODE_SGMII_2500)
  79                 is2500 = true;
  80
  81         /*
  82          * Set to SGMII mode, for 1Gbps enable AN, for 2.5Gbps set fixed speed.
  83          * Although fixed speed is 1Gbps, we could be running at 2.5Gbps based
  84          * on PLL configuration.  Setting 1G for 2.5G here is counter intuitive
  85          * but intentional.
  86          */
  87         reg = ENETC_PCS_IF_MODE_SGMII;
  88         reg |= is2500 ? ENETC_PCS_IF_MODE_SPEED_1G : ENETC_PCS_IF_MODE_SGMII_AN;
  89         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, MDIO_DEVAD_NONE,
  90                          ENETC_PCS_IF_MODE, reg);
  91
  92         /* Dev ability - SGMII */
  93         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, MDIO_DEVAD_NONE,
  94                          ENETC_PCS_DEV_ABILITY, ENETC_PCS_DEV_ABILITY_SGMII);
  95
  96         /* Adjust link timer for SGMII */
  97         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, MDIO_DEVAD_NONE,
  98                          ENETC_PCS_LINK_TIMER1, ENETC_PCS_LINK_TIMER1_VAL);
  99         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, MDIO_DEVAD_NONE,
 100                          ENETC_PCS_LINK_TIMER2, ENETC_PCS_LINK_TIMER2_VAL);
 101
 102         reg = ENETC_PCS_CR_DEF_VAL;
 103         reg |= is2500 ? ENETC_PCS_CR_RST : ENETC_PCS_CR_RESET_AN;
 104         /* restart PCS AN */
 105         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, MDIO_DEVAD_NONE,
 106                          ENETC_PCS_CR, reg);
 107
 108         return 0;
 109 }
 110
 111 /* set up MAC for RGMII */
 112 static int enetc_init_rgmii(struct udevice *dev)
 113 {
 114         struct enetc_priv *priv = dev_get_priv(dev);
 115         u32 if_mode;
 116
 117         /* enable RGMII AN */
 118         if_mode = enetc_read_port(priv, ENETC_PM_IF_MODE);
 119         if_mode |= ENETC_PM_IF_MODE_AN_ENA;
 120         enetc_write_port(priv, ENETC_PM_IF_MODE, if_mode);
 121
 122         return 0;
 123 }
 124
 125 /* set up MAC and serdes for SXGMII */
 126 static int enetc_init_sxgmii(struct udevice *dev)
 127 {
 128         struct enetc_priv *priv = dev_get_priv(dev);
 129         u32 if_mode;
 130
 131         /* set ifmode to (US)XGMII */
 132         if_mode = enetc_read_port(priv, ENETC_PM_IF_MODE);
 133         if_mode &= ~ENETC_PM_IF_IFMODE_MASK;
 134         enetc_write_port(priv, ENETC_PM_IF_MODE, if_mode);
 135
 136         if (!enetc_has_imdio(dev))
 137                 return 0;
 138
 139         /* Dev ability - SXGMII */
 140         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, ENETC_PCS_DEVAD_REPL,
 141                          ENETC_PCS_DEV_ABILITY, ENETC_PCS_DEV_ABILITY_SXGMII);
 142
 143         /* Restart PCS AN */
 144         enetc_mdio_write(&priv->imdio, ENETC_PCS_PHY_ADDR, ENETC_PCS_DEVAD_REPL,
 145                          ENETC_PCS_CR,
 146                          ENETC_PCS_CR_RST | ENETC_PCS_CR_RESET_AN);
 147
 148         return 0;
 149 }
 150
 151 /* Apply protocol specific configuration to MAC, serdes as needed */
 152 static void enetc_start_pcs(struct udevice *dev)
 153 {
 154         struct enetc_priv *priv = dev_get_priv(dev);
 155         const char *if_str;
 156
 157         priv->if_type = PHY_INTERFACE_MODE_NONE;
 158
 159         /* check internal mdio capability, not all ports need it */
 160         if (enetc_read_port(priv, ENETC_PCAPR0) & ENETC_PCAPRO_MDIO) {
 161                 /*
 162                  * set up internal MDIO, this is part of ETH PCI function and is
 163                  * used to access serdes / internal SoC PHYs.
 164                  * We don't currently register it as a MDIO bus as it goes away
 165                  * when the interface is removed, so it can't practically be
 166                  * used in the console.
 167                  */
 168                 priv->imdio.read = enetc_mdio_read;
 169                 priv->imdio.write = enetc_mdio_write;
 170                 priv->imdio.priv = priv->port_regs + ENETC_PM_IMDIO_BASE;
 171                 strncpy(priv->imdio.name, dev->name, MDIO_NAME_LEN);
 172         }
 173
 174         if (!ofnode_valid(dev->node)) {
 175                 enetc_dbg(dev, "no enetc ofnode found, skipping PCS set-up\n");
 176                 return;
 177         }
 178
 179         if_str = ofnode_read_string(dev->node, "phy-mode");
 180         if (if_str)
 181                 priv->if_type = phy_get_interface_by_name(if_str);
 182         else
 183                 enetc_dbg(dev,
 184                           "phy-mode property not found, defaulting to SGMII\n");
 185         if (priv->if_type < 0)
 186                 priv->if_type = PHY_INTERFACE_MODE_NONE;
 187
 188         switch (priv->if_type) {
 189         case PHY_INTERFACE_MODE_SGMII:
 190         case PHY_INTERFACE_MODE_SGMII_2500:
 191                 enetc_init_sgmii(dev);
 192                 break;
 193         case PHY_INTERFACE_MODE_RGMII:
 194                 enetc_init_rgmii(dev);
 195                 break;
 196         case PHY_INTERFACE_MODE_XGMII:
 197                 enetc_init_sxgmii(dev);
 198                 break;
 199         };
 200 }
 201
 202 /* Configure the actual/external ethernet PHY, if one is found */
 203 static void enetc_start_phy(struct udevice *dev)
 204 {
 205         struct enetc_priv *priv = dev_get_priv(dev);
 206         struct udevice *miidev;
 207         struct phy_device *phy;
 208         u32 phandle, phy_id;
 209         ofnode phy_node;
 210         int supported;
 211
 212         if (!ofnode_valid(dev->node)) {
 213                 enetc_dbg(dev, "no enetc ofnode found, skipping PHY set-up\n");
 214                 return;
 215         }
 216
 217         if (ofnode_read_u32(dev->node, "phy-handle", &phandle)) {
 218                 enetc_dbg(dev, "phy-handle not found, skipping PHY set-up\n");
 219                 return;
 220         }
 221
 222         phy_node = ofnode_get_by_phandle(phandle);
 223         if (!ofnode_valid(phy_node)) {
 224                 enetc_dbg(dev, "invalid phy node, skipping PHY set-up\n");
 225                 return;
 226         }
 227         enetc_dbg(dev, "phy node: %s\n", ofnode_get_name(phy_node));
 228
 229         if (ofnode_read_u32(phy_node, "reg", &phy_id)) {
 230                 enetc_dbg(dev,
 231                           "missing reg in PHY node, skipping PHY set-up\n");
 232                 return;
 233         }
 234
 235         if (uclass_get_device_by_ofnode(UCLASS_MDIO,
 236                                         ofnode_get_parent(phy_node),
 237                                         &miidev)) {
 238                 enetc_dbg(dev, "can't find MDIO bus for node %s\n",
 239                           ofnode_get_name(ofnode_get_parent(phy_node)));
 240                 return;
 241         }
 242
 243         phy = dm_mdio_phy_connect(miidev, phy_id, dev, priv->if_type);
 244         if (!phy) {
 245                 enetc_dbg(dev, "dm_mdio_phy_connect returned null\n");
 246                 return;
 247         }
 248
 249         supported = GENMASK(6, 0); /* speeds up to 1G & AN */
 250         phy->advertising = phy->supported & supported;
 251         phy->node = phy_node;
 252         phy_config(phy);
 253         phy_startup(phy);
 254 }
 255
 256 /*
 257  * Probe ENETC driver:
 258  * - initialize port and station interface BARs
 259  */
 260 static int enetc_probe(struct udevice *dev)
 261 {
 262         struct enetc_priv *priv = dev_get_priv(dev);
 263
 264         if (ofnode_valid(dev->node) && !ofnode_is_available(dev->node)) {
 265                 enetc_dbg(dev, "interface disabled\n");
 266                 return -ENODEV;
 267         }
 268
 269         priv->enetc_txbd = memalign(ENETC_BD_ALIGN,
 270                                     sizeof(struct enetc_tx_bd) * ENETC_BD_CNT);
 271         priv->enetc_rxbd = memalign(ENETC_BD_ALIGN,
 272                                     sizeof(union enetc_rx_bd) * ENETC_BD_CNT);
 273
 274         if (!priv->enetc_txbd || !priv->enetc_rxbd) {
 275                 /* free should be able to handle NULL, just free all pointers */
 276                 free(priv->enetc_txbd);
 277                 free(priv->enetc_rxbd);
 278
 279                 return -ENOMEM;
 280         }
 281
 282         /* initialize register */
 283         priv->regs_base = dm_pci_map_bar(dev, PCI_BASE_ADDRESS_0, 0);
 284         if (!priv->regs_base) {
 285                 enetc_dbg(dev, "failed to map BAR0\n");
 286                 return -EINVAL;
 287         }
 288         priv->port_regs = priv->regs_base + ENETC_PORT_REGS_OFF;
 289
 290         dm_pci_clrset_config16(dev, PCI_COMMAND, 0, PCI_COMMAND_MEMORY);
 291
 292         return 0;
 293 }
 294
 295 /*
 296  * Remove the driver from an interface:
 297  * - free up allocated memory
 298  */
 299 static int enetc_remove(struct udevice *dev)
 300 {
 301         struct enetc_priv *priv = dev_get_priv(dev);
 302
 303         free(priv->enetc_txbd);
 304         free(priv->enetc_rxbd);
 305
 306         return 0;
 307 }
 308
 309 /* ENETC Port MAC address registers, accepts big-endian format */
 310 static void enetc_set_primary_mac_addr(struct enetc_priv *priv, const u8 *addr)
 311 {
 312         u16 lower = *(const u16 *)(addr + 4);
 313         u32 upper = *(const u32 *)addr;
 314
 315         enetc_write_port(priv, ENETC_PSIPMAR0, upper);
 316         enetc_write_port(priv, ENETC_PSIPMAR1, lower);
 317 }
 318
 319 /* Configure port parameters (# of rings, frame size, enable port) */
 320 static void enetc_enable_si_port(struct enetc_priv *priv)
 321 {
 322         u32 val;
 323
 324         /* set Rx/Tx BDR count */
 325         val = ENETC_PSICFGR_SET_TXBDR(ENETC_TX_BDR_CNT);
 326         val |= ENETC_PSICFGR_SET_RXBDR(ENETC_RX_BDR_CNT);
 327         enetc_write_port(priv, ENETC_PSICFGR(0), val);
 328         /* set Rx max frame size */
 329         enetc_write_port(priv, ENETC_PM_MAXFRM, ENETC_RX_MAXFRM_SIZE);
 330         /* enable MAC port */
 331         enetc_write_port(priv, ENETC_PM_CC, ENETC_PM_CC_RX_TX_EN);
 332         /* enable port */
 333         enetc_write_port(priv, ENETC_PMR, ENETC_PMR_SI0_EN);
 334         /* set SI cache policy */
 335         enetc_write(priv, ENETC_SICAR0,
 336                     ENETC_SICAR_RD_CFG | ENETC_SICAR_WR_CFG);
 337         /* enable SI */
 338         enetc_write(priv, ENETC_SIMR, ENETC_SIMR_EN);
 339 }
 340
 341 /* returns DMA address for a given buffer index */
 342 static inline u64 enetc_rxb_address(struct udevice *dev, int i)
 343 {
 344         return cpu_to_le64(dm_pci_virt_to_mem(dev, net_rx_packets[i]));
 345 }
 346
 347 /*
 348  * Setup a single Tx BD Ring (ID = 0):
 349  * - set Tx buffer descriptor address
 350  * - set the BD count
 351  * - initialize the producer and consumer index
 352  */
 353 static void enetc_setup_tx_bdr(struct udevice *dev)
 354 {
 355         struct enetc_priv *priv = dev_get_priv(dev);
 356         struct bd_ring *tx_bdr = &priv->tx_bdr;
 357         u64 tx_bd_add = (u64)priv->enetc_txbd;
 358
 359         /* used later to advance to the next Tx BD */
 360         tx_bdr->bd_count = ENETC_BD_CNT;
 361         tx_bdr->next_prod_idx = 0;
 362         tx_bdr->next_cons_idx = 0;
 363         tx_bdr->cons_idx = priv->regs_base +
 364                                 ENETC_BDR(TX, ENETC_TX_BDR_ID, ENETC_TBCIR);
 365         tx_bdr->prod_idx = priv->regs_base +
 366                                 ENETC_BDR(TX, ENETC_TX_BDR_ID, ENETC_TBPIR);
 367
 368         /* set Tx BD address */
 369         enetc_bdr_write(priv, TX, ENETC_TX_BDR_ID, ENETC_TBBAR0,
 370                         lower_32_bits(tx_bd_add));
 371         enetc_bdr_write(priv, TX, ENETC_TX_BDR_ID, ENETC_TBBAR1,
 372                         upper_32_bits(tx_bd_add));
 373         /* set Tx 8 BD count */
 374         enetc_bdr_write(priv, TX, ENETC_TX_BDR_ID, ENETC_TBLENR,
 375                         tx_bdr->bd_count);
 376
 377         /* reset both producer/consumer indexes */
 378         enetc_write_reg(tx_bdr->cons_idx, tx_bdr->next_cons_idx);
 379         enetc_write_reg(tx_bdr->prod_idx, tx_bdr->next_prod_idx);
 380
 381         /* enable TX ring */
 382         enetc_bdr_write(priv, TX, ENETC_TX_BDR_ID, ENETC_TBMR, ENETC_TBMR_EN);
 383 }
 384
 385 /*
 386  * Setup a single Rx BD Ring (ID = 0):
 387  * - set Rx buffer descriptors address (one descriptor per buffer)
 388  * - set buffer size as max frame size
 389  * - enable Rx ring
 390  * - reset consumer and producer indexes
 391  * - set buffer for each descriptor
 392  */
 393 static void enetc_setup_rx_bdr(struct udevice *dev)
 394 {
 395         struct enetc_priv *priv = dev_get_priv(dev);
 396         struct bd_ring *rx_bdr = &priv->rx_bdr;
 397         u64 rx_bd_add = (u64)priv->enetc_rxbd;
 398         int i;
 399
 400         /* used later to advance to the next BD produced by ENETC HW */
 401         rx_bdr->bd_count = ENETC_BD_CNT;
 402         rx_bdr->next_prod_idx = 0;
 403         rx_bdr->next_cons_idx = 0;
 404         rx_bdr->cons_idx = priv->regs_base +
 405                                 ENETC_BDR(RX, ENETC_RX_BDR_ID, ENETC_RBCIR);
 406         rx_bdr->prod_idx = priv->regs_base +
 407                                 ENETC_BDR(RX, ENETC_RX_BDR_ID, ENETC_RBPIR);
 408
 409         /* set Rx BD address */
 410         enetc_bdr_write(priv, RX, ENETC_RX_BDR_ID, ENETC_RBBAR0,
 411                         lower_32_bits(rx_bd_add));
 412         enetc_bdr_write(priv, RX, ENETC_RX_BDR_ID, ENETC_RBBAR1,
 413                         upper_32_bits(rx_bd_add));
 414         /* set Rx BD count (multiple of 8) */
 415         enetc_bdr_write(priv, RX, ENETC_RX_BDR_ID, ENETC_RBLENR,
 416                         rx_bdr->bd_count);
 417         /* set Rx buffer  size */
 418         enetc_bdr_write(priv, RX, ENETC_RX_BDR_ID, ENETC_RBBSR, PKTSIZE_ALIGN);
 419
 420         /* fill Rx BD */
 421         memset(priv->enetc_rxbd, 0,
 422                rx_bdr->bd_count * sizeof(union enetc_rx_bd));
 423         for (i = 0; i < rx_bdr->bd_count; i++) {
 424                 priv->enetc_rxbd[i].w.addr = enetc_rxb_address(dev, i);
 425                 /* each RX buffer must be aligned to 64B */
 426                 WARN_ON(priv->enetc_rxbd[i].w.addr & (ARCH_DMA_MINALIGN - 1));
 427         }
 428
 429         /* reset producer (ENETC owned) and consumer (SW owned) index */
 430         enetc_write_reg(rx_bdr->cons_idx, rx_bdr->next_cons_idx);
 431         enetc_write_reg(rx_bdr->prod_idx, rx_bdr->next_prod_idx);
 432
 433         /* enable Rx ring */
 434         enetc_bdr_write(priv, RX, ENETC_RX_BDR_ID, ENETC_RBMR, ENETC_RBMR_EN);
 435 }
 436
 437 /*
 438  * Start ENETC interface:
 439  * - perform FLR
 440  * - enable access to port and SI registers
 441  * - set mac address
 442  * - setup TX/RX buffer descriptors
 443  * - enable Tx/Rx rings
 444  */
 445 static int enetc_start(struct udevice *dev)
 446 {
 447         struct eth_pdata *plat = dev_get_platdata(dev);
 448         struct enetc_priv *priv = dev_get_priv(dev);
 449
 450         /* reset and enable the PCI device */
 451         dm_pci_flr(dev);
 452         dm_pci_clrset_config16(dev, PCI_COMMAND, 0,
 453                                PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
 454
 455         if (!is_valid_ethaddr(plat->enetaddr)) {
 456                 enetc_dbg(dev, "invalid MAC address, generate random ...\n");
 457                 net_random_ethaddr(plat->enetaddr);
 458         }
 459         enetc_set_primary_mac_addr(priv, plat->enetaddr);
 460
 461         enetc_enable_si_port(priv);
 462
 463         /* setup Tx/Rx buffer descriptors */
 464         enetc_setup_tx_bdr(dev);
 465         enetc_setup_rx_bdr(dev);
 466
 467         enetc_start_pcs(dev);
 468         enetc_start_phy(dev);
 469
 470         return 0;
 471 }
 472
 473 /*
 474  * Stop the network interface:
 475  * - just quiesce it, we can wipe all configuration as _start starts from
 476  * scratch each time
 477  */
 478 static void enetc_stop(struct udevice *dev)
 479 {
 480         /* FLR is sufficient to quiesce the device */
 481         dm_pci_flr(dev);
 482 }
 483
 484 /*
 485  * ENETC transmit packet:
 486  * - check if Tx BD ring is full
 487  * - set buffer/packet address (dma address)
 488  * - set final fragment flag
 489  * - try while producer index equals consumer index or timeout
 490  */
 491 static int enetc_send(struct udevice *dev, void *packet, int length)
 492 {
 493         struct enetc_priv *priv = dev_get_priv(dev);
 494         struct bd_ring *txr = &priv->tx_bdr;
 495         void *nv_packet = (void *)packet;
 496         int tries = ENETC_POLL_TRIES;
 497         u32 pi, ci;
 498
 499         pi = txr->next_prod_idx;
 500         ci = enetc_read_reg(txr->cons_idx) & ENETC_BDR_IDX_MASK;
 501         /* Tx ring is full when */
 502         if (((pi + 1) % txr->bd_count) == ci) {
 503                 enetc_dbg(dev, "Tx BDR full\n");
 504                 return -ETIMEDOUT;
 505         }
 506         enetc_dbg(dev, "TxBD[%d]send: pkt_len=%d, buff @0x%x%08x\n", pi, length,
 507                   upper_32_bits((u64)nv_packet), lower_32_bits((u64)nv_packet));
 508
 509         /* prepare Tx BD */
 510         memset(&priv->enetc_txbd[pi], 0x0, sizeof(struct enetc_tx_bd));
 511         priv->enetc_txbd[pi].addr =
 512                 cpu_to_le64(dm_pci_virt_to_mem(dev, nv_packet));
 513         priv->enetc_txbd[pi].buf_len = cpu_to_le16(length);
 514         priv->enetc_txbd[pi].frm_len = cpu_to_le16(length);
 515         priv->enetc_txbd[pi].flags = cpu_to_le16(ENETC_TXBD_FLAGS_F);
 516         dmb();
 517         /* send frame: increment producer index */
 518         pi = (pi + 1) % txr->bd_count;
 519         txr->next_prod_idx = pi;
 520         enetc_write_reg(txr->prod_idx, pi);
 521         while ((--tries >= 0) &&
 522                (pi != (enetc_read_reg(txr->cons_idx) & ENETC_BDR_IDX_MASK)))
 523                 udelay(10);
 524
 525         return tries > 0 ? 0 : -ETIMEDOUT;
 526 }
 527
 528 /*
 529  * Receive frame:
 530  * - wait for the next BD to get ready bit set
 531  * - clean up the descriptor
 532  * - move on and indicate to HW that the cleaned BD is available for Rx
 533  */
 534 static int enetc_recv(struct udevice *dev, int flags, uchar **packetp)
 535 {
 536         struct enetc_priv *priv = dev_get_priv(dev);
 537         struct bd_ring *rxr = &priv->rx_bdr;
 538         int tries = ENETC_POLL_TRIES;
 539         int pi = rxr->next_prod_idx;
 540         int ci = rxr->next_cons_idx;
 541         u32 status;
 542         int len;
 543         u8 rdy;
 544
 545         do {
 546                 dmb();
 547                 status = le32_to_cpu(priv->enetc_rxbd[pi].r.lstatus);
 548                 /* check if current BD is ready to be consumed */
 549                 rdy = ENETC_RXBD_STATUS_R(status);
 550         } while (--tries >= 0 && !rdy);
 551
 552         if (!rdy)
 553                 return -EAGAIN;
 554
 555         dmb();
 556         len = le16_to_cpu(priv->enetc_rxbd[pi].r.buf_len);
 557         *packetp = (uchar *)enetc_rxb_address(dev, pi);
 558         enetc_dbg(dev, "RxBD[%d]: len=%d err=%d pkt=0x%x%08x\n", pi, len,
 559                   ENETC_RXBD_STATUS_ERRORS(status),
 560                   upper_32_bits((u64)*packetp), lower_32_bits((u64)*packetp));
 561
 562         /* BD clean up and advance to next in ring */
 563         memset(&priv->enetc_rxbd[pi], 0, sizeof(union enetc_rx_bd));
 564         priv->enetc_rxbd[pi].w.addr = enetc_rxb_address(dev, pi);
 565         rxr->next_prod_idx = (pi + 1) % rxr->bd_count;
 566         ci = (ci + 1) % rxr->bd_count;
 567         rxr->next_cons_idx = ci;
 568         dmb();
 569         /* free up the slot in the ring for HW */
 570         enetc_write_reg(rxr->cons_idx, ci);
 571
 572         return len;
 573 }
 574
 575 static const struct eth_ops enetc_ops = {
 576         .start  = enetc_start,
 577         .send   = enetc_send,
 578         .recv   = enetc_recv,
 579         .stop   = enetc_stop,
 580 };
 581
 582 U_BOOT_DRIVER(eth_enetc) = {
 583         .name   = "enetc_eth",
 584         .id     = UCLASS_ETH,
 585         .bind   = enetc_bind,
 586         .probe  = enetc_probe,
 587         .remove = enetc_remove,
 588         .ops    = &enetc_ops,
 589         .priv_auto_alloc_size = sizeof(struct enetc_priv),
 590         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
 591 };
 592
 593 static struct pci_device_id enetc_ids[] = {
 594         { PCI_DEVICE(PCI_VENDOR_ID_FREESCALE, PCI_DEVICE_ID_ENETC_ETH) },
 595         {}
 596 };
 597
 598 U_BOOT_PCI_DEVICE(eth_enetc, enetc_ids);