drivers/net/ethernet/intel/ixgbe/ixgbe_common.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2014 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  24   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  25
  26 *******************************************************************************/
  27
  28 #include <linux/pci.h>
  29 #include <linux/delay.h>
  30 #include <linux/sched.h>
  31 #include <linux/netdevice.h>
  32
  33 #include "ixgbe.h"
  34 #include "ixgbe_common.h"
  35 #include "ixgbe_phy.h"
  36
  37 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw);
  38 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw);
  39 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw);
  40 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw);
  41 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw);
  42 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
  43                                         u16 count);
  44 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count);
  45 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  46 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  47 static void ixgbe_release_eeprom(struct ixgbe_hw *hw);
  48
  49 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr);
  50 static s32 ixgbe_poll_eerd_eewr_done(struct ixgbe_hw *hw, u32 ee_reg);
  51 static s32 ixgbe_read_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
  52                                              u16 words, u16 *data);
  53 static s32 ixgbe_write_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
  54                                              u16 words, u16 *data);
  55 static s32 ixgbe_detect_eeprom_page_size_generic(struct ixgbe_hw *hw,
  56                                                  u16 offset);
  57 static s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw);
  58
  59 /**
  60  *  ixgbe_device_supports_autoneg_fc - Check if phy supports autoneg flow
  61  *  control
  62  *  @hw: pointer to hardware structure
  63  *
  64  *  There are several phys that do not support autoneg flow control. This
  65  *  function check the device id to see if the associated phy supports
  66  *  autoneg flow control.
  67  **/
  68 bool ixgbe_device_supports_autoneg_fc(struct ixgbe_hw *hw)
  69 {
  70         bool supported = false;
  71         ixgbe_link_speed speed;
  72         bool link_up;
  73
  74         switch (hw->phy.media_type) {
  75         case ixgbe_media_type_fiber_fixed:
  76         case ixgbe_media_type_fiber:
  77                 hw->mac.ops.check_link(hw, &speed, &link_up, false);
  78                 /* if link is down, assume supported */
  79                 if (link_up)
  80                         supported = speed == IXGBE_LINK_SPEED_1GB_FULL ?
  81                                 true : false;
  82                 else
  83                         supported = true;
  84                 break;
  85         case ixgbe_media_type_backplane:
  86                 supported = true;
  87                 break;
  88         case ixgbe_media_type_copper:
  89                 /* only some copper devices support flow control autoneg */
  90                 switch (hw->device_id) {
  91                 case IXGBE_DEV_ID_82599_T3_LOM:
  92                 case IXGBE_DEV_ID_X540T:
  93                 case IXGBE_DEV_ID_X540T1:
  94                         supported = true;
  95                         break;
  96                 default:
  97                         break;
  98                 }
  99         default:
 100                 break;
 101         }
 102
 103         return supported;
 104 }
 105
 106 /**
 107  *  ixgbe_setup_fc - Set up flow control
 108  *  @hw: pointer to hardware structure
 109  *
 110  *  Called at init time to set up flow control.
 111  **/
 112 static s32 ixgbe_setup_fc(struct ixgbe_hw *hw)
 113 {
 114         s32 ret_val = 0;
 115         u32 reg = 0, reg_bp = 0;
 116         u16 reg_cu = 0;
 117         bool locked = false;
 118
 119         /*
 120          * Validate the requested mode.  Strict IEEE mode does not allow
 121          * ixgbe_fc_rx_pause because it will cause us to fail at UNH.
 122          */
 123         if (hw->fc.strict_ieee && hw->fc.requested_mode == ixgbe_fc_rx_pause) {
 124                 hw_dbg(hw, "ixgbe_fc_rx_pause not valid in strict IEEE mode\n");
 125                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
 126                 goto out;
 127         }
 128
 129         /*
 130          * 10gig parts do not have a word in the EEPROM to determine the
 131          * default flow control setting, so we explicitly set it to full.
 132          */
 133         if (hw->fc.requested_mode == ixgbe_fc_default)
 134                 hw->fc.requested_mode = ixgbe_fc_full;
 135
 136         /*
 137          * Set up the 1G and 10G flow control advertisement registers so the
 138          * HW will be able to do fc autoneg once the cable is plugged in.  If
 139          * we link at 10G, the 1G advertisement is harmless and vice versa.
 140          */
 141         switch (hw->phy.media_type) {
 142         case ixgbe_media_type_backplane:
 143                 /* some MAC's need RMW protection on AUTOC */
 144                 ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &reg_bp);
 145                 if (!ret_val)
 146                         goto out;
 147
 148                 /* only backplane uses autoc so fall though */
 149         case ixgbe_media_type_fiber_fixed:
 150         case ixgbe_media_type_fiber:
 151                 reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
 152
 153                 break;
 154         case ixgbe_media_type_copper:
 155                 hw->phy.ops.read_reg(hw, MDIO_AN_ADVERTISE,
 156                                         MDIO_MMD_AN, &reg_cu);
 157                 break;
 158         default:
 159                 break;
 160         }
 161
 162         /*
 163          * The possible values of fc.requested_mode are:
 164          * 0: Flow control is completely disabled
 165          * 1: Rx flow control is enabled (we can receive pause frames,
 166          *    but not send pause frames).
 167          * 2: Tx flow control is enabled (we can send pause frames but
 168          *    we do not support receiving pause frames).
 169          * 3: Both Rx and Tx flow control (symmetric) are enabled.
 170          * other: Invalid.
 171          */
 172         switch (hw->fc.requested_mode) {
 173         case ixgbe_fc_none:
 174                 /* Flow control completely disabled by software override. */
 175                 reg &= ~(IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE);
 176                 if (hw->phy.media_type == ixgbe_media_type_backplane)
 177                         reg_bp &= ~(IXGBE_AUTOC_SYM_PAUSE |
 178                                     IXGBE_AUTOC_ASM_PAUSE);
 179                 else if (hw->phy.media_type == ixgbe_media_type_copper)
 180                         reg_cu &= ~(IXGBE_TAF_SYM_PAUSE | IXGBE_TAF_ASM_PAUSE);
 181                 break;
 182         case ixgbe_fc_tx_pause:
 183                 /*
 184                  * Tx Flow control is enabled, and Rx Flow control is
 185                  * disabled by software override.
 186                  */
 187                 reg |= IXGBE_PCS1GANA_ASM_PAUSE;
 188                 reg &= ~IXGBE_PCS1GANA_SYM_PAUSE;
 189                 if (hw->phy.media_type == ixgbe_media_type_backplane) {
 190                         reg_bp |= IXGBE_AUTOC_ASM_PAUSE;
 191                         reg_bp &= ~IXGBE_AUTOC_SYM_PAUSE;
 192                 } else if (hw->phy.media_type == ixgbe_media_type_copper) {
 193                         reg_cu |= IXGBE_TAF_ASM_PAUSE;
 194                         reg_cu &= ~IXGBE_TAF_SYM_PAUSE;
 195                 }
 196                 break;
 197         case ixgbe_fc_rx_pause:
 198                 /*
 199                  * Rx Flow control is enabled and Tx Flow control is
 200                  * disabled by software override. Since there really
 201                  * isn't a way to advertise that we are capable of RX
 202                  * Pause ONLY, we will advertise that we support both
 203                  * symmetric and asymmetric Rx PAUSE, as such we fall
 204                  * through to the fc_full statement.  Later, we will
 205                  * disable the adapter's ability to send PAUSE frames.
 206                  */
 207         case ixgbe_fc_full:
 208                 /* Flow control (both Rx and Tx) is enabled by SW override. */
 209                 reg |= IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE;
 210                 if (hw->phy.media_type == ixgbe_media_type_backplane)
 211                         reg_bp |= IXGBE_AUTOC_SYM_PAUSE |
 212                                   IXGBE_AUTOC_ASM_PAUSE;
 213                 else if (hw->phy.media_type == ixgbe_media_type_copper)
 214                         reg_cu |= IXGBE_TAF_SYM_PAUSE | IXGBE_TAF_ASM_PAUSE;
 215                 break;
 216         default:
 217                 hw_dbg(hw, "Flow control param set incorrectly\n");
 218                 ret_val = IXGBE_ERR_CONFIG;
 219                 goto out;
 220                 break;
 221         }
 222
 223         if (hw->mac.type != ixgbe_mac_X540) {
 224                 /*
 225                  * Enable auto-negotiation between the MAC & PHY;
 226                  * the MAC will advertise clause 37 flow control.
 227                  */
 228                 IXGBE_WRITE_REG(hw, IXGBE_PCS1GANA, reg);
 229                 reg = IXGBE_READ_REG(hw, IXGBE_PCS1GLCTL);
 230
 231                 /* Disable AN timeout */
 232                 if (hw->fc.strict_ieee)
 233                         reg &= ~IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN;
 234
 235                 IXGBE_WRITE_REG(hw, IXGBE_PCS1GLCTL, reg);
 236                 hw_dbg(hw, "Set up FC; PCS1GLCTL = 0x%08X\n", reg);
 237         }
 238
 239         /*
 240          * AUTOC restart handles negotiation of 1G and 10G on backplane
 241          * and copper. There is no need to set the PCS1GCTL register.
 242          *
 243          */
 244         if (hw->phy.media_type == ixgbe_media_type_backplane) {
 245                 /* Need the SW/FW semaphore around AUTOC writes if 82599 and
 246                  * LESM is on, likewise reset_pipeline requries the lock as
 247                  * it also writes AUTOC.
 248                  */
 249                 ret_val = hw->mac.ops.prot_autoc_write(hw, reg_bp, locked);
 250                 if (ret_val)
 251                         goto out;
 252
 253         } else if ((hw->phy.media_type == ixgbe_media_type_copper) &&
 254                    ixgbe_device_supports_autoneg_fc(hw)) {
 255                 hw->phy.ops.write_reg(hw, MDIO_AN_ADVERTISE,
 256                                       MDIO_MMD_AN, reg_cu);
 257         }
 258
 259         hw_dbg(hw, "Set up FC; IXGBE_AUTOC = 0x%08X\n", reg);
 260 out:
 261         return ret_val;
 262 }
 263
 264 /**
 265  *  ixgbe_start_hw_generic - Prepare hardware for Tx/Rx
 266  *  @hw: pointer to hardware structure
 267  *
 268  *  Starts the hardware by filling the bus info structure and media type, clears
 269  *  all on chip counters, initializes receive address registers, multicast
 270  *  table, VLAN filter table, calls routine to set up link and flow control
 271  *  settings, and leaves transmit and receive units disabled and uninitialized
 272  **/
 273 s32 ixgbe_start_hw_generic(struct ixgbe_hw *hw)
 274 {
 275         u32 ctrl_ext;
 276
 277         /* Set the media type */
 278         hw->phy.media_type = hw->mac.ops.get_media_type(hw);
 279
 280         /* Identify the PHY */
 281         hw->phy.ops.identify(hw);
 282
 283         /* Clear the VLAN filter table */
 284         hw->mac.ops.clear_vfta(hw);
 285
 286         /* Clear statistics registers */
 287         hw->mac.ops.clear_hw_cntrs(hw);
 288
 289         /* Set No Snoop Disable */
 290         ctrl_ext = IXGBE_READ_REG(hw, IXGBE_CTRL_EXT);
 291         ctrl_ext |= IXGBE_CTRL_EXT_NS_DIS;
 292         IXGBE_WRITE_REG(hw, IXGBE_CTRL_EXT, ctrl_ext);
 293         IXGBE_WRITE_FLUSH(hw);
 294
 295         /* Setup flow control */
 296         ixgbe_setup_fc(hw);
 297
 298         /* Clear adapter stopped flag */
 299         hw->adapter_stopped = false;
 300
 301         return 0;
 302 }
 303
 304 /**
 305  *  ixgbe_start_hw_gen2 - Init sequence for common device family
 306  *  @hw: pointer to hw structure
 307  *
 308  * Performs the init sequence common to the second generation
 309  * of 10 GbE devices.
 310  * Devices in the second generation:
 311  *     82599
 312  *     X540
 313  **/
 314 s32 ixgbe_start_hw_gen2(struct ixgbe_hw *hw)
 315 {
 316         u32 i;
 317         u32 regval;
 318
 319         /* Clear the rate limiters */
 320         for (i = 0; i < hw->mac.max_tx_queues; i++) {
 321                 IXGBE_WRITE_REG(hw, IXGBE_RTTDQSEL, i);
 322                 IXGBE_WRITE_REG(hw, IXGBE_RTTBCNRC, 0);
 323         }
 324         IXGBE_WRITE_FLUSH(hw);
 325
 326         /* Disable relaxed ordering */
 327         for (i = 0; i < hw->mac.max_tx_queues; i++) {
 328                 regval = IXGBE_READ_REG(hw, IXGBE_DCA_TXCTRL_82599(i));
 329                 regval &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
 330                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL_82599(i), regval);
 331         }
 332
 333         for (i = 0; i < hw->mac.max_rx_queues; i++) {
 334                 regval = IXGBE_READ_REG(hw, IXGBE_DCA_RXCTRL(i));
 335                 regval &= ~(IXGBE_DCA_RXCTRL_DATA_WRO_EN |
 336                             IXGBE_DCA_RXCTRL_HEAD_WRO_EN);
 337                 IXGBE_WRITE_REG(hw, IXGBE_DCA_RXCTRL(i), regval);
 338         }
 339
 340         return 0;
 341 }
 342
 343 /**
 344  *  ixgbe_init_hw_generic - Generic hardware initialization
 345  *  @hw: pointer to hardware structure
 346  *
 347  *  Initialize the hardware by resetting the hardware, filling the bus info
 348  *  structure and media type, clears all on chip counters, initializes receive
 349  *  address registers, multicast table, VLAN filter table, calls routine to set
 350  *  up link and flow control settings, and leaves transmit and receive units
 351  *  disabled and uninitialized
 352  **/
 353 s32 ixgbe_init_hw_generic(struct ixgbe_hw *hw)
 354 {
 355         s32 status;
 356
 357         /* Reset the hardware */
 358         status = hw->mac.ops.reset_hw(hw);
 359
 360         if (status == 0) {
 361                 /* Start the HW */
 362                 status = hw->mac.ops.start_hw(hw);
 363         }
 364
 365         return status;
 366 }
 367
 368 /**
 369  *  ixgbe_clear_hw_cntrs_generic - Generic clear hardware counters
 370  *  @hw: pointer to hardware structure
 371  *
 372  *  Clears all hardware statistics counters by reading them from the hardware
 373  *  Statistics counters are clear on read.
 374  **/
 375 s32 ixgbe_clear_hw_cntrs_generic(struct ixgbe_hw *hw)
 376 {
 377         u16 i = 0;
 378
 379         IXGBE_READ_REG(hw, IXGBE_CRCERRS);
 380         IXGBE_READ_REG(hw, IXGBE_ILLERRC);
 381         IXGBE_READ_REG(hw, IXGBE_ERRBC);
 382         IXGBE_READ_REG(hw, IXGBE_MSPDC);
 383         for (i = 0; i < 8; i++)
 384                 IXGBE_READ_REG(hw, IXGBE_MPC(i));
 385
 386         IXGBE_READ_REG(hw, IXGBE_MLFC);
 387         IXGBE_READ_REG(hw, IXGBE_MRFC);
 388         IXGBE_READ_REG(hw, IXGBE_RLEC);
 389         IXGBE_READ_REG(hw, IXGBE_LXONTXC);
 390         IXGBE_READ_REG(hw, IXGBE_LXOFFTXC);
 391         if (hw->mac.type >= ixgbe_mac_82599EB) {
 392                 IXGBE_READ_REG(hw, IXGBE_LXONRXCNT);
 393                 IXGBE_READ_REG(hw, IXGBE_LXOFFRXCNT);
 394         } else {
 395                 IXGBE_READ_REG(hw, IXGBE_LXONRXC);
 396                 IXGBE_READ_REG(hw, IXGBE_LXOFFRXC);
 397         }
 398
 399         for (i = 0; i < 8; i++) {
 400                 IXGBE_READ_REG(hw, IXGBE_PXONTXC(i));
 401                 IXGBE_READ_REG(hw, IXGBE_PXOFFTXC(i));
 402                 if (hw->mac.type >= ixgbe_mac_82599EB) {
 403                         IXGBE_READ_REG(hw, IXGBE_PXONRXCNT(i));
 404                         IXGBE_READ_REG(hw, IXGBE_PXOFFRXCNT(i));
 405                 } else {
 406                         IXGBE_READ_REG(hw, IXGBE_PXONRXC(i));
 407                         IXGBE_READ_REG(hw, IXGBE_PXOFFRXC(i));
 408                 }
 409         }
 410         if (hw->mac.type >= ixgbe_mac_82599EB)
 411                 for (i = 0; i < 8; i++)
 412                         IXGBE_READ_REG(hw, IXGBE_PXON2OFFCNT(i));
 413         IXGBE_READ_REG(hw, IXGBE_PRC64);
 414         IXGBE_READ_REG(hw, IXGBE_PRC127);
 415         IXGBE_READ_REG(hw, IXGBE_PRC255);
 416         IXGBE_READ_REG(hw, IXGBE_PRC511);
 417         IXGBE_READ_REG(hw, IXGBE_PRC1023);
 418         IXGBE_READ_REG(hw, IXGBE_PRC1522);
 419         IXGBE_READ_REG(hw, IXGBE_GPRC);
 420         IXGBE_READ_REG(hw, IXGBE_BPRC);
 421         IXGBE_READ_REG(hw, IXGBE_MPRC);
 422         IXGBE_READ_REG(hw, IXGBE_GPTC);
 423         IXGBE_READ_REG(hw, IXGBE_GORCL);
 424         IXGBE_READ_REG(hw, IXGBE_GORCH);
 425         IXGBE_READ_REG(hw, IXGBE_GOTCL);
 426         IXGBE_READ_REG(hw, IXGBE_GOTCH);
 427         if (hw->mac.type == ixgbe_mac_82598EB)
 428                 for (i = 0; i < 8; i++)
 429                         IXGBE_READ_REG(hw, IXGBE_RNBC(i));
 430         IXGBE_READ_REG(hw, IXGBE_RUC);
 431         IXGBE_READ_REG(hw, IXGBE_RFC);
 432         IXGBE_READ_REG(hw, IXGBE_ROC);
 433         IXGBE_READ_REG(hw, IXGBE_RJC);
 434         IXGBE_READ_REG(hw, IXGBE_MNGPRC);
 435         IXGBE_READ_REG(hw, IXGBE_MNGPDC);
 436         IXGBE_READ_REG(hw, IXGBE_MNGPTC);
 437         IXGBE_READ_REG(hw, IXGBE_TORL);
 438         IXGBE_READ_REG(hw, IXGBE_TORH);
 439         IXGBE_READ_REG(hw, IXGBE_TPR);
 440         IXGBE_READ_REG(hw, IXGBE_TPT);
 441         IXGBE_READ_REG(hw, IXGBE_PTC64);
 442         IXGBE_READ_REG(hw, IXGBE_PTC127);
 443         IXGBE_READ_REG(hw, IXGBE_PTC255);
 444         IXGBE_READ_REG(hw, IXGBE_PTC511);
 445         IXGBE_READ_REG(hw, IXGBE_PTC1023);
 446         IXGBE_READ_REG(hw, IXGBE_PTC1522);
 447         IXGBE_READ_REG(hw, IXGBE_MPTC);
 448         IXGBE_READ_REG(hw, IXGBE_BPTC);
 449         for (i = 0; i < 16; i++) {
 450                 IXGBE_READ_REG(hw, IXGBE_QPRC(i));
 451                 IXGBE_READ_REG(hw, IXGBE_QPTC(i));
 452                 if (hw->mac.type >= ixgbe_mac_82599EB) {
 453                         IXGBE_READ_REG(hw, IXGBE_QBRC_L(i));
 454                         IXGBE_READ_REG(hw, IXGBE_QBRC_H(i));
 455                         IXGBE_READ_REG(hw, IXGBE_QBTC_L(i));
 456                         IXGBE_READ_REG(hw, IXGBE_QBTC_H(i));
 457                         IXGBE_READ_REG(hw, IXGBE_QPRDC(i));
 458                 } else {
 459                         IXGBE_READ_REG(hw, IXGBE_QBRC(i));
 460                         IXGBE_READ_REG(hw, IXGBE_QBTC(i));
 461                 }
 462         }
 463
 464         if (hw->mac.type == ixgbe_mac_X540) {
 465                 if (hw->phy.id == 0)
 466                         hw->phy.ops.identify(hw);
 467                 hw->phy.ops.read_reg(hw, IXGBE_PCRC8ECL, MDIO_MMD_PCS, &i);
 468                 hw->phy.ops.read_reg(hw, IXGBE_PCRC8ECH, MDIO_MMD_PCS, &i);
 469                 hw->phy.ops.read_reg(hw, IXGBE_LDPCECL, MDIO_MMD_PCS, &i);
 470                 hw->phy.ops.read_reg(hw, IXGBE_LDPCECH, MDIO_MMD_PCS, &i);
 471         }
 472
 473         return 0;
 474 }
 475
 476 /**
 477  *  ixgbe_read_pba_string_generic - Reads part number string from EEPROM
 478  *  @hw: pointer to hardware structure
 479  *  @pba_num: stores the part number string from the EEPROM
 480  *  @pba_num_size: part number string buffer length
 481  *
 482  *  Reads the part number string from the EEPROM.
 483  **/
 484 s32 ixgbe_read_pba_string_generic(struct ixgbe_hw *hw, u8 *pba_num,
 485                                   u32 pba_num_size)
 486 {
 487         s32 ret_val;
 488         u16 data;
 489         u16 pba_ptr;
 490         u16 offset;
 491         u16 length;
 492
 493         if (pba_num == NULL) {
 494                 hw_dbg(hw, "PBA string buffer was null\n");
 495                 return IXGBE_ERR_INVALID_ARGUMENT;
 496         }
 497
 498         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM0_PTR, &data);
 499         if (ret_val) {
 500                 hw_dbg(hw, "NVM Read Error\n");
 501                 return ret_val;
 502         }
 503
 504         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM1_PTR, &pba_ptr);
 505         if (ret_val) {
 506                 hw_dbg(hw, "NVM Read Error\n");
 507                 return ret_val;
 508         }
 509
 510         /*
 511          * if data is not ptr guard the PBA must be in legacy format which
 512          * means pba_ptr is actually our second data word for the PBA number
 513          * and we can decode it into an ascii string
 514          */
 515         if (data != IXGBE_PBANUM_PTR_GUARD) {
 516                 hw_dbg(hw, "NVM PBA number is not stored as string\n");
 517
 518                 /* we will need 11 characters to store the PBA */
 519                 if (pba_num_size < 11) {
 520                         hw_dbg(hw, "PBA string buffer too small\n");
 521                         return IXGBE_ERR_NO_SPACE;
 522                 }
 523
 524                 /* extract hex string from data and pba_ptr */
 525                 pba_num[0] = (data >> 12) & 0xF;
 526                 pba_num[1] = (data >> 8) & 0xF;
 527                 pba_num[2] = (data >> 4) & 0xF;
 528                 pba_num[3] = data & 0xF;
 529                 pba_num[4] = (pba_ptr >> 12) & 0xF;
 530                 pba_num[5] = (pba_ptr >> 8) & 0xF;
 531                 pba_num[6] = '-';
 532                 pba_num[7] = 0;
 533                 pba_num[8] = (pba_ptr >> 4) & 0xF;
 534                 pba_num[9] = pba_ptr & 0xF;
 535
 536                 /* put a null character on the end of our string */
 537                 pba_num[10] = '\0';
 538
 539                 /* switch all the data but the '-' to hex char */
 540                 for (offset = 0; offset < 10; offset++) {
 541                         if (pba_num[offset] < 0xA)
 542                                 pba_num[offset] += '0';
 543                         else if (pba_num[offset] < 0x10)
 544                                 pba_num[offset] += 'A' - 0xA;
 545                 }
 546
 547                 return 0;
 548         }
 549
 550         ret_val = hw->eeprom.ops.read(hw, pba_ptr, &length);
 551         if (ret_val) {
 552                 hw_dbg(hw, "NVM Read Error\n");
 553                 return ret_val;
 554         }
 555
 556         if (length == 0xFFFF || length == 0) {
 557                 hw_dbg(hw, "NVM PBA number section invalid length\n");
 558                 return IXGBE_ERR_PBA_SECTION;
 559         }
 560
 561         /* check if pba_num buffer is big enough */
 562         if (pba_num_size  < (((u32)length * 2) - 1)) {
 563                 hw_dbg(hw, "PBA string buffer too small\n");
 564                 return IXGBE_ERR_NO_SPACE;
 565         }
 566
 567         /* trim pba length from start of string */
 568         pba_ptr++;
 569         length--;
 570
 571         for (offset = 0; offset < length; offset++) {
 572                 ret_val = hw->eeprom.ops.read(hw, pba_ptr + offset, &data);
 573                 if (ret_val) {
 574                         hw_dbg(hw, "NVM Read Error\n");
 575                         return ret_val;
 576                 }
 577                 pba_num[offset * 2] = (u8)(data >> 8);
 578                 pba_num[(offset * 2) + 1] = (u8)(data & 0xFF);
 579         }
 580         pba_num[offset * 2] = '\0';
 581
 582         return 0;
 583 }
 584
 585 /**
 586  *  ixgbe_get_mac_addr_generic - Generic get MAC address
 587  *  @hw: pointer to hardware structure
 588  *  @mac_addr: Adapter MAC address
 589  *
 590  *  Reads the adapter's MAC address from first Receive Address Register (RAR0)
 591  *  A reset of the adapter must be performed prior to calling this function
 592  *  in order for the MAC address to have been loaded from the EEPROM into RAR0
 593  **/
 594 s32 ixgbe_get_mac_addr_generic(struct ixgbe_hw *hw, u8 *mac_addr)
 595 {
 596         u32 rar_high;
 597         u32 rar_low;
 598         u16 i;
 599
 600         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(0));
 601         rar_low = IXGBE_READ_REG(hw, IXGBE_RAL(0));
 602
 603         for (i = 0; i < 4; i++)
 604                 mac_addr[i] = (u8)(rar_low >> (i*8));
 605
 606         for (i = 0; i < 2; i++)
 607                 mac_addr[i+4] = (u8)(rar_high >> (i*8));
 608
 609         return 0;
 610 }
 611
 612 enum ixgbe_bus_width ixgbe_convert_bus_width(u16 link_status)
 613 {
 614         switch (link_status & IXGBE_PCI_LINK_WIDTH) {
 615         case IXGBE_PCI_LINK_WIDTH_1:
 616                 return ixgbe_bus_width_pcie_x1;
 617         case IXGBE_PCI_LINK_WIDTH_2:
 618                 return ixgbe_bus_width_pcie_x2;
 619         case IXGBE_PCI_LINK_WIDTH_4:
 620                 return ixgbe_bus_width_pcie_x4;
 621         case IXGBE_PCI_LINK_WIDTH_8:
 622                 return ixgbe_bus_width_pcie_x8;
 623         default:
 624                 return ixgbe_bus_width_unknown;
 625         }
 626 }
 627
 628 enum ixgbe_bus_speed ixgbe_convert_bus_speed(u16 link_status)
 629 {
 630         switch (link_status & IXGBE_PCI_LINK_SPEED) {
 631         case IXGBE_PCI_LINK_SPEED_2500:
 632                 return ixgbe_bus_speed_2500;
 633         case IXGBE_PCI_LINK_SPEED_5000:
 634                 return ixgbe_bus_speed_5000;
 635         case IXGBE_PCI_LINK_SPEED_8000:
 636                 return ixgbe_bus_speed_8000;
 637         default:
 638                 return ixgbe_bus_speed_unknown;
 639         }
 640 }
 641
 642 /**
 643  *  ixgbe_get_bus_info_generic - Generic set PCI bus info
 644  *  @hw: pointer to hardware structure
 645  *
 646  *  Sets the PCI bus info (speed, width, type) within the ixgbe_hw structure
 647  **/
 648 s32 ixgbe_get_bus_info_generic(struct ixgbe_hw *hw)
 649 {
 650         struct ixgbe_adapter *adapter = hw->back;
 651         struct ixgbe_mac_info *mac = &hw->mac;
 652         u16 link_status;
 653
 654         hw->bus.type = ixgbe_bus_type_pci_express;
 655
 656         /* Get the negotiated link width and speed from PCI config space */
 657         pci_read_config_word(adapter->pdev, IXGBE_PCI_LINK_STATUS,
 658                              &link_status);
 659
 660         hw->bus.width = ixgbe_convert_bus_width(link_status);
 661         hw->bus.speed = ixgbe_convert_bus_speed(link_status);
 662
 663         mac->ops.set_lan_id(hw);
 664
 665         return 0;
 666 }
 667
 668 /**
 669  *  ixgbe_set_lan_id_multi_port_pcie - Set LAN id for PCIe multiple port devices
 670  *  @hw: pointer to the HW structure
 671  *
 672  *  Determines the LAN function id by reading memory-mapped registers
 673  *  and swaps the port value if requested.
 674  **/
 675 void ixgbe_set_lan_id_multi_port_pcie(struct ixgbe_hw *hw)
 676 {
 677         struct ixgbe_bus_info *bus = &hw->bus;
 678         u32 reg;
 679
 680         reg = IXGBE_READ_REG(hw, IXGBE_STATUS);
 681         bus->func = (reg & IXGBE_STATUS_LAN_ID) >> IXGBE_STATUS_LAN_ID_SHIFT;
 682         bus->lan_id = bus->func;
 683
 684         /* check for a port swap */
 685         reg = IXGBE_READ_REG(hw, IXGBE_FACTPS);
 686         if (reg & IXGBE_FACTPS_LFS)
 687                 bus->func ^= 0x1;
 688 }
 689
 690 /**
 691  *  ixgbe_stop_adapter_generic - Generic stop Tx/Rx units
 692  *  @hw: pointer to hardware structure
 693  *
 694  *  Sets the adapter_stopped flag within ixgbe_hw struct. Clears interrupts,
 695  *  disables transmit and receive units. The adapter_stopped flag is used by
 696  *  the shared code and drivers to determine if the adapter is in a stopped
 697  *  state and should not touch the hardware.
 698  **/
 699 s32 ixgbe_stop_adapter_generic(struct ixgbe_hw *hw)
 700 {
 701         u32 reg_val;
 702         u16 i;
 703
 704         /*
 705          * Set the adapter_stopped flag so other driver functions stop touching
 706          * the hardware
 707          */
 708         hw->adapter_stopped = true;
 709
 710         /* Disable the receive unit */
 711         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, 0);
 712
 713         /* Clear interrupt mask to stop interrupts from being generated */
 714         IXGBE_WRITE_REG(hw, IXGBE_EIMC, IXGBE_IRQ_CLEAR_MASK);
 715
 716         /* Clear any pending interrupts, flush previous writes */
 717         IXGBE_READ_REG(hw, IXGBE_EICR);
 718
 719         /* Disable the transmit unit.  Each queue must be disabled. */
 720         for (i = 0; i < hw->mac.max_tx_queues; i++)
 721                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(i), IXGBE_TXDCTL_SWFLSH);
 722
 723         /* Disable the receive unit by stopping each queue */
 724         for (i = 0; i < hw->mac.max_rx_queues; i++) {
 725                 reg_val = IXGBE_READ_REG(hw, IXGBE_RXDCTL(i));
 726                 reg_val &= ~IXGBE_RXDCTL_ENABLE;
 727                 reg_val |= IXGBE_RXDCTL_SWFLSH;
 728                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(i), reg_val);
 729         }
 730
 731         /* flush all queues disables */
 732         IXGBE_WRITE_FLUSH(hw);
 733         usleep_range(1000, 2000);
 734
 735         /*
 736          * Prevent the PCI-E bus from from hanging by disabling PCI-E master
 737          * access and verify no pending requests
 738          */
 739         return ixgbe_disable_pcie_master(hw);
 740 }
 741
 742 /**
 743  *  ixgbe_led_on_generic - Turns on the software controllable LEDs.
 744  *  @hw: pointer to hardware structure
 745  *  @index: led number to turn on
 746  **/
 747 s32 ixgbe_led_on_generic(struct ixgbe_hw *hw, u32 index)
 748 {
 749         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 750
 751         /* To turn on the LED, set mode to ON. */
 752         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 753         led_reg |= IXGBE_LED_ON << IXGBE_LED_MODE_SHIFT(index);
 754         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 755         IXGBE_WRITE_FLUSH(hw);
 756
 757         return 0;
 758 }
 759
 760 /**
 761  *  ixgbe_led_off_generic - Turns off the software controllable LEDs.
 762  *  @hw: pointer to hardware structure
 763  *  @index: led number to turn off
 764  **/
 765 s32 ixgbe_led_off_generic(struct ixgbe_hw *hw, u32 index)
 766 {
 767         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 768
 769         /* To turn off the LED, set mode to OFF. */
 770         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 771         led_reg |= IXGBE_LED_OFF << IXGBE_LED_MODE_SHIFT(index);
 772         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 773         IXGBE_WRITE_FLUSH(hw);
 774
 775         return 0;
 776 }
 777
 778 /**
 779  *  ixgbe_init_eeprom_params_generic - Initialize EEPROM params
 780  *  @hw: pointer to hardware structure
 781  *
 782  *  Initializes the EEPROM parameters ixgbe_eeprom_info within the
 783  *  ixgbe_hw struct in order to set up EEPROM access.
 784  **/
 785 s32 ixgbe_init_eeprom_params_generic(struct ixgbe_hw *hw)
 786 {
 787         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
 788         u32 eec;
 789         u16 eeprom_size;
 790
 791         if (eeprom->type == ixgbe_eeprom_uninitialized) {
 792                 eeprom->type = ixgbe_eeprom_none;
 793                 /* Set default semaphore delay to 10ms which is a well
 794                  * tested value */
 795                 eeprom->semaphore_delay = 10;
 796                 /* Clear EEPROM page size, it will be initialized as needed */
 797                 eeprom->word_page_size = 0;
 798
 799                 /*
 800                  * Check for EEPROM present first.
 801                  * If not present leave as none
 802                  */
 803                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 804                 if (eec & IXGBE_EEC_PRES) {
 805                         eeprom->type = ixgbe_eeprom_spi;
 806
 807                         /*
 808                          * SPI EEPROM is assumed here.  This code would need to
 809                          * change if a future EEPROM is not SPI.
 810                          */
 811                         eeprom_size = (u16)((eec & IXGBE_EEC_SIZE) >>
 812                                             IXGBE_EEC_SIZE_SHIFT);
 813                         eeprom->word_size = 1 << (eeprom_size +
 814                                                   IXGBE_EEPROM_WORD_SIZE_SHIFT);
 815                 }
 816
 817                 if (eec & IXGBE_EEC_ADDR_SIZE)
 818                         eeprom->address_bits = 16;
 819                 else
 820                         eeprom->address_bits = 8;
 821                 hw_dbg(hw, "Eeprom params: type = %d, size = %d, address bits: "
 822                           "%d\n", eeprom->type, eeprom->word_size,
 823                           eeprom->address_bits);
 824         }
 825
 826         return 0;
 827 }
 828
 829 /**
 830  *  ixgbe_write_eeprom_buffer_bit_bang_generic - Write EEPROM using bit-bang
 831  *  @hw: pointer to hardware structure
 832  *  @offset: offset within the EEPROM to write
 833  *  @words: number of words
 834  *  @data: 16 bit word(s) to write to EEPROM
 835  *
 836  *  Reads 16 bit word(s) from EEPROM through bit-bang method
 837  **/
 838 s32 ixgbe_write_eeprom_buffer_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
 839                                                u16 words, u16 *data)
 840 {
 841         s32 status = 0;
 842         u16 i, count;
 843
 844         hw->eeprom.ops.init_params(hw);
 845
 846         if (words == 0) {
 847                 status = IXGBE_ERR_INVALID_ARGUMENT;
 848                 goto out;
 849         }
 850
 851         if (offset + words > hw->eeprom.word_size) {
 852                 status = IXGBE_ERR_EEPROM;
 853                 goto out;
 854         }
 855
 856         /*
 857          * The EEPROM page size cannot be queried from the chip. We do lazy
 858          * initialization. It is worth to do that when we write large buffer.
 859          */
 860         if ((hw->eeprom.word_page_size == 0) &&
 861             (words > IXGBE_EEPROM_PAGE_SIZE_MAX))
 862                 ixgbe_detect_eeprom_page_size_generic(hw, offset);
 863
 864         /*
 865          * We cannot hold synchronization semaphores for too long
 866          * to avoid other entity starvation. However it is more efficient
 867          * to read in bursts than synchronizing access for each word.
 868          */
 869         for (i = 0; i < words; i += IXGBE_EEPROM_RD_BUFFER_MAX_COUNT) {
 870                 count = (words - i) / IXGBE_EEPROM_RD_BUFFER_MAX_COUNT > 0 ?
 871                          IXGBE_EEPROM_RD_BUFFER_MAX_COUNT : (words - i);
 872                 status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset + i,
 873                                                             count, &data[i]);
 874
 875                 if (status != 0)
 876                         break;
 877         }
 878
 879 out:
 880         return status;
 881 }
 882
 883 /**
 884  *  ixgbe_write_eeprom_buffer_bit_bang - Writes 16 bit word(s) to EEPROM
 885  *  @hw: pointer to hardware structure
 886  *  @offset: offset within the EEPROM to be written to
 887  *  @words: number of word(s)
 888  *  @data: 16 bit word(s) to be written to the EEPROM
 889  *
 890  *  If ixgbe_eeprom_update_checksum is not called after this function, the
 891  *  EEPROM will most likely contain an invalid checksum.
 892  **/
 893 static s32 ixgbe_write_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
 894                                               u16 words, u16 *data)
 895 {
 896         s32 status;
 897         u16 word;
 898         u16 page_size;
 899         u16 i;
 900         u8 write_opcode = IXGBE_EEPROM_WRITE_OPCODE_SPI;
 901
 902         /* Prepare the EEPROM for writing  */
 903         status = ixgbe_acquire_eeprom(hw);
 904
 905         if (status == 0) {
 906                 if (ixgbe_ready_eeprom(hw) != 0) {
 907                         ixgbe_release_eeprom(hw);
 908                         status = IXGBE_ERR_EEPROM;
 909                 }
 910         }
 911
 912         if (status == 0) {
 913                 for (i = 0; i < words; i++) {
 914                         ixgbe_standby_eeprom(hw);
 915
 916                         /*  Send the WRITE ENABLE command (8 bit opcode )  */
 917                         ixgbe_shift_out_eeprom_bits(hw,
 918                                                   IXGBE_EEPROM_WREN_OPCODE_SPI,
 919                                                   IXGBE_EEPROM_OPCODE_BITS);
 920
 921                         ixgbe_standby_eeprom(hw);
 922
 923                         /*
 924                          * Some SPI eeproms use the 8th address bit embedded
 925                          * in the opcode
 926                          */
 927                         if ((hw->eeprom.address_bits == 8) &&
 928                             ((offset + i) >= 128))
 929                                 write_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
 930
 931                         /* Send the Write command (8-bit opcode + addr) */
 932                         ixgbe_shift_out_eeprom_bits(hw, write_opcode,
 933                                                     IXGBE_EEPROM_OPCODE_BITS);
 934                         ixgbe_shift_out_eeprom_bits(hw, (u16)((offset + i) * 2),
 935                                                     hw->eeprom.address_bits);
 936
 937                         page_size = hw->eeprom.word_page_size;
 938
 939                         /* Send the data in burst via SPI*/
 940                         do {
 941                                 word = data[i];
 942                                 word = (word >> 8) | (word << 8);
 943                                 ixgbe_shift_out_eeprom_bits(hw, word, 16);
 944
 945                                 if (page_size == 0)
 946                                         break;
 947
 948                                 /* do not wrap around page */
 949                                 if (((offset + i) & (page_size - 1)) ==
 950                                     (page_size - 1))
 951                                         break;
 952                         } while (++i < words);
 953
 954                         ixgbe_standby_eeprom(hw);
 955                         usleep_range(10000, 20000);
 956                 }
 957                 /* Done with writing - release the EEPROM */
 958                 ixgbe_release_eeprom(hw);
 959         }
 960
 961         return status;
 962 }
 963
 964 /**
 965  *  ixgbe_write_eeprom_generic - Writes 16 bit value to EEPROM
 966  *  @hw: pointer to hardware structure
 967  *  @offset: offset within the EEPROM to be written to
 968  *  @data: 16 bit word to be written to the EEPROM
 969  *
 970  *  If ixgbe_eeprom_update_checksum is not called after this function, the
 971  *  EEPROM will most likely contain an invalid checksum.
 972  **/
 973 s32 ixgbe_write_eeprom_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
 974 {
 975         s32 status;
 976
 977         hw->eeprom.ops.init_params(hw);
 978
 979         if (offset >= hw->eeprom.word_size) {
 980                 status = IXGBE_ERR_EEPROM;
 981                 goto out;
 982         }
 983
 984         status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset, 1, &data);
 985
 986 out:
 987         return status;
 988 }
 989
 990 /**
 991  *  ixgbe_read_eeprom_buffer_bit_bang_generic - Read EEPROM using bit-bang
 992  *  @hw: pointer to hardware structure
 993  *  @offset: offset within the EEPROM to be read
 994  *  @words: number of word(s)
 995  *  @data: read 16 bit words(s) from EEPROM
 996  *
 997  *  Reads 16 bit word(s) from EEPROM through bit-bang method
 998  **/
 999 s32 ixgbe_read_eeprom_buffer_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
1000                                               u16 words, u16 *data)
1001 {
1002         s32 status = 0;
1003         u16 i, count;
1004
1005         hw->eeprom.ops.init_params(hw);
1006
1007         if (words == 0) {
1008                 status = IXGBE_ERR_INVALID_ARGUMENT;
1009                 goto out;
1010         }
1011
1012         if (offset + words > hw->eeprom.word_size) {
1013                 status = IXGBE_ERR_EEPROM;
1014                 goto out;
1015         }
1016
1017         /*
1018          * We cannot hold synchronization semaphores for too long
1019          * to avoid other entity starvation. However it is more efficient
1020          * to read in bursts than synchronizing access for each word.
1021          */
1022         for (i = 0; i < words; i += IXGBE_EEPROM_RD_BUFFER_MAX_COUNT) {
1023                 count = (words - i) / IXGBE_EEPROM_RD_BUFFER_MAX_COUNT > 0 ?
1024                          IXGBE_EEPROM_RD_BUFFER_MAX_COUNT : (words - i);
1025
1026                 status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset + i,
1027                                                            count, &data[i]);
1028
1029                 if (status != 0)
1030                         break;
1031         }
1032
1033 out:
1034         return status;
1035 }
1036
1037 /**
1038  *  ixgbe_read_eeprom_buffer_bit_bang - Read EEPROM using bit-bang
1039  *  @hw: pointer to hardware structure
1040  *  @offset: offset within the EEPROM to be read
1041  *  @words: number of word(s)
1042  *  @data: read 16 bit word(s) from EEPROM
1043  *
1044  *  Reads 16 bit word(s) from EEPROM through bit-bang method
1045  **/
1046 static s32 ixgbe_read_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
1047                                              u16 words, u16 *data)
1048 {
1049         s32 status;
1050         u16 word_in;
1051         u8 read_opcode = IXGBE_EEPROM_READ_OPCODE_SPI;
1052         u16 i;
1053
1054         /* Prepare the EEPROM for reading  */
1055         status = ixgbe_acquire_eeprom(hw);
1056
1057         if (status == 0) {
1058                 if (ixgbe_ready_eeprom(hw) != 0) {
1059                         ixgbe_release_eeprom(hw);
1060                         status = IXGBE_ERR_EEPROM;
1061                 }
1062         }
1063
1064         if (status == 0) {
1065                 for (i = 0; i < words; i++) {
1066                         ixgbe_standby_eeprom(hw);
1067                         /*
1068                          * Some SPI eeproms use the 8th address bit embedded
1069                          * in the opcode
1070                          */
1071                         if ((hw->eeprom.address_bits == 8) &&
1072                             ((offset + i) >= 128))
1073                                 read_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
1074
1075                         /* Send the READ command (opcode + addr) */
1076                         ixgbe_shift_out_eeprom_bits(hw, read_opcode,
1077                                                     IXGBE_EEPROM_OPCODE_BITS);
1078                         ixgbe_shift_out_eeprom_bits(hw, (u16)((offset + i) * 2),
1079                                                     hw->eeprom.address_bits);
1080
1081                         /* Read the data. */
1082                         word_in = ixgbe_shift_in_eeprom_bits(hw, 16);
1083                         data[i] = (word_in >> 8) | (word_in << 8);
1084                 }
1085
1086                 /* End this read operation */
1087                 ixgbe_release_eeprom(hw);
1088         }
1089
1090         return status;
1091 }
1092
1093 /**
1094  *  ixgbe_read_eeprom_bit_bang_generic - Read EEPROM word using bit-bang
1095  *  @hw: pointer to hardware structure
1096  *  @offset: offset within the EEPROM to be read
1097  *  @data: read 16 bit value from EEPROM
1098  *
1099  *  Reads 16 bit value from EEPROM through bit-bang method
1100  **/
1101 s32 ixgbe_read_eeprom_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
1102                                        u16 *data)
1103 {
1104         s32 status;
1105
1106         hw->eeprom.ops.init_params(hw);
1107
1108         if (offset >= hw->eeprom.word_size) {
1109                 status = IXGBE_ERR_EEPROM;
1110                 goto out;
1111         }
1112
1113         status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset, 1, data);
1114
1115 out:
1116         return status;
1117 }
1118
1119 /**
1120  *  ixgbe_read_eerd_buffer_generic - Read EEPROM word(s) using EERD
1121  *  @hw: pointer to hardware structure
1122  *  @offset: offset of word in the EEPROM to read
1123  *  @words: number of word(s)
1124  *  @data: 16 bit word(s) from the EEPROM
1125  *
1126  *  Reads a 16 bit word(s) from the EEPROM using the EERD register.
1127  **/
1128 s32 ixgbe_read_eerd_buffer_generic(struct ixgbe_hw *hw, u16 offset,
1129                                    u16 words, u16 *data)
1130 {
1131         u32 eerd;
1132         s32 status = 0;
1133         u32 i;
1134
1135         hw->eeprom.ops.init_params(hw);
1136
1137         if (words == 0) {
1138                 status = IXGBE_ERR_INVALID_ARGUMENT;
1139                 goto out;
1140         }
1141
1142         if (offset >= hw->eeprom.word_size) {
1143                 status = IXGBE_ERR_EEPROM;
1144                 goto out;
1145         }
1146
1147         for (i = 0; i < words; i++) {
1148                 eerd = ((offset + i) << IXGBE_EEPROM_RW_ADDR_SHIFT) |
1149                        IXGBE_EEPROM_RW_REG_START;
1150
1151                 IXGBE_WRITE_REG(hw, IXGBE_EERD, eerd);
1152                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_READ);
1153
1154                 if (status == 0) {
1155                         data[i] = (IXGBE_READ_REG(hw, IXGBE_EERD) >>
1156                                    IXGBE_EEPROM_RW_REG_DATA);
1157                 } else {
1158                         hw_dbg(hw, "Eeprom read timed out\n");
1159                         goto out;
1160                 }
1161         }
1162 out:
1163         return status;
1164 }
1165
1166 /**
1167  *  ixgbe_detect_eeprom_page_size_generic - Detect EEPROM page size
1168  *  @hw: pointer to hardware structure
1169  *  @offset: offset within the EEPROM to be used as a scratch pad
1170  *
1171  *  Discover EEPROM page size by writing marching data at given offset.
1172  *  This function is called only when we are writing a new large buffer
1173  *  at given offset so the data would be overwritten anyway.
1174  **/
1175 static s32 ixgbe_detect_eeprom_page_size_generic(struct ixgbe_hw *hw,
1176                                                  u16 offset)
1177 {
1178         u16 data[IXGBE_EEPROM_PAGE_SIZE_MAX];
1179         s32 status = 0;
1180         u16 i;
1181
1182         for (i = 0; i < IXGBE_EEPROM_PAGE_SIZE_MAX; i++)
1183                 data[i] = i;
1184
1185         hw->eeprom.word_page_size = IXGBE_EEPROM_PAGE_SIZE_MAX;
1186         status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset,
1187                                              IXGBE_EEPROM_PAGE_SIZE_MAX, data);
1188         hw->eeprom.word_page_size = 0;
1189         if (status != 0)
1190                 goto out;
1191
1192         status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset, 1, data);
1193         if (status != 0)
1194                 goto out;
1195
1196         /*
1197          * When writing in burst more than the actual page size
1198          * EEPROM address wraps around current page.
1199          */
1200         hw->eeprom.word_page_size = IXGBE_EEPROM_PAGE_SIZE_MAX - data[0];
1201
1202         hw_dbg(hw, "Detected EEPROM page size = %d words.",
1203                hw->eeprom.word_page_size);
1204 out:
1205         return status;
1206 }
1207
1208 /**
1209  *  ixgbe_read_eerd_generic - Read EEPROM word using EERD
1210  *  @hw: pointer to hardware structure
1211  *  @offset: offset of  word in the EEPROM to read
1212  *  @data: word read from the EEPROM
1213  *
1214  *  Reads a 16 bit word from the EEPROM using the EERD register.
1215  **/
1216 s32 ixgbe_read_eerd_generic(struct ixgbe_hw *hw, u16 offset, u16 *data)
1217 {
1218         return ixgbe_read_eerd_buffer_generic(hw, offset, 1, data);
1219 }
1220
1221 /**
1222  *  ixgbe_write_eewr_buffer_generic - Write EEPROM word(s) using EEWR
1223  *  @hw: pointer to hardware structure
1224  *  @offset: offset of  word in the EEPROM to write
1225  *  @words: number of words
1226  *  @data: word(s) write to the EEPROM
1227  *
1228  *  Write a 16 bit word(s) to the EEPROM using the EEWR register.
1229  **/
1230 s32 ixgbe_write_eewr_buffer_generic(struct ixgbe_hw *hw, u16 offset,
1231                                     u16 words, u16 *data)
1232 {
1233         u32 eewr;
1234         s32 status = 0;
1235         u16 i;
1236
1237         hw->eeprom.ops.init_params(hw);
1238
1239         if (words == 0) {
1240                 status = IXGBE_ERR_INVALID_ARGUMENT;
1241                 goto out;
1242         }
1243
1244         if (offset >= hw->eeprom.word_size) {
1245                 status = IXGBE_ERR_EEPROM;
1246                 goto out;
1247         }
1248
1249         for (i = 0; i < words; i++) {
1250                 eewr = ((offset + i) << IXGBE_EEPROM_RW_ADDR_SHIFT) |
1251                        (data[i] << IXGBE_EEPROM_RW_REG_DATA) |
1252                        IXGBE_EEPROM_RW_REG_START;
1253
1254                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_WRITE);
1255                 if (status != 0) {
1256                         hw_dbg(hw, "Eeprom write EEWR timed out\n");
1257                         goto out;
1258                 }
1259
1260                 IXGBE_WRITE_REG(hw, IXGBE_EEWR, eewr);
1261
1262                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_WRITE);
1263                 if (status != 0) {
1264                         hw_dbg(hw, "Eeprom write EEWR timed out\n");
1265                         goto out;
1266                 }
1267         }
1268
1269 out:
1270         return status;
1271 }
1272
1273 /**
1274  *  ixgbe_write_eewr_generic - Write EEPROM word using EEWR
1275  *  @hw: pointer to hardware structure
1276  *  @offset: offset of  word in the EEPROM to write
1277  *  @data: word write to the EEPROM
1278  *
1279  *  Write a 16 bit word to the EEPROM using the EEWR register.
1280  **/
1281 s32 ixgbe_write_eewr_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
1282 {
1283         return ixgbe_write_eewr_buffer_generic(hw, offset, 1, &data);
1284 }
1285
1286 /**
1287  *  ixgbe_poll_eerd_eewr_done - Poll EERD read or EEWR write status
1288  *  @hw: pointer to hardware structure
1289  *  @ee_reg: EEPROM flag for polling
1290  *
1291  *  Polls the status bit (bit 1) of the EERD or EEWR to determine when the
1292  *  read or write is done respectively.
1293  **/
1294 static s32 ixgbe_poll_eerd_eewr_done(struct ixgbe_hw *hw, u32 ee_reg)
1295 {
1296         u32 i;
1297         u32 reg;
1298         s32 status = IXGBE_ERR_EEPROM;
1299
1300         for (i = 0; i < IXGBE_EERD_EEWR_ATTEMPTS; i++) {
1301                 if (ee_reg == IXGBE_NVM_POLL_READ)
1302                         reg = IXGBE_READ_REG(hw, IXGBE_EERD);
1303                 else
1304                         reg = IXGBE_READ_REG(hw, IXGBE_EEWR);
1305
1306                 if (reg & IXGBE_EEPROM_RW_REG_DONE) {
1307                         status = 0;
1308                         break;
1309                 }
1310                 udelay(5);
1311         }
1312         return status;
1313 }
1314
1315 /**
1316  *  ixgbe_acquire_eeprom - Acquire EEPROM using bit-bang
1317  *  @hw: pointer to hardware structure
1318  *
1319  *  Prepares EEPROM for access using bit-bang method. This function should
1320  *  be called before issuing a command to the EEPROM.
1321  **/
1322 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw)
1323 {
1324         s32 status = 0;
1325         u32 eec;
1326         u32 i;
1327
1328         if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_EEP_SM) != 0)
1329                 status = IXGBE_ERR_SWFW_SYNC;
1330
1331         if (status == 0) {
1332                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1333
1334                 /* Request EEPROM Access */
1335                 eec |= IXGBE_EEC_REQ;
1336                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1337
1338                 for (i = 0; i < IXGBE_EEPROM_GRANT_ATTEMPTS; i++) {
1339                         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1340                         if (eec & IXGBE_EEC_GNT)
1341                                 break;
1342                         udelay(5);
1343                 }
1344
1345                 /* Release if grant not acquired */
1346                 if (!(eec & IXGBE_EEC_GNT)) {
1347                         eec &= ~IXGBE_EEC_REQ;
1348                         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1349                         hw_dbg(hw, "Could not acquire EEPROM grant\n");
1350
1351                         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1352                         status = IXGBE_ERR_EEPROM;
1353                 }
1354
1355                 /* Setup EEPROM for Read/Write */
1356                 if (status == 0) {
1357                         /* Clear CS and SK */
1358                         eec &= ~(IXGBE_EEC_CS | IXGBE_EEC_SK);
1359                         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1360                         IXGBE_WRITE_FLUSH(hw);
1361                         udelay(1);
1362                 }
1363         }
1364         return status;
1365 }
1366
1367 /**
1368  *  ixgbe_get_eeprom_semaphore - Get hardware semaphore
1369  *  @hw: pointer to hardware structure
1370  *
1371  *  Sets the hardware semaphores so EEPROM access can occur for bit-bang method
1372  **/
1373 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw)
1374 {
1375         s32 status = IXGBE_ERR_EEPROM;
1376         u32 timeout = 2000;
1377         u32 i;
1378         u32 swsm;
1379
1380         /* Get SMBI software semaphore between device drivers first */
1381         for (i = 0; i < timeout; i++) {
1382                 /*
1383                  * If the SMBI bit is 0 when we read it, then the bit will be
1384                  * set and we have the semaphore
1385                  */
1386                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1387                 if (!(swsm & IXGBE_SWSM_SMBI)) {
1388                         status = 0;
1389                         break;
1390                 }
1391                 udelay(50);
1392         }
1393
1394         if (i == timeout) {
1395                 hw_dbg(hw, "Driver can't access the Eeprom - SMBI Semaphore "
1396                        "not granted.\n");
1397                 /*
1398                  * this release is particularly important because our attempts
1399                  * above to get the semaphore may have succeeded, and if there
1400                  * was a timeout, we should unconditionally clear the semaphore
1401                  * bits to free the driver to make progress
1402                  */
1403                 ixgbe_release_eeprom_semaphore(hw);
1404
1405                 udelay(50);
1406                 /*
1407                  * one last try
1408                  * If the SMBI bit is 0 when we read it, then the bit will be
1409                  * set and we have the semaphore
1410                  */
1411                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1412                 if (!(swsm & IXGBE_SWSM_SMBI))
1413                         status = 0;
1414         }
1415
1416         /* Now get the semaphore between SW/FW through the SWESMBI bit */
1417         if (status == 0) {
1418                 for (i = 0; i < timeout; i++) {
1419                         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1420
1421                         /* Set the SW EEPROM semaphore bit to request access */
1422                         swsm |= IXGBE_SWSM_SWESMBI;
1423                         IXGBE_WRITE_REG(hw, IXGBE_SWSM, swsm);
1424
1425                         /*
1426                          * If we set the bit successfully then we got the
1427                          * semaphore.
1428                          */
1429                         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1430                         if (swsm & IXGBE_SWSM_SWESMBI)
1431                                 break;
1432
1433                         udelay(50);
1434                 }
1435
1436                 /*
1437                  * Release semaphores and return error if SW EEPROM semaphore
1438                  * was not granted because we don't have access to the EEPROM
1439                  */
1440                 if (i >= timeout) {
1441                         hw_dbg(hw, "SWESMBI Software EEPROM semaphore "
1442                                "not granted.\n");
1443                         ixgbe_release_eeprom_semaphore(hw);
1444                         status = IXGBE_ERR_EEPROM;
1445                 }
1446         } else {
1447                 hw_dbg(hw, "Software semaphore SMBI between device drivers "
1448                        "not granted.\n");
1449         }
1450
1451         return status;
1452 }
1453
1454 /**
1455  *  ixgbe_release_eeprom_semaphore - Release hardware semaphore
1456  *  @hw: pointer to hardware structure
1457  *
1458  *  This function clears hardware semaphore bits.
1459  **/
1460 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw)
1461 {
1462         u32 swsm;
1463
1464         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1465
1466         /* Release both semaphores by writing 0 to the bits SWESMBI and SMBI */
1467         swsm &= ~(IXGBE_SWSM_SWESMBI | IXGBE_SWSM_SMBI);
1468         IXGBE_WRITE_REG(hw, IXGBE_SWSM, swsm);
1469         IXGBE_WRITE_FLUSH(hw);
1470 }
1471
1472 /**
1473  *  ixgbe_ready_eeprom - Polls for EEPROM ready
1474  *  @hw: pointer to hardware structure
1475  **/
1476 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw)
1477 {
1478         s32 status = 0;
1479         u16 i;
1480         u8 spi_stat_reg;
1481
1482         /*
1483          * Read "Status Register" repeatedly until the LSB is cleared.  The
1484          * EEPROM will signal that the command has been completed by clearing
1485          * bit 0 of the internal status register.  If it's not cleared within
1486          * 5 milliseconds, then error out.
1487          */
1488         for (i = 0; i < IXGBE_EEPROM_MAX_RETRY_SPI; i += 5) {
1489                 ixgbe_shift_out_eeprom_bits(hw, IXGBE_EEPROM_RDSR_OPCODE_SPI,
1490                                             IXGBE_EEPROM_OPCODE_BITS);
1491                 spi_stat_reg = (u8)ixgbe_shift_in_eeprom_bits(hw, 8);
1492                 if (!(spi_stat_reg & IXGBE_EEPROM_STATUS_RDY_SPI))
1493                         break;
1494
1495                 udelay(5);
1496                 ixgbe_standby_eeprom(hw);
1497         }
1498
1499         /*
1500          * On some parts, SPI write time could vary from 0-20mSec on 3.3V
1501          * devices (and only 0-5mSec on 5V devices)
1502          */
1503         if (i >= IXGBE_EEPROM_MAX_RETRY_SPI) {
1504                 hw_dbg(hw, "SPI EEPROM Status error\n");
1505                 status = IXGBE_ERR_EEPROM;
1506         }
1507
1508         return status;
1509 }
1510
1511 /**
1512  *  ixgbe_standby_eeprom - Returns EEPROM to a "standby" state
1513  *  @hw: pointer to hardware structure
1514  **/
1515 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw)
1516 {
1517         u32 eec;
1518
1519         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1520
1521         /* Toggle CS to flush commands */
1522         eec |= IXGBE_EEC_CS;
1523         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1524         IXGBE_WRITE_FLUSH(hw);
1525         udelay(1);
1526         eec &= ~IXGBE_EEC_CS;
1527         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1528         IXGBE_WRITE_FLUSH(hw);
1529         udelay(1);
1530 }
1531
1532 /**
1533  *  ixgbe_shift_out_eeprom_bits - Shift data bits out to the EEPROM.
1534  *  @hw: pointer to hardware structure
1535  *  @data: data to send to the EEPROM
1536  *  @count: number of bits to shift out
1537  **/
1538 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
1539                                         u16 count)
1540 {
1541         u32 eec;
1542         u32 mask;
1543         u32 i;
1544
1545         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1546
1547         /*
1548          * Mask is used to shift "count" bits of "data" out to the EEPROM
1549          * one bit at a time.  Determine the starting bit based on count
1550          */
1551         mask = 0x01 << (count - 1);
1552
1553         for (i = 0; i < count; i++) {
1554                 /*
1555                  * A "1" is shifted out to the EEPROM by setting bit "DI" to a
1556                  * "1", and then raising and then lowering the clock (the SK
1557                  * bit controls the clock input to the EEPROM).  A "0" is
1558                  * shifted out to the EEPROM by setting "DI" to "0" and then
1559                  * raising and then lowering the clock.
1560                  */
1561                 if (data & mask)
1562                         eec |= IXGBE_EEC_DI;
1563                 else
1564                         eec &= ~IXGBE_EEC_DI;
1565
1566                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1567                 IXGBE_WRITE_FLUSH(hw);
1568
1569                 udelay(1);
1570
1571                 ixgbe_raise_eeprom_clk(hw, &eec);
1572                 ixgbe_lower_eeprom_clk(hw, &eec);
1573
1574                 /*
1575                  * Shift mask to signify next bit of data to shift in to the
1576                  * EEPROM
1577                  */
1578                 mask = mask >> 1;
1579         }
1580
1581         /* We leave the "DI" bit set to "0" when we leave this routine. */
1582         eec &= ~IXGBE_EEC_DI;
1583         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1584         IXGBE_WRITE_FLUSH(hw);
1585 }
1586
1587 /**
1588  *  ixgbe_shift_in_eeprom_bits - Shift data bits in from the EEPROM
1589  *  @hw: pointer to hardware structure
1590  **/
1591 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count)
1592 {
1593         u32 eec;
1594         u32 i;
1595         u16 data = 0;
1596
1597         /*
1598          * In order to read a register from the EEPROM, we need to shift
1599          * 'count' bits in from the EEPROM. Bits are "shifted in" by raising
1600          * the clock input to the EEPROM (setting the SK bit), and then reading
1601          * the value of the "DO" bit.  During this "shifting in" process the
1602          * "DI" bit should always be clear.
1603          */
1604         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1605
1606         eec &= ~(IXGBE_EEC_DO | IXGBE_EEC_DI);
1607
1608         for (i = 0; i < count; i++) {
1609                 data = data << 1;
1610                 ixgbe_raise_eeprom_clk(hw, &eec);
1611
1612                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1613
1614                 eec &= ~(IXGBE_EEC_DI);
1615                 if (eec & IXGBE_EEC_DO)
1616                         data |= 1;
1617
1618                 ixgbe_lower_eeprom_clk(hw, &eec);
1619         }
1620
1621         return data;
1622 }
1623
1624 /**
1625  *  ixgbe_raise_eeprom_clk - Raises the EEPROM's clock input.
1626  *  @hw: pointer to hardware structure
1627  *  @eec: EEC register's current value
1628  **/
1629 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
1630 {
1631         /*
1632          * Raise the clock input to the EEPROM
1633          * (setting the SK bit), then delay
1634          */
1635         *eec = *eec | IXGBE_EEC_SK;
1636         IXGBE_WRITE_REG(hw, IXGBE_EEC, *eec);
1637         IXGBE_WRITE_FLUSH(hw);
1638         udelay(1);
1639 }
1640
1641 /**
1642  *  ixgbe_lower_eeprom_clk - Lowers the EEPROM's clock input.
1643  *  @hw: pointer to hardware structure
1644  *  @eecd: EECD's current value
1645  **/
1646 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
1647 {
1648         /*
1649          * Lower the clock input to the EEPROM (clearing the SK bit), then
1650          * delay
1651          */
1652         *eec = *eec & ~IXGBE_EEC_SK;
1653         IXGBE_WRITE_REG(hw, IXGBE_EEC, *eec);
1654         IXGBE_WRITE_FLUSH(hw);
1655         udelay(1);
1656 }
1657
1658 /**
1659  *  ixgbe_release_eeprom - Release EEPROM, release semaphores
1660  *  @hw: pointer to hardware structure
1661  **/
1662 static void ixgbe_release_eeprom(struct ixgbe_hw *hw)
1663 {
1664         u32 eec;
1665
1666         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1667
1668         eec |= IXGBE_EEC_CS;  /* Pull CS high */
1669         eec &= ~IXGBE_EEC_SK; /* Lower SCK */
1670
1671         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1672         IXGBE_WRITE_FLUSH(hw);
1673
1674         udelay(1);
1675
1676         /* Stop requesting EEPROM access */
1677         eec &= ~IXGBE_EEC_REQ;
1678         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1679
1680         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1681
1682         /*
1683          * Delay before attempt to obtain semaphore again to allow FW
1684          * access. semaphore_delay is in ms we need us for usleep_range
1685          */
1686         usleep_range(hw->eeprom.semaphore_delay * 1000,
1687                      hw->eeprom.semaphore_delay * 2000);
1688 }
1689
1690 /**
1691  *  ixgbe_calc_eeprom_checksum_generic - Calculates and returns the checksum
1692  *  @hw: pointer to hardware structure
1693  **/
1694 u16 ixgbe_calc_eeprom_checksum_generic(struct ixgbe_hw *hw)
1695 {
1696         u16 i;
1697         u16 j;
1698         u16 checksum = 0;
1699         u16 length = 0;
1700         u16 pointer = 0;
1701         u16 word = 0;
1702
1703         /* Include 0x0-0x3F in the checksum */
1704         for (i = 0; i < IXGBE_EEPROM_CHECKSUM; i++) {
1705                 if (hw->eeprom.ops.read(hw, i, &word) != 0) {
1706                         hw_dbg(hw, "EEPROM read failed\n");
1707                         break;
1708                 }
1709                 checksum += word;
1710         }
1711
1712         /* Include all data from pointers except for the fw pointer */
1713         for (i = IXGBE_PCIE_ANALOG_PTR; i < IXGBE_FW_PTR; i++) {
1714                 hw->eeprom.ops.read(hw, i, &pointer);
1715
1716                 /* Make sure the pointer seems valid */
1717                 if (pointer != 0xFFFF && pointer != 0) {
1718                         hw->eeprom.ops.read(hw, pointer, &length);
1719
1720                         if (length != 0xFFFF && length != 0) {
1721                                 for (j = pointer+1; j <= pointer+length; j++) {
1722                                         hw->eeprom.ops.read(hw, j, &word);
1723                                         checksum += word;
1724                                 }
1725                         }
1726                 }
1727         }
1728
1729         checksum = (u16)IXGBE_EEPROM_SUM - checksum;
1730
1731         return checksum;
1732 }
1733
1734 /**
1735  *  ixgbe_validate_eeprom_checksum_generic - Validate EEPROM checksum
1736  *  @hw: pointer to hardware structure
1737  *  @checksum_val: calculated checksum
1738  *
1739  *  Performs checksum calculation and validates the EEPROM checksum.  If the
1740  *  caller does not need checksum_val, the value can be NULL.
1741  **/
1742 s32 ixgbe_validate_eeprom_checksum_generic(struct ixgbe_hw *hw,
1743                                            u16 *checksum_val)
1744 {
1745         s32 status;
1746         u16 checksum;
1747         u16 read_checksum = 0;
1748
1749         /*
1750          * Read the first word from the EEPROM. If this times out or fails, do
1751          * not continue or we could be in for a very long wait while every
1752          * EEPROM read fails
1753          */
1754         status = hw->eeprom.ops.read(hw, 0, &checksum);
1755
1756         if (status == 0) {
1757                 checksum = hw->eeprom.ops.calc_checksum(hw);
1758
1759                 hw->eeprom.ops.read(hw, IXGBE_EEPROM_CHECKSUM, &read_checksum);
1760
1761                 /*
1762                  * Verify read checksum from EEPROM is the same as
1763                  * calculated checksum
1764                  */
1765                 if (read_checksum != checksum)
1766                         status = IXGBE_ERR_EEPROM_CHECKSUM;
1767
1768                 /* If the user cares, return the calculated checksum */
1769                 if (checksum_val)
1770                         *checksum_val = checksum;
1771         } else {
1772                 hw_dbg(hw, "EEPROM read failed\n");
1773         }
1774
1775         return status;
1776 }
1777
1778 /**
1779  *  ixgbe_update_eeprom_checksum_generic - Updates the EEPROM checksum
1780  *  @hw: pointer to hardware structure
1781  **/
1782 s32 ixgbe_update_eeprom_checksum_generic(struct ixgbe_hw *hw)
1783 {
1784         s32 status;
1785         u16 checksum;
1786
1787         /*
1788          * Read the first word from the EEPROM. If this times out or fails, do
1789          * not continue or we could be in for a very long wait while every
1790          * EEPROM read fails
1791          */
1792         status = hw->eeprom.ops.read(hw, 0, &checksum);
1793
1794         if (status == 0) {
1795                 checksum = hw->eeprom.ops.calc_checksum(hw);
1796                 status = hw->eeprom.ops.write(hw, IXGBE_EEPROM_CHECKSUM,
1797                                               checksum);
1798         } else {
1799                 hw_dbg(hw, "EEPROM read failed\n");
1800         }
1801
1802         return status;
1803 }
1804
1805 /**
1806  *  ixgbe_set_rar_generic - Set Rx address register
1807  *  @hw: pointer to hardware structure
1808  *  @index: Receive address register to write
1809  *  @addr: Address to put into receive address register
1810  *  @vmdq: VMDq "set" or "pool" index
1811  *  @enable_addr: set flag that address is active
1812  *
1813  *  Puts an ethernet address into a receive address register.
1814  **/
1815 s32 ixgbe_set_rar_generic(struct ixgbe_hw *hw, u32 index, u8 *addr, u32 vmdq,
1816                           u32 enable_addr)
1817 {
1818         u32 rar_low, rar_high;
1819         u32 rar_entries = hw->mac.num_rar_entries;
1820
1821         /* Make sure we are using a valid rar index range */
1822         if (index >= rar_entries) {
1823                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1824                 return IXGBE_ERR_INVALID_ARGUMENT;
1825         }
1826
1827         /* setup VMDq pool selection before this RAR gets enabled */
1828         hw->mac.ops.set_vmdq(hw, index, vmdq);
1829
1830         /*
1831          * HW expects these in little endian so we reverse the byte
1832          * order from network order (big endian) to little endian
1833          */
1834         rar_low = ((u32)addr[0] |
1835                    ((u32)addr[1] << 8) |
1836                    ((u32)addr[2] << 16) |
1837                    ((u32)addr[3] << 24));
1838         /*
1839          * Some parts put the VMDq setting in the extra RAH bits,
1840          * so save everything except the lower 16 bits that hold part
1841          * of the address and the address valid bit.
1842          */
1843         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1844         rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1845         rar_high |= ((u32)addr[4] | ((u32)addr[5] << 8));
1846
1847         if (enable_addr != 0)
1848                 rar_high |= IXGBE_RAH_AV;
1849
1850         IXGBE_WRITE_REG(hw, IXGBE_RAL(index), rar_low);
1851         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1852
1853         return 0;
1854 }
1855
1856 /**
1857  *  ixgbe_clear_rar_generic - Remove Rx address register
1858  *  @hw: pointer to hardware structure
1859  *  @index: Receive address register to write
1860  *
1861  *  Clears an ethernet address from a receive address register.
1862  **/
1863 s32 ixgbe_clear_rar_generic(struct ixgbe_hw *hw, u32 index)
1864 {
1865         u32 rar_high;
1866         u32 rar_entries = hw->mac.num_rar_entries;
1867
1868         /* Make sure we are using a valid rar index range */
1869         if (index >= rar_entries) {
1870                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1871                 return IXGBE_ERR_INVALID_ARGUMENT;
1872         }
1873
1874         /*
1875          * Some parts put the VMDq setting in the extra RAH bits,
1876          * so save everything except the lower 16 bits that hold part
1877          * of the address and the address valid bit.
1878          */
1879         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1880         rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1881
1882         IXGBE_WRITE_REG(hw, IXGBE_RAL(index), 0);
1883         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1884
1885         /* clear VMDq pool/queue selection for this RAR */
1886         hw->mac.ops.clear_vmdq(hw, index, IXGBE_CLEAR_VMDQ_ALL);
1887
1888         return 0;
1889 }
1890
1891 /**
1892  *  ixgbe_init_rx_addrs_generic - Initializes receive address filters.
1893  *  @hw: pointer to hardware structure
1894  *
1895  *  Places the MAC address in receive address register 0 and clears the rest
1896  *  of the receive address registers. Clears the multicast table. Assumes
1897  *  the receiver is in reset when the routine is called.
1898  **/
1899 s32 ixgbe_init_rx_addrs_generic(struct ixgbe_hw *hw)
1900 {
1901         u32 i;
1902         u32 rar_entries = hw->mac.num_rar_entries;
1903
1904         /*
1905          * If the current mac address is valid, assume it is a software override
1906          * to the permanent address.
1907          * Otherwise, use the permanent address from the eeprom.
1908          */
1909         if (!is_valid_ether_addr(hw->mac.addr)) {
1910                 /* Get the MAC address from the RAR0 for later reference */
1911                 hw->mac.ops.get_mac_addr(hw, hw->mac.addr);
1912
1913                 hw_dbg(hw, " Keeping Current RAR0 Addr =%pM\n", hw->mac.addr);
1914         } else {
1915                 /* Setup the receive address. */
1916                 hw_dbg(hw, "Overriding MAC Address in RAR[0]\n");
1917                 hw_dbg(hw, " New MAC Addr =%pM\n", hw->mac.addr);
1918
1919                 hw->mac.ops.set_rar(hw, 0, hw->mac.addr, 0, IXGBE_RAH_AV);
1920
1921                 /*  clear VMDq pool/queue selection for RAR 0 */
1922                 hw->mac.ops.clear_vmdq(hw, 0, IXGBE_CLEAR_VMDQ_ALL);
1923         }
1924         hw->addr_ctrl.overflow_promisc = 0;
1925
1926         hw->addr_ctrl.rar_used_count = 1;
1927
1928         /* Zero out the other receive addresses. */
1929         hw_dbg(hw, "Clearing RAR[1-%d]\n", rar_entries - 1);
1930         for (i = 1; i < rar_entries; i++) {
1931                 IXGBE_WRITE_REG(hw, IXGBE_RAL(i), 0);
1932                 IXGBE_WRITE_REG(hw, IXGBE_RAH(i), 0);
1933         }
1934
1935         /* Clear the MTA */
1936         hw->addr_ctrl.mta_in_use = 0;
1937         IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
1938
1939         hw_dbg(hw, " Clearing MTA\n");
1940         for (i = 0; i < hw->mac.mcft_size; i++)
1941                 IXGBE_WRITE_REG(hw, IXGBE_MTA(i), 0);
1942
1943         if (hw->mac.ops.init_uta_tables)
1944                 hw->mac.ops.init_uta_tables(hw);
1945
1946         return 0;
1947 }
1948
1949 /**
1950  *  ixgbe_mta_vector - Determines bit-vector in multicast table to set
1951  *  @hw: pointer to hardware structure
1952  *  @mc_addr: the multicast address
1953  *
1954  *  Extracts the 12 bits, from a multicast address, to determine which
1955  *  bit-vector to set in the multicast table. The hardware uses 12 bits, from
1956  *  incoming rx multicast addresses, to determine the bit-vector to check in
1957  *  the MTA. Which of the 4 combination, of 12-bits, the hardware uses is set
1958  *  by the MO field of the MCSTCTRL. The MO field is set during initialization
1959  *  to mc_filter_type.
1960  **/
1961 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr)
1962 {
1963         u32 vector = 0;
1964
1965         switch (hw->mac.mc_filter_type) {
1966         case 0:   /* use bits [47:36] of the address */
1967                 vector = ((mc_addr[4] >> 4) | (((u16)mc_addr[5]) << 4));
1968                 break;
1969         case 1:   /* use bits [46:35] of the address */
1970                 vector = ((mc_addr[4] >> 3) | (((u16)mc_addr[5]) << 5));
1971                 break;
1972         case 2:   /* use bits [45:34] of the address */
1973                 vector = ((mc_addr[4] >> 2) | (((u16)mc_addr[5]) << 6));
1974                 break;
1975         case 3:   /* use bits [43:32] of the address */
1976                 vector = ((mc_addr[4]) | (((u16)mc_addr[5]) << 8));
1977                 break;
1978         default:  /* Invalid mc_filter_type */
1979                 hw_dbg(hw, "MC filter type param set incorrectly\n");
1980                 break;
1981         }
1982
1983         /* vector can only be 12-bits or boundary will be exceeded */
1984         vector &= 0xFFF;
1985         return vector;
1986 }
1987
1988 /**
1989  *  ixgbe_set_mta - Set bit-vector in multicast table
1990  *  @hw: pointer to hardware structure
1991  *  @hash_value: Multicast address hash value
1992  *
1993  *  Sets the bit-vector in the multicast table.
1994  **/
1995 static void ixgbe_set_mta(struct ixgbe_hw *hw, u8 *mc_addr)
1996 {
1997         u32 vector;
1998         u32 vector_bit;
1999         u32 vector_reg;
2000
2001         hw->addr_ctrl.mta_in_use++;
2002
2003         vector = ixgbe_mta_vector(hw, mc_addr);
2004         hw_dbg(hw, " bit-vector = 0x%03X\n", vector);
2005
2006         /*
2007          * The MTA is a register array of 128 32-bit registers. It is treated
2008          * like an array of 4096 bits.  We want to set bit
2009          * BitArray[vector_value]. So we figure out what register the bit is
2010          * in, read it, OR in the new bit, then write back the new value.  The
2011          * register is determined by the upper 7 bits of the vector value and
2012          * the bit within that register are determined by the lower 5 bits of
2013          * the value.
2014          */
2015         vector_reg = (vector >> 5) & 0x7F;
2016         vector_bit = vector & 0x1F;
2017         hw->mac.mta_shadow[vector_reg] |= (1 << vector_bit);
2018 }
2019
2020 /**
2021  *  ixgbe_update_mc_addr_list_generic - Updates MAC list of multicast addresses
2022  *  @hw: pointer to hardware structure
2023  *  @netdev: pointer to net device structure
2024  *
2025  *  The given list replaces any existing list. Clears the MC addrs from receive
2026  *  address registers and the multicast table. Uses unused receive address
2027  *  registers for the first multicast addresses, and hashes the rest into the
2028  *  multicast table.
2029  **/
2030 s32 ixgbe_update_mc_addr_list_generic(struct ixgbe_hw *hw,
2031                                       struct net_device *netdev)
2032 {
2033         struct netdev_hw_addr *ha;
2034         u32 i;
2035
2036         /*
2037          * Set the new number of MC addresses that we are being requested to
2038          * use.
2039          */
2040         hw->addr_ctrl.num_mc_addrs = netdev_mc_count(netdev);
2041         hw->addr_ctrl.mta_in_use = 0;
2042
2043         /* Clear mta_shadow */
2044         hw_dbg(hw, " Clearing MTA\n");
2045         memset(&hw->mac.mta_shadow, 0, sizeof(hw->mac.mta_shadow));
2046
2047         /* Update mta shadow */
2048         netdev_for_each_mc_addr(ha, netdev) {
2049                 hw_dbg(hw, " Adding the multicast addresses:\n");
2050                 ixgbe_set_mta(hw, ha->addr);
2051         }
2052
2053         /* Enable mta */
2054         for (i = 0; i < hw->mac.mcft_size; i++)
2055                 IXGBE_WRITE_REG_ARRAY(hw, IXGBE_MTA(0), i,
2056                                       hw->mac.mta_shadow[i]);
2057
2058         if (hw->addr_ctrl.mta_in_use > 0)
2059                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL,
2060                                 IXGBE_MCSTCTRL_MFE | hw->mac.mc_filter_type);
2061
2062         hw_dbg(hw, "ixgbe_update_mc_addr_list_generic Complete\n");
2063         return 0;
2064 }
2065
2066 /**
2067  *  ixgbe_enable_mc_generic - Enable multicast address in RAR
2068  *  @hw: pointer to hardware structure
2069  *
2070  *  Enables multicast address in RAR and the use of the multicast hash table.
2071  **/
2072 s32 ixgbe_enable_mc_generic(struct ixgbe_hw *hw)
2073 {
2074         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
2075
2076         if (a->mta_in_use > 0)
2077                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, IXGBE_MCSTCTRL_MFE |
2078                                 hw->mac.mc_filter_type);
2079
2080         return 0;
2081 }
2082
2083 /**
2084  *  ixgbe_disable_mc_generic - Disable multicast address in RAR
2085  *  @hw: pointer to hardware structure
2086  *
2087  *  Disables multicast address in RAR and the use of the multicast hash table.
2088  **/
2089 s32 ixgbe_disable_mc_generic(struct ixgbe_hw *hw)
2090 {
2091         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
2092
2093         if (a->mta_in_use > 0)
2094                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
2095
2096         return 0;
2097 }
2098
2099 /**
2100  *  ixgbe_fc_enable_generic - Enable flow control
2101  *  @hw: pointer to hardware structure
2102  *
2103  *  Enable flow control according to the current settings.
2104  **/
2105 s32 ixgbe_fc_enable_generic(struct ixgbe_hw *hw)
2106 {
2107         s32 ret_val = 0;
2108         u32 mflcn_reg, fccfg_reg;
2109         u32 reg;
2110         u32 fcrtl, fcrth;
2111         int i;
2112
2113         /*
2114          * Validate the water mark configuration for packet buffer 0.  Zero
2115          * water marks indicate that the packet buffer was not configured
2116          * and the watermarks for packet buffer 0 should always be configured.
2117          */
2118         if (!hw->fc.low_water ||
2119             !hw->fc.high_water[0] ||
2120             !hw->fc.pause_time) {
2121                 hw_dbg(hw, "Invalid water mark configuration\n");
2122                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
2123                 goto out;
2124         }
2125
2126         /* Negotiate the fc mode to use */
2127         ixgbe_fc_autoneg(hw);
2128
2129         /* Disable any previous flow control settings */
2130         mflcn_reg = IXGBE_READ_REG(hw, IXGBE_MFLCN);
2131         mflcn_reg &= ~(IXGBE_MFLCN_RPFCE_MASK | IXGBE_MFLCN_RFCE);
2132
2133         fccfg_reg = IXGBE_READ_REG(hw, IXGBE_FCCFG);
2134         fccfg_reg &= ~(IXGBE_FCCFG_TFCE_802_3X | IXGBE_FCCFG_TFCE_PRIORITY);
2135
2136         /*
2137          * The possible values of fc.current_mode are:
2138          * 0: Flow control is completely disabled
2139          * 1: Rx flow control is enabled (we can receive pause frames,
2140          *    but not send pause frames).
2141          * 2: Tx flow control is enabled (we can send pause frames but
2142          *    we do not support receiving pause frames).
2143          * 3: Both Rx and Tx flow control (symmetric) are enabled.
2144          * other: Invalid.
2145          */
2146         switch (hw->fc.current_mode) {
2147         case ixgbe_fc_none:
2148                 /*
2149                  * Flow control is disabled by software override or autoneg.
2150                  * The code below will actually disable it in the HW.
2151                  */
2152                 break;
2153         case ixgbe_fc_rx_pause:
2154                 /*
2155                  * Rx Flow control is enabled and Tx Flow control is
2156                  * disabled by software override. Since there really
2157                  * isn't a way to advertise that we are capable of RX
2158                  * Pause ONLY, we will advertise that we support both
2159                  * symmetric and asymmetric Rx PAUSE.  Later, we will
2160                  * disable the adapter's ability to send PAUSE frames.
2161                  */
2162                 mflcn_reg |= IXGBE_MFLCN_RFCE;
2163                 break;
2164         case ixgbe_fc_tx_pause:
2165                 /*
2166                  * Tx Flow control is enabled, and Rx Flow control is
2167                  * disabled by software override.
2168                  */
2169                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
2170                 break;
2171         case ixgbe_fc_full:
2172                 /* Flow control (both Rx and Tx) is enabled by SW override. */
2173                 mflcn_reg |= IXGBE_MFLCN_RFCE;
2174                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
2175                 break;
2176         default:
2177                 hw_dbg(hw, "Flow control param set incorrectly\n");
2178                 ret_val = IXGBE_ERR_CONFIG;
2179                 goto out;
2180                 break;
2181         }
2182
2183         /* Set 802.3x based flow control settings. */
2184         mflcn_reg |= IXGBE_MFLCN_DPF;
2185         IXGBE_WRITE_REG(hw, IXGBE_MFLCN, mflcn_reg);
2186         IXGBE_WRITE_REG(hw, IXGBE_FCCFG, fccfg_reg);
2187
2188         fcrtl = (hw->fc.low_water << 10) | IXGBE_FCRTL_XONE;
2189
2190         /* Set up and enable Rx high/low water mark thresholds, enable XON. */
2191         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
2192                 if ((hw->fc.current_mode & ixgbe_fc_tx_pause) &&
2193                     hw->fc.high_water[i]) {
2194                         IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(i), fcrtl);
2195                         fcrth = (hw->fc.high_water[i] << 10) | IXGBE_FCRTH_FCEN;
2196                 } else {
2197                         IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(i), 0);
2198                         /*
2199                          * In order to prevent Tx hangs when the internal Tx
2200                          * switch is enabled we must set the high water mark
2201                          * to the maximum FCRTH value.  This allows the Tx
2202                          * switch to function even under heavy Rx workloads.
2203                          */
2204                         fcrth = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i)) - 32;
2205                 }
2206
2207                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH_82599(i), fcrth);
2208         }
2209
2210         /* Configure pause time (2 TCs per register) */
2211         reg = hw->fc.pause_time * 0x00010001;
2212         for (i = 0; i < (MAX_TRAFFIC_CLASS / 2); i++)
2213                 IXGBE_WRITE_REG(hw, IXGBE_FCTTV(i), reg);
2214
2215         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, hw->fc.pause_time / 2);
2216
2217 out:
2218         return ret_val;
2219 }
2220
2221 /**
2222  *  ixgbe_negotiate_fc - Negotiate flow control
2223  *  @hw: pointer to hardware structure
2224  *  @adv_reg: flow control advertised settings
2225  *  @lp_reg: link partner's flow control settings
2226  *  @adv_sym: symmetric pause bit in advertisement
2227  *  @adv_asm: asymmetric pause bit in advertisement
2228  *  @lp_sym: symmetric pause bit in link partner advertisement
2229  *  @lp_asm: asymmetric pause bit in link partner advertisement
2230  *
2231  *  Find the intersection between advertised settings and link partner's
2232  *  advertised settings
2233  **/
2234 static s32 ixgbe_negotiate_fc(struct ixgbe_hw *hw, u32 adv_reg, u32 lp_reg,
2235                               u32 adv_sym, u32 adv_asm, u32 lp_sym, u32 lp_asm)
2236 {
2237         if ((!(adv_reg)) ||  (!(lp_reg)))
2238                 return IXGBE_ERR_FC_NOT_NEGOTIATED;
2239
2240         if ((adv_reg & adv_sym) && (lp_reg & lp_sym)) {
2241                 /*
2242                  * Now we need to check if the user selected Rx ONLY
2243                  * of pause frames.  In this case, we had to advertise
2244                  * FULL flow control because we could not advertise RX
2245                  * ONLY. Hence, we must now check to see if we need to
2246                  * turn OFF the TRANSMISSION of PAUSE frames.
2247                  */
2248                 if (hw->fc.requested_mode == ixgbe_fc_full) {
2249                         hw->fc.current_mode = ixgbe_fc_full;
2250                         hw_dbg(hw, "Flow Control = FULL.\n");
2251                 } else {
2252                         hw->fc.current_mode = ixgbe_fc_rx_pause;
2253                         hw_dbg(hw, "Flow Control=RX PAUSE frames only\n");
2254                 }
2255         } else if (!(adv_reg & adv_sym) && (adv_reg & adv_asm) &&
2256                    (lp_reg & lp_sym) && (lp_reg & lp_asm)) {
2257                 hw->fc.current_mode = ixgbe_fc_tx_pause;
2258                 hw_dbg(hw, "Flow Control = TX PAUSE frames only.\n");
2259         } else if ((adv_reg & adv_sym) && (adv_reg & adv_asm) &&
2260                    !(lp_reg & lp_sym) && (lp_reg & lp_asm)) {
2261                 hw->fc.current_mode = ixgbe_fc_rx_pause;
2262                 hw_dbg(hw, "Flow Control = RX PAUSE frames only.\n");
2263         } else {
2264                 hw->fc.current_mode = ixgbe_fc_none;
2265                 hw_dbg(hw, "Flow Control = NONE.\n");
2266         }
2267         return 0;
2268 }
2269
2270 /**
2271  *  ixgbe_fc_autoneg_fiber - Enable flow control on 1 gig fiber
2272  *  @hw: pointer to hardware structure
2273  *
2274  *  Enable flow control according on 1 gig fiber.
2275  **/
2276 static s32 ixgbe_fc_autoneg_fiber(struct ixgbe_hw *hw)
2277 {
2278         u32 pcs_anadv_reg, pcs_lpab_reg, linkstat;
2279         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2280
2281         /*
2282          * On multispeed fiber at 1g, bail out if
2283          * - link is up but AN did not complete, or if
2284          * - link is up and AN completed but timed out
2285          */
2286
2287         linkstat = IXGBE_READ_REG(hw, IXGBE_PCS1GLSTA);
2288         if ((!!(linkstat & IXGBE_PCS1GLSTA_AN_COMPLETE) == 0) ||
2289             (!!(linkstat & IXGBE_PCS1GLSTA_AN_TIMED_OUT) == 1))
2290                 goto out;
2291
2292         pcs_anadv_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
2293         pcs_lpab_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANLP);
2294
2295         ret_val =  ixgbe_negotiate_fc(hw, pcs_anadv_reg,
2296                                pcs_lpab_reg, IXGBE_PCS1GANA_SYM_PAUSE,
2297                                IXGBE_PCS1GANA_ASM_PAUSE,
2298                                IXGBE_PCS1GANA_SYM_PAUSE,
2299                                IXGBE_PCS1GANA_ASM_PAUSE);
2300
2301 out:
2302         return ret_val;
2303 }
2304
2305 /**
2306  *  ixgbe_fc_autoneg_backplane - Enable flow control IEEE clause 37
2307  *  @hw: pointer to hardware structure
2308  *
2309  *  Enable flow control according to IEEE clause 37.
2310  **/
2311 static s32 ixgbe_fc_autoneg_backplane(struct ixgbe_hw *hw)
2312 {
2313         u32 links2, anlp1_reg, autoc_reg, links;
2314         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2315
2316         /*
2317          * On backplane, bail out if
2318          * - backplane autoneg was not completed, or if
2319          * - we are 82599 and link partner is not AN enabled
2320          */
2321         links = IXGBE_READ_REG(hw, IXGBE_LINKS);
2322         if ((links & IXGBE_LINKS_KX_AN_COMP) == 0)
2323                 goto out;
2324
2325         if (hw->mac.type == ixgbe_mac_82599EB) {
2326                 links2 = IXGBE_READ_REG(hw, IXGBE_LINKS2);
2327                 if ((links2 & IXGBE_LINKS2_AN_SUPPORTED) == 0)
2328                         goto out;
2329         }
2330         /*
2331          * Read the 10g AN autoc and LP ability registers and resolve
2332          * local flow control settings accordingly
2333          */
2334         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2335         anlp1_reg = IXGBE_READ_REG(hw, IXGBE_ANLP1);
2336
2337         ret_val = ixgbe_negotiate_fc(hw, autoc_reg,
2338                 anlp1_reg, IXGBE_AUTOC_SYM_PAUSE, IXGBE_AUTOC_ASM_PAUSE,
2339                 IXGBE_ANLP1_SYM_PAUSE, IXGBE_ANLP1_ASM_PAUSE);
2340
2341 out:
2342         return ret_val;
2343 }
2344
2345 /**
2346  *  ixgbe_fc_autoneg_copper - Enable flow control IEEE clause 37
2347  *  @hw: pointer to hardware structure
2348  *
2349  *  Enable flow control according to IEEE clause 37.
2350  **/
2351 static s32 ixgbe_fc_autoneg_copper(struct ixgbe_hw *hw)
2352 {
2353         u16 technology_ability_reg = 0;
2354         u16 lp_technology_ability_reg = 0;
2355
2356         hw->phy.ops.read_reg(hw, MDIO_AN_ADVERTISE,
2357                              MDIO_MMD_AN,
2358                              &technology_ability_reg);
2359         hw->phy.ops.read_reg(hw, MDIO_AN_LPA,
2360                              MDIO_MMD_AN,
2361                              &lp_technology_ability_reg);
2362
2363         return ixgbe_negotiate_fc(hw, (u32)technology_ability_reg,
2364                                   (u32)lp_technology_ability_reg,
2365                                   IXGBE_TAF_SYM_PAUSE, IXGBE_TAF_ASM_PAUSE,
2366                                   IXGBE_TAF_SYM_PAUSE, IXGBE_TAF_ASM_PAUSE);
2367 }
2368
2369 /**
2370  *  ixgbe_fc_autoneg - Configure flow control
2371  *  @hw: pointer to hardware structure
2372  *
2373  *  Compares our advertised flow control capabilities to those advertised by
2374  *  our link partner, and determines the proper flow control mode to use.
2375  **/
2376 void ixgbe_fc_autoneg(struct ixgbe_hw *hw)
2377 {
2378         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2379         ixgbe_link_speed speed;
2380         bool link_up;
2381
2382         /*
2383          * AN should have completed when the cable was plugged in.
2384          * Look for reasons to bail out.  Bail out if:
2385          * - FC autoneg is disabled, or if
2386          * - link is not up.
2387          *
2388          * Since we're being called from an LSC, link is already known to be up.
2389          * So use link_up_wait_to_complete=false.
2390          */
2391         if (hw->fc.disable_fc_autoneg)
2392                 goto out;
2393
2394         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2395         if (!link_up)
2396                 goto out;
2397
2398         switch (hw->phy.media_type) {
2399         /* Autoneg flow control on fiber adapters */
2400         case ixgbe_media_type_fiber_fixed:
2401         case ixgbe_media_type_fiber:
2402                 if (speed == IXGBE_LINK_SPEED_1GB_FULL)
2403                         ret_val = ixgbe_fc_autoneg_fiber(hw);
2404                 break;
2405
2406         /* Autoneg flow control on backplane adapters */
2407         case ixgbe_media_type_backplane:
2408                 ret_val = ixgbe_fc_autoneg_backplane(hw);
2409                 break;
2410
2411         /* Autoneg flow control on copper adapters */
2412         case ixgbe_media_type_copper:
2413                 if (ixgbe_device_supports_autoneg_fc(hw))
2414                         ret_val = ixgbe_fc_autoneg_copper(hw);
2415                 break;
2416
2417         default:
2418                 break;
2419         }
2420
2421 out:
2422         if (ret_val == 0) {
2423                 hw->fc.fc_was_autonegged = true;
2424         } else {
2425                 hw->fc.fc_was_autonegged = false;
2426                 hw->fc.current_mode = hw->fc.requested_mode;
2427         }
2428 }
2429
2430 /**
2431  * ixgbe_pcie_timeout_poll - Return number of times to poll for completion
2432  * @hw: pointer to hardware structure
2433  *
2434  * System-wide timeout range is encoded in PCIe Device Control2 register.
2435  *
2436  *  Add 10% to specified maximum and return the number of times to poll for
2437  *  completion timeout, in units of 100 microsec.  Never return less than
2438  *  800 = 80 millisec.
2439  **/
2440 static u32 ixgbe_pcie_timeout_poll(struct ixgbe_hw *hw)
2441 {
2442         struct ixgbe_adapter *adapter = hw->back;
2443         s16 devctl2;
2444         u32 pollcnt;
2445
2446         pci_read_config_word(adapter->pdev, IXGBE_PCI_DEVICE_CONTROL2,
2447                              &devctl2);
2448         devctl2 &= IXGBE_PCIDEVCTRL2_TIMEO_MASK;
2449
2450         switch (devctl2) {
2451         case IXGBE_PCIDEVCTRL2_65_130ms:
2452                  pollcnt = 1300;         /* 130 millisec */
2453                 break;
2454         case IXGBE_PCIDEVCTRL2_260_520ms:
2455                 pollcnt = 5200;         /* 520 millisec */
2456                 break;
2457         case IXGBE_PCIDEVCTRL2_1_2s:
2458                 pollcnt = 20000;        /* 2 sec */
2459                 break;
2460         case IXGBE_PCIDEVCTRL2_4_8s:
2461                 pollcnt = 80000;        /* 8 sec */
2462                 break;
2463         case IXGBE_PCIDEVCTRL2_17_34s:
2464                 pollcnt = 34000;        /* 34 sec */
2465                 break;
2466         case IXGBE_PCIDEVCTRL2_50_100us:        /* 100 microsecs */
2467         case IXGBE_PCIDEVCTRL2_1_2ms:           /* 2 millisecs */
2468         case IXGBE_PCIDEVCTRL2_16_32ms:         /* 32 millisec */
2469         case IXGBE_PCIDEVCTRL2_16_32ms_def:     /* 32 millisec default */
2470         default:
2471                 pollcnt = 800;          /* 80 millisec minimum */
2472                 break;
2473         }
2474
2475         /* add 10% to spec maximum */
2476         return (pollcnt * 11) / 10;
2477 }
2478
2479 /**
2480  *  ixgbe_disable_pcie_master - Disable PCI-express master access
2481  *  @hw: pointer to hardware structure
2482  *
2483  *  Disables PCI-Express master access and verifies there are no pending
2484  *  requests. IXGBE_ERR_MASTER_REQUESTS_PENDING is returned if master disable
2485  *  bit hasn't caused the master requests to be disabled, else 0
2486  *  is returned signifying master requests disabled.
2487  **/
2488 static s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw)
2489 {
2490         s32 status = 0;
2491         u32 i, poll;
2492         u16 value;
2493
2494         /* Always set this bit to ensure any future transactions are blocked */
2495         IXGBE_WRITE_REG(hw, IXGBE_CTRL, IXGBE_CTRL_GIO_DIS);
2496
2497         /* Exit if master requests are blocked */
2498         if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO) ||
2499             ixgbe_removed(hw->hw_addr))
2500                 goto out;
2501
2502         /* Poll for master request bit to clear */
2503         for (i = 0; i < IXGBE_PCI_MASTER_DISABLE_TIMEOUT; i++) {
2504                 udelay(100);
2505                 if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO))
2506                         goto out;
2507         }
2508
2509         /*
2510          * Two consecutive resets are required via CTRL.RST per datasheet
2511          * 5.2.5.3.2 Master Disable.  We set a flag to inform the reset routine
2512          * of this need.  The first reset prevents new master requests from
2513          * being issued by our device.  We then must wait 1usec or more for any
2514          * remaining completions from the PCIe bus to trickle in, and then reset
2515          * again to clear out any effects they may have had on our device.
2516          */
2517         hw_dbg(hw, "GIO Master Disable bit didn't clear - requesting resets\n");
2518         hw->mac.flags |= IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
2519
2520         /*
2521          * Before proceeding, make sure that the PCIe block does not have
2522          * transactions pending.
2523          */
2524         poll = ixgbe_pcie_timeout_poll(hw);
2525         for (i = 0; i < poll; i++) {
2526                 udelay(100);
2527                 value = ixgbe_read_pci_cfg_word(hw, IXGBE_PCI_DEVICE_STATUS);
2528                 if (ixgbe_removed(hw->hw_addr))
2529                         goto out;
2530                 if (!(value & IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING))
2531                         goto out;
2532         }
2533
2534         hw_dbg(hw, "PCIe transaction pending bit also did not clear.\n");
2535         status = IXGBE_ERR_MASTER_REQUESTS_PENDING;
2536
2537 out:
2538         return status;
2539 }
2540
2541 /**
2542  *  ixgbe_acquire_swfw_sync - Acquire SWFW semaphore
2543  *  @hw: pointer to hardware structure
2544  *  @mask: Mask to specify which semaphore to acquire
2545  *
2546  *  Acquires the SWFW semaphore through the GSSR register for the specified
2547  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2548  **/
2549 s32 ixgbe_acquire_swfw_sync(struct ixgbe_hw *hw, u16 mask)
2550 {
2551         u32 gssr = 0;
2552         u32 swmask = mask;
2553         u32 fwmask = mask << 5;
2554         u32 timeout = 200;
2555         u32 i;
2556
2557         for (i = 0; i < timeout; i++) {
2558                 /*
2559                  * SW NVM semaphore bit is used for access to all
2560                  * SW_FW_SYNC bits (not just NVM)
2561                  */
2562                 if (ixgbe_get_eeprom_semaphore(hw))
2563                         return IXGBE_ERR_SWFW_SYNC;
2564
2565                 gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2566                 if (!(gssr & (fwmask | swmask))) {
2567                         gssr |= swmask;
2568                         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2569                         ixgbe_release_eeprom_semaphore(hw);
2570                         return 0;
2571                 } else {
2572                         /* Resource is currently in use by FW or SW */
2573                         ixgbe_release_eeprom_semaphore(hw);
2574                         usleep_range(5000, 10000);
2575                 }
2576         }
2577
2578         /* If time expired clear the bits holding the lock and retry */
2579         if (gssr & (fwmask | swmask))
2580                 ixgbe_release_swfw_sync(hw, gssr & (fwmask | swmask));
2581
2582         usleep_range(5000, 10000);
2583         return IXGBE_ERR_SWFW_SYNC;
2584 }
2585
2586 /**
2587  *  ixgbe_release_swfw_sync - Release SWFW semaphore
2588  *  @hw: pointer to hardware structure
2589  *  @mask: Mask to specify which semaphore to release
2590  *
2591  *  Releases the SWFW semaphore through the GSSR register for the specified
2592  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2593  **/
2594 void ixgbe_release_swfw_sync(struct ixgbe_hw *hw, u16 mask)
2595 {
2596         u32 gssr;
2597         u32 swmask = mask;
2598
2599         ixgbe_get_eeprom_semaphore(hw);
2600
2601         gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2602         gssr &= ~swmask;
2603         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2604
2605         ixgbe_release_eeprom_semaphore(hw);
2606 }
2607
2608 /**
2609  * prot_autoc_read_generic - Hides MAC differences needed for AUTOC read
2610  * @hw: pointer to hardware structure
2611  * @reg_val: Value we read from AUTOC
2612  * @locked: bool to indicate whether the SW/FW lock should be taken.  Never
2613  *          true in this the generic case.
2614  *
2615  * The default case requires no protection so just to the register read.
2616  **/
2617 s32 prot_autoc_read_generic(struct ixgbe_hw *hw, bool *locked, u32 *reg_val)
2618 {
2619         *locked = false;
2620         *reg_val = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2621         return 0;
2622 }
2623
2624 /**
2625  * prot_autoc_write_generic - Hides MAC differences needed for AUTOC write
2626  * @hw: pointer to hardware structure
2627  * @reg_val: value to write to AUTOC
2628  * @locked: bool to indicate whether the SW/FW lock was already taken by
2629  *          previous read.
2630  **/
2631 s32 prot_autoc_write_generic(struct ixgbe_hw *hw, u32 reg_val, bool locked)
2632 {
2633         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, reg_val);
2634         return 0;
2635 }
2636
2637 /**
2638  *  ixgbe_disable_rx_buff_generic - Stops the receive data path
2639  *  @hw: pointer to hardware structure
2640  *
2641  *  Stops the receive data path and waits for the HW to internally
2642  *  empty the Rx security block.
2643  **/
2644 s32 ixgbe_disable_rx_buff_generic(struct ixgbe_hw *hw)
2645 {
2646 #define IXGBE_MAX_SECRX_POLL 40
2647         int i;
2648         int secrxreg;
2649
2650         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
2651         secrxreg |= IXGBE_SECRXCTRL_RX_DIS;
2652         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
2653         for (i = 0; i < IXGBE_MAX_SECRX_POLL; i++) {
2654                 secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXSTAT);
2655                 if (secrxreg & IXGBE_SECRXSTAT_SECRX_RDY)
2656                         break;
2657                 else
2658                         /* Use interrupt-safe sleep just in case */
2659                         udelay(1000);
2660         }
2661
2662         /* For informational purposes only */
2663         if (i >= IXGBE_MAX_SECRX_POLL)
2664                 hw_dbg(hw, "Rx unit being enabled before security "
2665                        "path fully disabled.  Continuing with init.\n");
2666
2667         return 0;
2668
2669 }
2670
2671 /**
2672  *  ixgbe_enable_rx_buff - Enables the receive data path
2673  *  @hw: pointer to hardware structure
2674  *
2675  *  Enables the receive data path
2676  **/
2677 s32 ixgbe_enable_rx_buff_generic(struct ixgbe_hw *hw)
2678 {
2679         int secrxreg;
2680
2681         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
2682         secrxreg &= ~IXGBE_SECRXCTRL_RX_DIS;
2683         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
2684         IXGBE_WRITE_FLUSH(hw);
2685
2686         return 0;
2687 }
2688
2689 /**
2690  *  ixgbe_enable_rx_dma_generic - Enable the Rx DMA unit
2691  *  @hw: pointer to hardware structure
2692  *  @regval: register value to write to RXCTRL
2693  *
2694  *  Enables the Rx DMA unit
2695  **/
2696 s32 ixgbe_enable_rx_dma_generic(struct ixgbe_hw *hw, u32 regval)
2697 {
2698         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, regval);
2699
2700         return 0;
2701 }
2702
2703 /**
2704  *  ixgbe_blink_led_start_generic - Blink LED based on index.
2705  *  @hw: pointer to hardware structure
2706  *  @index: led number to blink
2707  **/
2708 s32 ixgbe_blink_led_start_generic(struct ixgbe_hw *hw, u32 index)
2709 {
2710         ixgbe_link_speed speed = 0;
2711         bool link_up = false;
2712         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2713         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2714         s32 ret_val = 0;
2715         bool locked = false;
2716
2717         /*
2718          * Link must be up to auto-blink the LEDs;
2719          * Force it if link is down.
2720          */
2721         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2722
2723         if (!link_up) {
2724                 ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &autoc_reg);
2725                 if (!ret_val)
2726                         goto out;
2727
2728                 autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2729                 autoc_reg |= IXGBE_AUTOC_FLU;
2730
2731                 ret_val = hw->mac.ops.prot_autoc_write(hw, autoc_reg, locked);
2732                 if (!ret_val)
2733                         goto out;
2734
2735                 IXGBE_WRITE_FLUSH(hw);
2736
2737                 usleep_range(10000, 20000);
2738         }
2739
2740         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2741         led_reg |= IXGBE_LED_BLINK(index);
2742         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2743         IXGBE_WRITE_FLUSH(hw);
2744
2745 out:
2746         return ret_val;
2747 }
2748
2749 /**
2750  *  ixgbe_blink_led_stop_generic - Stop blinking LED based on index.
2751  *  @hw: pointer to hardware structure
2752  *  @index: led number to stop blinking
2753  **/
2754 s32 ixgbe_blink_led_stop_generic(struct ixgbe_hw *hw, u32 index)
2755 {
2756         u32 autoc_reg = 0;
2757         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2758         s32 ret_val = 0;
2759         bool locked = false;
2760
2761         ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &autoc_reg);
2762         if (!ret_val)
2763                 goto out;
2764
2765         autoc_reg &= ~IXGBE_AUTOC_FLU;
2766         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2767
2768         ret_val = hw->mac.ops.prot_autoc_write(hw, autoc_reg, locked);
2769         if (!ret_val)
2770                 goto out;
2771
2772         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2773         led_reg &= ~IXGBE_LED_BLINK(index);
2774         led_reg |= IXGBE_LED_LINK_ACTIVE << IXGBE_LED_MODE_SHIFT(index);
2775         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2776         IXGBE_WRITE_FLUSH(hw);
2777
2778 out:
2779         return ret_val;
2780 }
2781
2782 /**
2783  *  ixgbe_get_san_mac_addr_offset - Get SAN MAC address offset from the EEPROM
2784  *  @hw: pointer to hardware structure
2785  *  @san_mac_offset: SAN MAC address offset
2786  *
2787  *  This function will read the EEPROM location for the SAN MAC address
2788  *  pointer, and returns the value at that location.  This is used in both
2789  *  get and set mac_addr routines.
2790  **/
2791 static s32 ixgbe_get_san_mac_addr_offset(struct ixgbe_hw *hw,
2792                                         u16 *san_mac_offset)
2793 {
2794         s32 ret_val;
2795
2796         /*
2797          * First read the EEPROM pointer to see if the MAC addresses are
2798          * available.
2799          */
2800         ret_val = hw->eeprom.ops.read(hw, IXGBE_SAN_MAC_ADDR_PTR,
2801                                       san_mac_offset);
2802         if (ret_val)
2803                 hw_err(hw, "eeprom read at offset %d failed\n",
2804                        IXGBE_SAN_MAC_ADDR_PTR);
2805
2806         return ret_val;
2807 }
2808
2809 /**
2810  *  ixgbe_get_san_mac_addr_generic - SAN MAC address retrieval from the EEPROM
2811  *  @hw: pointer to hardware structure
2812  *  @san_mac_addr: SAN MAC address
2813  *
2814  *  Reads the SAN MAC address from the EEPROM, if it's available.  This is
2815  *  per-port, so set_lan_id() must be called before reading the addresses.
2816  *  set_lan_id() is called by identify_sfp(), but this cannot be relied
2817  *  upon for non-SFP connections, so we must call it here.
2818  **/
2819 s32 ixgbe_get_san_mac_addr_generic(struct ixgbe_hw *hw, u8 *san_mac_addr)
2820 {
2821         u16 san_mac_data, san_mac_offset;
2822         u8 i;
2823         s32 ret_val;
2824
2825         /*
2826          * First read the EEPROM pointer to see if the MAC addresses are
2827          * available.  If they're not, no point in calling set_lan_id() here.
2828          */
2829         ret_val = ixgbe_get_san_mac_addr_offset(hw, &san_mac_offset);
2830         if (ret_val || san_mac_offset == 0 || san_mac_offset == 0xFFFF)
2831
2832                 goto san_mac_addr_clr;
2833
2834         /* make sure we know which port we need to program */
2835         hw->mac.ops.set_lan_id(hw);
2836         /* apply the port offset to the address offset */
2837         (hw->bus.func) ? (san_mac_offset += IXGBE_SAN_MAC_ADDR_PORT1_OFFSET) :
2838                          (san_mac_offset += IXGBE_SAN_MAC_ADDR_PORT0_OFFSET);
2839         for (i = 0; i < 3; i++) {
2840                 ret_val = hw->eeprom.ops.read(hw, san_mac_offset,
2841                                               &san_mac_data);
2842                 if (ret_val) {
2843                         hw_err(hw, "eeprom read at offset %d failed\n",
2844                                san_mac_offset);
2845                         goto san_mac_addr_clr;
2846                 }
2847                 san_mac_addr[i * 2] = (u8)(san_mac_data);
2848                 san_mac_addr[i * 2 + 1] = (u8)(san_mac_data >> 8);
2849                 san_mac_offset++;
2850         }
2851         return 0;
2852
2853 san_mac_addr_clr:
2854         /* No addresses available in this EEPROM.  It's not necessarily an
2855          * error though, so just wipe the local address and return.
2856          */
2857         for (i = 0; i < 6; i++)
2858                 san_mac_addr[i] = 0xFF;
2859         return ret_val;
2860 }
2861
2862 /**
2863  *  ixgbe_get_pcie_msix_count_generic - Gets MSI-X vector count
2864  *  @hw: pointer to hardware structure
2865  *
2866  *  Read PCIe configuration space, and get the MSI-X vector count from
2867  *  the capabilities table.
2868  **/
2869 u16 ixgbe_get_pcie_msix_count_generic(struct ixgbe_hw *hw)
2870 {
2871         u16 msix_count = 1;
2872         u16 max_msix_count;
2873         u16 pcie_offset;
2874
2875         switch (hw->mac.type) {
2876         case ixgbe_mac_82598EB:
2877                 pcie_offset = IXGBE_PCIE_MSIX_82598_CAPS;
2878                 max_msix_count = IXGBE_MAX_MSIX_VECTORS_82598;
2879                 break;
2880         case ixgbe_mac_82599EB:
2881         case ixgbe_mac_X540:
2882                 pcie_offset = IXGBE_PCIE_MSIX_82599_CAPS;
2883                 max_msix_count = IXGBE_MAX_MSIX_VECTORS_82599;
2884                 break;
2885         default:
2886                 return msix_count;
2887         }
2888
2889         msix_count = ixgbe_read_pci_cfg_word(hw, pcie_offset);
2890         if (ixgbe_removed(hw->hw_addr))
2891                 msix_count = 0;
2892         msix_count &= IXGBE_PCIE_MSIX_TBL_SZ_MASK;
2893
2894         /* MSI-X count is zero-based in HW */
2895         msix_count++;
2896
2897         if (msix_count > max_msix_count)
2898                 msix_count = max_msix_count;
2899
2900         return msix_count;
2901 }
2902
2903 /**
2904  *  ixgbe_clear_vmdq_generic - Disassociate a VMDq pool index from a rx address
2905  *  @hw: pointer to hardware struct
2906  *  @rar: receive address register index to disassociate
2907  *  @vmdq: VMDq pool index to remove from the rar
2908  **/
2909 s32 ixgbe_clear_vmdq_generic(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
2910 {
2911         u32 mpsar_lo, mpsar_hi;
2912         u32 rar_entries = hw->mac.num_rar_entries;
2913
2914         /* Make sure we are using a valid rar index range */
2915         if (rar >= rar_entries) {
2916                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
2917                 return IXGBE_ERR_INVALID_ARGUMENT;
2918         }
2919
2920         mpsar_lo = IXGBE_READ_REG(hw, IXGBE_MPSAR_LO(rar));
2921         mpsar_hi = IXGBE_READ_REG(hw, IXGBE_MPSAR_HI(rar));
2922
2923         if (!mpsar_lo && !mpsar_hi)
2924                 goto done;
2925
2926         if (vmdq == IXGBE_CLEAR_VMDQ_ALL) {
2927                 if (mpsar_lo) {
2928                         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 0);
2929                         mpsar_lo = 0;
2930                 }
2931                 if (mpsar_hi) {
2932                         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 0);
2933                         mpsar_hi = 0;
2934                 }
2935         } else if (vmdq < 32) {
2936                 mpsar_lo &= ~(1 << vmdq);
2937                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), mpsar_lo);
2938         } else {
2939                 mpsar_hi &= ~(1 << (vmdq - 32));
2940                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), mpsar_hi);
2941         }
2942
2943         /* was that the last pool using this rar? */
2944         if (mpsar_lo == 0 && mpsar_hi == 0 && rar != 0)
2945                 hw->mac.ops.clear_rar(hw, rar);
2946 done:
2947         return 0;
2948 }
2949
2950 /**
2951  *  ixgbe_set_vmdq_generic - Associate a VMDq pool index with a rx address
2952  *  @hw: pointer to hardware struct
2953  *  @rar: receive address register index to associate with a VMDq index
2954  *  @vmdq: VMDq pool index
2955  **/
2956 s32 ixgbe_set_vmdq_generic(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
2957 {
2958         u32 mpsar;
2959         u32 rar_entries = hw->mac.num_rar_entries;
2960
2961         /* Make sure we are using a valid rar index range */
2962         if (rar >= rar_entries) {
2963                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
2964                 return IXGBE_ERR_INVALID_ARGUMENT;
2965         }
2966
2967         if (vmdq < 32) {
2968                 mpsar = IXGBE_READ_REG(hw, IXGBE_MPSAR_LO(rar));
2969                 mpsar |= 1 << vmdq;
2970                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), mpsar);
2971         } else {
2972                 mpsar = IXGBE_READ_REG(hw, IXGBE_MPSAR_HI(rar));
2973                 mpsar |= 1 << (vmdq - 32);
2974                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), mpsar);
2975         }
2976         return 0;
2977 }
2978
2979 /**
2980  *  This function should only be involved in the IOV mode.
2981  *  In IOV mode, Default pool is next pool after the number of
2982  *  VFs advertized and not 0.
2983  *  MPSAR table needs to be updated for SAN_MAC RAR [hw->mac.san_mac_rar_index]
2984  *
2985  *  ixgbe_set_vmdq_san_mac - Associate default VMDq pool index with a rx address
2986  *  @hw: pointer to hardware struct
2987  *  @vmdq: VMDq pool index
2988  **/
2989 s32 ixgbe_set_vmdq_san_mac_generic(struct ixgbe_hw *hw, u32 vmdq)
2990 {
2991         u32 rar = hw->mac.san_mac_rar_index;
2992
2993         if (vmdq < 32) {
2994                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 1 << vmdq);
2995                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 0);
2996         } else {
2997                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 0);
2998                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 1 << (vmdq - 32));
2999         }
3000
3001         return 0;
3002 }
3003
3004 /**
3005  *  ixgbe_init_uta_tables_generic - Initialize the Unicast Table Array
3006  *  @hw: pointer to hardware structure
3007  **/
3008 s32 ixgbe_init_uta_tables_generic(struct ixgbe_hw *hw)
3009 {
3010         int i;
3011
3012         for (i = 0; i < 128; i++)
3013                 IXGBE_WRITE_REG(hw, IXGBE_UTA(i), 0);
3014
3015         return 0;
3016 }
3017
3018 /**
3019  *  ixgbe_find_vlvf_slot - find the vlanid or the first empty slot
3020  *  @hw: pointer to hardware structure
3021  *  @vlan: VLAN id to write to VLAN filter
3022  *
3023  *  return the VLVF index where this VLAN id should be placed
3024  *
3025  **/
3026 static s32 ixgbe_find_vlvf_slot(struct ixgbe_hw *hw, u32 vlan)
3027 {
3028         u32 bits = 0;
3029         u32 first_empty_slot = 0;
3030         s32 regindex;
3031
3032         /* short cut the special case */
3033         if (vlan == 0)
3034                 return 0;
3035
3036         /*
3037           * Search for the vlan id in the VLVF entries. Save off the first empty
3038           * slot found along the way
3039           */
3040         for (regindex = 1; regindex < IXGBE_VLVF_ENTRIES; regindex++) {
3041                 bits = IXGBE_READ_REG(hw, IXGBE_VLVF(regindex));
3042                 if (!bits && !(first_empty_slot))
3043                         first_empty_slot = regindex;
3044                 else if ((bits & 0x0FFF) == vlan)
3045                         break;
3046         }
3047
3048         /*
3049           * If regindex is less than IXGBE_VLVF_ENTRIES, then we found the vlan
3050           * in the VLVF. Else use the first empty VLVF register for this
3051           * vlan id.
3052           */
3053         if (regindex >= IXGBE_VLVF_ENTRIES) {
3054                 if (first_empty_slot)
3055                         regindex = first_empty_slot;
3056                 else {
3057                         hw_dbg(hw, "No space in VLVF.\n");
3058                         regindex = IXGBE_ERR_NO_SPACE;
3059                 }
3060         }
3061
3062         return regindex;
3063 }
3064
3065 /**
3066  *  ixgbe_set_vfta_generic - Set VLAN filter table
3067  *  @hw: pointer to hardware structure
3068  *  @vlan: VLAN id to write to VLAN filter
3069  *  @vind: VMDq output index that maps queue to VLAN id in VFVFB
3070  *  @vlan_on: boolean flag to turn on/off VLAN in VFVF
3071  *
3072  *  Turn on/off specified VLAN in the VLAN filter table.
3073  **/
3074 s32 ixgbe_set_vfta_generic(struct ixgbe_hw *hw, u32 vlan, u32 vind,
3075                            bool vlan_on)
3076 {
3077         s32 regindex;
3078         u32 bitindex;
3079         u32 vfta;
3080         u32 bits;
3081         u32 vt;
3082         u32 targetbit;
3083         bool vfta_changed = false;
3084
3085         if (vlan > 4095)
3086                 return IXGBE_ERR_PARAM;
3087
3088         /*
3089          * this is a 2 part operation - first the VFTA, then the
3090          * VLVF and VLVFB if VT Mode is set
3091          * We don't write the VFTA until we know the VLVF part succeeded.
3092          */
3093
3094         /* Part 1
3095          * The VFTA is a bitstring made up of 128 32-bit registers
3096          * that enable the particular VLAN id, much like the MTA:
3097          *    bits[11-5]: which register
3098          *    bits[4-0]:  which bit in the register
3099          */
3100         regindex = (vlan >> 5) & 0x7F;
3101         bitindex = vlan & 0x1F;
3102         targetbit = (1 << bitindex);
3103         vfta = IXGBE_READ_REG(hw, IXGBE_VFTA(regindex));
3104
3105         if (vlan_on) {
3106                 if (!(vfta & targetbit)) {
3107                         vfta |= targetbit;
3108                         vfta_changed = true;
3109                 }
3110         } else {
3111                 if ((vfta & targetbit)) {
3112                         vfta &= ~targetbit;
3113                         vfta_changed = true;
3114                 }
3115         }
3116
3117         /* Part 2
3118          * If VT Mode is set
3119          *   Either vlan_on
3120          *     make sure the vlan is in VLVF
3121          *     set the vind bit in the matching VLVFB
3122          *   Or !vlan_on
3123          *     clear the pool bit and possibly the vind
3124          */
3125         vt = IXGBE_READ_REG(hw, IXGBE_VT_CTL);
3126         if (vt & IXGBE_VT_CTL_VT_ENABLE) {
3127                 s32 vlvf_index;
3128
3129                 vlvf_index = ixgbe_find_vlvf_slot(hw, vlan);
3130                 if (vlvf_index < 0)
3131                         return vlvf_index;
3132
3133                 if (vlan_on) {
3134                         /* set the pool bit */
3135                         if (vind < 32) {
3136                                 bits = IXGBE_READ_REG(hw,
3137                                                 IXGBE_VLVFB(vlvf_index*2));
3138                                 bits |= (1 << vind);
3139                                 IXGBE_WRITE_REG(hw,
3140                                                 IXGBE_VLVFB(vlvf_index*2),
3141                                                 bits);
3142                         } else {
3143                                 bits = IXGBE_READ_REG(hw,
3144                                                 IXGBE_VLVFB((vlvf_index*2)+1));
3145                                 bits |= (1 << (vind-32));
3146                                 IXGBE_WRITE_REG(hw,
3147                                                 IXGBE_VLVFB((vlvf_index*2)+1),
3148                                                 bits);
3149                         }
3150                 } else {
3151                         /* clear the pool bit */
3152                         if (vind < 32) {
3153                                 bits = IXGBE_READ_REG(hw,
3154                                                 IXGBE_VLVFB(vlvf_index*2));
3155                                 bits &= ~(1 << vind);
3156                                 IXGBE_WRITE_REG(hw,
3157                                                 IXGBE_VLVFB(vlvf_index*2),
3158                                                 bits);
3159                                 bits |= IXGBE_READ_REG(hw,
3160                                                 IXGBE_VLVFB((vlvf_index*2)+1));
3161                         } else {
3162                                 bits = IXGBE_READ_REG(hw,
3163                                                 IXGBE_VLVFB((vlvf_index*2)+1));
3164                                 bits &= ~(1 << (vind-32));
3165                                 IXGBE_WRITE_REG(hw,
3166                                                 IXGBE_VLVFB((vlvf_index*2)+1),
3167                                                 bits);
3168                                 bits |= IXGBE_READ_REG(hw,
3169                                                 IXGBE_VLVFB(vlvf_index*2));
3170                         }
3171                 }
3172
3173                 /*
3174                  * If there are still bits set in the VLVFB registers
3175                  * for the VLAN ID indicated we need to see if the
3176                  * caller is requesting that we clear the VFTA entry bit.
3177                  * If the caller has requested that we clear the VFTA
3178                  * entry bit but there are still pools/VFs using this VLAN
3179                  * ID entry then ignore the request.  We're not worried
3180                  * about the case where we're turning the VFTA VLAN ID
3181                  * entry bit on, only when requested to turn it off as
3182                  * there may be multiple pools and/or VFs using the
3183                  * VLAN ID entry.  In that case we cannot clear the
3184                  * VFTA bit until all pools/VFs using that VLAN ID have also
3185                  * been cleared.  This will be indicated by "bits" being
3186                  * zero.
3187                  */
3188                 if (bits) {
3189                         IXGBE_WRITE_REG(hw, IXGBE_VLVF(vlvf_index),
3190                                         (IXGBE_VLVF_VIEN | vlan));
3191                         if (!vlan_on) {
3192                                 /* someone wants to clear the vfta entry
3193                                  * but some pools/VFs are still using it.
3194                                  * Ignore it. */
3195                                 vfta_changed = false;
3196                         }
3197                 }
3198                 else
3199                         IXGBE_WRITE_REG(hw, IXGBE_VLVF(vlvf_index), 0);
3200         }
3201
3202         if (vfta_changed)
3203                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(regindex), vfta);
3204
3205         return 0;
3206 }
3207
3208 /**
3209  *  ixgbe_clear_vfta_generic - Clear VLAN filter table
3210  *  @hw: pointer to hardware structure
3211  *
3212  *  Clears the VLAN filer table, and the VMDq index associated with the filter
3213  **/
3214 s32 ixgbe_clear_vfta_generic(struct ixgbe_hw *hw)
3215 {
3216         u32 offset;
3217
3218         for (offset = 0; offset < hw->mac.vft_size; offset++)
3219                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(offset), 0);
3220
3221         for (offset = 0; offset < IXGBE_VLVF_ENTRIES; offset++) {
3222                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(offset), 0);
3223                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(offset*2), 0);
3224                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB((offset*2)+1), 0);
3225         }
3226
3227         return 0;
3228 }
3229
3230 /**
3231  *  ixgbe_check_mac_link_generic - Determine link and speed status
3232  *  @hw: pointer to hardware structure
3233  *  @speed: pointer to link speed
3234  *  @link_up: true when link is up
3235  *  @link_up_wait_to_complete: bool used to wait for link up or not
3236  *
3237  *  Reads the links register to determine if link is up and the current speed
3238  **/
3239 s32 ixgbe_check_mac_link_generic(struct ixgbe_hw *hw, ixgbe_link_speed *speed,
3240                                  bool *link_up, bool link_up_wait_to_complete)
3241 {
3242         u32 links_reg, links_orig;
3243         u32 i;
3244
3245         /* clear the old state */
3246         links_orig = IXGBE_READ_REG(hw, IXGBE_LINKS);
3247
3248         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
3249
3250         if (links_orig != links_reg) {
3251                 hw_dbg(hw, "LINKS changed from %08X to %08X\n",
3252                        links_orig, links_reg);
3253         }
3254
3255         if (link_up_wait_to_complete) {
3256                 for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
3257                         if (links_reg & IXGBE_LINKS_UP) {
3258                                 *link_up = true;
3259                                 break;
3260                         } else {
3261                                 *link_up = false;
3262                         }
3263                         msleep(100);
3264                         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
3265                 }
3266         } else {
3267                 if (links_reg & IXGBE_LINKS_UP)
3268                         *link_up = true;
3269                 else
3270                         *link_up = false;
3271         }
3272
3273         if ((links_reg & IXGBE_LINKS_SPEED_82599) ==
3274             IXGBE_LINKS_SPEED_10G_82599)
3275                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
3276         else if ((links_reg & IXGBE_LINKS_SPEED_82599) ==
3277                  IXGBE_LINKS_SPEED_1G_82599)
3278                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
3279         else if ((links_reg & IXGBE_LINKS_SPEED_82599) ==
3280                  IXGBE_LINKS_SPEED_100_82599)
3281                 *speed = IXGBE_LINK_SPEED_100_FULL;
3282         else
3283                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
3284
3285         return 0;
3286 }
3287
3288 /**
3289  *  ixgbe_get_wwn_prefix_generic - Get alternative WWNN/WWPN prefix from
3290  *  the EEPROM
3291  *  @hw: pointer to hardware structure
3292  *  @wwnn_prefix: the alternative WWNN prefix
3293  *  @wwpn_prefix: the alternative WWPN prefix
3294  *
3295  *  This function will read the EEPROM from the alternative SAN MAC address
3296  *  block to check the support for the alternative WWNN/WWPN prefix support.
3297  **/
3298 s32 ixgbe_get_wwn_prefix_generic(struct ixgbe_hw *hw, u16 *wwnn_prefix,
3299                                         u16 *wwpn_prefix)
3300 {
3301         u16 offset, caps;
3302         u16 alt_san_mac_blk_offset;
3303
3304         /* clear output first */
3305         *wwnn_prefix = 0xFFFF;
3306         *wwpn_prefix = 0xFFFF;
3307
3308         /* check if alternative SAN MAC is supported */
3309         offset = IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR;
3310         if (hw->eeprom.ops.read(hw, offset, &alt_san_mac_blk_offset))
3311                 goto wwn_prefix_err;
3312
3313         if ((alt_san_mac_blk_offset == 0) ||
3314             (alt_san_mac_blk_offset == 0xFFFF))
3315                 goto wwn_prefix_out;
3316
3317         /* check capability in alternative san mac address block */
3318         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET;
3319         if (hw->eeprom.ops.read(hw, offset, &caps))
3320                 goto wwn_prefix_err;
3321         if (!(caps & IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN))
3322                 goto wwn_prefix_out;
3323
3324         /* get the corresponding prefix for WWNN/WWPN */
3325         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET;
3326         if (hw->eeprom.ops.read(hw, offset, wwnn_prefix))
3327                 hw_err(hw, "eeprom read at offset %d failed\n", offset);
3328
3329         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET;
3330         if (hw->eeprom.ops.read(hw, offset, wwpn_prefix))
3331                 goto wwn_prefix_err;
3332
3333 wwn_prefix_out:
3334         return 0;
3335
3336 wwn_prefix_err:
3337         hw_err(hw, "eeprom read at offset %d failed\n", offset);
3338         return 0;
3339 }
3340
3341 /**
3342  *  ixgbe_set_mac_anti_spoofing - Enable/Disable MAC anti-spoofing
3343  *  @hw: pointer to hardware structure
3344  *  @enable: enable or disable switch for anti-spoofing
3345  *  @pf: Physical Function pool - do not enable anti-spoofing for the PF
3346  *
3347  **/
3348 void ixgbe_set_mac_anti_spoofing(struct ixgbe_hw *hw, bool enable, int pf)
3349 {
3350         int j;
3351         int pf_target_reg = pf >> 3;
3352         int pf_target_shift = pf % 8;
3353         u32 pfvfspoof = 0;
3354
3355         if (hw->mac.type == ixgbe_mac_82598EB)
3356                 return;
3357
3358         if (enable)
3359                 pfvfspoof = IXGBE_SPOOF_MACAS_MASK;
3360
3361         /*
3362          * PFVFSPOOF register array is size 8 with 8 bits assigned to
3363          * MAC anti-spoof enables in each register array element.
3364          */
3365         for (j = 0; j < pf_target_reg; j++)
3366                 IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(j), pfvfspoof);
3367
3368         /*
3369          * The PF should be allowed to spoof so that it can support
3370          * emulation mode NICs.  Do not set the bits assigned to the PF
3371          */
3372         pfvfspoof &= (1 << pf_target_shift) - 1;
3373         IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(j), pfvfspoof);
3374
3375         /*
3376          * Remaining pools belong to the PF so they do not need to have
3377          * anti-spoofing enabled.
3378          */
3379         for (j++; j < IXGBE_PFVFSPOOF_REG_COUNT; j++)
3380                 IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(j), 0);
3381 }
3382
3383 /**
3384  *  ixgbe_set_vlan_anti_spoofing - Enable/Disable VLAN anti-spoofing
3385  *  @hw: pointer to hardware structure
3386  *  @enable: enable or disable switch for VLAN anti-spoofing
3387  *  @pf: Virtual Function pool - VF Pool to set for VLAN anti-spoofing
3388  *
3389  **/
3390 void ixgbe_set_vlan_anti_spoofing(struct ixgbe_hw *hw, bool enable, int vf)
3391 {
3392         int vf_target_reg = vf >> 3;
3393         int vf_target_shift = vf % 8 + IXGBE_SPOOF_VLANAS_SHIFT;
3394         u32 pfvfspoof;
3395
3396         if (hw->mac.type == ixgbe_mac_82598EB)
3397                 return;
3398
3399         pfvfspoof = IXGBE_READ_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg));
3400         if (enable)
3401                 pfvfspoof |= (1 << vf_target_shift);
3402         else
3403                 pfvfspoof &= ~(1 << vf_target_shift);
3404         IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg), pfvfspoof);
3405 }
3406
3407 /**
3408  *  ixgbe_get_device_caps_generic - Get additional device capabilities
3409  *  @hw: pointer to hardware structure
3410  *  @device_caps: the EEPROM word with the extra device capabilities
3411  *
3412  *  This function will read the EEPROM location for the device capabilities,
3413  *  and return the word through device_caps.
3414  **/
3415 s32 ixgbe_get_device_caps_generic(struct ixgbe_hw *hw, u16 *device_caps)
3416 {
3417         hw->eeprom.ops.read(hw, IXGBE_DEVICE_CAPS, device_caps);
3418
3419         return 0;
3420 }
3421
3422 /**
3423  * ixgbe_set_rxpba_generic - Initialize RX packet buffer
3424  * @hw: pointer to hardware structure
3425  * @num_pb: number of packet buffers to allocate
3426  * @headroom: reserve n KB of headroom
3427  * @strategy: packet buffer allocation strategy
3428  **/
3429 void ixgbe_set_rxpba_generic(struct ixgbe_hw *hw,
3430                              int num_pb,
3431                              u32 headroom,
3432                              int strategy)
3433 {
3434         u32 pbsize = hw->mac.rx_pb_size;
3435         int i = 0;
3436         u32 rxpktsize, txpktsize, txpbthresh;
3437
3438         /* Reserve headroom */
3439         pbsize -= headroom;
3440
3441         if (!num_pb)
3442                 num_pb = 1;
3443
3444         /* Divide remaining packet buffer space amongst the number
3445          * of packet buffers requested using supplied strategy.
3446          */
3447         switch (strategy) {
3448         case (PBA_STRATEGY_WEIGHTED):
3449                 /* pba_80_48 strategy weight first half of packet buffer with
3450                  * 5/8 of the packet buffer space.
3451                  */
3452                 rxpktsize = ((pbsize * 5 * 2) / (num_pb * 8));
3453                 pbsize -= rxpktsize * (num_pb / 2);
3454                 rxpktsize <<= IXGBE_RXPBSIZE_SHIFT;
3455                 for (; i < (num_pb / 2); i++)
3456                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
3457                 /* Fall through to configure remaining packet buffers */
3458         case (PBA_STRATEGY_EQUAL):
3459                 /* Divide the remaining Rx packet buffer evenly among the TCs */
3460                 rxpktsize = (pbsize / (num_pb - i)) << IXGBE_RXPBSIZE_SHIFT;
3461                 for (; i < num_pb; i++)
3462                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
3463                 break;
3464         default:
3465                 break;
3466         }
3467
3468         /*
3469          * Setup Tx packet buffer and threshold equally for all TCs
3470          * TXPBTHRESH register is set in K so divide by 1024 and subtract
3471          * 10 since the largest packet we support is just over 9K.
3472          */
3473         txpktsize = IXGBE_TXPBSIZE_MAX / num_pb;
3474         txpbthresh = (txpktsize / 1024) - IXGBE_TXPKT_SIZE_MAX;
3475         for (i = 0; i < num_pb; i++) {
3476                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), txpktsize);
3477                 IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), txpbthresh);
3478         }
3479
3480         /* Clear unused TCs, if any, to zero buffer size*/
3481         for (; i < IXGBE_MAX_PB; i++) {
3482                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
3483                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), 0);
3484                 IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), 0);
3485         }
3486 }
3487
3488 /**
3489  *  ixgbe_calculate_checksum - Calculate checksum for buffer
3490  *  @buffer: pointer to EEPROM
3491  *  @length: size of EEPROM to calculate a checksum for
3492  *
3493  *  Calculates the checksum for some buffer on a specified length.  The
3494  *  checksum calculated is returned.
3495  **/
3496 static u8 ixgbe_calculate_checksum(u8 *buffer, u32 length)
3497 {
3498         u32 i;
3499         u8 sum = 0;
3500
3501         if (!buffer)
3502                 return 0;
3503
3504         for (i = 0; i < length; i++)
3505                 sum += buffer[i];
3506
3507         return (u8) (0 - sum);
3508 }
3509
3510 /**
3511  *  ixgbe_host_interface_command - Issue command to manageability block
3512  *  @hw: pointer to the HW structure
3513  *  @buffer: contains the command to write and where the return status will
3514  *           be placed
3515  *  @length: length of buffer, must be multiple of 4 bytes
3516  *
3517  *  Communicates with the manageability block.  On success return 0
3518  *  else return IXGBE_ERR_HOST_INTERFACE_COMMAND.
3519  **/
3520 static s32 ixgbe_host_interface_command(struct ixgbe_hw *hw, u32 *buffer,
3521                                         u32 length)
3522 {
3523         u32 hicr, i, bi;
3524         u32 hdr_size = sizeof(struct ixgbe_hic_hdr);
3525         u8 buf_len, dword_len;
3526
3527         s32 ret_val = 0;
3528
3529         if (length == 0 || length & 0x3 ||
3530             length > IXGBE_HI_MAX_BLOCK_BYTE_LENGTH) {
3531                 hw_dbg(hw, "Buffer length failure.\n");
3532                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3533                 goto out;
3534         }
3535
3536         /* Check that the host interface is enabled. */
3537         hicr = IXGBE_READ_REG(hw, IXGBE_HICR);
3538         if ((hicr & IXGBE_HICR_EN) == 0) {
3539                 hw_dbg(hw, "IXGBE_HOST_EN bit disabled.\n");
3540                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3541                 goto out;
3542         }
3543
3544         /* Calculate length in DWORDs */
3545         dword_len = length >> 2;
3546
3547         /*
3548          * The device driver writes the relevant command block
3549          * into the ram area.
3550          */
3551         for (i = 0; i < dword_len; i++)
3552                 IXGBE_WRITE_REG_ARRAY(hw, IXGBE_FLEX_MNG,
3553                                       i, cpu_to_le32(buffer[i]));
3554
3555         /* Setting this bit tells the ARC that a new command is pending. */
3556         IXGBE_WRITE_REG(hw, IXGBE_HICR, hicr | IXGBE_HICR_C);
3557
3558         for (i = 0; i < IXGBE_HI_COMMAND_TIMEOUT; i++) {
3559                 hicr = IXGBE_READ_REG(hw, IXGBE_HICR);
3560                 if (!(hicr & IXGBE_HICR_C))
3561                         break;
3562                 usleep_range(1000, 2000);
3563         }
3564
3565         /* Check command successful completion. */
3566         if (i == IXGBE_HI_COMMAND_TIMEOUT ||
3567             (!(IXGBE_READ_REG(hw, IXGBE_HICR) & IXGBE_HICR_SV))) {
3568                 hw_dbg(hw, "Command has failed with no status valid.\n");
3569                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3570                 goto out;
3571         }
3572
3573         /* Calculate length in DWORDs */
3574         dword_len = hdr_size >> 2;
3575
3576         /* first pull in the header so we know the buffer length */
3577         for (bi = 0; bi < dword_len; bi++) {
3578                 buffer[bi] = IXGBE_READ_REG_ARRAY(hw, IXGBE_FLEX_MNG, bi);
3579                 le32_to_cpus(&buffer[bi]);
3580         }
3581
3582         /* If there is any thing in data position pull it in */
3583         buf_len = ((struct ixgbe_hic_hdr *)buffer)->buf_len;
3584         if (buf_len == 0)
3585                 goto out;
3586
3587         if (length < (buf_len + hdr_size)) {
3588                 hw_dbg(hw, "Buffer not large enough for reply message.\n");
3589                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3590                 goto out;
3591         }
3592
3593         /* Calculate length in DWORDs, add 3 for odd lengths */
3594         dword_len = (buf_len + 3) >> 2;
3595
3596         /* Pull in the rest of the buffer (bi is where we left off)*/
3597         for (; bi <= dword_len; bi++) {
3598                 buffer[bi] = IXGBE_READ_REG_ARRAY(hw, IXGBE_FLEX_MNG, bi);
3599                 le32_to_cpus(&buffer[bi]);
3600         }
3601
3602 out:
3603         return ret_val;
3604 }
3605
3606 /**
3607  *  ixgbe_set_fw_drv_ver_generic - Sends driver version to firmware
3608  *  @hw: pointer to the HW structure
3609  *  @maj: driver version major number
3610  *  @min: driver version minor number
3611  *  @build: driver version build number
3612  *  @sub: driver version sub build number
3613  *
3614  *  Sends driver version number to firmware through the manageability
3615  *  block.  On success return 0
3616  *  else returns IXGBE_ERR_SWFW_SYNC when encountering an error acquiring
3617  *  semaphore or IXGBE_ERR_HOST_INTERFACE_COMMAND when command fails.
3618  **/
3619 s32 ixgbe_set_fw_drv_ver_generic(struct ixgbe_hw *hw, u8 maj, u8 min,
3620                                  u8 build, u8 sub)
3621 {
3622         struct ixgbe_hic_drv_info fw_cmd;
3623         int i;
3624         s32 ret_val = 0;
3625
3626         if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_SW_MNG_SM) != 0) {
3627                 ret_val = IXGBE_ERR_SWFW_SYNC;
3628                 goto out;
3629         }
3630
3631         fw_cmd.hdr.cmd = FW_CEM_CMD_DRIVER_INFO;
3632         fw_cmd.hdr.buf_len = FW_CEM_CMD_DRIVER_INFO_LEN;
3633         fw_cmd.hdr.cmd_or_resp.cmd_resv = FW_CEM_CMD_RESERVED;
3634         fw_cmd.port_num = (u8)hw->bus.func;
3635         fw_cmd.ver_maj = maj;
3636         fw_cmd.ver_min = min;
3637         fw_cmd.ver_build = build;
3638         fw_cmd.ver_sub = sub;
3639         fw_cmd.hdr.checksum = 0;
3640         fw_cmd.hdr.checksum = ixgbe_calculate_checksum((u8 *)&fw_cmd,
3641                                 (FW_CEM_HDR_LEN + fw_cmd.hdr.buf_len));
3642         fw_cmd.pad = 0;
3643         fw_cmd.pad2 = 0;
3644
3645         for (i = 0; i <= FW_CEM_MAX_RETRIES; i++) {
3646                 ret_val = ixgbe_host_interface_command(hw, (u32 *)&fw_cmd,
3647                                                        sizeof(fw_cmd));
3648                 if (ret_val != 0)
3649                         continue;
3650
3651                 if (fw_cmd.hdr.cmd_or_resp.ret_status ==
3652                     FW_CEM_RESP_STATUS_SUCCESS)
3653                         ret_val = 0;
3654                 else
3655                         ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3656
3657                 break;
3658         }
3659
3660         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_SW_MNG_SM);
3661 out:
3662         return ret_val;
3663 }
3664
3665 /**
3666  * ixgbe_clear_tx_pending - Clear pending TX work from the PCIe fifo
3667  * @hw: pointer to the hardware structure
3668  *
3669  * The 82599 and x540 MACs can experience issues if TX work is still pending
3670  * when a reset occurs.  This function prevents this by flushing the PCIe
3671  * buffers on the system.
3672  **/
3673 void ixgbe_clear_tx_pending(struct ixgbe_hw *hw)
3674 {
3675         u32 gcr_ext, hlreg0;
3676
3677         /*
3678          * If double reset is not requested then all transactions should
3679          * already be clear and as such there is no work to do
3680          */
3681         if (!(hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED))
3682                 return;
3683
3684         /*
3685          * Set loopback enable to prevent any transmits from being sent
3686          * should the link come up.  This assumes that the RXCTRL.RXEN bit
3687          * has already been cleared.
3688          */
3689         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
3690         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0 | IXGBE_HLREG0_LPBK);
3691
3692         /* initiate cleaning flow for buffers in the PCIe transaction layer */
3693         gcr_ext = IXGBE_READ_REG(hw, IXGBE_GCR_EXT);
3694         IXGBE_WRITE_REG(hw, IXGBE_GCR_EXT,
3695                         gcr_ext | IXGBE_GCR_EXT_BUFFERS_CLEAR);
3696
3697         /* Flush all writes and allow 20usec for all transactions to clear */
3698         IXGBE_WRITE_FLUSH(hw);
3699         udelay(20);
3700
3701         /* restore previous register values */
3702         IXGBE_WRITE_REG(hw, IXGBE_GCR_EXT, gcr_ext);
3703         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
3704 }
3705
3706 static const u8 ixgbe_emc_temp_data[4] = {
3707         IXGBE_EMC_INTERNAL_DATA,
3708         IXGBE_EMC_DIODE1_DATA,
3709         IXGBE_EMC_DIODE2_DATA,
3710         IXGBE_EMC_DIODE3_DATA
3711 };
3712 static const u8 ixgbe_emc_therm_limit[4] = {
3713         IXGBE_EMC_INTERNAL_THERM_LIMIT,
3714         IXGBE_EMC_DIODE1_THERM_LIMIT,
3715         IXGBE_EMC_DIODE2_THERM_LIMIT,
3716         IXGBE_EMC_DIODE3_THERM_LIMIT
3717 };
3718
3719 /**
3720  *  ixgbe_get_ets_data - Extracts the ETS bit data
3721  *  @hw: pointer to hardware structure
3722  *  @ets_cfg: extected ETS data
3723  *  @ets_offset: offset of ETS data
3724  *
3725  *  Returns error code.
3726  **/
3727 static s32 ixgbe_get_ets_data(struct ixgbe_hw *hw, u16 *ets_cfg,
3728                               u16 *ets_offset)
3729 {
3730         s32 status = 0;
3731
3732         status = hw->eeprom.ops.read(hw, IXGBE_ETS_CFG, ets_offset);
3733         if (status)
3734                 goto out;
3735
3736         if ((*ets_offset == 0x0000) || (*ets_offset == 0xFFFF)) {
3737                 status = IXGBE_NOT_IMPLEMENTED;
3738                 goto out;
3739         }
3740
3741         status = hw->eeprom.ops.read(hw, *ets_offset, ets_cfg);
3742         if (status)
3743                 goto out;
3744
3745         if ((*ets_cfg & IXGBE_ETS_TYPE_MASK) != IXGBE_ETS_TYPE_EMC_SHIFTED) {
3746                 status = IXGBE_NOT_IMPLEMENTED;
3747                 goto out;
3748         }
3749
3750 out:
3751         return status;
3752 }
3753
3754 /**
3755  *  ixgbe_get_thermal_sensor_data - Gathers thermal sensor data
3756  *  @hw: pointer to hardware structure
3757  *
3758  *  Returns the thermal sensor data structure
3759  **/
3760 s32 ixgbe_get_thermal_sensor_data_generic(struct ixgbe_hw *hw)
3761 {
3762         s32 status = 0;
3763         u16 ets_offset;
3764         u16 ets_cfg;
3765         u16 ets_sensor;
3766         u8  num_sensors;
3767         u8  i;
3768         struct ixgbe_thermal_sensor_data *data = &hw->mac.thermal_sensor_data;
3769
3770         /* Only support thermal sensors attached to physical port 0 */
3771         if ((IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_LAN_ID_1)) {
3772                 status = IXGBE_NOT_IMPLEMENTED;
3773                 goto out;
3774         }
3775
3776         status = ixgbe_get_ets_data(hw, &ets_cfg, &ets_offset);
3777         if (status)
3778                 goto out;
3779
3780         num_sensors = (ets_cfg & IXGBE_ETS_NUM_SENSORS_MASK);
3781         if (num_sensors > IXGBE_MAX_SENSORS)
3782                 num_sensors = IXGBE_MAX_SENSORS;
3783
3784         for (i = 0; i < num_sensors; i++) {
3785                 u8  sensor_index;
3786                 u8  sensor_location;
3787
3788                 status = hw->eeprom.ops.read(hw, (ets_offset + 1 + i),
3789                                              &ets_sensor);
3790                 if (status)
3791                         goto out;
3792
3793                 sensor_index = ((ets_sensor & IXGBE_ETS_DATA_INDEX_MASK) >>
3794                                 IXGBE_ETS_DATA_INDEX_SHIFT);
3795                 sensor_location = ((ets_sensor & IXGBE_ETS_DATA_LOC_MASK) >>
3796                                    IXGBE_ETS_DATA_LOC_SHIFT);
3797
3798                 if (sensor_location != 0) {
3799                         status = hw->phy.ops.read_i2c_byte(hw,
3800                                         ixgbe_emc_temp_data[sensor_index],
3801                                         IXGBE_I2C_THERMAL_SENSOR_ADDR,
3802                                         &data->sensor[i].temp);
3803                         if (status)
3804                                 goto out;
3805                 }
3806         }
3807 out:
3808         return status;
3809 }
3810
3811 /**
3812  * ixgbe_init_thermal_sensor_thresh_generic - Inits thermal sensor thresholds
3813  * @hw: pointer to hardware structure
3814  *
3815  * Inits the thermal sensor thresholds according to the NVM map
3816  * and save off the threshold and location values into mac.thermal_sensor_data
3817  **/
3818 s32 ixgbe_init_thermal_sensor_thresh_generic(struct ixgbe_hw *hw)
3819 {
3820         s32 status = 0;
3821         u16 ets_offset;
3822         u16 ets_cfg;
3823         u16 ets_sensor;
3824         u8  low_thresh_delta;
3825         u8  num_sensors;
3826         u8  therm_limit;
3827         u8  i;
3828         struct ixgbe_thermal_sensor_data *data = &hw->mac.thermal_sensor_data;
3829
3830         memset(data, 0, sizeof(struct ixgbe_thermal_sensor_data));
3831
3832         /* Only support thermal sensors attached to physical port 0 */
3833         if ((IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_LAN_ID_1)) {
3834                 status = IXGBE_NOT_IMPLEMENTED;
3835                 goto out;
3836         }
3837
3838         status = ixgbe_get_ets_data(hw, &ets_cfg, &ets_offset);
3839         if (status)
3840                 goto out;
3841
3842         low_thresh_delta = ((ets_cfg & IXGBE_ETS_LTHRES_DELTA_MASK) >>
3843                              IXGBE_ETS_LTHRES_DELTA_SHIFT);
3844         num_sensors = (ets_cfg & IXGBE_ETS_NUM_SENSORS_MASK);
3845         if (num_sensors > IXGBE_MAX_SENSORS)
3846                 num_sensors = IXGBE_MAX_SENSORS;
3847
3848         for (i = 0; i < num_sensors; i++) {
3849                 u8  sensor_index;
3850                 u8  sensor_location;
3851
3852                 if (hw->eeprom.ops.read(hw, ets_offset + 1 + i, &ets_sensor)) {
3853                         hw_err(hw, "eeprom read at offset %d failed\n",
3854                                ets_offset + 1 + i);
3855                         continue;
3856                 }
3857                 sensor_index = ((ets_sensor & IXGBE_ETS_DATA_INDEX_MASK) >>
3858                                 IXGBE_ETS_DATA_INDEX_SHIFT);
3859                 sensor_location = ((ets_sensor & IXGBE_ETS_DATA_LOC_MASK) >>
3860                                    IXGBE_ETS_DATA_LOC_SHIFT);
3861                 therm_limit = ets_sensor & IXGBE_ETS_DATA_HTHRESH_MASK;
3862
3863                 hw->phy.ops.write_i2c_byte(hw,
3864                         ixgbe_emc_therm_limit[sensor_index],
3865                         IXGBE_I2C_THERMAL_SENSOR_ADDR, therm_limit);
3866
3867                 if (sensor_location == 0)
3868                         continue;
3869
3870                 data->sensor[i].location = sensor_location;
3871                 data->sensor[i].caution_thresh = therm_limit;
3872                 data->sensor[i].max_op_thresh = therm_limit - low_thresh_delta;
3873         }
3874 out:
3875         return status;
3876 }
3877