drivers/net/ethernet/calxeda/xgmac.c

   1 /*
   2  * Copyright 2010-2011 Calxeda, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along with
  14  * this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16 #include <linux/module.h>
  17 #include <linux/init.h>
  18 #include <linux/kernel.h>
  19 #include <linux/circ_buf.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/etherdevice.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/skbuff.h>
  24 #include <linux/ethtool.h>
  25 #include <linux/if.h>
  26 #include <linux/crc32.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/slab.h>
  29
  30 /* XGMAC Register definitions */
  31 #define XGMAC_CONTROL           0x00000000      /* MAC Configuration */
  32 #define XGMAC_FRAME_FILTER      0x00000004      /* MAC Frame Filter */
  33 #define XGMAC_FLOW_CTRL         0x00000018      /* MAC Flow Control */
  34 #define XGMAC_VLAN_TAG          0x0000001C      /* VLAN Tags */
  35 #define XGMAC_VERSION           0x00000020      /* Version */
  36 #define XGMAC_VLAN_INCL         0x00000024      /* VLAN tag for tx frames */
  37 #define XGMAC_LPI_CTRL          0x00000028      /* LPI Control and Status */
  38 #define XGMAC_LPI_TIMER         0x0000002C      /* LPI Timers Control */
  39 #define XGMAC_TX_PACE           0x00000030      /* Transmit Pace and Stretch */
  40 #define XGMAC_VLAN_HASH         0x00000034      /* VLAN Hash Table */
  41 #define XGMAC_DEBUG             0x00000038      /* Debug */
  42 #define XGMAC_INT_STAT          0x0000003C      /* Interrupt and Control */
  43 #define XGMAC_ADDR_HIGH(reg)    (0x00000040 + ((reg) * 8))
  44 #define XGMAC_ADDR_LOW(reg)     (0x00000044 + ((reg) * 8))
  45 #define XGMAC_HASH(n)           (0x00000300 + (n) * 4) /* HASH table regs */
  46 #define XGMAC_NUM_HASH          16
  47 #define XGMAC_OMR               0x00000400
  48 #define XGMAC_REMOTE_WAKE       0x00000700      /* Remote Wake-Up Frm Filter */
  49 #define XGMAC_PMT               0x00000704      /* PMT Control and Status */
  50 #define XGMAC_MMC_CTRL          0x00000800      /* XGMAC MMC Control */
  51 #define XGMAC_MMC_INTR_RX       0x00000804      /* Recieve Interrupt */
  52 #define XGMAC_MMC_INTR_TX       0x00000808      /* Transmit Interrupt */
  53 #define XGMAC_MMC_INTR_MASK_RX  0x0000080c      /* Recieve Interrupt Mask */
  54 #define XGMAC_MMC_INTR_MASK_TX  0x00000810      /* Transmit Interrupt Mask */
  55
  56 /* Hardware TX Statistics Counters */
  57 #define XGMAC_MMC_TXOCTET_GB_LO 0x00000814
  58 #define XGMAC_MMC_TXOCTET_GB_HI 0x00000818
  59 #define XGMAC_MMC_TXFRAME_GB_LO 0x0000081C
  60 #define XGMAC_MMC_TXFRAME_GB_HI 0x00000820
  61 #define XGMAC_MMC_TXBCFRAME_G   0x00000824
  62 #define XGMAC_MMC_TXMCFRAME_G   0x0000082C
  63 #define XGMAC_MMC_TXUCFRAME_GB  0x00000864
  64 #define XGMAC_MMC_TXMCFRAME_GB  0x0000086C
  65 #define XGMAC_MMC_TXBCFRAME_GB  0x00000874
  66 #define XGMAC_MMC_TXUNDERFLOW   0x0000087C
  67 #define XGMAC_MMC_TXOCTET_G_LO  0x00000884
  68 #define XGMAC_MMC_TXOCTET_G_HI  0x00000888
  69 #define XGMAC_MMC_TXFRAME_G_LO  0x0000088C
  70 #define XGMAC_MMC_TXFRAME_G_HI  0x00000890
  71 #define XGMAC_MMC_TXPAUSEFRAME  0x00000894
  72 #define XGMAC_MMC_TXVLANFRAME   0x0000089C
  73
  74 /* Hardware RX Statistics Counters */
  75 #define XGMAC_MMC_RXFRAME_GB_LO 0x00000900
  76 #define XGMAC_MMC_RXFRAME_GB_HI 0x00000904
  77 #define XGMAC_MMC_RXOCTET_GB_LO 0x00000908
  78 #define XGMAC_MMC_RXOCTET_GB_HI 0x0000090C
  79 #define XGMAC_MMC_RXOCTET_G_LO  0x00000910
  80 #define XGMAC_MMC_RXOCTET_G_HI  0x00000914
  81 #define XGMAC_MMC_RXBCFRAME_G   0x00000918
  82 #define XGMAC_MMC_RXMCFRAME_G   0x00000920
  83 #define XGMAC_MMC_RXCRCERR      0x00000928
  84 #define XGMAC_MMC_RXRUNT        0x00000930
  85 #define XGMAC_MMC_RXJABBER      0x00000934
  86 #define XGMAC_MMC_RXUCFRAME_G   0x00000970
  87 #define XGMAC_MMC_RXLENGTHERR   0x00000978
  88 #define XGMAC_MMC_RXPAUSEFRAME  0x00000988
  89 #define XGMAC_MMC_RXOVERFLOW    0x00000990
  90 #define XGMAC_MMC_RXVLANFRAME   0x00000998
  91 #define XGMAC_MMC_RXWATCHDOG    0x000009a0
  92
  93 /* DMA Control and Status Registers */
  94 #define XGMAC_DMA_BUS_MODE      0x00000f00      /* Bus Mode */
  95 #define XGMAC_DMA_TX_POLL       0x00000f04      /* Transmit Poll Demand */
  96 #define XGMAC_DMA_RX_POLL       0x00000f08      /* Received Poll Demand */
  97 #define XGMAC_DMA_RX_BASE_ADDR  0x00000f0c      /* Receive List Base */
  98 #define XGMAC_DMA_TX_BASE_ADDR  0x00000f10      /* Transmit List Base */
  99 #define XGMAC_DMA_STATUS        0x00000f14      /* Status Register */
 100 #define XGMAC_DMA_CONTROL       0x00000f18      /* Ctrl (Operational Mode) */
 101 #define XGMAC_DMA_INTR_ENA      0x00000f1c      /* Interrupt Enable */
 102 #define XGMAC_DMA_MISS_FRAME_CTR 0x00000f20     /* Missed Frame Counter */
 103 #define XGMAC_DMA_RI_WDOG_TIMER 0x00000f24      /* RX Intr Watchdog Timer */
 104 #define XGMAC_DMA_AXI_BUS       0x00000f28      /* AXI Bus Mode */
 105 #define XGMAC_DMA_AXI_STATUS    0x00000f2C      /* AXI Status */
 106 #define XGMAC_DMA_HW_FEATURE    0x00000f58      /* Enabled Hardware Features */
 107
 108 #define XGMAC_ADDR_AE           0x80000000
 109 #define XGMAC_MAX_FILTER_ADDR   31
 110
 111 /* PMT Control and Status */
 112 #define XGMAC_PMT_POINTER_RESET 0x80000000
 113 #define XGMAC_PMT_GLBL_UNICAST  0x00000200
 114 #define XGMAC_PMT_WAKEUP_RX_FRM 0x00000040
 115 #define XGMAC_PMT_MAGIC_PKT     0x00000020
 116 #define XGMAC_PMT_WAKEUP_FRM_EN 0x00000004
 117 #define XGMAC_PMT_MAGIC_PKT_EN  0x00000002
 118 #define XGMAC_PMT_POWERDOWN     0x00000001
 119
 120 #define XGMAC_CONTROL_SPD       0x40000000      /* Speed control */
 121 #define XGMAC_CONTROL_SPD_MASK  0x60000000
 122 #define XGMAC_CONTROL_SPD_1G    0x60000000
 123 #define XGMAC_CONTROL_SPD_2_5G  0x40000000
 124 #define XGMAC_CONTROL_SPD_10G   0x00000000
 125 #define XGMAC_CONTROL_SARC      0x10000000      /* Source Addr Insert/Replace */
 126 #define XGMAC_CONTROL_SARK_MASK 0x18000000
 127 #define XGMAC_CONTROL_CAR       0x04000000      /* CRC Addition/Replacement */
 128 #define XGMAC_CONTROL_CAR_MASK  0x06000000
 129 #define XGMAC_CONTROL_DP        0x01000000      /* Disable Padding */
 130 #define XGMAC_CONTROL_WD        0x00800000      /* Disable Watchdog on rx */
 131 #define XGMAC_CONTROL_JD        0x00400000      /* Jabber disable */
 132 #define XGMAC_CONTROL_JE        0x00100000      /* Jumbo frame */
 133 #define XGMAC_CONTROL_LM        0x00001000      /* Loop-back mode */
 134 #define XGMAC_CONTROL_IPC       0x00000400      /* Checksum Offload */
 135 #define XGMAC_CONTROL_ACS       0x00000080      /* Automatic Pad/FCS Strip */
 136 #define XGMAC_CONTROL_DDIC      0x00000010      /* Disable Deficit Idle Count */
 137 #define XGMAC_CONTROL_TE        0x00000008      /* Transmitter Enable */
 138 #define XGMAC_CONTROL_RE        0x00000004      /* Receiver Enable */
 139
 140 /* XGMAC Frame Filter defines */
 141 #define XGMAC_FRAME_FILTER_PR   0x00000001      /* Promiscuous Mode */
 142 #define XGMAC_FRAME_FILTER_HUC  0x00000002      /* Hash Unicast */
 143 #define XGMAC_FRAME_FILTER_HMC  0x00000004      /* Hash Multicast */
 144 #define XGMAC_FRAME_FILTER_DAIF 0x00000008      /* DA Inverse Filtering */
 145 #define XGMAC_FRAME_FILTER_PM   0x00000010      /* Pass all multicast */
 146 #define XGMAC_FRAME_FILTER_DBF  0x00000020      /* Disable Broadcast frames */
 147 #define XGMAC_FRAME_FILTER_SAIF 0x00000100      /* Inverse Filtering */
 148 #define XGMAC_FRAME_FILTER_SAF  0x00000200      /* Source Address Filter */
 149 #define XGMAC_FRAME_FILTER_HPF  0x00000400      /* Hash or perfect Filter */
 150 #define XGMAC_FRAME_FILTER_VHF  0x00000800      /* VLAN Hash Filter */
 151 #define XGMAC_FRAME_FILTER_VPF  0x00001000      /* VLAN Perfect Filter */
 152 #define XGMAC_FRAME_FILTER_RA   0x80000000      /* Receive all mode */
 153
 154 /* XGMAC FLOW CTRL defines */
 155 #define XGMAC_FLOW_CTRL_PT_MASK 0xffff0000      /* Pause Time Mask */
 156 #define XGMAC_FLOW_CTRL_PT_SHIFT        16
 157 #define XGMAC_FLOW_CTRL_DZQP    0x00000080      /* Disable Zero-Quanta Phase */
 158 #define XGMAC_FLOW_CTRL_PLT     0x00000020      /* Pause Low Threshhold */
 159 #define XGMAC_FLOW_CTRL_PLT_MASK 0x00000030     /* PLT MASK */
 160 #define XGMAC_FLOW_CTRL_UP      0x00000008      /* Unicast Pause Frame Detect */
 161 #define XGMAC_FLOW_CTRL_RFE     0x00000004      /* Rx Flow Control Enable */
 162 #define XGMAC_FLOW_CTRL_TFE     0x00000002      /* Tx Flow Control Enable */
 163 #define XGMAC_FLOW_CTRL_FCB_BPA 0x00000001      /* Flow Control Busy ... */
 164
 165 /* XGMAC_INT_STAT reg */
 166 #define XGMAC_INT_STAT_PMTIM    0x00800000      /* PMT Interrupt Mask */
 167 #define XGMAC_INT_STAT_PMT      0x0080          /* PMT Interrupt Status */
 168 #define XGMAC_INT_STAT_LPI      0x0040          /* LPI Interrupt Status */
 169
 170 /* DMA Bus Mode register defines */
 171 #define DMA_BUS_MODE_SFT_RESET  0x00000001      /* Software Reset */
 172 #define DMA_BUS_MODE_DSL_MASK   0x0000007c      /* Descriptor Skip Length */
 173 #define DMA_BUS_MODE_DSL_SHIFT  2               /* (in DWORDS) */
 174 #define DMA_BUS_MODE_ATDS       0x00000080      /* Alternate Descriptor Size */
 175
 176 /* Programmable burst length */
 177 #define DMA_BUS_MODE_PBL_MASK   0x00003f00      /* Programmable Burst Len */
 178 #define DMA_BUS_MODE_PBL_SHIFT  8
 179 #define DMA_BUS_MODE_FB         0x00010000      /* Fixed burst */
 180 #define DMA_BUS_MODE_RPBL_MASK  0x003e0000      /* Rx-Programmable Burst Len */
 181 #define DMA_BUS_MODE_RPBL_SHIFT 17
 182 #define DMA_BUS_MODE_USP        0x00800000
 183 #define DMA_BUS_MODE_8PBL       0x01000000
 184 #define DMA_BUS_MODE_AAL        0x02000000
 185
 186 /* DMA Bus Mode register defines */
 187 #define DMA_BUS_PR_RATIO_MASK   0x0000c000      /* Rx/Tx priority ratio */
 188 #define DMA_BUS_PR_RATIO_SHIFT  14
 189 #define DMA_BUS_FB              0x00010000      /* Fixed Burst */
 190
 191 /* DMA Control register defines */
 192 #define DMA_CONTROL_ST          0x00002000      /* Start/Stop Transmission */
 193 #define DMA_CONTROL_SR          0x00000002      /* Start/Stop Receive */
 194 #define DMA_CONTROL_DFF         0x01000000      /* Disable flush of rx frames */
 195 #define DMA_CONTROL_OSF         0x00000004      /* Operate on 2nd tx frame */
 196
 197 /* DMA Normal interrupt */
 198 #define DMA_INTR_ENA_NIE        0x00010000      /* Normal Summary */
 199 #define DMA_INTR_ENA_AIE        0x00008000      /* Abnormal Summary */
 200 #define DMA_INTR_ENA_ERE        0x00004000      /* Early Receive */
 201 #define DMA_INTR_ENA_FBE        0x00002000      /* Fatal Bus Error */
 202 #define DMA_INTR_ENA_ETE        0x00000400      /* Early Transmit */
 203 #define DMA_INTR_ENA_RWE        0x00000200      /* Receive Watchdog */
 204 #define DMA_INTR_ENA_RSE        0x00000100      /* Receive Stopped */
 205 #define DMA_INTR_ENA_RUE        0x00000080      /* Receive Buffer Unavailable */
 206 #define DMA_INTR_ENA_RIE        0x00000040      /* Receive Interrupt */
 207 #define DMA_INTR_ENA_UNE        0x00000020      /* Tx Underflow */
 208 #define DMA_INTR_ENA_OVE        0x00000010      /* Receive Overflow */
 209 #define DMA_INTR_ENA_TJE        0x00000008      /* Transmit Jabber */
 210 #define DMA_INTR_ENA_TUE        0x00000004      /* Transmit Buffer Unavail */
 211 #define DMA_INTR_ENA_TSE        0x00000002      /* Transmit Stopped */
 212 #define DMA_INTR_ENA_TIE        0x00000001      /* Transmit Interrupt */
 213
 214 #define DMA_INTR_NORMAL         (DMA_INTR_ENA_NIE | DMA_INTR_ENA_RIE | \
 215                                  DMA_INTR_ENA_TUE | DMA_INTR_ENA_TIE)
 216
 217 #define DMA_INTR_ABNORMAL       (DMA_INTR_ENA_AIE | DMA_INTR_ENA_FBE | \
 218                                  DMA_INTR_ENA_RWE | DMA_INTR_ENA_RSE | \
 219                                  DMA_INTR_ENA_RUE | DMA_INTR_ENA_UNE | \
 220                                  DMA_INTR_ENA_OVE | DMA_INTR_ENA_TJE | \
 221                                  DMA_INTR_ENA_TSE)
 222
 223 /* DMA default interrupt mask */
 224 #define DMA_INTR_DEFAULT_MASK   (DMA_INTR_NORMAL | DMA_INTR_ABNORMAL)
 225
 226 /* DMA Status register defines */
 227 #define DMA_STATUS_GMI          0x08000000      /* MMC interrupt */
 228 #define DMA_STATUS_GLI          0x04000000      /* GMAC Line interface int */
 229 #define DMA_STATUS_EB_MASK      0x00380000      /* Error Bits Mask */
 230 #define DMA_STATUS_EB_TX_ABORT  0x00080000      /* Error Bits - TX Abort */
 231 #define DMA_STATUS_EB_RX_ABORT  0x00100000      /* Error Bits - RX Abort */
 232 #define DMA_STATUS_TS_MASK      0x00700000      /* Transmit Process State */
 233 #define DMA_STATUS_TS_SHIFT     20
 234 #define DMA_STATUS_RS_MASK      0x000e0000      /* Receive Process State */
 235 #define DMA_STATUS_RS_SHIFT     17
 236 #define DMA_STATUS_NIS          0x00010000      /* Normal Interrupt Summary */
 237 #define DMA_STATUS_AIS          0x00008000      /* Abnormal Interrupt Summary */
 238 #define DMA_STATUS_ERI          0x00004000      /* Early Receive Interrupt */
 239 #define DMA_STATUS_FBI          0x00002000      /* Fatal Bus Error Interrupt */
 240 #define DMA_STATUS_ETI          0x00000400      /* Early Transmit Interrupt */
 241 #define DMA_STATUS_RWT          0x00000200      /* Receive Watchdog Timeout */
 242 #define DMA_STATUS_RPS          0x00000100      /* Receive Process Stopped */
 243 #define DMA_STATUS_RU           0x00000080      /* Receive Buffer Unavailable */
 244 #define DMA_STATUS_RI           0x00000040      /* Receive Interrupt */
 245 #define DMA_STATUS_UNF          0x00000020      /* Transmit Underflow */
 246 #define DMA_STATUS_OVF          0x00000010      /* Receive Overflow */
 247 #define DMA_STATUS_TJT          0x00000008      /* Transmit Jabber Timeout */
 248 #define DMA_STATUS_TU           0x00000004      /* Transmit Buffer Unavail */
 249 #define DMA_STATUS_TPS          0x00000002      /* Transmit Process Stopped */
 250 #define DMA_STATUS_TI           0x00000001      /* Transmit Interrupt */
 251
 252 /* Common MAC defines */
 253 #define MAC_ENABLE_TX           0x00000008      /* Transmitter Enable */
 254 #define MAC_ENABLE_RX           0x00000004      /* Receiver Enable */
 255
 256 /* XGMAC Operation Mode Register */
 257 #define XGMAC_OMR_TSF           0x00200000      /* TX FIFO Store and Forward */
 258 #define XGMAC_OMR_FTF           0x00100000      /* Flush Transmit FIFO */
 259 #define XGMAC_OMR_TTC           0x00020000      /* Transmit Threshhold Ctrl */
 260 #define XGMAC_OMR_TTC_MASK      0x00030000
 261 #define XGMAC_OMR_RFD           0x00006000      /* FC Deactivation Threshhold */
 262 #define XGMAC_OMR_RFD_MASK      0x00007000      /* FC Deact Threshhold MASK */
 263 #define XGMAC_OMR_RFA           0x00000600      /* FC Activation Threshhold */
 264 #define XGMAC_OMR_RFA_MASK      0x00000E00      /* FC Act Threshhold MASK */
 265 #define XGMAC_OMR_EFC           0x00000100      /* Enable Hardware FC */
 266 #define XGMAC_OMR_FEF           0x00000080      /* Forward Error Frames */
 267 #define XGMAC_OMR_DT            0x00000040      /* Drop TCP/IP csum Errors */
 268 #define XGMAC_OMR_RSF           0x00000020      /* RX FIFO Store and Forward */
 269 #define XGMAC_OMR_RTC_256       0x00000018      /* RX Threshhold Ctrl */
 270 #define XGMAC_OMR_RTC_MASK      0x00000018      /* RX Threshhold Ctrl MASK */
 271
 272 /* XGMAC HW Features Register */
 273 #define DMA_HW_FEAT_TXCOESEL    0x00010000      /* TX Checksum offload */
 274
 275 #define XGMAC_MMC_CTRL_CNT_FRZ  0x00000008
 276
 277 /* XGMAC Descriptor Defines */
 278 #define MAX_DESC_BUF_SZ         (0x2000 - 8)
 279
 280 #define RXDESC_EXT_STATUS       0x00000001
 281 #define RXDESC_CRC_ERR          0x00000002
 282 #define RXDESC_RX_ERR           0x00000008
 283 #define RXDESC_RX_WDOG          0x00000010
 284 #define RXDESC_FRAME_TYPE       0x00000020
 285 #define RXDESC_GIANT_FRAME      0x00000080
 286 #define RXDESC_LAST_SEG         0x00000100
 287 #define RXDESC_FIRST_SEG        0x00000200
 288 #define RXDESC_VLAN_FRAME       0x00000400
 289 #define RXDESC_OVERFLOW_ERR     0x00000800
 290 #define RXDESC_LENGTH_ERR       0x00001000
 291 #define RXDESC_SA_FILTER_FAIL   0x00002000
 292 #define RXDESC_DESCRIPTOR_ERR   0x00004000
 293 #define RXDESC_ERROR_SUMMARY    0x00008000
 294 #define RXDESC_FRAME_LEN_OFFSET 16
 295 #define RXDESC_FRAME_LEN_MASK   0x3fff0000
 296 #define RXDESC_DA_FILTER_FAIL   0x40000000
 297
 298 #define RXDESC1_END_RING        0x00008000
 299
 300 #define RXDESC_IP_PAYLOAD_MASK  0x00000003
 301 #define RXDESC_IP_PAYLOAD_UDP   0x00000001
 302 #define RXDESC_IP_PAYLOAD_TCP   0x00000002
 303 #define RXDESC_IP_PAYLOAD_ICMP  0x00000003
 304 #define RXDESC_IP_HEADER_ERR    0x00000008
 305 #define RXDESC_IP_PAYLOAD_ERR   0x00000010
 306 #define RXDESC_IPV4_PACKET      0x00000040
 307 #define RXDESC_IPV6_PACKET      0x00000080
 308 #define TXDESC_UNDERFLOW_ERR    0x00000001
 309 #define TXDESC_JABBER_TIMEOUT   0x00000002
 310 #define TXDESC_LOCAL_FAULT      0x00000004
 311 #define TXDESC_REMOTE_FAULT     0x00000008
 312 #define TXDESC_VLAN_FRAME       0x00000010
 313 #define TXDESC_FRAME_FLUSHED    0x00000020
 314 #define TXDESC_IP_HEADER_ERR    0x00000040
 315 #define TXDESC_PAYLOAD_CSUM_ERR 0x00000080
 316 #define TXDESC_ERROR_SUMMARY    0x00008000
 317 #define TXDESC_SA_CTRL_INSERT   0x00040000
 318 #define TXDESC_SA_CTRL_REPLACE  0x00080000
 319 #define TXDESC_2ND_ADDR_CHAINED 0x00100000
 320 #define TXDESC_END_RING         0x00200000
 321 #define TXDESC_CSUM_IP          0x00400000
 322 #define TXDESC_CSUM_IP_PAYLD    0x00800000
 323 #define TXDESC_CSUM_ALL         0x00C00000
 324 #define TXDESC_CRC_EN_REPLACE   0x01000000
 325 #define TXDESC_CRC_EN_APPEND    0x02000000
 326 #define TXDESC_DISABLE_PAD      0x04000000
 327 #define TXDESC_FIRST_SEG        0x10000000
 328 #define TXDESC_LAST_SEG         0x20000000
 329 #define TXDESC_INTERRUPT        0x40000000
 330
 331 #define DESC_OWN                0x80000000
 332 #define DESC_BUFFER1_SZ_MASK    0x00001fff
 333 #define DESC_BUFFER2_SZ_MASK    0x1fff0000
 334 #define DESC_BUFFER2_SZ_OFFSET  16
 335
 336 struct xgmac_dma_desc {
 337         __le32 flags;
 338         __le32 buf_size;
 339         __le32 buf1_addr;               /* Buffer 1 Address Pointer */
 340         __le32 buf2_addr;               /* Buffer 2 Address Pointer */
 341         __le32 ext_status;
 342         __le32 res[3];
 343 };
 344
 345 struct xgmac_extra_stats {
 346         /* Transmit errors */
 347         unsigned long tx_jabber;
 348         unsigned long tx_frame_flushed;
 349         unsigned long tx_payload_error;
 350         unsigned long tx_ip_header_error;
 351         unsigned long tx_local_fault;
 352         unsigned long tx_remote_fault;
 353         /* Receive errors */
 354         unsigned long rx_watchdog;
 355         unsigned long rx_da_filter_fail;
 356         unsigned long rx_sa_filter_fail;
 357         unsigned long rx_payload_error;
 358         unsigned long rx_ip_header_error;
 359         /* Tx/Rx IRQ errors */
 360         unsigned long tx_undeflow;
 361         unsigned long tx_process_stopped;
 362         unsigned long rx_buf_unav;
 363         unsigned long rx_process_stopped;
 364         unsigned long tx_early;
 365         unsigned long fatal_bus_error;
 366 };
 367
 368 struct xgmac_priv {
 369         struct xgmac_dma_desc *dma_rx;
 370         struct sk_buff **rx_skbuff;
 371         unsigned int rx_tail;
 372         unsigned int rx_head;
 373
 374         struct xgmac_dma_desc *dma_tx;
 375         struct sk_buff **tx_skbuff;
 376         unsigned int tx_head;
 377         unsigned int tx_tail;
 378         int tx_irq_cnt;
 379
 380         void __iomem *base;
 381         unsigned int dma_buf_sz;
 382         dma_addr_t dma_rx_phy;
 383         dma_addr_t dma_tx_phy;
 384
 385         struct net_device *dev;
 386         struct device *device;
 387         struct napi_struct napi;
 388
 389         struct xgmac_extra_stats xstats;
 390
 391         spinlock_t stats_lock;
 392         int pmt_irq;
 393         char rx_pause;
 394         char tx_pause;
 395         int wolopts;
 396         struct work_struct tx_timeout_work;
 397 };
 398
 399 /* XGMAC Configuration Settings */
 400 #define MAX_MTU                 9000
 401 #define PAUSE_TIME              0x400
 402
 403 #define DMA_RX_RING_SZ          256
 404 #define DMA_TX_RING_SZ          128
 405 /* minimum number of free TX descriptors required to wake up TX process */
 406 #define TX_THRESH               (DMA_TX_RING_SZ/4)
 407
 408 /* DMA descriptor ring helpers */
 409 #define dma_ring_incr(n, s)     (((n) + 1) & ((s) - 1))
 410 #define dma_ring_space(h, t, s) CIRC_SPACE(h, t, s)
 411 #define dma_ring_cnt(h, t, s)   CIRC_CNT(h, t, s)
 412
 413 #define tx_dma_ring_space(p) \
 414         dma_ring_space((p)->tx_head, (p)->tx_tail, DMA_TX_RING_SZ)
 415
 416 /* XGMAC Descriptor Access Helpers */
 417 static inline void desc_set_buf_len(struct xgmac_dma_desc *p, u32 buf_sz)
 418 {
 419         if (buf_sz > MAX_DESC_BUF_SZ)
 420                 p->buf_size = cpu_to_le32(MAX_DESC_BUF_SZ |
 421                         (buf_sz - MAX_DESC_BUF_SZ) << DESC_BUFFER2_SZ_OFFSET);
 422         else
 423                 p->buf_size = cpu_to_le32(buf_sz);
 424 }
 425
 426 static inline int desc_get_buf_len(struct xgmac_dma_desc *p)
 427 {
 428         u32 len = le32_to_cpu(p->buf_size);
 429         return (len & DESC_BUFFER1_SZ_MASK) +
 430                 ((len & DESC_BUFFER2_SZ_MASK) >> DESC_BUFFER2_SZ_OFFSET);
 431 }
 432
 433 static inline void desc_init_rx_desc(struct xgmac_dma_desc *p, int ring_size,
 434                                      int buf_sz)
 435 {
 436         struct xgmac_dma_desc *end = p + ring_size - 1;
 437
 438         memset(p, 0, sizeof(*p) * ring_size);
 439
 440         for (; p <= end; p++)
 441                 desc_set_buf_len(p, buf_sz);
 442
 443         end->buf_size |= cpu_to_le32(RXDESC1_END_RING);
 444 }
 445
 446 static inline void desc_init_tx_desc(struct xgmac_dma_desc *p, u32 ring_size)
 447 {
 448         memset(p, 0, sizeof(*p) * ring_size);
 449         p[ring_size - 1].flags = cpu_to_le32(TXDESC_END_RING);
 450 }
 451
 452 static inline int desc_get_owner(struct xgmac_dma_desc *p)
 453 {
 454         return le32_to_cpu(p->flags) & DESC_OWN;
 455 }
 456
 457 static inline void desc_set_rx_owner(struct xgmac_dma_desc *p)
 458 {
 459         /* Clear all fields and set the owner */
 460         p->flags = cpu_to_le32(DESC_OWN);
 461 }
 462
 463 static inline void desc_set_tx_owner(struct xgmac_dma_desc *p, u32 flags)
 464 {
 465         u32 tmpflags = le32_to_cpu(p->flags);
 466         tmpflags &= TXDESC_END_RING;
 467         tmpflags |= flags | DESC_OWN;
 468         p->flags = cpu_to_le32(tmpflags);
 469 }
 470
 471 static inline int desc_get_tx_ls(struct xgmac_dma_desc *p)
 472 {
 473         return le32_to_cpu(p->flags) & TXDESC_LAST_SEG;
 474 }
 475
 476 static inline int desc_get_tx_fs(struct xgmac_dma_desc *p)
 477 {
 478         return le32_to_cpu(p->flags) & TXDESC_FIRST_SEG;
 479 }
 480
 481 static inline u32 desc_get_buf_addr(struct xgmac_dma_desc *p)
 482 {
 483         return le32_to_cpu(p->buf1_addr);
 484 }
 485
 486 static inline void desc_set_buf_addr(struct xgmac_dma_desc *p,
 487                                      u32 paddr, int len)
 488 {
 489         p->buf1_addr = cpu_to_le32(paddr);
 490         if (len > MAX_DESC_BUF_SZ)
 491                 p->buf2_addr = cpu_to_le32(paddr + MAX_DESC_BUF_SZ);
 492 }
 493
 494 static inline void desc_set_buf_addr_and_size(struct xgmac_dma_desc *p,
 495                                               u32 paddr, int len)
 496 {
 497         desc_set_buf_len(p, len);
 498         desc_set_buf_addr(p, paddr, len);
 499 }
 500
 501 static inline int desc_get_rx_frame_len(struct xgmac_dma_desc *p)
 502 {
 503         u32 data = le32_to_cpu(p->flags);
 504         u32 len = (data & RXDESC_FRAME_LEN_MASK) >> RXDESC_FRAME_LEN_OFFSET;
 505         if (data & RXDESC_FRAME_TYPE)
 506                 len -= ETH_FCS_LEN;
 507
 508         return len;
 509 }
 510
 511 static void xgmac_dma_flush_tx_fifo(void __iomem *ioaddr)
 512 {
 513         int timeout = 1000;
 514         u32 reg = readl(ioaddr + XGMAC_OMR);
 515         writel(reg | XGMAC_OMR_FTF, ioaddr + XGMAC_OMR);
 516
 517         while ((timeout-- > 0) && readl(ioaddr + XGMAC_OMR) & XGMAC_OMR_FTF)
 518                 udelay(1);
 519 }
 520
 521 static int desc_get_tx_status(struct xgmac_priv *priv, struct xgmac_dma_desc *p)
 522 {
 523         struct xgmac_extra_stats *x = &priv->xstats;
 524         u32 status = le32_to_cpu(p->flags);
 525
 526         if (!(status & TXDESC_ERROR_SUMMARY))
 527                 return 0;
 528
 529         netdev_dbg(priv->dev, "tx desc error = 0x%08x\n", status);
 530         if (status & TXDESC_JABBER_TIMEOUT)
 531                 x->tx_jabber++;
 532         if (status & TXDESC_FRAME_FLUSHED)
 533                 x->tx_frame_flushed++;
 534         if (status & TXDESC_UNDERFLOW_ERR)
 535                 xgmac_dma_flush_tx_fifo(priv->base);
 536         if (status & TXDESC_IP_HEADER_ERR)
 537                 x->tx_ip_header_error++;
 538         if (status & TXDESC_LOCAL_FAULT)
 539                 x->tx_local_fault++;
 540         if (status & TXDESC_REMOTE_FAULT)
 541                 x->tx_remote_fault++;
 542         if (status & TXDESC_PAYLOAD_CSUM_ERR)
 543                 x->tx_payload_error++;
 544
 545         return -1;
 546 }
 547
 548 static int desc_get_rx_status(struct xgmac_priv *priv, struct xgmac_dma_desc *p)
 549 {
 550         struct xgmac_extra_stats *x = &priv->xstats;
 551         int ret = CHECKSUM_UNNECESSARY;
 552         u32 status = le32_to_cpu(p->flags);
 553         u32 ext_status = le32_to_cpu(p->ext_status);
 554
 555         if (status & RXDESC_DA_FILTER_FAIL) {
 556                 netdev_dbg(priv->dev, "XGMAC RX : Dest Address filter fail\n");
 557                 x->rx_da_filter_fail++;
 558                 return -1;
 559         }
 560
 561         /* All frames should fit into a single buffer */
 562         if (!(status & RXDESC_FIRST_SEG) || !(status & RXDESC_LAST_SEG))
 563                 return -1;
 564
 565         /* Check if packet has checksum already */
 566         if ((status & RXDESC_FRAME_TYPE) && (status & RXDESC_EXT_STATUS) &&
 567                 !(ext_status & RXDESC_IP_PAYLOAD_MASK))
 568                 ret = CHECKSUM_NONE;
 569
 570         netdev_dbg(priv->dev, "rx status - frame type=%d, csum = %d, ext stat %08x\n",
 571                    (status & RXDESC_FRAME_TYPE) ? 1 : 0, ret, ext_status);
 572
 573         if (!(status & RXDESC_ERROR_SUMMARY))
 574                 return ret;
 575
 576         /* Handle any errors */
 577         if (status & (RXDESC_DESCRIPTOR_ERR | RXDESC_OVERFLOW_ERR |
 578                 RXDESC_GIANT_FRAME | RXDESC_LENGTH_ERR | RXDESC_CRC_ERR))
 579                 return -1;
 580
 581         if (status & RXDESC_EXT_STATUS) {
 582                 if (ext_status & RXDESC_IP_HEADER_ERR)
 583                         x->rx_ip_header_error++;
 584                 if (ext_status & RXDESC_IP_PAYLOAD_ERR)
 585                         x->rx_payload_error++;
 586                 netdev_dbg(priv->dev, "IP checksum error - stat %08x\n",
 587                            ext_status);
 588                 return CHECKSUM_NONE;
 589         }
 590
 591         return ret;
 592 }
 593
 594 static inline void xgmac_mac_enable(void __iomem *ioaddr)
 595 {
 596         u32 value = readl(ioaddr + XGMAC_CONTROL);
 597         value |= MAC_ENABLE_RX | MAC_ENABLE_TX;
 598         writel(value, ioaddr + XGMAC_CONTROL);
 599
 600         value = readl(ioaddr + XGMAC_DMA_CONTROL);
 601         value |= DMA_CONTROL_ST | DMA_CONTROL_SR;
 602         writel(value, ioaddr + XGMAC_DMA_CONTROL);
 603 }
 604
 605 static inline void xgmac_mac_disable(void __iomem *ioaddr)
 606 {
 607         u32 value = readl(ioaddr + XGMAC_DMA_CONTROL);
 608         value &= ~(DMA_CONTROL_ST | DMA_CONTROL_SR);
 609         writel(value, ioaddr + XGMAC_DMA_CONTROL);
 610
 611         value = readl(ioaddr + XGMAC_CONTROL);
 612         value &= ~(MAC_ENABLE_TX | MAC_ENABLE_RX);
 613         writel(value, ioaddr + XGMAC_CONTROL);
 614 }
 615
 616 static void xgmac_set_mac_addr(void __iomem *ioaddr, unsigned char *addr,
 617                                int num)
 618 {
 619         u32 data;
 620
 621         if (addr) {
 622                 data = (addr[5] << 8) | addr[4] | (num ? XGMAC_ADDR_AE : 0);
 623                 writel(data, ioaddr + XGMAC_ADDR_HIGH(num));
 624                 data = (addr[3] << 24) | (addr[2] << 16) | (addr[1] << 8) | addr[0];
 625                 writel(data, ioaddr + XGMAC_ADDR_LOW(num));
 626         } else {
 627                 writel(0, ioaddr + XGMAC_ADDR_HIGH(num));
 628                 writel(0, ioaddr + XGMAC_ADDR_LOW(num));
 629         }
 630 }
 631
 632 static void xgmac_get_mac_addr(void __iomem *ioaddr, unsigned char *addr,
 633                                int num)
 634 {
 635         u32 hi_addr, lo_addr;
 636
 637         /* Read the MAC address from the hardware */
 638         hi_addr = readl(ioaddr + XGMAC_ADDR_HIGH(num));
 639         lo_addr = readl(ioaddr + XGMAC_ADDR_LOW(num));
 640
 641         /* Extract the MAC address from the high and low words */
 642         addr[0] = lo_addr & 0xff;
 643         addr[1] = (lo_addr >> 8) & 0xff;
 644         addr[2] = (lo_addr >> 16) & 0xff;
 645         addr[3] = (lo_addr >> 24) & 0xff;
 646         addr[4] = hi_addr & 0xff;
 647         addr[5] = (hi_addr >> 8) & 0xff;
 648 }
 649
 650 static int xgmac_set_flow_ctrl(struct xgmac_priv *priv, int rx, int tx)
 651 {
 652         u32 reg;
 653         unsigned int flow = 0;
 654
 655         priv->rx_pause = rx;
 656         priv->tx_pause = tx;
 657
 658         if (rx || tx) {
 659                 if (rx)
 660                         flow |= XGMAC_FLOW_CTRL_RFE;
 661                 if (tx)
 662                         flow |= XGMAC_FLOW_CTRL_TFE;
 663
 664                 flow |= XGMAC_FLOW_CTRL_PLT | XGMAC_FLOW_CTRL_UP;
 665                 flow |= (PAUSE_TIME << XGMAC_FLOW_CTRL_PT_SHIFT);
 666
 667                 writel(flow, priv->base + XGMAC_FLOW_CTRL);
 668
 669                 reg = readl(priv->base + XGMAC_OMR);
 670                 reg |= XGMAC_OMR_EFC;
 671                 writel(reg, priv->base + XGMAC_OMR);
 672         } else {
 673                 writel(0, priv->base + XGMAC_FLOW_CTRL);
 674
 675                 reg = readl(priv->base + XGMAC_OMR);
 676                 reg &= ~XGMAC_OMR_EFC;
 677                 writel(reg, priv->base + XGMAC_OMR);
 678         }
 679
 680         return 0;
 681 }
 682
 683 static void xgmac_rx_refill(struct xgmac_priv *priv)
 684 {
 685         struct xgmac_dma_desc *p;
 686         dma_addr_t paddr;
 687         int bufsz = priv->dev->mtu + ETH_HLEN + ETH_FCS_LEN;
 688
 689         while (dma_ring_space(priv->rx_head, priv->rx_tail, DMA_RX_RING_SZ) > 1) {
 690                 int entry = priv->rx_head;
 691                 struct sk_buff *skb;
 692
 693                 p = priv->dma_rx + entry;
 694
 695                 if (priv->rx_skbuff[entry] == NULL) {
 696                         skb = netdev_alloc_skb_ip_align(priv->dev, bufsz);
 697                         if (unlikely(skb == NULL))
 698                                 break;
 699
 700                         priv->rx_skbuff[entry] = skb;
 701                         paddr = dma_map_single(priv->device, skb->data,
 702                                                bufsz, DMA_FROM_DEVICE);
 703                         desc_set_buf_addr(p, paddr, priv->dma_buf_sz);
 704                 }
 705
 706                 netdev_dbg(priv->dev, "rx ring: head %d, tail %d\n",
 707                         priv->rx_head, priv->rx_tail);
 708
 709                 priv->rx_head = dma_ring_incr(priv->rx_head, DMA_RX_RING_SZ);
 710                 desc_set_rx_owner(p);
 711         }
 712 }
 713
 714 /**
 715  * init_xgmac_dma_desc_rings - init the RX/TX descriptor rings
 716  * @dev: net device structure
 717  * Description:  this function initializes the DMA RX/TX descriptors
 718  * and allocates the socket buffers.
 719  */
 720 static int xgmac_dma_desc_rings_init(struct net_device *dev)
 721 {
 722         struct xgmac_priv *priv = netdev_priv(dev);
 723         unsigned int bfsize;
 724
 725         /* Set the Buffer size according to the MTU;
 726          * The total buffer size including any IP offset must be a multiple
 727          * of 8 bytes.
 728          */
 729         bfsize = ALIGN(dev->mtu + ETH_HLEN + ETH_FCS_LEN + NET_IP_ALIGN, 8);
 730
 731         netdev_dbg(priv->dev, "mtu [%d] bfsize [%d]\n", dev->mtu, bfsize);
 732
 733         priv->rx_skbuff = kzalloc(sizeof(struct sk_buff *) * DMA_RX_RING_SZ,
 734                                   GFP_KERNEL);
 735         if (!priv->rx_skbuff)
 736                 return -ENOMEM;
 737
 738         priv->dma_rx = dma_alloc_coherent(priv->device,
 739                                           DMA_RX_RING_SZ *
 740                                           sizeof(struct xgmac_dma_desc),
 741                                           &priv->dma_rx_phy,
 742                                           GFP_KERNEL);
 743         if (!priv->dma_rx)
 744                 goto err_dma_rx;
 745
 746         priv->tx_skbuff = kzalloc(sizeof(struct sk_buff *) * DMA_TX_RING_SZ,
 747                                   GFP_KERNEL);
 748         if (!priv->tx_skbuff)
 749                 goto err_tx_skb;
 750
 751         priv->dma_tx = dma_alloc_coherent(priv->device,
 752                                           DMA_TX_RING_SZ *
 753                                           sizeof(struct xgmac_dma_desc),
 754                                           &priv->dma_tx_phy,
 755                                           GFP_KERNEL);
 756         if (!priv->dma_tx)
 757                 goto err_dma_tx;
 758
 759         netdev_dbg(priv->dev, "DMA desc rings: virt addr (Rx %p, "
 760             "Tx %p)\n\tDMA phy addr (Rx 0x%08x, Tx 0x%08x)\n",
 761             priv->dma_rx, priv->dma_tx,
 762             (unsigned int)priv->dma_rx_phy, (unsigned int)priv->dma_tx_phy);
 763
 764         priv->rx_tail = 0;
 765         priv->rx_head = 0;
 766         priv->dma_buf_sz = bfsize;
 767         desc_init_rx_desc(priv->dma_rx, DMA_RX_RING_SZ, priv->dma_buf_sz);
 768         xgmac_rx_refill(priv);
 769
 770         priv->tx_tail = 0;
 771         priv->tx_head = 0;
 772         desc_init_tx_desc(priv->dma_tx, DMA_TX_RING_SZ);
 773
 774         writel(priv->dma_tx_phy, priv->base + XGMAC_DMA_TX_BASE_ADDR);
 775         writel(priv->dma_rx_phy, priv->base + XGMAC_DMA_RX_BASE_ADDR);
 776
 777         return 0;
 778
 779 err_dma_tx:
 780         kfree(priv->tx_skbuff);
 781 err_tx_skb:
 782         dma_free_coherent(priv->device,
 783                           DMA_RX_RING_SZ * sizeof(struct xgmac_dma_desc),
 784                           priv->dma_rx, priv->dma_rx_phy);
 785 err_dma_rx:
 786         kfree(priv->rx_skbuff);
 787         return -ENOMEM;
 788 }
 789
 790 static void xgmac_free_rx_skbufs(struct xgmac_priv *priv)
 791 {
 792         int i;
 793         struct xgmac_dma_desc *p;
 794
 795         if (!priv->rx_skbuff)
 796                 return;
 797
 798         for (i = 0; i < DMA_RX_RING_SZ; i++) {
 799                 if (priv->rx_skbuff[i] == NULL)
 800                         continue;
 801
 802                 p = priv->dma_rx + i;
 803                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
 804                                  priv->dma_buf_sz, DMA_FROM_DEVICE);
 805                 dev_kfree_skb_any(priv->rx_skbuff[i]);
 806                 priv->rx_skbuff[i] = NULL;
 807         }
 808 }
 809
 810 static void xgmac_free_tx_skbufs(struct xgmac_priv *priv)
 811 {
 812         int i;
 813         struct xgmac_dma_desc *p;
 814
 815         if (!priv->tx_skbuff)
 816                 return;
 817
 818         for (i = 0; i < DMA_TX_RING_SZ; i++) {
 819                 if (priv->tx_skbuff[i] == NULL)
 820                         continue;
 821
 822                 p = priv->dma_tx + i;
 823                 if (desc_get_tx_fs(p))
 824                         dma_unmap_single(priv->device, desc_get_buf_addr(p),
 825                                          desc_get_buf_len(p), DMA_TO_DEVICE);
 826                 else
 827                         dma_unmap_page(priv->device, desc_get_buf_addr(p),
 828                                        desc_get_buf_len(p), DMA_TO_DEVICE);
 829
 830                 if (desc_get_tx_ls(p))
 831                         dev_kfree_skb_any(priv->tx_skbuff[i]);
 832                 priv->tx_skbuff[i] = NULL;
 833         }
 834 }
 835
 836 static void xgmac_free_dma_desc_rings(struct xgmac_priv *priv)
 837 {
 838         /* Release the DMA TX/RX socket buffers */
 839         xgmac_free_rx_skbufs(priv);
 840         xgmac_free_tx_skbufs(priv);
 841
 842         /* Free the consistent memory allocated for descriptor rings */
 843         if (priv->dma_tx) {
 844                 dma_free_coherent(priv->device,
 845                                   DMA_TX_RING_SZ * sizeof(struct xgmac_dma_desc),
 846                                   priv->dma_tx, priv->dma_tx_phy);
 847                 priv->dma_tx = NULL;
 848         }
 849         if (priv->dma_rx) {
 850                 dma_free_coherent(priv->device,
 851                                   DMA_RX_RING_SZ * sizeof(struct xgmac_dma_desc),
 852                                   priv->dma_rx, priv->dma_rx_phy);
 853                 priv->dma_rx = NULL;
 854         }
 855         kfree(priv->rx_skbuff);
 856         priv->rx_skbuff = NULL;
 857         kfree(priv->tx_skbuff);
 858         priv->tx_skbuff = NULL;
 859 }
 860
 861 /**
 862  * xgmac_tx:
 863  * @priv: private driver structure
 864  * Description: it reclaims resources after transmission completes.
 865  */
 866 static void xgmac_tx_complete(struct xgmac_priv *priv)
 867 {
 868         while (dma_ring_cnt(priv->tx_head, priv->tx_tail, DMA_TX_RING_SZ)) {
 869                 unsigned int entry = priv->tx_tail;
 870                 struct sk_buff *skb = priv->tx_skbuff[entry];
 871                 struct xgmac_dma_desc *p = priv->dma_tx + entry;
 872
 873                 /* Check if the descriptor is owned by the DMA. */
 874                 if (desc_get_owner(p))
 875                         break;
 876
 877                 netdev_dbg(priv->dev, "tx ring: curr %d, dirty %d\n",
 878                         priv->tx_head, priv->tx_tail);
 879
 880                 if (desc_get_tx_fs(p))
 881                         dma_unmap_single(priv->device, desc_get_buf_addr(p),
 882                                          desc_get_buf_len(p), DMA_TO_DEVICE);
 883                 else
 884                         dma_unmap_page(priv->device, desc_get_buf_addr(p),
 885                                        desc_get_buf_len(p), DMA_TO_DEVICE);
 886
 887                 /* Check tx error on the last segment */
 888                 if (desc_get_tx_ls(p)) {
 889                         desc_get_tx_status(priv, p);
 890                         dev_kfree_skb(skb);
 891                 }
 892
 893                 priv->tx_skbuff[entry] = NULL;
 894                 priv->tx_tail = dma_ring_incr(entry, DMA_TX_RING_SZ);
 895         }
 896
 897         /* Ensure tx_tail is visible to xgmac_xmit */
 898         smp_mb();
 899         if (unlikely(netif_queue_stopped(priv->dev) &&
 900             (tx_dma_ring_space(priv) > MAX_SKB_FRAGS)))
 901                 netif_wake_queue(priv->dev);
 902 }
 903
 904 static void xgmac_tx_timeout_work(struct work_struct *work)
 905 {
 906         u32 reg, value;
 907         struct xgmac_priv *priv =
 908                 container_of(work, struct xgmac_priv, tx_timeout_work);
 909
 910         napi_disable(&priv->napi);
 911
 912         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
 913
 914         netif_tx_lock(priv->dev);
 915
 916         reg = readl(priv->base + XGMAC_DMA_CONTROL);
 917         writel(reg & ~DMA_CONTROL_ST, priv->base + XGMAC_DMA_CONTROL);
 918         do {
 919                 value = readl(priv->base + XGMAC_DMA_STATUS) & 0x700000;
 920         } while (value && (value != 0x600000));
 921
 922         xgmac_free_tx_skbufs(priv);
 923         desc_init_tx_desc(priv->dma_tx, DMA_TX_RING_SZ);
 924         priv->tx_tail = 0;
 925         priv->tx_head = 0;
 926         writel(priv->dma_tx_phy, priv->base + XGMAC_DMA_TX_BASE_ADDR);
 927         writel(reg | DMA_CONTROL_ST, priv->base + XGMAC_DMA_CONTROL);
 928
 929         writel(DMA_STATUS_TU | DMA_STATUS_TPS | DMA_STATUS_NIS | DMA_STATUS_AIS,
 930                 priv->base + XGMAC_DMA_STATUS);
 931
 932         netif_tx_unlock(priv->dev);
 933         netif_wake_queue(priv->dev);
 934
 935         napi_enable(&priv->napi);
 936
 937         /* Enable interrupts */
 938         writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_STATUS);
 939         writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_INTR_ENA);
 940 }
 941
 942 static int xgmac_hw_init(struct net_device *dev)
 943 {
 944         u32 value, ctrl;
 945         int limit;
 946         struct xgmac_priv *priv = netdev_priv(dev);
 947         void __iomem *ioaddr = priv->base;
 948
 949         /* Save the ctrl register value */
 950         ctrl = readl(ioaddr + XGMAC_CONTROL) & XGMAC_CONTROL_SPD_MASK;
 951
 952         /* SW reset */
 953         value = DMA_BUS_MODE_SFT_RESET;
 954         writel(value, ioaddr + XGMAC_DMA_BUS_MODE);
 955         limit = 15000;
 956         while (limit-- &&
 957                 (readl(ioaddr + XGMAC_DMA_BUS_MODE) & DMA_BUS_MODE_SFT_RESET))
 958                 cpu_relax();
 959         if (limit < 0)
 960                 return -EBUSY;
 961
 962         value = (0x10 << DMA_BUS_MODE_PBL_SHIFT) |
 963                 (0x10 << DMA_BUS_MODE_RPBL_SHIFT) |
 964                 DMA_BUS_MODE_FB | DMA_BUS_MODE_ATDS | DMA_BUS_MODE_AAL;
 965         writel(value, ioaddr + XGMAC_DMA_BUS_MODE);
 966
 967         writel(0, ioaddr + XGMAC_DMA_INTR_ENA);
 968
 969         /* Mask power mgt interrupt */
 970         writel(XGMAC_INT_STAT_PMTIM, ioaddr + XGMAC_INT_STAT);
 971
 972         /* XGMAC requires AXI bus init. This is a 'magic number' for now */
 973         writel(0x0077000E, ioaddr + XGMAC_DMA_AXI_BUS);
 974
 975         ctrl |= XGMAC_CONTROL_DDIC | XGMAC_CONTROL_JE | XGMAC_CONTROL_ACS |
 976                 XGMAC_CONTROL_CAR;
 977         if (dev->features & NETIF_F_RXCSUM)
 978                 ctrl |= XGMAC_CONTROL_IPC;
 979         writel(ctrl, ioaddr + XGMAC_CONTROL);
 980
 981         writel(DMA_CONTROL_OSF, ioaddr + XGMAC_DMA_CONTROL);
 982
 983         /* Set the HW DMA mode and the COE */
 984         writel(XGMAC_OMR_TSF | XGMAC_OMR_RFD | XGMAC_OMR_RFA |
 985                 XGMAC_OMR_RTC_256,
 986                 ioaddr + XGMAC_OMR);
 987
 988         /* Reset the MMC counters */
 989         writel(1, ioaddr + XGMAC_MMC_CTRL);
 990         return 0;
 991 }
 992
 993 /**
 994  *  xgmac_open - open entry point of the driver
 995  *  @dev : pointer to the device structure.
 996  *  Description:
 997  *  This function is the open entry point of the driver.
 998  *  Return value:
 999  *  0 on success and an appropriate (-)ve integer as defined in errno.h
1000  *  file on failure.
1001  */
1002 static int xgmac_open(struct net_device *dev)
1003 {
1004         int ret;
1005         struct xgmac_priv *priv = netdev_priv(dev);
1006         void __iomem *ioaddr = priv->base;
1007
1008         /* Check that the MAC address is valid.  If its not, refuse
1009          * to bring the device up. The user must specify an
1010          * address using the following linux command:
1011          *      ifconfig eth0 hw ether xx:xx:xx:xx:xx:xx  */
1012         if (!is_valid_ether_addr(dev->dev_addr)) {
1013                 eth_hw_addr_random(dev);
1014                 netdev_dbg(priv->dev, "generated random MAC address %pM\n",
1015                         dev->dev_addr);
1016         }
1017
1018         memset(&priv->xstats, 0, sizeof(struct xgmac_extra_stats));
1019
1020         /* Initialize the XGMAC and descriptors */
1021         xgmac_hw_init(dev);
1022         xgmac_set_mac_addr(ioaddr, dev->dev_addr, 0);
1023         xgmac_set_flow_ctrl(priv, priv->rx_pause, priv->tx_pause);
1024
1025         ret = xgmac_dma_desc_rings_init(dev);
1026         if (ret < 0)
1027                 return ret;
1028
1029         /* Enable the MAC Rx/Tx */
1030         xgmac_mac_enable(ioaddr);
1031
1032         napi_enable(&priv->napi);
1033         netif_start_queue(dev);
1034
1035         /* Enable interrupts */
1036         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_STATUS);
1037         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_INTR_ENA);
1038
1039         return 0;
1040 }
1041
1042 /**
1043  *  xgmac_release - close entry point of the driver
1044  *  @dev : device pointer.
1045  *  Description:
1046  *  This is the stop entry point of the driver.
1047  */
1048 static int xgmac_stop(struct net_device *dev)
1049 {
1050         struct xgmac_priv *priv = netdev_priv(dev);
1051
1052         netif_stop_queue(dev);
1053
1054         if (readl(priv->base + XGMAC_DMA_INTR_ENA))
1055                 napi_disable(&priv->napi);
1056
1057         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1058
1059         /* Disable the MAC core */
1060         xgmac_mac_disable(priv->base);
1061
1062         /* Release and free the Rx/Tx resources */
1063         xgmac_free_dma_desc_rings(priv);
1064
1065         return 0;
1066 }
1067
1068 /**
1069  *  xgmac_xmit:
1070  *  @skb : the socket buffer
1071  *  @dev : device pointer
1072  *  Description : Tx entry point of the driver.
1073  */
1074 static netdev_tx_t xgmac_xmit(struct sk_buff *skb, struct net_device *dev)
1075 {
1076         struct xgmac_priv *priv = netdev_priv(dev);
1077         unsigned int entry;
1078         int i;
1079         u32 irq_flag;
1080         int nfrags = skb_shinfo(skb)->nr_frags;
1081         struct xgmac_dma_desc *desc, *first;
1082         unsigned int desc_flags;
1083         unsigned int len;
1084         dma_addr_t paddr;
1085
1086         priv->tx_irq_cnt = (priv->tx_irq_cnt + 1) & (DMA_TX_RING_SZ/4 - 1);
1087         irq_flag = priv->tx_irq_cnt ? 0 : TXDESC_INTERRUPT;
1088
1089         desc_flags = (skb->ip_summed == CHECKSUM_PARTIAL) ?
1090                 TXDESC_CSUM_ALL : 0;
1091         entry = priv->tx_head;
1092         desc = priv->dma_tx + entry;
1093         first = desc;
1094
1095         len = skb_headlen(skb);
1096         paddr = dma_map_single(priv->device, skb->data, len, DMA_TO_DEVICE);
1097         if (dma_mapping_error(priv->device, paddr)) {
1098                 dev_kfree_skb(skb);
1099                 return -EIO;
1100         }
1101         priv->tx_skbuff[entry] = skb;
1102         desc_set_buf_addr_and_size(desc, paddr, len);
1103
1104         for (i = 0; i < nfrags; i++) {
1105                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1106
1107                 len = frag->size;
1108
1109                 paddr = skb_frag_dma_map(priv->device, frag, 0, len,
1110                                          DMA_TO_DEVICE);
1111                 if (dma_mapping_error(priv->device, paddr)) {
1112                         dev_kfree_skb(skb);
1113                         return -EIO;
1114                 }
1115
1116                 entry = dma_ring_incr(entry, DMA_TX_RING_SZ);
1117                 desc = priv->dma_tx + entry;
1118                 priv->tx_skbuff[entry] = skb;
1119
1120                 desc_set_buf_addr_and_size(desc, paddr, len);
1121                 if (i < (nfrags - 1))
1122                         desc_set_tx_owner(desc, desc_flags);
1123         }
1124
1125         /* Interrupt on completition only for the latest segment */
1126         if (desc != first)
1127                 desc_set_tx_owner(desc, desc_flags |
1128                         TXDESC_LAST_SEG | irq_flag);
1129         else
1130                 desc_flags |= TXDESC_LAST_SEG | irq_flag;
1131
1132         /* Set owner on first desc last to avoid race condition */
1133         wmb();
1134         desc_set_tx_owner(first, desc_flags | TXDESC_FIRST_SEG);
1135
1136         writel(1, priv->base + XGMAC_DMA_TX_POLL);
1137
1138         priv->tx_head = dma_ring_incr(entry, DMA_TX_RING_SZ);
1139
1140         /* Ensure tx_head update is visible to tx completion */
1141         smp_mb();
1142         if (unlikely(tx_dma_ring_space(priv) <= MAX_SKB_FRAGS)) {
1143                 netif_stop_queue(dev);
1144                 /* Ensure netif_stop_queue is visible to tx completion */
1145                 smp_mb();
1146                 if (tx_dma_ring_space(priv) > MAX_SKB_FRAGS)
1147                         netif_start_queue(dev);
1148         }
1149         return NETDEV_TX_OK;
1150 }
1151
1152 static int xgmac_rx(struct xgmac_priv *priv, int limit)
1153 {
1154         unsigned int entry;
1155         unsigned int count = 0;
1156         struct xgmac_dma_desc *p;
1157
1158         while (count < limit) {
1159                 int ip_checksum;
1160                 struct sk_buff *skb;
1161                 int frame_len;
1162
1163                 if (!dma_ring_cnt(priv->rx_head, priv->rx_tail, DMA_RX_RING_SZ))
1164                         break;
1165
1166                 entry = priv->rx_tail;
1167                 p = priv->dma_rx + entry;
1168                 if (desc_get_owner(p))
1169                         break;
1170
1171                 count++;
1172                 priv->rx_tail = dma_ring_incr(priv->rx_tail, DMA_RX_RING_SZ);
1173
1174                 /* read the status of the incoming frame */
1175                 ip_checksum = desc_get_rx_status(priv, p);
1176                 if (ip_checksum < 0)
1177                         continue;
1178
1179                 skb = priv->rx_skbuff[entry];
1180                 if (unlikely(!skb)) {
1181                         netdev_err(priv->dev, "Inconsistent Rx descriptor chain\n");
1182                         break;
1183                 }
1184                 priv->rx_skbuff[entry] = NULL;
1185
1186                 frame_len = desc_get_rx_frame_len(p);
1187                 netdev_dbg(priv->dev, "RX frame size %d, COE status: %d\n",
1188                         frame_len, ip_checksum);
1189
1190                 skb_put(skb, frame_len);
1191                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
1192                                  frame_len, DMA_FROM_DEVICE);
1193
1194                 skb->protocol = eth_type_trans(skb, priv->dev);
1195                 skb->ip_summed = ip_checksum;
1196                 if (ip_checksum == CHECKSUM_NONE)
1197                         netif_receive_skb(skb);
1198                 else
1199                         napi_gro_receive(&priv->napi, skb);
1200         }
1201
1202         xgmac_rx_refill(priv);
1203
1204         return count;
1205 }
1206
1207 /**
1208  *  xgmac_poll - xgmac poll method (NAPI)
1209  *  @napi : pointer to the napi structure.
1210  *  @budget : maximum number of packets that the current CPU can receive from
1211  *            all interfaces.
1212  *  Description :
1213  *   This function implements the the reception process.
1214  *   Also it runs the TX completion thread
1215  */
1216 static int xgmac_poll(struct napi_struct *napi, int budget)
1217 {
1218         struct xgmac_priv *priv = container_of(napi,
1219                                        struct xgmac_priv, napi);
1220         int work_done = 0;
1221
1222         xgmac_tx_complete(priv);
1223         work_done = xgmac_rx(priv, budget);
1224
1225         if (work_done < budget) {
1226                 napi_complete(napi);
1227                 __raw_writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_INTR_ENA);
1228         }
1229         return work_done;
1230 }
1231
1232 /**
1233  *  xgmac_tx_timeout
1234  *  @dev : Pointer to net device structure
1235  *  Description: this function is called when a packet transmission fails to
1236  *   complete within a reasonable tmrate. The driver will mark the error in the
1237  *   netdev structure and arrange for the device to be reset to a sane state
1238  *   in order to transmit a new packet.
1239  */
1240 static void xgmac_tx_timeout(struct net_device *dev)
1241 {
1242         struct xgmac_priv *priv = netdev_priv(dev);
1243         schedule_work(&priv->tx_timeout_work);
1244 }
1245
1246 /**
1247  *  xgmac_set_rx_mode - entry point for multicast addressing
1248  *  @dev : pointer to the device structure
1249  *  Description:
1250  *  This function is a driver entry point which gets called by the kernel
1251  *  whenever multicast addresses must be enabled/disabled.
1252  *  Return value:
1253  *  void.
1254  */
1255 static void xgmac_set_rx_mode(struct net_device *dev)
1256 {
1257         int i;
1258         struct xgmac_priv *priv = netdev_priv(dev);
1259         void __iomem *ioaddr = priv->base;
1260         unsigned int value = 0;
1261         u32 hash_filter[XGMAC_NUM_HASH];
1262         int reg = 1;
1263         struct netdev_hw_addr *ha;
1264         bool use_hash = false;
1265
1266         netdev_dbg(priv->dev, "# mcasts %d, # unicast %d\n",
1267                  netdev_mc_count(dev), netdev_uc_count(dev));
1268
1269         if (dev->flags & IFF_PROMISC) {
1270                 writel(XGMAC_FRAME_FILTER_PR, ioaddr + XGMAC_FRAME_FILTER);
1271                 return;
1272         }
1273
1274         memset(hash_filter, 0, sizeof(hash_filter));
1275
1276         if (netdev_uc_count(dev) > XGMAC_MAX_FILTER_ADDR) {
1277                 use_hash = true;
1278                 value |= XGMAC_FRAME_FILTER_HUC | XGMAC_FRAME_FILTER_HPF;
1279         }
1280         netdev_for_each_uc_addr(ha, dev) {
1281                 if (use_hash) {
1282                         u32 bit_nr = ~ether_crc(ETH_ALEN, ha->addr) >> 23;
1283
1284                         /* The most significant 4 bits determine the register to
1285                          * use (H/L) while the other 5 bits determine the bit
1286                          * within the register. */
1287                         hash_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
1288                 } else {
1289                         xgmac_set_mac_addr(ioaddr, ha->addr, reg);
1290                         reg++;
1291                 }
1292         }
1293
1294         if (dev->flags & IFF_ALLMULTI) {
1295                 value |= XGMAC_FRAME_FILTER_PM;
1296                 goto out;
1297         }
1298
1299         if ((netdev_mc_count(dev) + reg - 1) > XGMAC_MAX_FILTER_ADDR) {
1300                 use_hash = true;
1301                 value |= XGMAC_FRAME_FILTER_HMC | XGMAC_FRAME_FILTER_HPF;
1302         } else {
1303                 use_hash = false;
1304         }
1305         netdev_for_each_mc_addr(ha, dev) {
1306                 if (use_hash) {
1307                         u32 bit_nr = ~ether_crc(ETH_ALEN, ha->addr) >> 23;
1308
1309                         /* The most significant 4 bits determine the register to
1310                          * use (H/L) while the other 5 bits determine the bit
1311                          * within the register. */
1312                         hash_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
1313                 } else {
1314                         xgmac_set_mac_addr(ioaddr, ha->addr, reg);
1315                         reg++;
1316                 }
1317         }
1318
1319 out:
1320         for (i = reg; i < XGMAC_MAX_FILTER_ADDR; i++)
1321                 xgmac_set_mac_addr(ioaddr, NULL, reg);
1322         for (i = 0; i < XGMAC_NUM_HASH; i++)
1323                 writel(hash_filter[i], ioaddr + XGMAC_HASH(i));
1324
1325         writel(value, ioaddr + XGMAC_FRAME_FILTER);
1326 }
1327
1328 /**
1329  *  xgmac_change_mtu - entry point to change MTU size for the device.
1330  *  @dev : device pointer.
1331  *  @new_mtu : the new MTU size for the device.
1332  *  Description: the Maximum Transfer Unit (MTU) is used by the network layer
1333  *  to drive packet transmission. Ethernet has an MTU of 1500 octets
1334  *  (ETH_DATA_LEN). This value can be changed with ifconfig.
1335  *  Return value:
1336  *  0 on success and an appropriate (-)ve integer as defined in errno.h
1337  *  file on failure.
1338  */
1339 static int xgmac_change_mtu(struct net_device *dev, int new_mtu)
1340 {
1341         struct xgmac_priv *priv = netdev_priv(dev);
1342         int old_mtu;
1343
1344         if ((new_mtu < 46) || (new_mtu > MAX_MTU)) {
1345                 netdev_err(priv->dev, "invalid MTU, max MTU is: %d\n", MAX_MTU);
1346                 return -EINVAL;
1347         }
1348
1349         old_mtu = dev->mtu;
1350         dev->mtu = new_mtu;
1351
1352         /* return early if the buffer sizes will not change */
1353         if (old_mtu <= ETH_DATA_LEN && new_mtu <= ETH_DATA_LEN)
1354                 return 0;
1355         if (old_mtu == new_mtu)
1356                 return 0;
1357
1358         /* Stop everything, get ready to change the MTU */
1359         if (!netif_running(dev))
1360                 return 0;
1361
1362         /* Bring the interface down and then back up */
1363         xgmac_stop(dev);
1364         return xgmac_open(dev);
1365 }
1366
1367 static irqreturn_t xgmac_pmt_interrupt(int irq, void *dev_id)
1368 {
1369         u32 intr_status;
1370         struct net_device *dev = (struct net_device *)dev_id;
1371         struct xgmac_priv *priv = netdev_priv(dev);
1372         void __iomem *ioaddr = priv->base;
1373
1374         intr_status = __raw_readl(ioaddr + XGMAC_INT_STAT);
1375         if (intr_status & XGMAC_INT_STAT_PMT) {
1376                 netdev_dbg(priv->dev, "received Magic frame\n");
1377                 /* clear the PMT bits 5 and 6 by reading the PMT */
1378                 readl(ioaddr + XGMAC_PMT);
1379         }
1380         return IRQ_HANDLED;
1381 }
1382
1383 static irqreturn_t xgmac_interrupt(int irq, void *dev_id)
1384 {
1385         u32 intr_status;
1386         struct net_device *dev = (struct net_device *)dev_id;
1387         struct xgmac_priv *priv = netdev_priv(dev);
1388         struct xgmac_extra_stats *x = &priv->xstats;
1389
1390         /* read the status register (CSR5) */
1391         intr_status = __raw_readl(priv->base + XGMAC_DMA_STATUS);
1392         intr_status &= __raw_readl(priv->base + XGMAC_DMA_INTR_ENA);
1393         __raw_writel(intr_status, priv->base + XGMAC_DMA_STATUS);
1394
1395         /* It displays the DMA process states (CSR5 register) */
1396         /* ABNORMAL interrupts */
1397         if (unlikely(intr_status & DMA_STATUS_AIS)) {
1398                 if (intr_status & DMA_STATUS_TJT) {
1399                         netdev_err(priv->dev, "transmit jabber\n");
1400                         x->tx_jabber++;
1401                 }
1402                 if (intr_status & DMA_STATUS_RU)
1403                         x->rx_buf_unav++;
1404                 if (intr_status & DMA_STATUS_RPS) {
1405                         netdev_err(priv->dev, "receive process stopped\n");
1406                         x->rx_process_stopped++;
1407                 }
1408                 if (intr_status & DMA_STATUS_ETI) {
1409                         netdev_err(priv->dev, "transmit early interrupt\n");
1410                         x->tx_early++;
1411                 }
1412                 if (intr_status & DMA_STATUS_TPS) {
1413                         netdev_err(priv->dev, "transmit process stopped\n");
1414                         x->tx_process_stopped++;
1415                         schedule_work(&priv->tx_timeout_work);
1416                 }
1417                 if (intr_status & DMA_STATUS_FBI) {
1418                         netdev_err(priv->dev, "fatal bus error\n");
1419                         x->fatal_bus_error++;
1420                 }
1421         }
1422
1423         /* TX/RX NORMAL interrupts */
1424         if (intr_status & (DMA_STATUS_RI | DMA_STATUS_TU | DMA_STATUS_TI)) {
1425                 __raw_writel(DMA_INTR_ABNORMAL, priv->base + XGMAC_DMA_INTR_ENA);
1426                 napi_schedule(&priv->napi);
1427         }
1428
1429         return IRQ_HANDLED;
1430 }
1431
1432 #ifdef CONFIG_NET_POLL_CONTROLLER
1433 /* Polling receive - used by NETCONSOLE and other diagnostic tools
1434  * to allow network I/O with interrupts disabled. */
1435 static void xgmac_poll_controller(struct net_device *dev)
1436 {
1437         disable_irq(dev->irq);
1438         xgmac_interrupt(dev->irq, dev);
1439         enable_irq(dev->irq);
1440 }
1441 #endif
1442
1443 static struct rtnl_link_stats64 *
1444 xgmac_get_stats64(struct net_device *dev,
1445                        struct rtnl_link_stats64 *storage)
1446 {
1447         struct xgmac_priv *priv = netdev_priv(dev);
1448         void __iomem *base = priv->base;
1449         u32 count;
1450
1451         spin_lock_bh(&priv->stats_lock);
1452         writel(XGMAC_MMC_CTRL_CNT_FRZ, base + XGMAC_MMC_CTRL);
1453
1454         storage->rx_bytes = readl(base + XGMAC_MMC_RXOCTET_G_LO);
1455         storage->rx_bytes |= (u64)(readl(base + XGMAC_MMC_RXOCTET_G_HI)) << 32;
1456
1457         storage->rx_packets = readl(base + XGMAC_MMC_RXFRAME_GB_LO);
1458         storage->multicast = readl(base + XGMAC_MMC_RXMCFRAME_G);
1459         storage->rx_crc_errors = readl(base + XGMAC_MMC_RXCRCERR);
1460         storage->rx_length_errors = readl(base + XGMAC_MMC_RXLENGTHERR);
1461         storage->rx_missed_errors = readl(base + XGMAC_MMC_RXOVERFLOW);
1462
1463         storage->tx_bytes = readl(base + XGMAC_MMC_TXOCTET_G_LO);
1464         storage->tx_bytes |= (u64)(readl(base + XGMAC_MMC_TXOCTET_G_HI)) << 32;
1465
1466         count = readl(base + XGMAC_MMC_TXFRAME_GB_LO);
1467         storage->tx_errors = count - readl(base + XGMAC_MMC_TXFRAME_G_LO);
1468         storage->tx_packets = count;
1469         storage->tx_fifo_errors = readl(base + XGMAC_MMC_TXUNDERFLOW);
1470
1471         writel(0, base + XGMAC_MMC_CTRL);
1472         spin_unlock_bh(&priv->stats_lock);
1473         return storage;
1474 }
1475
1476 static int xgmac_set_mac_address(struct net_device *dev, void *p)
1477 {
1478         struct xgmac_priv *priv = netdev_priv(dev);
1479         void __iomem *ioaddr = priv->base;
1480         struct sockaddr *addr = p;
1481
1482         if (!is_valid_ether_addr(addr->sa_data))
1483                 return -EADDRNOTAVAIL;
1484
1485         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
1486
1487         xgmac_set_mac_addr(ioaddr, dev->dev_addr, 0);
1488
1489         return 0;
1490 }
1491
1492 static int xgmac_set_features(struct net_device *dev, netdev_features_t features)
1493 {
1494         u32 ctrl;
1495         struct xgmac_priv *priv = netdev_priv(dev);
1496         void __iomem *ioaddr = priv->base;
1497         netdev_features_t changed = dev->features ^ features;
1498
1499         if (!(changed & NETIF_F_RXCSUM))
1500                 return 0;
1501
1502         ctrl = readl(ioaddr + XGMAC_CONTROL);
1503         if (features & NETIF_F_RXCSUM)
1504                 ctrl |= XGMAC_CONTROL_IPC;
1505         else
1506                 ctrl &= ~XGMAC_CONTROL_IPC;
1507         writel(ctrl, ioaddr + XGMAC_CONTROL);
1508
1509         return 0;
1510 }
1511
1512 static const struct net_device_ops xgmac_netdev_ops = {
1513         .ndo_open = xgmac_open,
1514         .ndo_start_xmit = xgmac_xmit,
1515         .ndo_stop = xgmac_stop,
1516         .ndo_change_mtu = xgmac_change_mtu,
1517         .ndo_set_rx_mode = xgmac_set_rx_mode,
1518         .ndo_tx_timeout = xgmac_tx_timeout,
1519         .ndo_get_stats64 = xgmac_get_stats64,
1520 #ifdef CONFIG_NET_POLL_CONTROLLER
1521         .ndo_poll_controller = xgmac_poll_controller,
1522 #endif
1523         .ndo_set_mac_address = xgmac_set_mac_address,
1524         .ndo_set_features = xgmac_set_features,
1525 };
1526
1527 static int xgmac_ethtool_getsettings(struct net_device *dev,
1528                                           struct ethtool_cmd *cmd)
1529 {
1530         cmd->autoneg = 0;
1531         cmd->duplex = DUPLEX_FULL;
1532         ethtool_cmd_speed_set(cmd, 10000);
1533         cmd->supported = 0;
1534         cmd->advertising = 0;
1535         cmd->transceiver = XCVR_INTERNAL;
1536         return 0;
1537 }
1538
1539 static void xgmac_get_pauseparam(struct net_device *netdev,
1540                                       struct ethtool_pauseparam *pause)
1541 {
1542         struct xgmac_priv *priv = netdev_priv(netdev);
1543
1544         pause->rx_pause = priv->rx_pause;
1545         pause->tx_pause = priv->tx_pause;
1546 }
1547
1548 static int xgmac_set_pauseparam(struct net_device *netdev,
1549                                      struct ethtool_pauseparam *pause)
1550 {
1551         struct xgmac_priv *priv = netdev_priv(netdev);
1552
1553         if (pause->autoneg)
1554                 return -EINVAL;
1555
1556         return xgmac_set_flow_ctrl(priv, pause->rx_pause, pause->tx_pause);
1557 }
1558
1559 struct xgmac_stats {
1560         char stat_string[ETH_GSTRING_LEN];
1561         int stat_offset;
1562         bool is_reg;
1563 };
1564
1565 #define XGMAC_STAT(m)   \
1566         { #m, offsetof(struct xgmac_priv, xstats.m), false }
1567 #define XGMAC_HW_STAT(m, reg_offset)    \
1568         { #m, reg_offset, true }
1569
1570 static const struct xgmac_stats xgmac_gstrings_stats[] = {
1571         XGMAC_STAT(tx_frame_flushed),
1572         XGMAC_STAT(tx_payload_error),
1573         XGMAC_STAT(tx_ip_header_error),
1574         XGMAC_STAT(tx_local_fault),
1575         XGMAC_STAT(tx_remote_fault),
1576         XGMAC_STAT(tx_early),
1577         XGMAC_STAT(tx_process_stopped),
1578         XGMAC_STAT(tx_jabber),
1579         XGMAC_STAT(rx_buf_unav),
1580         XGMAC_STAT(rx_process_stopped),
1581         XGMAC_STAT(rx_payload_error),
1582         XGMAC_STAT(rx_ip_header_error),
1583         XGMAC_STAT(rx_da_filter_fail),
1584         XGMAC_STAT(rx_sa_filter_fail),
1585         XGMAC_STAT(fatal_bus_error),
1586         XGMAC_HW_STAT(rx_watchdog, XGMAC_MMC_RXWATCHDOG),
1587         XGMAC_HW_STAT(tx_vlan, XGMAC_MMC_TXVLANFRAME),
1588         XGMAC_HW_STAT(rx_vlan, XGMAC_MMC_RXVLANFRAME),
1589         XGMAC_HW_STAT(tx_pause, XGMAC_MMC_TXPAUSEFRAME),
1590         XGMAC_HW_STAT(rx_pause, XGMAC_MMC_RXPAUSEFRAME),
1591 };
1592 #define XGMAC_STATS_LEN ARRAY_SIZE(xgmac_gstrings_stats)
1593
1594 static void xgmac_get_ethtool_stats(struct net_device *dev,
1595                                          struct ethtool_stats *dummy,
1596                                          u64 *data)
1597 {
1598         struct xgmac_priv *priv = netdev_priv(dev);
1599         void *p = priv;
1600         int i;
1601
1602         for (i = 0; i < XGMAC_STATS_LEN; i++) {
1603                 if (xgmac_gstrings_stats[i].is_reg)
1604                         *data++ = readl(priv->base +
1605                                 xgmac_gstrings_stats[i].stat_offset);
1606                 else
1607                         *data++ = *(u32 *)(p +
1608                                 xgmac_gstrings_stats[i].stat_offset);
1609         }
1610 }
1611
1612 static int xgmac_get_sset_count(struct net_device *netdev, int sset)
1613 {
1614         switch (sset) {
1615         case ETH_SS_STATS:
1616                 return XGMAC_STATS_LEN;
1617         default:
1618                 return -EINVAL;
1619         }
1620 }
1621
1622 static void xgmac_get_strings(struct net_device *dev, u32 stringset,
1623                                    u8 *data)
1624 {
1625         int i;
1626         u8 *p = data;
1627
1628         switch (stringset) {
1629         case ETH_SS_STATS:
1630                 for (i = 0; i < XGMAC_STATS_LEN; i++) {
1631                         memcpy(p, xgmac_gstrings_stats[i].stat_string,
1632                                ETH_GSTRING_LEN);
1633                         p += ETH_GSTRING_LEN;
1634                 }
1635                 break;
1636         default:
1637                 WARN_ON(1);
1638                 break;
1639         }
1640 }
1641
1642 static void xgmac_get_wol(struct net_device *dev,
1643                                struct ethtool_wolinfo *wol)
1644 {
1645         struct xgmac_priv *priv = netdev_priv(dev);
1646
1647         if (device_can_wakeup(priv->device)) {
1648                 wol->supported = WAKE_MAGIC | WAKE_UCAST;
1649                 wol->wolopts = priv->wolopts;
1650         }
1651 }
1652
1653 static int xgmac_set_wol(struct net_device *dev,
1654                               struct ethtool_wolinfo *wol)
1655 {
1656         struct xgmac_priv *priv = netdev_priv(dev);
1657         u32 support = WAKE_MAGIC | WAKE_UCAST;
1658
1659         if (!device_can_wakeup(priv->device))
1660                 return -ENOTSUPP;
1661
1662         if (wol->wolopts & ~support)
1663                 return -EINVAL;
1664
1665         priv->wolopts = wol->wolopts;
1666
1667         if (wol->wolopts) {
1668                 device_set_wakeup_enable(priv->device, 1);
1669                 enable_irq_wake(dev->irq);
1670         } else {
1671                 device_set_wakeup_enable(priv->device, 0);
1672                 disable_irq_wake(dev->irq);
1673         }
1674
1675         return 0;
1676 }
1677
1678 static const struct ethtool_ops xgmac_ethtool_ops = {
1679         .get_settings = xgmac_ethtool_getsettings,
1680         .get_link = ethtool_op_get_link,
1681         .get_pauseparam = xgmac_get_pauseparam,
1682         .set_pauseparam = xgmac_set_pauseparam,
1683         .get_ethtool_stats = xgmac_get_ethtool_stats,
1684         .get_strings = xgmac_get_strings,
1685         .get_wol = xgmac_get_wol,
1686         .set_wol = xgmac_set_wol,
1687         .get_sset_count = xgmac_get_sset_count,
1688 };
1689
1690 /**
1691  * xgmac_probe
1692  * @pdev: platform device pointer
1693  * Description: the driver is initialized through platform_device.
1694  */
1695 static int xgmac_probe(struct platform_device *pdev)
1696 {
1697         int ret = 0;
1698         struct resource *res;
1699         struct net_device *ndev = NULL;
1700         struct xgmac_priv *priv = NULL;
1701         u32 uid;
1702
1703         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1704         if (!res)
1705                 return -ENODEV;
1706
1707         if (!request_mem_region(res->start, resource_size(res), pdev->name))
1708                 return -EBUSY;
1709
1710         ndev = alloc_etherdev(sizeof(struct xgmac_priv));
1711         if (!ndev) {
1712                 ret = -ENOMEM;
1713                 goto err_alloc;
1714         }
1715
1716         SET_NETDEV_DEV(ndev, &pdev->dev);
1717         priv = netdev_priv(ndev);
1718         platform_set_drvdata(pdev, ndev);
1719         ether_setup(ndev);
1720         ndev->netdev_ops = &xgmac_netdev_ops;
1721         SET_ETHTOOL_OPS(ndev, &xgmac_ethtool_ops);
1722         spin_lock_init(&priv->stats_lock);
1723         INIT_WORK(&priv->tx_timeout_work, xgmac_tx_timeout_work);
1724
1725         priv->device = &pdev->dev;
1726         priv->dev = ndev;
1727         priv->rx_pause = 1;
1728         priv->tx_pause = 1;
1729
1730         priv->base = ioremap(res->start, resource_size(res));
1731         if (!priv->base) {
1732                 netdev_err(ndev, "ioremap failed\n");
1733                 ret = -ENOMEM;
1734                 goto err_io;
1735         }
1736
1737         uid = readl(priv->base + XGMAC_VERSION);
1738         netdev_info(ndev, "h/w version is 0x%x\n", uid);
1739
1740         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1741         ndev->irq = platform_get_irq(pdev, 0);
1742         if (ndev->irq == -ENXIO) {
1743                 netdev_err(ndev, "No irq resource\n");
1744                 ret = ndev->irq;
1745                 goto err_irq;
1746         }
1747
1748         ret = request_irq(ndev->irq, xgmac_interrupt, 0,
1749                           dev_name(&pdev->dev), ndev);
1750         if (ret < 0) {
1751                 netdev_err(ndev, "Could not request irq %d - ret %d)\n",
1752                         ndev->irq, ret);
1753                 goto err_irq;
1754         }
1755
1756         priv->pmt_irq = platform_get_irq(pdev, 1);
1757         if (priv->pmt_irq == -ENXIO) {
1758                 netdev_err(ndev, "No pmt irq resource\n");
1759                 ret = priv->pmt_irq;
1760                 goto err_pmt_irq;
1761         }
1762
1763         ret = request_irq(priv->pmt_irq, xgmac_pmt_interrupt, 0,
1764                           dev_name(&pdev->dev), ndev);
1765         if (ret < 0) {
1766                 netdev_err(ndev, "Could not request irq %d - ret %d)\n",
1767                         priv->pmt_irq, ret);
1768                 goto err_pmt_irq;
1769         }
1770
1771         device_set_wakeup_capable(&pdev->dev, 1);
1772         if (device_can_wakeup(priv->device))
1773                 priv->wolopts = WAKE_MAGIC;     /* Magic Frame as default */
1774
1775         ndev->hw_features = NETIF_F_SG | NETIF_F_HIGHDMA;
1776         if (readl(priv->base + XGMAC_DMA_HW_FEATURE) & DMA_HW_FEAT_TXCOESEL)
1777                 ndev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
1778                                      NETIF_F_RXCSUM;
1779         ndev->features |= ndev->hw_features;
1780         ndev->priv_flags |= IFF_UNICAST_FLT;
1781
1782         /* Get the MAC address */
1783         xgmac_get_mac_addr(priv->base, ndev->dev_addr, 0);
1784         if (!is_valid_ether_addr(ndev->dev_addr))
1785                 netdev_warn(ndev, "MAC address %pM not valid",
1786                          ndev->dev_addr);
1787
1788         netif_napi_add(ndev, &priv->napi, xgmac_poll, 64);
1789         ret = register_netdev(ndev);
1790         if (ret)
1791                 goto err_reg;
1792
1793         return 0;
1794
1795 err_reg:
1796         netif_napi_del(&priv->napi);
1797         free_irq(priv->pmt_irq, ndev);
1798 err_pmt_irq:
1799         free_irq(ndev->irq, ndev);
1800 err_irq:
1801         iounmap(priv->base);
1802 err_io:
1803         free_netdev(ndev);
1804 err_alloc:
1805         release_mem_region(res->start, resource_size(res));
1806         return ret;
1807 }
1808
1809 /**
1810  * xgmac_dvr_remove
1811  * @pdev: platform device pointer
1812  * Description: this function resets the TX/RX processes, disables the MAC RX/TX
1813  * changes the link status, releases the DMA descriptor rings,
1814  * unregisters the MDIO bus and unmaps the allocated memory.
1815  */
1816 static int xgmac_remove(struct platform_device *pdev)
1817 {
1818         struct net_device *ndev = platform_get_drvdata(pdev);
1819         struct xgmac_priv *priv = netdev_priv(ndev);
1820         struct resource *res;
1821
1822         xgmac_mac_disable(priv->base);
1823
1824         /* Free the IRQ lines */
1825         free_irq(ndev->irq, ndev);
1826         free_irq(priv->pmt_irq, ndev);
1827
1828         unregister_netdev(ndev);
1829         netif_napi_del(&priv->napi);
1830
1831         iounmap(priv->base);
1832         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1833         release_mem_region(res->start, resource_size(res));
1834
1835         free_netdev(ndev);
1836
1837         return 0;
1838 }
1839
1840 #ifdef CONFIG_PM_SLEEP
1841 static void xgmac_pmt(void __iomem *ioaddr, unsigned long mode)
1842 {
1843         unsigned int pmt = 0;
1844
1845         if (mode & WAKE_MAGIC)
1846                 pmt |= XGMAC_PMT_POWERDOWN | XGMAC_PMT_MAGIC_PKT_EN;
1847         if (mode & WAKE_UCAST)
1848                 pmt |= XGMAC_PMT_POWERDOWN | XGMAC_PMT_GLBL_UNICAST;
1849
1850         writel(pmt, ioaddr + XGMAC_PMT);
1851 }
1852
1853 static int xgmac_suspend(struct device *dev)
1854 {
1855         struct net_device *ndev = platform_get_drvdata(to_platform_device(dev));
1856         struct xgmac_priv *priv = netdev_priv(ndev);
1857         u32 value;
1858
1859         if (!ndev || !netif_running(ndev))
1860                 return 0;
1861
1862         netif_device_detach(ndev);
1863         napi_disable(&priv->napi);
1864         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1865
1866         if (device_may_wakeup(priv->device)) {
1867                 /* Stop TX/RX DMA Only */
1868                 value = readl(priv->base + XGMAC_DMA_CONTROL);
1869                 value &= ~(DMA_CONTROL_ST | DMA_CONTROL_SR);
1870                 writel(value, priv->base + XGMAC_DMA_CONTROL);
1871
1872                 xgmac_pmt(priv->base, priv->wolopts);
1873         } else
1874                 xgmac_mac_disable(priv->base);
1875
1876         return 0;
1877 }
1878
1879 static int xgmac_resume(struct device *dev)
1880 {
1881         struct net_device *ndev = platform_get_drvdata(to_platform_device(dev));
1882         struct xgmac_priv *priv = netdev_priv(ndev);
1883         void __iomem *ioaddr = priv->base;
1884
1885         if (!netif_running(ndev))
1886                 return 0;
1887
1888         xgmac_pmt(ioaddr, 0);
1889
1890         /* Enable the MAC and DMA */
1891         xgmac_mac_enable(ioaddr);
1892         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_STATUS);
1893         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_INTR_ENA);
1894
1895         netif_device_attach(ndev);
1896         napi_enable(&priv->napi);
1897
1898         return 0;
1899 }
1900 #endif /* CONFIG_PM_SLEEP */
1901
1902 static SIMPLE_DEV_PM_OPS(xgmac_pm_ops, xgmac_suspend, xgmac_resume);
1903
1904 static const struct of_device_id xgmac_of_match[] = {
1905         { .compatible = "calxeda,hb-xgmac", },
1906         {},
1907 };
1908 MODULE_DEVICE_TABLE(of, xgmac_of_match);
1909
1910 static struct platform_driver xgmac_driver = {
1911         .driver = {
1912                 .name = "calxedaxgmac",
1913                 .of_match_table = xgmac_of_match,
1914         },
1915         .probe = xgmac_probe,
1916         .remove = xgmac_remove,
1917         .driver.pm = &xgmac_pm_ops,
1918 };
1919
1920 module_platform_driver(xgmac_driver);
1921
1922 MODULE_AUTHOR("Calxeda, Inc.");
1923 MODULE_DESCRIPTION("Calxeda 10G XGMAC driver");
1924 MODULE_LICENSE("GPL v2");