drivers/net/bnx2x/bnx2x.h

   1 /* bnx2x.h: Broadcom Everest network driver.
   2  *
   3  * Copyright (c) 2007-2011 Broadcom Corporation
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation.
   8  *
   9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
  10  * Written by: Eliezer Tamir
  11  * Based on code from Michael Chan's bnx2 driver
  12  */
  13
  14 #ifndef BNX2X_H
  15 #define BNX2X_H
  16 #include <linux/netdevice.h>
  17 #include <linux/types.h>
  18
  19 /* compilation time flags */
  20
  21 /* define this to make the driver freeze on error to allow getting debug info
  22  * (you will need to reboot afterwards) */
  23 /* #define BNX2X_STOP_ON_ERROR */
  24
  25 #define DRV_MODULE_VERSION      "1.62.12-0"
  26 #define DRV_MODULE_RELDATE      "2011/03/20"
  27 #define BNX2X_BC_VER            0x040200
  28
  29 #if defined(CONFIG_DCB)
  30 #define BCM_DCBNL
  31 #endif
  32 #if defined(CONFIG_CNIC) || defined(CONFIG_CNIC_MODULE)
  33 #define BCM_CNIC 1
  34 #include "../cnic_if.h"
  35 #endif
  36
  37 #ifdef BCM_CNIC
  38 #define BNX2X_MIN_MSIX_VEC_CNT 3
  39 #define BNX2X_MSIX_VEC_FP_START 2
  40 #else
  41 #define BNX2X_MIN_MSIX_VEC_CNT 2
  42 #define BNX2X_MSIX_VEC_FP_START 1
  43 #endif
  44
  45 #include <linux/mdio.h>
  46
  47 #include "bnx2x_reg.h"
  48 #include "bnx2x_fw_defs.h"
  49 #include "bnx2x_hsi.h"
  50 #include "bnx2x_link.h"
  51 #include "bnx2x_sp.h"
  52 #include "bnx2x_dcb.h"
  53 #include "bnx2x_stats.h"
  54
  55 /* error/debug prints */
  56
  57 #define DRV_MODULE_NAME         "bnx2x"
  58
  59 /* for messages that are currently off */
  60 #define BNX2X_MSG_OFF                   0
  61 #define BNX2X_MSG_MCP                   0x010000 /* was: NETIF_MSG_HW */
  62 #define BNX2X_MSG_STATS                 0x020000 /* was: NETIF_MSG_TIMER */
  63 #define BNX2X_MSG_NVM                   0x040000 /* was: NETIF_MSG_HW */
  64 #define BNX2X_MSG_DMAE                  0x080000 /* was: NETIF_MSG_HW */
  65 #define BNX2X_MSG_SP                    0x100000 /* was: NETIF_MSG_INTR */
  66 #define BNX2X_MSG_FP                    0x200000 /* was: NETIF_MSG_INTR */
  67
  68 #define DP_LEVEL                        KERN_NOTICE     /* was: KERN_DEBUG */
  69
  70 /* regular debug print */
  71 #define DP(__mask, __fmt, __args...)                            \
  72 do {                                                            \
  73         if (bp->msg_enable & (__mask))                          \
  74                 printk(DP_LEVEL "[%s:%d(%s)]" __fmt,            \
  75                        __func__, __LINE__,                      \
  76                        bp->dev ? (bp->dev->name) : "?",         \
  77                        ##__args);                               \
  78 } while (0)
  79
  80 #define DP_CONT(__mask, __fmt, __args...)                       \
  81 do {                                                            \
  82         if (bp->msg_enable & (__mask))                          \
  83                 pr_cont(__fmt, ##__args);                       \
  84 } while (0)
  85
  86 /* errors debug print */
  87 #define BNX2X_DBG_ERR(__fmt, __args...)                         \
  88 do {                                                            \
  89         if (netif_msg_probe(bp))                                \
  90                 pr_err("[%s:%d(%s)]" __fmt,                     \
  91                        __func__, __LINE__,                      \
  92                        bp->dev ? (bp->dev->name) : "?",         \
  93                        ##__args);                               \
  94 } while (0)
  95
  96 /* for errors (never masked) */
  97 #define BNX2X_ERR(__fmt, __args...)                             \
  98 do {                                                            \
  99         pr_err("[%s:%d(%s)]" __fmt,                             \
 100                __func__, __LINE__,                              \
 101                bp->dev ? (bp->dev->name) : "?",                 \
 102                ##__args);                                       \
 103         } while (0)
 104
 105 #define BNX2X_ERROR(__fmt, __args...) do { \
 106         pr_err("[%s:%d]" __fmt, __func__, __LINE__, ##__args); \
 107         } while (0)
 108
 109
 110 /* before we have a dev->name use dev_info() */
 111 #define BNX2X_DEV_INFO(__fmt, __args...)                         \
 112 do {                                                             \
 113         if (netif_msg_probe(bp))                                 \
 114                 dev_info(&bp->pdev->dev, __fmt, ##__args);       \
 115 } while (0)
 116
 117 #define BNX2X_MAC_FMT           "%pM"
 118 #define BNX2X_MAC_PRN_LIST(mac) (mac)
 119
 120
 121 #ifdef BNX2X_STOP_ON_ERROR
 122 #define bnx2x_panic() do { \
 123                 bp->panic = 1; \
 124                 BNX2X_ERR("driver assert\n"); \
 125                 bnx2x_int_disable(bp); \
 126                 bnx2x_panic_dump(bp); \
 127         } while (0)
 128 #else
 129 #define bnx2x_panic() do { \
 130                 bp->panic = 1; \
 131                 BNX2X_ERR("driver assert\n"); \
 132                 bnx2x_panic_dump(bp); \
 133         } while (0)
 134 #endif
 135
 136 #define bnx2x_mc_addr(ha)      ((ha)->addr)
 137 #define bnx2x_uc_addr(ha)      ((ha)->addr)
 138
 139 #define U64_LO(x)                       (u32)(((u64)(x)) & 0xffffffff)
 140 #define U64_HI(x)                       (u32)(((u64)(x)) >> 32)
 141 #define HILO_U64(hi, lo)                ((((u64)(hi)) << 32) + (lo))
 142
 143
 144 #define REG_ADDR(bp, offset)            ((bp->regview) + (offset))
 145
 146 #define REG_RD(bp, offset)              readl(REG_ADDR(bp, offset))
 147 #define REG_RD8(bp, offset)             readb(REG_ADDR(bp, offset))
 148 #define REG_RD16(bp, offset)            readw(REG_ADDR(bp, offset))
 149
 150 #define REG_WR(bp, offset, val)         writel((u32)val, REG_ADDR(bp, offset))
 151 #define REG_WR8(bp, offset, val)        writeb((u8)val, REG_ADDR(bp, offset))
 152 #define REG_WR16(bp, offset, val)       writew((u16)val, REG_ADDR(bp, offset))
 153
 154 #define REG_RD_IND(bp, offset)          bnx2x_reg_rd_ind(bp, offset)
 155 #define REG_WR_IND(bp, offset, val)     bnx2x_reg_wr_ind(bp, offset, val)
 156
 157 #define REG_RD_DMAE(bp, offset, valp, len32) \
 158         do { \
 159                 bnx2x_read_dmae(bp, offset, len32);\
 160                 memcpy(valp, bnx2x_sp(bp, wb_data[0]), (len32) * 4); \
 161         } while (0)
 162
 163 #define REG_WR_DMAE(bp, offset, valp, len32) \
 164         do { \
 165                 memcpy(bnx2x_sp(bp, wb_data[0]), valp, (len32) * 4); \
 166                 bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data), \
 167                                  offset, len32); \
 168         } while (0)
 169
 170 #define REG_WR_DMAE_LEN(bp, offset, valp, len32) \
 171         REG_WR_DMAE(bp, offset, valp, len32)
 172
 173 #define VIRT_WR_DMAE_LEN(bp, data, addr, len32, le32_swap) \
 174         do { \
 175                 memcpy(GUNZIP_BUF(bp), data, (len32) * 4); \
 176                 bnx2x_write_big_buf_wb(bp, addr, len32); \
 177         } while (0)
 178
 179 #define SHMEM_ADDR(bp, field)           (bp->common.shmem_base + \
 180                                          offsetof(struct shmem_region, field))
 181 #define SHMEM_RD(bp, field)             REG_RD(bp, SHMEM_ADDR(bp, field))
 182 #define SHMEM_WR(bp, field, val)        REG_WR(bp, SHMEM_ADDR(bp, field), val)
 183
 184 #define SHMEM2_ADDR(bp, field)          (bp->common.shmem2_base + \
 185                                          offsetof(struct shmem2_region, field))
 186 #define SHMEM2_RD(bp, field)            REG_RD(bp, SHMEM2_ADDR(bp, field))
 187 #define SHMEM2_WR(bp, field, val)       REG_WR(bp, SHMEM2_ADDR(bp, field), val)
 188 #define MF_CFG_ADDR(bp, field)          (bp->common.mf_cfg_base + \
 189                                          offsetof(struct mf_cfg, field))
 190 #define MF2_CFG_ADDR(bp, field)         (bp->common.mf2_cfg_base + \
 191                                          offsetof(struct mf2_cfg, field))
 192
 193 #define MF_CFG_RD(bp, field)            REG_RD(bp, MF_CFG_ADDR(bp, field))
 194 #define MF_CFG_WR(bp, field, val)       REG_WR(bp,\
 195                                                MF_CFG_ADDR(bp, field), (val))
 196 #define MF2_CFG_RD(bp, field)           REG_RD(bp, MF2_CFG_ADDR(bp, field))
 197
 198 #define SHMEM2_HAS(bp, field)           ((bp)->common.shmem2_base &&    \
 199                                          (SHMEM2_RD((bp), size) >       \
 200                                          offsetof(struct shmem2_region, field)))
 201
 202 #define EMAC_RD(bp, reg)                REG_RD(bp, emac_base + reg)
 203 #define EMAC_WR(bp, reg, val)           REG_WR(bp, emac_base + reg, val)
 204
 205 /* SP SB indices */
 206
 207 /* General SP events - stats query, cfc delete, etc  */
 208 #define HC_SP_INDEX_ETH_DEF_CONS                3
 209
 210 /* EQ completions */
 211 #define HC_SP_INDEX_EQ_CONS                     7
 212
 213 /* FCoE L2 connection completions */
 214 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS         6
 215 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS         4
 216 /* iSCSI L2 */
 217 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS           5
 218 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS        1
 219
 220 /* Special clients parameters */
 221
 222 /* SB indices */
 223 /* FCoE L2 */
 224 #define BNX2X_FCOE_L2_RX_INDEX \
 225         (&bp->def_status_blk->sp_sb.\
 226         index_values[HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS])
 227
 228 #define BNX2X_FCOE_L2_TX_INDEX \
 229         (&bp->def_status_blk->sp_sb.\
 230         index_values[HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS])
 231
 232 /**
 233  *  CIDs and CLIDs:
 234  *  CLIDs below is a CLID for func 0, then the CLID for other
 235  *  functions will be calculated by the formula:
 236  *
 237  *  FUNC_N_CLID_X = N * NUM_SPECIAL_CLIENTS + FUNC_0_CLID_X
 238  *
 239  */
 240 /* iSCSI L2 */
 241 #define BNX2X_ISCSI_ETH_CL_ID_IDX       1
 242 #define BNX2X_ISCSI_ETH_CID             17
 243
 244 /* FCoE L2 */
 245 #define BNX2X_FCOE_ETH_CL_ID_IDX        2
 246 #define BNX2X_FCOE_ETH_CID              18
 247
 248 /** Additional rings budgeting */
 249 #ifdef BCM_CNIC
 250 #define CNIC_CONTEXT_USE                1
 251 #define FCOE_CONTEXT_USE                1
 252 #else
 253 #define CNIC_CONTEXT_USE                0
 254 #define FCOE_CONTEXT_USE                0
 255 #endif /* BCM_CNIC */
 256 #define NONE_ETH_CONTEXT_USE    (FCOE_CONTEXT_USE)
 257
 258 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
 259         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
 260
 261 #define SM_RX_ID                        0
 262 #define SM_TX_ID                        1
 263
 264 /* fast path */
 265
 266 struct sw_rx_bd {
 267         struct sk_buff  *skb;
 268         DEFINE_DMA_UNMAP_ADDR(mapping);
 269 };
 270
 271 struct sw_tx_bd {
 272         struct sk_buff  *skb;
 273         u16             first_bd;
 274         u8              flags;
 275 /* Set on the first BD descriptor when there is a split BD */
 276 #define BNX2X_TSO_SPLIT_BD              (1<<0)
 277 };
 278
 279 struct sw_rx_page {
 280         struct page     *page;
 281         DEFINE_DMA_UNMAP_ADDR(mapping);
 282 };
 283
 284 union db_prod {
 285         struct doorbell_set_prod data;
 286         u32             raw;
 287 };
 288
 289
 290 /* MC hsi */
 291 #define BCM_PAGE_SHIFT          12
 292 #define BCM_PAGE_SIZE           (1 << BCM_PAGE_SHIFT)
 293 #define BCM_PAGE_MASK           (~(BCM_PAGE_SIZE - 1))
 294 #define BCM_PAGE_ALIGN(addr)    (((addr) + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
 295
 296 #define PAGES_PER_SGE_SHIFT     0
 297 #define PAGES_PER_SGE           (1 << PAGES_PER_SGE_SHIFT)
 298 #define SGE_PAGE_SIZE           PAGE_SIZE
 299 #define SGE_PAGE_SHIFT          PAGE_SHIFT
 300 #define SGE_PAGE_ALIGN(addr)    PAGE_ALIGN((typeof(PAGE_SIZE))(addr))
 301
 302 /* SGE ring related macros */
 303 #define NUM_RX_SGE_PAGES        2
 304 #define RX_SGE_CNT              (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
 305 #define MAX_RX_SGE_CNT          (RX_SGE_CNT - 2)
 306 /* RX_SGE_CNT is promised to be a power of 2 */
 307 #define RX_SGE_MASK             (RX_SGE_CNT - 1)
 308 #define NUM_RX_SGE              (RX_SGE_CNT * NUM_RX_SGE_PAGES)
 309 #define MAX_RX_SGE              (NUM_RX_SGE - 1)
 310 #define NEXT_SGE_IDX(x)         ((((x) & RX_SGE_MASK) == \
 311                                   (MAX_RX_SGE_CNT - 1)) ? (x) + 3 : (x) + 1)
 312 #define RX_SGE(x)               ((x) & MAX_RX_SGE)
 313
 314 /* Manipulate a bit vector defined as an array of u64 */
 315
 316 /* Number of bits in one sge_mask array element */
 317 #define BIT_VEC64_ELEM_SZ               64
 318 #define BIT_VEC64_ELEM_SHIFT            6
 319 #define BIT_VEC64_ELEM_MASK             ((u64)BIT_VEC64_ELEM_SZ - 1)
 320
 321
 322 #define __BIT_VEC64_SET_BIT(el, bit) \
 323         do { \
 324                 el = ((el) | ((u64)0x1 << (bit))); \
 325         } while (0)
 326
 327 #define __BIT_VEC64_CLEAR_BIT(el, bit) \
 328         do { \
 329                 el = ((el) & (~((u64)0x1 << (bit)))); \
 330         } while (0)
 331
 332
 333 #define BIT_VEC64_SET_BIT(vec64, idx) \
 334         __BIT_VEC64_SET_BIT((vec64)[(idx) >> BIT_VEC64_ELEM_SHIFT], \
 335                            (idx) & BIT_VEC64_ELEM_MASK)
 336
 337 #define BIT_VEC64_CLEAR_BIT(vec64, idx) \
 338         __BIT_VEC64_CLEAR_BIT((vec64)[(idx) >> BIT_VEC64_ELEM_SHIFT], \
 339                              (idx) & BIT_VEC64_ELEM_MASK)
 340
 341 #define BIT_VEC64_TEST_BIT(vec64, idx) \
 342         (((vec64)[(idx) >> BIT_VEC64_ELEM_SHIFT] >> \
 343         ((idx) & BIT_VEC64_ELEM_MASK)) & 0x1)
 344
 345 /* Creates a bitmask of all ones in less significant bits.
 346    idx - index of the most significant bit in the created mask */
 347 #define BIT_VEC64_ONES_MASK(idx) \
 348                 (((u64)0x1 << (((idx) & BIT_VEC64_ELEM_MASK) + 1)) - 1)
 349 #define BIT_VEC64_ELEM_ONE_MASK ((u64)(~0))
 350
 351 /*******************************************************/
 352
 353
 354
 355 /* Number of u64 elements in SGE mask array */
 356 #define RX_SGE_MASK_LEN                 ((NUM_RX_SGE_PAGES * RX_SGE_CNT) / \
 357                                          BIT_VEC64_ELEM_SZ)
 358 #define RX_SGE_MASK_LEN_MASK            (RX_SGE_MASK_LEN - 1)
 359 #define NEXT_SGE_MASK_ELEM(el)          (((el) + 1) & RX_SGE_MASK_LEN_MASK)
 360
 361 union host_hc_status_block {
 362         /* pointer to fp status block e1x */
 363         struct host_hc_status_block_e1x *e1x_sb;
 364         /* pointer to fp status block e2 */
 365         struct host_hc_status_block_e2  *e2_sb;
 366 };
 367
 368 struct bnx2x_agg_info {
 369         /*
 370          * First aggregation buffer is an skb, the following - are pages.
 371          * We will preallocate the skbs for each aggregation when
 372          * we open the interface and will replace the BD at the consumer
 373          * with this one when we receive the TPA_START CQE in order to
 374          * keep the Rx BD ring consistent.
 375          */
 376         struct sw_rx_bd         first_buf;
 377         u8                      tpa_state;
 378 #define BNX2X_TPA_START                 1
 379 #define BNX2X_TPA_STOP                  2
 380 #define BNX2X_TPA_ERROR                 3
 381         u8                      placement_offset;
 382         u16                     parsing_flags;
 383         u16                     vlan_tag;
 384         u16                     len_on_bd;
 385 };
 386
 387 #define Q_STATS_OFFSET32(stat_name) \
 388                         (offsetof(struct bnx2x_eth_q_stats, stat_name) / 4)
 389
 390 struct bnx2x_fastpath {
 391         struct bnx2x            *bp; /* parent */
 392
 393 #define BNX2X_NAPI_WEIGHT       128
 394         struct napi_struct      napi;
 395         union host_hc_status_block      status_blk;
 396         /* chip independed shortcuts into sb structure */
 397         __le16                  *sb_index_values;
 398         __le16                  *sb_running_index;
 399         /* chip independed shortcut into rx_prods_offset memory */
 400         u32                     ustorm_rx_prods_offset;
 401
 402         u32                     rx_buf_size;
 403
 404         dma_addr_t              status_blk_mapping;
 405
 406         struct sw_tx_bd         *tx_buf_ring;
 407
 408         union eth_tx_bd_types   *tx_desc_ring;
 409         dma_addr_t              tx_desc_mapping;
 410
 411         struct sw_rx_bd         *rx_buf_ring;   /* BDs mappings ring */
 412         struct sw_rx_page       *rx_page_ring;  /* SGE pages mappings ring */
 413
 414         struct eth_rx_bd        *rx_desc_ring;
 415         dma_addr_t              rx_desc_mapping;
 416
 417         union eth_rx_cqe        *rx_comp_ring;
 418         dma_addr_t              rx_comp_mapping;
 419
 420         /* SGE ring */
 421         struct eth_rx_sge       *rx_sge_ring;
 422         dma_addr_t              rx_sge_mapping;
 423
 424         u64                     sge_mask[RX_SGE_MASK_LEN];
 425
 426         u32                     cid;
 427
 428         u8                      index;          /* number in fp array */
 429         u8                      cl_id;          /* eth client id */
 430         u8                      cl_qzone_id;
 431         u8                      fw_sb_id;       /* status block number in FW */
 432         u8                      igu_sb_id;      /* status block number in HW */
 433         union db_prod           tx_db;
 434
 435         u16                     tx_pkt_prod;
 436         u16                     tx_pkt_cons;
 437         u16                     tx_bd_prod;
 438         u16                     tx_bd_cons;
 439         __le16                  *tx_cons_sb;
 440
 441         __le16                  fp_hc_idx;
 442
 443         u16                     rx_bd_prod;
 444         u16                     rx_bd_cons;
 445         u16                     rx_comp_prod;
 446         u16                     rx_comp_cons;
 447         u16                     rx_sge_prod;
 448         /* The last maximal completed SGE */
 449         u16                     last_max_sge;
 450         __le16                  *rx_cons_sb;
 451         unsigned long           tx_pkt,
 452                                 rx_pkt,
 453                                 rx_calls;
 454
 455         /* TPA related */
 456         struct bnx2x_agg_info   tpa_info[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
 457         u8                      disable_tpa;
 458 #ifdef BNX2X_STOP_ON_ERROR
 459         u64                     tpa_queue_used;
 460 #endif
 461
 462         struct tstorm_per_queue_stats old_tclient;
 463         struct ustorm_per_queue_stats old_uclient;
 464         struct xstorm_per_queue_stats old_xclient;
 465         struct bnx2x_eth_q_stats eth_q_stats;
 466
 467         /* The size is calculated using the following:
 468              sizeof name field from netdev structure +
 469              4 ('-Xx-' string) +
 470              4 (for the digits and to make it DWORD aligned) */
 471 #define FP_NAME_SIZE            (sizeof(((struct net_device *)0)->name) + 8)
 472         char                    name[FP_NAME_SIZE];
 473
 474         /* MACs object */
 475         struct bnx2x_vlan_mac_obj mac_obj;
 476
 477         /* Queue State object */
 478         struct bnx2x_queue_sp_obj q_obj;
 479
 480 };
 481
 482 #define bnx2x_fp(bp, nr, var)           (bp->fp[nr].var)
 483
 484 /* Use 2500 as a mini-jumbo MTU for FCoE */
 485 #define BNX2X_FCOE_MINI_JUMBO_MTU       2500
 486
 487 /* FCoE L2 `fastpath' entry is right after the eth entries */
 488 #define FCOE_IDX                        BNX2X_NUM_ETH_QUEUES(bp)
 489 #define bnx2x_fcoe_fp(bp)               (&bp->fp[FCOE_IDX])
 490 #define bnx2x_fcoe(bp, var)             (bnx2x_fcoe_fp(bp)->var)
 491
 492
 493 #ifdef BCM_CNIC
 494 #define IS_FCOE_FP(fp)                  (fp->index == FCOE_IDX)
 495 #define IS_FCOE_IDX(idx)                ((idx) == FCOE_IDX)
 496 #else
 497 #define IS_FCOE_FP(fp)          false
 498 #define IS_FCOE_IDX(idx)        false
 499 #endif
 500
 501
 502 /* MC hsi */
 503 #define MAX_FETCH_BD            13      /* HW max BDs per packet */
 504 #define RX_COPY_THRESH          92
 505
 506 #define NUM_TX_RINGS            16
 507 #define TX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(union eth_tx_bd_types))
 508 #define MAX_TX_DESC_CNT         (TX_DESC_CNT - 1)
 509 #define NUM_TX_BD               (TX_DESC_CNT * NUM_TX_RINGS)
 510 #define MAX_TX_BD               (NUM_TX_BD - 1)
 511 #define MAX_TX_AVAIL            (MAX_TX_DESC_CNT * NUM_TX_RINGS - 2)
 512 #define NEXT_TX_IDX(x)          ((((x) & MAX_TX_DESC_CNT) == \
 513                                   (MAX_TX_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
 514 #define TX_BD(x)                ((x) & MAX_TX_BD)
 515 #define TX_BD_POFF(x)           ((x) & MAX_TX_DESC_CNT)
 516
 517 /* The RX BD ring is special, each bd is 8 bytes but the last one is 16 */
 518 #define NUM_RX_RINGS            8
 519 #define RX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
 520 #define MAX_RX_DESC_CNT         (RX_DESC_CNT - 2)
 521 #define RX_DESC_MASK            (RX_DESC_CNT - 1)
 522 #define NUM_RX_BD               (RX_DESC_CNT * NUM_RX_RINGS)
 523 #define MAX_RX_BD               (NUM_RX_BD - 1)
 524 #define MAX_RX_AVAIL            (MAX_RX_DESC_CNT * NUM_RX_RINGS - 2)
 525 #define MIN_RX_AVAIL            128
 526
 527 #define MIN_RX_SIZE_TPA_HW      (CHIP_IS_E1(bp) ? \
 528                                         ETH_MIN_RX_CQES_WITH_TPA_E1 : \
 529                                         ETH_MIN_RX_CQES_WITH_TPA_E1H_E2)
 530 #define MIN_RX_SIZE_NONTPA_HW   ETH_MIN_RX_CQES_WITHOUT_TPA
 531 #define MIN_RX_SIZE_TPA         (max_t(u32, MIN_RX_SIZE_TPA_HW, MIN_RX_AVAIL))
 532 #define MIN_RX_SIZE_NONTPA      (max_t(u32, MIN_RX_SIZE_NONTPA_HW,\
 533                                                                 MIN_RX_AVAIL))
 534
 535 #define NEXT_RX_IDX(x)          ((((x) & RX_DESC_MASK) == \
 536                                   (MAX_RX_DESC_CNT - 1)) ? (x) + 3 : (x) + 1)
 537 #define RX_BD(x)                ((x) & MAX_RX_BD)
 538
 539 /*
 540  * As long as CQE is X times bigger than BD entry we have to allocate X times
 541  * more pages for CQ ring in order to keep it balanced with BD ring
 542  */
 543 #define CQE_BD_REL      (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 544 #define NUM_RCQ_RINGS           (NUM_RX_RINGS * CQE_BD_REL)
 545 #define RCQ_DESC_CNT            (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
 546 #define MAX_RCQ_DESC_CNT        (RCQ_DESC_CNT - 1)
 547 #define NUM_RCQ_BD              (RCQ_DESC_CNT * NUM_RCQ_RINGS)
 548 #define MAX_RCQ_BD              (NUM_RCQ_BD - 1)
 549 #define MAX_RCQ_AVAIL           (MAX_RCQ_DESC_CNT * NUM_RCQ_RINGS - 2)
 550 #define NEXT_RCQ_IDX(x)         ((((x) & MAX_RCQ_DESC_CNT) == \
 551                                   (MAX_RCQ_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
 552 #define RCQ_BD(x)               ((x) & MAX_RCQ_BD)
 553
 554
 555 /* This is needed for determining of last_max */
 556 #define SUB_S16(a, b)           (s16)((s16)(a) - (s16)(b))
 557 #define SUB_S32(a, b)           (s32)((s32)(a) - (s32)(b))
 558
 559
 560 #define BNX2X_SWCID_SHIFT       17
 561 #define BNX2X_SWCID_MASK        ((0x1 << BNX2X_SWCID_SHIFT) - 1)
 562
 563 /* used on a CID received from the HW */
 564 #define SW_CID(x)                       (le32_to_cpu(x) & BNX2X_SWCID_MASK)
 565 #define CQE_CMD(x)                      (le32_to_cpu(x) >> \
 566                                         COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
 567
 568 #define BD_UNMAP_ADDR(bd)               HILO_U64(le32_to_cpu((bd)->addr_hi), \
 569                                                  le32_to_cpu((bd)->addr_lo))
 570 #define BD_UNMAP_LEN(bd)                (le16_to_cpu((bd)->nbytes))
 571
 572 #define BNX2X_DB_MIN_SHIFT              3       /* 8 bytes */
 573 #define BNX2X_DB_SHIFT                  7       /* 128 bytes*/
 574 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
 575 #error "Min DB doorbell stride is 8"
 576 #endif
 577 #define DPM_TRIGER_TYPE                 0x40
 578 #define DOORBELL(bp, cid, val) \
 579         do { \
 580                 writel((u32)(val), bp->doorbells + (bp->db_size * (cid)) + \
 581                        DPM_TRIGER_TYPE); \
 582         } while (0)
 583
 584
 585 /* TX CSUM helpers */
 586 #define SKB_CS_OFF(skb)         (offsetof(struct tcphdr, check) - \
 587                                  skb->csum_offset)
 588 #define SKB_CS(skb)             (*(u16 *)(skb_transport_header(skb) + \
 589                                           skb->csum_offset))
 590
 591 #define pbd_tcp_flags(skb)      (ntohl(tcp_flag_word(tcp_hdr(skb)))>>16 & 0xff)
 592
 593 #define XMIT_PLAIN                      0
 594 #define XMIT_CSUM_V4                    0x1
 595 #define XMIT_CSUM_V6                    0x2
 596 #define XMIT_CSUM_TCP                   0x4
 597 #define XMIT_GSO_V4                     0x8
 598 #define XMIT_GSO_V6                     0x10
 599
 600 #define XMIT_CSUM                       (XMIT_CSUM_V4 | XMIT_CSUM_V6)
 601 #define XMIT_GSO                        (XMIT_GSO_V4 | XMIT_GSO_V6)
 602
 603
 604 /* stuff added to make the code fit 80Col */
 605 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
 606 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
 607 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
 608 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
 609 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
 610
 611 #define ETH_RX_ERROR_FALGS              ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG
 612
 613 #define BNX2X_IP_CSUM_ERR(cqe) \
 614                         (!((cqe)->fast_path_cqe.status_flags & \
 615                            ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG) && \
 616                          ((cqe)->fast_path_cqe.type_error_flags & \
 617                           ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG))
 618
 619 #define BNX2X_L4_CSUM_ERR(cqe) \
 620                         (!((cqe)->fast_path_cqe.status_flags & \
 621                            ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG) && \
 622                          ((cqe)->fast_path_cqe.type_error_flags & \
 623                           ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG))
 624
 625 #define BNX2X_RX_CSUM_OK(cqe) \
 626                         (!(BNX2X_L4_CSUM_ERR(cqe) || BNX2X_IP_CSUM_ERR(cqe)))
 627
 628 #define BNX2X_PRS_FLAG_OVERETH_IPV4(flags) \
 629                                 (((le16_to_cpu(flags) & \
 630                                    PARSING_FLAGS_OVER_ETHERNET_PROTOCOL) >> \
 631                                   PARSING_FLAGS_OVER_ETHERNET_PROTOCOL_SHIFT) \
 632                                  == PRS_FLAG_OVERETH_IPV4)
 633 #define BNX2X_RX_SUM_FIX(cqe) \
 634         BNX2X_PRS_FLAG_OVERETH_IPV4(cqe->fast_path_cqe.pars_flags.flags)
 635
 636
 637 #define FP_USB_FUNC_OFF \
 638                         offsetof(struct cstorm_status_block_u, func)
 639 #define FP_CSB_FUNC_OFF \
 640                         offsetof(struct cstorm_status_block_c, func)
 641
 642 #define HC_INDEX_TOE_RX_CQ_CONS         0 /* Formerly Ustorm TOE CQ index */
 643                                           /* (HC_INDEX_U_TOE_RX_CQ_CONS)  */
 644 #define HC_INDEX_ETH_RX_CQ_CONS         1 /* Formerly Ustorm ETH CQ index */
 645                                           /* (HC_INDEX_U_ETH_RX_CQ_CONS)  */
 646 #define HC_INDEX_ETH_RX_BD_CONS         2 /* Formerly Ustorm ETH BD index */
 647                                           /* (HC_INDEX_U_ETH_RX_BD_CONS)  */
 648
 649 #define HC_INDEX_TOE_TX_CQ_CONS         4 /* Formerly Cstorm TOE CQ index   */
 650                                           /* (HC_INDEX_C_TOE_TX_CQ_CONS)    */
 651 #define HC_INDEX_ETH_TX_CQ_CONS         5 /* Formerly Cstorm ETH CQ index   */
 652                                           /* (HC_INDEX_C_ETH_TX_CQ_CONS)    */
 653
 654 #define U_SB_ETH_RX_CQ_INDEX            HC_INDEX_ETH_RX_CQ_CONS
 655 #define U_SB_ETH_RX_BD_INDEX            HC_INDEX_ETH_RX_BD_CONS
 656 #define C_SB_ETH_TX_CQ_INDEX            HC_INDEX_ETH_TX_CQ_CONS
 657
 658 #define BNX2X_RX_SB_INDEX \
 659         (&fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS])
 660
 661 #define BNX2X_TX_SB_INDEX \
 662         (&fp->sb_index_values[C_SB_ETH_TX_CQ_INDEX])
 663
 664 /* end of fast path */
 665
 666 /* common */
 667
 668 struct bnx2x_common {
 669
 670         u32                     chip_id;
 671 /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
 672 #define CHIP_ID(bp)                     (bp->common.chip_id & 0xfffffff0)
 673
 674 #define CHIP_NUM(bp)                    (bp->common.chip_id >> 16)
 675 #define CHIP_NUM_57710                  0x164e
 676 #define CHIP_NUM_57711                  0x164f
 677 #define CHIP_NUM_57711E                 0x1650
 678 #define CHIP_NUM_57712                  0x1662
 679 #define CHIP_NUM_57712_MF               0x1663
 680 #define CHIP_NUM_57713                  0x1651
 681 #define CHIP_NUM_57713E                 0x1652
 682 #define CHIP_NUM_57800                  0x168a
 683 #define CHIP_NUM_57800_MF               0x16a5
 684 #define CHIP_NUM_57810                  0x168e
 685 #define CHIP_NUM_57810_MF               0x16ae
 686 #define CHIP_NUM_57840                  0x168d
 687 #define CHIP_NUM_57840_MF               0x16ab
 688 #define CHIP_IS_E1(bp)                  (CHIP_NUM(bp) == CHIP_NUM_57710)
 689 #define CHIP_IS_57711(bp)               (CHIP_NUM(bp) == CHIP_NUM_57711)
 690 #define CHIP_IS_57711E(bp)              (CHIP_NUM(bp) == CHIP_NUM_57711E)
 691 #define CHIP_IS_57712(bp)               (CHIP_NUM(bp) == CHIP_NUM_57712)
 692 #define CHIP_IS_57712_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57712_MF)
 693 #define CHIP_IS_57800(bp)               (CHIP_NUM(bp) == CHIP_NUM_57800)
 694 #define CHIP_IS_57800_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57800_MF)
 695 #define CHIP_IS_57810(bp)               (CHIP_NUM(bp) == CHIP_NUM_57810)
 696 #define CHIP_IS_57810_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57810_MF)
 697 #define CHIP_IS_57840(bp)               (CHIP_NUM(bp) == CHIP_NUM_57840)
 698 #define CHIP_IS_57840_MF(bp)            (CHIP_NUM(bp) == CHIP_NUM_57840_MF)
 699 #define CHIP_IS_E1H(bp)                 (CHIP_IS_57711(bp) || \
 700                                          CHIP_IS_57711E(bp))
 701 #define CHIP_IS_E2(bp)                  (CHIP_IS_57712(bp) || \
 702                                          CHIP_IS_57712_MF(bp))
 703 #define CHIP_IS_E3(bp)                  (CHIP_IS_57800(bp) || \
 704                                          CHIP_IS_57800_MF(bp) || \
 705                                          CHIP_IS_57810(bp) || \
 706                                          CHIP_IS_57810_MF(bp) || \
 707                                          CHIP_IS_57840(bp) || \
 708                                          CHIP_IS_57840_MF(bp))
 709 #define CHIP_IS_E1x(bp)                 (CHIP_IS_E1((bp)) || CHIP_IS_E1H((bp)))
 710 #define USES_WARPCORE(bp)               (CHIP_IS_E3(bp))
 711 #define IS_E1H_OFFSET                   (!CHIP_IS_E1(bp))
 712
 713 #define CHIP_REV_SHIFT                  12
 714 #define CHIP_REV_MASK                   (0xF << CHIP_REV_SHIFT)
 715 #define CHIP_REV_VAL(bp)                (bp->common.chip_id & CHIP_REV_MASK)
 716 #define CHIP_REV_Ax                     (0x0 << CHIP_REV_SHIFT)
 717 #define CHIP_REV_Bx                     (0x1 << CHIP_REV_SHIFT)
 718 /* assume maximum 5 revisions */
 719 #define CHIP_REV_IS_SLOW(bp)            (CHIP_REV_VAL(bp) > 0x00005000)
 720 /* Emul versions are A=>0xe, B=>0xc, C=>0xa, D=>8, E=>6 */
 721 #define CHIP_REV_IS_EMUL(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
 722                                          !(CHIP_REV_VAL(bp) & 0x00001000))
 723 /* FPGA versions are A=>0xf, B=>0xd, C=>0xb, D=>9, E=>7 */
 724 #define CHIP_REV_IS_FPGA(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
 725                                          (CHIP_REV_VAL(bp) & 0x00001000))
 726
 727 #define CHIP_TIME(bp)                   ((CHIP_REV_IS_EMUL(bp)) ? 2000 : \
 728                                         ((CHIP_REV_IS_FPGA(bp)) ? 200 : 1))
 729
 730 #define CHIP_METAL(bp)                  (bp->common.chip_id & 0x00000ff0)
 731 #define CHIP_BOND_ID(bp)                (bp->common.chip_id & 0x0000000f)
 732 #define CHIP_REV_SIM(bp)                (((CHIP_REV_MASK - CHIP_REV_VAL(bp)) >>\
 733                                            (CHIP_REV_SHIFT + 1)) \
 734                                                 << CHIP_REV_SHIFT)
 735 #define CHIP_REV(bp)                    (CHIP_REV_IS_SLOW(bp) ? \
 736                                                 CHIP_REV_SIM(bp) :\
 737                                                 CHIP_REV_VAL(bp))
 738 #define CHIP_IS_E3B0(bp)                (CHIP_IS_E3(bp) && \
 739                                          (CHIP_REV(bp) == CHIP_REV_Bx))
 740 #define CHIP_IS_E3A0(bp)                (CHIP_IS_E3(bp) && \
 741                                          (CHIP_REV(bp) == CHIP_REV_Ax))
 742
 743         int                     flash_size;
 744 #define BNX2X_NVRAM_1MB_SIZE                    0x20000 /* 1M bit in bytes */
 745 #define BNX2X_NVRAM_TIMEOUT_COUNT               30000
 746 #define BNX2X_NVRAM_PAGE_SIZE                   256
 747
 748         u32                     shmem_base;
 749         u32                     shmem2_base;
 750         u32                     mf_cfg_base;
 751         u32                     mf2_cfg_base;
 752
 753         u32                     hw_config;
 754
 755         u32                     bc_ver;
 756
 757         u8                      int_block;
 758 #define INT_BLOCK_HC                    0
 759 #define INT_BLOCK_IGU                   1
 760 #define INT_BLOCK_MODE_NORMAL           0
 761 #define INT_BLOCK_MODE_BW_COMP          2
 762 #define CHIP_INT_MODE_IS_NBC(bp)                \
 763                         (!CHIP_IS_E1x(bp) &&    \
 764                         !((bp)->common.int_block & INT_BLOCK_MODE_BW_COMP))
 765 #define CHIP_INT_MODE_IS_BC(bp) (!CHIP_INT_MODE_IS_NBC(bp))
 766
 767         u8                      chip_port_mode;
 768 #define CHIP_4_PORT_MODE                        0x0
 769 #define CHIP_2_PORT_MODE                        0x1
 770 #define CHIP_PORT_MODE_NONE                     0x2
 771 #define CHIP_MODE(bp)                   (bp->common.chip_port_mode)
 772 #define CHIP_MODE_IS_4_PORT(bp) (CHIP_MODE(bp) == CHIP_4_PORT_MODE)
 773 };
 774
 775 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 776 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 777 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 778
 779 /* end of common */
 780
 781 /* port */
 782
 783 struct bnx2x_port {
 784         u32                     pmf;
 785
 786         u32                     link_config[LINK_CONFIG_SIZE];
 787
 788         u32                     supported[LINK_CONFIG_SIZE];
 789 /* link settings - missing defines */
 790 #define SUPPORTED_2500baseX_Full        (1 << 15)
 791
 792         u32                     advertising[LINK_CONFIG_SIZE];
 793 /* link settings - missing defines */
 794 #define ADVERTISED_2500baseX_Full       (1 << 15)
 795
 796         u32                     phy_addr;
 797
 798         /* used to synchronize phy accesses */
 799         struct mutex            phy_mutex;
 800         int                     need_hw_lock;
 801
 802         u32                     port_stx;
 803
 804         struct nig_stats        old_nig_stats;
 805 };
 806
 807 /* end of port */
 808
 809 #define STATS_OFFSET32(stat_name) \
 810                         (offsetof(struct bnx2x_eth_stats, stat_name) / 4)
 811
 812 /* slow path */
 813
 814 /* slow path work-queue */
 815 extern struct workqueue_struct *bnx2x_wq;
 816
 817 #define BNX2X_MAX_NUM_OF_VFS    64
 818 #define BNX2X_VF_ID_INVALID     0xFF
 819
 820 /*
 821  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 822  * control by the number of fast-path status blocks supported by the
 823  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 824  * status block represents an independent interrupts context that can
 825  * serve a regular L2 networking queue. However special L2 queues such
 826  * as the FCoE queue do not require a FP-SB and other components like
 827  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 828  *
 829  * If the maximum number of FP-SB available is X then:
 830  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 831  *    regular L2 queues is Y=X-1
 832  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 833  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 834  *    is Y+1
 835  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 836  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 837  *    FP interrupt context for the CNIC).
 838  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 839  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 840  */
 841
 842 /* fast-path interrupt contexts E1x */
 843 #define FP_SB_MAX_E1x           16
 844 /* fast-path interrupt contexts E2 */
 845 #define FP_SB_MAX_E2            HC_SB_MAX_SB_E2
 846
 847 /*
 848  * cid_cnt paramter below refers to the value returned by
 849  * 'bnx2x_get_l2_cid_count()' routine
 850  */
 851
 852 /*
 853  * The number of FP context allocated by the driver == max number of regular
 854  * L2 queues + 1 for the FCoE L2 queue
 855  */
 856 #define L2_FP_COUNT(cid_cnt)    ((cid_cnt) - FCOE_CONTEXT_USE)
 857
 858 /*
 859  * The number of FP-SB allocated by the driver == max number of regular L2
 860  * queues + 1 for the CNIC which also consumes an FP-SB
 861  */
 862 #define FP_SB_COUNT(cid_cnt)    ((cid_cnt) - CNIC_CONTEXT_USE)
 863 #define NUM_IGU_SB_REQUIRED(cid_cnt) \
 864                                 (FP_SB_COUNT(cid_cnt) - NONE_ETH_CONTEXT_USE)
 865
 866 union cdu_context {
 867         struct eth_context eth;
 868         char pad[1024];
 869 };
 870
 871 /* CDU host DB constants */
 872 #define CDU_ILT_PAGE_SZ_HW      3
 873 #define CDU_ILT_PAGE_SZ         (4096 << CDU_ILT_PAGE_SZ_HW) /* 32K */
 874 #define ILT_PAGE_CIDS           (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
 875
 876 #ifdef BCM_CNIC
 877 #define CNIC_ISCSI_CID_MAX      256
 878 #define CNIC_FCOE_CID_MAX       2048
 879 #define CNIC_CID_MAX            (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
 880 #define CNIC_ILT_LINES          DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
 881 #endif
 882
 883 #define QM_ILT_PAGE_SZ_HW       0
 884 #define QM_ILT_PAGE_SZ          (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
 885 #define QM_CID_ROUND            1024
 886
 887 #ifdef BCM_CNIC
 888 /* TM (timers) host DB constants */
 889 #define TM_ILT_PAGE_SZ_HW       0
 890 #define TM_ILT_PAGE_SZ          (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
 891 /* #define TM_CONN_NUM          (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
 892 #define TM_CONN_NUM             1024
 893 #define TM_ILT_SZ               (8 * TM_CONN_NUM)
 894 #define TM_ILT_LINES            DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
 895
 896 /* SRC (Searcher) host DB constants */
 897 #define SRC_ILT_PAGE_SZ_HW      0
 898 #define SRC_ILT_PAGE_SZ         (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
 899 #define SRC_HASH_BITS           10
 900 #define SRC_CONN_NUM            (1 << SRC_HASH_BITS) /* 1024 */
 901 #define SRC_ILT_SZ              (sizeof(struct src_ent) * SRC_CONN_NUM)
 902 #define SRC_T2_SZ               SRC_ILT_SZ
 903 #define SRC_ILT_LINES           DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
 904
 905 #endif
 906
 907 #define MAX_DMAE_C              8
 908
 909 /* DMA memory not used in fastpath */
 910 struct bnx2x_slowpath {
 911         union {
 912                 struct mac_configuration_cmd            e1x;
 913                 struct eth_classify_rules_ramrod_data   e2;
 914         } mac_rdata;
 915
 916
 917         union {
 918                 struct tstorm_eth_mac_filter_config     e1x;
 919                 struct eth_filter_rules_ramrod_data     e2;
 920         } rx_mode_rdata;
 921
 922         union {
 923                 struct mac_configuration_cmd            e1;
 924                 struct eth_multicast_rules_ramrod_data  e2;
 925         } mcast_rdata;
 926
 927         struct eth_rss_update_ramrod_data       rss_rdata;
 928
 929         /* Queue State related ramrods are always sent under rtnl_lock */
 930         union {
 931                 struct client_init_ramrod_data  init_data;
 932                 struct client_update_ramrod_data update_data;
 933         } q_rdata;
 934
 935         union {
 936                 struct function_start_data      func_start;
 937         } func_rdata;
 938
 939         /* used by dmae command executer */
 940         struct dmae_command             dmae[MAX_DMAE_C];
 941
 942         u32                             stats_comp;
 943         union mac_stats                 mac_stats;
 944         struct nig_stats                nig_stats;
 945         struct host_port_stats          port_stats;
 946         struct host_func_stats          func_stats;
 947         struct host_func_stats          func_stats_base;
 948
 949         u32                             wb_comp;
 950         u32                             wb_data[4];
 951         /* pfc configuration for DCBX ramrod */
 952         struct flow_control_configuration pfc_config;
 953 };
 954
 955 #define bnx2x_sp(bp, var)               (&bp->slowpath->var)
 956 #define bnx2x_sp_mapping(bp, var) \
 957                 (bp->slowpath_mapping + offsetof(struct bnx2x_slowpath, var))
 958
 959
 960 /* attn group wiring */
 961 #define MAX_DYNAMIC_ATTN_GRPS           8
 962
 963 struct attn_route {
 964         u32 sig[5];
 965 };
 966
 967 struct iro {
 968         u32 base;
 969         u16 m1;
 970         u16 m2;
 971         u16 m3;
 972         u16 size;
 973 };
 974
 975 struct hw_context {
 976         union cdu_context *vcxt;
 977         dma_addr_t cxt_mapping;
 978         size_t size;
 979 };
 980
 981 /* forward */
 982 struct bnx2x_ilt;
 983
 984
 985 enum bnx2x_recovery_state {
 986         BNX2X_RECOVERY_DONE,
 987         BNX2X_RECOVERY_INIT,
 988         BNX2X_RECOVERY_WAIT,
 989         BNX2X_RECOVERY_FAILED
 990 };
 991
 992 /*
 993  * Event queue (EQ or event ring) MC hsi
 994  * NUM_EQ_PAGES and EQ_DESC_CNT_PAGE must be power of 2
 995  */
 996 #define NUM_EQ_PAGES            1
 997 #define EQ_DESC_CNT_PAGE        (BCM_PAGE_SIZE / sizeof(union event_ring_elem))
 998 #define EQ_DESC_MAX_PAGE        (EQ_DESC_CNT_PAGE - 1)
 999 #define NUM_EQ_DESC             (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1000 #define EQ_DESC_MASK            (NUM_EQ_DESC - 1)
1001 #define MAX_EQ_AVAIL            (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1002
1003 /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1004 #define NEXT_EQ_IDX(x)          ((((x) & EQ_DESC_MAX_PAGE) == \
1005                                   (EQ_DESC_MAX_PAGE - 1)) ? (x) + 2 : (x) + 1)
1006
1007 /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1008 #define EQ_DESC(x)              ((x) & EQ_DESC_MASK)
1009
1010 #define BNX2X_EQ_INDEX \
1011         (&bp->def_status_blk->sp_sb.\
1012         index_values[HC_SP_INDEX_EQ_CONS])
1013
1014 /* This is a data that will be used to create a link report message.
1015  * We will keep the data used for the last link report in order
1016  * to prevent reporting the same link parameters twice.
1017  */
1018 struct bnx2x_link_report_data {
1019         u16 line_speed;                 /* Effective line speed */
1020         unsigned long link_report_flags;/* BNX2X_LINK_REPORT_XXX flags */
1021 };
1022
1023 enum {
1024         BNX2X_LINK_REPORT_FD,           /* Full DUPLEX */
1025         BNX2X_LINK_REPORT_LINK_DOWN,
1026         BNX2X_LINK_REPORT_RX_FC_ON,
1027         BNX2X_LINK_REPORT_TX_FC_ON,
1028 };
1029
1030 enum {
1031         BNX2X_PORT_QUERY_IDX,
1032         BNX2X_PF_QUERY_IDX,
1033         BNX2X_FIRST_QUEUE_QUERY_IDX,
1034 };
1035
1036 struct bnx2x_fw_stats_req {
1037         struct stats_query_header hdr;
1038         struct stats_query_entry query[STATS_QUERY_CMD_COUNT];
1039 };
1040
1041 struct bnx2x_fw_stats_data {
1042         struct stats_counter    storm_counters;
1043         struct per_port_stats   port;
1044         struct per_pf_stats     pf;
1045         struct per_queue_stats  queue_stats[1];
1046 };
1047
1048 struct bnx2x {
1049         /* Fields used in the tx and intr/napi performance paths
1050          * are grouped together in the beginning of the structure
1051          */
1052         struct bnx2x_fastpath   *fp;
1053         void __iomem            *regview;
1054         void __iomem            *doorbells;
1055         u16                     db_size;
1056
1057         u8                      pf_num; /* absolute PF number */
1058         u8                      pfid;   /* per-path PF number */
1059         int                     base_fw_ndsb; /**/
1060 #define BP_PATH(bp)                     (CHIP_IS_E1x(bp) ? 0 : (bp->pf_num & 1))
1061 #define BP_PORT(bp)                     (bp->pfid & 1)
1062 #define BP_FUNC(bp)                     (bp->pfid)
1063 #define BP_ABS_FUNC(bp)                 (bp->pf_num)
1064 #define BP_E1HVN(bp)                    (bp->pfid >> 1)
1065 #define BP_VN(bp)                       (BP_E1HVN(bp)) /*remove when approved*/
1066 #define BP_L_ID(bp)                     (BP_E1HVN(bp) << 2)
1067 #define BP_FW_MB_IDX(bp)                (BP_PORT(bp) +\
1068                                          BP_VN(bp) * (CHIP_IS_E1x(bp) ? 2  : 1))
1069
1070         struct net_device       *dev;
1071         struct pci_dev          *pdev;
1072
1073         const struct iro        *iro_arr;
1074 #define IRO (bp->iro_arr)
1075
1076         enum bnx2x_recovery_state recovery_state;
1077         int                     is_leader;
1078         struct msix_entry       *msix_table;
1079
1080         int                     tx_ring_size;
1081
1082 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
1083 #define ETH_OVREHEAD            (ETH_HLEN + 8 + 8)
1084 #define ETH_MIN_PACKET_SIZE             60
1085 #define ETH_MAX_PACKET_SIZE             1500
1086 #define ETH_MAX_JUMBO_PACKET_SIZE       9600
1087
1088         /* Max supported alignment is 256 (8 shift) */
1089 #define BNX2X_RX_ALIGN_SHIFT            ((L1_CACHE_SHIFT < 8) ? \
1090                                          L1_CACHE_SHIFT : 8)
1091         /* FW use 2 Cache lines Alignment for start packet and size  */
1092 #define BNX2X_FW_RX_ALIGN               (2 << BNX2X_RX_ALIGN_SHIFT)
1093 #define BNX2X_PXP_DRAM_ALIGN            (BNX2X_RX_ALIGN_SHIFT - 5)
1094
1095         struct host_sp_status_block *def_status_blk;
1096 #define DEF_SB_IGU_ID                   16
1097 #define DEF_SB_ID                       HC_SP_SB_ID
1098         __le16                  def_idx;
1099         __le16                  def_att_idx;
1100         u32                     attn_state;
1101         struct attn_route       attn_group[MAX_DYNAMIC_ATTN_GRPS];
1102
1103         /* slow path ring */
1104         struct eth_spe          *spq;
1105         dma_addr_t              spq_mapping;
1106         u16                     spq_prod_idx;
1107         struct eth_spe          *spq_prod_bd;
1108         struct eth_spe          *spq_last_bd;
1109         __le16                  *dsb_sp_prod;
1110         atomic_t                cq_spq_left; /* ETH_XXX ramrods credit */
1111         /* used to synchronize spq accesses */
1112         spinlock_t              spq_lock;
1113
1114         /* event queue */
1115         union event_ring_elem   *eq_ring;
1116         dma_addr_t              eq_mapping;
1117         u16                     eq_prod;
1118         u16                     eq_cons;
1119         __le16                  *eq_cons_sb;
1120         atomic_t                eq_spq_left; /* COMMON_XXX ramrods credit */
1121
1122
1123
1124         /* Counter for marking that there is a STAT_QUERY ramrod pending */
1125         u16                     stats_pending;
1126         /*  Counter for completed statistics ramrods */
1127         u16                     stats_comp;
1128
1129         /* End of fields used in the performance code paths */
1130
1131         int                     panic;
1132         int                     msg_enable;
1133
1134         u32                     flags;
1135 #define PCIX_FLAG                       (1 << 0)
1136 #define PCI_32BIT_FLAG                  (1 << 1)
1137 #define ONE_PORT_FLAG                   (1 << 2)
1138 #define NO_WOL_FLAG                     (1 << 3)
1139 #define USING_DAC_FLAG                  (1 << 4)
1140 #define USING_MSIX_FLAG                 (1 << 5)
1141 #define USING_MSI_FLAG                  (1 << 6)
1142 #define DISABLE_MSI_FLAG                (1 << 7)
1143 #define TPA_ENABLE_FLAG                 (1 << 8)
1144 #define NO_MCP_FLAG                     (1 << 9)
1145
1146 #define BP_NOMCP(bp)                    (bp->flags & NO_MCP_FLAG)
1147 #define MF_FUNC_DIS                     (1 << 11)
1148 #define OWN_CNIC_IRQ                    (1 << 12)
1149 #define NO_ISCSI_OOO_FLAG               (1 << 13)
1150 #define NO_ISCSI_FLAG                   (1 << 14)
1151 #define NO_FCOE_FLAG                    (1 << 15)
1152
1153 #define NO_ISCSI(bp)            ((bp)->flags & NO_ISCSI_FLAG)
1154 #define NO_ISCSI_OOO(bp)        ((bp)->flags & NO_ISCSI_OOO_FLAG)
1155 #define NO_FCOE(bp)             ((bp)->flags & NO_FCOE_FLAG)
1156
1157         int                     pm_cap;
1158         int                     pcie_cap;
1159         int                     mrrs;
1160
1161         struct delayed_work     sp_task;
1162         struct delayed_work     reset_task;
1163         struct timer_list       timer;
1164         int                     current_interval;
1165
1166         u16                     fw_seq;
1167         u16                     fw_drv_pulse_wr_seq;
1168         u32                     func_stx;
1169
1170         struct link_params      link_params;
1171         struct link_vars        link_vars;
1172         u32                     link_cnt;
1173         struct bnx2x_link_report_data last_reported_link;
1174
1175         struct mdio_if_info     mdio;
1176
1177         struct bnx2x_common     common;
1178         struct bnx2x_port       port;
1179
1180         struct cmng_struct_per_port cmng;
1181         u32                     vn_weight_sum;
1182         u32                     mf_config[E1HVN_MAX];
1183         u32                     mf2_config[E2_FUNC_MAX];
1184         u32                     path_has_ovlan; /* E3 */
1185         u16                     mf_ov;
1186         u8                      mf_mode;
1187 #define IS_MF(bp)               (bp->mf_mode != 0)
1188 #define IS_MF_SI(bp)            (bp->mf_mode == MULTI_FUNCTION_SI)
1189 #define IS_MF_SD(bp)            (bp->mf_mode == MULTI_FUNCTION_SD)
1190
1191         u8                      wol;
1192
1193         int                     rx_ring_size;
1194
1195         u16                     tx_quick_cons_trip_int;
1196         u16                     tx_quick_cons_trip;
1197         u16                     tx_ticks_int;
1198         u16                     tx_ticks;
1199
1200         u16                     rx_quick_cons_trip_int;
1201         u16                     rx_quick_cons_trip;
1202         u16                     rx_ticks_int;
1203         u16                     rx_ticks;
1204 /* Maximal coalescing timeout in us */
1205 #define BNX2X_MAX_COALESCE_TOUT         (0xf0*12)
1206
1207         u32                     lin_cnt;
1208
1209         u16                     state;
1210 #define BNX2X_STATE_CLOSED              0
1211 #define BNX2X_STATE_OPENING_WAIT4_LOAD  0x1000
1212 #define BNX2X_STATE_OPENING_WAIT4_PORT  0x2000
1213 #define BNX2X_STATE_OPEN                0x3000
1214 #define BNX2X_STATE_CLOSING_WAIT4_HALT  0x4000
1215 #define BNX2X_STATE_CLOSING_WAIT4_DELETE 0x5000
1216
1217 #define BNX2X_STATE_DIAG                0xe000
1218 #define BNX2X_STATE_ERROR               0xf000
1219
1220         int                     multi_mode;
1221         int                     num_queues;
1222         int                     disable_tpa;
1223
1224         u32                     rx_mode;
1225 #define BNX2X_RX_MODE_NONE              0
1226 #define BNX2X_RX_MODE_NORMAL            1
1227 #define BNX2X_RX_MODE_ALLMULTI          2
1228 #define BNX2X_RX_MODE_PROMISC           3
1229 #define BNX2X_MAX_MULTICAST             64
1230
1231         u8                      igu_dsb_id;
1232         u8                      igu_base_sb;
1233         u8                      igu_sb_cnt;
1234         dma_addr_t              def_status_blk_mapping;
1235
1236         struct bnx2x_slowpath   *slowpath;
1237         dma_addr_t              slowpath_mapping;
1238
1239         /* Total number of FW statistics requests */
1240         u8                      fw_stats_num;
1241
1242         /*
1243          * This is a memory buffer that will contain both statistics
1244          * ramrod request and data.
1245          */
1246         void                    *fw_stats;
1247         dma_addr_t              fw_stats_mapping;
1248
1249         /*
1250          * FW statistics request shortcut (points at the
1251          * beginning of fw_stats buffer).
1252          */
1253         struct bnx2x_fw_stats_req       *fw_stats_req;
1254         dma_addr_t                      fw_stats_req_mapping;
1255         int                             fw_stats_req_sz;
1256
1257         /*
1258          * FW statistics data shortcut (points at the begining of
1259          * fw_stats buffer + fw_stats_req_sz).
1260          */
1261         struct bnx2x_fw_stats_data      *fw_stats_data;
1262         dma_addr_t                      fw_stats_data_mapping;
1263         int                             fw_stats_data_sz;
1264
1265         struct hw_context       context;
1266
1267         struct bnx2x_ilt        *ilt;
1268 #define BP_ILT(bp)              ((bp)->ilt)
1269 #define ILT_MAX_LINES           256
1270
1271         int                     l2_cid_count;
1272 #define L2_ILT_LINES(bp)        (DIV_ROUND_UP((bp)->l2_cid_count, \
1273                                  ILT_PAGE_CIDS))
1274 #define BNX2X_DB_SIZE(bp)       ((bp)->l2_cid_count * (1 << BNX2X_DB_SHIFT))
1275
1276         int                     qm_cid_count;
1277
1278         int                     dropless_fc;
1279
1280 #ifdef BCM_CNIC
1281         u32                     cnic_flags;
1282 #define BNX2X_CNIC_FLAG_MAC_SET         1
1283         void                    *t2;
1284         dma_addr_t              t2_mapping;
1285         struct cnic_ops __rcu   *cnic_ops;
1286         void                    *cnic_data;
1287         u32                     cnic_tag;
1288         struct cnic_eth_dev     cnic_eth_dev;
1289         union host_hc_status_block cnic_sb;
1290         dma_addr_t              cnic_sb_mapping;
1291         struct eth_spe          *cnic_kwq;
1292         struct eth_spe          *cnic_kwq_prod;
1293         struct eth_spe          *cnic_kwq_cons;
1294         struct eth_spe          *cnic_kwq_last;
1295         u16                     cnic_kwq_pending;
1296         u16                     cnic_spq_pending;
1297         u8                      fip_mac[ETH_ALEN];
1298         struct mutex            cnic_mutex;
1299         struct bnx2x_vlan_mac_obj iscsi_l2_mac_obj;
1300
1301         /* Start index of the "special" (CNIC related) L2 cleints */
1302         u8                              cnic_base_cl_id;
1303 #endif
1304
1305         int                     dmae_ready;
1306         /* used to synchronize dmae accesses */
1307         spinlock_t              dmae_lock;
1308
1309         /* used to protect the FW mail box */
1310         struct mutex            fw_mb_mutex;
1311
1312         /* used to synchronize stats collecting */
1313         int                     stats_state;
1314
1315         /* used for synchronization of concurrent threads statistics handling */
1316         spinlock_t              stats_lock;
1317
1318         /* used by dmae command loader */
1319         struct dmae_command     stats_dmae;
1320         int                     executer_idx;
1321
1322         u16                     stats_counter;
1323         struct bnx2x_eth_stats  eth_stats;
1324
1325         struct z_stream_s       *strm;
1326         void                    *gunzip_buf;
1327         dma_addr_t              gunzip_mapping;
1328         int                     gunzip_outlen;
1329 #define FW_BUF_SIZE                     0x8000
1330 #define GUNZIP_BUF(bp)                  (bp->gunzip_buf)
1331 #define GUNZIP_PHYS(bp)                 (bp->gunzip_mapping)
1332 #define GUNZIP_OUTLEN(bp)               (bp->gunzip_outlen)
1333
1334         struct raw_op           *init_ops;
1335         /* Init blocks offsets inside init_ops */
1336         u16                     *init_ops_offsets;
1337         /* Data blob - has 32 bit granularity */
1338         u32                     *init_data;
1339         u32                     init_mode_flags;
1340 #define INIT_MODE_FLAGS(bp)     (bp->init_mode_flags)
1341         /* Zipped PRAM blobs - raw data */
1342         const u8                *tsem_int_table_data;
1343         const u8                *tsem_pram_data;
1344         const u8                *usem_int_table_data;
1345         const u8                *usem_pram_data;
1346         const u8                *xsem_int_table_data;
1347         const u8                *xsem_pram_data;
1348         const u8                *csem_int_table_data;
1349         const u8                *csem_pram_data;
1350 #define INIT_OPS(bp)                    (bp->init_ops)
1351 #define INIT_OPS_OFFSETS(bp)            (bp->init_ops_offsets)
1352 #define INIT_DATA(bp)                   (bp->init_data)
1353 #define INIT_TSEM_INT_TABLE_DATA(bp)    (bp->tsem_int_table_data)
1354 #define INIT_TSEM_PRAM_DATA(bp)         (bp->tsem_pram_data)
1355 #define INIT_USEM_INT_TABLE_DATA(bp)    (bp->usem_int_table_data)
1356 #define INIT_USEM_PRAM_DATA(bp)         (bp->usem_pram_data)
1357 #define INIT_XSEM_INT_TABLE_DATA(bp)    (bp->xsem_int_table_data)
1358 #define INIT_XSEM_PRAM_DATA(bp)         (bp->xsem_pram_data)
1359 #define INIT_CSEM_INT_TABLE_DATA(bp)    (bp->csem_int_table_data)
1360 #define INIT_CSEM_PRAM_DATA(bp)         (bp->csem_pram_data)
1361
1362 #define PHY_FW_VER_LEN                  20
1363         char                    fw_ver[32];
1364         const struct firmware   *firmware;
1365
1366         /* LLDP params */
1367         struct bnx2x_config_lldp_params         lldp_config_params;
1368
1369         /* DCB support on/off */
1370         u16 dcb_state;
1371 #define BNX2X_DCB_STATE_OFF                     0
1372 #define BNX2X_DCB_STATE_ON                      1
1373
1374         /* DCBX engine mode */
1375         int dcbx_enabled;
1376 #define BNX2X_DCBX_ENABLED_OFF                  0
1377 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF           1
1378 #define BNX2X_DCBX_ENABLED_ON_NEG_ON            2
1379 #define BNX2X_DCBX_ENABLED_INVALID              (-1)
1380
1381         bool dcbx_mode_uset;
1382
1383         struct bnx2x_config_dcbx_params         dcbx_config_params;
1384         struct bnx2x_dcbx_port_params           dcbx_port_params;
1385         int                                     dcb_version;
1386
1387         /* CAM credit pools */
1388         struct bnx2x_credit_pool_obj            macs_pool;
1389
1390         /* RX_MODE object */
1391         struct bnx2x_rx_mode_obj                rx_mode_obj;
1392
1393         /* MCAST object */
1394         struct bnx2x_mcast_obj                  mcast_obj;
1395
1396         /* RSS configuration object */
1397         struct bnx2x_rss_config_obj             rss_conf_obj;
1398
1399         /* Function State controlling object */
1400         struct bnx2x_func_sp_obj                func_obj;
1401
1402         unsigned long                           sp_state;
1403
1404         /* DCBX Negotation results */
1405         struct dcbx_features                    dcbx_local_feat;
1406         u32                                     dcbx_error;
1407
1408 #ifdef BCM_DCBNL
1409         struct dcbx_features                    dcbx_remote_feat;
1410         u32                                     dcbx_remote_flags;
1411 #endif
1412         u32                                     pending_max;
1413 };
1414
1415 /* Tx queues may be less or equal to Rx queues */
1416 extern int num_queues;
1417 #define BNX2X_NUM_QUEUES(bp)    (bp->num_queues)
1418 #define BNX2X_NUM_ETH_QUEUES(bp) (BNX2X_NUM_QUEUES(bp) - NONE_ETH_CONTEXT_USE)
1419
1420 #define is_multi(bp)            (BNX2X_NUM_QUEUES(bp) > 1)
1421
1422 #define BNX2X_MAX_QUEUES(bp)    (bp->igu_sb_cnt - CNIC_CONTEXT_USE)
1423
1424 #define RSS_IPV4_CAP_MASK                                               \
1425         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY
1426
1427 #define RSS_IPV4_TCP_CAP_MASK                                           \
1428         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY
1429
1430 #define RSS_IPV6_CAP_MASK                                               \
1431         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY
1432
1433 #define RSS_IPV6_TCP_CAP_MASK                                           \
1434         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY
1435
1436 /* func init flags */
1437 #define FUNC_FLG_RSS            0x0001
1438 #define FUNC_FLG_STATS          0x0002
1439 /* removed  FUNC_FLG_UNMATCHED  0x0004 */
1440 #define FUNC_FLG_TPA            0x0008
1441 #define FUNC_FLG_SPQ            0x0010
1442 #define FUNC_FLG_LEADING        0x0020  /* PF only */
1443
1444
1445 struct bnx2x_func_init_params {
1446         /* dma */
1447         dma_addr_t      fw_stat_map;    /* valid iff FUNC_FLG_STATS */
1448         dma_addr_t      spq_map;        /* valid iff FUNC_FLG_SPQ */
1449
1450         u16             func_flgs;
1451         u16             func_id;        /* abs fid */
1452         u16             pf_id;
1453         u16             spq_prod;       /* valid iff FUNC_FLG_SPQ */
1454 };
1455
1456 #define for_each_eth_queue(bp, var) \
1457         for (var = 0; var < BNX2X_NUM_ETH_QUEUES(bp); var++)
1458
1459 #define for_each_nondefault_eth_queue(bp, var) \
1460         for (var = 1; var < BNX2X_NUM_ETH_QUEUES(bp); var++)
1461
1462 #define for_each_queue(bp, var) \
1463         for (var = 0; var < BNX2X_NUM_QUEUES(bp); var++) \
1464                 if (skip_queue(bp, var))        \
1465                         continue;               \
1466                 else
1467
1468 #define for_each_rx_queue(bp, var) \
1469         for (var = 0; var < BNX2X_NUM_QUEUES(bp); var++) \
1470                 if (skip_rx_queue(bp, var))     \
1471                         continue;               \
1472                 else
1473
1474 #define for_each_tx_queue(bp, var) \
1475         for (var = 0; var < BNX2X_NUM_QUEUES(bp); var++) \
1476                 if (skip_tx_queue(bp, var))     \
1477                         continue;               \
1478                 else
1479
1480 #define for_each_nondefault_queue(bp, var) \
1481         for (var = 1; var < BNX2X_NUM_QUEUES(bp); var++) \
1482                 if (skip_queue(bp, var))        \
1483                         continue;               \
1484                 else
1485
1486 /* skip rx queue
1487  * if FCOE l2 support is disabled and this is the fcoe L2 queue
1488  */
1489 #define skip_rx_queue(bp, idx)  (NO_FCOE(bp) && IS_FCOE_IDX(idx))
1490
1491 /* skip tx queue
1492  * if FCOE l2 support is disabled and this is the fcoe L2 queue
1493  */
1494 #define skip_tx_queue(bp, idx)  (NO_FCOE(bp) && IS_FCOE_IDX(idx))
1495
1496 #define skip_queue(bp, idx)     (NO_FCOE(bp) && IS_FCOE_IDX(idx))
1497
1498
1499
1500
1501 /**
1502  * bnx2x_set_mac_one - configure a single MAC address
1503  *
1504  * @bp:                 driver handle
1505  * @mac:                MAC to configure
1506  * @obj:                MAC object handle
1507  * @set:                if 'true' add a new MAC, otherwise - delete
1508  * @mac_type:           the type of the MAC to configure (e.g. ETH, UC list)
1509  * @ramrod_flags:       RAMROD_XXX flags (e.g. RAMROD_CONT, RAMROD_COMP_WAIT)
1510  *
1511  * Configures one MAC according to provided parameters or continues the
1512  * execution of previously scheduled commands if RAMROD_CONT is set in
1513  * ramrod_flags.
1514  *
1515  * Returns zero if operation has successfully completed, a positive value if the
1516  * operation has been successfully scheduled and a negative - if a requested
1517  * operations has failed.
1518  */
1519 int bnx2x_set_mac_one(struct bnx2x *bp, u8 *mac,
1520                       struct bnx2x_vlan_mac_obj *obj, bool set,
1521                       int mac_type, unsigned long *ramrod_flags);
1522 /**
1523  * Deletes all MACs configured for the specific MAC object.
1524  *
1525  * @param bp Function driver instance
1526  * @param mac_obj MAC object to cleanup
1527  *
1528  * @return zero if all MACs were cleaned
1529  */
1530
1531 /**
1532  * bnx2x_del_all_macs - delete all MACs configured for the specific MAC object
1533  *
1534  * @bp:                 driver handle
1535  * @mac_obj:            MAC object handle
1536  * @mac_type:           type of the MACs to clear (BNX2X_XXX_MAC)
1537  * @wait_for_comp:      if 'true' block until completion
1538  *
1539  * Deletes all MACs of the specific type (e.g. ETH, UC list).
1540  *
1541  * Returns zero if operation has successfully completed, a positive value if the
1542  * operation has been successfully scheduled and a negative - if a requested
1543  * operations has failed.
1544  */
1545 int bnx2x_del_all_macs(struct bnx2x *bp,
1546                        struct bnx2x_vlan_mac_obj *mac_obj,
1547                        int mac_type, bool wait_for_comp);
1548
1549 /* Init Function API  */
1550 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p);
1551 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port);
1552 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1553 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode);
1554 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1555 void bnx2x_read_mf_cfg(struct bnx2x *bp);
1556
1557
1558 /* dmae */
1559 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32);
1560 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
1561                       u32 len32);
1562 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx);
1563 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type);
1564 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode);
1565 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
1566                       bool with_comp, u8 comp_type);
1567
1568
1569 void bnx2x_calc_fc_adv(struct bnx2x *bp);
1570 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
1571                   u32 data_hi, u32 data_lo, int cmd_type);
1572 void bnx2x_update_coalesce(struct bnx2x *bp);
1573 int bnx2x_get_cur_phy_idx(struct bnx2x *bp);
1574
1575 static inline u32 reg_poll(struct bnx2x *bp, u32 reg, u32 expected, int ms,
1576                            int wait)
1577 {
1578         u32 val;
1579
1580         do {
1581                 val = REG_RD(bp, reg);
1582                 if (val == expected)
1583                         break;
1584                 ms -= wait;
1585                 msleep(wait);
1586
1587         } while (ms > 0);
1588
1589         return val;
1590 }
1591
1592 #define BNX2X_ILT_ZALLOC(x, y, size) \
1593         do { \
1594                 x = dma_alloc_coherent(&bp->pdev->dev, size, y, GFP_KERNEL); \
1595                 if (x) \
1596                         memset(x, 0, size); \
1597         } while (0)
1598
1599 #define BNX2X_ILT_FREE(x, y, size) \
1600         do { \
1601                 if (x) { \
1602                         dma_free_coherent(&bp->pdev->dev, size, x, y); \
1603                         x = NULL; \
1604                         y = 0; \
1605                 } \
1606         } while (0)
1607
1608 #define ILOG2(x)        (ilog2((x)))
1609
1610 #define ILT_NUM_PAGE_ENTRIES    (3072)
1611 /* In 57710/11 we use whole table since we have 8 func
1612  * In 57712 we have only 4 func, but use same size per func, then only half of
1613  * the table in use
1614  */
1615 #define ILT_PER_FUNC            (ILT_NUM_PAGE_ENTRIES/8)
1616
1617 #define FUNC_ILT_BASE(func)     (func * ILT_PER_FUNC)
1618 /*
1619  * the phys address is shifted right 12 bits and has an added
1620  * 1=valid bit added to the 53rd bit
1621  * then since this is a wide register(TM)
1622  * we split it into two 32 bit writes
1623  */
1624 #define ONCHIP_ADDR1(x)         ((u32)(((u64)x >> 12) & 0xFFFFFFFF))
1625 #define ONCHIP_ADDR2(x)         ((u32)((1 << 20) | ((u64)x >> 44)))
1626
1627 /* load/unload mode */
1628 #define LOAD_NORMAL                     0
1629 #define LOAD_OPEN                       1
1630 #define LOAD_DIAG                       2
1631 #define UNLOAD_NORMAL                   0
1632 #define UNLOAD_CLOSE                    1
1633 #define UNLOAD_RECOVERY                 2
1634
1635
1636 /* DMAE command defines */
1637 #define DMAE_TIMEOUT                    -1
1638 #define DMAE_PCI_ERROR                  -2      /* E2 and onward */
1639 #define DMAE_NOT_RDY                    -3
1640 #define DMAE_PCI_ERR_FLAG               0x80000000
1641
1642 #define DMAE_SRC_PCI                    0
1643 #define DMAE_SRC_GRC                    1
1644
1645 #define DMAE_DST_NONE                   0
1646 #define DMAE_DST_PCI                    1
1647 #define DMAE_DST_GRC                    2
1648
1649 #define DMAE_COMP_PCI                   0
1650 #define DMAE_COMP_GRC                   1
1651
1652 /* E2 and onward - PCI error handling in the completion */
1653
1654 #define DMAE_COMP_REGULAR               0
1655 #define DMAE_COM_SET_ERR                1
1656
1657 #define DMAE_CMD_SRC_PCI                (DMAE_SRC_PCI << \
1658                                                 DMAE_COMMAND_SRC_SHIFT)
1659 #define DMAE_CMD_SRC_GRC                (DMAE_SRC_GRC << \
1660                                                 DMAE_COMMAND_SRC_SHIFT)
1661
1662 #define DMAE_CMD_DST_PCI                (DMAE_DST_PCI << \
1663                                                 DMAE_COMMAND_DST_SHIFT)
1664 #define DMAE_CMD_DST_GRC                (DMAE_DST_GRC << \
1665                                                 DMAE_COMMAND_DST_SHIFT)
1666
1667 #define DMAE_CMD_C_DST_PCI              (DMAE_COMP_PCI << \
1668                                                 DMAE_COMMAND_C_DST_SHIFT)
1669 #define DMAE_CMD_C_DST_GRC              (DMAE_COMP_GRC << \
1670                                                 DMAE_COMMAND_C_DST_SHIFT)
1671
1672 #define DMAE_CMD_C_ENABLE               DMAE_COMMAND_C_TYPE_ENABLE
1673
1674 #define DMAE_CMD_ENDIANITY_NO_SWAP      (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1675 #define DMAE_CMD_ENDIANITY_B_SWAP       (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1676 #define DMAE_CMD_ENDIANITY_DW_SWAP      (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1677 #define DMAE_CMD_ENDIANITY_B_DW_SWAP    (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1678
1679 #define DMAE_CMD_PORT_0                 0
1680 #define DMAE_CMD_PORT_1                 DMAE_COMMAND_PORT
1681
1682 #define DMAE_CMD_SRC_RESET              DMAE_COMMAND_SRC_RESET
1683 #define DMAE_CMD_DST_RESET              DMAE_COMMAND_DST_RESET
1684 #define DMAE_CMD_E1HVN_SHIFT            DMAE_COMMAND_E1HVN_SHIFT
1685
1686 #define DMAE_SRC_PF                     0
1687 #define DMAE_SRC_VF                     1
1688
1689 #define DMAE_DST_PF                     0
1690 #define DMAE_DST_VF                     1
1691
1692 #define DMAE_C_SRC                      0
1693 #define DMAE_C_DST                      1
1694
1695 #define DMAE_LEN32_RD_MAX               0x80
1696 #define DMAE_LEN32_WR_MAX(bp)           (CHIP_IS_E1(bp) ? 0x400 : 0x2000)
1697
1698 #define DMAE_COMP_VAL                   0x60d0d0ae /* E2 and on - upper bit
1699                                                         indicates eror */
1700
1701 #define MAX_DMAE_C_PER_PORT             8
1702 #define INIT_DMAE_C(bp)                 (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1703                                          BP_E1HVN(bp))
1704 #define PMF_DMAE_C(bp)                  (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1705                                          E1HVN_MAX)
1706
1707 /* PCIE link and speed */
1708 #define PCICFG_LINK_WIDTH               0x1f00000
1709 #define PCICFG_LINK_WIDTH_SHIFT         20
1710 #define PCICFG_LINK_SPEED               0xf0000
1711 #define PCICFG_LINK_SPEED_SHIFT         16
1712
1713
1714 #define BNX2X_NUM_TESTS                 7
1715
1716 #define BNX2X_PHY_LOOPBACK              0
1717 #define BNX2X_MAC_LOOPBACK              1
1718 #define BNX2X_PHY_LOOPBACK_FAILED       1
1719 #define BNX2X_MAC_LOOPBACK_FAILED       2
1720 #define BNX2X_LOOPBACK_FAILED           (BNX2X_MAC_LOOPBACK_FAILED | \
1721                                          BNX2X_PHY_LOOPBACK_FAILED)
1722
1723
1724 #define STROM_ASSERT_ARRAY_SIZE         50
1725
1726
1727 /* must be used on a CID before placing it on a HW ring */
1728 #define HW_CID(bp, x)                   ((BP_PORT(bp) << 23) | \
1729                                          (BP_E1HVN(bp) << BNX2X_SWCID_SHIFT) | \
1730                                          (x))
1731
1732 #define SP_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_spe))
1733 #define MAX_SP_DESC_CNT                 (SP_DESC_CNT - 1)
1734
1735
1736 #define BNX2X_BTR                       4
1737 #define MAX_SPQ_PENDING                 8
1738
1739 /* CMNG constants, as derived from system spec calculations */
1740 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
1741 #define DEF_MIN_RATE                                    100
1742 /* resolution of the rate shaping timer - 400 usec */
1743 #define RS_PERIODIC_TIMEOUT_USEC                        400
1744 /* number of bytes in single QM arbitration cycle -
1745  * coefficient for calculating the fairness timer */
1746 #define QM_ARB_BYTES                                    160000
1747 /* resolution of Min algorithm 1:100 */
1748 #define MIN_RES                                         100
1749 /* how many bytes above threshold for the minimal credit of Min algorithm*/
1750 #define MIN_ABOVE_THRESH                                32768
1751 /* Fairness algorithm integration time coefficient -
1752  * for calculating the actual Tfair */
1753 #define T_FAIR_COEF     ((MIN_ABOVE_THRESH +  QM_ARB_BYTES) * 8 * MIN_RES)
1754 /* Memory of fairness algorithm . 2 cycles */
1755 #define FAIR_MEM                                        2
1756
1757
1758 #define ATTN_NIG_FOR_FUNC               (1L << 8)
1759 #define ATTN_SW_TIMER_4_FUNC            (1L << 9)
1760 #define GPIO_2_FUNC                     (1L << 10)
1761 #define GPIO_3_FUNC                     (1L << 11)
1762 #define GPIO_4_FUNC                     (1L << 12)
1763 #define ATTN_GENERAL_ATTN_1             (1L << 13)
1764 #define ATTN_GENERAL_ATTN_2             (1L << 14)
1765 #define ATTN_GENERAL_ATTN_3             (1L << 15)
1766 #define ATTN_GENERAL_ATTN_4             (1L << 13)
1767 #define ATTN_GENERAL_ATTN_5             (1L << 14)
1768 #define ATTN_GENERAL_ATTN_6             (1L << 15)
1769
1770 #define ATTN_HARD_WIRED_MASK            0xff00
1771 #define ATTENTION_ID                    4
1772
1773
1774 /* stuff added to make the code fit 80Col */
1775
1776 #define BNX2X_PMF_LINK_ASSERT \
1777         GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + BP_FUNC(bp))
1778
1779 #define BNX2X_MC_ASSERT_BITS \
1780         (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1781          GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1782          GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1783          GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1784
1785 #define BNX2X_MCP_ASSERT \
1786         GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1787
1788 #define BNX2X_GRC_TIMEOUT       GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1789 #define BNX2X_GRC_RSV           (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1790                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1791                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1792                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1793                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1794                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1795
1796 #define HW_INTERRUT_ASSERT_SET_0 \
1797                                 (AEU_INPUTS_ATTN_BITS_TSDM_HW_INTERRUPT | \
1798                                  AEU_INPUTS_ATTN_BITS_TCM_HW_INTERRUPT | \
1799                                  AEU_INPUTS_ATTN_BITS_TSEMI_HW_INTERRUPT | \
1800                                  AEU_INPUTS_ATTN_BITS_PBCLIENT_HW_INTERRUPT)
1801 #define HW_PRTY_ASSERT_SET_0    (AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR | \
1802                                  AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR | \
1803                                  AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR | \
1804                                  AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR |\
1805                                  AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR |\
1806                                  AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR |\
1807                                  AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR)
1808 #define HW_INTERRUT_ASSERT_SET_1 \
1809                                 (AEU_INPUTS_ATTN_BITS_QM_HW_INTERRUPT | \
1810                                  AEU_INPUTS_ATTN_BITS_TIMERS_HW_INTERRUPT | \
1811                                  AEU_INPUTS_ATTN_BITS_XSDM_HW_INTERRUPT | \
1812                                  AEU_INPUTS_ATTN_BITS_XCM_HW_INTERRUPT | \
1813                                  AEU_INPUTS_ATTN_BITS_XSEMI_HW_INTERRUPT | \
1814                                  AEU_INPUTS_ATTN_BITS_USDM_HW_INTERRUPT | \
1815                                  AEU_INPUTS_ATTN_BITS_UCM_HW_INTERRUPT | \
1816                                  AEU_INPUTS_ATTN_BITS_USEMI_HW_INTERRUPT | \
1817                                  AEU_INPUTS_ATTN_BITS_UPB_HW_INTERRUPT | \
1818                                  AEU_INPUTS_ATTN_BITS_CSDM_HW_INTERRUPT | \
1819                                  AEU_INPUTS_ATTN_BITS_CCM_HW_INTERRUPT)
1820 #define HW_PRTY_ASSERT_SET_1    (AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR |\
1821                                  AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR | \
1822                                  AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR |\
1823                                  AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR | \
1824                                  AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR |\
1825                                  AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR | \
1826                                  AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR |\
1827                                  AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR |\
1828                              AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR |\
1829                                  AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR | \
1830                                  AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR | \
1831                                  AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR |\
1832                                  AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR | \
1833                                  AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR | \
1834                                  AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR |\
1835                                  AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR)
1836 #define HW_INTERRUT_ASSERT_SET_2 \
1837                                 (AEU_INPUTS_ATTN_BITS_CSEMI_HW_INTERRUPT | \
1838                                  AEU_INPUTS_ATTN_BITS_CDU_HW_INTERRUPT | \
1839                                  AEU_INPUTS_ATTN_BITS_DMAE_HW_INTERRUPT | \
1840                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT |\
1841                                  AEU_INPUTS_ATTN_BITS_MISC_HW_INTERRUPT)
1842 #define HW_PRTY_ASSERT_SET_2    (AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR | \
1843                                  AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR | \
1844                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR |\
1845                                  AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR | \
1846                                  AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR | \
1847                                  AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR |\
1848                                  AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR | \
1849                                  AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR)
1850
1851 #define HW_PRTY_ASSERT_SET_3 (AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY | \
1852                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY | \
1853                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY | \
1854                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY)
1855
1856 #define RSS_FLAGS(bp) \
1857                 (TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY | \
1858                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY | \
1859                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY | \
1860                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY | \
1861                  (bp->multi_mode << \
1862                   TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE_SHIFT))
1863 #define MULTI_MASK                      0x7f
1864
1865
1866 #define DEF_USB_FUNC_OFF        offsetof(struct cstorm_def_status_block_u, func)
1867 #define DEF_CSB_FUNC_OFF        offsetof(struct cstorm_def_status_block_c, func)
1868 #define DEF_XSB_FUNC_OFF        offsetof(struct xstorm_def_status_block, func)
1869 #define DEF_TSB_FUNC_OFF        offsetof(struct tstorm_def_status_block, func)
1870
1871 #define DEF_USB_IGU_INDEX_OFF \
1872                         offsetof(struct cstorm_def_status_block_u, igu_index)
1873 #define DEF_CSB_IGU_INDEX_OFF \
1874                         offsetof(struct cstorm_def_status_block_c, igu_index)
1875 #define DEF_XSB_IGU_INDEX_OFF \
1876                         offsetof(struct xstorm_def_status_block, igu_index)
1877 #define DEF_TSB_IGU_INDEX_OFF \
1878                         offsetof(struct tstorm_def_status_block, igu_index)
1879
1880 #define DEF_USB_SEGMENT_OFF \
1881                         offsetof(struct cstorm_def_status_block_u, segment)
1882 #define DEF_CSB_SEGMENT_OFF \
1883                         offsetof(struct cstorm_def_status_block_c, segment)
1884 #define DEF_XSB_SEGMENT_OFF \
1885                         offsetof(struct xstorm_def_status_block, segment)
1886 #define DEF_TSB_SEGMENT_OFF \
1887                         offsetof(struct tstorm_def_status_block, segment)
1888
1889 #define BNX2X_SP_DSB_INDEX \
1890                 (&bp->def_status_blk->sp_sb.\
1891                                         index_values[HC_SP_INDEX_ETH_DEF_CONS])
1892
1893 #define SET_FLAG(value, mask, flag) \
1894         do {\
1895                 (value) &= ~(mask);\
1896                 (value) |= ((flag) << (mask##_SHIFT));\
1897         } while (0)
1898
1899 #define GET_FLAG(value, mask) \
1900         (((value) & (mask)) >> (mask##_SHIFT))
1901
1902 #define GET_FIELD(value, fname) \
1903         (((value) & (fname##_MASK)) >> (fname##_SHIFT))
1904
1905 #define CAM_IS_INVALID(x) \
1906         (GET_FLAG(x.flags, \
1907         MAC_CONFIGURATION_ENTRY_ACTION_TYPE) == \
1908         (T_ETH_MAC_COMMAND_INVALIDATE))
1909
1910 /* Number of u32 elements in MC hash array */
1911 #define MC_HASH_SIZE                    8
1912 #define MC_HASH_OFFSET(bp, i)           (BAR_TSTRORM_INTMEM + \
1913         TSTORM_APPROXIMATE_MATCH_MULTICAST_FILTERING_OFFSET(BP_FUNC(bp)) + i*4)
1914
1915
1916 #ifndef PXP2_REG_PXP2_INT_STS
1917 #define PXP2_REG_PXP2_INT_STS           PXP2_REG_PXP2_INT_STS_0
1918 #endif
1919
1920 #ifndef ETH_MAX_RX_CLIENTS_E2
1921 #define ETH_MAX_RX_CLIENTS_E2           ETH_MAX_RX_CLIENTS_E1H
1922 #endif
1923
1924 #define BNX2X_VPD_LEN                   128
1925 #define VENDOR_ID_LEN                   4
1926
1927 /* Congestion management fairness mode */
1928 #define CMNG_FNS_NONE           0
1929 #define CMNG_FNS_MINMAX         1
1930
1931 #define HC_SEG_ACCESS_DEF               0   /*Driver decision 0-3*/
1932 #define HC_SEG_ACCESS_ATTN              4
1933 #define HC_SEG_ACCESS_NORM              0   /*Driver decision 0-1*/
1934
1935 static const u32 dmae_reg_go_c[] = {
1936         DMAE_REG_GO_C0, DMAE_REG_GO_C1, DMAE_REG_GO_C2, DMAE_REG_GO_C3,
1937         DMAE_REG_GO_C4, DMAE_REG_GO_C5, DMAE_REG_GO_C6, DMAE_REG_GO_C7,
1938         DMAE_REG_GO_C8, DMAE_REG_GO_C9, DMAE_REG_GO_C10, DMAE_REG_GO_C11,
1939         DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
1940 };
1941
1942 void bnx2x_set_ethtool_ops(struct net_device *netdev);
1943 #endif /* bnx2x.h */