drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <asm/irq_remapping.h>
  37 #include <asm/io_apic.h>
  38 #include <asm/apic.h>
  39 #include <asm/hw_irq.h>
  40 #include <asm/msidef.h>
  41 #include <asm/proto.h>
  42 #include <asm/iommu.h>
  43 #include <asm/gart.h>
  44 #include <asm/dma.h>
  45
  46 #include "amd_iommu_proto.h"
  47 #include "amd_iommu_types.h"
  48 #include "irq_remapping.h"
  49
  50 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  51
  52 #define LOOP_TIMEOUT    100000
  53
  54 /*
  55  * This bitmap is used to advertise the page sizes our hardware support
  56  * to the IOMMU core, which will then use this information to split
  57  * physically contiguous memory regions it is mapping into page sizes
  58  * that we support.
  59  *
  60  * Traditionally the IOMMU core just handed us the mappings directly,
  61  * after making sure the size is an order of a 4KiB page and that the
  62  * mapping has natural alignment.
  63  *
  64  * To retain this behavior, we currently advertise that we support
  65  * all page sizes that are an order of 4KiB.
  66  *
  67  * If at some point we'd like to utilize the IOMMU core's new behavior,
  68  * we could change this to advertise the real page sizes we support.
  69  */
  70 #define AMD_IOMMU_PGSIZES       (~0xFFFUL)
  71
  72 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  73
  74 /* A list of preallocated protection domains */
  75 static LIST_HEAD(iommu_pd_list);
  76 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  77
  78 /* List of all available dev_data structures */
  79 static LIST_HEAD(dev_data_list);
  80 static DEFINE_SPINLOCK(dev_data_list_lock);
  81
  82 LIST_HEAD(ioapic_map);
  83 LIST_HEAD(hpet_map);
  84
  85 /*
  86  * Domain for untranslated devices - only allocated
  87  * if iommu=pt passed on kernel cmd line.
  88  */
  89 static struct protection_domain *pt_domain;
  90
  91 static struct iommu_ops amd_iommu_ops;
  92
  93 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  94 int amd_iommu_max_glx_val = -1;
  95
  96 static struct dma_map_ops amd_iommu_dma_ops;
  97
  98 /*
  99  * general struct to manage commands send to an IOMMU
 100  */
 101 struct iommu_cmd {
 102         u32 data[4];
 103 };
 104
 105 struct kmem_cache *amd_iommu_irq_cache;
 106
 107 static void update_domain(struct protection_domain *domain);
 108 static int __init alloc_passthrough_domain(void);
 109
 110 /****************************************************************************
 111  *
 112  * Helper functions
 113  *
 114  ****************************************************************************/
 115
 116 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 117 {
 118         struct iommu_dev_data *dev_data;
 119         unsigned long flags;
 120
 121         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 122         if (!dev_data)
 123                 return NULL;
 124
 125         dev_data->devid = devid;
 126         atomic_set(&dev_data->bind, 0);
 127
 128         spin_lock_irqsave(&dev_data_list_lock, flags);
 129         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 130         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 131
 132         return dev_data;
 133 }
 134
 135 static void free_dev_data(struct iommu_dev_data *dev_data)
 136 {
 137         unsigned long flags;
 138
 139         spin_lock_irqsave(&dev_data_list_lock, flags);
 140         list_del(&dev_data->dev_data_list);
 141         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 142
 143         kfree(dev_data);
 144 }
 145
 146 static struct iommu_dev_data *search_dev_data(u16 devid)
 147 {
 148         struct iommu_dev_data *dev_data;
 149         unsigned long flags;
 150
 151         spin_lock_irqsave(&dev_data_list_lock, flags);
 152         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 153                 if (dev_data->devid == devid)
 154                         goto out_unlock;
 155         }
 156
 157         dev_data = NULL;
 158
 159 out_unlock:
 160         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 161
 162         return dev_data;
 163 }
 164
 165 static struct iommu_dev_data *find_dev_data(u16 devid)
 166 {
 167         struct iommu_dev_data *dev_data;
 168
 169         dev_data = search_dev_data(devid);
 170
 171         if (dev_data == NULL)
 172                 dev_data = alloc_dev_data(devid);
 173
 174         return dev_data;
 175 }
 176
 177 static inline u16 get_device_id(struct device *dev)
 178 {
 179         struct pci_dev *pdev = to_pci_dev(dev);
 180
 181         return calc_devid(pdev->bus->number, pdev->devfn);
 182 }
 183
 184 static struct iommu_dev_data *get_dev_data(struct device *dev)
 185 {
 186         return dev->archdata.iommu;
 187 }
 188
 189 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 190 {
 191         static const int caps[] = {
 192                 PCI_EXT_CAP_ID_ATS,
 193                 PCI_EXT_CAP_ID_PRI,
 194                 PCI_EXT_CAP_ID_PASID,
 195         };
 196         int i, pos;
 197
 198         for (i = 0; i < 3; ++i) {
 199                 pos = pci_find_ext_capability(pdev, caps[i]);
 200                 if (pos == 0)
 201                         return false;
 202         }
 203
 204         return true;
 205 }
 206
 207 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 208 {
 209         struct iommu_dev_data *dev_data;
 210
 211         dev_data = get_dev_data(&pdev->dev);
 212
 213         return dev_data->errata & (1 << erratum) ? true : false;
 214 }
 215
 216 /*
 217  * In this function the list of preallocated protection domains is traversed to
 218  * find the domain for a specific device
 219  */
 220 static struct dma_ops_domain *find_protection_domain(u16 devid)
 221 {
 222         struct dma_ops_domain *entry, *ret = NULL;
 223         unsigned long flags;
 224         u16 alias = amd_iommu_alias_table[devid];
 225
 226         if (list_empty(&iommu_pd_list))
 227                 return NULL;
 228
 229         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 230
 231         list_for_each_entry(entry, &iommu_pd_list, list) {
 232                 if (entry->target_dev == devid ||
 233                     entry->target_dev == alias) {
 234                         ret = entry;
 235                         break;
 236                 }
 237         }
 238
 239         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 240
 241         return ret;
 242 }
 243
 244 /*
 245  * This function checks if the driver got a valid device from the caller to
 246  * avoid dereferencing invalid pointers.
 247  */
 248 static bool check_device(struct device *dev)
 249 {
 250         u16 devid;
 251
 252         if (!dev || !dev->dma_mask)
 253                 return false;
 254
 255         /* No device or no PCI device */
 256         if (dev->bus != &pci_bus_type)
 257                 return false;
 258
 259         devid = get_device_id(dev);
 260
 261         /* Out of our scope? */
 262         if (devid > amd_iommu_last_bdf)
 263                 return false;
 264
 265         if (amd_iommu_rlookup_table[devid] == NULL)
 266                 return false;
 267
 268         return true;
 269 }
 270
 271 static void swap_pci_ref(struct pci_dev **from, struct pci_dev *to)
 272 {
 273         pci_dev_put(*from);
 274         *from = to;
 275 }
 276
 277 static struct pci_bus *find_hosted_bus(struct pci_bus *bus)
 278 {
 279         while (!bus->self) {
 280                 if (!pci_is_root_bus(bus))
 281                         bus = bus->parent;
 282                 else
 283                         return ERR_PTR(-ENODEV);
 284         }
 285
 286         return bus;
 287 }
 288
 289 #define REQ_ACS_FLAGS   (PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF)
 290
 291 static struct pci_dev *get_isolation_root(struct pci_dev *pdev)
 292 {
 293         struct pci_dev *dma_pdev = pdev;
 294
 295         /* Account for quirked devices */
 296         swap_pci_ref(&dma_pdev, pci_get_dma_source(dma_pdev));
 297
 298         /*
 299          * If it's a multifunction device that does not support our
 300          * required ACS flags, add to the same group as function 0.
 301          */
 302         if (dma_pdev->multifunction &&
 303             !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS))
 304                 swap_pci_ref(&dma_pdev,
 305                              pci_get_slot(dma_pdev->bus,
 306                                           PCI_DEVFN(PCI_SLOT(dma_pdev->devfn),
 307                                           0)));
 308
 309         /*
 310          * Devices on the root bus go through the iommu.  If that's not us,
 311          * find the next upstream device and test ACS up to the root bus.
 312          * Finding the next device may require skipping virtual buses.
 313          */
 314         while (!pci_is_root_bus(dma_pdev->bus)) {
 315                 struct pci_bus *bus = find_hosted_bus(dma_pdev->bus);
 316                 if (IS_ERR(bus))
 317                         break;
 318
 319                 if (pci_acs_path_enabled(bus->self, NULL, REQ_ACS_FLAGS))
 320                         break;
 321
 322                 swap_pci_ref(&dma_pdev, pci_dev_get(bus->self));
 323         }
 324
 325         return dma_pdev;
 326 }
 327
 328 static int use_pdev_iommu_group(struct pci_dev *pdev, struct device *dev)
 329 {
 330         struct iommu_group *group = iommu_group_get(&pdev->dev);
 331         int ret;
 332
 333         if (!group) {
 334                 group = iommu_group_alloc();
 335                 if (IS_ERR(group))
 336                         return PTR_ERR(group);
 337
 338                 WARN_ON(&pdev->dev != dev);
 339         }
 340
 341         ret = iommu_group_add_device(group, dev);
 342         iommu_group_put(group);
 343         return ret;
 344 }
 345
 346 static int init_iommu_group(struct device *dev)
 347 {
 348         struct iommu_dev_data *dev_data;
 349         struct iommu_group *group;
 350         struct pci_dev *dma_pdev = NULL;
 351         int ret;
 352
 353         group = iommu_group_get(dev);
 354         if (group) {
 355                 iommu_group_put(group);
 356                 return 0;
 357         }
 358
 359         dev_data = find_dev_data(get_device_id(dev));
 360         if (!dev_data)
 361                 return -ENOMEM;
 362
 363         if (dev_data->alias_data) {
 364                 u16 alias;
 365
 366                 alias = amd_iommu_alias_table[dev_data->devid];
 367                 dma_pdev = pci_get_bus_and_slot(alias >> 8, alias & 0xff);
 368         }
 369
 370         if (!dma_pdev)
 371                 dma_pdev = pci_dev_get(to_pci_dev(dev));
 372
 373         dma_pdev = get_isolation_root(dma_pdev);
 374         ret = use_pdev_iommu_group(dma_pdev, dev);
 375         pci_dev_put(dma_pdev);
 376         return ret;
 377 }
 378
 379 static int iommu_init_device(struct device *dev)
 380 {
 381         struct pci_dev *pdev = to_pci_dev(dev);
 382         struct iommu_dev_data *dev_data;
 383         u16 alias;
 384         int ret;
 385
 386         if (dev->archdata.iommu)
 387                 return 0;
 388
 389         dev_data = find_dev_data(get_device_id(dev));
 390         if (!dev_data)
 391                 return -ENOMEM;
 392
 393         alias = amd_iommu_alias_table[dev_data->devid];
 394         if (alias != dev_data->devid) {
 395                 struct iommu_dev_data *alias_data;
 396
 397                 alias_data = find_dev_data(alias);
 398                 if (alias_data == NULL) {
 399                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 400                                         dev_name(dev));
 401                         free_dev_data(dev_data);
 402                         return -ENOTSUPP;
 403                 }
 404                 dev_data->alias_data = alias_data;
 405         }
 406
 407         ret = init_iommu_group(dev);
 408         if (ret)
 409                 return ret;
 410
 411         if (pci_iommuv2_capable(pdev)) {
 412                 struct amd_iommu *iommu;
 413
 414                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 415                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 416         }
 417
 418         dev->archdata.iommu = dev_data;
 419
 420         return 0;
 421 }
 422
 423 static void iommu_ignore_device(struct device *dev)
 424 {
 425         u16 devid, alias;
 426
 427         devid = get_device_id(dev);
 428         alias = amd_iommu_alias_table[devid];
 429
 430         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 431         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 432
 433         amd_iommu_rlookup_table[devid] = NULL;
 434         amd_iommu_rlookup_table[alias] = NULL;
 435 }
 436
 437 static void iommu_uninit_device(struct device *dev)
 438 {
 439         iommu_group_remove_device(dev);
 440
 441         /*
 442          * Nothing to do here - we keep dev_data around for unplugged devices
 443          * and reuse it when the device is re-plugged - not doing so would
 444          * introduce a ton of races.
 445          */
 446 }
 447
 448 void __init amd_iommu_uninit_devices(void)
 449 {
 450         struct iommu_dev_data *dev_data, *n;
 451         struct pci_dev *pdev = NULL;
 452
 453         for_each_pci_dev(pdev) {
 454
 455                 if (!check_device(&pdev->dev))
 456                         continue;
 457
 458                 iommu_uninit_device(&pdev->dev);
 459         }
 460
 461         /* Free all of our dev_data structures */
 462         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 463                 free_dev_data(dev_data);
 464 }
 465
 466 int __init amd_iommu_init_devices(void)
 467 {
 468         struct pci_dev *pdev = NULL;
 469         int ret = 0;
 470
 471         for_each_pci_dev(pdev) {
 472
 473                 if (!check_device(&pdev->dev))
 474                         continue;
 475
 476                 ret = iommu_init_device(&pdev->dev);
 477                 if (ret == -ENOTSUPP)
 478                         iommu_ignore_device(&pdev->dev);
 479                 else if (ret)
 480                         goto out_free;
 481         }
 482
 483         return 0;
 484
 485 out_free:
 486
 487         amd_iommu_uninit_devices();
 488
 489         return ret;
 490 }
 491 #ifdef CONFIG_AMD_IOMMU_STATS
 492
 493 /*
 494  * Initialization code for statistics collection
 495  */
 496
 497 DECLARE_STATS_COUNTER(compl_wait);
 498 DECLARE_STATS_COUNTER(cnt_map_single);
 499 DECLARE_STATS_COUNTER(cnt_unmap_single);
 500 DECLARE_STATS_COUNTER(cnt_map_sg);
 501 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 502 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 503 DECLARE_STATS_COUNTER(cnt_free_coherent);
 504 DECLARE_STATS_COUNTER(cross_page);
 505 DECLARE_STATS_COUNTER(domain_flush_single);
 506 DECLARE_STATS_COUNTER(domain_flush_all);
 507 DECLARE_STATS_COUNTER(alloced_io_mem);
 508 DECLARE_STATS_COUNTER(total_map_requests);
 509 DECLARE_STATS_COUNTER(complete_ppr);
 510 DECLARE_STATS_COUNTER(invalidate_iotlb);
 511 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 512 DECLARE_STATS_COUNTER(pri_requests);
 513
 514 static struct dentry *stats_dir;
 515 static struct dentry *de_fflush;
 516
 517 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 518 {
 519         if (stats_dir == NULL)
 520                 return;
 521
 522         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 523                                        &cnt->value);
 524 }
 525
 526 static void amd_iommu_stats_init(void)
 527 {
 528         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 529         if (stats_dir == NULL)
 530                 return;
 531
 532         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 533                                          &amd_iommu_unmap_flush);
 534
 535         amd_iommu_stats_add(&compl_wait);
 536         amd_iommu_stats_add(&cnt_map_single);
 537         amd_iommu_stats_add(&cnt_unmap_single);
 538         amd_iommu_stats_add(&cnt_map_sg);
 539         amd_iommu_stats_add(&cnt_unmap_sg);
 540         amd_iommu_stats_add(&cnt_alloc_coherent);
 541         amd_iommu_stats_add(&cnt_free_coherent);
 542         amd_iommu_stats_add(&cross_page);
 543         amd_iommu_stats_add(&domain_flush_single);
 544         amd_iommu_stats_add(&domain_flush_all);
 545         amd_iommu_stats_add(&alloced_io_mem);
 546         amd_iommu_stats_add(&total_map_requests);
 547         amd_iommu_stats_add(&complete_ppr);
 548         amd_iommu_stats_add(&invalidate_iotlb);
 549         amd_iommu_stats_add(&invalidate_iotlb_all);
 550         amd_iommu_stats_add(&pri_requests);
 551 }
 552
 553 #endif
 554
 555 /****************************************************************************
 556  *
 557  * Interrupt handling functions
 558  *
 559  ****************************************************************************/
 560
 561 static void dump_dte_entry(u16 devid)
 562 {
 563         int i;
 564
 565         for (i = 0; i < 4; ++i)
 566                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 567                         amd_iommu_dev_table[devid].data[i]);
 568 }
 569
 570 static void dump_command(unsigned long phys_addr)
 571 {
 572         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 573         int i;
 574
 575         for (i = 0; i < 4; ++i)
 576                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 577 }
 578
 579 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 580 {
 581         int type, devid, domid, flags;
 582         volatile u32 *event = __evt;
 583         int count = 0;
 584         u64 address;
 585
 586 retry:
 587         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 588         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 589         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 590         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 591         address = (u64)(((u64)event[3]) << 32) | event[2];
 592
 593         if (type == 0) {
 594                 /* Did we hit the erratum? */
 595                 if (++count == LOOP_TIMEOUT) {
 596                         pr_err("AMD-Vi: No event written to event log\n");
 597                         return;
 598                 }
 599                 udelay(1);
 600                 goto retry;
 601         }
 602
 603         printk(KERN_ERR "AMD-Vi: Event logged [");
 604
 605         switch (type) {
 606         case EVENT_TYPE_ILL_DEV:
 607                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 608                        "address=0x%016llx flags=0x%04x]\n",
 609                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 610                        address, flags);
 611                 dump_dte_entry(devid);
 612                 break;
 613         case EVENT_TYPE_IO_FAULT:
 614                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 615                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 616                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 617                        domid, address, flags);
 618                 break;
 619         case EVENT_TYPE_DEV_TAB_ERR:
 620                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 621                        "address=0x%016llx flags=0x%04x]\n",
 622                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 623                        address, flags);
 624                 break;
 625         case EVENT_TYPE_PAGE_TAB_ERR:
 626                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 627                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 628                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 629                        domid, address, flags);
 630                 break;
 631         case EVENT_TYPE_ILL_CMD:
 632                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 633                 dump_command(address);
 634                 break;
 635         case EVENT_TYPE_CMD_HARD_ERR:
 636                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 637                        "flags=0x%04x]\n", address, flags);
 638                 break;
 639         case EVENT_TYPE_IOTLB_INV_TO:
 640                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 641                        "address=0x%016llx]\n",
 642                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 643                        address);
 644                 break;
 645         case EVENT_TYPE_INV_DEV_REQ:
 646                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 647                        "address=0x%016llx flags=0x%04x]\n",
 648                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 649                        address, flags);
 650                 break;
 651         default:
 652                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 653         }
 654
 655         memset(__evt, 0, 4 * sizeof(u32));
 656 }
 657
 658 static void iommu_poll_events(struct amd_iommu *iommu)
 659 {
 660         u32 head, tail;
 661         unsigned long flags;
 662
 663         spin_lock_irqsave(&iommu->lock, flags);
 664
 665         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 666         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 667
 668         while (head != tail) {
 669                 iommu_print_event(iommu, iommu->evt_buf + head);
 670                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 671         }
 672
 673         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 674
 675         spin_unlock_irqrestore(&iommu->lock, flags);
 676 }
 677
 678 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 679 {
 680         struct amd_iommu_fault fault;
 681
 682         INC_STATS_COUNTER(pri_requests);
 683
 684         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 685                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 686                 return;
 687         }
 688
 689         fault.address   = raw[1];
 690         fault.pasid     = PPR_PASID(raw[0]);
 691         fault.device_id = PPR_DEVID(raw[0]);
 692         fault.tag       = PPR_TAG(raw[0]);
 693         fault.flags     = PPR_FLAGS(raw[0]);
 694
 695         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 696 }
 697
 698 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 699 {
 700         unsigned long flags;
 701         u32 head, tail;
 702
 703         if (iommu->ppr_log == NULL)
 704                 return;
 705
 706         /* enable ppr interrupts again */
 707         writel(MMIO_STATUS_PPR_INT_MASK, iommu->mmio_base + MMIO_STATUS_OFFSET);
 708
 709         spin_lock_irqsave(&iommu->lock, flags);
 710
 711         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 712         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 713
 714         while (head != tail) {
 715                 volatile u64 *raw;
 716                 u64 entry[2];
 717                 int i;
 718
 719                 raw = (u64 *)(iommu->ppr_log + head);
 720
 721                 /*
 722                  * Hardware bug: Interrupt may arrive before the entry is
 723                  * written to memory. If this happens we need to wait for the
 724                  * entry to arrive.
 725                  */
 726                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 727                         if (PPR_REQ_TYPE(raw[0]) != 0)
 728                                 break;
 729                         udelay(1);
 730                 }
 731
 732                 /* Avoid memcpy function-call overhead */
 733                 entry[0] = raw[0];
 734                 entry[1] = raw[1];
 735
 736                 /*
 737                  * To detect the hardware bug we need to clear the entry
 738                  * back to zero.
 739                  */
 740                 raw[0] = raw[1] = 0UL;
 741
 742                 /* Update head pointer of hardware ring-buffer */
 743                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 744                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 745
 746                 /*
 747                  * Release iommu->lock because ppr-handling might need to
 748                  * re-acquire it
 749                  */
 750                 spin_unlock_irqrestore(&iommu->lock, flags);
 751
 752                 /* Handle PPR entry */
 753                 iommu_handle_ppr_entry(iommu, entry);
 754
 755                 spin_lock_irqsave(&iommu->lock, flags);
 756
 757                 /* Refresh ring-buffer information */
 758                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 759                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 760         }
 761
 762         spin_unlock_irqrestore(&iommu->lock, flags);
 763 }
 764
 765 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 766 {
 767         struct amd_iommu *iommu;
 768
 769         for_each_iommu(iommu) {
 770                 iommu_poll_events(iommu);
 771                 iommu_poll_ppr_log(iommu);
 772         }
 773
 774         return IRQ_HANDLED;
 775 }
 776
 777 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 778 {
 779         return IRQ_WAKE_THREAD;
 780 }
 781
 782 /****************************************************************************
 783  *
 784  * IOMMU command queuing functions
 785  *
 786  ****************************************************************************/
 787
 788 static int wait_on_sem(volatile u64 *sem)
 789 {
 790         int i = 0;
 791
 792         while (*sem == 0 && i < LOOP_TIMEOUT) {
 793                 udelay(1);
 794                 i += 1;
 795         }
 796
 797         if (i == LOOP_TIMEOUT) {
 798                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 799                 return -EIO;
 800         }
 801
 802         return 0;
 803 }
 804
 805 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 806                                struct iommu_cmd *cmd,
 807                                u32 tail)
 808 {
 809         u8 *target;
 810
 811         target = iommu->cmd_buf + tail;
 812         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 813
 814         /* Copy command to buffer */
 815         memcpy(target, cmd, sizeof(*cmd));
 816
 817         /* Tell the IOMMU about it */
 818         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 819 }
 820
 821 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 822 {
 823         WARN_ON(address & 0x7ULL);
 824
 825         memset(cmd, 0, sizeof(*cmd));
 826         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 827         cmd->data[1] = upper_32_bits(__pa(address));
 828         cmd->data[2] = 1;
 829         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 830 }
 831
 832 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 833 {
 834         memset(cmd, 0, sizeof(*cmd));
 835         cmd->data[0] = devid;
 836         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 837 }
 838
 839 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 840                                   size_t size, u16 domid, int pde)
 841 {
 842         u64 pages;
 843         int s;
 844
 845         pages = iommu_num_pages(address, size, PAGE_SIZE);
 846         s     = 0;
 847
 848         if (pages > 1) {
 849                 /*
 850                  * If we have to flush more than one page, flush all
 851                  * TLB entries for this domain
 852                  */
 853                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 854                 s = 1;
 855         }
 856
 857         address &= PAGE_MASK;
 858
 859         memset(cmd, 0, sizeof(*cmd));
 860         cmd->data[1] |= domid;
 861         cmd->data[2]  = lower_32_bits(address);
 862         cmd->data[3]  = upper_32_bits(address);
 863         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 864         if (s) /* size bit - we flush more than one 4kb page */
 865                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 866         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 867                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 868 }
 869
 870 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 871                                   u64 address, size_t size)
 872 {
 873         u64 pages;
 874         int s;
 875
 876         pages = iommu_num_pages(address, size, PAGE_SIZE);
 877         s     = 0;
 878
 879         if (pages > 1) {
 880                 /*
 881                  * If we have to flush more than one page, flush all
 882                  * TLB entries for this domain
 883                  */
 884                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 885                 s = 1;
 886         }
 887
 888         address &= PAGE_MASK;
 889
 890         memset(cmd, 0, sizeof(*cmd));
 891         cmd->data[0]  = devid;
 892         cmd->data[0] |= (qdep & 0xff) << 24;
 893         cmd->data[1]  = devid;
 894         cmd->data[2]  = lower_32_bits(address);
 895         cmd->data[3]  = upper_32_bits(address);
 896         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 897         if (s)
 898                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 899 }
 900
 901 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 902                                   u64 address, bool size)
 903 {
 904         memset(cmd, 0, sizeof(*cmd));
 905
 906         address &= ~(0xfffULL);
 907
 908         cmd->data[0]  = pasid & PASID_MASK;
 909         cmd->data[1]  = domid;
 910         cmd->data[2]  = lower_32_bits(address);
 911         cmd->data[3]  = upper_32_bits(address);
 912         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 913         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 914         if (size)
 915                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 916         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 917 }
 918
 919 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 920                                   int qdep, u64 address, bool size)
 921 {
 922         memset(cmd, 0, sizeof(*cmd));
 923
 924         address &= ~(0xfffULL);
 925
 926         cmd->data[0]  = devid;
 927         cmd->data[0] |= (pasid & 0xff) << 16;
 928         cmd->data[0] |= (qdep  & 0xff) << 24;
 929         cmd->data[1]  = devid;
 930         cmd->data[1] |= ((pasid >> 8) & 0xfff) << 16;
 931         cmd->data[2]  = lower_32_bits(address);
 932         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 933         cmd->data[3]  = upper_32_bits(address);
 934         if (size)
 935                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 936         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 937 }
 938
 939 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 940                                int status, int tag, bool gn)
 941 {
 942         memset(cmd, 0, sizeof(*cmd));
 943
 944         cmd->data[0]  = devid;
 945         if (gn) {
 946                 cmd->data[1]  = pasid & PASID_MASK;
 947                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 948         }
 949         cmd->data[3]  = tag & 0x1ff;
 950         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 951
 952         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 953 }
 954
 955 static void build_inv_all(struct iommu_cmd *cmd)
 956 {
 957         memset(cmd, 0, sizeof(*cmd));
 958         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 959 }
 960
 961 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 962 {
 963         memset(cmd, 0, sizeof(*cmd));
 964         cmd->data[0] = devid;
 965         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 966 }
 967
 968 /*
 969  * Writes the command to the IOMMUs command buffer and informs the
 970  * hardware about the new command.
 971  */
 972 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 973                                     struct iommu_cmd *cmd,
 974                                     bool sync)
 975 {
 976         u32 left, tail, head, next_tail;
 977         unsigned long flags;
 978
 979         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 980
 981 again:
 982         spin_lock_irqsave(&iommu->lock, flags);
 983
 984         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 985         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 986         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 987         left      = (head - next_tail) % iommu->cmd_buf_size;
 988
 989         if (left <= 2) {
 990                 struct iommu_cmd sync_cmd;
 991                 volatile u64 sem = 0;
 992                 int ret;
 993
 994                 build_completion_wait(&sync_cmd, (u64)&sem);
 995                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 996
 997                 spin_unlock_irqrestore(&iommu->lock, flags);
 998
 999                 if ((ret = wait_on_sem(&sem)) != 0)
1000                         return ret;
1001
1002                 goto again;
1003         }
1004
1005         copy_cmd_to_buffer(iommu, cmd, tail);
1006
1007         /* We need to sync now to make sure all commands are processed */
1008         iommu->need_sync = sync;
1009
1010         spin_unlock_irqrestore(&iommu->lock, flags);
1011
1012         return 0;
1013 }
1014
1015 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1016 {
1017         return iommu_queue_command_sync(iommu, cmd, true);
1018 }
1019
1020 /*
1021  * This function queues a completion wait command into the command
1022  * buffer of an IOMMU
1023  */
1024 static int iommu_completion_wait(struct amd_iommu *iommu)
1025 {
1026         struct iommu_cmd cmd;
1027         volatile u64 sem = 0;
1028         int ret;
1029
1030         if (!iommu->need_sync)
1031                 return 0;
1032
1033         build_completion_wait(&cmd, (u64)&sem);
1034
1035         ret = iommu_queue_command_sync(iommu, &cmd, false);
1036         if (ret)
1037                 return ret;
1038
1039         return wait_on_sem(&sem);
1040 }
1041
1042 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1043 {
1044         struct iommu_cmd cmd;
1045
1046         build_inv_dte(&cmd, devid);
1047
1048         return iommu_queue_command(iommu, &cmd);
1049 }
1050
1051 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1052 {
1053         u32 devid;
1054
1055         for (devid = 0; devid <= 0xffff; ++devid)
1056                 iommu_flush_dte(iommu, devid);
1057
1058         iommu_completion_wait(iommu);
1059 }
1060
1061 /*
1062  * This function uses heavy locking and may disable irqs for some time. But
1063  * this is no issue because it is only called during resume.
1064  */
1065 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1066 {
1067         u32 dom_id;
1068
1069         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1070                 struct iommu_cmd cmd;
1071                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1072                                       dom_id, 1);
1073                 iommu_queue_command(iommu, &cmd);
1074         }
1075
1076         iommu_completion_wait(iommu);
1077 }
1078
1079 static void iommu_flush_all(struct amd_iommu *iommu)
1080 {
1081         struct iommu_cmd cmd;
1082
1083         build_inv_all(&cmd);
1084
1085         iommu_queue_command(iommu, &cmd);
1086         iommu_completion_wait(iommu);
1087 }
1088
1089 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1090 {
1091         struct iommu_cmd cmd;
1092
1093         build_inv_irt(&cmd, devid);
1094
1095         iommu_queue_command(iommu, &cmd);
1096 }
1097
1098 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1099 {
1100         u32 devid;
1101
1102         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1103                 iommu_flush_irt(iommu, devid);
1104
1105         iommu_completion_wait(iommu);
1106 }
1107
1108 void iommu_flush_all_caches(struct amd_iommu *iommu)
1109 {
1110         if (iommu_feature(iommu, FEATURE_IA)) {
1111                 iommu_flush_all(iommu);
1112         } else {
1113                 iommu_flush_dte_all(iommu);
1114                 iommu_flush_irt_all(iommu);
1115                 iommu_flush_tlb_all(iommu);
1116         }
1117 }
1118
1119 /*
1120  * Command send function for flushing on-device TLB
1121  */
1122 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1123                               u64 address, size_t size)
1124 {
1125         struct amd_iommu *iommu;
1126         struct iommu_cmd cmd;
1127         int qdep;
1128
1129         qdep     = dev_data->ats.qdep;
1130         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1131
1132         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1133
1134         return iommu_queue_command(iommu, &cmd);
1135 }
1136
1137 /*
1138  * Command send function for invalidating a device table entry
1139  */
1140 static int device_flush_dte(struct iommu_dev_data *dev_data)
1141 {
1142         struct amd_iommu *iommu;
1143         int ret;
1144
1145         iommu = amd_iommu_rlookup_table[dev_data->devid];
1146
1147         ret = iommu_flush_dte(iommu, dev_data->devid);
1148         if (ret)
1149                 return ret;
1150
1151         if (dev_data->ats.enabled)
1152                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1153
1154         return ret;
1155 }
1156
1157 /*
1158  * TLB invalidation function which is called from the mapping functions.
1159  * It invalidates a single PTE if the range to flush is within a single
1160  * page. Otherwise it flushes the whole TLB of the IOMMU.
1161  */
1162 static void __domain_flush_pages(struct protection_domain *domain,
1163                                  u64 address, size_t size, int pde)
1164 {
1165         struct iommu_dev_data *dev_data;
1166         struct iommu_cmd cmd;
1167         int ret = 0, i;
1168
1169         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1170
1171         for (i = 0; i < amd_iommus_present; ++i) {
1172                 if (!domain->dev_iommu[i])
1173                         continue;
1174
1175                 /*
1176                  * Devices of this domain are behind this IOMMU
1177                  * We need a TLB flush
1178                  */
1179                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1180         }
1181
1182         list_for_each_entry(dev_data, &domain->dev_list, list) {
1183
1184                 if (!dev_data->ats.enabled)
1185                         continue;
1186
1187                 ret |= device_flush_iotlb(dev_data, address, size);
1188         }
1189
1190         WARN_ON(ret);
1191 }
1192
1193 static void domain_flush_pages(struct protection_domain *domain,
1194                                u64 address, size_t size)
1195 {
1196         __domain_flush_pages(domain, address, size, 0);
1197 }
1198
1199 /* Flush the whole IO/TLB for a given protection domain */
1200 static void domain_flush_tlb(struct protection_domain *domain)
1201 {
1202         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1203 }
1204
1205 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1206 static void domain_flush_tlb_pde(struct protection_domain *domain)
1207 {
1208         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1209 }
1210
1211 static void domain_flush_complete(struct protection_domain *domain)
1212 {
1213         int i;
1214
1215         for (i = 0; i < amd_iommus_present; ++i) {
1216                 if (!domain->dev_iommu[i])
1217                         continue;
1218
1219                 /*
1220                  * Devices of this domain are behind this IOMMU
1221                  * We need to wait for completion of all commands.
1222                  */
1223                 iommu_completion_wait(amd_iommus[i]);
1224         }
1225 }
1226
1227
1228 /*
1229  * This function flushes the DTEs for all devices in domain
1230  */
1231 static void domain_flush_devices(struct protection_domain *domain)
1232 {
1233         struct iommu_dev_data *dev_data;
1234
1235         list_for_each_entry(dev_data, &domain->dev_list, list)
1236                 device_flush_dte(dev_data);
1237 }
1238
1239 /****************************************************************************
1240  *
1241  * The functions below are used the create the page table mappings for
1242  * unity mapped regions.
1243  *
1244  ****************************************************************************/
1245
1246 /*
1247  * This function is used to add another level to an IO page table. Adding
1248  * another level increases the size of the address space by 9 bits to a size up
1249  * to 64 bits.
1250  */
1251 static bool increase_address_space(struct protection_domain *domain,
1252                                    gfp_t gfp)
1253 {
1254         u64 *pte;
1255
1256         if (domain->mode == PAGE_MODE_6_LEVEL)
1257                 /* address space already 64 bit large */
1258                 return false;
1259
1260         pte = (void *)get_zeroed_page(gfp);
1261         if (!pte)
1262                 return false;
1263
1264         *pte             = PM_LEVEL_PDE(domain->mode,
1265                                         virt_to_phys(domain->pt_root));
1266         domain->pt_root  = pte;
1267         domain->mode    += 1;
1268         domain->updated  = true;
1269
1270         return true;
1271 }
1272
1273 static u64 *alloc_pte(struct protection_domain *domain,
1274                       unsigned long address,
1275                       unsigned long page_size,
1276                       u64 **pte_page,
1277                       gfp_t gfp)
1278 {
1279         int level, end_lvl;
1280         u64 *pte, *page;
1281
1282         BUG_ON(!is_power_of_2(page_size));
1283
1284         while (address > PM_LEVEL_SIZE(domain->mode))
1285                 increase_address_space(domain, gfp);
1286
1287         level   = domain->mode - 1;
1288         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1289         address = PAGE_SIZE_ALIGN(address, page_size);
1290         end_lvl = PAGE_SIZE_LEVEL(page_size);
1291
1292         while (level > end_lvl) {
1293                 if (!IOMMU_PTE_PRESENT(*pte)) {
1294                         page = (u64 *)get_zeroed_page(gfp);
1295                         if (!page)
1296                                 return NULL;
1297                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1298                 }
1299
1300                 /* No level skipping support yet */
1301                 if (PM_PTE_LEVEL(*pte) != level)
1302                         return NULL;
1303
1304                 level -= 1;
1305
1306                 pte = IOMMU_PTE_PAGE(*pte);
1307
1308                 if (pte_page && level == end_lvl)
1309                         *pte_page = pte;
1310
1311                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1312         }
1313
1314         return pte;
1315 }
1316
1317 /*
1318  * This function checks if there is a PTE for a given dma address. If
1319  * there is one, it returns the pointer to it.
1320  */
1321 static u64 *fetch_pte(struct protection_domain *domain, unsigned long address)
1322 {
1323         int level;
1324         u64 *pte;
1325
1326         if (address > PM_LEVEL_SIZE(domain->mode))
1327                 return NULL;
1328
1329         level   =  domain->mode - 1;
1330         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1331
1332         while (level > 0) {
1333
1334                 /* Not Present */
1335                 if (!IOMMU_PTE_PRESENT(*pte))
1336                         return NULL;
1337
1338                 /* Large PTE */
1339                 if (PM_PTE_LEVEL(*pte) == 0x07) {
1340                         unsigned long pte_mask, __pte;
1341
1342                         /*
1343                          * If we have a series of large PTEs, make
1344                          * sure to return a pointer to the first one.
1345                          */
1346                         pte_mask = PTE_PAGE_SIZE(*pte);
1347                         pte_mask = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1348                         __pte    = ((unsigned long)pte) & pte_mask;
1349
1350                         return (u64 *)__pte;
1351                 }
1352
1353                 /* No level skipping support yet */
1354                 if (PM_PTE_LEVEL(*pte) != level)
1355                         return NULL;
1356
1357                 level -= 1;
1358
1359                 /* Walk to the next level */
1360                 pte = IOMMU_PTE_PAGE(*pte);
1361                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1362         }
1363
1364         return pte;
1365 }
1366
1367 /*
1368  * Generic mapping functions. It maps a physical address into a DMA
1369  * address space. It allocates the page table pages if necessary.
1370  * In the future it can be extended to a generic mapping function
1371  * supporting all features of AMD IOMMU page tables like level skipping
1372  * and full 64 bit address spaces.
1373  */
1374 static int iommu_map_page(struct protection_domain *dom,
1375                           unsigned long bus_addr,
1376                           unsigned long phys_addr,
1377                           int prot,
1378                           unsigned long page_size)
1379 {
1380         u64 __pte, *pte;
1381         int i, count;
1382
1383         if (!(prot & IOMMU_PROT_MASK))
1384                 return -EINVAL;
1385
1386         bus_addr  = PAGE_ALIGN(bus_addr);
1387         phys_addr = PAGE_ALIGN(phys_addr);
1388         count     = PAGE_SIZE_PTE_COUNT(page_size);
1389         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1390
1391         for (i = 0; i < count; ++i)
1392                 if (IOMMU_PTE_PRESENT(pte[i]))
1393                         return -EBUSY;
1394
1395         if (page_size > PAGE_SIZE) {
1396                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1397                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1398         } else
1399                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1400
1401         if (prot & IOMMU_PROT_IR)
1402                 __pte |= IOMMU_PTE_IR;
1403         if (prot & IOMMU_PROT_IW)
1404                 __pte |= IOMMU_PTE_IW;
1405
1406         for (i = 0; i < count; ++i)
1407                 pte[i] = __pte;
1408
1409         update_domain(dom);
1410
1411         return 0;
1412 }
1413
1414 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1415                                       unsigned long bus_addr,
1416                                       unsigned long page_size)
1417 {
1418         unsigned long long unmap_size, unmapped;
1419         u64 *pte;
1420
1421         BUG_ON(!is_power_of_2(page_size));
1422
1423         unmapped = 0;
1424
1425         while (unmapped < page_size) {
1426
1427                 pte = fetch_pte(dom, bus_addr);
1428
1429                 if (!pte) {
1430                         /*
1431                          * No PTE for this address
1432                          * move forward in 4kb steps
1433                          */
1434                         unmap_size = PAGE_SIZE;
1435                 } else if (PM_PTE_LEVEL(*pte) == 0) {
1436                         /* 4kb PTE found for this address */
1437                         unmap_size = PAGE_SIZE;
1438                         *pte       = 0ULL;
1439                 } else {
1440                         int count, i;
1441
1442                         /* Large PTE found which maps this address */
1443                         unmap_size = PTE_PAGE_SIZE(*pte);
1444                         count      = PAGE_SIZE_PTE_COUNT(unmap_size);
1445                         for (i = 0; i < count; i++)
1446                                 pte[i] = 0ULL;
1447                 }
1448
1449                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1450                 unmapped += unmap_size;
1451         }
1452
1453         BUG_ON(!is_power_of_2(unmapped));
1454
1455         return unmapped;
1456 }
1457
1458 /*
1459  * This function checks if a specific unity mapping entry is needed for
1460  * this specific IOMMU.
1461  */
1462 static int iommu_for_unity_map(struct amd_iommu *iommu,
1463                                struct unity_map_entry *entry)
1464 {
1465         u16 bdf, i;
1466
1467         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1468                 bdf = amd_iommu_alias_table[i];
1469                 if (amd_iommu_rlookup_table[bdf] == iommu)
1470                         return 1;
1471         }
1472
1473         return 0;
1474 }
1475
1476 /*
1477  * This function actually applies the mapping to the page table of the
1478  * dma_ops domain.
1479  */
1480 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1481                              struct unity_map_entry *e)
1482 {
1483         u64 addr;
1484         int ret;
1485
1486         for (addr = e->address_start; addr < e->address_end;
1487              addr += PAGE_SIZE) {
1488                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1489                                      PAGE_SIZE);
1490                 if (ret)
1491                         return ret;
1492                 /*
1493                  * if unity mapping is in aperture range mark the page
1494                  * as allocated in the aperture
1495                  */
1496                 if (addr < dma_dom->aperture_size)
1497                         __set_bit(addr >> PAGE_SHIFT,
1498                                   dma_dom->aperture[0]->bitmap);
1499         }
1500
1501         return 0;
1502 }
1503
1504 /*
1505  * Init the unity mappings for a specific IOMMU in the system
1506  *
1507  * Basically iterates over all unity mapping entries and applies them to
1508  * the default domain DMA of that IOMMU if necessary.
1509  */
1510 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1511 {
1512         struct unity_map_entry *entry;
1513         int ret;
1514
1515         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1516                 if (!iommu_for_unity_map(iommu, entry))
1517                         continue;
1518                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1519                 if (ret)
1520                         return ret;
1521         }
1522
1523         return 0;
1524 }
1525
1526 /*
1527  * Inits the unity mappings required for a specific device
1528  */
1529 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1530                                           u16 devid)
1531 {
1532         struct unity_map_entry *e;
1533         int ret;
1534
1535         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1536                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1537                         continue;
1538                 ret = dma_ops_unity_map(dma_dom, e);
1539                 if (ret)
1540                         return ret;
1541         }
1542
1543         return 0;
1544 }
1545
1546 /****************************************************************************
1547  *
1548  * The next functions belong to the address allocator for the dma_ops
1549  * interface functions. They work like the allocators in the other IOMMU
1550  * drivers. Its basically a bitmap which marks the allocated pages in
1551  * the aperture. Maybe it could be enhanced in the future to a more
1552  * efficient allocator.
1553  *
1554  ****************************************************************************/
1555
1556 /*
1557  * The address allocator core functions.
1558  *
1559  * called with domain->lock held
1560  */
1561
1562 /*
1563  * Used to reserve address ranges in the aperture (e.g. for exclusion
1564  * ranges.
1565  */
1566 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1567                                       unsigned long start_page,
1568                                       unsigned int pages)
1569 {
1570         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1571
1572         if (start_page + pages > last_page)
1573                 pages = last_page - start_page;
1574
1575         for (i = start_page; i < start_page + pages; ++i) {
1576                 int index = i / APERTURE_RANGE_PAGES;
1577                 int page  = i % APERTURE_RANGE_PAGES;
1578                 __set_bit(page, dom->aperture[index]->bitmap);
1579         }
1580 }
1581
1582 /*
1583  * This function is used to add a new aperture range to an existing
1584  * aperture in case of dma_ops domain allocation or address allocation
1585  * failure.
1586  */
1587 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1588                            bool populate, gfp_t gfp)
1589 {
1590         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1591         struct amd_iommu *iommu;
1592         unsigned long i, old_size;
1593
1594 #ifdef CONFIG_IOMMU_STRESS
1595         populate = false;
1596 #endif
1597
1598         if (index >= APERTURE_MAX_RANGES)
1599                 return -ENOMEM;
1600
1601         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1602         if (!dma_dom->aperture[index])
1603                 return -ENOMEM;
1604
1605         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1606         if (!dma_dom->aperture[index]->bitmap)
1607                 goto out_free;
1608
1609         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1610
1611         if (populate) {
1612                 unsigned long address = dma_dom->aperture_size;
1613                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1614                 u64 *pte, *pte_page;
1615
1616                 for (i = 0; i < num_ptes; ++i) {
1617                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1618                                         &pte_page, gfp);
1619                         if (!pte)
1620                                 goto out_free;
1621
1622                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1623
1624                         address += APERTURE_RANGE_SIZE / 64;
1625                 }
1626         }
1627
1628         old_size                = dma_dom->aperture_size;
1629         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1630
1631         /* Reserve address range used for MSI messages */
1632         if (old_size < MSI_ADDR_BASE_LO &&
1633             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1634                 unsigned long spage;
1635                 int pages;
1636
1637                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1638                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1639
1640                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1641         }
1642
1643         /* Initialize the exclusion range if necessary */
1644         for_each_iommu(iommu) {
1645                 if (iommu->exclusion_start &&
1646                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1647                     && iommu->exclusion_start < dma_dom->aperture_size) {
1648                         unsigned long startpage;
1649                         int pages = iommu_num_pages(iommu->exclusion_start,
1650                                                     iommu->exclusion_length,
1651                                                     PAGE_SIZE);
1652                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1653                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1654                 }
1655         }
1656
1657         /*
1658          * Check for areas already mapped as present in the new aperture
1659          * range and mark those pages as reserved in the allocator. Such
1660          * mappings may already exist as a result of requested unity
1661          * mappings for devices.
1662          */
1663         for (i = dma_dom->aperture[index]->offset;
1664              i < dma_dom->aperture_size;
1665              i += PAGE_SIZE) {
1666                 u64 *pte = fetch_pte(&dma_dom->domain, i);
1667                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1668                         continue;
1669
1670                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1671         }
1672
1673         update_domain(&dma_dom->domain);
1674
1675         return 0;
1676
1677 out_free:
1678         update_domain(&dma_dom->domain);
1679
1680         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1681
1682         kfree(dma_dom->aperture[index]);
1683         dma_dom->aperture[index] = NULL;
1684
1685         return -ENOMEM;
1686 }
1687
1688 static unsigned long dma_ops_area_alloc(struct device *dev,
1689                                         struct dma_ops_domain *dom,
1690                                         unsigned int pages,
1691                                         unsigned long align_mask,
1692                                         u64 dma_mask,
1693                                         unsigned long start)
1694 {
1695         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1696         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1697         int i = start >> APERTURE_RANGE_SHIFT;
1698         unsigned long boundary_size;
1699         unsigned long address = -1;
1700         unsigned long limit;
1701
1702         next_bit >>= PAGE_SHIFT;
1703
1704         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1705                         PAGE_SIZE) >> PAGE_SHIFT;
1706
1707         for (;i < max_index; ++i) {
1708                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1709
1710                 if (dom->aperture[i]->offset >= dma_mask)
1711                         break;
1712
1713                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1714                                                dma_mask >> PAGE_SHIFT);
1715
1716                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1717                                            limit, next_bit, pages, 0,
1718                                             boundary_size, align_mask);
1719                 if (address != -1) {
1720                         address = dom->aperture[i]->offset +
1721                                   (address << PAGE_SHIFT);
1722                         dom->next_address = address + (pages << PAGE_SHIFT);
1723                         break;
1724                 }
1725
1726                 next_bit = 0;
1727         }
1728
1729         return address;
1730 }
1731
1732 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1733                                              struct dma_ops_domain *dom,
1734                                              unsigned int pages,
1735                                              unsigned long align_mask,
1736                                              u64 dma_mask)
1737 {
1738         unsigned long address;
1739
1740 #ifdef CONFIG_IOMMU_STRESS
1741         dom->next_address = 0;
1742         dom->need_flush = true;
1743 #endif
1744
1745         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1746                                      dma_mask, dom->next_address);
1747
1748         if (address == -1) {
1749                 dom->next_address = 0;
1750                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1751                                              dma_mask, 0);
1752                 dom->need_flush = true;
1753         }
1754
1755         if (unlikely(address == -1))
1756                 address = DMA_ERROR_CODE;
1757
1758         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1759
1760         return address;
1761 }
1762
1763 /*
1764  * The address free function.
1765  *
1766  * called with domain->lock held
1767  */
1768 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1769                                    unsigned long address,
1770                                    unsigned int pages)
1771 {
1772         unsigned i = address >> APERTURE_RANGE_SHIFT;
1773         struct aperture_range *range = dom->aperture[i];
1774
1775         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1776
1777 #ifdef CONFIG_IOMMU_STRESS
1778         if (i < 4)
1779                 return;
1780 #endif
1781
1782         if (address >= dom->next_address)
1783                 dom->need_flush = true;
1784
1785         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1786
1787         bitmap_clear(range->bitmap, address, pages);
1788
1789 }
1790
1791 /****************************************************************************
1792  *
1793  * The next functions belong to the domain allocation. A domain is
1794  * allocated for every IOMMU as the default domain. If device isolation
1795  * is enabled, every device get its own domain. The most important thing
1796  * about domains is the page table mapping the DMA address space they
1797  * contain.
1798  *
1799  ****************************************************************************/
1800
1801 /*
1802  * This function adds a protection domain to the global protection domain list
1803  */
1804 static void add_domain_to_list(struct protection_domain *domain)
1805 {
1806         unsigned long flags;
1807
1808         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1809         list_add(&domain->list, &amd_iommu_pd_list);
1810         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1811 }
1812
1813 /*
1814  * This function removes a protection domain to the global
1815  * protection domain list
1816  */
1817 static void del_domain_from_list(struct protection_domain *domain)
1818 {
1819         unsigned long flags;
1820
1821         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1822         list_del(&domain->list);
1823         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1824 }
1825
1826 static u16 domain_id_alloc(void)
1827 {
1828         unsigned long flags;
1829         int id;
1830
1831         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1832         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1833         BUG_ON(id == 0);
1834         if (id > 0 && id < MAX_DOMAIN_ID)
1835                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1836         else
1837                 id = 0;
1838         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1839
1840         return id;
1841 }
1842
1843 static void domain_id_free(int id)
1844 {
1845         unsigned long flags;
1846
1847         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1848         if (id > 0 && id < MAX_DOMAIN_ID)
1849                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1850         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1851 }
1852
1853 static void free_pagetable(struct protection_domain *domain)
1854 {
1855         int i, j;
1856         u64 *p1, *p2, *p3;
1857
1858         p1 = domain->pt_root;
1859
1860         if (!p1)
1861                 return;
1862
1863         for (i = 0; i < 512; ++i) {
1864                 if (!IOMMU_PTE_PRESENT(p1[i]))
1865                         continue;
1866
1867                 p2 = IOMMU_PTE_PAGE(p1[i]);
1868                 for (j = 0; j < 512; ++j) {
1869                         if (!IOMMU_PTE_PRESENT(p2[j]))
1870                                 continue;
1871                         p3 = IOMMU_PTE_PAGE(p2[j]);
1872                         free_page((unsigned long)p3);
1873                 }
1874
1875                 free_page((unsigned long)p2);
1876         }
1877
1878         free_page((unsigned long)p1);
1879
1880         domain->pt_root = NULL;
1881 }
1882
1883 static void free_gcr3_tbl_level1(u64 *tbl)
1884 {
1885         u64 *ptr;
1886         int i;
1887
1888         for (i = 0; i < 512; ++i) {
1889                 if (!(tbl[i] & GCR3_VALID))
1890                         continue;
1891
1892                 ptr = __va(tbl[i] & PAGE_MASK);
1893
1894                 free_page((unsigned long)ptr);
1895         }
1896 }
1897
1898 static void free_gcr3_tbl_level2(u64 *tbl)
1899 {
1900         u64 *ptr;
1901         int i;
1902
1903         for (i = 0; i < 512; ++i) {
1904                 if (!(tbl[i] & GCR3_VALID))
1905                         continue;
1906
1907                 ptr = __va(tbl[i] & PAGE_MASK);
1908
1909                 free_gcr3_tbl_level1(ptr);
1910         }
1911 }
1912
1913 static void free_gcr3_table(struct protection_domain *domain)
1914 {
1915         if (domain->glx == 2)
1916                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1917         else if (domain->glx == 1)
1918                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1919         else if (domain->glx != 0)
1920                 BUG();
1921
1922         free_page((unsigned long)domain->gcr3_tbl);
1923 }
1924
1925 /*
1926  * Free a domain, only used if something went wrong in the
1927  * allocation path and we need to free an already allocated page table
1928  */
1929 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1930 {
1931         int i;
1932
1933         if (!dom)
1934                 return;
1935
1936         del_domain_from_list(&dom->domain);
1937
1938         free_pagetable(&dom->domain);
1939
1940         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1941                 if (!dom->aperture[i])
1942                         continue;
1943                 free_page((unsigned long)dom->aperture[i]->bitmap);
1944                 kfree(dom->aperture[i]);
1945         }
1946
1947         kfree(dom);
1948 }
1949
1950 /*
1951  * Allocates a new protection domain usable for the dma_ops functions.
1952  * It also initializes the page table and the address allocator data
1953  * structures required for the dma_ops interface
1954  */
1955 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1956 {
1957         struct dma_ops_domain *dma_dom;
1958
1959         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1960         if (!dma_dom)
1961                 return NULL;
1962
1963         spin_lock_init(&dma_dom->domain.lock);
1964
1965         dma_dom->domain.id = domain_id_alloc();
1966         if (dma_dom->domain.id == 0)
1967                 goto free_dma_dom;
1968         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
1969         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1970         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1971         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1972         dma_dom->domain.priv = dma_dom;
1973         if (!dma_dom->domain.pt_root)
1974                 goto free_dma_dom;
1975
1976         dma_dom->need_flush = false;
1977         dma_dom->target_dev = 0xffff;
1978
1979         add_domain_to_list(&dma_dom->domain);
1980
1981         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1982                 goto free_dma_dom;
1983
1984         /*
1985          * mark the first page as allocated so we never return 0 as
1986          * a valid dma-address. So we can use 0 as error value
1987          */
1988         dma_dom->aperture[0]->bitmap[0] = 1;
1989         dma_dom->next_address = 0;
1990
1991
1992         return dma_dom;
1993
1994 free_dma_dom:
1995         dma_ops_domain_free(dma_dom);
1996
1997         return NULL;
1998 }
1999
2000 /*
2001  * little helper function to check whether a given protection domain is a
2002  * dma_ops domain
2003  */
2004 static bool dma_ops_domain(struct protection_domain *domain)
2005 {
2006         return domain->flags & PD_DMA_OPS_MASK;
2007 }
2008
2009 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2010 {
2011         u64 pte_root = 0;
2012         u64 flags = 0;
2013
2014         if (domain->mode != PAGE_MODE_NONE)
2015                 pte_root = virt_to_phys(domain->pt_root);
2016
2017         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2018                     << DEV_ENTRY_MODE_SHIFT;
2019         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2020
2021         flags = amd_iommu_dev_table[devid].data[1];
2022
2023         if (ats)
2024                 flags |= DTE_FLAG_IOTLB;
2025
2026         if (domain->flags & PD_IOMMUV2_MASK) {
2027                 u64 gcr3 = __pa(domain->gcr3_tbl);
2028                 u64 glx  = domain->glx;
2029                 u64 tmp;
2030
2031                 pte_root |= DTE_FLAG_GV;
2032                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2033
2034                 /* First mask out possible old values for GCR3 table */
2035                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2036                 flags    &= ~tmp;
2037
2038                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2039                 flags    &= ~tmp;
2040
2041                 /* Encode GCR3 table into DTE */
2042                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2043                 pte_root |= tmp;
2044
2045                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2046                 flags    |= tmp;
2047
2048                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2049                 flags    |= tmp;
2050         }
2051
2052         flags &= ~(0xffffUL);
2053         flags |= domain->id;
2054
2055         amd_iommu_dev_table[devid].data[1]  = flags;
2056         amd_iommu_dev_table[devid].data[0]  = pte_root;
2057 }
2058
2059 static void clear_dte_entry(u16 devid)
2060 {
2061         /* remove entry from the device table seen by the hardware */
2062         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
2063         amd_iommu_dev_table[devid].data[1] = 0;
2064
2065         amd_iommu_apply_erratum_63(devid);
2066 }
2067
2068 static void do_attach(struct iommu_dev_data *dev_data,
2069                       struct protection_domain *domain)
2070 {
2071         struct amd_iommu *iommu;
2072         bool ats;
2073
2074         iommu = amd_iommu_rlookup_table[dev_data->devid];
2075         ats   = dev_data->ats.enabled;
2076
2077         /* Update data structures */
2078         dev_data->domain = domain;
2079         list_add(&dev_data->list, &domain->dev_list);
2080         set_dte_entry(dev_data->devid, domain, ats);
2081
2082         /* Do reference counting */
2083         domain->dev_iommu[iommu->index] += 1;
2084         domain->dev_cnt                 += 1;
2085
2086         /* Flush the DTE entry */
2087         device_flush_dte(dev_data);
2088 }
2089
2090 static void do_detach(struct iommu_dev_data *dev_data)
2091 {
2092         struct amd_iommu *iommu;
2093
2094         iommu = amd_iommu_rlookup_table[dev_data->devid];
2095
2096         /* decrease reference counters */
2097         dev_data->domain->dev_iommu[iommu->index] -= 1;
2098         dev_data->domain->dev_cnt                 -= 1;
2099
2100         /* Update data structures */
2101         dev_data->domain = NULL;
2102         list_del(&dev_data->list);
2103         clear_dte_entry(dev_data->devid);
2104
2105         /* Flush the DTE entry */
2106         device_flush_dte(dev_data);
2107 }
2108
2109 /*
2110  * If a device is not yet associated with a domain, this function does
2111  * assigns it visible for the hardware
2112  */
2113 static int __attach_device(struct iommu_dev_data *dev_data,
2114                            struct protection_domain *domain)
2115 {
2116         int ret;
2117
2118         /* lock domain */
2119         spin_lock(&domain->lock);
2120
2121         if (dev_data->alias_data != NULL) {
2122                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2123
2124                 /* Some sanity checks */
2125                 ret = -EBUSY;
2126                 if (alias_data->domain != NULL &&
2127                                 alias_data->domain != domain)
2128                         goto out_unlock;
2129
2130                 if (dev_data->domain != NULL &&
2131                                 dev_data->domain != domain)
2132                         goto out_unlock;
2133
2134                 /* Do real assignment */
2135                 if (alias_data->domain == NULL)
2136                         do_attach(alias_data, domain);
2137
2138                 atomic_inc(&alias_data->bind);
2139         }
2140
2141         if (dev_data->domain == NULL)
2142                 do_attach(dev_data, domain);
2143
2144         atomic_inc(&dev_data->bind);
2145
2146         ret = 0;
2147
2148 out_unlock:
2149
2150         /* ready */
2151         spin_unlock(&domain->lock);
2152
2153         return ret;
2154 }
2155
2156
2157 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2158 {
2159         pci_disable_ats(pdev);
2160         pci_disable_pri(pdev);
2161         pci_disable_pasid(pdev);
2162 }
2163
2164 /* FIXME: Change generic reset-function to do the same */
2165 static int pri_reset_while_enabled(struct pci_dev *pdev)
2166 {
2167         u16 control;
2168         int pos;
2169
2170         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2171         if (!pos)
2172                 return -EINVAL;
2173
2174         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2175         control |= PCI_PRI_CTRL_RESET;
2176         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2177
2178         return 0;
2179 }
2180
2181 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2182 {
2183         bool reset_enable;
2184         int reqs, ret;
2185
2186         /* FIXME: Hardcode number of outstanding requests for now */
2187         reqs = 32;
2188         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2189                 reqs = 1;
2190         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2191
2192         /* Only allow access to user-accessible pages */
2193         ret = pci_enable_pasid(pdev, 0);
2194         if (ret)
2195                 goto out_err;
2196
2197         /* First reset the PRI state of the device */
2198         ret = pci_reset_pri(pdev);
2199         if (ret)
2200                 goto out_err;
2201
2202         /* Enable PRI */
2203         ret = pci_enable_pri(pdev, reqs);
2204         if (ret)
2205                 goto out_err;
2206
2207         if (reset_enable) {
2208                 ret = pri_reset_while_enabled(pdev);
2209                 if (ret)
2210                         goto out_err;
2211         }
2212
2213         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2214         if (ret)
2215                 goto out_err;
2216
2217         return 0;
2218
2219 out_err:
2220         pci_disable_pri(pdev);
2221         pci_disable_pasid(pdev);
2222
2223         return ret;
2224 }
2225
2226 /* FIXME: Move this to PCI code */
2227 #define PCI_PRI_TLP_OFF         (1 << 15)
2228
2229 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2230 {
2231         u16 status;
2232         int pos;
2233
2234         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2235         if (!pos)
2236                 return false;
2237
2238         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2239
2240         return (status & PCI_PRI_TLP_OFF) ? true : false;
2241 }
2242
2243 /*
2244  * If a device is not yet associated with a domain, this function
2245  * assigns it visible for the hardware
2246  */
2247 static int attach_device(struct device *dev,
2248                          struct protection_domain *domain)
2249 {
2250         struct pci_dev *pdev = to_pci_dev(dev);
2251         struct iommu_dev_data *dev_data;
2252         unsigned long flags;
2253         int ret;
2254
2255         dev_data = get_dev_data(dev);
2256
2257         if (domain->flags & PD_IOMMUV2_MASK) {
2258                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2259                         return -EINVAL;
2260
2261                 if (pdev_iommuv2_enable(pdev) != 0)
2262                         return -EINVAL;
2263
2264                 dev_data->ats.enabled = true;
2265                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2266                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2267         } else if (amd_iommu_iotlb_sup &&
2268                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2269                 dev_data->ats.enabled = true;
2270                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2271         }
2272
2273         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2274         ret = __attach_device(dev_data, domain);
2275         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2276
2277         /*
2278          * We might boot into a crash-kernel here. The crashed kernel
2279          * left the caches in the IOMMU dirty. So we have to flush
2280          * here to evict all dirty stuff.
2281          */
2282         domain_flush_tlb_pde(domain);
2283
2284         return ret;
2285 }
2286
2287 /*
2288  * Removes a device from a protection domain (unlocked)
2289  */
2290 static void __detach_device(struct iommu_dev_data *dev_data)
2291 {
2292         struct protection_domain *domain;
2293         unsigned long flags;
2294
2295         BUG_ON(!dev_data->domain);
2296
2297         domain = dev_data->domain;
2298
2299         spin_lock_irqsave(&domain->lock, flags);
2300
2301         if (dev_data->alias_data != NULL) {
2302                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2303
2304                 if (atomic_dec_and_test(&alias_data->bind))
2305                         do_detach(alias_data);
2306         }
2307
2308         if (atomic_dec_and_test(&dev_data->bind))
2309                 do_detach(dev_data);
2310
2311         spin_unlock_irqrestore(&domain->lock, flags);
2312
2313         /*
2314          * If we run in passthrough mode the device must be assigned to the
2315          * passthrough domain if it is detached from any other domain.
2316          * Make sure we can deassign from the pt_domain itself.
2317          */
2318         if (dev_data->passthrough &&
2319             (dev_data->domain == NULL && domain != pt_domain))
2320                 __attach_device(dev_data, pt_domain);
2321 }
2322
2323 /*
2324  * Removes a device from a protection domain (with devtable_lock held)
2325  */
2326 static void detach_device(struct device *dev)
2327 {
2328         struct protection_domain *domain;
2329         struct iommu_dev_data *dev_data;
2330         unsigned long flags;
2331
2332         dev_data = get_dev_data(dev);
2333         domain   = dev_data->domain;
2334
2335         /* lock device table */
2336         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2337         __detach_device(dev_data);
2338         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2339
2340         if (domain->flags & PD_IOMMUV2_MASK)
2341                 pdev_iommuv2_disable(to_pci_dev(dev));
2342         else if (dev_data->ats.enabled)
2343                 pci_disable_ats(to_pci_dev(dev));
2344
2345         dev_data->ats.enabled = false;
2346 }
2347
2348 /*
2349  * Find out the protection domain structure for a given PCI device. This
2350  * will give us the pointer to the page table root for example.
2351  */
2352 static struct protection_domain *domain_for_device(struct device *dev)
2353 {
2354         struct iommu_dev_data *dev_data;
2355         struct protection_domain *dom = NULL;
2356         unsigned long flags;
2357
2358         dev_data   = get_dev_data(dev);
2359
2360         if (dev_data->domain)
2361                 return dev_data->domain;
2362
2363         if (dev_data->alias_data != NULL) {
2364                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2365
2366                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2367                 if (alias_data->domain != NULL) {
2368                         __attach_device(dev_data, alias_data->domain);
2369                         dom = alias_data->domain;
2370                 }
2371                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2372         }
2373
2374         return dom;
2375 }
2376
2377 static int device_change_notifier(struct notifier_block *nb,
2378                                   unsigned long action, void *data)
2379 {
2380         struct dma_ops_domain *dma_domain;
2381         struct protection_domain *domain;
2382         struct iommu_dev_data *dev_data;
2383         struct device *dev = data;
2384         struct amd_iommu *iommu;
2385         unsigned long flags;
2386         u16 devid;
2387
2388         if (!check_device(dev))
2389                 return 0;
2390
2391         devid    = get_device_id(dev);
2392         iommu    = amd_iommu_rlookup_table[devid];
2393         dev_data = get_dev_data(dev);
2394
2395         switch (action) {
2396         case BUS_NOTIFY_UNBOUND_DRIVER:
2397
2398                 domain = domain_for_device(dev);
2399
2400                 if (!domain)
2401                         goto out;
2402                 if (dev_data->passthrough)
2403                         break;
2404                 detach_device(dev);
2405                 break;
2406         case BUS_NOTIFY_ADD_DEVICE:
2407
2408                 iommu_init_device(dev);
2409
2410                 /*
2411                  * dev_data is still NULL and
2412                  * got initialized in iommu_init_device
2413                  */
2414                 dev_data = get_dev_data(dev);
2415
2416                 if (iommu_pass_through || dev_data->iommu_v2) {
2417                         dev_data->passthrough = true;
2418                         attach_device(dev, pt_domain);
2419                         break;
2420                 }
2421
2422                 domain = domain_for_device(dev);
2423
2424                 /* allocate a protection domain if a device is added */
2425                 dma_domain = find_protection_domain(devid);
2426                 if (dma_domain)
2427                         goto out;
2428                 dma_domain = dma_ops_domain_alloc();
2429                 if (!dma_domain)
2430                         goto out;
2431                 dma_domain->target_dev = devid;
2432
2433                 spin_lock_irqsave(&iommu_pd_list_lock, flags);
2434                 list_add_tail(&dma_domain->list, &iommu_pd_list);
2435                 spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2436
2437                 dev_data = get_dev_data(dev);
2438
2439                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2440
2441                 break;
2442         case BUS_NOTIFY_DEL_DEVICE:
2443
2444                 iommu_uninit_device(dev);
2445
2446         default:
2447                 goto out;
2448         }
2449
2450         iommu_completion_wait(iommu);
2451
2452 out:
2453         return 0;
2454 }
2455
2456 static struct notifier_block device_nb = {
2457         .notifier_call = device_change_notifier,
2458 };
2459
2460 void amd_iommu_init_notifier(void)
2461 {
2462         bus_register_notifier(&pci_bus_type, &device_nb);
2463 }
2464
2465 /*****************************************************************************
2466  *
2467  * The next functions belong to the dma_ops mapping/unmapping code.
2468  *
2469  *****************************************************************************/
2470
2471 /*
2472  * In the dma_ops path we only have the struct device. This function
2473  * finds the corresponding IOMMU, the protection domain and the
2474  * requestor id for a given device.
2475  * If the device is not yet associated with a domain this is also done
2476  * in this function.
2477  */
2478 static struct protection_domain *get_domain(struct device *dev)
2479 {
2480         struct protection_domain *domain;
2481         struct dma_ops_domain *dma_dom;
2482         u16 devid = get_device_id(dev);
2483
2484         if (!check_device(dev))
2485                 return ERR_PTR(-EINVAL);
2486
2487         domain = domain_for_device(dev);
2488         if (domain != NULL && !dma_ops_domain(domain))
2489                 return ERR_PTR(-EBUSY);
2490
2491         if (domain != NULL)
2492                 return domain;
2493
2494         /* Device not bound yet - bind it */
2495         dma_dom = find_protection_domain(devid);
2496         if (!dma_dom)
2497                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2498         attach_device(dev, &dma_dom->domain);
2499         DUMP_printk("Using protection domain %d for device %s\n",
2500                     dma_dom->domain.id, dev_name(dev));
2501
2502         return &dma_dom->domain;
2503 }
2504
2505 static void update_device_table(struct protection_domain *domain)
2506 {
2507         struct iommu_dev_data *dev_data;
2508
2509         list_for_each_entry(dev_data, &domain->dev_list, list)
2510                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2511 }
2512
2513 static void update_domain(struct protection_domain *domain)
2514 {
2515         if (!domain->updated)
2516                 return;
2517
2518         update_device_table(domain);
2519
2520         domain_flush_devices(domain);
2521         domain_flush_tlb_pde(domain);
2522
2523         domain->updated = false;
2524 }
2525
2526 /*
2527  * This function fetches the PTE for a given address in the aperture
2528  */
2529 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2530                             unsigned long address)
2531 {
2532         struct aperture_range *aperture;
2533         u64 *pte, *pte_page;
2534
2535         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2536         if (!aperture)
2537                 return NULL;
2538
2539         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2540         if (!pte) {
2541                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2542                                 GFP_ATOMIC);
2543                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2544         } else
2545                 pte += PM_LEVEL_INDEX(0, address);
2546
2547         update_domain(&dom->domain);
2548
2549         return pte;
2550 }
2551
2552 /*
2553  * This is the generic map function. It maps one 4kb page at paddr to
2554  * the given address in the DMA address space for the domain.
2555  */
2556 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2557                                      unsigned long address,
2558                                      phys_addr_t paddr,
2559                                      int direction)
2560 {
2561         u64 *pte, __pte;
2562
2563         WARN_ON(address > dom->aperture_size);
2564
2565         paddr &= PAGE_MASK;
2566
2567         pte  = dma_ops_get_pte(dom, address);
2568         if (!pte)
2569                 return DMA_ERROR_CODE;
2570
2571         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2572
2573         if (direction == DMA_TO_DEVICE)
2574                 __pte |= IOMMU_PTE_IR;
2575         else if (direction == DMA_FROM_DEVICE)
2576                 __pte |= IOMMU_PTE_IW;
2577         else if (direction == DMA_BIDIRECTIONAL)
2578                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2579
2580         WARN_ON(*pte);
2581
2582         *pte = __pte;
2583
2584         return (dma_addr_t)address;
2585 }
2586
2587 /*
2588  * The generic unmapping function for on page in the DMA address space.
2589  */
2590 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2591                                  unsigned long address)
2592 {
2593         struct aperture_range *aperture;
2594         u64 *pte;
2595
2596         if (address >= dom->aperture_size)
2597                 return;
2598
2599         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2600         if (!aperture)
2601                 return;
2602
2603         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2604         if (!pte)
2605                 return;
2606
2607         pte += PM_LEVEL_INDEX(0, address);
2608
2609         WARN_ON(!*pte);
2610
2611         *pte = 0ULL;
2612 }
2613
2614 /*
2615  * This function contains common code for mapping of a physically
2616  * contiguous memory region into DMA address space. It is used by all
2617  * mapping functions provided with this IOMMU driver.
2618  * Must be called with the domain lock held.
2619  */
2620 static dma_addr_t __map_single(struct device *dev,
2621                                struct dma_ops_domain *dma_dom,
2622                                phys_addr_t paddr,
2623                                size_t size,
2624                                int dir,
2625                                bool align,
2626                                u64 dma_mask)
2627 {
2628         dma_addr_t offset = paddr & ~PAGE_MASK;
2629         dma_addr_t address, start, ret;
2630         unsigned int pages;
2631         unsigned long align_mask = 0;
2632         int i;
2633
2634         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2635         paddr &= PAGE_MASK;
2636
2637         INC_STATS_COUNTER(total_map_requests);
2638
2639         if (pages > 1)
2640                 INC_STATS_COUNTER(cross_page);
2641
2642         if (align)
2643                 align_mask = (1UL << get_order(size)) - 1;
2644
2645 retry:
2646         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2647                                           dma_mask);
2648         if (unlikely(address == DMA_ERROR_CODE)) {
2649                 /*
2650                  * setting next_address here will let the address
2651                  * allocator only scan the new allocated range in the
2652                  * first run. This is a small optimization.
2653                  */
2654                 dma_dom->next_address = dma_dom->aperture_size;
2655
2656                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2657                         goto out;
2658
2659                 /*
2660                  * aperture was successfully enlarged by 128 MB, try
2661                  * allocation again
2662                  */
2663                 goto retry;
2664         }
2665
2666         start = address;
2667         for (i = 0; i < pages; ++i) {
2668                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2669                 if (ret == DMA_ERROR_CODE)
2670                         goto out_unmap;
2671
2672                 paddr += PAGE_SIZE;
2673                 start += PAGE_SIZE;
2674         }
2675         address += offset;
2676
2677         ADD_STATS_COUNTER(alloced_io_mem, size);
2678
2679         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2680                 domain_flush_tlb(&dma_dom->domain);
2681                 dma_dom->need_flush = false;
2682         } else if (unlikely(amd_iommu_np_cache))
2683                 domain_flush_pages(&dma_dom->domain, address, size);
2684
2685 out:
2686         return address;
2687
2688 out_unmap:
2689
2690         for (--i; i >= 0; --i) {
2691                 start -= PAGE_SIZE;
2692                 dma_ops_domain_unmap(dma_dom, start);
2693         }
2694
2695         dma_ops_free_addresses(dma_dom, address, pages);
2696
2697         return DMA_ERROR_CODE;
2698 }
2699
2700 /*
2701  * Does the reverse of the __map_single function. Must be called with
2702  * the domain lock held too
2703  */
2704 static void __unmap_single(struct dma_ops_domain *dma_dom,
2705                            dma_addr_t dma_addr,
2706                            size_t size,
2707                            int dir)
2708 {
2709         dma_addr_t flush_addr;
2710         dma_addr_t i, start;
2711         unsigned int pages;
2712
2713         if ((dma_addr == DMA_ERROR_CODE) ||
2714             (dma_addr + size > dma_dom->aperture_size))
2715                 return;
2716
2717         flush_addr = dma_addr;
2718         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2719         dma_addr &= PAGE_MASK;
2720         start = dma_addr;
2721
2722         for (i = 0; i < pages; ++i) {
2723                 dma_ops_domain_unmap(dma_dom, start);
2724                 start += PAGE_SIZE;
2725         }
2726
2727         SUB_STATS_COUNTER(alloced_io_mem, size);
2728
2729         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2730
2731         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2732                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2733                 dma_dom->need_flush = false;
2734         }
2735 }
2736
2737 /*
2738  * The exported map_single function for dma_ops.
2739  */
2740 static dma_addr_t map_page(struct device *dev, struct page *page,
2741                            unsigned long offset, size_t size,
2742                            enum dma_data_direction dir,
2743                            struct dma_attrs *attrs)
2744 {
2745         unsigned long flags;
2746         struct protection_domain *domain;
2747         dma_addr_t addr;
2748         u64 dma_mask;
2749         phys_addr_t paddr = page_to_phys(page) + offset;
2750
2751         INC_STATS_COUNTER(cnt_map_single);
2752
2753         domain = get_domain(dev);
2754         if (PTR_ERR(domain) == -EINVAL)
2755                 return (dma_addr_t)paddr;
2756         else if (IS_ERR(domain))
2757                 return DMA_ERROR_CODE;
2758
2759         dma_mask = *dev->dma_mask;
2760
2761         spin_lock_irqsave(&domain->lock, flags);
2762
2763         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2764                             dma_mask);
2765         if (addr == DMA_ERROR_CODE)
2766                 goto out;
2767
2768         domain_flush_complete(domain);
2769
2770 out:
2771         spin_unlock_irqrestore(&domain->lock, flags);
2772
2773         return addr;
2774 }
2775
2776 /*
2777  * The exported unmap_single function for dma_ops.
2778  */
2779 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2780                        enum dma_data_direction dir, struct dma_attrs *attrs)
2781 {
2782         unsigned long flags;
2783         struct protection_domain *domain;
2784
2785         INC_STATS_COUNTER(cnt_unmap_single);
2786
2787         domain = get_domain(dev);
2788         if (IS_ERR(domain))
2789                 return;
2790
2791         spin_lock_irqsave(&domain->lock, flags);
2792
2793         __unmap_single(domain->priv, dma_addr, size, dir);
2794
2795         domain_flush_complete(domain);
2796
2797         spin_unlock_irqrestore(&domain->lock, flags);
2798 }
2799
2800 /*
2801  * This is a special map_sg function which is used if we should map a
2802  * device which is not handled by an AMD IOMMU in the system.
2803  */
2804 static int map_sg_no_iommu(struct device *dev, struct scatterlist *sglist,
2805                            int nelems, int dir)
2806 {
2807         struct scatterlist *s;
2808         int i;
2809
2810         for_each_sg(sglist, s, nelems, i) {
2811                 s->dma_address = (dma_addr_t)sg_phys(s);
2812                 s->dma_length  = s->length;
2813         }
2814
2815         return nelems;
2816 }
2817
2818 /*
2819  * The exported map_sg function for dma_ops (handles scatter-gather
2820  * lists).
2821  */
2822 static int map_sg(struct device *dev, struct scatterlist *sglist,
2823                   int nelems, enum dma_data_direction dir,
2824                   struct dma_attrs *attrs)
2825 {
2826         unsigned long flags;
2827         struct protection_domain *domain;
2828         int i;
2829         struct scatterlist *s;
2830         phys_addr_t paddr;
2831         int mapped_elems = 0;
2832         u64 dma_mask;
2833
2834         INC_STATS_COUNTER(cnt_map_sg);
2835
2836         domain = get_domain(dev);
2837         if (PTR_ERR(domain) == -EINVAL)
2838                 return map_sg_no_iommu(dev, sglist, nelems, dir);
2839         else if (IS_ERR(domain))
2840                 return 0;
2841
2842         dma_mask = *dev->dma_mask;
2843
2844         spin_lock_irqsave(&domain->lock, flags);
2845
2846         for_each_sg(sglist, s, nelems, i) {
2847                 paddr = sg_phys(s);
2848
2849                 s->dma_address = __map_single(dev, domain->priv,
2850                                               paddr, s->length, dir, false,
2851                                               dma_mask);
2852
2853                 if (s->dma_address) {
2854                         s->dma_length = s->length;
2855                         mapped_elems++;
2856                 } else
2857                         goto unmap;
2858         }
2859
2860         domain_flush_complete(domain);
2861
2862 out:
2863         spin_unlock_irqrestore(&domain->lock, flags);
2864
2865         return mapped_elems;
2866 unmap:
2867         for_each_sg(sglist, s, mapped_elems, i) {
2868                 if (s->dma_address)
2869                         __unmap_single(domain->priv, s->dma_address,
2870                                        s->dma_length, dir);
2871                 s->dma_address = s->dma_length = 0;
2872         }
2873
2874         mapped_elems = 0;
2875
2876         goto out;
2877 }
2878
2879 /*
2880  * The exported map_sg function for dma_ops (handles scatter-gather
2881  * lists).
2882  */
2883 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2884                      int nelems, enum dma_data_direction dir,
2885                      struct dma_attrs *attrs)
2886 {
2887         unsigned long flags;
2888         struct protection_domain *domain;
2889         struct scatterlist *s;
2890         int i;
2891
2892         INC_STATS_COUNTER(cnt_unmap_sg);
2893
2894         domain = get_domain(dev);
2895         if (IS_ERR(domain))
2896                 return;
2897
2898         spin_lock_irqsave(&domain->lock, flags);
2899
2900         for_each_sg(sglist, s, nelems, i) {
2901                 __unmap_single(domain->priv, s->dma_address,
2902                                s->dma_length, dir);
2903                 s->dma_address = s->dma_length = 0;
2904         }
2905
2906         domain_flush_complete(domain);
2907
2908         spin_unlock_irqrestore(&domain->lock, flags);
2909 }
2910
2911 /*
2912  * The exported alloc_coherent function for dma_ops.
2913  */
2914 static void *alloc_coherent(struct device *dev, size_t size,
2915                             dma_addr_t *dma_addr, gfp_t flag,
2916                             struct dma_attrs *attrs)
2917 {
2918         unsigned long flags;
2919         void *virt_addr;
2920         struct protection_domain *domain;
2921         phys_addr_t paddr;
2922         u64 dma_mask = dev->coherent_dma_mask;
2923
2924         INC_STATS_COUNTER(cnt_alloc_coherent);
2925
2926         domain = get_domain(dev);
2927         if (PTR_ERR(domain) == -EINVAL) {
2928                 virt_addr = (void *)__get_free_pages(flag, get_order(size));
2929                 *dma_addr = __pa(virt_addr);
2930                 return virt_addr;
2931         } else if (IS_ERR(domain))
2932                 return NULL;
2933
2934         dma_mask  = dev->coherent_dma_mask;
2935         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2936         flag     |= __GFP_ZERO;
2937
2938         virt_addr = (void *)__get_free_pages(flag, get_order(size));
2939         if (!virt_addr)
2940                 return NULL;
2941
2942         paddr = virt_to_phys(virt_addr);
2943
2944         if (!dma_mask)
2945                 dma_mask = *dev->dma_mask;
2946
2947         spin_lock_irqsave(&domain->lock, flags);
2948
2949         *dma_addr = __map_single(dev, domain->priv, paddr,
2950                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2951
2952         if (*dma_addr == DMA_ERROR_CODE) {
2953                 spin_unlock_irqrestore(&domain->lock, flags);
2954                 goto out_free;
2955         }
2956
2957         domain_flush_complete(domain);
2958
2959         spin_unlock_irqrestore(&domain->lock, flags);
2960
2961         return virt_addr;
2962
2963 out_free:
2964
2965         free_pages((unsigned long)virt_addr, get_order(size));
2966
2967         return NULL;
2968 }
2969
2970 /*
2971  * The exported free_coherent function for dma_ops.
2972  */
2973 static void free_coherent(struct device *dev, size_t size,
2974                           void *virt_addr, dma_addr_t dma_addr,
2975                           struct dma_attrs *attrs)
2976 {
2977         unsigned long flags;
2978         struct protection_domain *domain;
2979
2980         INC_STATS_COUNTER(cnt_free_coherent);
2981
2982         domain = get_domain(dev);
2983         if (IS_ERR(domain))
2984                 goto free_mem;
2985
2986         spin_lock_irqsave(&domain->lock, flags);
2987
2988         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2989
2990         domain_flush_complete(domain);
2991
2992         spin_unlock_irqrestore(&domain->lock, flags);
2993
2994 free_mem:
2995         free_pages((unsigned long)virt_addr, get_order(size));
2996 }
2997
2998 /*
2999  * This function is called by the DMA layer to find out if we can handle a
3000  * particular device. It is part of the dma_ops.
3001  */
3002 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
3003 {
3004         return check_device(dev);
3005 }
3006
3007 /*
3008  * The function for pre-allocating protection domains.
3009  *
3010  * If the driver core informs the DMA layer if a driver grabs a device
3011  * we don't need to preallocate the protection domains anymore.
3012  * For now we have to.
3013  */
3014 static void __init prealloc_protection_domains(void)
3015 {
3016         struct iommu_dev_data *dev_data;
3017         struct dma_ops_domain *dma_dom;
3018         struct pci_dev *dev = NULL;
3019         u16 devid;
3020
3021         for_each_pci_dev(dev) {
3022
3023                 /* Do we handle this device? */
3024                 if (!check_device(&dev->dev))
3025                         continue;
3026
3027                 dev_data = get_dev_data(&dev->dev);
3028                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
3029                         /* Make sure passthrough domain is allocated */
3030                         alloc_passthrough_domain();
3031                         dev_data->passthrough = true;
3032                         attach_device(&dev->dev, pt_domain);
3033                         pr_info("AMD-Vi: Using passthrough domain for device %s\n",
3034                                 dev_name(&dev->dev));
3035                 }
3036
3037                 /* Is there already any domain for it? */
3038                 if (domain_for_device(&dev->dev))
3039                         continue;
3040
3041                 devid = get_device_id(&dev->dev);
3042
3043                 dma_dom = dma_ops_domain_alloc();
3044                 if (!dma_dom)
3045                         continue;
3046                 init_unity_mappings_for_device(dma_dom, devid);
3047                 dma_dom->target_dev = devid;
3048
3049                 attach_device(&dev->dev, &dma_dom->domain);
3050
3051                 list_add_tail(&dma_dom->list, &iommu_pd_list);
3052         }
3053 }
3054
3055 static struct dma_map_ops amd_iommu_dma_ops = {
3056         .alloc = alloc_coherent,
3057         .free = free_coherent,
3058         .map_page = map_page,
3059         .unmap_page = unmap_page,
3060         .map_sg = map_sg,
3061         .unmap_sg = unmap_sg,
3062         .dma_supported = amd_iommu_dma_supported,
3063 };
3064
3065 static unsigned device_dma_ops_init(void)
3066 {
3067         struct iommu_dev_data *dev_data;
3068         struct pci_dev *pdev = NULL;
3069         unsigned unhandled = 0;
3070
3071         for_each_pci_dev(pdev) {
3072                 if (!check_device(&pdev->dev)) {
3073
3074                         iommu_ignore_device(&pdev->dev);
3075
3076                         unhandled += 1;
3077                         continue;
3078                 }
3079
3080                 dev_data = get_dev_data(&pdev->dev);
3081
3082                 if (!dev_data->passthrough)
3083                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
3084                 else
3085                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
3086         }
3087
3088         return unhandled;
3089 }
3090
3091 /*
3092  * The function which clues the AMD IOMMU driver into dma_ops.
3093  */
3094
3095 void __init amd_iommu_init_api(void)
3096 {
3097         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
3098 }
3099
3100 int __init amd_iommu_init_dma_ops(void)
3101 {
3102         struct amd_iommu *iommu;
3103         int ret, unhandled;
3104
3105         /*
3106          * first allocate a default protection domain for every IOMMU we
3107          * found in the system. Devices not assigned to any other
3108          * protection domain will be assigned to the default one.
3109          */
3110         for_each_iommu(iommu) {
3111                 iommu->default_dom = dma_ops_domain_alloc();
3112                 if (iommu->default_dom == NULL)
3113                         return -ENOMEM;
3114                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
3115                 ret = iommu_init_unity_mappings(iommu);
3116                 if (ret)
3117                         goto free_domains;
3118         }
3119
3120         /*
3121          * Pre-allocate the protection domains for each device.
3122          */
3123         prealloc_protection_domains();
3124
3125         iommu_detected = 1;
3126         swiotlb = 0;
3127
3128         /* Make the driver finally visible to the drivers */
3129         unhandled = device_dma_ops_init();
3130         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3131                 /* There are unhandled devices - initialize swiotlb for them */
3132                 swiotlb = 1;
3133         }
3134
3135         amd_iommu_stats_init();
3136
3137         if (amd_iommu_unmap_flush)
3138                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3139         else
3140                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3141
3142         return 0;
3143
3144 free_domains:
3145
3146         for_each_iommu(iommu) {
3147                 if (iommu->default_dom)
3148                         dma_ops_domain_free(iommu->default_dom);
3149         }
3150
3151         return ret;
3152 }
3153
3154 /*****************************************************************************
3155  *
3156  * The following functions belong to the exported interface of AMD IOMMU
3157  *
3158  * This interface allows access to lower level functions of the IOMMU
3159  * like protection domain handling and assignement of devices to domains
3160  * which is not possible with the dma_ops interface.
3161  *
3162  *****************************************************************************/
3163
3164 static void cleanup_domain(struct protection_domain *domain)
3165 {
3166         struct iommu_dev_data *dev_data, *next;
3167         unsigned long flags;
3168
3169         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3170
3171         list_for_each_entry_safe(dev_data, next, &domain->dev_list, list) {
3172                 __detach_device(dev_data);
3173                 atomic_set(&dev_data->bind, 0);
3174         }
3175
3176         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3177 }
3178
3179 static void protection_domain_free(struct protection_domain *domain)
3180 {
3181         if (!domain)
3182                 return;
3183
3184         del_domain_from_list(domain);
3185
3186         if (domain->id)
3187                 domain_id_free(domain->id);
3188
3189         kfree(domain);
3190 }
3191
3192 static struct protection_domain *protection_domain_alloc(void)
3193 {
3194         struct protection_domain *domain;
3195
3196         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3197         if (!domain)
3198                 return NULL;
3199
3200         spin_lock_init(&domain->lock);
3201         mutex_init(&domain->api_lock);
3202         domain->id = domain_id_alloc();
3203         if (!domain->id)
3204                 goto out_err;
3205         INIT_LIST_HEAD(&domain->dev_list);
3206
3207         add_domain_to_list(domain);
3208
3209         return domain;
3210
3211 out_err:
3212         kfree(domain);
3213
3214         return NULL;
3215 }
3216
3217 static int __init alloc_passthrough_domain(void)
3218 {
3219         if (pt_domain != NULL)
3220                 return 0;
3221
3222         /* allocate passthrough domain */
3223         pt_domain = protection_domain_alloc();
3224         if (!pt_domain)
3225                 return -ENOMEM;
3226
3227         pt_domain->mode = PAGE_MODE_NONE;
3228
3229         return 0;
3230 }
3231 static int amd_iommu_domain_init(struct iommu_domain *dom)
3232 {
3233         struct protection_domain *domain;
3234
3235         domain = protection_domain_alloc();
3236         if (!domain)
3237                 goto out_free;
3238
3239         domain->mode    = PAGE_MODE_3_LEVEL;
3240         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3241         if (!domain->pt_root)
3242                 goto out_free;
3243
3244         domain->iommu_domain = dom;
3245
3246         dom->priv = domain;
3247
3248         dom->geometry.aperture_start = 0;
3249         dom->geometry.aperture_end   = ~0ULL;
3250         dom->geometry.force_aperture = true;
3251
3252         return 0;
3253
3254 out_free:
3255         protection_domain_free(domain);
3256
3257         return -ENOMEM;
3258 }
3259
3260 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3261 {
3262         struct protection_domain *domain = dom->priv;
3263
3264         if (!domain)
3265                 return;
3266
3267         if (domain->dev_cnt > 0)
3268                 cleanup_domain(domain);
3269
3270         BUG_ON(domain->dev_cnt != 0);
3271
3272         if (domain->mode != PAGE_MODE_NONE)
3273                 free_pagetable(domain);
3274
3275         if (domain->flags & PD_IOMMUV2_MASK)
3276                 free_gcr3_table(domain);
3277
3278         protection_domain_free(domain);
3279
3280         dom->priv = NULL;
3281 }
3282
3283 static void amd_iommu_detach_device(struct iommu_domain *dom,
3284                                     struct device *dev)
3285 {
3286         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3287         struct amd_iommu *iommu;
3288         u16 devid;
3289
3290         if (!check_device(dev))
3291                 return;
3292
3293         devid = get_device_id(dev);
3294
3295         if (dev_data->domain != NULL)
3296                 detach_device(dev);
3297
3298         iommu = amd_iommu_rlookup_table[devid];
3299         if (!iommu)
3300                 return;
3301
3302         iommu_completion_wait(iommu);
3303 }
3304
3305 static int amd_iommu_attach_device(struct iommu_domain *dom,
3306                                    struct device *dev)
3307 {
3308         struct protection_domain *domain = dom->priv;
3309         struct iommu_dev_data *dev_data;
3310         struct amd_iommu *iommu;
3311         int ret;
3312
3313         if (!check_device(dev))
3314                 return -EINVAL;
3315
3316         dev_data = dev->archdata.iommu;
3317
3318         iommu = amd_iommu_rlookup_table[dev_data->devid];
3319         if (!iommu)
3320                 return -EINVAL;
3321
3322         if (dev_data->domain)
3323                 detach_device(dev);
3324
3325         ret = attach_device(dev, domain);
3326
3327         iommu_completion_wait(iommu);
3328
3329         return ret;
3330 }
3331
3332 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3333                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3334 {
3335         struct protection_domain *domain = dom->priv;
3336         int prot = 0;
3337         int ret;
3338
3339         if (domain->mode == PAGE_MODE_NONE)
3340                 return -EINVAL;
3341
3342         if (iommu_prot & IOMMU_READ)
3343                 prot |= IOMMU_PROT_IR;
3344         if (iommu_prot & IOMMU_WRITE)
3345                 prot |= IOMMU_PROT_IW;
3346
3347         mutex_lock(&domain->api_lock);
3348         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3349         mutex_unlock(&domain->api_lock);
3350
3351         return ret;
3352 }
3353
3354 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3355                            size_t page_size)
3356 {
3357         struct protection_domain *domain = dom->priv;
3358         size_t unmap_size;
3359
3360         if (domain->mode == PAGE_MODE_NONE)
3361                 return -EINVAL;
3362
3363         mutex_lock(&domain->api_lock);
3364         unmap_size = iommu_unmap_page(domain, iova, page_size);
3365         mutex_unlock(&domain->api_lock);
3366
3367         domain_flush_tlb_pde(domain);
3368
3369         return unmap_size;
3370 }
3371
3372 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3373                                           unsigned long iova)
3374 {
3375         struct protection_domain *domain = dom->priv;
3376         unsigned long offset_mask;
3377         phys_addr_t paddr;
3378         u64 *pte, __pte;
3379
3380         if (domain->mode == PAGE_MODE_NONE)
3381                 return iova;
3382
3383         pte = fetch_pte(domain, iova);
3384
3385         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3386                 return 0;
3387
3388         if (PM_PTE_LEVEL(*pte) == 0)
3389                 offset_mask = PAGE_SIZE - 1;
3390         else
3391                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3392
3393         __pte = *pte & PM_ADDR_MASK;
3394         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3395
3396         return paddr;
3397 }
3398
3399 static int amd_iommu_domain_has_cap(struct iommu_domain *domain,
3400                                     unsigned long cap)
3401 {
3402         switch (cap) {
3403         case IOMMU_CAP_CACHE_COHERENCY:
3404                 return 1;
3405         case IOMMU_CAP_INTR_REMAP:
3406                 return irq_remapping_enabled;
3407         }
3408
3409         return 0;
3410 }
3411
3412 static struct iommu_ops amd_iommu_ops = {
3413         .domain_init = amd_iommu_domain_init,
3414         .domain_destroy = amd_iommu_domain_destroy,
3415         .attach_dev = amd_iommu_attach_device,
3416         .detach_dev = amd_iommu_detach_device,
3417         .map = amd_iommu_map,
3418         .unmap = amd_iommu_unmap,
3419         .iova_to_phys = amd_iommu_iova_to_phys,
3420         .domain_has_cap = amd_iommu_domain_has_cap,
3421         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3422 };
3423
3424 /*****************************************************************************
3425  *
3426  * The next functions do a basic initialization of IOMMU for pass through
3427  * mode
3428  *
3429  * In passthrough mode the IOMMU is initialized and enabled but not used for
3430  * DMA-API translation.
3431  *
3432  *****************************************************************************/
3433
3434 int __init amd_iommu_init_passthrough(void)
3435 {
3436         struct iommu_dev_data *dev_data;
3437         struct pci_dev *dev = NULL;
3438         struct amd_iommu *iommu;
3439         u16 devid;
3440         int ret;
3441
3442         ret = alloc_passthrough_domain();
3443         if (ret)
3444                 return ret;
3445
3446         for_each_pci_dev(dev) {
3447                 if (!check_device(&dev->dev))
3448                         continue;
3449
3450                 dev_data = get_dev_data(&dev->dev);
3451                 dev_data->passthrough = true;
3452
3453                 devid = get_device_id(&dev->dev);
3454
3455                 iommu = amd_iommu_rlookup_table[devid];
3456                 if (!iommu)
3457                         continue;
3458
3459                 attach_device(&dev->dev, pt_domain);
3460         }
3461
3462         amd_iommu_stats_init();
3463
3464         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3465
3466         return 0;
3467 }
3468
3469 /* IOMMUv2 specific functions */
3470 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3471 {
3472         return atomic_notifier_chain_register(&ppr_notifier, nb);
3473 }
3474 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3475
3476 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3477 {
3478         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3479 }
3480 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3481
3482 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3483 {
3484         struct protection_domain *domain = dom->priv;
3485         unsigned long flags;
3486
3487         spin_lock_irqsave(&domain->lock, flags);
3488
3489         /* Update data structure */
3490         domain->mode    = PAGE_MODE_NONE;
3491         domain->updated = true;
3492
3493         /* Make changes visible to IOMMUs */
3494         update_domain(domain);
3495
3496         /* Page-table is not visible to IOMMU anymore, so free it */
3497         free_pagetable(domain);
3498
3499         spin_unlock_irqrestore(&domain->lock, flags);
3500 }
3501 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3502
3503 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3504 {
3505         struct protection_domain *domain = dom->priv;
3506         unsigned long flags;
3507         int levels, ret;
3508
3509         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3510                 return -EINVAL;
3511
3512         /* Number of GCR3 table levels required */
3513         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3514                 levels += 1;
3515
3516         if (levels > amd_iommu_max_glx_val)
3517                 return -EINVAL;
3518
3519         spin_lock_irqsave(&domain->lock, flags);
3520
3521         /*
3522          * Save us all sanity checks whether devices already in the
3523          * domain support IOMMUv2. Just force that the domain has no
3524          * devices attached when it is switched into IOMMUv2 mode.
3525          */
3526         ret = -EBUSY;
3527         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3528                 goto out;
3529
3530         ret = -ENOMEM;
3531         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3532         if (domain->gcr3_tbl == NULL)
3533                 goto out;
3534
3535         domain->glx      = levels;
3536         domain->flags   |= PD_IOMMUV2_MASK;
3537         domain->updated  = true;
3538
3539         update_domain(domain);
3540
3541         ret = 0;
3542
3543 out:
3544         spin_unlock_irqrestore(&domain->lock, flags);
3545
3546         return ret;
3547 }
3548 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3549
3550 static int __flush_pasid(struct protection_domain *domain, int pasid,
3551                          u64 address, bool size)
3552 {
3553         struct iommu_dev_data *dev_data;
3554         struct iommu_cmd cmd;
3555         int i, ret;
3556
3557         if (!(domain->flags & PD_IOMMUV2_MASK))
3558                 return -EINVAL;
3559
3560         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3561
3562         /*
3563          * IOMMU TLB needs to be flushed before Device TLB to
3564          * prevent device TLB refill from IOMMU TLB
3565          */
3566         for (i = 0; i < amd_iommus_present; ++i) {
3567                 if (domain->dev_iommu[i] == 0)
3568                         continue;
3569
3570                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3571                 if (ret != 0)
3572                         goto out;
3573         }
3574
3575         /* Wait until IOMMU TLB flushes are complete */
3576         domain_flush_complete(domain);
3577
3578         /* Now flush device TLBs */
3579         list_for_each_entry(dev_data, &domain->dev_list, list) {
3580                 struct amd_iommu *iommu;
3581                 int qdep;
3582
3583                 BUG_ON(!dev_data->ats.enabled);
3584
3585                 qdep  = dev_data->ats.qdep;
3586                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3587
3588                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3589                                       qdep, address, size);
3590
3591                 ret = iommu_queue_command(iommu, &cmd);
3592                 if (ret != 0)
3593                         goto out;
3594         }
3595
3596         /* Wait until all device TLBs are flushed */
3597         domain_flush_complete(domain);
3598
3599         ret = 0;
3600
3601 out:
3602
3603         return ret;
3604 }
3605
3606 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3607                                   u64 address)
3608 {
3609         INC_STATS_COUNTER(invalidate_iotlb);
3610
3611         return __flush_pasid(domain, pasid, address, false);
3612 }
3613
3614 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3615                          u64 address)
3616 {
3617         struct protection_domain *domain = dom->priv;
3618         unsigned long flags;
3619         int ret;
3620
3621         spin_lock_irqsave(&domain->lock, flags);
3622         ret = __amd_iommu_flush_page(domain, pasid, address);
3623         spin_unlock_irqrestore(&domain->lock, flags);
3624
3625         return ret;
3626 }
3627 EXPORT_SYMBOL(amd_iommu_flush_page);
3628
3629 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3630 {
3631         INC_STATS_COUNTER(invalidate_iotlb_all);
3632
3633         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3634                              true);
3635 }
3636
3637 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3638 {
3639         struct protection_domain *domain = dom->priv;
3640         unsigned long flags;
3641         int ret;
3642
3643         spin_lock_irqsave(&domain->lock, flags);
3644         ret = __amd_iommu_flush_tlb(domain, pasid);
3645         spin_unlock_irqrestore(&domain->lock, flags);
3646
3647         return ret;
3648 }
3649 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3650
3651 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3652 {
3653         int index;
3654         u64 *pte;
3655
3656         while (true) {
3657
3658                 index = (pasid >> (9 * level)) & 0x1ff;
3659                 pte   = &root[index];
3660
3661                 if (level == 0)
3662                         break;
3663
3664                 if (!(*pte & GCR3_VALID)) {
3665                         if (!alloc)
3666                                 return NULL;
3667
3668                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3669                         if (root == NULL)
3670                                 return NULL;
3671
3672                         *pte = __pa(root) | GCR3_VALID;
3673                 }
3674
3675                 root = __va(*pte & PAGE_MASK);
3676
3677                 level -= 1;
3678         }
3679
3680         return pte;
3681 }
3682
3683 static int __set_gcr3(struct protection_domain *domain, int pasid,
3684                       unsigned long cr3)
3685 {
3686         u64 *pte;
3687
3688         if (domain->mode != PAGE_MODE_NONE)
3689                 return -EINVAL;
3690
3691         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3692         if (pte == NULL)
3693                 return -ENOMEM;
3694
3695         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3696
3697         return __amd_iommu_flush_tlb(domain, pasid);
3698 }
3699
3700 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3701 {
3702         u64 *pte;
3703
3704         if (domain->mode != PAGE_MODE_NONE)
3705                 return -EINVAL;
3706
3707         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3708         if (pte == NULL)
3709                 return 0;
3710
3711         *pte = 0;
3712
3713         return __amd_iommu_flush_tlb(domain, pasid);
3714 }
3715
3716 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3717                               unsigned long cr3)
3718 {
3719         struct protection_domain *domain = dom->priv;
3720         unsigned long flags;
3721         int ret;
3722
3723         spin_lock_irqsave(&domain->lock, flags);
3724         ret = __set_gcr3(domain, pasid, cr3);
3725         spin_unlock_irqrestore(&domain->lock, flags);
3726
3727         return ret;
3728 }
3729 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3730
3731 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3732 {
3733         struct protection_domain *domain = dom->priv;
3734         unsigned long flags;
3735         int ret;
3736
3737         spin_lock_irqsave(&domain->lock, flags);
3738         ret = __clear_gcr3(domain, pasid);
3739         spin_unlock_irqrestore(&domain->lock, flags);
3740
3741         return ret;
3742 }
3743 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3744
3745 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3746                            int status, int tag)
3747 {
3748         struct iommu_dev_data *dev_data;
3749         struct amd_iommu *iommu;
3750         struct iommu_cmd cmd;
3751
3752         INC_STATS_COUNTER(complete_ppr);
3753
3754         dev_data = get_dev_data(&pdev->dev);
3755         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3756
3757         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3758                            tag, dev_data->pri_tlp);
3759
3760         return iommu_queue_command(iommu, &cmd);
3761 }
3762 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3763
3764 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3765 {
3766         struct protection_domain *domain;
3767
3768         domain = get_domain(&pdev->dev);
3769         if (IS_ERR(domain))
3770                 return NULL;
3771
3772         /* Only return IOMMUv2 domains */
3773         if (!(domain->flags & PD_IOMMUV2_MASK))
3774                 return NULL;
3775
3776         return domain->iommu_domain;
3777 }
3778 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3779
3780 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3781 {
3782         struct iommu_dev_data *dev_data;
3783
3784         if (!amd_iommu_v2_supported())
3785                 return;
3786
3787         dev_data = get_dev_data(&pdev->dev);
3788         dev_data->errata |= (1 << erratum);
3789 }
3790 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3791
3792 int amd_iommu_device_info(struct pci_dev *pdev,
3793                           struct amd_iommu_device_info *info)
3794 {
3795         int max_pasids;
3796         int pos;
3797
3798         if (pdev == NULL || info == NULL)
3799                 return -EINVAL;
3800
3801         if (!amd_iommu_v2_supported())
3802                 return -EINVAL;
3803
3804         memset(info, 0, sizeof(*info));
3805
3806         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3807         if (pos)
3808                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3809
3810         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3811         if (pos)
3812                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3813
3814         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3815         if (pos) {
3816                 int features;
3817
3818                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3819                 max_pasids = min(max_pasids, (1 << 20));
3820
3821                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3822                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3823
3824                 features = pci_pasid_features(pdev);
3825                 if (features & PCI_PASID_CAP_EXEC)
3826                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3827                 if (features & PCI_PASID_CAP_PRIV)
3828                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3829         }
3830
3831         return 0;
3832 }
3833 EXPORT_SYMBOL(amd_iommu_device_info);
3834
3835 #ifdef CONFIG_IRQ_REMAP
3836
3837 /*****************************************************************************
3838  *
3839  * Interrupt Remapping Implementation
3840  *
3841  *****************************************************************************/
3842
3843 union irte {
3844         u32 val;
3845         struct {
3846                 u32 valid       : 1,
3847                     no_fault    : 1,
3848                     int_type    : 3,
3849                     rq_eoi      : 1,
3850                     dm          : 1,
3851                     rsvd_1      : 1,
3852                     destination : 8,
3853                     vector      : 8,
3854                     rsvd_2      : 8;
3855         } fields;
3856 };
3857
3858 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3859 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3860 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3861 #define DTE_IRQ_REMAP_ENABLE    1ULL
3862
3863 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3864 {
3865         u64 dte;
3866
3867         dte     = amd_iommu_dev_table[devid].data[2];
3868         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3869         dte     |= virt_to_phys(table->table);
3870         dte     |= DTE_IRQ_REMAP_INTCTL;
3871         dte     |= DTE_IRQ_TABLE_LEN;
3872         dte     |= DTE_IRQ_REMAP_ENABLE;
3873
3874         amd_iommu_dev_table[devid].data[2] = dte;
3875 }
3876
3877 #define IRTE_ALLOCATED (~1U)
3878
3879 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3880 {
3881         struct irq_remap_table *table = NULL;
3882         struct amd_iommu *iommu;
3883         unsigned long flags;
3884         u16 alias;
3885
3886         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3887
3888         iommu = amd_iommu_rlookup_table[devid];
3889         if (!iommu)
3890                 goto out_unlock;
3891
3892         table = irq_lookup_table[devid];
3893         if (table)
3894                 goto out;
3895
3896         alias = amd_iommu_alias_table[devid];
3897         table = irq_lookup_table[alias];
3898         if (table) {
3899                 irq_lookup_table[devid] = table;
3900                 set_dte_irq_entry(devid, table);
3901                 iommu_flush_dte(iommu, devid);
3902                 goto out;
3903         }
3904
3905         /* Nothing there yet, allocate new irq remapping table */
3906         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3907         if (!table)
3908                 goto out;
3909
3910         if (ioapic)
3911                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3912                 table->min_index = 32;
3913
3914         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3915         if (!table->table) {
3916                 kfree(table);
3917                 table = NULL;
3918                 goto out;
3919         }
3920
3921         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3922
3923         if (ioapic) {
3924                 int i;
3925
3926                 for (i = 0; i < 32; ++i)
3927                         table->table[i] = IRTE_ALLOCATED;
3928         }
3929
3930         irq_lookup_table[devid] = table;
3931         set_dte_irq_entry(devid, table);
3932         iommu_flush_dte(iommu, devid);
3933         if (devid != alias) {
3934                 irq_lookup_table[alias] = table;
3935                 set_dte_irq_entry(devid, table);
3936                 iommu_flush_dte(iommu, alias);
3937         }
3938
3939 out:
3940         iommu_completion_wait(iommu);
3941
3942 out_unlock:
3943         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3944
3945         return table;
3946 }
3947
3948 static int alloc_irq_index(struct irq_cfg *cfg, u16 devid, int count)
3949 {
3950         struct irq_remap_table *table;
3951         unsigned long flags;
3952         int index, c;
3953
3954         table = get_irq_table(devid, false);
3955         if (!table)
3956                 return -ENODEV;
3957
3958         spin_lock_irqsave(&table->lock, flags);
3959
3960         /* Scan table for free entries */
3961         for (c = 0, index = table->min_index;
3962              index < MAX_IRQS_PER_TABLE;
3963              ++index) {
3964                 if (table->table[index] == 0)
3965                         c += 1;
3966                 else
3967                         c = 0;
3968
3969                 if (c == count) {
3970                         struct irq_2_iommu *irte_info;
3971
3972                         for (; c != 0; --c)
3973                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3974
3975                         index -= count - 1;
3976
3977                         irte_info             = &cfg->irq_2_iommu;
3978                         irte_info->sub_handle = devid;
3979                         irte_info->irte_index = index;
3980                         irte_info->iommu      = (void *)cfg;
3981
3982                         goto out;
3983                 }
3984         }
3985
3986         index = -ENOSPC;
3987
3988 out:
3989         spin_unlock_irqrestore(&table->lock, flags);
3990
3991         return index;
3992 }
3993
3994 static int get_irte(u16 devid, int index, union irte *irte)
3995 {
3996         struct irq_remap_table *table;
3997         unsigned long flags;
3998
3999         table = get_irq_table(devid, false);
4000         if (!table)
4001                 return -ENOMEM;
4002
4003         spin_lock_irqsave(&table->lock, flags);
4004         irte->val = table->table[index];
4005         spin_unlock_irqrestore(&table->lock, flags);
4006
4007         return 0;
4008 }
4009
4010 static int modify_irte(u16 devid, int index, union irte irte)
4011 {
4012         struct irq_remap_table *table;
4013         struct amd_iommu *iommu;
4014         unsigned long flags;
4015
4016         iommu = amd_iommu_rlookup_table[devid];
4017         if (iommu == NULL)
4018                 return -EINVAL;
4019
4020         table = get_irq_table(devid, false);
4021         if (!table)
4022                 return -ENOMEM;
4023
4024         spin_lock_irqsave(&table->lock, flags);
4025         table->table[index] = irte.val;
4026         spin_unlock_irqrestore(&table->lock, flags);
4027
4028         iommu_flush_irt(iommu, devid);
4029         iommu_completion_wait(iommu);
4030
4031         return 0;
4032 }
4033
4034 static void free_irte(u16 devid, int index)
4035 {
4036         struct irq_remap_table *table;
4037         struct amd_iommu *iommu;
4038         unsigned long flags;
4039
4040         iommu = amd_iommu_rlookup_table[devid];
4041         if (iommu == NULL)
4042                 return;
4043
4044         table = get_irq_table(devid, false);
4045         if (!table)
4046                 return;
4047
4048         spin_lock_irqsave(&table->lock, flags);
4049         table->table[index] = 0;
4050         spin_unlock_irqrestore(&table->lock, flags);
4051
4052         iommu_flush_irt(iommu, devid);
4053         iommu_completion_wait(iommu);
4054 }
4055
4056 static int setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
4057                               unsigned int destination, int vector,
4058                               struct io_apic_irq_attr *attr)
4059 {
4060         struct irq_remap_table *table;
4061         struct irq_2_iommu *irte_info;
4062         struct irq_cfg *cfg;
4063         union irte irte;
4064         int ioapic_id;
4065         int index;
4066         int devid;
4067         int ret;
4068
4069         cfg = irq_get_chip_data(irq);
4070         if (!cfg)
4071                 return -EINVAL;
4072
4073         irte_info = &cfg->irq_2_iommu;
4074         ioapic_id = mpc_ioapic_id(attr->ioapic);
4075         devid     = get_ioapic_devid(ioapic_id);
4076
4077         if (devid < 0)
4078                 return devid;
4079
4080         table = get_irq_table(devid, true);
4081         if (table == NULL)
4082                 return -ENOMEM;
4083
4084         index = attr->ioapic_pin;
4085
4086         /* Setup IRQ remapping info */
4087         irte_info->sub_handle = devid;
4088         irte_info->irte_index = index;
4089         irte_info->iommu      = (void *)cfg;
4090
4091         /* Setup IRTE for IOMMU */
4092         irte.val                = 0;
4093         irte.fields.vector      = vector;
4094         irte.fields.int_type    = apic->irq_delivery_mode;
4095         irte.fields.destination = destination;
4096         irte.fields.dm          = apic->irq_dest_mode;
4097         irte.fields.valid       = 1;
4098
4099         ret = modify_irte(devid, index, irte);
4100         if (ret)
4101                 return ret;
4102
4103         /* Setup IOAPIC entry */
4104         memset(entry, 0, sizeof(*entry));
4105
4106         entry->vector        = index;
4107         entry->mask          = 0;
4108         entry->trigger       = attr->trigger;
4109         entry->polarity      = attr->polarity;
4110
4111         /*
4112          * Mask level triggered irqs.
4113          */
4114         if (attr->trigger)
4115                 entry->mask = 1;
4116
4117         return 0;
4118 }
4119
4120 static int set_affinity(struct irq_data *data, const struct cpumask *mask,
4121                         bool force)
4122 {
4123         struct irq_2_iommu *irte_info;
4124         unsigned int dest, irq;
4125         struct irq_cfg *cfg;
4126         union irte irte;
4127         int err;
4128
4129         if (!config_enabled(CONFIG_SMP))
4130                 return -1;
4131
4132         cfg       = data->chip_data;
4133         irq       = data->irq;
4134         irte_info = &cfg->irq_2_iommu;
4135
4136         if (!cpumask_intersects(mask, cpu_online_mask))
4137                 return -EINVAL;
4138
4139         if (get_irte(irte_info->sub_handle, irte_info->irte_index, &irte))
4140                 return -EBUSY;
4141
4142         if (assign_irq_vector(irq, cfg, mask))
4143                 return -EBUSY;
4144
4145         err = apic->cpu_mask_to_apicid_and(cfg->domain, mask, &dest);
4146         if (err) {
4147                 if (assign_irq_vector(irq, cfg, data->affinity))
4148                         pr_err("AMD-Vi: Failed to recover vector for irq %d\n", irq);
4149                 return err;
4150         }
4151
4152         irte.fields.vector      = cfg->vector;
4153         irte.fields.destination = dest;
4154
4155         modify_irte(irte_info->sub_handle, irte_info->irte_index, irte);
4156
4157         if (cfg->move_in_progress)
4158                 send_cleanup_vector(cfg);
4159
4160         cpumask_copy(data->affinity, mask);
4161
4162         return 0;
4163 }
4164
4165 static int free_irq(int irq)
4166 {
4167         struct irq_2_iommu *irte_info;
4168         struct irq_cfg *cfg;
4169
4170         cfg = irq_get_chip_data(irq);
4171         if (!cfg)
4172                 return -EINVAL;
4173
4174         irte_info = &cfg->irq_2_iommu;
4175
4176         free_irte(irte_info->sub_handle, irte_info->irte_index);
4177
4178         return 0;
4179 }
4180
4181 static void compose_msi_msg(struct pci_dev *pdev,
4182                             unsigned int irq, unsigned int dest,
4183                             struct msi_msg *msg, u8 hpet_id)
4184 {
4185         struct irq_2_iommu *irte_info;
4186         struct irq_cfg *cfg;
4187         union irte irte;
4188
4189         cfg = irq_get_chip_data(irq);
4190         if (!cfg)
4191                 return;
4192
4193         irte_info = &cfg->irq_2_iommu;
4194
4195         irte.val                = 0;
4196         irte.fields.vector      = cfg->vector;
4197         irte.fields.int_type    = apic->irq_delivery_mode;
4198         irte.fields.destination = dest;
4199         irte.fields.dm          = apic->irq_dest_mode;
4200         irte.fields.valid       = 1;
4201
4202         modify_irte(irte_info->sub_handle, irte_info->irte_index, irte);
4203
4204         msg->address_hi = MSI_ADDR_BASE_HI;
4205         msg->address_lo = MSI_ADDR_BASE_LO;
4206         msg->data       = irte_info->irte_index;
4207 }
4208
4209 static int msi_alloc_irq(struct pci_dev *pdev, int irq, int nvec)
4210 {
4211         struct irq_cfg *cfg;
4212         int index;
4213         u16 devid;
4214
4215         if (!pdev)
4216                 return -EINVAL;
4217
4218         cfg = irq_get_chip_data(irq);
4219         if (!cfg)
4220                 return -EINVAL;
4221
4222         devid = get_device_id(&pdev->dev);
4223         index = alloc_irq_index(cfg, devid, nvec);
4224
4225         return index < 0 ? MAX_IRQS_PER_TABLE : index;
4226 }
4227
4228 static int msi_setup_irq(struct pci_dev *pdev, unsigned int irq,
4229                          int index, int offset)
4230 {
4231         struct irq_2_iommu *irte_info;
4232         struct irq_cfg *cfg;
4233         u16 devid;
4234
4235         if (!pdev)
4236                 return -EINVAL;
4237
4238         cfg = irq_get_chip_data(irq);
4239         if (!cfg)
4240                 return -EINVAL;
4241
4242         if (index >= MAX_IRQS_PER_TABLE)
4243                 return 0;
4244
4245         devid           = get_device_id(&pdev->dev);
4246         irte_info       = &cfg->irq_2_iommu;
4247
4248         irte_info->sub_handle = devid;
4249         irte_info->irte_index = index + offset;
4250         irte_info->iommu      = (void *)cfg;
4251
4252         return 0;
4253 }
4254
4255 static int setup_hpet_msi(unsigned int irq, unsigned int id)
4256 {
4257         struct irq_2_iommu *irte_info;
4258         struct irq_cfg *cfg;
4259         int index, devid;
4260
4261         cfg = irq_get_chip_data(irq);
4262         if (!cfg)
4263                 return -EINVAL;
4264
4265         irte_info = &cfg->irq_2_iommu;
4266         devid     = get_hpet_devid(id);
4267         if (devid < 0)
4268                 return devid;
4269
4270         index = alloc_irq_index(cfg, devid, 1);
4271         if (index < 0)
4272                 return index;
4273
4274         irte_info->sub_handle = devid;
4275         irte_info->irte_index = index;
4276         irte_info->iommu      = (void *)cfg;
4277
4278         return 0;
4279 }
4280
4281 struct irq_remap_ops amd_iommu_irq_ops = {
4282         .supported              = amd_iommu_supported,
4283         .prepare                = amd_iommu_prepare,
4284         .enable                 = amd_iommu_enable,
4285         .disable                = amd_iommu_disable,
4286         .reenable               = amd_iommu_reenable,
4287         .enable_faulting        = amd_iommu_enable_faulting,
4288         .setup_ioapic_entry     = setup_ioapic_entry,
4289         .set_affinity           = set_affinity,
4290         .free_irq               = free_irq,
4291         .compose_msi_msg        = compose_msi_msg,
4292         .msi_alloc_irq          = msi_alloc_irq,
4293         .msi_setup_irq          = msi_setup_irq,
4294         .setup_hpet_msi         = setup_hpet_msi,
4295 };
4296 #endif