drivers/i2c/busses/i2c-designware-core.c

   1 /*
   2  * Synopsys DesignWare I2C adapter driver (master only).
   3  *
   4  * Based on the TI DAVINCI I2C adapter driver.
   5  *
   6  * Copyright (C) 2006 Texas Instruments.
   7  * Copyright (C) 2007 MontaVista Software Inc.
   8  * Copyright (C) 2009 Provigent Ltd.
   9  *
  10  * ----------------------------------------------------------------------------
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  * ----------------------------------------------------------------------------
  26  *
  27  */
  28 #include <linux/export.h>
  29 #include <linux/clk.h>
  30 #include <linux/errno.h>
  31 #include <linux/err.h>
  32 #include <linux/i2c.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/io.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/delay.h>
  37 #include "i2c-designware-core.h"
  38
  39 /*
  40  * Registers offset
  41  */
  42 #define DW_IC_CON               0x0
  43 #define DW_IC_TAR               0x4
  44 #define DW_IC_DATA_CMD          0x10
  45 #define DW_IC_SS_SCL_HCNT       0x14
  46 #define DW_IC_SS_SCL_LCNT       0x18
  47 #define DW_IC_FS_SCL_HCNT       0x1c
  48 #define DW_IC_FS_SCL_LCNT       0x20
  49 #define DW_IC_INTR_STAT         0x2c
  50 #define DW_IC_INTR_MASK         0x30
  51 #define DW_IC_RAW_INTR_STAT     0x34
  52 #define DW_IC_RX_TL             0x38
  53 #define DW_IC_TX_TL             0x3c
  54 #define DW_IC_CLR_INTR          0x40
  55 #define DW_IC_CLR_RX_UNDER      0x44
  56 #define DW_IC_CLR_RX_OVER       0x48
  57 #define DW_IC_CLR_TX_OVER       0x4c
  58 #define DW_IC_CLR_RD_REQ        0x50
  59 #define DW_IC_CLR_TX_ABRT       0x54
  60 #define DW_IC_CLR_RX_DONE       0x58
  61 #define DW_IC_CLR_ACTIVITY      0x5c
  62 #define DW_IC_CLR_STOP_DET      0x60
  63 #define DW_IC_CLR_START_DET     0x64
  64 #define DW_IC_CLR_GEN_CALL      0x68
  65 #define DW_IC_ENABLE            0x6c
  66 #define DW_IC_STATUS            0x70
  67 #define DW_IC_TXFLR             0x74
  68 #define DW_IC_RXFLR             0x78
  69 #define DW_IC_TX_ABRT_SOURCE    0x80
  70 #define DW_IC_COMP_PARAM_1      0xf4
  71 #define DW_IC_COMP_TYPE         0xfc
  72 #define DW_IC_COMP_TYPE_VALUE   0x44570140
  73
  74 #define DW_IC_INTR_RX_UNDER     0x001
  75 #define DW_IC_INTR_RX_OVER      0x002
  76 #define DW_IC_INTR_RX_FULL      0x004
  77 #define DW_IC_INTR_TX_OVER      0x008
  78 #define DW_IC_INTR_TX_EMPTY     0x010
  79 #define DW_IC_INTR_RD_REQ       0x020
  80 #define DW_IC_INTR_TX_ABRT      0x040
  81 #define DW_IC_INTR_RX_DONE      0x080
  82 #define DW_IC_INTR_ACTIVITY     0x100
  83 #define DW_IC_INTR_STOP_DET     0x200
  84 #define DW_IC_INTR_START_DET    0x400
  85 #define DW_IC_INTR_GEN_CALL     0x800
  86
  87 #define DW_IC_INTR_DEFAULT_MASK         (DW_IC_INTR_RX_FULL | \
  88                                          DW_IC_INTR_TX_EMPTY | \
  89                                          DW_IC_INTR_TX_ABRT | \
  90                                          DW_IC_INTR_STOP_DET)
  91
  92 #define DW_IC_STATUS_ACTIVITY   0x1
  93
  94 #define DW_IC_ERR_TX_ABRT       0x1
  95
  96 /*
  97  * status codes
  98  */
  99 #define STATUS_IDLE                     0x0
 100 #define STATUS_WRITE_IN_PROGRESS        0x1
 101 #define STATUS_READ_IN_PROGRESS         0x2
 102
 103 #define TIMEOUT                 20 /* ms */
 104
 105 /*
 106  * hardware abort codes from the DW_IC_TX_ABRT_SOURCE register
 107  *
 108  * only expected abort codes are listed here
 109  * refer to the datasheet for the full list
 110  */
 111 #define ABRT_7B_ADDR_NOACK      0
 112 #define ABRT_10ADDR1_NOACK      1
 113 #define ABRT_10ADDR2_NOACK      2
 114 #define ABRT_TXDATA_NOACK       3
 115 #define ABRT_GCALL_NOACK        4
 116 #define ABRT_GCALL_READ         5
 117 #define ABRT_SBYTE_ACKDET       7
 118 #define ABRT_SBYTE_NORSTRT      9
 119 #define ABRT_10B_RD_NORSTRT     10
 120 #define ABRT_MASTER_DIS         11
 121 #define ARB_LOST                12
 122
 123 #define DW_IC_TX_ABRT_7B_ADDR_NOACK     (1UL << ABRT_7B_ADDR_NOACK)
 124 #define DW_IC_TX_ABRT_10ADDR1_NOACK     (1UL << ABRT_10ADDR1_NOACK)
 125 #define DW_IC_TX_ABRT_10ADDR2_NOACK     (1UL << ABRT_10ADDR2_NOACK)
 126 #define DW_IC_TX_ABRT_TXDATA_NOACK      (1UL << ABRT_TXDATA_NOACK)
 127 #define DW_IC_TX_ABRT_GCALL_NOACK       (1UL << ABRT_GCALL_NOACK)
 128 #define DW_IC_TX_ABRT_GCALL_READ        (1UL << ABRT_GCALL_READ)
 129 #define DW_IC_TX_ABRT_SBYTE_ACKDET      (1UL << ABRT_SBYTE_ACKDET)
 130 #define DW_IC_TX_ABRT_SBYTE_NORSTRT     (1UL << ABRT_SBYTE_NORSTRT)
 131 #define DW_IC_TX_ABRT_10B_RD_NORSTRT    (1UL << ABRT_10B_RD_NORSTRT)
 132 #define DW_IC_TX_ABRT_MASTER_DIS        (1UL << ABRT_MASTER_DIS)
 133 #define DW_IC_TX_ARB_LOST               (1UL << ARB_LOST)
 134
 135 #define DW_IC_TX_ABRT_NOACK             (DW_IC_TX_ABRT_7B_ADDR_NOACK | \
 136                                          DW_IC_TX_ABRT_10ADDR1_NOACK | \
 137                                          DW_IC_TX_ABRT_10ADDR2_NOACK | \
 138                                          DW_IC_TX_ABRT_TXDATA_NOACK | \
 139                                          DW_IC_TX_ABRT_GCALL_NOACK)
 140
 141 static char *abort_sources[] = {
 142         [ABRT_7B_ADDR_NOACK] =
 143                 "slave address not acknowledged (7bit mode)",
 144         [ABRT_10ADDR1_NOACK] =
 145                 "first address byte not acknowledged (10bit mode)",
 146         [ABRT_10ADDR2_NOACK] =
 147                 "second address byte not acknowledged (10bit mode)",
 148         [ABRT_TXDATA_NOACK] =
 149                 "data not acknowledged",
 150         [ABRT_GCALL_NOACK] =
 151                 "no acknowledgement for a general call",
 152         [ABRT_GCALL_READ] =
 153                 "read after general call",
 154         [ABRT_SBYTE_ACKDET] =
 155                 "start byte acknowledged",
 156         [ABRT_SBYTE_NORSTRT] =
 157                 "trying to send start byte when restart is disabled",
 158         [ABRT_10B_RD_NORSTRT] =
 159                 "trying to read when restart is disabled (10bit mode)",
 160         [ABRT_MASTER_DIS] =
 161                 "trying to use disabled adapter",
 162         [ARB_LOST] =
 163                 "lost arbitration",
 164 };
 165
 166 u32 dw_readl(struct dw_i2c_dev *dev, int offset)
 167 {
 168         u32 value = readl(dev->base + offset);
 169
 170         if (dev->swab)
 171                 return swab32(value);
 172         else
 173                 return value;
 174 }
 175
 176 void dw_writel(struct dw_i2c_dev *dev, u32 b, int offset)
 177 {
 178         if (dev->swab)
 179                 b = swab32(b);
 180
 181         writel(b, dev->base + offset);
 182 }
 183
 184 static u32
 185 i2c_dw_scl_hcnt(u32 ic_clk, u32 tSYMBOL, u32 tf, int cond, int offset)
 186 {
 187         /*
 188          * DesignWare I2C core doesn't seem to have solid strategy to meet
 189          * the tHD;STA timing spec.  Configuring _HCNT based on tHIGH spec
 190          * will result in violation of the tHD;STA spec.
 191          */
 192         if (cond)
 193                 /*
 194                  * Conditional expression:
 195                  *
 196                  *   IC_[FS]S_SCL_HCNT + (1+4+3) >= IC_CLK * tHIGH
 197                  *
 198                  * This is based on the DW manuals, and represents an ideal
 199                  * configuration.  The resulting I2C bus speed will be
 200                  * faster than any of the others.
 201                  *
 202                  * If your hardware is free from tHD;STA issue, try this one.
 203                  */
 204                 return (ic_clk * tSYMBOL + 5000) / 10000 - 8 + offset;
 205         else
 206                 /*
 207                  * Conditional expression:
 208                  *
 209                  *   IC_[FS]S_SCL_HCNT + 3 >= IC_CLK * (tHD;STA + tf)
 210                  *
 211                  * This is just experimental rule; the tHD;STA period turned
 212                  * out to be proportinal to (_HCNT + 3).  With this setting,
 213                  * we could meet both tHIGH and tHD;STA timing specs.
 214                  *
 215                  * If unsure, you'd better to take this alternative.
 216                  *
 217                  * The reason why we need to take into account "tf" here,
 218                  * is the same as described in i2c_dw_scl_lcnt().
 219                  */
 220                 return (ic_clk * (tSYMBOL + tf) + 5000) / 10000 - 3 + offset;
 221 }
 222
 223 static u32 i2c_dw_scl_lcnt(u32 ic_clk, u32 tLOW, u32 tf, int offset)
 224 {
 225         /*
 226          * Conditional expression:
 227          *
 228          *   IC_[FS]S_SCL_LCNT + 1 >= IC_CLK * (tLOW + tf)
 229          *
 230          * DW I2C core starts counting the SCL CNTs for the LOW period
 231          * of the SCL clock (tLOW) as soon as it pulls the SCL line.
 232          * In order to meet the tLOW timing spec, we need to take into
 233          * account the fall time of SCL signal (tf).  Default tf value
 234          * should be 0.3 us, for safety.
 235          */
 236         return ((ic_clk * (tLOW + tf) + 5000) / 10000) - 1 + offset;
 237 }
 238
 239 /**
 240  * i2c_dw_init() - initialize the designware i2c master hardware
 241  * @dev: device private data
 242  *
 243  * This functions configures and enables the I2C master.
 244  * This function is called during I2C init function, and in case of timeout at
 245  * run time.
 246  */
 247 int i2c_dw_init(struct dw_i2c_dev *dev)
 248 {
 249         u32 input_clock_khz;
 250         u32 hcnt, lcnt;
 251         u32 reg;
 252
 253         input_clock_khz = dev->get_clk_rate_khz(dev);
 254
 255         /* Configure register endianess access */
 256         reg = dw_readl(dev, DW_IC_COMP_TYPE);
 257         if (reg == ___constant_swab32(DW_IC_COMP_TYPE_VALUE)) {
 258                 dev->swab = 1;
 259                 reg = DW_IC_COMP_TYPE_VALUE;
 260         }
 261
 262         if (reg != DW_IC_COMP_TYPE_VALUE) {
 263                 dev_err(dev->dev, "Unknown Synopsys component type: "
 264                         "0x%08x\n", reg);
 265                 return -ENODEV;
 266         }
 267
 268         /* Disable the adapter */
 269         dw_writel(dev, 0, DW_IC_ENABLE);
 270
 271         /* set standard and fast speed deviders for high/low periods */
 272
 273         /* Standard-mode */
 274         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 275                                 40,     /* tHD;STA = tHIGH = 4.0 us */
 276                                 3,      /* tf = 0.3 us */
 277                                 0,      /* 0: DW default, 1: Ideal */
 278                                 0);     /* No offset */
 279         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 280                                 47,     /* tLOW = 4.7 us */
 281                                 3,      /* tf = 0.3 us */
 282                                 0);     /* No offset */
 283         dw_writel(dev, hcnt, DW_IC_SS_SCL_HCNT);
 284         dw_writel(dev, lcnt, DW_IC_SS_SCL_LCNT);
 285         dev_dbg(dev->dev, "Standard-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 286
 287         /* Fast-mode */
 288         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 289                                 6,      /* tHD;STA = tHIGH = 0.6 us */
 290                                 3,      /* tf = 0.3 us */
 291                                 0,      /* 0: DW default, 1: Ideal */
 292                                 0);     /* No offset */
 293         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 294                                 13,     /* tLOW = 1.3 us */
 295                                 3,      /* tf = 0.3 us */
 296                                 0);     /* No offset */
 297         dw_writel(dev, hcnt, DW_IC_FS_SCL_HCNT);
 298         dw_writel(dev, lcnt, DW_IC_FS_SCL_LCNT);
 299         dev_dbg(dev->dev, "Fast-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 300
 301         /* Configure Tx/Rx FIFO threshold levels */
 302         dw_writel(dev, dev->tx_fifo_depth - 1, DW_IC_TX_TL);
 303         dw_writel(dev, 0, DW_IC_RX_TL);
 304
 305         /* configure the i2c master */
 306         dw_writel(dev, dev->master_cfg , DW_IC_CON);
 307         return 0;
 308 }
 309 EXPORT_SYMBOL_GPL(i2c_dw_init);
 310
 311 /*
 312  * Waiting for bus not busy
 313  */
 314 static int i2c_dw_wait_bus_not_busy(struct dw_i2c_dev *dev)
 315 {
 316         int timeout = TIMEOUT;
 317
 318         while (dw_readl(dev, DW_IC_STATUS) & DW_IC_STATUS_ACTIVITY) {
 319                 if (timeout <= 0) {
 320                         dev_warn(dev->dev, "timeout waiting for bus ready\n");
 321                         return -ETIMEDOUT;
 322                 }
 323                 timeout--;
 324                 mdelay(1);
 325         }
 326
 327         return 0;
 328 }
 329
 330 static void i2c_dw_xfer_init(struct dw_i2c_dev *dev)
 331 {
 332         struct i2c_msg *msgs = dev->msgs;
 333         u32 ic_con;
 334
 335         /* Disable the adapter */
 336         dw_writel(dev, 0, DW_IC_ENABLE);
 337
 338         /* set the slave (target) address */
 339         dw_writel(dev, msgs[dev->msg_write_idx].addr, DW_IC_TAR);
 340
 341         /* if the slave address is ten bit address, enable 10BITADDR */
 342         ic_con = dw_readl(dev, DW_IC_CON);
 343         if (msgs[dev->msg_write_idx].flags & I2C_M_TEN)
 344                 ic_con |= DW_IC_CON_10BITADDR_MASTER;
 345         else
 346                 ic_con &= ~DW_IC_CON_10BITADDR_MASTER;
 347         dw_writel(dev, ic_con, DW_IC_CON);
 348
 349         /* enforce disabled interrupts (due to HW issues) */
 350         i2c_dw_disable_int(dev);
 351
 352         /* Enable the adapter */
 353         dw_writel(dev, 1, DW_IC_ENABLE);
 354
 355         /* Clear and enable interrupts */
 356         i2c_dw_clear_int(dev);
 357         dw_writel(dev, DW_IC_INTR_DEFAULT_MASK, DW_IC_INTR_MASK);
 358 }
 359
 360 /*
 361  * Initiate (and continue) low level master read/write transaction.
 362  * This function is only called from i2c_dw_isr, and pumping i2c_msg
 363  * messages into the tx buffer.  Even if the size of i2c_msg data is
 364  * longer than the size of the tx buffer, it handles everything.
 365  */
 366 void
 367 i2c_dw_xfer_msg(struct dw_i2c_dev *dev)
 368 {
 369         struct i2c_msg *msgs = dev->msgs;
 370         u32 intr_mask;
 371         int tx_limit, rx_limit;
 372         u32 addr = msgs[dev->msg_write_idx].addr;
 373         u32 buf_len = dev->tx_buf_len;
 374         u8 *buf = dev->tx_buf;
 375
 376         intr_mask = DW_IC_INTR_DEFAULT_MASK;
 377
 378         for (; dev->msg_write_idx < dev->msgs_num; dev->msg_write_idx++) {
 379                 /*
 380                  * if target address has changed, we need to
 381                  * reprogram the target address in the i2c
 382                  * adapter when we are done with this transfer
 383                  */
 384                 if (msgs[dev->msg_write_idx].addr != addr) {
 385                         dev_err(dev->dev,
 386                                 "%s: invalid target address\n", __func__);
 387                         dev->msg_err = -EINVAL;
 388                         break;
 389                 }
 390
 391                 if (msgs[dev->msg_write_idx].len == 0) {
 392                         dev_err(dev->dev,
 393                                 "%s: invalid message length\n", __func__);
 394                         dev->msg_err = -EINVAL;
 395                         break;
 396                 }
 397
 398                 if (!(dev->status & STATUS_WRITE_IN_PROGRESS)) {
 399                         /* new i2c_msg */
 400                         buf = msgs[dev->msg_write_idx].buf;
 401                         buf_len = msgs[dev->msg_write_idx].len;
 402                 }
 403
 404                 tx_limit = dev->tx_fifo_depth - dw_readl(dev, DW_IC_TXFLR);
 405                 rx_limit = dev->rx_fifo_depth - dw_readl(dev, DW_IC_RXFLR);
 406
 407                 while (buf_len > 0 && tx_limit > 0 && rx_limit > 0) {
 408                         if (msgs[dev->msg_write_idx].flags & I2C_M_RD) {
 409                                 dw_writel(dev, 0x100, DW_IC_DATA_CMD);
 410                                 rx_limit--;
 411                         } else
 412                                 dw_writel(dev, *buf++, DW_IC_DATA_CMD);
 413                         tx_limit--; buf_len--;
 414                 }
 415
 416                 dev->tx_buf = buf;
 417                 dev->tx_buf_len = buf_len;
 418
 419                 if (buf_len > 0) {
 420                         /* more bytes to be written */
 421                         dev->status |= STATUS_WRITE_IN_PROGRESS;
 422                         break;
 423                 } else
 424                         dev->status &= ~STATUS_WRITE_IN_PROGRESS;
 425         }
 426
 427         /*
 428          * If i2c_msg index search is completed, we don't need TX_EMPTY
 429          * interrupt any more.
 430          */
 431         if (dev->msg_write_idx == dev->msgs_num)
 432                 intr_mask &= ~DW_IC_INTR_TX_EMPTY;
 433
 434         if (dev->msg_err)
 435                 intr_mask = 0;
 436
 437         dw_writel(dev, intr_mask,  DW_IC_INTR_MASK);
 438 }
 439
 440 static void
 441 i2c_dw_read(struct dw_i2c_dev *dev)
 442 {
 443         struct i2c_msg *msgs = dev->msgs;
 444         int rx_valid;
 445
 446         for (; dev->msg_read_idx < dev->msgs_num; dev->msg_read_idx++) {
 447                 u32 len;
 448                 u8 *buf;
 449
 450                 if (!(msgs[dev->msg_read_idx].flags & I2C_M_RD))
 451                         continue;
 452
 453                 if (!(dev->status & STATUS_READ_IN_PROGRESS)) {
 454                         len = msgs[dev->msg_read_idx].len;
 455                         buf = msgs[dev->msg_read_idx].buf;
 456                 } else {
 457                         len = dev->rx_buf_len;
 458                         buf = dev->rx_buf;
 459                 }
 460
 461                 rx_valid = dw_readl(dev, DW_IC_RXFLR);
 462
 463                 for (; len > 0 && rx_valid > 0; len--, rx_valid--)
 464                         *buf++ = dw_readl(dev, DW_IC_DATA_CMD);
 465
 466                 if (len > 0) {
 467                         dev->status |= STATUS_READ_IN_PROGRESS;
 468                         dev->rx_buf_len = len;
 469                         dev->rx_buf = buf;
 470                         return;
 471                 } else
 472                         dev->status &= ~STATUS_READ_IN_PROGRESS;
 473         }
 474 }
 475
 476 static int i2c_dw_handle_tx_abort(struct dw_i2c_dev *dev)
 477 {
 478         unsigned long abort_source = dev->abort_source;
 479         int i;
 480
 481         if (abort_source & DW_IC_TX_ABRT_NOACK) {
 482                 for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 483                         dev_dbg(dev->dev,
 484                                 "%s: %s\n", __func__, abort_sources[i]);
 485                 return -EREMOTEIO;
 486         }
 487
 488         for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 489                 dev_err(dev->dev, "%s: %s\n", __func__, abort_sources[i]);
 490
 491         if (abort_source & DW_IC_TX_ARB_LOST)
 492                 return -EAGAIN;
 493         else if (abort_source & DW_IC_TX_ABRT_GCALL_READ)
 494                 return -EINVAL; /* wrong msgs[] data */
 495         else
 496                 return -EIO;
 497 }
 498
 499 /*
 500  * Prepare controller for a transaction and call i2c_dw_xfer_msg
 501  */
 502 int
 503 i2c_dw_xfer(struct i2c_adapter *adap, struct i2c_msg msgs[], int num)
 504 {
 505         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 506         int ret;
 507
 508         dev_dbg(dev->dev, "%s: msgs: %d\n", __func__, num);
 509
 510         mutex_lock(&dev->lock);
 511         pm_runtime_get_sync(dev->dev);
 512
 513         INIT_COMPLETION(dev->cmd_complete);
 514         dev->msgs = msgs;
 515         dev->msgs_num = num;
 516         dev->cmd_err = 0;
 517         dev->msg_write_idx = 0;
 518         dev->msg_read_idx = 0;
 519         dev->msg_err = 0;
 520         dev->status = STATUS_IDLE;
 521         dev->abort_source = 0;
 522
 523         ret = i2c_dw_wait_bus_not_busy(dev);
 524         if (ret < 0)
 525                 goto done;
 526
 527         /* start the transfers */
 528         i2c_dw_xfer_init(dev);
 529
 530         /* wait for tx to complete */
 531         ret = wait_for_completion_interruptible_timeout(&dev->cmd_complete, HZ);
 532         if (ret == 0) {
 533                 dev_err(dev->dev, "controller timed out\n");
 534                 i2c_dw_init(dev);
 535                 ret = -ETIMEDOUT;
 536                 goto done;
 537         } else if (ret < 0)
 538                 goto done;
 539
 540         if (dev->msg_err) {
 541                 ret = dev->msg_err;
 542                 goto done;
 543         }
 544
 545         /* no error */
 546         if (likely(!dev->cmd_err)) {
 547                 /* Disable the adapter */
 548                 dw_writel(dev, 0, DW_IC_ENABLE);
 549                 ret = num;
 550                 goto done;
 551         }
 552
 553         /* We have an error */
 554         if (dev->cmd_err == DW_IC_ERR_TX_ABRT) {
 555                 ret = i2c_dw_handle_tx_abort(dev);
 556                 goto done;
 557         }
 558         ret = -EIO;
 559
 560 done:
 561         pm_runtime_put(dev->dev);
 562         mutex_unlock(&dev->lock);
 563
 564         return ret;
 565 }
 566 EXPORT_SYMBOL_GPL(i2c_dw_xfer);
 567
 568 u32 i2c_dw_func(struct i2c_adapter *adap)
 569 {
 570         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 571         return dev->functionality;
 572 }
 573 EXPORT_SYMBOL_GPL(i2c_dw_func);
 574
 575 static u32 i2c_dw_read_clear_intrbits(struct dw_i2c_dev *dev)
 576 {
 577         u32 stat;
 578
 579         /*
 580          * The IC_INTR_STAT register just indicates "enabled" interrupts.
 581          * Ths unmasked raw version of interrupt status bits are available
 582          * in the IC_RAW_INTR_STAT register.
 583          *
 584          * That is,
 585          *   stat = dw_readl(IC_INTR_STAT);
 586          * equals to,
 587          *   stat = dw_readl(IC_RAW_INTR_STAT) & dw_readl(IC_INTR_MASK);
 588          *
 589          * The raw version might be useful for debugging purposes.
 590          */
 591         stat = dw_readl(dev, DW_IC_INTR_STAT);
 592
 593         /*
 594          * Do not use the IC_CLR_INTR register to clear interrupts, or
 595          * you'll miss some interrupts, triggered during the period from
 596          * dw_readl(IC_INTR_STAT) to dw_readl(IC_CLR_INTR).
 597          *
 598          * Instead, use the separately-prepared IC_CLR_* registers.
 599          */
 600         if (stat & DW_IC_INTR_RX_UNDER)
 601                 dw_readl(dev, DW_IC_CLR_RX_UNDER);
 602         if (stat & DW_IC_INTR_RX_OVER)
 603                 dw_readl(dev, DW_IC_CLR_RX_OVER);
 604         if (stat & DW_IC_INTR_TX_OVER)
 605                 dw_readl(dev, DW_IC_CLR_TX_OVER);
 606         if (stat & DW_IC_INTR_RD_REQ)
 607                 dw_readl(dev, DW_IC_CLR_RD_REQ);
 608         if (stat & DW_IC_INTR_TX_ABRT) {
 609                 /*
 610                  * The IC_TX_ABRT_SOURCE register is cleared whenever
 611                  * the IC_CLR_TX_ABRT is read.  Preserve it beforehand.
 612                  */
 613                 dev->abort_source = dw_readl(dev, DW_IC_TX_ABRT_SOURCE);
 614                 dw_readl(dev, DW_IC_CLR_TX_ABRT);
 615         }
 616         if (stat & DW_IC_INTR_RX_DONE)
 617                 dw_readl(dev, DW_IC_CLR_RX_DONE);
 618         if (stat & DW_IC_INTR_ACTIVITY)
 619                 dw_readl(dev, DW_IC_CLR_ACTIVITY);
 620         if (stat & DW_IC_INTR_STOP_DET)
 621                 dw_readl(dev, DW_IC_CLR_STOP_DET);
 622         if (stat & DW_IC_INTR_START_DET)
 623                 dw_readl(dev, DW_IC_CLR_START_DET);
 624         if (stat & DW_IC_INTR_GEN_CALL)
 625                 dw_readl(dev, DW_IC_CLR_GEN_CALL);
 626
 627         return stat;
 628 }
 629
 630 /*
 631  * Interrupt service routine. This gets called whenever an I2C interrupt
 632  * occurs.
 633  */
 634 irqreturn_t i2c_dw_isr(int this_irq, void *dev_id)
 635 {
 636         struct dw_i2c_dev *dev = dev_id;
 637         u32 stat, enabled;
 638
 639         enabled = dw_readl(dev, DW_IC_ENABLE);
 640         stat = dw_readl(dev, DW_IC_RAW_INTR_STAT);
 641         dev_dbg(dev->dev, "%s:  %s enabled= 0x%x stat=0x%x\n", __func__,
 642                 dev->adapter.name, enabled, stat);
 643         if (!enabled || !(stat & ~DW_IC_INTR_ACTIVITY))
 644                 return IRQ_NONE;
 645
 646         stat = i2c_dw_read_clear_intrbits(dev);
 647
 648         if (stat & DW_IC_INTR_TX_ABRT) {
 649                 dev->cmd_err |= DW_IC_ERR_TX_ABRT;
 650                 dev->status = STATUS_IDLE;
 651
 652                 /*
 653                  * Anytime TX_ABRT is set, the contents of the tx/rx
 654                  * buffers are flushed.  Make sure to skip them.
 655                  */
 656                 dw_writel(dev, 0, DW_IC_INTR_MASK);
 657                 goto tx_aborted;
 658         }
 659
 660         if (stat & DW_IC_INTR_RX_FULL)
 661                 i2c_dw_read(dev);
 662
 663         if (stat & DW_IC_INTR_TX_EMPTY)
 664                 i2c_dw_xfer_msg(dev);
 665
 666         /*
 667          * No need to modify or disable the interrupt mask here.
 668          * i2c_dw_xfer_msg() will take care of it according to
 669          * the current transmit status.
 670          */
 671
 672 tx_aborted:
 673         if ((stat & (DW_IC_INTR_TX_ABRT | DW_IC_INTR_STOP_DET)) || dev->msg_err)
 674                 complete(&dev->cmd_complete);
 675
 676         return IRQ_HANDLED;
 677 }
 678 EXPORT_SYMBOL_GPL(i2c_dw_isr);
 679
 680 void i2c_dw_enable(struct dw_i2c_dev *dev)
 681 {
 682        /* Enable the adapter */
 683         dw_writel(dev, 1, DW_IC_ENABLE);
 684 }
 685 EXPORT_SYMBOL_GPL(i2c_dw_enable);
 686
 687 u32 i2c_dw_is_enabled(struct dw_i2c_dev *dev)
 688 {
 689         return dw_readl(dev, DW_IC_ENABLE);
 690 }
 691 EXPORT_SYMBOL_GPL(i2c_dw_is_enabled);
 692
 693 void i2c_dw_disable(struct dw_i2c_dev *dev)
 694 {
 695         /* Disable controller */
 696         dw_writel(dev, 0, DW_IC_ENABLE);
 697
 698         /* Disable all interupts */
 699         dw_writel(dev, 0, DW_IC_INTR_MASK);
 700         dw_readl(dev, DW_IC_CLR_INTR);
 701 }
 702 EXPORT_SYMBOL_GPL(i2c_dw_disable);
 703
 704 void i2c_dw_clear_int(struct dw_i2c_dev *dev)
 705 {
 706         dw_readl(dev, DW_IC_CLR_INTR);
 707 }
 708 EXPORT_SYMBOL_GPL(i2c_dw_clear_int);
 709
 710 void i2c_dw_disable_int(struct dw_i2c_dev *dev)
 711 {
 712         dw_writel(dev, 0, DW_IC_INTR_MASK);
 713 }
 714 EXPORT_SYMBOL_GPL(i2c_dw_disable_int);
 715
 716 u32 i2c_dw_read_comp_param(struct dw_i2c_dev *dev)
 717 {
 718         return dw_readl(dev, DW_IC_COMP_PARAM_1);
 719 }
 720 EXPORT_SYMBOL_GPL(i2c_dw_read_comp_param);