drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98 extern int radeon_fastfb;
  99 extern int radeon_dpm;
 100 extern int radeon_aspm;
 101
 102 /*
 103  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 104  * symbol;
 105  */
 106 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 107 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 108 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 109 #define RADEON_IB_POOL_SIZE                     16
 110 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 111 #define RADEONFB_CONN_LIMIT                     4
 112 #define RADEON_BIOS_NUM_SCRATCH                 8
 113
 114 /* max number of rings */
 115 #define RADEON_NUM_RINGS                        6
 116
 117 /* fence seq are set to this number when signaled */
 118 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 119
 120 /* internal ring indices */
 121 /* r1xx+ has gfx CP ring */
 122 #define RADEON_RING_TYPE_GFX_INDEX      0
 123
 124 /* cayman has 2 compute CP rings */
 125 #define CAYMAN_RING_TYPE_CP1_INDEX      1
 126 #define CAYMAN_RING_TYPE_CP2_INDEX      2
 127
 128 /* R600+ has an async dma ring */
 129 #define R600_RING_TYPE_DMA_INDEX                3
 130 /* cayman add a second async dma ring */
 131 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 132
 133 /* R600+ */
 134 #define R600_RING_TYPE_UVD_INDEX        5
 135
 136 /* hardcode those limit for now */
 137 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 138 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 139 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 140
 141 /* reset flags */
 142 #define RADEON_RESET_GFX                        (1 << 0)
 143 #define RADEON_RESET_COMPUTE                    (1 << 1)
 144 #define RADEON_RESET_DMA                        (1 << 2)
 145 #define RADEON_RESET_CP                         (1 << 3)
 146 #define RADEON_RESET_GRBM                       (1 << 4)
 147 #define RADEON_RESET_DMA1                       (1 << 5)
 148 #define RADEON_RESET_RLC                        (1 << 6)
 149 #define RADEON_RESET_SEM                        (1 << 7)
 150 #define RADEON_RESET_IH                         (1 << 8)
 151 #define RADEON_RESET_VMC                        (1 << 9)
 152 #define RADEON_RESET_MC                         (1 << 10)
 153 #define RADEON_RESET_DISPLAY                    (1 << 11)
 154
 155 /* max cursor sizes (in pixels) */
 156 #define CURSOR_WIDTH 64
 157 #define CURSOR_HEIGHT 64
 158
 159 #define CIK_CURSOR_WIDTH 128
 160 #define CIK_CURSOR_HEIGHT 128
 161
 162 /*
 163  * Errata workarounds.
 164  */
 165 enum radeon_pll_errata {
 166         CHIP_ERRATA_R300_CG             = 0x00000001,
 167         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 168         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 169 };
 170
 171
 172 struct radeon_device;
 173
 174
 175 /*
 176  * BIOS.
 177  */
 178 bool radeon_get_bios(struct radeon_device *rdev);
 179
 180 /*
 181  * Dummy page
 182  */
 183 struct radeon_dummy_page {
 184         struct page     *page;
 185         dma_addr_t      addr;
 186 };
 187 int radeon_dummy_page_init(struct radeon_device *rdev);
 188 void radeon_dummy_page_fini(struct radeon_device *rdev);
 189
 190
 191 /*
 192  * Clocks
 193  */
 194 struct radeon_clock {
 195         struct radeon_pll p1pll;
 196         struct radeon_pll p2pll;
 197         struct radeon_pll dcpll;
 198         struct radeon_pll spll;
 199         struct radeon_pll mpll;
 200         /* 10 Khz units */
 201         uint32_t default_mclk;
 202         uint32_t default_sclk;
 203         uint32_t default_dispclk;
 204         uint32_t current_dispclk;
 205         uint32_t dp_extclk;
 206         uint32_t max_pixel_clock;
 207 };
 208
 209 /*
 210  * Power management
 211  */
 212 int radeon_pm_init(struct radeon_device *rdev);
 213 void radeon_pm_fini(struct radeon_device *rdev);
 214 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 215 void radeon_pm_suspend(struct radeon_device *rdev);
 216 void radeon_pm_resume(struct radeon_device *rdev);
 217 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 218 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 219 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 220                                    u8 clock_type,
 221                                    u32 clock,
 222                                    bool strobe_mode,
 223                                    struct atom_clock_dividers *dividers);
 224 int radeon_atom_get_memory_pll_dividers(struct radeon_device *rdev,
 225                                         u32 clock,
 226                                         bool strobe_mode,
 227                                         struct atom_mpll_param *mpll_param);
 228 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 229 int radeon_atom_get_voltage_gpio_settings(struct radeon_device *rdev,
 230                                           u16 voltage_level, u8 voltage_type,
 231                                           u32 *gpio_value, u32 *gpio_mask);
 232 void radeon_atom_set_engine_dram_timings(struct radeon_device *rdev,
 233                                          u32 eng_clock, u32 mem_clock);
 234 int radeon_atom_get_voltage_step(struct radeon_device *rdev,
 235                                  u8 voltage_type, u16 *voltage_step);
 236 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 237                              u16 voltage_id, u16 *voltage);
 238 int radeon_atom_get_leakage_vddc_based_on_leakage_idx(struct radeon_device *rdev,
 239                                                       u16 *voltage,
 240                                                       u16 leakage_idx);
 241 int radeon_atom_round_to_true_voltage(struct radeon_device *rdev,
 242                                       u8 voltage_type,
 243                                       u16 nominal_voltage,
 244                                       u16 *true_voltage);
 245 int radeon_atom_get_min_voltage(struct radeon_device *rdev,
 246                                 u8 voltage_type, u16 *min_voltage);
 247 int radeon_atom_get_max_voltage(struct radeon_device *rdev,
 248                                 u8 voltage_type, u16 *max_voltage);
 249 int radeon_atom_get_voltage_table(struct radeon_device *rdev,
 250                                   u8 voltage_type, u8 voltage_mode,
 251                                   struct atom_voltage_table *voltage_table);
 252 bool radeon_atom_is_voltage_gpio(struct radeon_device *rdev,
 253                                  u8 voltage_type, u8 voltage_mode);
 254 void radeon_atom_update_memory_dll(struct radeon_device *rdev,
 255                                    u32 mem_clock);
 256 void radeon_atom_set_ac_timing(struct radeon_device *rdev,
 257                                u32 mem_clock);
 258 int radeon_atom_init_mc_reg_table(struct radeon_device *rdev,
 259                                   u8 module_index,
 260                                   struct atom_mc_reg_table *reg_table);
 261 int radeon_atom_get_memory_info(struct radeon_device *rdev,
 262                                 u8 module_index, struct atom_memory_info *mem_info);
 263 int radeon_atom_get_mclk_range_table(struct radeon_device *rdev,
 264                                      bool gddr5, u8 module_index,
 265                                      struct atom_memory_clock_range_table *mclk_range_table);
 266 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 267                              u16 voltage_id, u16 *voltage);
 268 void rs690_pm_info(struct radeon_device *rdev);
 269 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 270                                     unsigned *bankh, unsigned *mtaspect,
 271                                     unsigned *tile_split);
 272
 273 /*
 274  * Fences.
 275  */
 276 struct radeon_fence_driver {
 277         uint32_t                        scratch_reg;
 278         uint64_t                        gpu_addr;
 279         volatile uint32_t               *cpu_addr;
 280         /* sync_seq is protected by ring emission lock */
 281         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 282         atomic64_t                      last_seq;
 283         unsigned long                   last_activity;
 284         bool                            initialized;
 285 };
 286
 287 struct radeon_fence {
 288         struct radeon_device            *rdev;
 289         struct kref                     kref;
 290         /* protected by radeon_fence.lock */
 291         uint64_t                        seq;
 292         /* RB, DMA, etc. */
 293         unsigned                        ring;
 294 };
 295
 296 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 297 int radeon_fence_driver_init(struct radeon_device *rdev);
 298 void radeon_fence_driver_fini(struct radeon_device *rdev);
 299 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 300 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 301 void radeon_fence_process(struct radeon_device *rdev, int ring);
 302 bool radeon_fence_signaled(struct radeon_fence *fence);
 303 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 304 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 305 int radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 306 int radeon_fence_wait_any(struct radeon_device *rdev,
 307                           struct radeon_fence **fences,
 308                           bool intr);
 309 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 310 void radeon_fence_unref(struct radeon_fence **fence);
 311 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 312 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 313 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 314 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 315                                                       struct radeon_fence *b)
 316 {
 317         if (!a) {
 318                 return b;
 319         }
 320
 321         if (!b) {
 322                 return a;
 323         }
 324
 325         BUG_ON(a->ring != b->ring);
 326
 327         if (a->seq > b->seq) {
 328                 return a;
 329         } else {
 330                 return b;
 331         }
 332 }
 333
 334 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 335                                            struct radeon_fence *b)
 336 {
 337         if (!a) {
 338                 return false;
 339         }
 340
 341         if (!b) {
 342                 return true;
 343         }
 344
 345         BUG_ON(a->ring != b->ring);
 346
 347         return a->seq < b->seq;
 348 }
 349
 350 /*
 351  * Tiling registers
 352  */
 353 struct radeon_surface_reg {
 354         struct radeon_bo *bo;
 355 };
 356
 357 #define RADEON_GEM_MAX_SURFACES 8
 358
 359 /*
 360  * TTM.
 361  */
 362 struct radeon_mman {
 363         struct ttm_bo_global_ref        bo_global_ref;
 364         struct drm_global_reference     mem_global_ref;
 365         struct ttm_bo_device            bdev;
 366         bool                            mem_global_referenced;
 367         bool                            initialized;
 368 };
 369
 370 /* bo virtual address in a specific vm */
 371 struct radeon_bo_va {
 372         /* protected by bo being reserved */
 373         struct list_head                bo_list;
 374         uint64_t                        soffset;
 375         uint64_t                        eoffset;
 376         uint32_t                        flags;
 377         bool                            valid;
 378         unsigned                        ref_count;
 379
 380         /* protected by vm mutex */
 381         struct list_head                vm_list;
 382
 383         /* constant after initialization */
 384         struct radeon_vm                *vm;
 385         struct radeon_bo                *bo;
 386 };
 387
 388 struct radeon_bo {
 389         /* Protected by gem.mutex */
 390         struct list_head                list;
 391         /* Protected by tbo.reserved */
 392         u32                             placements[3];
 393         struct ttm_placement            placement;
 394         struct ttm_buffer_object        tbo;
 395         struct ttm_bo_kmap_obj          kmap;
 396         unsigned                        pin_count;
 397         void                            *kptr;
 398         u32                             tiling_flags;
 399         u32                             pitch;
 400         int                             surface_reg;
 401         /* list of all virtual address to which this bo
 402          * is associated to
 403          */
 404         struct list_head                va;
 405         /* Constant after initialization */
 406         struct radeon_device            *rdev;
 407         struct drm_gem_object           gem_base;
 408
 409         struct ttm_bo_kmap_obj          dma_buf_vmap;
 410         pid_t                           pid;
 411 };
 412 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 413
 414 struct radeon_bo_list {
 415         struct ttm_validate_buffer tv;
 416         struct radeon_bo        *bo;
 417         uint64_t                gpu_offset;
 418         bool                    written;
 419         unsigned                domain;
 420         unsigned                alt_domain;
 421         u32                     tiling_flags;
 422 };
 423
 424 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 425
 426 /* sub-allocation manager, it has to be protected by another lock.
 427  * By conception this is an helper for other part of the driver
 428  * like the indirect buffer or semaphore, which both have their
 429  * locking.
 430  *
 431  * Principe is simple, we keep a list of sub allocation in offset
 432  * order (first entry has offset == 0, last entry has the highest
 433  * offset).
 434  *
 435  * When allocating new object we first check if there is room at
 436  * the end total_size - (last_object_offset + last_object_size) >=
 437  * alloc_size. If so we allocate new object there.
 438  *
 439  * When there is not enough room at the end, we start waiting for
 440  * each sub object until we reach object_offset+object_size >=
 441  * alloc_size, this object then become the sub object we return.
 442  *
 443  * Alignment can't be bigger than page size.
 444  *
 445  * Hole are not considered for allocation to keep things simple.
 446  * Assumption is that there won't be hole (all object on same
 447  * alignment).
 448  */
 449 struct radeon_sa_manager {
 450         wait_queue_head_t       wq;
 451         struct radeon_bo        *bo;
 452         struct list_head        *hole;
 453         struct list_head        flist[RADEON_NUM_RINGS];
 454         struct list_head        olist;
 455         unsigned                size;
 456         uint64_t                gpu_addr;
 457         void                    *cpu_ptr;
 458         uint32_t                domain;
 459         uint32_t                align;
 460 };
 461
 462 struct radeon_sa_bo;
 463
 464 /* sub-allocation buffer */
 465 struct radeon_sa_bo {
 466         struct list_head                olist;
 467         struct list_head                flist;
 468         struct radeon_sa_manager        *manager;
 469         unsigned                        soffset;
 470         unsigned                        eoffset;
 471         struct radeon_fence             *fence;
 472 };
 473
 474 /*
 475  * GEM objects.
 476  */
 477 struct radeon_gem {
 478         struct mutex            mutex;
 479         struct list_head        objects;
 480 };
 481
 482 int radeon_gem_init(struct radeon_device *rdev);
 483 void radeon_gem_fini(struct radeon_device *rdev);
 484 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 485                                 int alignment, int initial_domain,
 486                                 bool discardable, bool kernel,
 487                                 struct drm_gem_object **obj);
 488
 489 int radeon_mode_dumb_create(struct drm_file *file_priv,
 490                             struct drm_device *dev,
 491                             struct drm_mode_create_dumb *args);
 492 int radeon_mode_dumb_mmap(struct drm_file *filp,
 493                           struct drm_device *dev,
 494                           uint32_t handle, uint64_t *offset_p);
 495 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 496                              struct drm_device *dev,
 497                              uint32_t handle);
 498
 499 /*
 500  * Semaphores.
 501  */
 502 /* everything here is constant */
 503 struct radeon_semaphore {
 504         struct radeon_sa_bo             *sa_bo;
 505         signed                          waiters;
 506         uint64_t                        gpu_addr;
 507 };
 508
 509 int radeon_semaphore_create(struct radeon_device *rdev,
 510                             struct radeon_semaphore **semaphore);
 511 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 512                                   struct radeon_semaphore *semaphore);
 513 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 514                                 struct radeon_semaphore *semaphore);
 515 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 516                                 struct radeon_semaphore *semaphore,
 517                                 int signaler, int waiter);
 518 void radeon_semaphore_free(struct radeon_device *rdev,
 519                            struct radeon_semaphore **semaphore,
 520                            struct radeon_fence *fence);
 521
 522 /*
 523  * GART structures, functions & helpers
 524  */
 525 struct radeon_mc;
 526
 527 #define RADEON_GPU_PAGE_SIZE 4096
 528 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 529 #define RADEON_GPU_PAGE_SHIFT 12
 530 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 531
 532 struct radeon_gart {
 533         dma_addr_t                      table_addr;
 534         struct radeon_bo                *robj;
 535         void                            *ptr;
 536         unsigned                        num_gpu_pages;
 537         unsigned                        num_cpu_pages;
 538         unsigned                        table_size;
 539         struct page                     **pages;
 540         dma_addr_t                      *pages_addr;
 541         bool                            ready;
 542 };
 543
 544 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 545 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 546 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 547 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 548 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 549 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 550 int radeon_gart_init(struct radeon_device *rdev);
 551 void radeon_gart_fini(struct radeon_device *rdev);
 552 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 553                         int pages);
 554 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 555                      int pages, struct page **pagelist,
 556                      dma_addr_t *dma_addr);
 557 void radeon_gart_restore(struct radeon_device *rdev);
 558
 559
 560 /*
 561  * GPU MC structures, functions & helpers
 562  */
 563 struct radeon_mc {
 564         resource_size_t         aper_size;
 565         resource_size_t         aper_base;
 566         resource_size_t         agp_base;
 567         /* for some chips with <= 32MB we need to lie
 568          * about vram size near mc fb location */
 569         u64                     mc_vram_size;
 570         u64                     visible_vram_size;
 571         u64                     gtt_size;
 572         u64                     gtt_start;
 573         u64                     gtt_end;
 574         u64                     vram_start;
 575         u64                     vram_end;
 576         unsigned                vram_width;
 577         u64                     real_vram_size;
 578         int                     vram_mtrr;
 579         bool                    vram_is_ddr;
 580         bool                    igp_sideport_enabled;
 581         u64                     gtt_base_align;
 582         u64                     mc_mask;
 583 };
 584
 585 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 586 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 587
 588 /*
 589  * GPU scratch registers structures, functions & helpers
 590  */
 591 struct radeon_scratch {
 592         unsigned                num_reg;
 593         uint32_t                reg_base;
 594         bool                    free[32];
 595         uint32_t                reg[32];
 596 };
 597
 598 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 599 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 600
 601 /*
 602  * GPU doorbell structures, functions & helpers
 603  */
 604 struct radeon_doorbell {
 605         u32                     num_pages;
 606         bool                    free[1024];
 607         /* doorbell mmio */
 608         resource_size_t                 base;
 609         resource_size_t                 size;
 610         void __iomem                    *ptr;
 611 };
 612
 613 int radeon_doorbell_get(struct radeon_device *rdev, u32 *page);
 614 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell);
 615
 616 /*
 617  * IRQS.
 618  */
 619
 620 struct radeon_unpin_work {
 621         struct work_struct work;
 622         struct radeon_device *rdev;
 623         int crtc_id;
 624         struct radeon_fence *fence;
 625         struct drm_pending_vblank_event *event;
 626         struct radeon_bo *old_rbo;
 627         u64 new_crtc_base;
 628 };
 629
 630 struct r500_irq_stat_regs {
 631         u32 disp_int;
 632         u32 hdmi0_status;
 633 };
 634
 635 struct r600_irq_stat_regs {
 636         u32 disp_int;
 637         u32 disp_int_cont;
 638         u32 disp_int_cont2;
 639         u32 d1grph_int;
 640         u32 d2grph_int;
 641         u32 hdmi0_status;
 642         u32 hdmi1_status;
 643 };
 644
 645 struct evergreen_irq_stat_regs {
 646         u32 disp_int;
 647         u32 disp_int_cont;
 648         u32 disp_int_cont2;
 649         u32 disp_int_cont3;
 650         u32 disp_int_cont4;
 651         u32 disp_int_cont5;
 652         u32 d1grph_int;
 653         u32 d2grph_int;
 654         u32 d3grph_int;
 655         u32 d4grph_int;
 656         u32 d5grph_int;
 657         u32 d6grph_int;
 658         u32 afmt_status1;
 659         u32 afmt_status2;
 660         u32 afmt_status3;
 661         u32 afmt_status4;
 662         u32 afmt_status5;
 663         u32 afmt_status6;
 664 };
 665
 666 struct cik_irq_stat_regs {
 667         u32 disp_int;
 668         u32 disp_int_cont;
 669         u32 disp_int_cont2;
 670         u32 disp_int_cont3;
 671         u32 disp_int_cont4;
 672         u32 disp_int_cont5;
 673         u32 disp_int_cont6;
 674 };
 675
 676 union radeon_irq_stat_regs {
 677         struct r500_irq_stat_regs r500;
 678         struct r600_irq_stat_regs r600;
 679         struct evergreen_irq_stat_regs evergreen;
 680         struct cik_irq_stat_regs cik;
 681 };
 682
 683 #define RADEON_MAX_HPD_PINS 6
 684 #define RADEON_MAX_CRTCS 6
 685 #define RADEON_MAX_AFMT_BLOCKS 6
 686
 687 struct radeon_irq {
 688         bool                            installed;
 689         spinlock_t                      lock;
 690         atomic_t                        ring_int[RADEON_NUM_RINGS];
 691         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 692         atomic_t                        pflip[RADEON_MAX_CRTCS];
 693         wait_queue_head_t               vblank_queue;
 694         bool                            hpd[RADEON_MAX_HPD_PINS];
 695         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 696         union radeon_irq_stat_regs      stat_regs;
 697         bool                            dpm_thermal;
 698 };
 699
 700 int radeon_irq_kms_init(struct radeon_device *rdev);
 701 void radeon_irq_kms_fini(struct radeon_device *rdev);
 702 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 703 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 704 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 705 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 706 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 707 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 708 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 709 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 710
 711 /*
 712  * CP & rings.
 713  */
 714
 715 struct radeon_ib {
 716         struct radeon_sa_bo             *sa_bo;
 717         uint32_t                        length_dw;
 718         uint64_t                        gpu_addr;
 719         uint32_t                        *ptr;
 720         int                             ring;
 721         struct radeon_fence             *fence;
 722         struct radeon_vm                *vm;
 723         bool                            is_const_ib;
 724         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 725         struct radeon_semaphore         *semaphore;
 726 };
 727
 728 struct radeon_ring {
 729         struct radeon_bo        *ring_obj;
 730         volatile uint32_t       *ring;
 731         unsigned                rptr;
 732         unsigned                rptr_offs;
 733         unsigned                rptr_reg;
 734         unsigned                rptr_save_reg;
 735         u64                     next_rptr_gpu_addr;
 736         volatile u32            *next_rptr_cpu_addr;
 737         unsigned                wptr;
 738         unsigned                wptr_old;
 739         unsigned                wptr_reg;
 740         unsigned                ring_size;
 741         unsigned                ring_free_dw;
 742         int                     count_dw;
 743         unsigned long           last_activity;
 744         unsigned                last_rptr;
 745         uint64_t                gpu_addr;
 746         uint32_t                align_mask;
 747         uint32_t                ptr_mask;
 748         bool                    ready;
 749         u32                     ptr_reg_shift;
 750         u32                     ptr_reg_mask;
 751         u32                     nop;
 752         u32                     idx;
 753         u64                     last_semaphore_signal_addr;
 754         u64                     last_semaphore_wait_addr;
 755         /* for CIK queues */
 756         u32 me;
 757         u32 pipe;
 758         u32 queue;
 759         struct radeon_bo        *mqd_obj;
 760         u32 doorbell_page_num;
 761         u32 doorbell_offset;
 762         unsigned                wptr_offs;
 763 };
 764
 765 struct radeon_mec {
 766         struct radeon_bo        *hpd_eop_obj;
 767         u64                     hpd_eop_gpu_addr;
 768         u32 num_pipe;
 769         u32 num_mec;
 770         u32 num_queue;
 771 };
 772
 773 /*
 774  * VM
 775  */
 776
 777 /* maximum number of VMIDs */
 778 #define RADEON_NUM_VM   16
 779
 780 /* defines number of bits in page table versus page directory,
 781  * a page is 4KB so we have 12 bits offset, 9 bits in the page
 782  * table and the remaining 19 bits are in the page directory */
 783 #define RADEON_VM_BLOCK_SIZE   9
 784
 785 /* number of entries in page table */
 786 #define RADEON_VM_PTE_COUNT (1 << RADEON_VM_BLOCK_SIZE)
 787
 788 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 789 #define RADEON_VM_PTB_ALIGN_SIZE   32768
 790 #define RADEON_VM_PTB_ALIGN_MASK (RADEON_VM_PTB_ALIGN_SIZE - 1)
 791 #define RADEON_VM_PTB_ALIGN(a) (((a) + RADEON_VM_PTB_ALIGN_MASK) & ~RADEON_VM_PTB_ALIGN_MASK)
 792
 793 struct radeon_vm {
 794         struct list_head                list;
 795         struct list_head                va;
 796         unsigned                        id;
 797
 798         /* contains the page directory */
 799         struct radeon_sa_bo             *page_directory;
 800         uint64_t                        pd_gpu_addr;
 801
 802         /* array of page tables, one for each page directory entry */
 803         struct radeon_sa_bo             **page_tables;
 804
 805         struct mutex                    mutex;
 806         /* last fence for cs using this vm */
 807         struct radeon_fence             *fence;
 808         /* last flush or NULL if we still need to flush */
 809         struct radeon_fence             *last_flush;
 810 };
 811
 812 struct radeon_vm_manager {
 813         struct mutex                    lock;
 814         struct list_head                lru_vm;
 815         struct radeon_fence             *active[RADEON_NUM_VM];
 816         struct radeon_sa_manager        sa_manager;
 817         uint32_t                        max_pfn;
 818         /* number of VMIDs */
 819         unsigned                        nvm;
 820         /* vram base address for page table entry  */
 821         u64                             vram_base_offset;
 822         /* is vm enabled? */
 823         bool                            enabled;
 824 };
 825
 826 /*
 827  * file private structure
 828  */
 829 struct radeon_fpriv {
 830         struct radeon_vm                vm;
 831 };
 832
 833 /*
 834  * R6xx+ IH ring
 835  */
 836 struct r600_ih {
 837         struct radeon_bo        *ring_obj;
 838         volatile uint32_t       *ring;
 839         unsigned                rptr;
 840         unsigned                ring_size;
 841         uint64_t                gpu_addr;
 842         uint32_t                ptr_mask;
 843         atomic_t                lock;
 844         bool                    enabled;
 845 };
 846
 847 /*
 848  * RLC stuff
 849  */
 850 #include "clearstate_defs.h"
 851
 852 struct radeon_rlc {
 853         /* for power gating */
 854         struct radeon_bo        *save_restore_obj;
 855         uint64_t                save_restore_gpu_addr;
 856         volatile uint32_t       *sr_ptr;
 857         u32                     *reg_list;
 858         u32                     reg_list_size;
 859         /* for clear state */
 860         struct radeon_bo        *clear_state_obj;
 861         uint64_t                clear_state_gpu_addr;
 862         volatile uint32_t       *cs_ptr;
 863         struct cs_section_def   *cs_data;
 864 };
 865
 866 int radeon_ib_get(struct radeon_device *rdev, int ring,
 867                   struct radeon_ib *ib, struct radeon_vm *vm,
 868                   unsigned size);
 869 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 870 void radeon_ib_sync_to(struct radeon_ib *ib, struct radeon_fence *fence);
 871 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 872                        struct radeon_ib *const_ib);
 873 int radeon_ib_pool_init(struct radeon_device *rdev);
 874 void radeon_ib_pool_fini(struct radeon_device *rdev);
 875 int radeon_ib_ring_tests(struct radeon_device *rdev);
 876 /* Ring access between begin & end cannot sleep */
 877 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 878                                       struct radeon_ring *ring);
 879 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 880 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 881 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 882 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 883 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 884 void radeon_ring_undo(struct radeon_ring *ring);
 885 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 886 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 887 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 888 void radeon_ring_lockup_update(struct radeon_ring *ring);
 889 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 890 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 891                             uint32_t **data);
 892 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 893                         unsigned size, uint32_t *data);
 894 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 895                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 896                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 897 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 898
 899
 900 /* r600 async dma */
 901 void r600_dma_stop(struct radeon_device *rdev);
 902 int r600_dma_resume(struct radeon_device *rdev);
 903 void r600_dma_fini(struct radeon_device *rdev);
 904
 905 void cayman_dma_stop(struct radeon_device *rdev);
 906 int cayman_dma_resume(struct radeon_device *rdev);
 907 void cayman_dma_fini(struct radeon_device *rdev);
 908
 909 /*
 910  * CS.
 911  */
 912 struct radeon_cs_reloc {
 913         struct drm_gem_object           *gobj;
 914         struct radeon_bo                *robj;
 915         struct radeon_bo_list           lobj;
 916         uint32_t                        handle;
 917         uint32_t                        flags;
 918 };
 919
 920 struct radeon_cs_chunk {
 921         uint32_t                chunk_id;
 922         uint32_t                length_dw;
 923         int                     kpage_idx[2];
 924         uint32_t                *kpage[2];
 925         uint32_t                *kdata;
 926         void __user             *user_ptr;
 927         int                     last_copied_page;
 928         int                     last_page_index;
 929 };
 930
 931 struct radeon_cs_parser {
 932         struct device           *dev;
 933         struct radeon_device    *rdev;
 934         struct drm_file         *filp;
 935         /* chunks */
 936         unsigned                nchunks;
 937         struct radeon_cs_chunk  *chunks;
 938         uint64_t                *chunks_array;
 939         /* IB */
 940         unsigned                idx;
 941         /* relocations */
 942         unsigned                nrelocs;
 943         struct radeon_cs_reloc  *relocs;
 944         struct radeon_cs_reloc  **relocs_ptr;
 945         struct list_head        validated;
 946         unsigned                dma_reloc_idx;
 947         /* indices of various chunks */
 948         int                     chunk_ib_idx;
 949         int                     chunk_relocs_idx;
 950         int                     chunk_flags_idx;
 951         int                     chunk_const_ib_idx;
 952         struct radeon_ib        ib;
 953         struct radeon_ib        const_ib;
 954         void                    *track;
 955         unsigned                family;
 956         int                     parser_error;
 957         u32                     cs_flags;
 958         u32                     ring;
 959         s32                     priority;
 960         struct ww_acquire_ctx   ticket;
 961 };
 962
 963 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 964 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 965
 966 struct radeon_cs_packet {
 967         unsigned        idx;
 968         unsigned        type;
 969         unsigned        reg;
 970         unsigned        opcode;
 971         int             count;
 972         unsigned        one_reg_wr;
 973 };
 974
 975 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 976                                       struct radeon_cs_packet *pkt,
 977                                       unsigned idx, unsigned reg);
 978 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 979                                       struct radeon_cs_packet *pkt);
 980
 981
 982 /*
 983  * AGP
 984  */
 985 int radeon_agp_init(struct radeon_device *rdev);
 986 void radeon_agp_resume(struct radeon_device *rdev);
 987 void radeon_agp_suspend(struct radeon_device *rdev);
 988 void radeon_agp_fini(struct radeon_device *rdev);
 989
 990
 991 /*
 992  * Writeback
 993  */
 994 struct radeon_wb {
 995         struct radeon_bo        *wb_obj;
 996         volatile uint32_t       *wb;
 997         uint64_t                gpu_addr;
 998         bool                    enabled;
 999         bool                    use_event;
1000 };
1001
1002 #define RADEON_WB_SCRATCH_OFFSET 0
1003 #define RADEON_WB_RING0_NEXT_RPTR 256
1004 #define RADEON_WB_CP_RPTR_OFFSET 1024
1005 #define RADEON_WB_CP1_RPTR_OFFSET 1280
1006 #define RADEON_WB_CP2_RPTR_OFFSET 1536
1007 #define R600_WB_DMA_RPTR_OFFSET   1792
1008 #define R600_WB_IH_WPTR_OFFSET   2048
1009 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
1010 #define R600_WB_UVD_RPTR_OFFSET  2560
1011 #define R600_WB_EVENT_OFFSET     3072
1012 #define CIK_WB_CP1_WPTR_OFFSET     3328
1013 #define CIK_WB_CP2_WPTR_OFFSET     3584
1014
1015 /**
1016  * struct radeon_pm - power management datas
1017  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
1018  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
1019  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
1020  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
1021  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
1022  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
1023  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
1024  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
1025  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
1026  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
1027  * @needed_bandwidth:   current bandwidth needs
1028  *
1029  * It keeps track of various data needed to take powermanagement decision.
1030  * Bandwidth need is used to determine minimun clock of the GPU and memory.
1031  * Equation between gpu/memory clock and available bandwidth is hw dependent
1032  * (type of memory, bus size, efficiency, ...)
1033  */
1034
1035 enum radeon_pm_method {
1036         PM_METHOD_PROFILE,
1037         PM_METHOD_DYNPM,
1038         PM_METHOD_DPM,
1039 };
1040
1041 enum radeon_dynpm_state {
1042         DYNPM_STATE_DISABLED,
1043         DYNPM_STATE_MINIMUM,
1044         DYNPM_STATE_PAUSED,
1045         DYNPM_STATE_ACTIVE,
1046         DYNPM_STATE_SUSPENDED,
1047 };
1048 enum radeon_dynpm_action {
1049         DYNPM_ACTION_NONE,
1050         DYNPM_ACTION_MINIMUM,
1051         DYNPM_ACTION_DOWNCLOCK,
1052         DYNPM_ACTION_UPCLOCK,
1053         DYNPM_ACTION_DEFAULT
1054 };
1055
1056 enum radeon_voltage_type {
1057         VOLTAGE_NONE = 0,
1058         VOLTAGE_GPIO,
1059         VOLTAGE_VDDC,
1060         VOLTAGE_SW
1061 };
1062
1063 enum radeon_pm_state_type {
1064         /* not used for dpm */
1065         POWER_STATE_TYPE_DEFAULT,
1066         POWER_STATE_TYPE_POWERSAVE,
1067         /* user selectable states */
1068         POWER_STATE_TYPE_BATTERY,
1069         POWER_STATE_TYPE_BALANCED,
1070         POWER_STATE_TYPE_PERFORMANCE,
1071         /* internal states */
1072         POWER_STATE_TYPE_INTERNAL_UVD,
1073         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1074         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1075         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1076         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1077         POWER_STATE_TYPE_INTERNAL_BOOT,
1078         POWER_STATE_TYPE_INTERNAL_THERMAL,
1079         POWER_STATE_TYPE_INTERNAL_ACPI,
1080         POWER_STATE_TYPE_INTERNAL_ULV,
1081         POWER_STATE_TYPE_INTERNAL_3DPERF,
1082 };
1083
1084 enum radeon_pm_profile_type {
1085         PM_PROFILE_DEFAULT,
1086         PM_PROFILE_AUTO,
1087         PM_PROFILE_LOW,
1088         PM_PROFILE_MID,
1089         PM_PROFILE_HIGH,
1090 };
1091
1092 #define PM_PROFILE_DEFAULT_IDX 0
1093 #define PM_PROFILE_LOW_SH_IDX  1
1094 #define PM_PROFILE_MID_SH_IDX  2
1095 #define PM_PROFILE_HIGH_SH_IDX 3
1096 #define PM_PROFILE_LOW_MH_IDX  4
1097 #define PM_PROFILE_MID_MH_IDX  5
1098 #define PM_PROFILE_HIGH_MH_IDX 6
1099 #define PM_PROFILE_MAX         7
1100
1101 struct radeon_pm_profile {
1102         int dpms_off_ps_idx;
1103         int dpms_on_ps_idx;
1104         int dpms_off_cm_idx;
1105         int dpms_on_cm_idx;
1106 };
1107
1108 enum radeon_int_thermal_type {
1109         THERMAL_TYPE_NONE,
1110         THERMAL_TYPE_EXTERNAL,
1111         THERMAL_TYPE_EXTERNAL_GPIO,
1112         THERMAL_TYPE_RV6XX,
1113         THERMAL_TYPE_RV770,
1114         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1115         THERMAL_TYPE_EVERGREEN,
1116         THERMAL_TYPE_SUMO,
1117         THERMAL_TYPE_NI,
1118         THERMAL_TYPE_SI,
1119         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1120         THERMAL_TYPE_CI,
1121 };
1122
1123 struct radeon_voltage {
1124         enum radeon_voltage_type type;
1125         /* gpio voltage */
1126         struct radeon_gpio_rec gpio;
1127         u32 delay; /* delay in usec from voltage drop to sclk change */
1128         bool active_high; /* voltage drop is active when bit is high */
1129         /* VDDC voltage */
1130         u8 vddc_id; /* index into vddc voltage table */
1131         u8 vddci_id; /* index into vddci voltage table */
1132         bool vddci_enabled;
1133         /* r6xx+ sw */
1134         u16 voltage;
1135         /* evergreen+ vddci */
1136         u16 vddci;
1137 };
1138
1139 /* clock mode flags */
1140 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1141
1142 struct radeon_pm_clock_info {
1143         /* memory clock */
1144         u32 mclk;
1145         /* engine clock */
1146         u32 sclk;
1147         /* voltage info */
1148         struct radeon_voltage voltage;
1149         /* standardized clock flags */
1150         u32 flags;
1151 };
1152
1153 /* state flags */
1154 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1155
1156 struct radeon_power_state {
1157         enum radeon_pm_state_type type;
1158         struct radeon_pm_clock_info *clock_info;
1159         /* number of valid clock modes in this power state */
1160         int num_clock_modes;
1161         struct radeon_pm_clock_info *default_clock_mode;
1162         /* standardized state flags */
1163         u32 flags;
1164         u32 misc; /* vbios specific flags */
1165         u32 misc2; /* vbios specific flags */
1166         int pcie_lanes; /* pcie lanes */
1167 };
1168
1169 /*
1170  * Some modes are overclocked by very low value, accept them
1171  */
1172 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1173
1174 enum radeon_dpm_auto_throttle_src {
1175         RADEON_DPM_AUTO_THROTTLE_SRC_THERMAL,
1176         RADEON_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1177 };
1178
1179 enum radeon_dpm_event_src {
1180         RADEON_DPM_EVENT_SRC_ANALOG = 0,
1181         RADEON_DPM_EVENT_SRC_EXTERNAL = 1,
1182         RADEON_DPM_EVENT_SRC_DIGITAL = 2,
1183         RADEON_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1184         RADEON_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1185 };
1186
1187 struct radeon_ps {
1188         u32 caps; /* vbios flags */
1189         u32 class; /* vbios flags */
1190         u32 class2; /* vbios flags */
1191         /* UVD clocks */
1192         u32 vclk;
1193         u32 dclk;
1194         /* asic priv */
1195         void *ps_priv;
1196 };
1197
1198 struct radeon_dpm_thermal {
1199         /* thermal interrupt work */
1200         struct work_struct work;
1201         /* low temperature threshold */
1202         int                min_temp;
1203         /* high temperature threshold */
1204         int                max_temp;
1205         /* was interrupt low to high or high to low */
1206         bool               high_to_low;
1207 };
1208
1209 enum radeon_clk_action
1210 {
1211         RADEON_SCLK_UP = 1,
1212         RADEON_SCLK_DOWN
1213 };
1214
1215 struct radeon_blacklist_clocks
1216 {
1217         u32 sclk;
1218         u32 mclk;
1219         enum radeon_clk_action action;
1220 };
1221
1222 struct radeon_clock_and_voltage_limits {
1223         u32 sclk;
1224         u32 mclk;
1225         u32 vddc;
1226         u32 vddci;
1227 };
1228
1229 struct radeon_clock_array {
1230         u32 count;
1231         u32 *values;
1232 };
1233
1234 struct radeon_clock_voltage_dependency_entry {
1235         u32 clk;
1236         u16 v;
1237 };
1238
1239 struct radeon_clock_voltage_dependency_table {
1240         u32 count;
1241         struct radeon_clock_voltage_dependency_entry *entries;
1242 };
1243
1244 struct radeon_cac_leakage_entry {
1245         u16 vddc;
1246         u32 leakage;
1247 };
1248
1249 struct radeon_cac_leakage_table {
1250         u32 count;
1251         struct radeon_cac_leakage_entry *entries;
1252 };
1253
1254 struct radeon_phase_shedding_limits_entry {
1255         u16 voltage;
1256         u32 sclk;
1257         u32 mclk;
1258 };
1259
1260 struct radeon_phase_shedding_limits_table {
1261         u32 count;
1262         struct radeon_phase_shedding_limits_entry *entries;
1263 };
1264
1265 struct radeon_ppm_table {
1266         u8 ppm_design;
1267         u16 cpu_core_number;
1268         u32 platform_tdp;
1269         u32 small_ac_platform_tdp;
1270         u32 platform_tdc;
1271         u32 small_ac_platform_tdc;
1272         u32 apu_tdp;
1273         u32 dgpu_tdp;
1274         u32 dgpu_ulv_power;
1275         u32 tj_max;
1276 };
1277
1278 struct radeon_dpm_dynamic_state {
1279         struct radeon_clock_voltage_dependency_table vddc_dependency_on_sclk;
1280         struct radeon_clock_voltage_dependency_table vddci_dependency_on_mclk;
1281         struct radeon_clock_voltage_dependency_table vddc_dependency_on_mclk;
1282         struct radeon_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1283         struct radeon_clock_array valid_sclk_values;
1284         struct radeon_clock_array valid_mclk_values;
1285         struct radeon_clock_and_voltage_limits max_clock_voltage_on_dc;
1286         struct radeon_clock_and_voltage_limits max_clock_voltage_on_ac;
1287         u32 mclk_sclk_ratio;
1288         u32 sclk_mclk_delta;
1289         u16 vddc_vddci_delta;
1290         u16 min_vddc_for_pcie_gen2;
1291         struct radeon_cac_leakage_table cac_leakage_table;
1292         struct radeon_phase_shedding_limits_table phase_shedding_limits_table;
1293         struct radeon_ppm_table *ppm_table;
1294 };
1295
1296 struct radeon_dpm_fan {
1297         u16 t_min;
1298         u16 t_med;
1299         u16 t_high;
1300         u16 pwm_min;
1301         u16 pwm_med;
1302         u16 pwm_high;
1303         u8 t_hyst;
1304         u32 cycle_delay;
1305         u16 t_max;
1306         bool ucode_fan_control;
1307 };
1308
1309 enum radeon_pcie_gen {
1310         RADEON_PCIE_GEN1 = 0,
1311         RADEON_PCIE_GEN2 = 1,
1312         RADEON_PCIE_GEN3 = 2,
1313         RADEON_PCIE_GEN_INVALID = 0xffff
1314 };
1315
1316 enum radeon_dpm_forced_level {
1317         RADEON_DPM_FORCED_LEVEL_AUTO = 0,
1318         RADEON_DPM_FORCED_LEVEL_LOW = 1,
1319         RADEON_DPM_FORCED_LEVEL_HIGH = 2,
1320 };
1321
1322 struct radeon_dpm {
1323         struct radeon_ps        *ps;
1324         /* number of valid power states */
1325         int                     num_ps;
1326         /* current power state that is active */
1327         struct radeon_ps        *current_ps;
1328         /* requested power state */
1329         struct radeon_ps        *requested_ps;
1330         /* boot up power state */
1331         struct radeon_ps        *boot_ps;
1332         /* default uvd power state */
1333         struct radeon_ps        *uvd_ps;
1334         enum radeon_pm_state_type state;
1335         enum radeon_pm_state_type user_state;
1336         u32                     platform_caps;
1337         u32                     voltage_response_time;
1338         u32                     backbias_response_time;
1339         void                    *priv;
1340         u32                     new_active_crtcs;
1341         int                     new_active_crtc_count;
1342         u32                     current_active_crtcs;
1343         int                     current_active_crtc_count;
1344         struct radeon_dpm_dynamic_state dyn_state;
1345         struct radeon_dpm_fan fan;
1346         u32 tdp_limit;
1347         u32 near_tdp_limit;
1348         u32 near_tdp_limit_adjusted;
1349         u32 sq_ramping_threshold;
1350         u32 cac_leakage;
1351         u16 tdp_od_limit;
1352         u32 tdp_adjustment;
1353         u16 load_line_slope;
1354         bool power_control;
1355         bool ac_power;
1356         /* special states active */
1357         bool                    thermal_active;
1358         bool                    uvd_active;
1359         /* thermal handling */
1360         struct radeon_dpm_thermal thermal;
1361         /* forced levels */
1362         enum radeon_dpm_forced_level forced_level;
1363 };
1364
1365 void radeon_dpm_enable_power_state(struct radeon_device *rdev,
1366                                     enum radeon_pm_state_type dpm_state);
1367
1368
1369 struct radeon_pm {
1370         struct mutex            mutex;
1371         /* write locked while reprogramming mclk */
1372         struct rw_semaphore     mclk_lock;
1373         u32                     active_crtcs;
1374         int                     active_crtc_count;
1375         int                     req_vblank;
1376         bool                    vblank_sync;
1377         fixed20_12              max_bandwidth;
1378         fixed20_12              igp_sideport_mclk;
1379         fixed20_12              igp_system_mclk;
1380         fixed20_12              igp_ht_link_clk;
1381         fixed20_12              igp_ht_link_width;
1382         fixed20_12              k8_bandwidth;
1383         fixed20_12              sideport_bandwidth;
1384         fixed20_12              ht_bandwidth;
1385         fixed20_12              core_bandwidth;
1386         fixed20_12              sclk;
1387         fixed20_12              mclk;
1388         fixed20_12              needed_bandwidth;
1389         struct radeon_power_state *power_state;
1390         /* number of valid power states */
1391         int                     num_power_states;
1392         int                     current_power_state_index;
1393         int                     current_clock_mode_index;
1394         int                     requested_power_state_index;
1395         int                     requested_clock_mode_index;
1396         int                     default_power_state_index;
1397         u32                     current_sclk;
1398         u32                     current_mclk;
1399         u16                     current_vddc;
1400         u16                     current_vddci;
1401         u32                     default_sclk;
1402         u32                     default_mclk;
1403         u16                     default_vddc;
1404         u16                     default_vddci;
1405         struct radeon_i2c_chan *i2c_bus;
1406         /* selected pm method */
1407         enum radeon_pm_method     pm_method;
1408         /* dynpm power management */
1409         struct delayed_work     dynpm_idle_work;
1410         enum radeon_dynpm_state dynpm_state;
1411         enum radeon_dynpm_action        dynpm_planned_action;
1412         unsigned long           dynpm_action_timeout;
1413         bool                    dynpm_can_upclock;
1414         bool                    dynpm_can_downclock;
1415         /* profile-based power management */
1416         enum radeon_pm_profile_type profile;
1417         int                     profile_index;
1418         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1419         /* internal thermal controller on rv6xx+ */
1420         enum radeon_int_thermal_type int_thermal_type;
1421         struct device           *int_hwmon_dev;
1422         /* dpm */
1423         bool                    dpm_enabled;
1424         struct radeon_dpm       dpm;
1425 };
1426
1427 int radeon_pm_get_type_index(struct radeon_device *rdev,
1428                              enum radeon_pm_state_type ps_type,
1429                              int instance);
1430 /*
1431  * UVD
1432  */
1433 #define RADEON_MAX_UVD_HANDLES  10
1434 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1435 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1436
1437 struct radeon_uvd {
1438         struct radeon_bo        *vcpu_bo;
1439         void                    *cpu_addr;
1440         uint64_t                gpu_addr;
1441         void                    *saved_bo;
1442         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1443         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1444         struct delayed_work     idle_work;
1445 };
1446
1447 int radeon_uvd_init(struct radeon_device *rdev);
1448 void radeon_uvd_fini(struct radeon_device *rdev);
1449 int radeon_uvd_suspend(struct radeon_device *rdev);
1450 int radeon_uvd_resume(struct radeon_device *rdev);
1451 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1452                               uint32_t handle, struct radeon_fence **fence);
1453 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1454                                uint32_t handle, struct radeon_fence **fence);
1455 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo);
1456 void radeon_uvd_free_handles(struct radeon_device *rdev,
1457                              struct drm_file *filp);
1458 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1459 void radeon_uvd_note_usage(struct radeon_device *rdev);
1460 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1461                                   unsigned vclk, unsigned dclk,
1462                                   unsigned vco_min, unsigned vco_max,
1463                                   unsigned fb_factor, unsigned fb_mask,
1464                                   unsigned pd_min, unsigned pd_max,
1465                                   unsigned pd_even,
1466                                   unsigned *optimal_fb_div,
1467                                   unsigned *optimal_vclk_div,
1468                                   unsigned *optimal_dclk_div);
1469 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1470                                 unsigned cg_upll_func_cntl);
1471
1472 struct r600_audio {
1473         int                     channels;
1474         int                     rate;
1475         int                     bits_per_sample;
1476         u8                      status_bits;
1477         u8                      category_code;
1478 };
1479
1480 /*
1481  * Benchmarking
1482  */
1483 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1484
1485
1486 /*
1487  * Testing
1488  */
1489 void radeon_test_moves(struct radeon_device *rdev);
1490 void radeon_test_ring_sync(struct radeon_device *rdev,
1491                            struct radeon_ring *cpA,
1492                            struct radeon_ring *cpB);
1493 void radeon_test_syncing(struct radeon_device *rdev);
1494
1495
1496 /*
1497  * Debugfs
1498  */
1499 struct radeon_debugfs {
1500         struct drm_info_list    *files;
1501         unsigned                num_files;
1502 };
1503
1504 int radeon_debugfs_add_files(struct radeon_device *rdev,
1505                              struct drm_info_list *files,
1506                              unsigned nfiles);
1507 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1508
1509
1510 /*
1511  * ASIC specific functions.
1512  */
1513 struct radeon_asic {
1514         int (*init)(struct radeon_device *rdev);
1515         void (*fini)(struct radeon_device *rdev);
1516         int (*resume)(struct radeon_device *rdev);
1517         int (*suspend)(struct radeon_device *rdev);
1518         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1519         int (*asic_reset)(struct radeon_device *rdev);
1520         /* ioctl hw specific callback. Some hw might want to perform special
1521          * operation on specific ioctl. For instance on wait idle some hw
1522          * might want to perform and HDP flush through MMIO as it seems that
1523          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1524          * through ring.
1525          */
1526         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1527         /* check if 3D engine is idle */
1528         bool (*gui_idle)(struct radeon_device *rdev);
1529         /* wait for mc_idle */
1530         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1531         /* get the reference clock */
1532         u32 (*get_xclk)(struct radeon_device *rdev);
1533         /* get the gpu clock counter */
1534         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1535         /* gart */
1536         struct {
1537                 void (*tlb_flush)(struct radeon_device *rdev);
1538                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1539         } gart;
1540         struct {
1541                 int (*init)(struct radeon_device *rdev);
1542                 void (*fini)(struct radeon_device *rdev);
1543
1544                 u32 pt_ring_index;
1545                 void (*set_page)(struct radeon_device *rdev,
1546                                  struct radeon_ib *ib,
1547                                  uint64_t pe,
1548                                  uint64_t addr, unsigned count,
1549                                  uint32_t incr, uint32_t flags);
1550         } vm;
1551         /* ring specific callbacks */
1552         struct {
1553                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1554                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1555                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1556                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1557                                        struct radeon_semaphore *semaphore, bool emit_wait);
1558                 int (*cs_parse)(struct radeon_cs_parser *p);
1559                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1560                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1561                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1562                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1563                 void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1564
1565                 u32 (*get_rptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1566                 u32 (*get_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1567                 void (*set_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1568         } ring[RADEON_NUM_RINGS];
1569         /* irqs */
1570         struct {
1571                 int (*set)(struct radeon_device *rdev);
1572                 int (*process)(struct radeon_device *rdev);
1573         } irq;
1574         /* displays */
1575         struct {
1576                 /* display watermarks */
1577                 void (*bandwidth_update)(struct radeon_device *rdev);
1578                 /* get frame count */
1579                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1580                 /* wait for vblank */
1581                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1582                 /* set backlight level */
1583                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1584                 /* get backlight level */
1585                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1586                 /* audio callbacks */
1587                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1588                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1589         } display;
1590         /* copy functions for bo handling */
1591         struct {
1592                 int (*blit)(struct radeon_device *rdev,
1593                             uint64_t src_offset,
1594                             uint64_t dst_offset,
1595                             unsigned num_gpu_pages,
1596                             struct radeon_fence **fence);
1597                 u32 blit_ring_index;
1598                 int (*dma)(struct radeon_device *rdev,
1599                            uint64_t src_offset,
1600                            uint64_t dst_offset,
1601                            unsigned num_gpu_pages,
1602                            struct radeon_fence **fence);
1603                 u32 dma_ring_index;
1604                 /* method used for bo copy */
1605                 int (*copy)(struct radeon_device *rdev,
1606                             uint64_t src_offset,
1607                             uint64_t dst_offset,
1608                             unsigned num_gpu_pages,
1609                             struct radeon_fence **fence);
1610                 /* ring used for bo copies */
1611                 u32 copy_ring_index;
1612         } copy;
1613         /* surfaces */
1614         struct {
1615                 int (*set_reg)(struct radeon_device *rdev, int reg,
1616                                        uint32_t tiling_flags, uint32_t pitch,
1617                                        uint32_t offset, uint32_t obj_size);
1618                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1619         } surface;
1620         /* hotplug detect */
1621         struct {
1622                 void (*init)(struct radeon_device *rdev);
1623                 void (*fini)(struct radeon_device *rdev);
1624                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1625                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1626         } hpd;
1627         /* static power management */
1628         struct {
1629                 void (*misc)(struct radeon_device *rdev);
1630                 void (*prepare)(struct radeon_device *rdev);
1631                 void (*finish)(struct radeon_device *rdev);
1632                 void (*init_profile)(struct radeon_device *rdev);
1633                 void (*get_dynpm_state)(struct radeon_device *rdev);
1634                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1635                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1636                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1637                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1638                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1639                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1640                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1641                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1642                 int (*get_temperature)(struct radeon_device *rdev);
1643         } pm;
1644         /* dynamic power management */
1645         struct {
1646                 int (*init)(struct radeon_device *rdev);
1647                 void (*setup_asic)(struct radeon_device *rdev);
1648                 int (*enable)(struct radeon_device *rdev);
1649                 void (*disable)(struct radeon_device *rdev);
1650                 int (*pre_set_power_state)(struct radeon_device *rdev);
1651                 int (*set_power_state)(struct radeon_device *rdev);
1652                 void (*post_set_power_state)(struct radeon_device *rdev);
1653                 void (*display_configuration_changed)(struct radeon_device *rdev);
1654                 void (*fini)(struct radeon_device *rdev);
1655                 u32 (*get_sclk)(struct radeon_device *rdev, bool low);
1656                 u32 (*get_mclk)(struct radeon_device *rdev, bool low);
1657                 void (*print_power_state)(struct radeon_device *rdev, struct radeon_ps *ps);
1658                 void (*debugfs_print_current_performance_level)(struct radeon_device *rdev, struct seq_file *m);
1659                 int (*force_performance_level)(struct radeon_device *rdev, enum radeon_dpm_forced_level level);
1660                 bool (*vblank_too_short)(struct radeon_device *rdev);
1661         } dpm;
1662         /* pageflipping */
1663         struct {
1664                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1665                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1666                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1667         } pflip;
1668 };
1669
1670 /*
1671  * Asic structures
1672  */
1673 struct r100_asic {
1674         const unsigned          *reg_safe_bm;
1675         unsigned                reg_safe_bm_size;
1676         u32                     hdp_cntl;
1677 };
1678
1679 struct r300_asic {
1680         const unsigned          *reg_safe_bm;
1681         unsigned                reg_safe_bm_size;
1682         u32                     resync_scratch;
1683         u32                     hdp_cntl;
1684 };
1685
1686 struct r600_asic {
1687         unsigned                max_pipes;
1688         unsigned                max_tile_pipes;
1689         unsigned                max_simds;
1690         unsigned                max_backends;
1691         unsigned                max_gprs;
1692         unsigned                max_threads;
1693         unsigned                max_stack_entries;
1694         unsigned                max_hw_contexts;
1695         unsigned                max_gs_threads;
1696         unsigned                sx_max_export_size;
1697         unsigned                sx_max_export_pos_size;
1698         unsigned                sx_max_export_smx_size;
1699         unsigned                sq_num_cf_insts;
1700         unsigned                tiling_nbanks;
1701         unsigned                tiling_npipes;
1702         unsigned                tiling_group_size;
1703         unsigned                tile_config;
1704         unsigned                backend_map;
1705 };
1706
1707 struct rv770_asic {
1708         unsigned                max_pipes;
1709         unsigned                max_tile_pipes;
1710         unsigned                max_simds;
1711         unsigned                max_backends;
1712         unsigned                max_gprs;
1713         unsigned                max_threads;
1714         unsigned                max_stack_entries;
1715         unsigned                max_hw_contexts;
1716         unsigned                max_gs_threads;
1717         unsigned                sx_max_export_size;
1718         unsigned                sx_max_export_pos_size;
1719         unsigned                sx_max_export_smx_size;
1720         unsigned                sq_num_cf_insts;
1721         unsigned                sx_num_of_sets;
1722         unsigned                sc_prim_fifo_size;
1723         unsigned                sc_hiz_tile_fifo_size;
1724         unsigned                sc_earlyz_tile_fifo_fize;
1725         unsigned                tiling_nbanks;
1726         unsigned                tiling_npipes;
1727         unsigned                tiling_group_size;
1728         unsigned                tile_config;
1729         unsigned                backend_map;
1730 };
1731
1732 struct evergreen_asic {
1733         unsigned num_ses;
1734         unsigned max_pipes;
1735         unsigned max_tile_pipes;
1736         unsigned max_simds;
1737         unsigned max_backends;
1738         unsigned max_gprs;
1739         unsigned max_threads;
1740         unsigned max_stack_entries;
1741         unsigned max_hw_contexts;
1742         unsigned max_gs_threads;
1743         unsigned sx_max_export_size;
1744         unsigned sx_max_export_pos_size;
1745         unsigned sx_max_export_smx_size;
1746         unsigned sq_num_cf_insts;
1747         unsigned sx_num_of_sets;
1748         unsigned sc_prim_fifo_size;
1749         unsigned sc_hiz_tile_fifo_size;
1750         unsigned sc_earlyz_tile_fifo_size;
1751         unsigned tiling_nbanks;
1752         unsigned tiling_npipes;
1753         unsigned tiling_group_size;
1754         unsigned tile_config;
1755         unsigned backend_map;
1756 };
1757
1758 struct cayman_asic {
1759         unsigned max_shader_engines;
1760         unsigned max_pipes_per_simd;
1761         unsigned max_tile_pipes;
1762         unsigned max_simds_per_se;
1763         unsigned max_backends_per_se;
1764         unsigned max_texture_channel_caches;
1765         unsigned max_gprs;
1766         unsigned max_threads;
1767         unsigned max_gs_threads;
1768         unsigned max_stack_entries;
1769         unsigned sx_num_of_sets;
1770         unsigned sx_max_export_size;
1771         unsigned sx_max_export_pos_size;
1772         unsigned sx_max_export_smx_size;
1773         unsigned max_hw_contexts;
1774         unsigned sq_num_cf_insts;
1775         unsigned sc_prim_fifo_size;
1776         unsigned sc_hiz_tile_fifo_size;
1777         unsigned sc_earlyz_tile_fifo_size;
1778
1779         unsigned num_shader_engines;
1780         unsigned num_shader_pipes_per_simd;
1781         unsigned num_tile_pipes;
1782         unsigned num_simds_per_se;
1783         unsigned num_backends_per_se;
1784         unsigned backend_disable_mask_per_asic;
1785         unsigned backend_map;
1786         unsigned num_texture_channel_caches;
1787         unsigned mem_max_burst_length_bytes;
1788         unsigned mem_row_size_in_kb;
1789         unsigned shader_engine_tile_size;
1790         unsigned num_gpus;
1791         unsigned multi_gpu_tile_size;
1792
1793         unsigned tile_config;
1794 };
1795
1796 struct si_asic {
1797         unsigned max_shader_engines;
1798         unsigned max_tile_pipes;
1799         unsigned max_cu_per_sh;
1800         unsigned max_sh_per_se;
1801         unsigned max_backends_per_se;
1802         unsigned max_texture_channel_caches;
1803         unsigned max_gprs;
1804         unsigned max_gs_threads;
1805         unsigned max_hw_contexts;
1806         unsigned sc_prim_fifo_size_frontend;
1807         unsigned sc_prim_fifo_size_backend;
1808         unsigned sc_hiz_tile_fifo_size;
1809         unsigned sc_earlyz_tile_fifo_size;
1810
1811         unsigned num_tile_pipes;
1812         unsigned num_backends_per_se;
1813         unsigned backend_disable_mask_per_asic;
1814         unsigned backend_map;
1815         unsigned num_texture_channel_caches;
1816         unsigned mem_max_burst_length_bytes;
1817         unsigned mem_row_size_in_kb;
1818         unsigned shader_engine_tile_size;
1819         unsigned num_gpus;
1820         unsigned multi_gpu_tile_size;
1821
1822         unsigned tile_config;
1823         uint32_t tile_mode_array[32];
1824 };
1825
1826 struct cik_asic {
1827         unsigned max_shader_engines;
1828         unsigned max_tile_pipes;
1829         unsigned max_cu_per_sh;
1830         unsigned max_sh_per_se;
1831         unsigned max_backends_per_se;
1832         unsigned max_texture_channel_caches;
1833         unsigned max_gprs;
1834         unsigned max_gs_threads;
1835         unsigned max_hw_contexts;
1836         unsigned sc_prim_fifo_size_frontend;
1837         unsigned sc_prim_fifo_size_backend;
1838         unsigned sc_hiz_tile_fifo_size;
1839         unsigned sc_earlyz_tile_fifo_size;
1840
1841         unsigned num_tile_pipes;
1842         unsigned num_backends_per_se;
1843         unsigned backend_disable_mask_per_asic;
1844         unsigned backend_map;
1845         unsigned num_texture_channel_caches;
1846         unsigned mem_max_burst_length_bytes;
1847         unsigned mem_row_size_in_kb;
1848         unsigned shader_engine_tile_size;
1849         unsigned num_gpus;
1850         unsigned multi_gpu_tile_size;
1851
1852         unsigned tile_config;
1853         uint32_t tile_mode_array[32];
1854 };
1855
1856 union radeon_asic_config {
1857         struct r300_asic        r300;
1858         struct r100_asic        r100;
1859         struct r600_asic        r600;
1860         struct rv770_asic       rv770;
1861         struct evergreen_asic   evergreen;
1862         struct cayman_asic      cayman;
1863         struct si_asic          si;
1864         struct cik_asic         cik;
1865 };
1866
1867 /*
1868  * asic initizalization from radeon_asic.c
1869  */
1870 void radeon_agp_disable(struct radeon_device *rdev);
1871 int radeon_asic_init(struct radeon_device *rdev);
1872
1873
1874 /*
1875  * IOCTL.
1876  */
1877 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1878                           struct drm_file *filp);
1879 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1880                             struct drm_file *filp);
1881 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1882                          struct drm_file *file_priv);
1883 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1884                            struct drm_file *file_priv);
1885 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1886                             struct drm_file *file_priv);
1887 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1888                            struct drm_file *file_priv);
1889 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1890                                 struct drm_file *filp);
1891 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1892                           struct drm_file *filp);
1893 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1894                           struct drm_file *filp);
1895 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1896                               struct drm_file *filp);
1897 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1898                           struct drm_file *filp);
1899 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1900 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1901                                 struct drm_file *filp);
1902 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1903                                 struct drm_file *filp);
1904
1905 /* VRAM scratch page for HDP bug, default vram page */
1906 struct r600_vram_scratch {
1907         struct radeon_bo                *robj;
1908         volatile uint32_t               *ptr;
1909         u64                             gpu_addr;
1910 };
1911
1912 /*
1913  * ACPI
1914  */
1915 struct radeon_atif_notification_cfg {
1916         bool enabled;
1917         int command_code;
1918 };
1919
1920 struct radeon_atif_notifications {
1921         bool display_switch;
1922         bool expansion_mode_change;
1923         bool thermal_state;
1924         bool forced_power_state;
1925         bool system_power_state;
1926         bool display_conf_change;
1927         bool px_gfx_switch;
1928         bool brightness_change;
1929         bool dgpu_display_event;
1930 };
1931
1932 struct radeon_atif_functions {
1933         bool system_params;
1934         bool sbios_requests;
1935         bool select_active_disp;
1936         bool lid_state;
1937         bool get_tv_standard;
1938         bool set_tv_standard;
1939         bool get_panel_expansion_mode;
1940         bool set_panel_expansion_mode;
1941         bool temperature_change;
1942         bool graphics_device_types;
1943 };
1944
1945 struct radeon_atif {
1946         struct radeon_atif_notifications notifications;
1947         struct radeon_atif_functions functions;
1948         struct radeon_atif_notification_cfg notification_cfg;
1949         struct radeon_encoder *encoder_for_bl;
1950 };
1951
1952 struct radeon_atcs_functions {
1953         bool get_ext_state;
1954         bool pcie_perf_req;
1955         bool pcie_dev_rdy;
1956         bool pcie_bus_width;
1957 };
1958
1959 struct radeon_atcs {
1960         struct radeon_atcs_functions functions;
1961 };
1962
1963 /*
1964  * Core structure, functions and helpers.
1965  */
1966 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1967 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1968
1969 struct radeon_device {
1970         struct device                   *dev;
1971         struct drm_device               *ddev;
1972         struct pci_dev                  *pdev;
1973         struct rw_semaphore             exclusive_lock;
1974         /* ASIC */
1975         union radeon_asic_config        config;
1976         enum radeon_family              family;
1977         unsigned long                   flags;
1978         int                             usec_timeout;
1979         enum radeon_pll_errata          pll_errata;
1980         int                             num_gb_pipes;
1981         int                             num_z_pipes;
1982         int                             disp_priority;
1983         /* BIOS */
1984         uint8_t                         *bios;
1985         bool                            is_atom_bios;
1986         uint16_t                        bios_header_start;
1987         struct radeon_bo                *stollen_vga_memory;
1988         /* Register mmio */
1989         resource_size_t                 rmmio_base;
1990         resource_size_t                 rmmio_size;
1991         /* protects concurrent MM_INDEX/DATA based register access */
1992         spinlock_t mmio_idx_lock;
1993         void __iomem                    *rmmio;
1994         radeon_rreg_t                   mc_rreg;
1995         radeon_wreg_t                   mc_wreg;
1996         radeon_rreg_t                   pll_rreg;
1997         radeon_wreg_t                   pll_wreg;
1998         uint32_t                        pcie_reg_mask;
1999         radeon_rreg_t                   pciep_rreg;
2000         radeon_wreg_t                   pciep_wreg;
2001         /* io port */
2002         void __iomem                    *rio_mem;
2003         resource_size_t                 rio_mem_size;
2004         struct radeon_clock             clock;
2005         struct radeon_mc                mc;
2006         struct radeon_gart              gart;
2007         struct radeon_mode_info         mode_info;
2008         struct radeon_scratch           scratch;
2009         struct radeon_doorbell          doorbell;
2010         struct radeon_mman              mman;
2011         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
2012         wait_queue_head_t               fence_queue;
2013         struct mutex                    ring_lock;
2014         struct radeon_ring              ring[RADEON_NUM_RINGS];
2015         bool                            ib_pool_ready;
2016         struct radeon_sa_manager        ring_tmp_bo;
2017         struct radeon_irq               irq;
2018         struct radeon_asic              *asic;
2019         struct radeon_gem               gem;
2020         struct radeon_pm                pm;
2021         struct radeon_uvd               uvd;
2022         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
2023         struct radeon_wb                wb;
2024         struct radeon_dummy_page        dummy_page;
2025         bool                            shutdown;
2026         bool                            suspend;
2027         bool                            need_dma32;
2028         bool                            accel_working;
2029         bool                            fastfb_working; /* IGP feature*/
2030         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
2031         const struct firmware *me_fw;   /* all family ME firmware */
2032         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
2033         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
2034         const struct firmware *mc_fw;   /* NI MC firmware */
2035         const struct firmware *ce_fw;   /* SI CE firmware */
2036         const struct firmware *mec_fw;  /* CIK MEC firmware */
2037         const struct firmware *sdma_fw; /* CIK SDMA firmware */
2038         const struct firmware *smc_fw;  /* SMC firmware */
2039         const struct firmware *uvd_fw;  /* UVD firmware */
2040         struct r600_vram_scratch vram_scratch;
2041         int msi_enabled; /* msi enabled */
2042         struct r600_ih ih; /* r6/700 interrupt ring */
2043         struct radeon_rlc rlc;
2044         struct radeon_mec mec;
2045         struct work_struct hotplug_work;
2046         struct work_struct audio_work;
2047         struct work_struct reset_work;
2048         int num_crtc; /* number of crtcs */
2049         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
2050         bool audio_enabled;
2051         bool has_uvd;
2052         struct r600_audio audio_status; /* audio stuff */
2053         struct notifier_block acpi_nb;
2054         /* only one userspace can use Hyperz features or CMASK at a time */
2055         struct drm_file *hyperz_filp;
2056         struct drm_file *cmask_filp;
2057         /* i2c buses */
2058         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
2059         /* debugfs */
2060         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
2061         unsigned                debugfs_count;
2062         /* virtual memory */
2063         struct radeon_vm_manager        vm_manager;
2064         struct mutex                    gpu_clock_mutex;
2065         /* ACPI interface */
2066         struct radeon_atif              atif;
2067         struct radeon_atcs              atcs;
2068         /* srbm instance registers */
2069         struct mutex                    srbm_mutex;
2070 };
2071
2072 int radeon_device_init(struct radeon_device *rdev,
2073                        struct drm_device *ddev,
2074                        struct pci_dev *pdev,
2075                        uint32_t flags);
2076 void radeon_device_fini(struct radeon_device *rdev);
2077 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
2078
2079 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
2080                       bool always_indirect);
2081 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
2082                   bool always_indirect);
2083 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
2084 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
2085
2086 u32 cik_mm_rdoorbell(struct radeon_device *rdev, u32 offset);
2087 void cik_mm_wdoorbell(struct radeon_device *rdev, u32 offset, u32 v);
2088
2089 /*
2090  * Cast helper
2091  */
2092 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
2093
2094 /*
2095  * Registers read & write functions.
2096  */
2097 #define RREG8(reg) readb((rdev->rmmio) + (reg))
2098 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
2099 #define RREG16(reg) readw((rdev->rmmio) + (reg))
2100 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
2101 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
2102 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
2103 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
2104 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
2105 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
2106 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2107 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2108 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
2109 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
2110 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
2111 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
2112 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
2113 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
2114 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
2115 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
2116 #define RREG32_SMC(reg) tn_smc_rreg(rdev, (reg))
2117 #define WREG32_SMC(reg, v) tn_smc_wreg(rdev, (reg), (v))
2118 #define RREG32_RCU(reg) r600_rcu_rreg(rdev, (reg))
2119 #define WREG32_RCU(reg, v) r600_rcu_wreg(rdev, (reg), (v))
2120 #define RREG32_CG(reg) eg_cg_rreg(rdev, (reg))
2121 #define WREG32_CG(reg, v) eg_cg_wreg(rdev, (reg), (v))
2122 #define RREG32_PIF_PHY0(reg) eg_pif_phy0_rreg(rdev, (reg))
2123 #define WREG32_PIF_PHY0(reg, v) eg_pif_phy0_wreg(rdev, (reg), (v))
2124 #define RREG32_PIF_PHY1(reg) eg_pif_phy1_rreg(rdev, (reg))
2125 #define WREG32_PIF_PHY1(reg, v) eg_pif_phy1_wreg(rdev, (reg), (v))
2126 #define RREG32_UVD_CTX(reg) r600_uvd_ctx_rreg(rdev, (reg))
2127 #define WREG32_UVD_CTX(reg, v) r600_uvd_ctx_wreg(rdev, (reg), (v))
2128 #define WREG32_P(reg, val, mask)                                \
2129         do {                                                    \
2130                 uint32_t tmp_ = RREG32(reg);                    \
2131                 tmp_ &= (mask);                                 \
2132                 tmp_ |= ((val) & ~(mask));                      \
2133                 WREG32(reg, tmp_);                              \
2134         } while (0)
2135 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2136 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2137 #define WREG32_PLL_P(reg, val, mask)                            \
2138         do {                                                    \
2139                 uint32_t tmp_ = RREG32_PLL(reg);                \
2140                 tmp_ &= (mask);                                 \
2141                 tmp_ |= ((val) & ~(mask));                      \
2142                 WREG32_PLL(reg, tmp_);                          \
2143         } while (0)
2144 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
2145 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
2146 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
2147
2148 #define RDOORBELL32(offset) cik_mm_rdoorbell(rdev, (offset))
2149 #define WDOORBELL32(offset, v) cik_mm_wdoorbell(rdev, (offset), (v))
2150
2151 /*
2152  * Indirect registers accessor
2153  */
2154 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
2155 {
2156         uint32_t r;
2157
2158         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2159         r = RREG32(RADEON_PCIE_DATA);
2160         return r;
2161 }
2162
2163 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
2164 {
2165         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2166         WREG32(RADEON_PCIE_DATA, (v));
2167 }
2168
2169 static inline u32 tn_smc_rreg(struct radeon_device *rdev, u32 reg)
2170 {
2171         u32 r;
2172
2173         WREG32(TN_SMC_IND_INDEX_0, (reg));
2174         r = RREG32(TN_SMC_IND_DATA_0);
2175         return r;
2176 }
2177
2178 static inline void tn_smc_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2179 {
2180         WREG32(TN_SMC_IND_INDEX_0, (reg));
2181         WREG32(TN_SMC_IND_DATA_0, (v));
2182 }
2183
2184 static inline u32 r600_rcu_rreg(struct radeon_device *rdev, u32 reg)
2185 {
2186         u32 r;
2187
2188         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2189         r = RREG32(R600_RCU_DATA);
2190         return r;
2191 }
2192
2193 static inline void r600_rcu_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2194 {
2195         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2196         WREG32(R600_RCU_DATA, (v));
2197 }
2198
2199 static inline u32 eg_cg_rreg(struct radeon_device *rdev, u32 reg)
2200 {
2201         u32 r;
2202
2203         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2204         r = RREG32(EVERGREEN_CG_IND_DATA);
2205         return r;
2206 }
2207
2208 static inline void eg_cg_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2209 {
2210         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2211         WREG32(EVERGREEN_CG_IND_DATA, (v));
2212 }
2213
2214 static inline u32 eg_pif_phy0_rreg(struct radeon_device *rdev, u32 reg)
2215 {
2216         u32 r;
2217
2218         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2219         r = RREG32(EVERGREEN_PIF_PHY0_DATA);
2220         return r;
2221 }
2222
2223 static inline void eg_pif_phy0_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2224 {
2225         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2226         WREG32(EVERGREEN_PIF_PHY0_DATA, (v));
2227 }
2228
2229 static inline u32 eg_pif_phy1_rreg(struct radeon_device *rdev, u32 reg)
2230 {
2231         u32 r;
2232
2233         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2234         r = RREG32(EVERGREEN_PIF_PHY1_DATA);
2235         return r;
2236 }
2237
2238 static inline void eg_pif_phy1_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2239 {
2240         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2241         WREG32(EVERGREEN_PIF_PHY1_DATA, (v));
2242 }
2243
2244 static inline u32 r600_uvd_ctx_rreg(struct radeon_device *rdev, u32 reg)
2245 {
2246         u32 r;
2247
2248         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2249         r = RREG32(R600_UVD_CTX_DATA);
2250         return r;
2251 }
2252
2253 static inline void r600_uvd_ctx_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2254 {
2255         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2256         WREG32(R600_UVD_CTX_DATA, (v));
2257 }
2258
2259 void r100_pll_errata_after_index(struct radeon_device *rdev);
2260
2261
2262 /*
2263  * ASICs helpers.
2264  */
2265 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
2266                             (rdev->pdev->device == 0x5969))
2267 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
2268                 (rdev->family == CHIP_RV200) || \
2269                 (rdev->family == CHIP_RS100) || \
2270                 (rdev->family == CHIP_RS200) || \
2271                 (rdev->family == CHIP_RV250) || \
2272                 (rdev->family == CHIP_RV280) || \
2273                 (rdev->family == CHIP_RS300))
2274 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
2275                 (rdev->family == CHIP_RV350) ||                 \
2276                 (rdev->family == CHIP_R350)  ||                 \
2277                 (rdev->family == CHIP_RV380) ||                 \
2278                 (rdev->family == CHIP_R420)  ||                 \
2279                 (rdev->family == CHIP_R423)  ||                 \
2280                 (rdev->family == CHIP_RV410) ||                 \
2281                 (rdev->family == CHIP_RS400) ||                 \
2282                 (rdev->family == CHIP_RS480))
2283 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
2284                 (rdev->ddev->pdev->device == 0x9443) || \
2285                 (rdev->ddev->pdev->device == 0x944B) || \
2286                 (rdev->ddev->pdev->device == 0x9506) || \
2287                 (rdev->ddev->pdev->device == 0x9509) || \
2288                 (rdev->ddev->pdev->device == 0x950F) || \
2289                 (rdev->ddev->pdev->device == 0x689C) || \
2290                 (rdev->ddev->pdev->device == 0x689D))
2291 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
2292 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
2293                             (rdev->family == CHIP_RS690)  ||    \
2294                             (rdev->family == CHIP_RS740)  ||    \
2295                             (rdev->family >= CHIP_R600))
2296 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
2297 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
2298 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
2299 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
2300                              (rdev->flags & RADEON_IS_IGP))
2301 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
2302 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
2303 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
2304                              (rdev->flags & RADEON_IS_IGP))
2305 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
2306 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
2307 #define ASIC_IS_DCE8(rdev) ((rdev->family >= CHIP_BONAIRE))
2308
2309 #define ASIC_IS_LOMBOK(rdev) ((rdev->ddev->pdev->device == 0x6849) || \
2310                               (rdev->ddev->pdev->device == 0x6850) || \
2311                               (rdev->ddev->pdev->device == 0x6858) || \
2312                               (rdev->ddev->pdev->device == 0x6859) || \
2313                               (rdev->ddev->pdev->device == 0x6840) || \
2314                               (rdev->ddev->pdev->device == 0x6841) || \
2315                               (rdev->ddev->pdev->device == 0x6842) || \
2316                               (rdev->ddev->pdev->device == 0x6843))
2317
2318 /*
2319  * BIOS helpers.
2320  */
2321 #define RBIOS8(i) (rdev->bios[i])
2322 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2323 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2324
2325 int radeon_combios_init(struct radeon_device *rdev);
2326 void radeon_combios_fini(struct radeon_device *rdev);
2327 int radeon_atombios_init(struct radeon_device *rdev);
2328 void radeon_atombios_fini(struct radeon_device *rdev);
2329
2330
2331 /*
2332  * RING helpers.
2333  */
2334 #if DRM_DEBUG_CODE == 0
2335 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
2336 {
2337         ring->ring[ring->wptr++] = v;
2338         ring->wptr &= ring->ptr_mask;
2339         ring->count_dw--;
2340         ring->ring_free_dw--;
2341 }
2342 #else
2343 /* With debugging this is just too big to inline */
2344 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
2345 #endif
2346
2347 /*
2348  * ASICs macro.
2349  */
2350 #define radeon_init(rdev) (rdev)->asic->init((rdev))
2351 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
2352 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
2353 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
2354 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
2355 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
2356 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
2357 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
2358 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
2359 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
2360 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
2361 #define radeon_asic_vm_set_page(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2362 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
2363 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
2364 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
2365 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
2366 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
2367 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
2368 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)].vm_flush((rdev), (r), (vm))
2369 #define radeon_ring_get_rptr(rdev, r) (rdev)->asic->ring[(r)->idx].get_rptr((rdev), (r))
2370 #define radeon_ring_get_wptr(rdev, r) (rdev)->asic->ring[(r)->idx].get_wptr((rdev), (r))
2371 #define radeon_ring_set_wptr(rdev, r) (rdev)->asic->ring[(r)->idx].set_wptr((rdev), (r))
2372 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
2373 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
2374 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
2375 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
2376 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
2377 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
2378 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
2379 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
2380 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
2381 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
2382 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
2383 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
2384 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
2385 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
2386 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
2387 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
2388 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
2389 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
2390 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
2391 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
2392 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
2393 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
2394 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
2395 #define radeon_get_temperature(rdev) (rdev)->asic->pm.get_temperature((rdev))
2396 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
2397 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
2398 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
2399 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
2400 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
2401 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
2402 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
2403 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
2404 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
2405 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
2406 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
2407 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
2408 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
2409 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
2410 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
2411 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
2412 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
2413 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
2414 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
2415 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
2416 #define radeon_dpm_init(rdev) rdev->asic->dpm.init((rdev))
2417 #define radeon_dpm_setup_asic(rdev) rdev->asic->dpm.setup_asic((rdev))
2418 #define radeon_dpm_enable(rdev) rdev->asic->dpm.enable((rdev))
2419 #define radeon_dpm_disable(rdev) rdev->asic->dpm.disable((rdev))
2420 #define radeon_dpm_pre_set_power_state(rdev) rdev->asic->dpm.pre_set_power_state((rdev))
2421 #define radeon_dpm_set_power_state(rdev) rdev->asic->dpm.set_power_state((rdev))
2422 #define radeon_dpm_post_set_power_state(rdev) rdev->asic->dpm.post_set_power_state((rdev))
2423 #define radeon_dpm_display_configuration_changed(rdev) rdev->asic->dpm.display_configuration_changed((rdev))
2424 #define radeon_dpm_fini(rdev) rdev->asic->dpm.fini((rdev))
2425 #define radeon_dpm_get_sclk(rdev, l) rdev->asic->dpm.get_sclk((rdev), (l))
2426 #define radeon_dpm_get_mclk(rdev, l) rdev->asic->dpm.get_mclk((rdev), (l))
2427 #define radeon_dpm_print_power_state(rdev, ps) rdev->asic->dpm.print_power_state((rdev), (ps))
2428 #define radeon_dpm_debugfs_print_current_performance_level(rdev, m) rdev->asic->dpm.debugfs_print_current_performance_level((rdev), (m))
2429 #define radeon_dpm_force_performance_level(rdev, l) rdev->asic->dpm.force_performance_level((rdev), (l))
2430 #define radeon_dpm_vblank_too_short(rdev) rdev->asic->dpm.vblank_too_short((rdev))
2431
2432 /* Common functions */
2433 /* AGP */
2434 extern int radeon_gpu_reset(struct radeon_device *rdev);
2435 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
2436 extern void radeon_agp_disable(struct radeon_device *rdev);
2437 extern int radeon_modeset_init(struct radeon_device *rdev);
2438 extern void radeon_modeset_fini(struct radeon_device *rdev);
2439 extern bool radeon_card_posted(struct radeon_device *rdev);
2440 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
2441 extern void radeon_update_display_priority(struct radeon_device *rdev);
2442 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
2443 extern void radeon_scratch_init(struct radeon_device *rdev);
2444 extern void radeon_wb_fini(struct radeon_device *rdev);
2445 extern int radeon_wb_init(struct radeon_device *rdev);
2446 extern void radeon_wb_disable(struct radeon_device *rdev);
2447 extern void radeon_surface_init(struct radeon_device *rdev);
2448 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
2449 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
2450 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
2451 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
2452 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
2453 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
2454 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
2455 extern int radeon_resume_kms(struct drm_device *dev);
2456 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
2457 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
2458 extern void radeon_program_register_sequence(struct radeon_device *rdev,
2459                                              const u32 *registers,
2460                                              const u32 array_size);
2461
2462 /*
2463  * vm
2464  */
2465 int radeon_vm_manager_init(struct radeon_device *rdev);
2466 void radeon_vm_manager_fini(struct radeon_device *rdev);
2467 void radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
2468 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
2469 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
2470 void radeon_vm_add_to_lru(struct radeon_device *rdev, struct radeon_vm *vm);
2471 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
2472                                        struct radeon_vm *vm, int ring);
2473 void radeon_vm_fence(struct radeon_device *rdev,
2474                      struct radeon_vm *vm,
2475                      struct radeon_fence *fence);
2476 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
2477 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
2478                             struct radeon_vm *vm,
2479                             struct radeon_bo *bo,
2480                             struct ttm_mem_reg *mem);
2481 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
2482                              struct radeon_bo *bo);
2483 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
2484                                        struct radeon_bo *bo);
2485 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
2486                                       struct radeon_vm *vm,
2487                                       struct radeon_bo *bo);
2488 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
2489                           struct radeon_bo_va *bo_va,
2490                           uint64_t offset,
2491                           uint32_t flags);
2492 int radeon_vm_bo_rmv(struct radeon_device *rdev,
2493                      struct radeon_bo_va *bo_va);
2494
2495 /* audio */
2496 void r600_audio_update_hdmi(struct work_struct *work);
2497
2498 /*
2499  * R600 vram scratch functions
2500  */
2501 int r600_vram_scratch_init(struct radeon_device *rdev);
2502 void r600_vram_scratch_fini(struct radeon_device *rdev);
2503
2504 /*
2505  * r600 cs checking helper
2506  */
2507 unsigned r600_mip_minify(unsigned size, unsigned level);
2508 bool r600_fmt_is_valid_color(u32 format);
2509 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
2510 int r600_fmt_get_blocksize(u32 format);
2511 int r600_fmt_get_nblocksx(u32 format, u32 w);
2512 int r600_fmt_get_nblocksy(u32 format, u32 h);
2513
2514 /*
2515  * r600 functions used by radeon_encoder.c
2516  */
2517 struct radeon_hdmi_acr {
2518         u32 clock;
2519
2520         int n_32khz;
2521         int cts_32khz;
2522
2523         int n_44_1khz;
2524         int cts_44_1khz;
2525
2526         int n_48khz;
2527         int cts_48khz;
2528
2529 };
2530
2531 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
2532
2533 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
2534                                      u32 tiling_pipe_num,
2535                                      u32 max_rb_num,
2536                                      u32 total_max_rb_num,
2537                                      u32 enabled_rb_mask);
2538
2539 /*
2540  * evergreen functions used by radeon_encoder.c
2541  */
2542
2543 extern int ni_init_microcode(struct radeon_device *rdev);
2544 extern int ni_mc_load_microcode(struct radeon_device *rdev);
2545
2546 /* radeon_acpi.c */
2547 #if defined(CONFIG_ACPI)
2548 extern int radeon_acpi_init(struct radeon_device *rdev);
2549 extern void radeon_acpi_fini(struct radeon_device *rdev);
2550 extern bool radeon_acpi_is_pcie_performance_request_supported(struct radeon_device *rdev);
2551 extern int radeon_acpi_pcie_performance_request(struct radeon_device *rdev,
2552                                                 u8 perf_req, bool advertise);
2553 extern int radeon_acpi_pcie_notify_device_ready(struct radeon_device *rdev);
2554 #else
2555 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
2556 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
2557 #endif
2558
2559 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
2560                            struct radeon_cs_packet *pkt,
2561                            unsigned idx);
2562 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
2563 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
2564                            struct radeon_cs_packet *pkt);
2565 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
2566                                 struct radeon_cs_reloc **cs_reloc,
2567                                 int nomm);
2568 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
2569                                uint32_t *vline_start_end,
2570                                uint32_t *vline_status);
2571
2572 #include "radeon_object.h"
2573
2574 #endif