drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <asm/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72
  73 #include "radeon_family.h"
  74 #include "radeon_mode.h"
  75 #include "radeon_reg.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int radeon_no_wb;
  81 extern int radeon_modeset;
  82 extern int radeon_dynclks;
  83 extern int radeon_r4xx_atom;
  84 extern int radeon_agpmode;
  85 extern int radeon_vram_limit;
  86 extern int radeon_gart_size;
  87 extern int radeon_benchmarking;
  88 extern int radeon_testing;
  89 extern int radeon_connector_table;
  90 extern int radeon_tv;
  91 extern int radeon_new_pll;
  92 extern int radeon_dynpm;
  93 extern int radeon_audio;
  94
  95 /*
  96  * Copy from radeon_drv.h so we don't have to include both and have conflicting
  97  * symbol;
  98  */
  99 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 100 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 101 #define RADEON_IB_POOL_SIZE             16
 102 #define RADEON_DEBUGFS_MAX_NUM_FILES    32
 103 #define RADEONFB_CONN_LIMIT             4
 104 #define RADEON_BIOS_NUM_SCRATCH         8
 105
 106 /*
 107  * Errata workarounds.
 108  */
 109 enum radeon_pll_errata {
 110         CHIP_ERRATA_R300_CG             = 0x00000001,
 111         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 112         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 113 };
 114
 115
 116 struct radeon_device;
 117
 118
 119 /*
 120  * BIOS.
 121  */
 122 #define ATRM_BIOS_PAGE 4096
 123
 124 #if defined(CONFIG_VGA_SWITCHEROO)
 125 bool radeon_atrm_supported(struct pci_dev *pdev);
 126 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 127 #else
 128 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 129 {
 130         return false;
 131 }
 132
 133 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 134         return -EINVAL;
 135 }
 136 #endif
 137 bool radeon_get_bios(struct radeon_device *rdev);
 138
 139
 140 /*
 141  * Dummy page
 142  */
 143 struct radeon_dummy_page {
 144         struct page     *page;
 145         dma_addr_t      addr;
 146 };
 147 int radeon_dummy_page_init(struct radeon_device *rdev);
 148 void radeon_dummy_page_fini(struct radeon_device *rdev);
 149
 150
 151 /*
 152  * Clocks
 153  */
 154 struct radeon_clock {
 155         struct radeon_pll p1pll;
 156         struct radeon_pll p2pll;
 157         struct radeon_pll dcpll;
 158         struct radeon_pll spll;
 159         struct radeon_pll mpll;
 160         /* 10 Khz units */
 161         uint32_t default_mclk;
 162         uint32_t default_sclk;
 163         uint32_t default_dispclk;
 164         uint32_t dp_extclk;
 165 };
 166
 167 /*
 168  * Power management
 169  */
 170 int radeon_pm_init(struct radeon_device *rdev);
 171 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 172 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 173 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 174
 175 /*
 176  * Fences.
 177  */
 178 struct radeon_fence_driver {
 179         uint32_t                        scratch_reg;
 180         atomic_t                        seq;
 181         uint32_t                        last_seq;
 182         unsigned long                   count_timeout;
 183         wait_queue_head_t               queue;
 184         rwlock_t                        lock;
 185         struct list_head                created;
 186         struct list_head                emited;
 187         struct list_head                signaled;
 188         bool                            initialized;
 189 };
 190
 191 struct radeon_fence {
 192         struct radeon_device            *rdev;
 193         struct kref                     kref;
 194         struct list_head                list;
 195         /* protected by radeon_fence.lock */
 196         uint32_t                        seq;
 197         unsigned long                   timeout;
 198         bool                            emited;
 199         bool                            signaled;
 200 };
 201
 202 int radeon_fence_driver_init(struct radeon_device *rdev);
 203 void radeon_fence_driver_fini(struct radeon_device *rdev);
 204 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence);
 205 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 206 void radeon_fence_process(struct radeon_device *rdev);
 207 bool radeon_fence_signaled(struct radeon_fence *fence);
 208 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 209 int radeon_fence_wait_next(struct radeon_device *rdev);
 210 int radeon_fence_wait_last(struct radeon_device *rdev);
 211 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 212 void radeon_fence_unref(struct radeon_fence **fence);
 213
 214 /*
 215  * Tiling registers
 216  */
 217 struct radeon_surface_reg {
 218         struct radeon_bo *bo;
 219 };
 220
 221 #define RADEON_GEM_MAX_SURFACES 8
 222
 223 /*
 224  * TTM.
 225  */
 226 struct radeon_mman {
 227         struct ttm_bo_global_ref        bo_global_ref;
 228         struct ttm_global_reference     mem_global_ref;
 229         struct ttm_bo_device            bdev;
 230         bool                            mem_global_referenced;
 231         bool                            initialized;
 232 };
 233
 234 struct radeon_bo {
 235         /* Protected by gem.mutex */
 236         struct list_head                list;
 237         /* Protected by tbo.reserved */
 238         u32                             placements[3];
 239         struct ttm_placement            placement;
 240         struct ttm_buffer_object        tbo;
 241         struct ttm_bo_kmap_obj          kmap;
 242         unsigned                        pin_count;
 243         void                            *kptr;
 244         u32                             tiling_flags;
 245         u32                             pitch;
 246         int                             surface_reg;
 247         /* Constant after initialization */
 248         struct radeon_device            *rdev;
 249         struct drm_gem_object           *gobj;
 250 };
 251
 252 struct radeon_bo_list {
 253         struct list_head        list;
 254         struct radeon_bo        *bo;
 255         uint64_t                gpu_offset;
 256         unsigned                rdomain;
 257         unsigned                wdomain;
 258         u32                     tiling_flags;
 259 };
 260
 261 /*
 262  * GEM objects.
 263  */
 264 struct radeon_gem {
 265         struct mutex            mutex;
 266         struct list_head        objects;
 267 };
 268
 269 int radeon_gem_init(struct radeon_device *rdev);
 270 void radeon_gem_fini(struct radeon_device *rdev);
 271 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 272                                 int alignment, int initial_domain,
 273                                 bool discardable, bool kernel,
 274                                 struct drm_gem_object **obj);
 275 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
 276                           uint64_t *gpu_addr);
 277 void radeon_gem_object_unpin(struct drm_gem_object *obj);
 278
 279
 280 /*
 281  * GART structures, functions & helpers
 282  */
 283 struct radeon_mc;
 284
 285 struct radeon_gart_table_ram {
 286         volatile uint32_t               *ptr;
 287 };
 288
 289 struct radeon_gart_table_vram {
 290         struct radeon_bo                *robj;
 291         volatile uint32_t               *ptr;
 292 };
 293
 294 union radeon_gart_table {
 295         struct radeon_gart_table_ram    ram;
 296         struct radeon_gart_table_vram   vram;
 297 };
 298
 299 #define RADEON_GPU_PAGE_SIZE 4096
 300 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 301
 302 struct radeon_gart {
 303         dma_addr_t                      table_addr;
 304         unsigned                        num_gpu_pages;
 305         unsigned                        num_cpu_pages;
 306         unsigned                        table_size;
 307         union radeon_gart_table         table;
 308         struct page                     **pages;
 309         dma_addr_t                      *pages_addr;
 310         bool                            ready;
 311 };
 312
 313 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 314 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 315 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 316 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 317 int radeon_gart_init(struct radeon_device *rdev);
 318 void radeon_gart_fini(struct radeon_device *rdev);
 319 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 320                         int pages);
 321 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 322                      int pages, struct page **pagelist);
 323
 324
 325 /*
 326  * GPU MC structures, functions & helpers
 327  */
 328 struct radeon_mc {
 329         resource_size_t         aper_size;
 330         resource_size_t         aper_base;
 331         resource_size_t         agp_base;
 332         /* for some chips with <= 32MB we need to lie
 333          * about vram size near mc fb location */
 334         u64                     mc_vram_size;
 335         u64                     visible_vram_size;
 336         u64                     gtt_size;
 337         u64                     gtt_start;
 338         u64                     gtt_end;
 339         u64                     vram_start;
 340         u64                     vram_end;
 341         unsigned                vram_width;
 342         u64                     real_vram_size;
 343         int                     vram_mtrr;
 344         bool                    vram_is_ddr;
 345         bool                    igp_sideport_enabled;
 346 };
 347
 348 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 349 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 350
 351 /*
 352  * GPU scratch registers structures, functions & helpers
 353  */
 354 struct radeon_scratch {
 355         unsigned                num_reg;
 356         bool                    free[32];
 357         uint32_t                reg[32];
 358 };
 359
 360 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 361 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 362
 363
 364 /*
 365  * IRQS.
 366  */
 367 struct radeon_irq {
 368         bool            installed;
 369         bool            sw_int;
 370         /* FIXME: use a define max crtc rather than hardcode it */
 371         bool            crtc_vblank_int[2];
 372         wait_queue_head_t       vblank_queue;
 373         /* FIXME: use defines for max hpd/dacs */
 374         bool            hpd[6];
 375         spinlock_t sw_lock;
 376         int sw_refcount;
 377 };
 378
 379 int radeon_irq_kms_init(struct radeon_device *rdev);
 380 void radeon_irq_kms_fini(struct radeon_device *rdev);
 381 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev);
 382 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev);
 383
 384 /*
 385  * CP & ring.
 386  */
 387 struct radeon_ib {
 388         struct list_head        list;
 389         unsigned                idx;
 390         uint64_t                gpu_addr;
 391         struct radeon_fence     *fence;
 392         uint32_t                *ptr;
 393         uint32_t                length_dw;
 394         bool                    free;
 395 };
 396
 397 /*
 398  * locking -
 399  * mutex protects scheduled_ibs, ready, alloc_bm
 400  */
 401 struct radeon_ib_pool {
 402         struct mutex            mutex;
 403         struct radeon_bo        *robj;
 404         struct list_head        bogus_ib;
 405         struct radeon_ib        ibs[RADEON_IB_POOL_SIZE];
 406         bool                    ready;
 407         unsigned                head_id;
 408 };
 409
 410 struct radeon_cp {
 411         struct radeon_bo        *ring_obj;
 412         volatile uint32_t       *ring;
 413         unsigned                rptr;
 414         unsigned                wptr;
 415         unsigned                wptr_old;
 416         unsigned                ring_size;
 417         unsigned                ring_free_dw;
 418         int                     count_dw;
 419         uint64_t                gpu_addr;
 420         uint32_t                align_mask;
 421         uint32_t                ptr_mask;
 422         struct mutex            mutex;
 423         bool                    ready;
 424 };
 425
 426 /*
 427  * R6xx+ IH ring
 428  */
 429 struct r600_ih {
 430         struct radeon_bo        *ring_obj;
 431         volatile uint32_t       *ring;
 432         unsigned                rptr;
 433         unsigned                wptr;
 434         unsigned                wptr_old;
 435         unsigned                ring_size;
 436         uint64_t                gpu_addr;
 437         uint32_t                ptr_mask;
 438         spinlock_t              lock;
 439         bool                    enabled;
 440 };
 441
 442 struct r600_blit {
 443         struct mutex            mutex;
 444         struct radeon_bo        *shader_obj;
 445         u64 shader_gpu_addr;
 446         u32 vs_offset, ps_offset;
 447         u32 state_offset;
 448         u32 state_len;
 449         u32 vb_used, vb_total;
 450         struct radeon_ib *vb_ib;
 451 };
 452
 453 int radeon_ib_get(struct radeon_device *rdev, struct radeon_ib **ib);
 454 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 455 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 456 int radeon_ib_pool_init(struct radeon_device *rdev);
 457 void radeon_ib_pool_fini(struct radeon_device *rdev);
 458 int radeon_ib_test(struct radeon_device *rdev);
 459 extern void radeon_ib_bogus_add(struct radeon_device *rdev, struct radeon_ib *ib);
 460 /* Ring access between begin & end cannot sleep */
 461 void radeon_ring_free_size(struct radeon_device *rdev);
 462 int radeon_ring_lock(struct radeon_device *rdev, unsigned ndw);
 463 void radeon_ring_unlock_commit(struct radeon_device *rdev);
 464 void radeon_ring_unlock_undo(struct radeon_device *rdev);
 465 int radeon_ring_test(struct radeon_device *rdev);
 466 int radeon_ring_init(struct radeon_device *rdev, unsigned ring_size);
 467 void radeon_ring_fini(struct radeon_device *rdev);
 468
 469
 470 /*
 471  * CS.
 472  */
 473 struct radeon_cs_reloc {
 474         struct drm_gem_object           *gobj;
 475         struct radeon_bo                *robj;
 476         struct radeon_bo_list           lobj;
 477         uint32_t                        handle;
 478         uint32_t                        flags;
 479 };
 480
 481 struct radeon_cs_chunk {
 482         uint32_t                chunk_id;
 483         uint32_t                length_dw;
 484         int kpage_idx[2];
 485         uint32_t                *kpage[2];
 486         uint32_t                *kdata;
 487         void __user *user_ptr;
 488         int last_copied_page;
 489         int last_page_index;
 490 };
 491
 492 struct radeon_cs_parser {
 493         struct device           *dev;
 494         struct radeon_device    *rdev;
 495         struct drm_file         *filp;
 496         /* chunks */
 497         unsigned                nchunks;
 498         struct radeon_cs_chunk  *chunks;
 499         uint64_t                *chunks_array;
 500         /* IB */
 501         unsigned                idx;
 502         /* relocations */
 503         unsigned                nrelocs;
 504         struct radeon_cs_reloc  *relocs;
 505         struct radeon_cs_reloc  **relocs_ptr;
 506         struct list_head        validated;
 507         /* indices of various chunks */
 508         int                     chunk_ib_idx;
 509         int                     chunk_relocs_idx;
 510         struct radeon_ib        *ib;
 511         void                    *track;
 512         unsigned                family;
 513         int parser_error;
 514 };
 515
 516 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 517 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 518
 519
 520 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
 521 {
 522         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
 523         u32 pg_idx, pg_offset;
 524         u32 idx_value = 0;
 525         int new_page;
 526
 527         pg_idx = (idx * 4) / PAGE_SIZE;
 528         pg_offset = (idx * 4) % PAGE_SIZE;
 529
 530         if (ibc->kpage_idx[0] == pg_idx)
 531                 return ibc->kpage[0][pg_offset/4];
 532         if (ibc->kpage_idx[1] == pg_idx)
 533                 return ibc->kpage[1][pg_offset/4];
 534
 535         new_page = radeon_cs_update_pages(p, pg_idx);
 536         if (new_page < 0) {
 537                 p->parser_error = new_page;
 538                 return 0;
 539         }
 540
 541         idx_value = ibc->kpage[new_page][pg_offset/4];
 542         return idx_value;
 543 }
 544
 545 struct radeon_cs_packet {
 546         unsigned        idx;
 547         unsigned        type;
 548         unsigned        reg;
 549         unsigned        opcode;
 550         int             count;
 551         unsigned        one_reg_wr;
 552 };
 553
 554 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 555                                       struct radeon_cs_packet *pkt,
 556                                       unsigned idx, unsigned reg);
 557 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 558                                       struct radeon_cs_packet *pkt);
 559
 560
 561 /*
 562  * AGP
 563  */
 564 int radeon_agp_init(struct radeon_device *rdev);
 565 void radeon_agp_resume(struct radeon_device *rdev);
 566 void radeon_agp_fini(struct radeon_device *rdev);
 567
 568
 569 /*
 570  * Writeback
 571  */
 572 struct radeon_wb {
 573         struct radeon_bo        *wb_obj;
 574         volatile uint32_t       *wb;
 575         uint64_t                gpu_addr;
 576 };
 577
 578 /**
 579  * struct radeon_pm - power management datas
 580  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 581  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 582  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 583  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 584  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 585  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 586  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 587  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 588  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 589  * @sclk:               GPU clock Mhz (core bandwith depends of this clock)
 590  * @needed_bandwidth:   current bandwidth needs
 591  *
 592  * It keeps track of various data needed to take powermanagement decision.
 593  * Bandwith need is used to determine minimun clock of the GPU and memory.
 594  * Equation between gpu/memory clock and available bandwidth is hw dependent
 595  * (type of memory, bus size, efficiency, ...)
 596  */
 597 enum radeon_pm_state {
 598         PM_STATE_DISABLED,
 599         PM_STATE_MINIMUM,
 600         PM_STATE_PAUSED,
 601         PM_STATE_ACTIVE
 602 };
 603 enum radeon_pm_action {
 604         PM_ACTION_NONE,
 605         PM_ACTION_MINIMUM,
 606         PM_ACTION_DOWNCLOCK,
 607         PM_ACTION_UPCLOCK
 608 };
 609
 610 enum radeon_voltage_type {
 611         VOLTAGE_NONE = 0,
 612         VOLTAGE_GPIO,
 613         VOLTAGE_VDDC,
 614         VOLTAGE_SW
 615 };
 616
 617 enum radeon_pm_state_type {
 618         POWER_STATE_TYPE_DEFAULT,
 619         POWER_STATE_TYPE_POWERSAVE,
 620         POWER_STATE_TYPE_BATTERY,
 621         POWER_STATE_TYPE_BALANCED,
 622         POWER_STATE_TYPE_PERFORMANCE,
 623 };
 624
 625 enum radeon_pm_clock_mode_type {
 626         POWER_MODE_TYPE_DEFAULT,
 627         POWER_MODE_TYPE_LOW,
 628         POWER_MODE_TYPE_MID,
 629         POWER_MODE_TYPE_HIGH,
 630 };
 631
 632 struct radeon_voltage {
 633         enum radeon_voltage_type type;
 634         /* gpio voltage */
 635         struct radeon_gpio_rec gpio;
 636         u32 delay; /* delay in usec from voltage drop to sclk change */
 637         bool active_high; /* voltage drop is active when bit is high */
 638         /* VDDC voltage */
 639         u8 vddc_id; /* index into vddc voltage table */
 640         u8 vddci_id; /* index into vddci voltage table */
 641         bool vddci_enabled;
 642         /* r6xx+ sw */
 643         u32 voltage;
 644 };
 645
 646 struct radeon_pm_non_clock_info {
 647         /* pcie lanes */
 648         int pcie_lanes;
 649         /* standardized non-clock flags */
 650         u32 flags;
 651 };
 652
 653 struct radeon_pm_clock_info {
 654         /* memory clock */
 655         u32 mclk;
 656         /* engine clock */
 657         u32 sclk;
 658         /* voltage info */
 659         struct radeon_voltage voltage;
 660         /* standardized clock flags - not sure we'll need these */
 661         u32 flags;
 662 };
 663
 664 struct radeon_power_state {
 665         enum radeon_pm_state_type type;
 666         /* XXX: use a define for num clock modes */
 667         struct radeon_pm_clock_info clock_info[8];
 668         /* number of valid clock modes in this power state */
 669         int num_clock_modes;
 670         struct radeon_pm_clock_info *default_clock_mode;
 671         /* non clock info about this state */
 672         struct radeon_pm_non_clock_info non_clock_info;
 673         bool voltage_drop_active;
 674 };
 675
 676 /*
 677  * Some modes are overclocked by very low value, accept them
 678  */
 679 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
 680
 681 struct radeon_pm {
 682         struct mutex            mutex;
 683         struct delayed_work     idle_work;
 684         enum radeon_pm_state    state;
 685         enum radeon_pm_action   planned_action;
 686         unsigned long           action_timeout;
 687         bool                    downclocked;
 688         int                     active_crtcs;
 689         int                     req_vblank;
 690         fixed20_12              max_bandwidth;
 691         fixed20_12              igp_sideport_mclk;
 692         fixed20_12              igp_system_mclk;
 693         fixed20_12              igp_ht_link_clk;
 694         fixed20_12              igp_ht_link_width;
 695         fixed20_12              k8_bandwidth;
 696         fixed20_12              sideport_bandwidth;
 697         fixed20_12              ht_bandwidth;
 698         fixed20_12              core_bandwidth;
 699         fixed20_12              sclk;
 700         fixed20_12              needed_bandwidth;
 701         /* XXX: use a define for num power modes */
 702         struct radeon_power_state power_state[8];
 703         /* number of valid power states */
 704         int                     num_power_states;
 705         struct radeon_power_state *current_power_state;
 706         struct radeon_pm_clock_info *current_clock_mode;
 707         struct radeon_power_state *requested_power_state;
 708         struct radeon_pm_clock_info *requested_clock_mode;
 709         struct radeon_power_state *default_power_state;
 710 };
 711
 712
 713 /*
 714  * Benchmarking
 715  */
 716 void radeon_benchmark(struct radeon_device *rdev);
 717
 718
 719 /*
 720  * Testing
 721  */
 722 void radeon_test_moves(struct radeon_device *rdev);
 723
 724
 725 /*
 726  * Debugfs
 727  */
 728 int radeon_debugfs_add_files(struct radeon_device *rdev,
 729                              struct drm_info_list *files,
 730                              unsigned nfiles);
 731 int radeon_debugfs_fence_init(struct radeon_device *rdev);
 732 int r100_debugfs_rbbm_init(struct radeon_device *rdev);
 733 int r100_debugfs_cp_init(struct radeon_device *rdev);
 734
 735
 736 /*
 737  * ASIC specific functions.
 738  */
 739 struct radeon_asic {
 740         int (*init)(struct radeon_device *rdev);
 741         void (*fini)(struct radeon_device *rdev);
 742         int (*resume)(struct radeon_device *rdev);
 743         int (*suspend)(struct radeon_device *rdev);
 744         void (*vga_set_state)(struct radeon_device *rdev, bool state);
 745         int (*gpu_reset)(struct radeon_device *rdev);
 746         void (*gart_tlb_flush)(struct radeon_device *rdev);
 747         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
 748         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
 749         void (*cp_fini)(struct radeon_device *rdev);
 750         void (*cp_disable)(struct radeon_device *rdev);
 751         void (*cp_commit)(struct radeon_device *rdev);
 752         void (*ring_start)(struct radeon_device *rdev);
 753         int (*ring_test)(struct radeon_device *rdev);
 754         void (*ring_ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
 755         int (*irq_set)(struct radeon_device *rdev);
 756         int (*irq_process)(struct radeon_device *rdev);
 757         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
 758         void (*fence_ring_emit)(struct radeon_device *rdev, struct radeon_fence *fence);
 759         int (*cs_parse)(struct radeon_cs_parser *p);
 760         int (*copy_blit)(struct radeon_device *rdev,
 761                          uint64_t src_offset,
 762                          uint64_t dst_offset,
 763                          unsigned num_pages,
 764                          struct radeon_fence *fence);
 765         int (*copy_dma)(struct radeon_device *rdev,
 766                         uint64_t src_offset,
 767                         uint64_t dst_offset,
 768                         unsigned num_pages,
 769                         struct radeon_fence *fence);
 770         int (*copy)(struct radeon_device *rdev,
 771                     uint64_t src_offset,
 772                     uint64_t dst_offset,
 773                     unsigned num_pages,
 774                     struct radeon_fence *fence);
 775         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
 776         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
 777         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
 778         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
 779         int (*get_pcie_lanes)(struct radeon_device *rdev);
 780         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
 781         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
 782         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
 783                                uint32_t tiling_flags, uint32_t pitch,
 784                                uint32_t offset, uint32_t obj_size);
 785         int (*clear_surface_reg)(struct radeon_device *rdev, int reg);
 786         void (*bandwidth_update)(struct radeon_device *rdev);
 787         void (*hpd_init)(struct radeon_device *rdev);
 788         void (*hpd_fini)(struct radeon_device *rdev);
 789         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 790         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 791         /* ioctl hw specific callback. Some hw might want to perform special
 792          * operation on specific ioctl. For instance on wait idle some hw
 793          * might want to perform and HDP flush through MMIO as it seems that
 794          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
 795          * through ring.
 796          */
 797         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
 798 };
 799
 800 /*
 801  * Asic structures
 802  */
 803 struct r100_asic {
 804         const unsigned  *reg_safe_bm;
 805         unsigned        reg_safe_bm_size;
 806         u32             hdp_cntl;
 807 };
 808
 809 struct r300_asic {
 810         const unsigned  *reg_safe_bm;
 811         unsigned        reg_safe_bm_size;
 812         u32             resync_scratch;
 813         u32             hdp_cntl;
 814 };
 815
 816 struct r600_asic {
 817         unsigned max_pipes;
 818         unsigned max_tile_pipes;
 819         unsigned max_simds;
 820         unsigned max_backends;
 821         unsigned max_gprs;
 822         unsigned max_threads;
 823         unsigned max_stack_entries;
 824         unsigned max_hw_contexts;
 825         unsigned max_gs_threads;
 826         unsigned sx_max_export_size;
 827         unsigned sx_max_export_pos_size;
 828         unsigned sx_max_export_smx_size;
 829         unsigned sq_num_cf_insts;
 830         unsigned tiling_nbanks;
 831         unsigned tiling_npipes;
 832         unsigned tiling_group_size;
 833 };
 834
 835 struct rv770_asic {
 836         unsigned max_pipes;
 837         unsigned max_tile_pipes;
 838         unsigned max_simds;
 839         unsigned max_backends;
 840         unsigned max_gprs;
 841         unsigned max_threads;
 842         unsigned max_stack_entries;
 843         unsigned max_hw_contexts;
 844         unsigned max_gs_threads;
 845         unsigned sx_max_export_size;
 846         unsigned sx_max_export_pos_size;
 847         unsigned sx_max_export_smx_size;
 848         unsigned sq_num_cf_insts;
 849         unsigned sx_num_of_sets;
 850         unsigned sc_prim_fifo_size;
 851         unsigned sc_hiz_tile_fifo_size;
 852         unsigned sc_earlyz_tile_fifo_fize;
 853         unsigned tiling_nbanks;
 854         unsigned tiling_npipes;
 855         unsigned tiling_group_size;
 856 };
 857
 858 union radeon_asic_config {
 859         struct r300_asic        r300;
 860         struct r100_asic        r100;
 861         struct r600_asic        r600;
 862         struct rv770_asic       rv770;
 863 };
 864
 865
 866 /*
 867  * IOCTL.
 868  */
 869 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
 870                           struct drm_file *filp);
 871 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
 872                             struct drm_file *filp);
 873 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
 874                          struct drm_file *file_priv);
 875 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
 876                            struct drm_file *file_priv);
 877 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 878                             struct drm_file *file_priv);
 879 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
 880                            struct drm_file *file_priv);
 881 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 882                                 struct drm_file *filp);
 883 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
 884                           struct drm_file *filp);
 885 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
 886                           struct drm_file *filp);
 887 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
 888                               struct drm_file *filp);
 889 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 890 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
 891                                 struct drm_file *filp);
 892 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
 893                                 struct drm_file *filp);
 894
 895
 896 /*
 897  * Core structure, functions and helpers.
 898  */
 899 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
 900 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
 901
 902 struct radeon_device {
 903         struct device                   *dev;
 904         struct drm_device               *ddev;
 905         struct pci_dev                  *pdev;
 906         /* ASIC */
 907         union radeon_asic_config        config;
 908         enum radeon_family              family;
 909         unsigned long                   flags;
 910         int                             usec_timeout;
 911         enum radeon_pll_errata          pll_errata;
 912         int                             num_gb_pipes;
 913         int                             num_z_pipes;
 914         int                             disp_priority;
 915         /* BIOS */
 916         uint8_t                         *bios;
 917         bool                            is_atom_bios;
 918         uint16_t                        bios_header_start;
 919         struct radeon_bo                *stollen_vga_memory;
 920         struct fb_info                  *fbdev_info;
 921         struct radeon_bo                *fbdev_rbo;
 922         struct radeon_framebuffer       *fbdev_rfb;
 923         /* Register mmio */
 924         resource_size_t                 rmmio_base;
 925         resource_size_t                 rmmio_size;
 926         void                            *rmmio;
 927         radeon_rreg_t                   mc_rreg;
 928         radeon_wreg_t                   mc_wreg;
 929         radeon_rreg_t                   pll_rreg;
 930         radeon_wreg_t                   pll_wreg;
 931         uint32_t                        pcie_reg_mask;
 932         radeon_rreg_t                   pciep_rreg;
 933         radeon_wreg_t                   pciep_wreg;
 934         struct radeon_clock             clock;
 935         struct radeon_mc                mc;
 936         struct radeon_gart              gart;
 937         struct radeon_mode_info         mode_info;
 938         struct radeon_scratch           scratch;
 939         struct radeon_mman              mman;
 940         struct radeon_fence_driver      fence_drv;
 941         struct radeon_cp                cp;
 942         struct radeon_ib_pool           ib_pool;
 943         struct radeon_irq               irq;
 944         struct radeon_asic              *asic;
 945         struct radeon_gem               gem;
 946         struct radeon_pm                pm;
 947         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
 948         struct mutex                    cs_mutex;
 949         struct radeon_wb                wb;
 950         struct radeon_dummy_page        dummy_page;
 951         bool                            gpu_lockup;
 952         bool                            shutdown;
 953         bool                            suspend;
 954         bool                            need_dma32;
 955         bool                            accel_working;
 956         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
 957         const struct firmware *me_fw;   /* all family ME firmware */
 958         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
 959         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
 960         struct r600_blit r600_blit;
 961         int msi_enabled; /* msi enabled */
 962         struct r600_ih ih; /* r6/700 interrupt ring */
 963         struct workqueue_struct *wq;
 964         struct work_struct hotplug_work;
 965         int num_crtc; /* number of crtcs */
 966         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
 967
 968         /* audio stuff */
 969         struct timer_list       audio_timer;
 970         int                     audio_channels;
 971         int                     audio_rate;
 972         int                     audio_bits_per_sample;
 973         uint8_t                 audio_status_bits;
 974         uint8_t                 audio_category_code;
 975
 976         bool powered_down;
 977 };
 978
 979 int radeon_device_init(struct radeon_device *rdev,
 980                        struct drm_device *ddev,
 981                        struct pci_dev *pdev,
 982                        uint32_t flags);
 983 void radeon_device_fini(struct radeon_device *rdev);
 984 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
 985
 986 /* r600 blit */
 987 int r600_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
 988 void r600_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
 989 void r600_kms_blit_copy(struct radeon_device *rdev,
 990                         u64 src_gpu_addr, u64 dst_gpu_addr,
 991                         int size_bytes);
 992
 993 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg)
 994 {
 995         if (reg < rdev->rmmio_size)
 996                 return readl(((void __iomem *)rdev->rmmio) + reg);
 997         else {
 998                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
 999                 return readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1000         }
1001 }
1002
1003 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1004 {
1005         if (reg < rdev->rmmio_size)
1006                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
1007         else {
1008                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1009                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1010         }
1011 }
1012
1013 /*
1014  * Cast helper
1015  */
1016 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1017
1018 /*
1019  * Registers read & write functions.
1020  */
1021 #define RREG8(reg) readb(((void __iomem *)rdev->rmmio) + (reg))
1022 #define WREG8(reg, v) writeb(v, ((void __iomem *)rdev->rmmio) + (reg))
1023 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1024 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1025 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1026 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1027 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1028 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1029 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1030 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1031 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1032 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1033 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1034 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1035 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1036 #define WREG32_P(reg, val, mask)                                \
1037         do {                                                    \
1038                 uint32_t tmp_ = RREG32(reg);                    \
1039                 tmp_ &= (mask);                                 \
1040                 tmp_ |= ((val) & ~(mask));                      \
1041                 WREG32(reg, tmp_);                              \
1042         } while (0)
1043 #define WREG32_PLL_P(reg, val, mask)                            \
1044         do {                                                    \
1045                 uint32_t tmp_ = RREG32_PLL(reg);                \
1046                 tmp_ &= (mask);                                 \
1047                 tmp_ |= ((val) & ~(mask));                      \
1048                 WREG32_PLL(reg, tmp_);                          \
1049         } while (0)
1050 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1051
1052 /*
1053  * Indirect registers accessor
1054  */
1055 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1056 {
1057         uint32_t r;
1058
1059         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1060         r = RREG32(RADEON_PCIE_DATA);
1061         return r;
1062 }
1063
1064 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1065 {
1066         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1067         WREG32(RADEON_PCIE_DATA, (v));
1068 }
1069
1070 void r100_pll_errata_after_index(struct radeon_device *rdev);
1071
1072
1073 /*
1074  * ASICs helpers.
1075  */
1076 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1077                             (rdev->pdev->device == 0x5969))
1078 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1079                 (rdev->family == CHIP_RV200) || \
1080                 (rdev->family == CHIP_RS100) || \
1081                 (rdev->family == CHIP_RS200) || \
1082                 (rdev->family == CHIP_RV250) || \
1083                 (rdev->family == CHIP_RV280) || \
1084                 (rdev->family == CHIP_RS300))
1085 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1086                 (rdev->family == CHIP_RV350) ||                 \
1087                 (rdev->family == CHIP_R350)  ||                 \
1088                 (rdev->family == CHIP_RV380) ||                 \
1089                 (rdev->family == CHIP_R420)  ||                 \
1090                 (rdev->family == CHIP_R423)  ||                 \
1091                 (rdev->family == CHIP_RV410) ||                 \
1092                 (rdev->family == CHIP_RS400) ||                 \
1093                 (rdev->family == CHIP_RS480))
1094 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1095 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1096 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1097 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1098
1099 /*
1100  * BIOS helpers.
1101  */
1102 #define RBIOS8(i) (rdev->bios[i])
1103 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1104 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1105
1106 int radeon_combios_init(struct radeon_device *rdev);
1107 void radeon_combios_fini(struct radeon_device *rdev);
1108 int radeon_atombios_init(struct radeon_device *rdev);
1109 void radeon_atombios_fini(struct radeon_device *rdev);
1110
1111
1112 /*
1113  * RING helpers.
1114  */
1115 static inline void radeon_ring_write(struct radeon_device *rdev, uint32_t v)
1116 {
1117 #if DRM_DEBUG_CODE
1118         if (rdev->cp.count_dw <= 0) {
1119                 DRM_ERROR("radeon: writting more dword to ring than expected !\n");
1120         }
1121 #endif
1122         rdev->cp.ring[rdev->cp.wptr++] = v;
1123         rdev->cp.wptr &= rdev->cp.ptr_mask;
1124         rdev->cp.count_dw--;
1125         rdev->cp.ring_free_dw--;
1126 }
1127
1128
1129 /*
1130  * ASICs macro.
1131  */
1132 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1133 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1134 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1135 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1136 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1137 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1138 #define radeon_gpu_reset(rdev) (rdev)->asic->gpu_reset((rdev))
1139 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1140 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1141 #define radeon_cp_commit(rdev) (rdev)->asic->cp_commit((rdev))
1142 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1143 #define radeon_ring_test(rdev) (rdev)->asic->ring_test((rdev))
1144 #define radeon_ring_ib_execute(rdev, ib) (rdev)->asic->ring_ib_execute((rdev), (ib))
1145 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1146 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1147 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1148 #define radeon_fence_ring_emit(rdev, fence) (rdev)->asic->fence_ring_emit((rdev), (fence))
1149 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1150 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1151 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1152 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1153 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1154 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1155 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1156 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1157 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1158 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1159 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1160 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1161 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1162 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1163 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1164 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1165 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1166
1167 /* Common functions */
1168 /* AGP */
1169 extern void radeon_agp_disable(struct radeon_device *rdev);
1170 extern int radeon_gart_table_vram_pin(struct radeon_device *rdev);
1171 extern void radeon_gart_restore(struct radeon_device *rdev);
1172 extern int radeon_modeset_init(struct radeon_device *rdev);
1173 extern void radeon_modeset_fini(struct radeon_device *rdev);
1174 extern bool radeon_card_posted(struct radeon_device *rdev);
1175 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1176 extern int radeon_clocks_init(struct radeon_device *rdev);
1177 extern void radeon_clocks_fini(struct radeon_device *rdev);
1178 extern void radeon_scratch_init(struct radeon_device *rdev);
1179 extern void radeon_surface_init(struct radeon_device *rdev);
1180 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1181 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1182 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1183 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1184 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1185 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1186 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1187 extern int radeon_resume_kms(struct drm_device *dev);
1188 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1189
1190 /* r100,rv100,rs100,rv200,rs200,r200,rv250,rs300,rv280 */
1191 struct r100_mc_save {
1192         u32     GENMO_WT;
1193         u32     CRTC_EXT_CNTL;
1194         u32     CRTC_GEN_CNTL;
1195         u32     CRTC2_GEN_CNTL;
1196         u32     CUR_OFFSET;
1197         u32     CUR2_OFFSET;
1198 };
1199 extern void r100_cp_disable(struct radeon_device *rdev);
1200 extern int r100_cp_init(struct radeon_device *rdev, unsigned ring_size);
1201 extern void r100_cp_fini(struct radeon_device *rdev);
1202 extern void r100_pci_gart_tlb_flush(struct radeon_device *rdev);
1203 extern int r100_pci_gart_init(struct radeon_device *rdev);
1204 extern void r100_pci_gart_fini(struct radeon_device *rdev);
1205 extern int r100_pci_gart_enable(struct radeon_device *rdev);
1206 extern void r100_pci_gart_disable(struct radeon_device *rdev);
1207 extern int r100_pci_gart_set_page(struct radeon_device *rdev, int i, uint64_t addr);
1208 extern int r100_debugfs_mc_info_init(struct radeon_device *rdev);
1209 extern int r100_gui_wait_for_idle(struct radeon_device *rdev);
1210 extern void r100_ib_fini(struct radeon_device *rdev);
1211 extern int r100_ib_init(struct radeon_device *rdev);
1212 extern void r100_irq_disable(struct radeon_device *rdev);
1213 extern int r100_irq_set(struct radeon_device *rdev);
1214 extern void r100_mc_stop(struct radeon_device *rdev, struct r100_mc_save *save);
1215 extern void r100_mc_resume(struct radeon_device *rdev, struct r100_mc_save *save);
1216 extern void r100_vram_init_sizes(struct radeon_device *rdev);
1217 extern void r100_wb_disable(struct radeon_device *rdev);
1218 extern void r100_wb_fini(struct radeon_device *rdev);
1219 extern int r100_wb_init(struct radeon_device *rdev);
1220 extern void r100_hdp_reset(struct radeon_device *rdev);
1221 extern int r100_rb2d_reset(struct radeon_device *rdev);
1222 extern int r100_cp_reset(struct radeon_device *rdev);
1223 extern void r100_vga_render_disable(struct radeon_device *rdev);
1224 extern int r100_cs_track_check_pkt3_indx_buffer(struct radeon_cs_parser *p,
1225                                                 struct radeon_cs_packet *pkt,
1226                                                 struct radeon_bo *robj);
1227 extern int r100_cs_parse_packet0(struct radeon_cs_parser *p,
1228                                 struct radeon_cs_packet *pkt,
1229                                 const unsigned *auth, unsigned n,
1230                                 radeon_packet0_check_t check);
1231 extern int r100_cs_packet_parse(struct radeon_cs_parser *p,
1232                                 struct radeon_cs_packet *pkt,
1233                                 unsigned idx);
1234 extern void r100_enable_bm(struct radeon_device *rdev);
1235 extern void r100_set_common_regs(struct radeon_device *rdev);
1236
1237 /* rv200,rv250,rv280 */
1238 extern void r200_set_safe_registers(struct radeon_device *rdev);
1239
1240 /* r300,r350,rv350,rv370,rv380 */
1241 extern void r300_set_reg_safe(struct radeon_device *rdev);
1242 extern void r300_mc_program(struct radeon_device *rdev);
1243 extern void r300_mc_init(struct radeon_device *rdev);
1244 extern void r300_clock_startup(struct radeon_device *rdev);
1245 extern int r300_mc_wait_for_idle(struct radeon_device *rdev);
1246 extern int rv370_pcie_gart_init(struct radeon_device *rdev);
1247 extern void rv370_pcie_gart_fini(struct radeon_device *rdev);
1248 extern int rv370_pcie_gart_enable(struct radeon_device *rdev);
1249 extern void rv370_pcie_gart_disable(struct radeon_device *rdev);
1250
1251 /* r420,r423,rv410 */
1252 extern u32 r420_mc_rreg(struct radeon_device *rdev, u32 reg);
1253 extern void r420_mc_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1254 extern int r420_debugfs_pipes_info_init(struct radeon_device *rdev);
1255 extern void r420_pipes_init(struct radeon_device *rdev);
1256
1257 /* rv515 */
1258 struct rv515_mc_save {
1259         u32 d1vga_control;
1260         u32 d2vga_control;
1261         u32 vga_render_control;
1262         u32 vga_hdp_control;
1263         u32 d1crtc_control;
1264         u32 d2crtc_control;
1265 };
1266 extern void rv515_bandwidth_avivo_update(struct radeon_device *rdev);
1267 extern void rv515_vga_render_disable(struct radeon_device *rdev);
1268 extern void rv515_set_safe_registers(struct radeon_device *rdev);
1269 extern void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save);
1270 extern void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save);
1271 extern void rv515_clock_startup(struct radeon_device *rdev);
1272 extern void rv515_debugfs(struct radeon_device *rdev);
1273 extern int rv515_suspend(struct radeon_device *rdev);
1274
1275 /* rs400 */
1276 extern int rs400_gart_init(struct radeon_device *rdev);
1277 extern int rs400_gart_enable(struct radeon_device *rdev);
1278 extern void rs400_gart_adjust_size(struct radeon_device *rdev);
1279 extern void rs400_gart_disable(struct radeon_device *rdev);
1280 extern void rs400_gart_fini(struct radeon_device *rdev);
1281
1282 /* rs600 */
1283 extern void rs600_set_safe_registers(struct radeon_device *rdev);
1284 extern int rs600_irq_set(struct radeon_device *rdev);
1285 extern void rs600_irq_disable(struct radeon_device *rdev);
1286
1287 /* rs690, rs740 */
1288 extern void rs690_line_buffer_adjust(struct radeon_device *rdev,
1289                                         struct drm_display_mode *mode1,
1290                                         struct drm_display_mode *mode2);
1291
1292 /* r600, rv610, rv630, rv620, rv635, rv670, rs780, rs880 */
1293 extern void r600_vram_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1294 extern bool r600_card_posted(struct radeon_device *rdev);
1295 extern void r600_cp_stop(struct radeon_device *rdev);
1296 extern void r600_ring_init(struct radeon_device *rdev, unsigned ring_size);
1297 extern int r600_cp_resume(struct radeon_device *rdev);
1298 extern void r600_cp_fini(struct radeon_device *rdev);
1299 extern int r600_count_pipe_bits(uint32_t val);
1300 extern int r600_mc_wait_for_idle(struct radeon_device *rdev);
1301 extern int r600_pcie_gart_init(struct radeon_device *rdev);
1302 extern void r600_pcie_gart_tlb_flush(struct radeon_device *rdev);
1303 extern int r600_ib_test(struct radeon_device *rdev);
1304 extern int r600_ring_test(struct radeon_device *rdev);
1305 extern void r600_wb_fini(struct radeon_device *rdev);
1306 extern int r600_wb_enable(struct radeon_device *rdev);
1307 extern void r600_wb_disable(struct radeon_device *rdev);
1308 extern void r600_scratch_init(struct radeon_device *rdev);
1309 extern int r600_blit_init(struct radeon_device *rdev);
1310 extern void r600_blit_fini(struct radeon_device *rdev);
1311 extern int r600_init_microcode(struct radeon_device *rdev);
1312 extern int r600_gpu_reset(struct radeon_device *rdev);
1313 /* r600 irq */
1314 extern int r600_irq_init(struct radeon_device *rdev);
1315 extern void r600_irq_fini(struct radeon_device *rdev);
1316 extern void r600_ih_ring_init(struct radeon_device *rdev, unsigned ring_size);
1317 extern int r600_irq_set(struct radeon_device *rdev);
1318 extern void r600_irq_suspend(struct radeon_device *rdev);
1319 /* r600 audio */
1320 extern int r600_audio_init(struct radeon_device *rdev);
1321 extern int r600_audio_tmds_index(struct drm_encoder *encoder);
1322 extern void r600_audio_set_clock(struct drm_encoder *encoder, int clock);
1323 extern void r600_audio_fini(struct radeon_device *rdev);
1324 extern void r600_hdmi_init(struct drm_encoder *encoder);
1325 extern void r600_hdmi_enable(struct drm_encoder *encoder, int enable);
1326 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1327 extern int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder);
1328 extern void r600_hdmi_update_audio_settings(struct drm_encoder *encoder,
1329                                             int channels,
1330                                             int rate,
1331                                             int bps,
1332                                             uint8_t status_bits,
1333                                             uint8_t category_code);
1334
1335 /* evergreen */
1336 struct evergreen_mc_save {
1337         u32 vga_control[6];
1338         u32 vga_render_control;
1339         u32 vga_hdp_control;
1340         u32 crtc_control[6];
1341 };
1342
1343 #include "radeon_object.h"
1344
1345 #endif