drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <drm/intel-gtt.h>
  38
  39 /* General customization:
  40  */
  41
  42 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  43
  44 #define DRIVER_NAME             "i915"
  45 #define DRIVER_DESC             "Intel Graphics"
  46 #define DRIVER_DATE             "20080730"
  47
  48 enum pipe {
  49         PIPE_A = 0,
  50         PIPE_B,
  51 };
  52
  53 enum plane {
  54         PLANE_A = 0,
  55         PLANE_B,
  56 };
  57
  58 #define I915_NUM_PIPE   2
  59
  60 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  61
  62 /* Interface history:
  63  *
  64  * 1.1: Original.
  65  * 1.2: Add Power Management
  66  * 1.3: Add vblank support
  67  * 1.4: Fix cmdbuffer path, add heap destroy
  68  * 1.5: Add vblank pipe configuration
  69  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  70  *      - Support vertical blank on secondary display pipe
  71  */
  72 #define DRIVER_MAJOR            1
  73 #define DRIVER_MINOR            6
  74 #define DRIVER_PATCHLEVEL       0
  75
  76 #define WATCH_COHERENCY 0
  77 #define WATCH_BUF       0
  78 #define WATCH_EXEC      0
  79 #define WATCH_LRU       0
  80 #define WATCH_RELOC     0
  81 #define WATCH_INACTIVE  0
  82 #define WATCH_PWRITE    0
  83
  84 #define I915_GEM_PHYS_CURSOR_0 1
  85 #define I915_GEM_PHYS_CURSOR_1 2
  86 #define I915_GEM_PHYS_OVERLAY_REGS 3
  87 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  88
  89 struct drm_i915_gem_phys_object {
  90         int id;
  91         struct page **page_list;
  92         drm_dma_handle_t *handle;
  93         struct drm_gem_object *cur_obj;
  94 };
  95
  96 struct mem_block {
  97         struct mem_block *next;
  98         struct mem_block *prev;
  99         int start;
 100         int size;
 101         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 102 };
 103
 104 struct opregion_header;
 105 struct opregion_acpi;
 106 struct opregion_swsci;
 107 struct opregion_asle;
 108
 109 struct intel_opregion {
 110         struct opregion_header *header;
 111         struct opregion_acpi *acpi;
 112         struct opregion_swsci *swsci;
 113         struct opregion_asle *asle;
 114         void *vbt;
 115 };
 116 #define OPREGION_SIZE            (8*1024)
 117
 118 struct intel_overlay;
 119 struct intel_overlay_error_state;
 120
 121 struct drm_i915_master_private {
 122         drm_local_map_t *sarea;
 123         struct _drm_i915_sarea *sarea_priv;
 124 };
 125 #define I915_FENCE_REG_NONE -1
 126
 127 struct drm_i915_fence_reg {
 128         struct drm_gem_object *obj;
 129         struct list_head lru_list;
 130 };
 131
 132 struct sdvo_device_mapping {
 133         u8 dvo_port;
 134         u8 slave_addr;
 135         u8 dvo_wiring;
 136         u8 initialized;
 137         u8 ddc_pin;
 138 };
 139
 140 struct drm_i915_error_state {
 141         u32 eir;
 142         u32 pgtbl_er;
 143         u32 pipeastat;
 144         u32 pipebstat;
 145         u32 ipeir;
 146         u32 ipehr;
 147         u32 instdone;
 148         u32 acthd;
 149         u32 instpm;
 150         u32 instps;
 151         u32 instdone1;
 152         u32 seqno;
 153         u64 bbaddr;
 154         struct timeval time;
 155         struct drm_i915_error_object {
 156                 int page_count;
 157                 u32 gtt_offset;
 158                 u32 *pages[0];
 159         } *ringbuffer, *batchbuffer[2];
 160         struct drm_i915_error_buffer {
 161                 size_t size;
 162                 u32 name;
 163                 u32 seqno;
 164                 u32 gtt_offset;
 165                 u32 read_domains;
 166                 u32 write_domain;
 167                 u32 fence_reg;
 168                 s32 pinned:2;
 169                 u32 tiling:2;
 170                 u32 dirty:1;
 171                 u32 purgeable:1;
 172         } *active_bo;
 173         u32 active_bo_count;
 174         struct intel_overlay_error_state *overlay;
 175 };
 176
 177 struct drm_i915_display_funcs {
 178         void (*dpms)(struct drm_crtc *crtc, int mode);
 179         bool (*fbc_enabled)(struct drm_device *dev);
 180         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 181         void (*disable_fbc)(struct drm_device *dev);
 182         int (*get_display_clock_speed)(struct drm_device *dev);
 183         int (*get_fifo_size)(struct drm_device *dev, int plane);
 184         void (*update_wm)(struct drm_device *dev, int planea_clock,
 185                           int planeb_clock, int sr_hdisplay, int sr_htotal,
 186                           int pixel_size);
 187         /* clock updates for mode set */
 188         /* cursor updates */
 189         /* render clock increase/decrease */
 190         /* display clock increase/decrease */
 191         /* pll clock increase/decrease */
 192         /* clock gating init */
 193 };
 194
 195 struct intel_device_info {
 196         u8 gen;
 197         u8 is_mobile : 1;
 198         u8 is_i8xx : 1;
 199         u8 is_i85x : 1;
 200         u8 is_i915g : 1;
 201         u8 is_i9xx : 1;
 202         u8 is_i945gm : 1;
 203         u8 is_i965g : 1;
 204         u8 is_i965gm : 1;
 205         u8 is_g33 : 1;
 206         u8 need_gfx_hws : 1;
 207         u8 is_g4x : 1;
 208         u8 is_pineview : 1;
 209         u8 is_broadwater : 1;
 210         u8 is_crestline : 1;
 211         u8 is_ironlake : 1;
 212         u8 has_fbc : 1;
 213         u8 has_rc6 : 1;
 214         u8 has_pipe_cxsr : 1;
 215         u8 has_hotplug : 1;
 216         u8 cursor_needs_physical : 1;
 217         u8 has_overlay : 1;
 218         u8 overlay_needs_physical : 1;
 219 };
 220
 221 enum no_fbc_reason {
 222         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 223         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 224         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 225         FBC_BAD_PLANE, /* fbc not supported on plane */
 226         FBC_NOT_TILED, /* buffer not tiled */
 227         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 228 };
 229
 230 enum intel_pch {
 231         PCH_IBX,        /* Ibexpeak PCH */
 232         PCH_CPT,        /* Cougarpoint PCH */
 233 };
 234
 235 #define QUIRK_PIPEA_FORCE (1<<0)
 236
 237 struct intel_fbdev;
 238
 239 typedef struct drm_i915_private {
 240         struct drm_device *dev;
 241
 242         const struct intel_device_info *info;
 243
 244         int has_gem;
 245
 246         void __iomem *regs;
 247
 248         struct pci_dev *bridge_dev;
 249         struct intel_ring_buffer render_ring;
 250         struct intel_ring_buffer bsd_ring;
 251         uint32_t next_seqno;
 252
 253         drm_dma_handle_t *status_page_dmah;
 254         void *seqno_page;
 255         dma_addr_t dma_status_page;
 256         uint32_t counter;
 257         unsigned int seqno_gfx_addr;
 258         drm_local_map_t hws_map;
 259         struct drm_gem_object *seqno_obj;
 260         struct drm_gem_object *pwrctx;
 261         struct drm_gem_object *renderctx;
 262
 263         struct resource mch_res;
 264
 265         unsigned int cpp;
 266         int back_offset;
 267         int front_offset;
 268         int current_page;
 269         int page_flipping;
 270 #define I915_DEBUG_READ (1<<0)
 271 #define I915_DEBUG_WRITE (1<<1)
 272         unsigned long debug_flags;
 273
 274         wait_queue_head_t irq_queue;
 275         atomic_t irq_received;
 276         /** Protects user_irq_refcount and irq_mask_reg */
 277         spinlock_t user_irq_lock;
 278         u32 trace_irq_seqno;
 279         /** Cached value of IMR to avoid reads in updating the bitfield */
 280         u32 irq_mask_reg;
 281         u32 pipestat[2];
 282         /** splitted irq regs for graphics and display engine on Ironlake,
 283             irq_mask_reg is still used for display irq. */
 284         u32 gt_irq_mask_reg;
 285         u32 gt_irq_enable_reg;
 286         u32 de_irq_enable_reg;
 287         u32 pch_irq_mask_reg;
 288         u32 pch_irq_enable_reg;
 289
 290         u32 hotplug_supported_mask;
 291         struct work_struct hotplug_work;
 292
 293         int tex_lru_log_granularity;
 294         int allow_batchbuffer;
 295         struct mem_block *agp_heap;
 296         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 297         int vblank_pipe;
 298         int num_pipe;
 299
 300         /* For hangcheck timer */
 301 #define DRM_I915_HANGCHECK_PERIOD 75 /* in jiffies */
 302         struct timer_list hangcheck_timer;
 303         int hangcheck_count;
 304         uint32_t last_acthd;
 305         uint32_t last_instdone;
 306         uint32_t last_instdone1;
 307
 308         unsigned long cfb_size;
 309         unsigned long cfb_pitch;
 310         int cfb_fence;
 311         int cfb_plane;
 312
 313         int irq_enabled;
 314
 315         struct intel_opregion opregion;
 316
 317         /* overlay */
 318         struct intel_overlay *overlay;
 319
 320         /* LVDS info */
 321         int backlight_level;  /* restore backlight to this value */
 322         bool panel_wants_dither;
 323         struct drm_display_mode *panel_fixed_mode;
 324         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 325         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 326
 327         /* Feature bits from the VBIOS */
 328         unsigned int int_tv_support:1;
 329         unsigned int lvds_dither:1;
 330         unsigned int lvds_vbt:1;
 331         unsigned int int_crt_support:1;
 332         unsigned int lvds_use_ssc:1;
 333         unsigned int edp_support:1;
 334         int lvds_ssc_freq;
 335         int edp_bpp;
 336
 337         struct notifier_block lid_notifier;
 338
 339         int crt_ddc_bus; /* 0 = unknown, else GPIO to use for CRT DDC */
 340         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 341         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 342         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 343
 344         unsigned int fsb_freq, mem_freq, is_ddr3;
 345
 346         spinlock_t error_lock;
 347         struct drm_i915_error_state *first_error;
 348         struct work_struct error_work;
 349         struct workqueue_struct *wq;
 350
 351         /* Display functions */
 352         struct drm_i915_display_funcs display;
 353
 354         /* PCH chipset type */
 355         enum intel_pch pch_type;
 356
 357         unsigned long quirks;
 358
 359         /* Register state */
 360         bool modeset_on_lid;
 361         u8 saveLBB;
 362         u32 saveDSPACNTR;
 363         u32 saveDSPBCNTR;
 364         u32 saveDSPARB;
 365         u32 saveHWS;
 366         u32 savePIPEACONF;
 367         u32 savePIPEBCONF;
 368         u32 savePIPEASRC;
 369         u32 savePIPEBSRC;
 370         u32 saveFPA0;
 371         u32 saveFPA1;
 372         u32 saveDPLL_A;
 373         u32 saveDPLL_A_MD;
 374         u32 saveHTOTAL_A;
 375         u32 saveHBLANK_A;
 376         u32 saveHSYNC_A;
 377         u32 saveVTOTAL_A;
 378         u32 saveVBLANK_A;
 379         u32 saveVSYNC_A;
 380         u32 saveBCLRPAT_A;
 381         u32 saveTRANSACONF;
 382         u32 saveTRANS_HTOTAL_A;
 383         u32 saveTRANS_HBLANK_A;
 384         u32 saveTRANS_HSYNC_A;
 385         u32 saveTRANS_VTOTAL_A;
 386         u32 saveTRANS_VBLANK_A;
 387         u32 saveTRANS_VSYNC_A;
 388         u32 savePIPEASTAT;
 389         u32 saveDSPASTRIDE;
 390         u32 saveDSPASIZE;
 391         u32 saveDSPAPOS;
 392         u32 saveDSPAADDR;
 393         u32 saveDSPASURF;
 394         u32 saveDSPATILEOFF;
 395         u32 savePFIT_PGM_RATIOS;
 396         u32 saveBLC_HIST_CTL;
 397         u32 saveBLC_PWM_CTL;
 398         u32 saveBLC_PWM_CTL2;
 399         u32 saveBLC_CPU_PWM_CTL;
 400         u32 saveBLC_CPU_PWM_CTL2;
 401         u32 saveFPB0;
 402         u32 saveFPB1;
 403         u32 saveDPLL_B;
 404         u32 saveDPLL_B_MD;
 405         u32 saveHTOTAL_B;
 406         u32 saveHBLANK_B;
 407         u32 saveHSYNC_B;
 408         u32 saveVTOTAL_B;
 409         u32 saveVBLANK_B;
 410         u32 saveVSYNC_B;
 411         u32 saveBCLRPAT_B;
 412         u32 saveTRANSBCONF;
 413         u32 saveTRANS_HTOTAL_B;
 414         u32 saveTRANS_HBLANK_B;
 415         u32 saveTRANS_HSYNC_B;
 416         u32 saveTRANS_VTOTAL_B;
 417         u32 saveTRANS_VBLANK_B;
 418         u32 saveTRANS_VSYNC_B;
 419         u32 savePIPEBSTAT;
 420         u32 saveDSPBSTRIDE;
 421         u32 saveDSPBSIZE;
 422         u32 saveDSPBPOS;
 423         u32 saveDSPBADDR;
 424         u32 saveDSPBSURF;
 425         u32 saveDSPBTILEOFF;
 426         u32 saveVGA0;
 427         u32 saveVGA1;
 428         u32 saveVGA_PD;
 429         u32 saveVGACNTRL;
 430         u32 saveADPA;
 431         u32 saveLVDS;
 432         u32 savePP_ON_DELAYS;
 433         u32 savePP_OFF_DELAYS;
 434         u32 saveDVOA;
 435         u32 saveDVOB;
 436         u32 saveDVOC;
 437         u32 savePP_ON;
 438         u32 savePP_OFF;
 439         u32 savePP_CONTROL;
 440         u32 savePP_DIVISOR;
 441         u32 savePFIT_CONTROL;
 442         u32 save_palette_a[256];
 443         u32 save_palette_b[256];
 444         u32 saveDPFC_CB_BASE;
 445         u32 saveFBC_CFB_BASE;
 446         u32 saveFBC_LL_BASE;
 447         u32 saveFBC_CONTROL;
 448         u32 saveFBC_CONTROL2;
 449         u32 saveIER;
 450         u32 saveIIR;
 451         u32 saveIMR;
 452         u32 saveDEIER;
 453         u32 saveDEIMR;
 454         u32 saveGTIER;
 455         u32 saveGTIMR;
 456         u32 saveFDI_RXA_IMR;
 457         u32 saveFDI_RXB_IMR;
 458         u32 saveCACHE_MODE_0;
 459         u32 saveMI_ARB_STATE;
 460         u32 saveSWF0[16];
 461         u32 saveSWF1[16];
 462         u32 saveSWF2[3];
 463         u8 saveMSR;
 464         u8 saveSR[8];
 465         u8 saveGR[25];
 466         u8 saveAR_INDEX;
 467         u8 saveAR[21];
 468         u8 saveDACMASK;
 469         u8 saveCR[37];
 470         uint64_t saveFENCE[16];
 471         u32 saveCURACNTR;
 472         u32 saveCURAPOS;
 473         u32 saveCURABASE;
 474         u32 saveCURBCNTR;
 475         u32 saveCURBPOS;
 476         u32 saveCURBBASE;
 477         u32 saveCURSIZE;
 478         u32 saveDP_B;
 479         u32 saveDP_C;
 480         u32 saveDP_D;
 481         u32 savePIPEA_GMCH_DATA_M;
 482         u32 savePIPEB_GMCH_DATA_M;
 483         u32 savePIPEA_GMCH_DATA_N;
 484         u32 savePIPEB_GMCH_DATA_N;
 485         u32 savePIPEA_DP_LINK_M;
 486         u32 savePIPEB_DP_LINK_M;
 487         u32 savePIPEA_DP_LINK_N;
 488         u32 savePIPEB_DP_LINK_N;
 489         u32 saveFDI_RXA_CTL;
 490         u32 saveFDI_TXA_CTL;
 491         u32 saveFDI_RXB_CTL;
 492         u32 saveFDI_TXB_CTL;
 493         u32 savePFA_CTL_1;
 494         u32 savePFB_CTL_1;
 495         u32 savePFA_WIN_SZ;
 496         u32 savePFB_WIN_SZ;
 497         u32 savePFA_WIN_POS;
 498         u32 savePFB_WIN_POS;
 499         u32 savePCH_DREF_CONTROL;
 500         u32 saveDISP_ARB_CTL;
 501         u32 savePIPEA_DATA_M1;
 502         u32 savePIPEA_DATA_N1;
 503         u32 savePIPEA_LINK_M1;
 504         u32 savePIPEA_LINK_N1;
 505         u32 savePIPEB_DATA_M1;
 506         u32 savePIPEB_DATA_N1;
 507         u32 savePIPEB_LINK_M1;
 508         u32 savePIPEB_LINK_N1;
 509         u32 saveMCHBAR_RENDER_STANDBY;
 510
 511         struct {
 512                 /** Bridge to intel-gtt-ko */
 513                 struct intel_gtt *gtt;
 514                 /** Memory allocator for GTT stolen memory */
 515                 struct drm_mm vram;
 516                 /** Memory allocator for GTT */
 517                 struct drm_mm gtt_space;
 518
 519                 struct io_mapping *gtt_mapping;
 520                 int gtt_mtrr;
 521
 522                 /**
 523                  * Membership on list of all loaded devices, used to evict
 524                  * inactive buffers under memory pressure.
 525                  *
 526                  * Modifications should only be done whilst holding the
 527                  * shrink_list_lock spinlock.
 528                  */
 529                 struct list_head shrink_list;
 530
 531                 /**
 532                  * List of objects which are not in the ringbuffer but which
 533                  * still have a write_domain which needs to be flushed before
 534                  * unbinding.
 535                  *
 536                  * last_rendering_seqno is 0 while an object is in this list.
 537                  *
 538                  * A reference is held on the buffer while on this list.
 539                  */
 540                 struct list_head flushing_list;
 541
 542                 /**
 543                  * List of objects currently pending a GPU write flush.
 544                  *
 545                  * All elements on this list will belong to either the
 546                  * active_list or flushing_list, last_rendering_seqno can
 547                  * be used to differentiate between the two elements.
 548                  */
 549                 struct list_head gpu_write_list;
 550
 551                 /**
 552                  * LRU list of objects which are not in the ringbuffer and
 553                  * are ready to unbind, but are still in the GTT.
 554                  *
 555                  * last_rendering_seqno is 0 while an object is in this list.
 556                  *
 557                  * A reference is not held on the buffer while on this list,
 558                  * as merely being GTT-bound shouldn't prevent its being
 559                  * freed, and we'll pull it off the list in the free path.
 560                  */
 561                 struct list_head inactive_list;
 562
 563                 /** LRU list of objects with fence regs on them. */
 564                 struct list_head fence_list;
 565
 566                 /**
 567                  * List of objects currently pending being freed.
 568                  *
 569                  * These objects are no longer in use, but due to a signal
 570                  * we were prevented from freeing them at the appointed time.
 571                  */
 572                 struct list_head deferred_free_list;
 573
 574                 /**
 575                  * We leave the user IRQ off as much as possible,
 576                  * but this means that requests will finish and never
 577                  * be retired once the system goes idle. Set a timer to
 578                  * fire periodically while the ring is running. When it
 579                  * fires, go retire requests.
 580                  */
 581                 struct delayed_work retire_work;
 582
 583                 /**
 584                  * Waiting sequence number, if any
 585                  */
 586                 uint32_t waiting_gem_seqno;
 587
 588                 /**
 589                  * Last seq seen at irq time
 590                  */
 591                 uint32_t irq_gem_seqno;
 592
 593                 /**
 594                  * Flag if the X Server, and thus DRM, is not currently in
 595                  * control of the device.
 596                  *
 597                  * This is set between LeaveVT and EnterVT.  It needs to be
 598                  * replaced with a semaphore.  It also needs to be
 599                  * transitioned away from for kernel modesetting.
 600                  */
 601                 int suspended;
 602
 603                 /**
 604                  * Flag if the hardware appears to be wedged.
 605                  *
 606                  * This is set when attempts to idle the device timeout.
 607                  * It prevents command submission from occuring and makes
 608                  * every pending request fail
 609                  */
 610                 atomic_t wedged;
 611
 612                 /** Bit 6 swizzling required for X tiling */
 613                 uint32_t bit_6_swizzle_x;
 614                 /** Bit 6 swizzling required for Y tiling */
 615                 uint32_t bit_6_swizzle_y;
 616
 617                 /* storage for physical objects */
 618                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 619         } mm;
 620         struct sdvo_device_mapping sdvo_mappings[2];
 621         /* indicate whether the LVDS_BORDER should be enabled or not */
 622         unsigned int lvds_border_bits;
 623         /* Panel fitter placement and size for Ironlake+ */
 624         u32 pch_pf_pos, pch_pf_size;
 625
 626         struct drm_crtc *plane_to_crtc_mapping[2];
 627         struct drm_crtc *pipe_to_crtc_mapping[2];
 628         wait_queue_head_t pending_flip_queue;
 629         bool flip_pending_is_done;
 630
 631         /* Reclocking support */
 632         bool render_reclock_avail;
 633         bool lvds_downclock_avail;
 634         /* indicate whether the LVDS EDID is OK */
 635         bool lvds_edid_good;
 636         /* indicates the reduced downclock for LVDS*/
 637         int lvds_downclock;
 638         struct work_struct idle_work;
 639         struct timer_list idle_timer;
 640         bool busy;
 641         u16 orig_clock;
 642         int child_dev_num;
 643         struct child_device_config *child_dev;
 644         struct drm_connector *int_lvds_connector;
 645
 646         bool mchbar_need_disable;
 647
 648         u8 cur_delay;
 649         u8 min_delay;
 650         u8 max_delay;
 651         u8 fmax;
 652         u8 fstart;
 653
 654         u64 last_count1;
 655         unsigned long last_time1;
 656         u64 last_count2;
 657         struct timespec last_time2;
 658         unsigned long gfx_power;
 659         int c_m;
 660         int r_t;
 661         u8 corr;
 662         spinlock_t *mchdev_lock;
 663
 664         enum no_fbc_reason no_fbc_reason;
 665
 666         struct drm_mm_node *compressed_fb;
 667         struct drm_mm_node *compressed_llb;
 668
 669         /* list of fbdev register on this device */
 670         struct intel_fbdev *fbdev;
 671 } drm_i915_private_t;
 672
 673 /** driver private structure attached to each drm_gem_object */
 674 struct drm_i915_gem_object {
 675         struct drm_gem_object base;
 676
 677         /** Current space allocated to this object in the GTT, if any. */
 678         struct drm_mm_node *gtt_space;
 679
 680         /** This object's place on the active/flushing/inactive lists */
 681         struct list_head list;
 682         /** This object's place on GPU write list */
 683         struct list_head gpu_write_list;
 684         /** This object's place on eviction list */
 685         struct list_head evict_list;
 686
 687         /**
 688          * This is set if the object is on the active or flushing lists
 689          * (has pending rendering), and is not set if it's on inactive (ready
 690          * to be unbound).
 691          */
 692         unsigned int active : 1;
 693
 694         /**
 695          * This is set if the object has been written to since last bound
 696          * to the GTT
 697          */
 698         unsigned int dirty : 1;
 699
 700         /**
 701          * Fence register bits (if any) for this object.  Will be set
 702          * as needed when mapped into the GTT.
 703          * Protected by dev->struct_mutex.
 704          *
 705          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 706          */
 707         signed int fence_reg : 5;
 708
 709         /**
 710          * Used for checking the object doesn't appear more than once
 711          * in an execbuffer object list.
 712          */
 713         unsigned int in_execbuffer : 1;
 714
 715         /**
 716          * Advice: are the backing pages purgeable?
 717          */
 718         unsigned int madv : 2;
 719
 720         /**
 721          * Refcount for the pages array. With the current locking scheme, there
 722          * are at most two concurrent users: Binding a bo to the gtt and
 723          * pwrite/pread using physical addresses. So two bits for a maximum
 724          * of two users are enough.
 725          */
 726         unsigned int pages_refcount : 2;
 727 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
 728
 729         /**
 730          * Current tiling mode for the object.
 731          */
 732         unsigned int tiling_mode : 2;
 733
 734         /** How many users have pinned this object in GTT space. The following
 735          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 736          * (via user_pin_count), execbuffer (objects are not allowed multiple
 737          * times for the same batchbuffer), and the framebuffer code. When
 738          * switching/pageflipping, the framebuffer code has at most two buffers
 739          * pinned per crtc.
 740          *
 741          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 742          * bits with absolutely no headroom. So use 4 bits. */
 743         unsigned int pin_count : 4;
 744 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 745
 746         /** AGP memory structure for our GTT binding. */
 747         DRM_AGP_MEM *agp_mem;
 748
 749         struct page **pages;
 750
 751         /**
 752          * Current offset of the object in GTT space.
 753          *
 754          * This is the same as gtt_space->start
 755          */
 756         uint32_t gtt_offset;
 757
 758         /* Which ring is refering to is this object */
 759         struct intel_ring_buffer *ring;
 760
 761         /**
 762          * Fake offset for use by mmap(2)
 763          */
 764         uint64_t mmap_offset;
 765
 766         /** Breadcrumb of last rendering to the buffer. */
 767         uint32_t last_rendering_seqno;
 768
 769         /** Current tiling stride for the object, if it's tiled. */
 770         uint32_t stride;
 771
 772         /** Record of address bit 17 of each page at last unbind. */
 773         unsigned long *bit_17;
 774
 775         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 776         uint32_t agp_type;
 777
 778         /**
 779          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 780          * flags which individual pages are valid.
 781          */
 782         uint8_t *page_cpu_valid;
 783
 784         /** User space pin count and filp owning the pin */
 785         uint32_t user_pin_count;
 786         struct drm_file *pin_filp;
 787
 788         /** for phy allocated objects */
 789         struct drm_i915_gem_phys_object *phys_obj;
 790
 791         /**
 792          * Number of crtcs where this object is currently the fb, but
 793          * will be page flipped away on the next vblank.  When it
 794          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 795          */
 796         atomic_t pending_flip;
 797 };
 798
 799 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 800
 801 /**
 802  * Request queue structure.
 803  *
 804  * The request queue allows us to note sequence numbers that have been emitted
 805  * and may be associated with active buffers to be retired.
 806  *
 807  * By keeping this list, we can avoid having to do questionable
 808  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 809  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 810  */
 811 struct drm_i915_gem_request {
 812         /** On Which ring this request was generated */
 813         struct intel_ring_buffer *ring;
 814
 815         /** GEM sequence number associated with this request. */
 816         uint32_t seqno;
 817
 818         /** Time at which this request was emitted, in jiffies. */
 819         unsigned long emitted_jiffies;
 820
 821         /** global list entry for this request */
 822         struct list_head list;
 823
 824         /** file_priv list entry for this request */
 825         struct list_head client_list;
 826 };
 827
 828 struct drm_i915_file_private {
 829         struct {
 830                 struct list_head request_list;
 831         } mm;
 832 };
 833
 834 enum intel_chip_family {
 835         CHIP_I8XX = 0x01,
 836         CHIP_I9XX = 0x02,
 837         CHIP_I915 = 0x04,
 838         CHIP_I965 = 0x08,
 839 };
 840
 841 extern struct drm_ioctl_desc i915_ioctls[];
 842 extern int i915_max_ioctl;
 843 extern unsigned int i915_fbpercrtc;
 844 extern unsigned int i915_powersave;
 845 extern unsigned int i915_lvds_downclock;
 846
 847 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 848 extern int i915_resume(struct drm_device *dev);
 849 extern void i915_save_display(struct drm_device *dev);
 850 extern void i915_restore_display(struct drm_device *dev);
 851 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 852 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 853
 854                                 /* i915_dma.c */
 855 extern void i915_kernel_lost_context(struct drm_device * dev);
 856 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 857 extern int i915_driver_unload(struct drm_device *);
 858 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 859 extern void i915_driver_lastclose(struct drm_device * dev);
 860 extern void i915_driver_preclose(struct drm_device *dev,
 861                                  struct drm_file *file_priv);
 862 extern void i915_driver_postclose(struct drm_device *dev,
 863                                   struct drm_file *file_priv);
 864 extern int i915_driver_device_is_agp(struct drm_device * dev);
 865 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 866                               unsigned long arg);
 867 extern int i915_emit_box(struct drm_device *dev,
 868                          struct drm_clip_rect *boxes,
 869                          int i, int DR1, int DR4);
 870 extern int i965_reset(struct drm_device *dev, u8 flags);
 871 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
 872 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
 873 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
 874 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
 875
 876
 877 /* i915_irq.c */
 878 void i915_hangcheck_elapsed(unsigned long data);
 879 extern int i915_irq_emit(struct drm_device *dev, void *data,
 880                          struct drm_file *file_priv);
 881 extern int i915_irq_wait(struct drm_device *dev, void *data,
 882                          struct drm_file *file_priv);
 883 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 884 extern void i915_enable_interrupt (struct drm_device *dev);
 885
 886 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 887 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 888 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 889 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 890 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 891                                 struct drm_file *file_priv);
 892 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 893                                 struct drm_file *file_priv);
 894 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 895 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 896 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 897 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
 898 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 899                             struct drm_file *file_priv);
 900 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
 901 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
 902 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
 903                 u32 mask);
 904 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
 905                 u32 mask);
 906
 907 void
 908 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 909
 910 void
 911 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 912
 913 void intel_enable_asle (struct drm_device *dev);
 914
 915 #ifdef CONFIG_DEBUG_FS
 916 extern void i915_destroy_error_state(struct drm_device *dev);
 917 #else
 918 #define i915_destroy_error_state(x)
 919 #endif
 920
 921
 922 /* i915_mem.c */
 923 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 924                           struct drm_file *file_priv);
 925 extern int i915_mem_free(struct drm_device *dev, void *data,
 926                          struct drm_file *file_priv);
 927 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 928                               struct drm_file *file_priv);
 929 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 930                                  struct drm_file *file_priv);
 931 extern void i915_mem_takedown(struct mem_block **heap);
 932 extern void i915_mem_release(struct drm_device * dev,
 933                              struct drm_file *file_priv, struct mem_block *heap);
 934 /* i915_gem.c */
 935 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
 936                         struct drm_file *file_priv);
 937 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
 938                           struct drm_file *file_priv);
 939 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
 940                          struct drm_file *file_priv);
 941 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 942                           struct drm_file *file_priv);
 943 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
 944                         struct drm_file *file_priv);
 945 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
 946                         struct drm_file *file_priv);
 947 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 948                               struct drm_file *file_priv);
 949 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
 950                              struct drm_file *file_priv);
 951 int i915_gem_execbuffer(struct drm_device *dev, void *data,
 952                         struct drm_file *file_priv);
 953 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
 954                          struct drm_file *file_priv);
 955 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
 956                        struct drm_file *file_priv);
 957 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
 958                          struct drm_file *file_priv);
 959 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
 960                         struct drm_file *file_priv);
 961 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
 962                             struct drm_file *file_priv);
 963 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
 964                            struct drm_file *file_priv);
 965 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
 966                            struct drm_file *file_priv);
 967 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
 968                            struct drm_file *file_priv);
 969 int i915_gem_set_tiling(struct drm_device *dev, void *data,
 970                         struct drm_file *file_priv);
 971 int i915_gem_get_tiling(struct drm_device *dev, void *data,
 972                         struct drm_file *file_priv);
 973 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
 974                                 struct drm_file *file_priv);
 975 void i915_gem_load(struct drm_device *dev);
 976 int i915_gem_init_object(struct drm_gem_object *obj);
 977 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
 978                                               size_t size);
 979 void i915_gem_free_object(struct drm_gem_object *obj);
 980 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
 981 void i915_gem_object_unpin(struct drm_gem_object *obj);
 982 int i915_gem_object_unbind(struct drm_gem_object *obj);
 983 void i915_gem_release_mmap(struct drm_gem_object *obj);
 984 void i915_gem_lastclose(struct drm_device *dev);
 985 uint32_t i915_get_gem_seqno(struct drm_device *dev,
 986                 struct intel_ring_buffer *ring);
 987 bool i915_seqno_passed(uint32_t seq1, uint32_t seq2);
 988 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj);
 989 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj);
 990 void i915_gem_retire_requests(struct drm_device *dev);
 991 void i915_gem_clflush_object(struct drm_gem_object *obj);
 992 int i915_gem_object_set_domain(struct drm_gem_object *obj,
 993                                uint32_t read_domains,
 994                                uint32_t write_domain);
 995 int i915_gem_init_ringbuffer(struct drm_device *dev);
 996 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
 997 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
 998                      unsigned long end);
 999 int i915_gpu_idle(struct drm_device *dev);
1000 int i915_gem_idle(struct drm_device *dev);
1001 uint32_t i915_add_request(struct drm_device *dev,
1002                           struct drm_file *file_priv,
1003                           struct drm_i915_gem_request *request,
1004                           struct intel_ring_buffer *ring);
1005 int i915_do_wait_request(struct drm_device *dev,
1006                          uint32_t seqno,
1007                          bool interruptible,
1008                          struct intel_ring_buffer *ring);
1009 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1010 void i915_gem_process_flushing_list(struct drm_device *dev,
1011                                     uint32_t flush_domains,
1012                                     struct intel_ring_buffer *ring);
1013 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
1014                                       int write);
1015 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj);
1016 int i915_gem_attach_phys_object(struct drm_device *dev,
1017                                 struct drm_gem_object *obj,
1018                                 int id,
1019                                 int align);
1020 void i915_gem_detach_phys_object(struct drm_device *dev,
1021                                  struct drm_gem_object *obj);
1022 void i915_gem_free_all_phys_object(struct drm_device *dev);
1023 int i915_gem_object_get_pages(struct drm_gem_object *obj, gfp_t gfpmask);
1024 void i915_gem_object_put_pages(struct drm_gem_object *obj);
1025 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
1026 int i915_gem_object_flush_write_domain(struct drm_gem_object *obj);
1027
1028 void i915_gem_shrinker_init(void);
1029 void i915_gem_shrinker_exit(void);
1030
1031 /* i915_gem_evict.c */
1032 int i915_gem_evict_something(struct drm_device *dev, int min_size, unsigned alignment);
1033 int i915_gem_evict_everything(struct drm_device *dev);
1034 int i915_gem_evict_inactive(struct drm_device *dev);
1035
1036 /* i915_gem_tiling.c */
1037 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1038 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
1039 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
1040 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
1041                     int tiling_mode);
1042 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1043                                      int tiling_mode);
1044
1045 /* i915_gem_debug.c */
1046 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1047                           const char *where, uint32_t mark);
1048 #if WATCH_INACTIVE
1049 void i915_verify_inactive(struct drm_device *dev, char *file, int line);
1050 #else
1051 #define i915_verify_inactive(dev, file, line)
1052 #endif
1053 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1054 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1055                           const char *where, uint32_t mark);
1056 void i915_dump_lru(struct drm_device *dev, const char *where);
1057
1058 /* i915_debugfs.c */
1059 int i915_debugfs_init(struct drm_minor *minor);
1060 void i915_debugfs_cleanup(struct drm_minor *minor);
1061
1062 /* i915_suspend.c */
1063 extern int i915_save_state(struct drm_device *dev);
1064 extern int i915_restore_state(struct drm_device *dev);
1065
1066 /* i915_suspend.c */
1067 extern int i915_save_state(struct drm_device *dev);
1068 extern int i915_restore_state(struct drm_device *dev);
1069
1070 /* intel_opregion.c */
1071 extern int intel_opregion_setup(struct drm_device *dev);
1072 #ifdef CONFIG_ACPI
1073 extern void intel_opregion_init(struct drm_device *dev);
1074 extern void intel_opregion_fini(struct drm_device *dev);
1075 extern void intel_opregion_asle_intr(struct drm_device *dev);
1076 extern void intel_opregion_gse_intr(struct drm_device *dev);
1077 extern void intel_opregion_enable_asle(struct drm_device *dev);
1078 #else
1079 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1080 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1081 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1082 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1083 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1084 #endif
1085
1086 /* modesetting */
1087 extern void intel_modeset_init(struct drm_device *dev);
1088 extern void intel_modeset_cleanup(struct drm_device *dev);
1089 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1090 extern void i8xx_disable_fbc(struct drm_device *dev);
1091 extern void g4x_disable_fbc(struct drm_device *dev);
1092 extern void ironlake_disable_fbc(struct drm_device *dev);
1093 extern void intel_disable_fbc(struct drm_device *dev);
1094 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1095 extern bool intel_fbc_enabled(struct drm_device *dev);
1096 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1097 extern void intel_detect_pch (struct drm_device *dev);
1098 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1099
1100 /* overlay */
1101 #ifdef CONFIG_DEBUG_FS
1102 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1103 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1104 #endif
1105
1106 /**
1107  * Lock test for when it's just for synchronization of ring access.
1108  *
1109  * In that case, we don't need to do it when GEM is initialized as nobody else
1110  * has access to the ring.
1111  */
1112 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1113         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1114                         == NULL)                                        \
1115                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1116 } while (0)
1117
1118 static inline u32 i915_read(struct drm_i915_private *dev_priv, u32 reg)
1119 {
1120         u32 val;
1121
1122         val = readl(dev_priv->regs + reg);
1123         if (dev_priv->debug_flags & I915_DEBUG_READ)
1124                 printk(KERN_ERR "read 0x%08x from 0x%08x\n", val, reg);
1125         return val;
1126 }
1127
1128 static inline void i915_write(struct drm_i915_private *dev_priv, u32 reg,
1129                               u32 val)
1130 {
1131         writel(val, dev_priv->regs + reg);
1132         if (dev_priv->debug_flags & I915_DEBUG_WRITE)
1133                 printk(KERN_ERR "wrote 0x%08x to 0x%08x\n", val, reg);
1134 }
1135
1136 #define I915_READ(reg)          i915_read(dev_priv, (reg))
1137 #define I915_WRITE(reg, val)    i915_write(dev_priv, (reg), (val))
1138 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1139 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1140 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1141 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1142 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1143 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1144 #define POSTING_READ(reg)       (void)I915_READ(reg)
1145 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1146
1147 #define I915_DEBUG_ENABLE_IO() (dev_priv->debug_flags |= I915_DEBUG_READ | \
1148                                 I915_DEBUG_WRITE)
1149 #define I915_DEBUG_DISABLE_IO() (dev_priv->debug_flags &= ~(I915_DEBUG_READ | \
1150                                                             I915_DEBUG_WRITE))
1151
1152 #define I915_VERBOSE 0
1153
1154 #define BEGIN_LP_RING(n)  do { \
1155         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1156         if (I915_VERBOSE)                                               \
1157                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1158         intel_ring_begin(dev, &dev_priv__->render_ring, (n));           \
1159 } while (0)
1160
1161
1162 #define OUT_RING(x) do {                                                \
1163         drm_i915_private_t *dev_priv__ = dev->dev_private;              \
1164         if (I915_VERBOSE)                                               \
1165                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1166         intel_ring_emit(dev, &dev_priv__->render_ring, x);              \
1167 } while (0)
1168
1169 #define ADVANCE_LP_RING() do {                                          \
1170         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1171         if (I915_VERBOSE)                                               \
1172                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1173                                 dev_priv__->render_ring.tail);          \
1174         intel_ring_advance(dev, &dev_priv__->render_ring);              \
1175 } while(0)
1176
1177 /**
1178  * Reads a dword out of the status page, which is written to from the command
1179  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1180  * MI_STORE_DATA_IMM.
1181  *
1182  * The following dwords have a reserved meaning:
1183  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1184  * 0x04: ring 0 head pointer
1185  * 0x05: ring 1 head pointer (915-class)
1186  * 0x06: ring 2 head pointer (915-class)
1187  * 0x10-0x1b: Context status DWords (GM45)
1188  * 0x1f: Last written status offset. (GM45)
1189  *
1190  * The area from dword 0x20 to 0x3ff is available for driver usage.
1191  */
1192 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1193                         (dev_priv->render_ring.status_page.page_addr))[reg])
1194 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1195 #define I915_GEM_HWS_INDEX              0x20
1196 #define I915_BREADCRUMB_INDEX           0x21
1197
1198 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1199
1200 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1201 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1202 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1203 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1204 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1205 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1206 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1207 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1208 #define IS_I965G(dev)           (INTEL_INFO(dev)->is_i965g)
1209 #define IS_I965GM(dev)          (INTEL_INFO(dev)->is_i965gm)
1210 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1211 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1212 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1213 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1214 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1215 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1216 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1217 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1218 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1219 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1220 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1221 #define IS_I9XX(dev)            (INTEL_INFO(dev)->is_i9xx)
1222 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1223
1224 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1225 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1226 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1227 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1228 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1229
1230 #define HAS_BSD(dev)            (IS_IRONLAKE(dev) || IS_G4X(dev))
1231 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1232
1233 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1234 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1235
1236 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1237  * rows, which changed the alignment requirements and fence programming.
1238  */
1239 #define HAS_128_BYTE_Y_TILING(dev) (IS_I9XX(dev) && !(IS_I915G(dev) || \
1240                                                       IS_I915GM(dev)))
1241 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (IS_I9XX(dev) && !IS_PINEVIEW(dev))
1242 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1243 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1244 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1245 #define SUPPORTS_TV(dev)                (IS_I9XX(dev) && IS_MOBILE(dev) && \
1246                                         !IS_IRONLAKE(dev) && !IS_PINEVIEW(dev) && \
1247                                         !IS_GEN6(dev))
1248 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1249 /* dsparb controlled by hw only */
1250 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1251
1252 #define HAS_FW_BLC(dev) (IS_I9XX(dev) || IS_G4X(dev) || IS_IRONLAKE(dev))
1253 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1254 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1255 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1256
1257 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1258                             IS_GEN6(dev))
1259 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1260
1261 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1262 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1263
1264 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1265
1266 #endif