drivers/dma/amba-pl08x.c

   1 /*
   2  * Copyright (c) 2006 ARM Ltd.
   3  * Copyright (c) 2010 ST-Ericsson SA
   4  *
   5  * Author: Peter Pearse <peter.pearse@arm.com>
   6  * Author: Linus Walleij <linus.walleij@stericsson.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify it
   9  * under the terms of the GNU General Public License as published by the Free
  10  * Software Foundation; either version 2 of the License, or (at your option)
  11  * any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful, but WITHOUT
  14  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  15  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  16  * more details.
  17  *
  18  * You should have received a copy of the GNU General Public License along with
  19  * this program; if not, write to the Free Software Foundation, Inc., 59
  20  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  21  *
  22  * The full GNU General Public License is in this distribution in the file
  23  * called COPYING.
  24  *
  25  * Documentation: ARM DDI 0196G == PL080
  26  * Documentation: ARM DDI 0218E == PL081
  27  *
  28  * PL080 & PL081 both have 16 sets of DMA signals that can be routed to any
  29  * channel.
  30  *
  31  * The PL080 has 8 channels available for simultaneous use, and the PL081
  32  * has only two channels. So on these DMA controllers the number of channels
  33  * and the number of incoming DMA signals are two totally different things.
  34  * It is usually not possible to theoretically handle all physical signals,
  35  * so a multiplexing scheme with possible denial of use is necessary.
  36  *
  37  * The PL080 has a dual bus master, PL081 has a single master.
  38  *
  39  * Memory to peripheral transfer may be visualized as
  40  *      Get data from memory to DMAC
  41  *      Until no data left
  42  *              On burst request from peripheral
  43  *                      Destination burst from DMAC to peripheral
  44  *                      Clear burst request
  45  *      Raise terminal count interrupt
  46  *
  47  * For peripherals with a FIFO:
  48  * Source      burst size == half the depth of the peripheral FIFO
  49  * Destination burst size == the depth of the peripheral FIFO
  50  *
  51  * (Bursts are irrelevant for mem to mem transfers - there are no burst
  52  * signals, the DMA controller will simply facilitate its AHB master.)
  53  *
  54  * ASSUMES default (little) endianness for DMA transfers
  55  *
  56  * The PL08x has two flow control settings:
  57  *  - DMAC flow control: the transfer size defines the number of transfers
  58  *    which occur for the current LLI entry, and the DMAC raises TC at the
  59  *    end of every LLI entry.  Observed behaviour shows the DMAC listening
  60  *    to both the BREQ and SREQ signals (contrary to documented),
  61  *    transferring data if either is active.  The LBREQ and LSREQ signals
  62  *    are ignored.
  63  *
  64  *  - Peripheral flow control: the transfer size is ignored (and should be
  65  *    zero).  The data is transferred from the current LLI entry, until
  66  *    after the final transfer signalled by LBREQ or LSREQ.  The DMAC
  67  *    will then move to the next LLI entry.
  68  *
  69  * Global TODO:
  70  * - Break out common code from arch/arm/mach-s3c64xx and share
  71  */
  72 #include <linux/amba/bus.h>
  73 #include <linux/amba/pl08x.h>
  74 #include <linux/debugfs.h>
  75 #include <linux/delay.h>
  76 #include <linux/device.h>
  77 #include <linux/dmaengine.h>
  78 #include <linux/dmapool.h>
  79 #include <linux/dma-mapping.h>
  80 #include <linux/init.h>
  81 #include <linux/interrupt.h>
  82 #include <linux/module.h>
  83 #include <linux/pm_runtime.h>
  84 #include <linux/seq_file.h>
  85 #include <linux/slab.h>
  86 #include <asm/hardware/pl080.h>
  87
  88 #include "dmaengine.h"
  89
  90 #define DRIVER_NAME     "pl08xdmac"
  91
  92 static struct amba_driver pl08x_amba_driver;
  93 struct pl08x_driver_data;
  94
  95 /**
  96  * struct vendor_data - vendor-specific config parameters for PL08x derivatives
  97  * @channels: the number of channels available in this variant
  98  * @dualmaster: whether this version supports dual AHB masters or not.
  99  * @nomadik: whether the channels have Nomadik security extension bits
 100  *      that need to be checked for permission before use and some registers are
 101  *      missing
 102  */
 103 struct vendor_data {
 104         u8 channels;
 105         bool dualmaster;
 106         bool nomadik;
 107 };
 108
 109 /*
 110  * PL08X private data structures
 111  * An LLI struct - see PL08x TRM.  Note that next uses bit[0] as a bus bit,
 112  * start & end do not - their bus bit info is in cctl.  Also note that these
 113  * are fixed 32-bit quantities.
 114  */
 115 struct pl08x_lli {
 116         u32 src;
 117         u32 dst;
 118         u32 lli;
 119         u32 cctl;
 120 };
 121
 122 /**
 123  * struct pl08x_bus_data - information of source or destination
 124  * busses for a transfer
 125  * @addr: current address
 126  * @maxwidth: the maximum width of a transfer on this bus
 127  * @buswidth: the width of this bus in bytes: 1, 2 or 4
 128  */
 129 struct pl08x_bus_data {
 130         dma_addr_t addr;
 131         u8 maxwidth;
 132         u8 buswidth;
 133 };
 134
 135 /**
 136  * struct pl08x_phy_chan - holder for the physical channels
 137  * @id: physical index to this channel
 138  * @lock: a lock to use when altering an instance of this struct
 139  * @serving: the virtual channel currently being served by this physical
 140  * channel
 141  * @locked: channel unavailable for the system, e.g. dedicated to secure
 142  * world
 143  */
 144 struct pl08x_phy_chan {
 145         unsigned int id;
 146         void __iomem *base;
 147         spinlock_t lock;
 148         struct pl08x_dma_chan *serving;
 149         bool locked;
 150 };
 151
 152 /**
 153  * struct pl08x_sg - structure containing data per sg
 154  * @src_addr: src address of sg
 155  * @dst_addr: dst address of sg
 156  * @len: transfer len in bytes
 157  * @node: node for txd's dsg_list
 158  */
 159 struct pl08x_sg {
 160         dma_addr_t src_addr;
 161         dma_addr_t dst_addr;
 162         size_t len;
 163         struct list_head node;
 164 };
 165
 166 /**
 167  * struct pl08x_txd - wrapper for struct dma_async_tx_descriptor
 168  * @tx: async tx descriptor
 169  * @node: node for txd list for channels
 170  * @dsg_list: list of children sg's
 171  * @llis_bus: DMA memory address (physical) start for the LLIs
 172  * @llis_va: virtual memory address start for the LLIs
 173  * @cctl: control reg values for current txd
 174  * @ccfg: config reg values for current txd
 175  */
 176 struct pl08x_txd {
 177         struct dma_async_tx_descriptor tx;
 178         struct list_head node;
 179         struct list_head dsg_list;
 180         dma_addr_t llis_bus;
 181         struct pl08x_lli *llis_va;
 182         /* Default cctl value for LLIs */
 183         u32 cctl;
 184         /*
 185          * Settings to be put into the physical channel when we
 186          * trigger this txd.  Other registers are in llis_va[0].
 187          */
 188         u32 ccfg;
 189 };
 190
 191 /**
 192  * struct pl08x_dma_chan_state - holds the PL08x specific virtual channel
 193  * states
 194  * @PL08X_CHAN_IDLE: the channel is idle
 195  * @PL08X_CHAN_RUNNING: the channel has allocated a physical transport
 196  * channel and is running a transfer on it
 197  * @PL08X_CHAN_PAUSED: the channel has allocated a physical transport
 198  * channel, but the transfer is currently paused
 199  * @PL08X_CHAN_WAITING: the channel is waiting for a physical transport
 200  * channel to become available (only pertains to memcpy channels)
 201  */
 202 enum pl08x_dma_chan_state {
 203         PL08X_CHAN_IDLE,
 204         PL08X_CHAN_RUNNING,
 205         PL08X_CHAN_PAUSED,
 206         PL08X_CHAN_WAITING,
 207 };
 208
 209 /**
 210  * struct pl08x_dma_chan - this structure wraps a DMA ENGINE channel
 211  * @chan: wrappped abstract channel
 212  * @phychan: the physical channel utilized by this channel, if there is one
 213  * @phychan_hold: if non-zero, hold on to the physical channel even if we
 214  * have no pending entries
 215  * @tasklet: tasklet scheduled by the IRQ to handle actual work etc
 216  * @name: name of channel
 217  * @cd: channel platform data
 218  * @runtime_addr: address for RX/TX according to the runtime config
 219  * @pend_list: queued transactions pending on this channel
 220  * @done_list: list of completed transactions
 221  * @at: active transaction on this channel
 222  * @lock: a lock for this channel data
 223  * @host: a pointer to the host (internal use)
 224  * @state: whether the channel is idle, paused, running etc
 225  * @slave: whether this channel is a device (slave) or for memcpy
 226  * @waiting: a TX descriptor on this channel which is waiting for a physical
 227  * channel to become available
 228  * @signal: the physical DMA request signal which this channel is using
 229  * @mux_use: count of descriptors using this DMA request signal setting
 230  */
 231 struct pl08x_dma_chan {
 232         struct dma_chan chan;
 233         struct pl08x_phy_chan *phychan;
 234         int phychan_hold;
 235         struct tasklet_struct tasklet;
 236         const char *name;
 237         const struct pl08x_channel_data *cd;
 238         struct dma_slave_config cfg;
 239         struct list_head pend_list;
 240         struct list_head done_list;
 241         struct pl08x_txd *at;
 242         spinlock_t lock;
 243         struct pl08x_driver_data *host;
 244         enum pl08x_dma_chan_state state;
 245         bool slave;
 246         struct pl08x_txd *waiting;
 247         int signal;
 248         unsigned mux_use;
 249 };
 250
 251 /**
 252  * struct pl08x_driver_data - the local state holder for the PL08x
 253  * @slave: slave engine for this instance
 254  * @memcpy: memcpy engine for this instance
 255  * @base: virtual memory base (remapped) for the PL08x
 256  * @adev: the corresponding AMBA (PrimeCell) bus entry
 257  * @vd: vendor data for this PL08x variant
 258  * @pd: platform data passed in from the platform/machine
 259  * @phy_chans: array of data for the physical channels
 260  * @pool: a pool for the LLI descriptors
 261  * @pool_ctr: counter of LLIs in the pool
 262  * @lli_buses: bitmask to or in to LLI pointer selecting AHB port for LLI
 263  * fetches
 264  * @mem_buses: set to indicate memory transfers on AHB2.
 265  * @lock: a spinlock for this struct
 266  */
 267 struct pl08x_driver_data {
 268         struct dma_device slave;
 269         struct dma_device memcpy;
 270         void __iomem *base;
 271         struct amba_device *adev;
 272         const struct vendor_data *vd;
 273         struct pl08x_platform_data *pd;
 274         struct pl08x_phy_chan *phy_chans;
 275         struct dma_pool *pool;
 276         int pool_ctr;
 277         u8 lli_buses;
 278         u8 mem_buses;
 279 };
 280
 281 /*
 282  * PL08X specific defines
 283  */
 284
 285 /* Size (bytes) of each LLI buffer allocated for one transfer */
 286 # define PL08X_LLI_TSFR_SIZE    0x2000
 287
 288 /* Maximum times we call dma_pool_alloc on this pool without freeing */
 289 #define MAX_NUM_TSFR_LLIS       (PL08X_LLI_TSFR_SIZE/sizeof(struct pl08x_lli))
 290 #define PL08X_ALIGN             8
 291
 292 static inline struct pl08x_dma_chan *to_pl08x_chan(struct dma_chan *chan)
 293 {
 294         return container_of(chan, struct pl08x_dma_chan, chan);
 295 }
 296
 297 static inline struct pl08x_txd *to_pl08x_txd(struct dma_async_tx_descriptor *tx)
 298 {
 299         return container_of(tx, struct pl08x_txd, tx);
 300 }
 301
 302 /*
 303  * Mux handling.
 304  *
 305  * This gives us the DMA request input to the PL08x primecell which the
 306  * peripheral described by the channel data will be routed to, possibly
 307  * via a board/SoC specific external MUX.  One important point to note
 308  * here is that this does not depend on the physical channel.
 309  */
 310 static int pl08x_request_mux(struct pl08x_dma_chan *plchan)
 311 {
 312         const struct pl08x_platform_data *pd = plchan->host->pd;
 313         int ret;
 314
 315         if (plchan->mux_use++ == 0 && pd->get_signal) {
 316                 ret = pd->get_signal(plchan->cd);
 317                 if (ret < 0) {
 318                         plchan->mux_use = 0;
 319                         return ret;
 320                 }
 321
 322                 plchan->signal = ret;
 323         }
 324         return 0;
 325 }
 326
 327 static void pl08x_release_mux(struct pl08x_dma_chan *plchan)
 328 {
 329         const struct pl08x_platform_data *pd = plchan->host->pd;
 330
 331         if (plchan->signal >= 0) {
 332                 WARN_ON(plchan->mux_use == 0);
 333
 334                 if (--plchan->mux_use == 0 && pd->put_signal) {
 335                         pd->put_signal(plchan->cd, plchan->signal);
 336                         plchan->signal = -1;
 337                 }
 338         }
 339 }
 340
 341 /*
 342  * Physical channel handling
 343  */
 344
 345 /* Whether a certain channel is busy or not */
 346 static int pl08x_phy_channel_busy(struct pl08x_phy_chan *ch)
 347 {
 348         unsigned int val;
 349
 350         val = readl(ch->base + PL080_CH_CONFIG);
 351         return val & PL080_CONFIG_ACTIVE;
 352 }
 353
 354 /*
 355  * Set the initial DMA register values i.e. those for the first LLI
 356  * The next LLI pointer and the configuration interrupt bit have
 357  * been set when the LLIs were constructed.  Poke them into the hardware
 358  * and start the transfer.
 359  */
 360 static void pl08x_start_txd(struct pl08x_dma_chan *plchan,
 361         struct pl08x_txd *txd)
 362 {
 363         struct pl08x_driver_data *pl08x = plchan->host;
 364         struct pl08x_phy_chan *phychan = plchan->phychan;
 365         struct pl08x_lli *lli = &txd->llis_va[0];
 366         u32 val;
 367
 368         plchan->at = txd;
 369
 370         /* Wait for channel inactive */
 371         while (pl08x_phy_channel_busy(phychan))
 372                 cpu_relax();
 373
 374         dev_vdbg(&pl08x->adev->dev,
 375                 "WRITE channel %d: csrc=0x%08x, cdst=0x%08x, "
 376                 "clli=0x%08x, cctl=0x%08x, ccfg=0x%08x\n",
 377                 phychan->id, lli->src, lli->dst, lli->lli, lli->cctl,
 378                 txd->ccfg);
 379
 380         writel(lli->src, phychan->base + PL080_CH_SRC_ADDR);
 381         writel(lli->dst, phychan->base + PL080_CH_DST_ADDR);
 382         writel(lli->lli, phychan->base + PL080_CH_LLI);
 383         writel(lli->cctl, phychan->base + PL080_CH_CONTROL);
 384         writel(txd->ccfg, phychan->base + PL080_CH_CONFIG);
 385
 386         /* Enable the DMA channel */
 387         /* Do not access config register until channel shows as disabled */
 388         while (readl(pl08x->base + PL080_EN_CHAN) & (1 << phychan->id))
 389                 cpu_relax();
 390
 391         /* Do not access config register until channel shows as inactive */
 392         val = readl(phychan->base + PL080_CH_CONFIG);
 393         while ((val & PL080_CONFIG_ACTIVE) || (val & PL080_CONFIG_ENABLE))
 394                 val = readl(phychan->base + PL080_CH_CONFIG);
 395
 396         writel(val | PL080_CONFIG_ENABLE, phychan->base + PL080_CH_CONFIG);
 397 }
 398
 399 /*
 400  * Pause the channel by setting the HALT bit.
 401  *
 402  * For M->P transfers, pause the DMAC first and then stop the peripheral -
 403  * the FIFO can only drain if the peripheral is still requesting data.
 404  * (note: this can still timeout if the DMAC FIFO never drains of data.)
 405  *
 406  * For P->M transfers, disable the peripheral first to stop it filling
 407  * the DMAC FIFO, and then pause the DMAC.
 408  */
 409 static void pl08x_pause_phy_chan(struct pl08x_phy_chan *ch)
 410 {
 411         u32 val;
 412         int timeout;
 413
 414         /* Set the HALT bit and wait for the FIFO to drain */
 415         val = readl(ch->base + PL080_CH_CONFIG);
 416         val |= PL080_CONFIG_HALT;
 417         writel(val, ch->base + PL080_CH_CONFIG);
 418
 419         /* Wait for channel inactive */
 420         for (timeout = 1000; timeout; timeout--) {
 421                 if (!pl08x_phy_channel_busy(ch))
 422                         break;
 423                 udelay(1);
 424         }
 425         if (pl08x_phy_channel_busy(ch))
 426                 pr_err("pl08x: channel%u timeout waiting for pause\n", ch->id);
 427 }
 428
 429 static void pl08x_resume_phy_chan(struct pl08x_phy_chan *ch)
 430 {
 431         u32 val;
 432
 433         /* Clear the HALT bit */
 434         val = readl(ch->base + PL080_CH_CONFIG);
 435         val &= ~PL080_CONFIG_HALT;
 436         writel(val, ch->base + PL080_CH_CONFIG);
 437 }
 438
 439 /*
 440  * pl08x_terminate_phy_chan() stops the channel, clears the FIFO and
 441  * clears any pending interrupt status.  This should not be used for
 442  * an on-going transfer, but as a method of shutting down a channel
 443  * (eg, when it's no longer used) or terminating a transfer.
 444  */
 445 static void pl08x_terminate_phy_chan(struct pl08x_driver_data *pl08x,
 446         struct pl08x_phy_chan *ch)
 447 {
 448         u32 val = readl(ch->base + PL080_CH_CONFIG);
 449
 450         val &= ~(PL080_CONFIG_ENABLE | PL080_CONFIG_ERR_IRQ_MASK |
 451                  PL080_CONFIG_TC_IRQ_MASK);
 452
 453         writel(val, ch->base + PL080_CH_CONFIG);
 454
 455         writel(1 << ch->id, pl08x->base + PL080_ERR_CLEAR);
 456         writel(1 << ch->id, pl08x->base + PL080_TC_CLEAR);
 457 }
 458
 459 static inline u32 get_bytes_in_cctl(u32 cctl)
 460 {
 461         /* The source width defines the number of bytes */
 462         u32 bytes = cctl & PL080_CONTROL_TRANSFER_SIZE_MASK;
 463
 464         switch (cctl >> PL080_CONTROL_SWIDTH_SHIFT) {
 465         case PL080_WIDTH_8BIT:
 466                 break;
 467         case PL080_WIDTH_16BIT:
 468                 bytes *= 2;
 469                 break;
 470         case PL080_WIDTH_32BIT:
 471                 bytes *= 4;
 472                 break;
 473         }
 474         return bytes;
 475 }
 476
 477 /* The channel should be paused when calling this */
 478 static u32 pl08x_getbytes_chan(struct pl08x_dma_chan *plchan)
 479 {
 480         struct pl08x_phy_chan *ch;
 481         struct pl08x_txd *txd;
 482         unsigned long flags;
 483         size_t bytes = 0;
 484
 485         spin_lock_irqsave(&plchan->lock, flags);
 486         ch = plchan->phychan;
 487         txd = plchan->at;
 488
 489         /*
 490          * Follow the LLIs to get the number of remaining
 491          * bytes in the currently active transaction.
 492          */
 493         if (ch && txd) {
 494                 u32 clli = readl(ch->base + PL080_CH_LLI) & ~PL080_LLI_LM_AHB2;
 495
 496                 /* First get the remaining bytes in the active transfer */
 497                 bytes = get_bytes_in_cctl(readl(ch->base + PL080_CH_CONTROL));
 498
 499                 if (clli) {
 500                         struct pl08x_lli *llis_va = txd->llis_va;
 501                         dma_addr_t llis_bus = txd->llis_bus;
 502                         int index;
 503
 504                         BUG_ON(clli < llis_bus || clli >= llis_bus +
 505                                 sizeof(struct pl08x_lli) * MAX_NUM_TSFR_LLIS);
 506
 507                         /*
 508                          * Locate the next LLI - as this is an array,
 509                          * it's simple maths to find.
 510                          */
 511                         index = (clli - llis_bus) / sizeof(struct pl08x_lli);
 512
 513                         for (; index < MAX_NUM_TSFR_LLIS; index++) {
 514                                 bytes += get_bytes_in_cctl(llis_va[index].cctl);
 515
 516                                 /*
 517                                  * A LLI pointer of 0 terminates the LLI list
 518                                  */
 519                                 if (!llis_va[index].lli)
 520                                         break;
 521                         }
 522                 }
 523         }
 524
 525         /* Sum up all queued transactions */
 526         if (!list_empty(&plchan->pend_list)) {
 527                 struct pl08x_txd *txdi;
 528                 list_for_each_entry(txdi, &plchan->pend_list, node) {
 529                         struct pl08x_sg *dsg;
 530                         list_for_each_entry(dsg, &txd->dsg_list, node)
 531                                 bytes += dsg->len;
 532                 }
 533         }
 534
 535         spin_unlock_irqrestore(&plchan->lock, flags);
 536
 537         return bytes;
 538 }
 539
 540 /*
 541  * Allocate a physical channel for a virtual channel
 542  *
 543  * Try to locate a physical channel to be used for this transfer. If all
 544  * are taken return NULL and the requester will have to cope by using
 545  * some fallback PIO mode or retrying later.
 546  */
 547 static struct pl08x_phy_chan *
 548 pl08x_get_phy_channel(struct pl08x_driver_data *pl08x,
 549                       struct pl08x_dma_chan *virt_chan)
 550 {
 551         struct pl08x_phy_chan *ch = NULL;
 552         unsigned long flags;
 553         int i;
 554
 555         for (i = 0; i < pl08x->vd->channels; i++) {
 556                 ch = &pl08x->phy_chans[i];
 557
 558                 spin_lock_irqsave(&ch->lock, flags);
 559
 560                 if (!ch->locked && !ch->serving) {
 561                         ch->serving = virt_chan;
 562                         spin_unlock_irqrestore(&ch->lock, flags);
 563                         break;
 564                 }
 565
 566                 spin_unlock_irqrestore(&ch->lock, flags);
 567         }
 568
 569         if (i == pl08x->vd->channels) {
 570                 /* No physical channel available, cope with it */
 571                 return NULL;
 572         }
 573
 574         return ch;
 575 }
 576
 577 static inline void pl08x_put_phy_channel(struct pl08x_driver_data *pl08x,
 578                                          struct pl08x_phy_chan *ch)
 579 {
 580         unsigned long flags;
 581
 582         spin_lock_irqsave(&ch->lock, flags);
 583
 584         /* Stop the channel and clear its interrupts */
 585         pl08x_terminate_phy_chan(pl08x, ch);
 586
 587         /* Mark it as free */
 588         ch->serving = NULL;
 589         spin_unlock_irqrestore(&ch->lock, flags);
 590 }
 591
 592 /*
 593  * LLI handling
 594  */
 595
 596 static inline unsigned int pl08x_get_bytes_for_cctl(unsigned int coded)
 597 {
 598         switch (coded) {
 599         case PL080_WIDTH_8BIT:
 600                 return 1;
 601         case PL080_WIDTH_16BIT:
 602                 return 2;
 603         case PL080_WIDTH_32BIT:
 604                 return 4;
 605         default:
 606                 break;
 607         }
 608         BUG();
 609         return 0;
 610 }
 611
 612 static inline u32 pl08x_cctl_bits(u32 cctl, u8 srcwidth, u8 dstwidth,
 613                                   size_t tsize)
 614 {
 615         u32 retbits = cctl;
 616
 617         /* Remove all src, dst and transfer size bits */
 618         retbits &= ~PL080_CONTROL_DWIDTH_MASK;
 619         retbits &= ~PL080_CONTROL_SWIDTH_MASK;
 620         retbits &= ~PL080_CONTROL_TRANSFER_SIZE_MASK;
 621
 622         /* Then set the bits according to the parameters */
 623         switch (srcwidth) {
 624         case 1:
 625                 retbits |= PL080_WIDTH_8BIT << PL080_CONTROL_SWIDTH_SHIFT;
 626                 break;
 627         case 2:
 628                 retbits |= PL080_WIDTH_16BIT << PL080_CONTROL_SWIDTH_SHIFT;
 629                 break;
 630         case 4:
 631                 retbits |= PL080_WIDTH_32BIT << PL080_CONTROL_SWIDTH_SHIFT;
 632                 break;
 633         default:
 634                 BUG();
 635                 break;
 636         }
 637
 638         switch (dstwidth) {
 639         case 1:
 640                 retbits |= PL080_WIDTH_8BIT << PL080_CONTROL_DWIDTH_SHIFT;
 641                 break;
 642         case 2:
 643                 retbits |= PL080_WIDTH_16BIT << PL080_CONTROL_DWIDTH_SHIFT;
 644                 break;
 645         case 4:
 646                 retbits |= PL080_WIDTH_32BIT << PL080_CONTROL_DWIDTH_SHIFT;
 647                 break;
 648         default:
 649                 BUG();
 650                 break;
 651         }
 652
 653         retbits |= tsize << PL080_CONTROL_TRANSFER_SIZE_SHIFT;
 654         return retbits;
 655 }
 656
 657 struct pl08x_lli_build_data {
 658         struct pl08x_txd *txd;
 659         struct pl08x_bus_data srcbus;
 660         struct pl08x_bus_data dstbus;
 661         size_t remainder;
 662         u32 lli_bus;
 663 };
 664
 665 /*
 666  * Autoselect a master bus to use for the transfer. Slave will be the chosen as
 667  * victim in case src & dest are not similarly aligned. i.e. If after aligning
 668  * masters address with width requirements of transfer (by sending few byte by
 669  * byte data), slave is still not aligned, then its width will be reduced to
 670  * BYTE.
 671  * - prefers the destination bus if both available
 672  * - prefers bus with fixed address (i.e. peripheral)
 673  */
 674 static void pl08x_choose_master_bus(struct pl08x_lli_build_data *bd,
 675         struct pl08x_bus_data **mbus, struct pl08x_bus_data **sbus, u32 cctl)
 676 {
 677         if (!(cctl & PL080_CONTROL_DST_INCR)) {
 678                 *mbus = &bd->dstbus;
 679                 *sbus = &bd->srcbus;
 680         } else if (!(cctl & PL080_CONTROL_SRC_INCR)) {
 681                 *mbus = &bd->srcbus;
 682                 *sbus = &bd->dstbus;
 683         } else {
 684                 if (bd->dstbus.buswidth >= bd->srcbus.buswidth) {
 685                         *mbus = &bd->dstbus;
 686                         *sbus = &bd->srcbus;
 687                 } else {
 688                         *mbus = &bd->srcbus;
 689                         *sbus = &bd->dstbus;
 690                 }
 691         }
 692 }
 693
 694 /*
 695  * Fills in one LLI for a certain transfer descriptor and advance the counter
 696  */
 697 static void pl08x_fill_lli_for_desc(struct pl08x_lli_build_data *bd,
 698         int num_llis, int len, u32 cctl)
 699 {
 700         struct pl08x_lli *llis_va = bd->txd->llis_va;
 701         dma_addr_t llis_bus = bd->txd->llis_bus;
 702
 703         BUG_ON(num_llis >= MAX_NUM_TSFR_LLIS);
 704
 705         llis_va[num_llis].cctl = cctl;
 706         llis_va[num_llis].src = bd->srcbus.addr;
 707         llis_va[num_llis].dst = bd->dstbus.addr;
 708         llis_va[num_llis].lli = llis_bus + (num_llis + 1) *
 709                 sizeof(struct pl08x_lli);
 710         llis_va[num_llis].lli |= bd->lli_bus;
 711
 712         if (cctl & PL080_CONTROL_SRC_INCR)
 713                 bd->srcbus.addr += len;
 714         if (cctl & PL080_CONTROL_DST_INCR)
 715                 bd->dstbus.addr += len;
 716
 717         BUG_ON(bd->remainder < len);
 718
 719         bd->remainder -= len;
 720 }
 721
 722 static inline void prep_byte_width_lli(struct pl08x_lli_build_data *bd,
 723                 u32 *cctl, u32 len, int num_llis, size_t *total_bytes)
 724 {
 725         *cctl = pl08x_cctl_bits(*cctl, 1, 1, len);
 726         pl08x_fill_lli_for_desc(bd, num_llis, len, *cctl);
 727         (*total_bytes) += len;
 728 }
 729
 730 /*
 731  * This fills in the table of LLIs for the transfer descriptor
 732  * Note that we assume we never have to change the burst sizes
 733  * Return 0 for error
 734  */
 735 static int pl08x_fill_llis_for_desc(struct pl08x_driver_data *pl08x,
 736                               struct pl08x_txd *txd)
 737 {
 738         struct pl08x_bus_data *mbus, *sbus;
 739         struct pl08x_lli_build_data bd;
 740         int num_llis = 0;
 741         u32 cctl, early_bytes = 0;
 742         size_t max_bytes_per_lli, total_bytes;
 743         struct pl08x_lli *llis_va;
 744         struct pl08x_sg *dsg;
 745
 746         txd->llis_va = dma_pool_alloc(pl08x->pool, GFP_NOWAIT, &txd->llis_bus);
 747         if (!txd->llis_va) {
 748                 dev_err(&pl08x->adev->dev, "%s no memory for llis\n", __func__);
 749                 return 0;
 750         }
 751
 752         pl08x->pool_ctr++;
 753
 754         bd.txd = txd;
 755         bd.lli_bus = (pl08x->lli_buses & PL08X_AHB2) ? PL080_LLI_LM_AHB2 : 0;
 756         cctl = txd->cctl;
 757
 758         /* Find maximum width of the source bus */
 759         bd.srcbus.maxwidth =
 760                 pl08x_get_bytes_for_cctl((cctl & PL080_CONTROL_SWIDTH_MASK) >>
 761                                        PL080_CONTROL_SWIDTH_SHIFT);
 762
 763         /* Find maximum width of the destination bus */
 764         bd.dstbus.maxwidth =
 765                 pl08x_get_bytes_for_cctl((cctl & PL080_CONTROL_DWIDTH_MASK) >>
 766                                        PL080_CONTROL_DWIDTH_SHIFT);
 767
 768         list_for_each_entry(dsg, &txd->dsg_list, node) {
 769                 total_bytes = 0;
 770                 cctl = txd->cctl;
 771
 772                 bd.srcbus.addr = dsg->src_addr;
 773                 bd.dstbus.addr = dsg->dst_addr;
 774                 bd.remainder = dsg->len;
 775                 bd.srcbus.buswidth = bd.srcbus.maxwidth;
 776                 bd.dstbus.buswidth = bd.dstbus.maxwidth;
 777
 778                 pl08x_choose_master_bus(&bd, &mbus, &sbus, cctl);
 779
 780                 dev_vdbg(&pl08x->adev->dev, "src=0x%08x%s/%u dst=0x%08x%s/%u len=%zu\n",
 781                         bd.srcbus.addr, cctl & PL080_CONTROL_SRC_INCR ? "+" : "",
 782                         bd.srcbus.buswidth,
 783                         bd.dstbus.addr, cctl & PL080_CONTROL_DST_INCR ? "+" : "",
 784                         bd.dstbus.buswidth,
 785                         bd.remainder);
 786                 dev_vdbg(&pl08x->adev->dev, "mbus=%s sbus=%s\n",
 787                         mbus == &bd.srcbus ? "src" : "dst",
 788                         sbus == &bd.srcbus ? "src" : "dst");
 789
 790                 /*
 791                  * Zero length is only allowed if all these requirements are
 792                  * met:
 793                  * - flow controller is peripheral.
 794                  * - src.addr is aligned to src.width
 795                  * - dst.addr is aligned to dst.width
 796                  *
 797                  * sg_len == 1 should be true, as there can be two cases here:
 798                  *
 799                  * - Memory addresses are contiguous and are not scattered.
 800                  *   Here, Only one sg will be passed by user driver, with
 801                  *   memory address and zero length. We pass this to controller
 802                  *   and after the transfer it will receive the last burst
 803                  *   request from peripheral and so transfer finishes.
 804                  *
 805                  * - Memory addresses are scattered and are not contiguous.
 806                  *   Here, Obviously as DMA controller doesn't know when a lli's
 807                  *   transfer gets over, it can't load next lli. So in this
 808                  *   case, there has to be an assumption that only one lli is
 809                  *   supported. Thus, we can't have scattered addresses.
 810                  */
 811                 if (!bd.remainder) {
 812                         u32 fc = (txd->ccfg & PL080_CONFIG_FLOW_CONTROL_MASK) >>
 813                                 PL080_CONFIG_FLOW_CONTROL_SHIFT;
 814                         if (!((fc >= PL080_FLOW_SRC2DST_DST) &&
 815                                         (fc <= PL080_FLOW_SRC2DST_SRC))) {
 816                                 dev_err(&pl08x->adev->dev, "%s sg len can't be zero",
 817                                         __func__);
 818                                 return 0;
 819                         }
 820
 821                         if ((bd.srcbus.addr % bd.srcbus.buswidth) ||
 822                                         (bd.dstbus.addr % bd.dstbus.buswidth)) {
 823                                 dev_err(&pl08x->adev->dev,
 824                                         "%s src & dst address must be aligned to src"
 825                                         " & dst width if peripheral is flow controller",
 826                                         __func__);
 827                                 return 0;
 828                         }
 829
 830                         cctl = pl08x_cctl_bits(cctl, bd.srcbus.buswidth,
 831                                         bd.dstbus.buswidth, 0);
 832                         pl08x_fill_lli_for_desc(&bd, num_llis++, 0, cctl);
 833                         break;
 834                 }
 835
 836                 /*
 837                  * Send byte by byte for following cases
 838                  * - Less than a bus width available
 839                  * - until master bus is aligned
 840                  */
 841                 if (bd.remainder < mbus->buswidth)
 842                         early_bytes = bd.remainder;
 843                 else if ((mbus->addr) % (mbus->buswidth)) {
 844                         early_bytes = mbus->buswidth - (mbus->addr) %
 845                                 (mbus->buswidth);
 846                         if ((bd.remainder - early_bytes) < mbus->buswidth)
 847                                 early_bytes = bd.remainder;
 848                 }
 849
 850                 if (early_bytes) {
 851                         dev_vdbg(&pl08x->adev->dev,
 852                                 "%s byte width LLIs (remain 0x%08x)\n",
 853                                 __func__, bd.remainder);
 854                         prep_byte_width_lli(&bd, &cctl, early_bytes, num_llis++,
 855                                 &total_bytes);
 856                 }
 857
 858                 if (bd.remainder) {
 859                         /*
 860                          * Master now aligned
 861                          * - if slave is not then we must set its width down
 862                          */
 863                         if (sbus->addr % sbus->buswidth) {
 864                                 dev_dbg(&pl08x->adev->dev,
 865                                         "%s set down bus width to one byte\n",
 866                                         __func__);
 867
 868                                 sbus->buswidth = 1;
 869                         }
 870
 871                         /*
 872                          * Bytes transferred = tsize * src width, not
 873                          * MIN(buswidths)
 874                          */
 875                         max_bytes_per_lli = bd.srcbus.buswidth *
 876                                 PL080_CONTROL_TRANSFER_SIZE_MASK;
 877                         dev_vdbg(&pl08x->adev->dev,
 878                                 "%s max bytes per lli = %zu\n",
 879                                 __func__, max_bytes_per_lli);
 880
 881                         /*
 882                          * Make largest possible LLIs until less than one bus
 883                          * width left
 884                          */
 885                         while (bd.remainder > (mbus->buswidth - 1)) {
 886                                 size_t lli_len, tsize, width;
 887
 888                                 /*
 889                                  * If enough left try to send max possible,
 890                                  * otherwise try to send the remainder
 891                                  */
 892                                 lli_len = min(bd.remainder, max_bytes_per_lli);
 893
 894                                 /*
 895                                  * Check against maximum bus alignment:
 896                                  * Calculate actual transfer size in relation to
 897                                  * bus width an get a maximum remainder of the
 898                                  * highest bus width - 1
 899                                  */
 900                                 width = max(mbus->buswidth, sbus->buswidth);
 901                                 lli_len = (lli_len / width) * width;
 902                                 tsize = lli_len / bd.srcbus.buswidth;
 903
 904                                 dev_vdbg(&pl08x->adev->dev,
 905                                         "%s fill lli with single lli chunk of "
 906                                         "size 0x%08zx (remainder 0x%08zx)\n",
 907                                         __func__, lli_len, bd.remainder);
 908
 909                                 cctl = pl08x_cctl_bits(cctl, bd.srcbus.buswidth,
 910                                         bd.dstbus.buswidth, tsize);
 911                                 pl08x_fill_lli_for_desc(&bd, num_llis++,
 912                                                 lli_len, cctl);
 913                                 total_bytes += lli_len;
 914                         }
 915
 916                         /*
 917                          * Send any odd bytes
 918                          */
 919                         if (bd.remainder) {
 920                                 dev_vdbg(&pl08x->adev->dev,
 921                                         "%s align with boundary, send odd bytes (remain %zu)\n",
 922                                         __func__, bd.remainder);
 923                                 prep_byte_width_lli(&bd, &cctl, bd.remainder,
 924                                                 num_llis++, &total_bytes);
 925                         }
 926                 }
 927
 928                 if (total_bytes != dsg->len) {
 929                         dev_err(&pl08x->adev->dev,
 930                                 "%s size of encoded lli:s don't match total txd, transferred 0x%08zx from size 0x%08zx\n",
 931                                 __func__, total_bytes, dsg->len);
 932                         return 0;
 933                 }
 934
 935                 if (num_llis >= MAX_NUM_TSFR_LLIS) {
 936                         dev_err(&pl08x->adev->dev,
 937                                 "%s need to increase MAX_NUM_TSFR_LLIS from 0x%08x\n",
 938                                 __func__, (u32) MAX_NUM_TSFR_LLIS);
 939                         return 0;
 940                 }
 941         }
 942
 943         llis_va = txd->llis_va;
 944         /* The final LLI terminates the LLI. */
 945         llis_va[num_llis - 1].lli = 0;
 946         /* The final LLI element shall also fire an interrupt. */
 947         llis_va[num_llis - 1].cctl |= PL080_CONTROL_TC_IRQ_EN;
 948
 949 #ifdef VERBOSE_DEBUG
 950         {
 951                 int i;
 952
 953                 dev_vdbg(&pl08x->adev->dev,
 954                          "%-3s %-9s  %-10s %-10s %-10s %s\n",
 955                          "lli", "", "csrc", "cdst", "clli", "cctl");
 956                 for (i = 0; i < num_llis; i++) {
 957                         dev_vdbg(&pl08x->adev->dev,
 958                                  "%3d @%p: 0x%08x 0x%08x 0x%08x 0x%08x\n",
 959                                  i, &llis_va[i], llis_va[i].src,
 960                                  llis_va[i].dst, llis_va[i].lli, llis_va[i].cctl
 961                                 );
 962                 }
 963         }
 964 #endif
 965
 966         return num_llis;
 967 }
 968
 969 /* You should call this with the struct pl08x lock held */
 970 static void pl08x_free_txd(struct pl08x_driver_data *pl08x,
 971                            struct pl08x_txd *txd)
 972 {
 973         struct pl08x_sg *dsg, *_dsg;
 974
 975         /* Free the LLI */
 976         if (txd->llis_va)
 977                 dma_pool_free(pl08x->pool, txd->llis_va, txd->llis_bus);
 978
 979         pl08x->pool_ctr--;
 980
 981         list_for_each_entry_safe(dsg, _dsg, &txd->dsg_list, node) {
 982                 list_del(&dsg->node);
 983                 kfree(dsg);
 984         }
 985
 986         kfree(txd);
 987 }
 988
 989 static void pl08x_free_txd_list(struct pl08x_driver_data *pl08x,
 990                                 struct pl08x_dma_chan *plchan)
 991 {
 992         struct pl08x_txd *txdi = NULL;
 993         struct pl08x_txd *next;
 994
 995         if (!list_empty(&plchan->pend_list)) {
 996                 list_for_each_entry_safe(txdi,
 997                                          next, &plchan->pend_list, node) {
 998                         pl08x_release_mux(plchan);
 999                         list_del(&txdi->node);
1000                         pl08x_free_txd(pl08x, txdi);
1001                 }
1002         }
1003 }
1004
1005 /*
1006  * The DMA ENGINE API
1007  */
1008 static int pl08x_alloc_chan_resources(struct dma_chan *chan)
1009 {
1010         return 0;
1011 }
1012
1013 static void pl08x_free_chan_resources(struct dma_chan *chan)
1014 {
1015 }
1016
1017 /*
1018  * This should be called with the channel plchan->lock held
1019  */
1020 static int prep_phy_channel(struct pl08x_dma_chan *plchan)
1021 {
1022         struct pl08x_driver_data *pl08x = plchan->host;
1023         struct pl08x_phy_chan *ch;
1024
1025         /* Check if we already have a channel */
1026         if (plchan->phychan) {
1027                 ch = plchan->phychan;
1028                 goto got_channel;
1029         }
1030
1031         ch = pl08x_get_phy_channel(pl08x, plchan);
1032         if (!ch) {
1033                 /* No physical channel available, cope with it */
1034                 dev_dbg(&pl08x->adev->dev, "no physical channel available for xfer on %s\n", plchan->name);
1035                 return -EBUSY;
1036         }
1037
1038         plchan->phychan = ch;
1039         dev_dbg(&pl08x->adev->dev, "allocated physical channel %d for xfer on %s\n",
1040                  ch->id, plchan->name);
1041
1042 got_channel:
1043         plchan->phychan_hold++;
1044
1045         return 0;
1046 }
1047
1048 static void release_phy_channel(struct pl08x_dma_chan *plchan)
1049 {
1050         struct pl08x_driver_data *pl08x = plchan->host;
1051
1052         pl08x_put_phy_channel(pl08x, plchan->phychan);
1053         plchan->phychan = NULL;
1054 }
1055
1056 static dma_cookie_t pl08x_tx_submit(struct dma_async_tx_descriptor *tx)
1057 {
1058         struct pl08x_dma_chan *plchan = to_pl08x_chan(tx->chan);
1059         struct pl08x_txd *txd = to_pl08x_txd(tx);
1060         unsigned long flags;
1061         dma_cookie_t cookie;
1062
1063         spin_lock_irqsave(&plchan->lock, flags);
1064         cookie = dma_cookie_assign(tx);
1065
1066         /* Put this onto the pending list */
1067         list_add_tail(&txd->node, &plchan->pend_list);
1068
1069         /*
1070          * If there was no physical channel available for this memcpy,
1071          * stack the request up and indicate that the channel is waiting
1072          * for a free physical channel.
1073          */
1074         if (!plchan->slave && !plchan->phychan) {
1075                 /* Do this memcpy whenever there is a channel ready */
1076                 plchan->state = PL08X_CHAN_WAITING;
1077                 plchan->waiting = txd;
1078         } else {
1079                 plchan->phychan_hold--;
1080         }
1081
1082         spin_unlock_irqrestore(&plchan->lock, flags);
1083
1084         return cookie;
1085 }
1086
1087 static struct dma_async_tx_descriptor *pl08x_prep_dma_interrupt(
1088                 struct dma_chan *chan, unsigned long flags)
1089 {
1090         struct dma_async_tx_descriptor *retval = NULL;
1091
1092         return retval;
1093 }
1094
1095 /*
1096  * Code accessing dma_async_is_complete() in a tight loop may give problems.
1097  * If slaves are relying on interrupts to signal completion this function
1098  * must not be called with interrupts disabled.
1099  */
1100 static enum dma_status pl08x_dma_tx_status(struct dma_chan *chan,
1101                 dma_cookie_t cookie, struct dma_tx_state *txstate)
1102 {
1103         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1104         enum dma_status ret;
1105
1106         ret = dma_cookie_status(chan, cookie, txstate);
1107         if (ret == DMA_SUCCESS)
1108                 return ret;
1109
1110         /*
1111          * This cookie not complete yet
1112          * Get number of bytes left in the active transactions and queue
1113          */
1114         dma_set_residue(txstate, pl08x_getbytes_chan(plchan));
1115
1116         if (plchan->state == PL08X_CHAN_PAUSED)
1117                 return DMA_PAUSED;
1118
1119         /* Whether waiting or running, we're in progress */
1120         return DMA_IN_PROGRESS;
1121 }
1122
1123 /* PrimeCell DMA extension */
1124 struct burst_table {
1125         u32 burstwords;
1126         u32 reg;
1127 };
1128
1129 static const struct burst_table burst_sizes[] = {
1130         {
1131                 .burstwords = 256,
1132                 .reg = PL080_BSIZE_256,
1133         },
1134         {
1135                 .burstwords = 128,
1136                 .reg = PL080_BSIZE_128,
1137         },
1138         {
1139                 .burstwords = 64,
1140                 .reg = PL080_BSIZE_64,
1141         },
1142         {
1143                 .burstwords = 32,
1144                 .reg = PL080_BSIZE_32,
1145         },
1146         {
1147                 .burstwords = 16,
1148                 .reg = PL080_BSIZE_16,
1149         },
1150         {
1151                 .burstwords = 8,
1152                 .reg = PL080_BSIZE_8,
1153         },
1154         {
1155                 .burstwords = 4,
1156                 .reg = PL080_BSIZE_4,
1157         },
1158         {
1159                 .burstwords = 0,
1160                 .reg = PL080_BSIZE_1,
1161         },
1162 };
1163
1164 /*
1165  * Given the source and destination available bus masks, select which
1166  * will be routed to each port.  We try to have source and destination
1167  * on separate ports, but always respect the allowable settings.
1168  */
1169 static u32 pl08x_select_bus(u8 src, u8 dst)
1170 {
1171         u32 cctl = 0;
1172
1173         if (!(dst & PL08X_AHB1) || ((dst & PL08X_AHB2) && (src & PL08X_AHB1)))
1174                 cctl |= PL080_CONTROL_DST_AHB2;
1175         if (!(src & PL08X_AHB1) || ((src & PL08X_AHB2) && !(dst & PL08X_AHB2)))
1176                 cctl |= PL080_CONTROL_SRC_AHB2;
1177
1178         return cctl;
1179 }
1180
1181 static u32 pl08x_cctl(u32 cctl)
1182 {
1183         cctl &= ~(PL080_CONTROL_SRC_AHB2 | PL080_CONTROL_DST_AHB2 |
1184                   PL080_CONTROL_SRC_INCR | PL080_CONTROL_DST_INCR |
1185                   PL080_CONTROL_PROT_MASK);
1186
1187         /* Access the cell in privileged mode, non-bufferable, non-cacheable */
1188         return cctl | PL080_CONTROL_PROT_SYS;
1189 }
1190
1191 static u32 pl08x_width(enum dma_slave_buswidth width)
1192 {
1193         switch (width) {
1194         case DMA_SLAVE_BUSWIDTH_1_BYTE:
1195                 return PL080_WIDTH_8BIT;
1196         case DMA_SLAVE_BUSWIDTH_2_BYTES:
1197                 return PL080_WIDTH_16BIT;
1198         case DMA_SLAVE_BUSWIDTH_4_BYTES:
1199                 return PL080_WIDTH_32BIT;
1200         default:
1201                 return ~0;
1202         }
1203 }
1204
1205 static u32 pl08x_burst(u32 maxburst)
1206 {
1207         int i;
1208
1209         for (i = 0; i < ARRAY_SIZE(burst_sizes); i++)
1210                 if (burst_sizes[i].burstwords <= maxburst)
1211                         break;
1212
1213         return burst_sizes[i].reg;
1214 }
1215
1216 static u32 pl08x_get_cctl(struct pl08x_dma_chan *plchan,
1217         enum dma_slave_buswidth addr_width, u32 maxburst)
1218 {
1219         u32 width, burst, cctl = 0;
1220
1221         width = pl08x_width(addr_width);
1222         if (width == ~0)
1223                 return ~0;
1224
1225         cctl |= width << PL080_CONTROL_SWIDTH_SHIFT;
1226         cctl |= width << PL080_CONTROL_DWIDTH_SHIFT;
1227
1228         /*
1229          * If this channel will only request single transfers, set this
1230          * down to ONE element.  Also select one element if no maxburst
1231          * is specified.
1232          */
1233         if (plchan->cd->single)
1234                 maxburst = 1;
1235
1236         burst = pl08x_burst(maxburst);
1237         cctl |= burst << PL080_CONTROL_SB_SIZE_SHIFT;
1238         cctl |= burst << PL080_CONTROL_DB_SIZE_SHIFT;
1239
1240         return pl08x_cctl(cctl);
1241 }
1242
1243 static int dma_set_runtime_config(struct dma_chan *chan,
1244                                   struct dma_slave_config *config)
1245 {
1246         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1247
1248         if (!plchan->slave)
1249                 return -EINVAL;
1250
1251         /* Reject definitely invalid configurations */
1252         if (config->src_addr_width == DMA_SLAVE_BUSWIDTH_8_BYTES ||
1253             config->dst_addr_width == DMA_SLAVE_BUSWIDTH_8_BYTES)
1254                 return -EINVAL;
1255
1256         plchan->cfg = *config;
1257
1258         return 0;
1259 }
1260
1261 /*
1262  * Slave transactions callback to the slave device to allow
1263  * synchronization of slave DMA signals with the DMAC enable
1264  */
1265 static void pl08x_issue_pending(struct dma_chan *chan)
1266 {
1267         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1268         unsigned long flags;
1269
1270         spin_lock_irqsave(&plchan->lock, flags);
1271         /* Something is already active, or we're waiting for a channel... */
1272         if (plchan->at || plchan->state == PL08X_CHAN_WAITING) {
1273                 spin_unlock_irqrestore(&plchan->lock, flags);
1274                 return;
1275         }
1276
1277         /* Take the first element in the queue and execute it */
1278         if (!list_empty(&plchan->pend_list)) {
1279                 struct pl08x_txd *next;
1280
1281                 next = list_first_entry(&plchan->pend_list,
1282                                         struct pl08x_txd,
1283                                         node);
1284                 list_del(&next->node);
1285                 plchan->state = PL08X_CHAN_RUNNING;
1286
1287                 pl08x_start_txd(plchan, next);
1288         }
1289
1290         spin_unlock_irqrestore(&plchan->lock, flags);
1291 }
1292
1293 static int pl08x_prep_channel_resources(struct pl08x_dma_chan *plchan,
1294                                         struct pl08x_txd *txd)
1295 {
1296         struct pl08x_driver_data *pl08x = plchan->host;
1297         unsigned long flags;
1298         int num_llis, ret;
1299
1300         num_llis = pl08x_fill_llis_for_desc(pl08x, txd);
1301         if (!num_llis) {
1302                 spin_lock_irqsave(&plchan->lock, flags);
1303                 pl08x_free_txd(pl08x, txd);
1304                 spin_unlock_irqrestore(&plchan->lock, flags);
1305                 return -EINVAL;
1306         }
1307
1308         spin_lock_irqsave(&plchan->lock, flags);
1309
1310         /*
1311          * See if we already have a physical channel allocated,
1312          * else this is the time to try to get one.
1313          */
1314         ret = prep_phy_channel(plchan);
1315         if (ret) {
1316                 /*
1317                  * No physical channel was available.
1318                  *
1319                  * memcpy transfers can be sorted out at submission time.
1320                  */
1321                 if (plchan->slave) {
1322                         pl08x_free_txd_list(pl08x, plchan);
1323                         pl08x_free_txd(pl08x, txd);
1324                         spin_unlock_irqrestore(&plchan->lock, flags);
1325                         return -EBUSY;
1326                 }
1327         } else
1328                 /*
1329                  * Else we're all set, paused and ready to roll, status
1330                  * will switch to PL08X_CHAN_RUNNING when we call
1331                  * issue_pending(). If there is something running on the
1332                  * channel already we don't change its state.
1333                  */
1334                 if (plchan->state == PL08X_CHAN_IDLE)
1335                         plchan->state = PL08X_CHAN_PAUSED;
1336
1337         spin_unlock_irqrestore(&plchan->lock, flags);
1338
1339         return 0;
1340 }
1341
1342 static struct pl08x_txd *pl08x_get_txd(struct pl08x_dma_chan *plchan,
1343         unsigned long flags)
1344 {
1345         struct pl08x_txd *txd = kzalloc(sizeof(*txd), GFP_NOWAIT);
1346
1347         if (txd) {
1348                 dma_async_tx_descriptor_init(&txd->tx, &plchan->chan);
1349                 txd->tx.flags = flags;
1350                 txd->tx.tx_submit = pl08x_tx_submit;
1351                 INIT_LIST_HEAD(&txd->node);
1352                 INIT_LIST_HEAD(&txd->dsg_list);
1353
1354                 /* Always enable error and terminal interrupts */
1355                 txd->ccfg = PL080_CONFIG_ERR_IRQ_MASK |
1356                             PL080_CONFIG_TC_IRQ_MASK;
1357         }
1358         return txd;
1359 }
1360
1361 /*
1362  * Initialize a descriptor to be used by memcpy submit
1363  */
1364 static struct dma_async_tx_descriptor *pl08x_prep_dma_memcpy(
1365                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
1366                 size_t len, unsigned long flags)
1367 {
1368         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1369         struct pl08x_driver_data *pl08x = plchan->host;
1370         struct pl08x_txd *txd;
1371         struct pl08x_sg *dsg;
1372         int ret;
1373
1374         txd = pl08x_get_txd(plchan, flags);
1375         if (!txd) {
1376                 dev_err(&pl08x->adev->dev,
1377                         "%s no memory for descriptor\n", __func__);
1378                 return NULL;
1379         }
1380
1381         dsg = kzalloc(sizeof(struct pl08x_sg), GFP_NOWAIT);
1382         if (!dsg) {
1383                 pl08x_free_txd(pl08x, txd);
1384                 dev_err(&pl08x->adev->dev, "%s no memory for pl080 sg\n",
1385                                 __func__);
1386                 return NULL;
1387         }
1388         list_add_tail(&dsg->node, &txd->dsg_list);
1389
1390         dsg->src_addr = src;
1391         dsg->dst_addr = dest;
1392         dsg->len = len;
1393
1394         /* Set platform data for m2m */
1395         txd->ccfg |= PL080_FLOW_MEM2MEM << PL080_CONFIG_FLOW_CONTROL_SHIFT;
1396         txd->cctl = pl08x->pd->memcpy_channel.cctl_memcpy &
1397                         ~(PL080_CONTROL_DST_AHB2 | PL080_CONTROL_SRC_AHB2);
1398
1399         /* Both to be incremented or the code will break */
1400         txd->cctl |= PL080_CONTROL_SRC_INCR | PL080_CONTROL_DST_INCR;
1401
1402         if (pl08x->vd->dualmaster)
1403                 txd->cctl |= pl08x_select_bus(pl08x->mem_buses,
1404                                               pl08x->mem_buses);
1405
1406         ret = pl08x_prep_channel_resources(plchan, txd);
1407         if (ret)
1408                 return NULL;
1409
1410         return &txd->tx;
1411 }
1412
1413 static struct dma_async_tx_descriptor *pl08x_prep_slave_sg(
1414                 struct dma_chan *chan, struct scatterlist *sgl,
1415                 unsigned int sg_len, enum dma_transfer_direction direction,
1416                 unsigned long flags, void *context)
1417 {
1418         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1419         struct pl08x_driver_data *pl08x = plchan->host;
1420         struct pl08x_txd *txd;
1421         struct pl08x_sg *dsg;
1422         struct scatterlist *sg;
1423         enum dma_slave_buswidth addr_width;
1424         dma_addr_t slave_addr;
1425         int ret, tmp;
1426         u8 src_buses, dst_buses;
1427         u32 maxburst, cctl;
1428
1429         dev_dbg(&pl08x->adev->dev, "%s prepare transaction of %d bytes from %s\n",
1430                         __func__, sg_dma_len(sgl), plchan->name);
1431
1432         txd = pl08x_get_txd(plchan, flags);
1433         if (!txd) {
1434                 dev_err(&pl08x->adev->dev, "%s no txd\n", __func__);
1435                 return NULL;
1436         }
1437
1438         /*
1439          * Set up addresses, the PrimeCell configured address
1440          * will take precedence since this may configure the
1441          * channel target address dynamically at runtime.
1442          */
1443         if (direction == DMA_MEM_TO_DEV) {
1444                 cctl = PL080_CONTROL_SRC_INCR;
1445                 slave_addr = plchan->cfg.dst_addr;
1446                 addr_width = plchan->cfg.dst_addr_width;
1447                 maxburst = plchan->cfg.dst_maxburst;
1448                 src_buses = pl08x->mem_buses;
1449                 dst_buses = plchan->cd->periph_buses;
1450         } else if (direction == DMA_DEV_TO_MEM) {
1451                 cctl = PL080_CONTROL_DST_INCR;
1452                 slave_addr = plchan->cfg.src_addr;
1453                 addr_width = plchan->cfg.src_addr_width;
1454                 maxburst = plchan->cfg.src_maxburst;
1455                 src_buses = plchan->cd->periph_buses;
1456                 dst_buses = pl08x->mem_buses;
1457         } else {
1458                 pl08x_free_txd(pl08x, txd);
1459                 dev_err(&pl08x->adev->dev,
1460                         "%s direction unsupported\n", __func__);
1461                 return NULL;
1462         }
1463
1464         cctl |= pl08x_get_cctl(plchan, addr_width, maxburst);
1465         if (cctl == ~0) {
1466                 pl08x_free_txd(pl08x, txd);
1467                 dev_err(&pl08x->adev->dev,
1468                         "DMA slave configuration botched?\n");
1469                 return NULL;
1470         }
1471
1472         txd->cctl = cctl | pl08x_select_bus(src_buses, dst_buses);
1473
1474         if (plchan->cfg.device_fc)
1475                 tmp = (direction == DMA_MEM_TO_DEV) ? PL080_FLOW_MEM2PER_PER :
1476                         PL080_FLOW_PER2MEM_PER;
1477         else
1478                 tmp = (direction == DMA_MEM_TO_DEV) ? PL080_FLOW_MEM2PER :
1479                         PL080_FLOW_PER2MEM;
1480
1481         txd->ccfg |= tmp << PL080_CONFIG_FLOW_CONTROL_SHIFT;
1482
1483         ret = pl08x_request_mux(plchan);
1484         if (ret < 0) {
1485                 pl08x_free_txd(pl08x, txd);
1486                 dev_dbg(&pl08x->adev->dev,
1487                         "unable to mux for transfer on %s due to platform restrictions\n",
1488                         plchan->name);
1489                 return NULL;
1490         }
1491
1492         dev_dbg(&pl08x->adev->dev, "allocated DMA request signal %d for xfer on %s\n",
1493                  plchan->signal, plchan->name);
1494
1495         /* Assign the flow control signal to this channel */
1496         if (direction == DMA_MEM_TO_DEV)
1497                 txd->ccfg |= plchan->signal << PL080_CONFIG_DST_SEL_SHIFT;
1498         else
1499                 txd->ccfg |= plchan->signal << PL080_CONFIG_SRC_SEL_SHIFT;
1500
1501         for_each_sg(sgl, sg, sg_len, tmp) {
1502                 dsg = kzalloc(sizeof(struct pl08x_sg), GFP_NOWAIT);
1503                 if (!dsg) {
1504                         pl08x_release_mux(plchan);
1505                         pl08x_free_txd(pl08x, txd);
1506                         dev_err(&pl08x->adev->dev, "%s no mem for pl080 sg\n",
1507                                         __func__);
1508                         return NULL;
1509                 }
1510                 list_add_tail(&dsg->node, &txd->dsg_list);
1511
1512                 dsg->len = sg_dma_len(sg);
1513                 if (direction == DMA_MEM_TO_DEV) {
1514                         dsg->src_addr = sg_dma_address(sg);
1515                         dsg->dst_addr = slave_addr;
1516                 } else {
1517                         dsg->src_addr = slave_addr;
1518                         dsg->dst_addr = sg_dma_address(sg);
1519                 }
1520         }
1521
1522         ret = pl08x_prep_channel_resources(plchan, txd);
1523         if (ret)
1524                 return NULL;
1525
1526         return &txd->tx;
1527 }
1528
1529 static int pl08x_control(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
1530                          unsigned long arg)
1531 {
1532         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1533         struct pl08x_driver_data *pl08x = plchan->host;
1534         unsigned long flags;
1535         int ret = 0;
1536
1537         /* Controls applicable to inactive channels */
1538         if (cmd == DMA_SLAVE_CONFIG) {
1539                 return dma_set_runtime_config(chan,
1540                                               (struct dma_slave_config *)arg);
1541         }
1542
1543         /*
1544          * Anything succeeds on channels with no physical allocation and
1545          * no queued transfers.
1546          */
1547         spin_lock_irqsave(&plchan->lock, flags);
1548         if (!plchan->phychan && !plchan->at) {
1549                 spin_unlock_irqrestore(&plchan->lock, flags);
1550                 return 0;
1551         }
1552
1553         switch (cmd) {
1554         case DMA_TERMINATE_ALL:
1555                 plchan->state = PL08X_CHAN_IDLE;
1556
1557                 if (plchan->phychan) {
1558                         pl08x_terminate_phy_chan(pl08x, plchan->phychan);
1559
1560                         /*
1561                          * Mark physical channel as free and free any slave
1562                          * signal
1563                          */
1564                         release_phy_channel(plchan);
1565                         plchan->phychan_hold = 0;
1566                 }
1567                 /* Dequeue jobs and free LLIs */
1568                 if (plchan->at) {
1569                         /* Killing this one off, release its mux */
1570                         pl08x_release_mux(plchan);
1571                         pl08x_free_txd(pl08x, plchan->at);
1572                         plchan->at = NULL;
1573                 }
1574                 /* Dequeue jobs not yet fired as well */
1575                 pl08x_free_txd_list(pl08x, plchan);
1576                 break;
1577         case DMA_PAUSE:
1578                 pl08x_pause_phy_chan(plchan->phychan);
1579                 plchan->state = PL08X_CHAN_PAUSED;
1580                 break;
1581         case DMA_RESUME:
1582                 pl08x_resume_phy_chan(plchan->phychan);
1583                 plchan->state = PL08X_CHAN_RUNNING;
1584                 break;
1585         default:
1586                 /* Unknown command */
1587                 ret = -ENXIO;
1588                 break;
1589         }
1590
1591         spin_unlock_irqrestore(&plchan->lock, flags);
1592
1593         return ret;
1594 }
1595
1596 bool pl08x_filter_id(struct dma_chan *chan, void *chan_id)
1597 {
1598         struct pl08x_dma_chan *plchan;
1599         char *name = chan_id;
1600
1601         /* Reject channels for devices not bound to this driver */
1602         if (chan->device->dev->driver != &pl08x_amba_driver.drv)
1603                 return false;
1604
1605         plchan = to_pl08x_chan(chan);
1606
1607         /* Check that the channel is not taken! */
1608         if (!strcmp(plchan->name, name))
1609                 return true;
1610
1611         return false;
1612 }
1613
1614 /*
1615  * Just check that the device is there and active
1616  * TODO: turn this bit on/off depending on the number of physical channels
1617  * actually used, if it is zero... well shut it off. That will save some
1618  * power. Cut the clock at the same time.
1619  */
1620 static void pl08x_ensure_on(struct pl08x_driver_data *pl08x)
1621 {
1622         /* The Nomadik variant does not have the config register */
1623         if (pl08x->vd->nomadik)
1624                 return;
1625         writel(PL080_CONFIG_ENABLE, pl08x->base + PL080_CONFIG);
1626 }
1627
1628 static void pl08x_unmap_buffers(struct pl08x_txd *txd)
1629 {
1630         struct device *dev = txd->tx.chan->device->dev;
1631         struct pl08x_sg *dsg;
1632
1633         if (!(txd->tx.flags & DMA_COMPL_SKIP_SRC_UNMAP)) {
1634                 if (txd->tx.flags & DMA_COMPL_SRC_UNMAP_SINGLE)
1635                         list_for_each_entry(dsg, &txd->dsg_list, node)
1636                                 dma_unmap_single(dev, dsg->src_addr, dsg->len,
1637                                                 DMA_TO_DEVICE);
1638                 else {
1639                         list_for_each_entry(dsg, &txd->dsg_list, node)
1640                                 dma_unmap_page(dev, dsg->src_addr, dsg->len,
1641                                                 DMA_TO_DEVICE);
1642                 }
1643         }
1644         if (!(txd->tx.flags & DMA_COMPL_SKIP_DEST_UNMAP)) {
1645                 if (txd->tx.flags & DMA_COMPL_DEST_UNMAP_SINGLE)
1646                         list_for_each_entry(dsg, &txd->dsg_list, node)
1647                                 dma_unmap_single(dev, dsg->dst_addr, dsg->len,
1648                                                 DMA_FROM_DEVICE);
1649                 else
1650                         list_for_each_entry(dsg, &txd->dsg_list, node)
1651                                 dma_unmap_page(dev, dsg->dst_addr, dsg->len,
1652                                                 DMA_FROM_DEVICE);
1653         }
1654 }
1655
1656 static void pl08x_tasklet(unsigned long data)
1657 {
1658         struct pl08x_dma_chan *plchan = (struct pl08x_dma_chan *) data;
1659         struct pl08x_driver_data *pl08x = plchan->host;
1660         unsigned long flags;
1661         LIST_HEAD(head);
1662
1663         spin_lock_irqsave(&plchan->lock, flags);
1664         list_splice_tail_init(&plchan->done_list, &head);
1665
1666         /* If a new descriptor is queued, set it up plchan->at is NULL here */
1667         if (!list_empty(&plchan->pend_list)) {
1668                 struct pl08x_txd *next;
1669
1670                 next = list_first_entry(&plchan->pend_list,
1671                                         struct pl08x_txd,
1672                                         node);
1673                 list_del(&next->node);
1674
1675                 pl08x_start_txd(plchan, next);
1676         } else if (plchan->phychan_hold) {
1677                 /*
1678                  * This channel is still in use - we have a new txd being
1679                  * prepared and will soon be queued.  Don't give up the
1680                  * physical channel.
1681                  */
1682         } else {
1683                 struct pl08x_dma_chan *waiting = NULL;
1684
1685                 /*
1686                  * No more jobs, so free up the physical channel
1687                  */
1688                 release_phy_channel(plchan);
1689                 plchan->state = PL08X_CHAN_IDLE;
1690
1691                 /*
1692                  * And NOW before anyone else can grab that free:d up
1693                  * physical channel, see if there is some memcpy pending
1694                  * that seriously needs to start because of being stacked
1695                  * up while we were choking the physical channels with data.
1696                  */
1697                 list_for_each_entry(waiting, &pl08x->memcpy.channels,
1698                                     chan.device_node) {
1699                         if (waiting->state == PL08X_CHAN_WAITING &&
1700                                 waiting->waiting != NULL) {
1701                                 int ret;
1702
1703                                 /* This should REALLY not fail now */
1704                                 ret = prep_phy_channel(waiting);
1705                                 BUG_ON(ret);
1706                                 waiting->phychan_hold--;
1707                                 waiting->state = PL08X_CHAN_RUNNING;
1708                                 waiting->waiting = NULL;
1709                                 pl08x_issue_pending(&waiting->chan);
1710                                 break;
1711                         }
1712                 }
1713         }
1714
1715         spin_unlock_irqrestore(&plchan->lock, flags);
1716
1717         while (!list_empty(&head)) {
1718                 struct pl08x_txd *txd = list_first_entry(&head,
1719                                                 struct pl08x_txd, node);
1720                 dma_async_tx_callback callback = txd->tx.callback;
1721                 void *callback_param = txd->tx.callback_param;
1722
1723                 list_del(&txd->node);
1724
1725                 /* Don't try to unmap buffers on slave channels */
1726                 if (!plchan->slave)
1727                         pl08x_unmap_buffers(txd);
1728
1729                 /* Free the descriptor */
1730                 spin_lock_irqsave(&plchan->lock, flags);
1731                 pl08x_free_txd(pl08x, txd);
1732                 spin_unlock_irqrestore(&plchan->lock, flags);
1733
1734                 /* Callback to signal completion */
1735                 if (callback)
1736                         callback(callback_param);
1737         }
1738 }
1739
1740 static irqreturn_t pl08x_irq(int irq, void *dev)
1741 {
1742         struct pl08x_driver_data *pl08x = dev;
1743         u32 mask = 0, err, tc, i;
1744
1745         /* check & clear - ERR & TC interrupts */
1746         err = readl(pl08x->base + PL080_ERR_STATUS);
1747         if (err) {
1748                 dev_err(&pl08x->adev->dev, "%s error interrupt, register value 0x%08x\n",
1749                         __func__, err);
1750                 writel(err, pl08x->base + PL080_ERR_CLEAR);
1751         }
1752         tc = readl(pl08x->base + PL080_TC_STATUS);
1753         if (tc)
1754                 writel(tc, pl08x->base + PL080_TC_CLEAR);
1755
1756         if (!err && !tc)
1757                 return IRQ_NONE;
1758
1759         for (i = 0; i < pl08x->vd->channels; i++) {
1760                 if (((1 << i) & err) || ((1 << i) & tc)) {
1761                         /* Locate physical channel */
1762                         struct pl08x_phy_chan *phychan = &pl08x->phy_chans[i];
1763                         struct pl08x_dma_chan *plchan = phychan->serving;
1764                         struct pl08x_txd *tx;
1765
1766                         if (!plchan) {
1767                                 dev_err(&pl08x->adev->dev,
1768                                         "%s Error TC interrupt on unused channel: 0x%08x\n",
1769                                         __func__, i);
1770                                 continue;
1771                         }
1772
1773                         spin_lock(&plchan->lock);
1774                         tx = plchan->at;
1775                         if (tx) {
1776                                 plchan->at = NULL;
1777                                 /*
1778                                  * This descriptor is done, release its mux
1779                                  * reservation.
1780                                  */
1781                                 pl08x_release_mux(plchan);
1782                                 dma_cookie_complete(&tx->tx);
1783                                 list_add_tail(&tx->node, &plchan->done_list);
1784                         }
1785                         spin_unlock(&plchan->lock);
1786
1787                         /* Schedule tasklet on this channel */
1788                         tasklet_schedule(&plchan->tasklet);
1789                         mask |= (1 << i);
1790                 }
1791         }
1792
1793         return mask ? IRQ_HANDLED : IRQ_NONE;
1794 }
1795
1796 static void pl08x_dma_slave_init(struct pl08x_dma_chan *chan)
1797 {
1798         chan->slave = true;
1799         chan->name = chan->cd->bus_id;
1800         chan->cfg.src_addr = chan->cd->addr;
1801         chan->cfg.dst_addr = chan->cd->addr;
1802 }
1803
1804 /*
1805  * Initialise the DMAC memcpy/slave channels.
1806  * Make a local wrapper to hold required data
1807  */
1808 static int pl08x_dma_init_virtual_channels(struct pl08x_driver_data *pl08x,
1809                 struct dma_device *dmadev, unsigned int channels, bool slave)
1810 {
1811         struct pl08x_dma_chan *chan;
1812         int i;
1813
1814         INIT_LIST_HEAD(&dmadev->channels);
1815
1816         /*
1817          * Register as many many memcpy as we have physical channels,
1818          * we won't always be able to use all but the code will have
1819          * to cope with that situation.
1820          */
1821         for (i = 0; i < channels; i++) {
1822                 chan = kzalloc(sizeof(*chan), GFP_KERNEL);
1823                 if (!chan) {
1824                         dev_err(&pl08x->adev->dev,
1825                                 "%s no memory for channel\n", __func__);
1826                         return -ENOMEM;
1827                 }
1828
1829                 chan->host = pl08x;
1830                 chan->state = PL08X_CHAN_IDLE;
1831                 chan->signal = -1;
1832
1833                 if (slave) {
1834                         chan->cd = &pl08x->pd->slave_channels[i];
1835                         pl08x_dma_slave_init(chan);
1836                 } else {
1837                         chan->cd = &pl08x->pd->memcpy_channel;
1838                         chan->name = kasprintf(GFP_KERNEL, "memcpy%d", i);
1839                         if (!chan->name) {
1840                                 kfree(chan);
1841                                 return -ENOMEM;
1842                         }
1843                 }
1844                 dev_dbg(&pl08x->adev->dev,
1845                          "initialize virtual channel \"%s\"\n",
1846                          chan->name);
1847
1848                 chan->chan.device = dmadev;
1849                 dma_cookie_init(&chan->chan);
1850
1851                 spin_lock_init(&chan->lock);
1852                 INIT_LIST_HEAD(&chan->pend_list);
1853                 INIT_LIST_HEAD(&chan->done_list);
1854                 tasklet_init(&chan->tasklet, pl08x_tasklet,
1855                              (unsigned long) chan);
1856
1857                 list_add_tail(&chan->chan.device_node, &dmadev->channels);
1858         }
1859         dev_info(&pl08x->adev->dev, "initialized %d virtual %s channels\n",
1860                  i, slave ? "slave" : "memcpy");
1861         return i;
1862 }
1863
1864 static void pl08x_free_virtual_channels(struct dma_device *dmadev)
1865 {
1866         struct pl08x_dma_chan *chan = NULL;
1867         struct pl08x_dma_chan *next;
1868
1869         list_for_each_entry_safe(chan,
1870                                  next, &dmadev->channels, chan.device_node) {
1871                 list_del(&chan->chan.device_node);
1872                 kfree(chan);
1873         }
1874 }
1875
1876 #ifdef CONFIG_DEBUG_FS
1877 static const char *pl08x_state_str(enum pl08x_dma_chan_state state)
1878 {
1879         switch (state) {
1880         case PL08X_CHAN_IDLE:
1881                 return "idle";
1882         case PL08X_CHAN_RUNNING:
1883                 return "running";
1884         case PL08X_CHAN_PAUSED:
1885                 return "paused";
1886         case PL08X_CHAN_WAITING:
1887                 return "waiting";
1888         default:
1889                 break;
1890         }
1891         return "UNKNOWN STATE";
1892 }
1893
1894 static int pl08x_debugfs_show(struct seq_file *s, void *data)
1895 {
1896         struct pl08x_driver_data *pl08x = s->private;
1897         struct pl08x_dma_chan *chan;
1898         struct pl08x_phy_chan *ch;
1899         unsigned long flags;
1900         int i;
1901
1902         seq_printf(s, "PL08x physical channels:\n");
1903         seq_printf(s, "CHANNEL:\tUSER:\n");
1904         seq_printf(s, "--------\t-----\n");
1905         for (i = 0; i < pl08x->vd->channels; i++) {
1906                 struct pl08x_dma_chan *virt_chan;
1907
1908                 ch = &pl08x->phy_chans[i];
1909
1910                 spin_lock_irqsave(&ch->lock, flags);
1911                 virt_chan = ch->serving;
1912
1913                 seq_printf(s, "%d\t\t%s%s\n",
1914                            ch->id,
1915                            virt_chan ? virt_chan->name : "(none)",
1916                            ch->locked ? " LOCKED" : "");
1917
1918                 spin_unlock_irqrestore(&ch->lock, flags);
1919         }
1920
1921         seq_printf(s, "\nPL08x virtual memcpy channels:\n");
1922         seq_printf(s, "CHANNEL:\tSTATE:\n");
1923         seq_printf(s, "--------\t------\n");
1924         list_for_each_entry(chan, &pl08x->memcpy.channels, chan.device_node) {
1925                 seq_printf(s, "%s\t\t%s\n", chan->name,
1926                            pl08x_state_str(chan->state));
1927         }
1928
1929         seq_printf(s, "\nPL08x virtual slave channels:\n");
1930         seq_printf(s, "CHANNEL:\tSTATE:\n");
1931         seq_printf(s, "--------\t------\n");
1932         list_for_each_entry(chan, &pl08x->slave.channels, chan.device_node) {
1933                 seq_printf(s, "%s\t\t%s\n", chan->name,
1934                            pl08x_state_str(chan->state));
1935         }
1936
1937         return 0;
1938 }
1939
1940 static int pl08x_debugfs_open(struct inode *inode, struct file *file)
1941 {
1942         return single_open(file, pl08x_debugfs_show, inode->i_private);
1943 }
1944
1945 static const struct file_operations pl08x_debugfs_operations = {
1946         .open           = pl08x_debugfs_open,
1947         .read           = seq_read,
1948         .llseek         = seq_lseek,
1949         .release        = single_release,
1950 };
1951
1952 static void init_pl08x_debugfs(struct pl08x_driver_data *pl08x)
1953 {
1954         /* Expose a simple debugfs interface to view all clocks */
1955         (void) debugfs_create_file(dev_name(&pl08x->adev->dev),
1956                         S_IFREG | S_IRUGO, NULL, pl08x,
1957                         &pl08x_debugfs_operations);
1958 }
1959
1960 #else
1961 static inline void init_pl08x_debugfs(struct pl08x_driver_data *pl08x)
1962 {
1963 }
1964 #endif
1965
1966 static int pl08x_probe(struct amba_device *adev, const struct amba_id *id)
1967 {
1968         struct pl08x_driver_data *pl08x;
1969         const struct vendor_data *vd = id->data;
1970         int ret = 0;
1971         int i;
1972
1973         ret = amba_request_regions(adev, NULL);
1974         if (ret)
1975                 return ret;
1976
1977         /* Create the driver state holder */
1978         pl08x = kzalloc(sizeof(*pl08x), GFP_KERNEL);
1979         if (!pl08x) {
1980                 ret = -ENOMEM;
1981                 goto out_no_pl08x;
1982         }
1983
1984         /* Initialize memcpy engine */
1985         dma_cap_set(DMA_MEMCPY, pl08x->memcpy.cap_mask);
1986         pl08x->memcpy.dev = &adev->dev;
1987         pl08x->memcpy.device_alloc_chan_resources = pl08x_alloc_chan_resources;
1988         pl08x->memcpy.device_free_chan_resources = pl08x_free_chan_resources;
1989         pl08x->memcpy.device_prep_dma_memcpy = pl08x_prep_dma_memcpy;
1990         pl08x->memcpy.device_prep_dma_interrupt = pl08x_prep_dma_interrupt;
1991         pl08x->memcpy.device_tx_status = pl08x_dma_tx_status;
1992         pl08x->memcpy.device_issue_pending = pl08x_issue_pending;
1993         pl08x->memcpy.device_control = pl08x_control;
1994
1995         /* Initialize slave engine */
1996         dma_cap_set(DMA_SLAVE, pl08x->slave.cap_mask);
1997         pl08x->slave.dev = &adev->dev;
1998         pl08x->slave.device_alloc_chan_resources = pl08x_alloc_chan_resources;
1999         pl08x->slave.device_free_chan_resources = pl08x_free_chan_resources;
2000         pl08x->slave.device_prep_dma_interrupt = pl08x_prep_dma_interrupt;
2001         pl08x->slave.device_tx_status = pl08x_dma_tx_status;
2002         pl08x->slave.device_issue_pending = pl08x_issue_pending;
2003         pl08x->slave.device_prep_slave_sg = pl08x_prep_slave_sg;
2004         pl08x->slave.device_control = pl08x_control;
2005
2006         /* Get the platform data */
2007         pl08x->pd = dev_get_platdata(&adev->dev);
2008         if (!pl08x->pd) {
2009                 dev_err(&adev->dev, "no platform data supplied\n");
2010                 goto out_no_platdata;
2011         }
2012
2013         /* Assign useful pointers to the driver state */
2014         pl08x->adev = adev;
2015         pl08x->vd = vd;
2016
2017         /* By default, AHB1 only.  If dualmaster, from platform */
2018         pl08x->lli_buses = PL08X_AHB1;
2019         pl08x->mem_buses = PL08X_AHB1;
2020         if (pl08x->vd->dualmaster) {
2021                 pl08x->lli_buses = pl08x->pd->lli_buses;
2022                 pl08x->mem_buses = pl08x->pd->mem_buses;
2023         }
2024
2025         /* A DMA memory pool for LLIs, align on 1-byte boundary */
2026         pl08x->pool = dma_pool_create(DRIVER_NAME, &pl08x->adev->dev,
2027                         PL08X_LLI_TSFR_SIZE, PL08X_ALIGN, 0);
2028         if (!pl08x->pool) {
2029                 ret = -ENOMEM;
2030                 goto out_no_lli_pool;
2031         }
2032
2033         pl08x->base = ioremap(adev->res.start, resource_size(&adev->res));
2034         if (!pl08x->base) {
2035                 ret = -ENOMEM;
2036                 goto out_no_ioremap;
2037         }
2038
2039         /* Turn on the PL08x */
2040         pl08x_ensure_on(pl08x);
2041
2042         /* Attach the interrupt handler */
2043         writel(0x000000FF, pl08x->base + PL080_ERR_CLEAR);
2044         writel(0x000000FF, pl08x->base + PL080_TC_CLEAR);
2045
2046         ret = request_irq(adev->irq[0], pl08x_irq, IRQF_DISABLED,
2047                           DRIVER_NAME, pl08x);
2048         if (ret) {
2049                 dev_err(&adev->dev, "%s failed to request interrupt %d\n",
2050                         __func__, adev->irq[0]);
2051                 goto out_no_irq;
2052         }
2053
2054         /* Initialize physical channels */
2055         pl08x->phy_chans = kzalloc((vd->channels * sizeof(*pl08x->phy_chans)),
2056                         GFP_KERNEL);
2057         if (!pl08x->phy_chans) {
2058                 dev_err(&adev->dev, "%s failed to allocate "
2059                         "physical channel holders\n",
2060                         __func__);
2061                 goto out_no_phychans;
2062         }
2063
2064         for (i = 0; i < vd->channels; i++) {
2065                 struct pl08x_phy_chan *ch = &pl08x->phy_chans[i];
2066
2067                 ch->id = i;
2068                 ch->base = pl08x->base + PL080_Cx_BASE(i);
2069                 spin_lock_init(&ch->lock);
2070
2071                 /*
2072                  * Nomadik variants can have channels that are locked
2073                  * down for the secure world only. Lock up these channels
2074                  * by perpetually serving a dummy virtual channel.
2075                  */
2076                 if (vd->nomadik) {
2077                         u32 val;
2078
2079                         val = readl(ch->base + PL080_CH_CONFIG);
2080                         if (val & (PL080N_CONFIG_ITPROT | PL080N_CONFIG_SECPROT)) {
2081                                 dev_info(&adev->dev, "physical channel %d reserved for secure access only\n", i);
2082                                 ch->locked = true;
2083                         }
2084                 }
2085
2086                 dev_dbg(&adev->dev, "physical channel %d is %s\n",
2087                         i, pl08x_phy_channel_busy(ch) ? "BUSY" : "FREE");
2088         }
2089
2090         /* Register as many memcpy channels as there are physical channels */
2091         ret = pl08x_dma_init_virtual_channels(pl08x, &pl08x->memcpy,
2092                                               pl08x->vd->channels, false);
2093         if (ret <= 0) {
2094                 dev_warn(&pl08x->adev->dev,
2095                          "%s failed to enumerate memcpy channels - %d\n",
2096                          __func__, ret);
2097                 goto out_no_memcpy;
2098         }
2099         pl08x->memcpy.chancnt = ret;
2100
2101         /* Register slave channels */
2102         ret = pl08x_dma_init_virtual_channels(pl08x, &pl08x->slave,
2103                         pl08x->pd->num_slave_channels, true);
2104         if (ret <= 0) {
2105                 dev_warn(&pl08x->adev->dev,
2106                         "%s failed to enumerate slave channels - %d\n",
2107                                 __func__, ret);
2108                 goto out_no_slave;
2109         }
2110         pl08x->slave.chancnt = ret;
2111
2112         ret = dma_async_device_register(&pl08x->memcpy);
2113         if (ret) {
2114                 dev_warn(&pl08x->adev->dev,
2115                         "%s failed to register memcpy as an async device - %d\n",
2116                         __func__, ret);
2117                 goto out_no_memcpy_reg;
2118         }
2119
2120         ret = dma_async_device_register(&pl08x->slave);
2121         if (ret) {
2122                 dev_warn(&pl08x->adev->dev,
2123                         "%s failed to register slave as an async device - %d\n",
2124                         __func__, ret);
2125                 goto out_no_slave_reg;
2126         }
2127
2128         amba_set_drvdata(adev, pl08x);
2129         init_pl08x_debugfs(pl08x);
2130         dev_info(&pl08x->adev->dev, "DMA: PL%03x rev%u at 0x%08llx irq %d\n",
2131                  amba_part(adev), amba_rev(adev),
2132                  (unsigned long long)adev->res.start, adev->irq[0]);
2133
2134         return 0;
2135
2136 out_no_slave_reg:
2137         dma_async_device_unregister(&pl08x->memcpy);
2138 out_no_memcpy_reg:
2139         pl08x_free_virtual_channels(&pl08x->slave);
2140 out_no_slave:
2141         pl08x_free_virtual_channels(&pl08x->memcpy);
2142 out_no_memcpy:
2143         kfree(pl08x->phy_chans);
2144 out_no_phychans:
2145         free_irq(adev->irq[0], pl08x);
2146 out_no_irq:
2147         iounmap(pl08x->base);
2148 out_no_ioremap:
2149         dma_pool_destroy(pl08x->pool);
2150 out_no_lli_pool:
2151 out_no_platdata:
2152         kfree(pl08x);
2153 out_no_pl08x:
2154         amba_release_regions(adev);
2155         return ret;
2156 }
2157
2158 /* PL080 has 8 channels and the PL080 have just 2 */
2159 static struct vendor_data vendor_pl080 = {
2160         .channels = 8,
2161         .dualmaster = true,
2162 };
2163
2164 static struct vendor_data vendor_nomadik = {
2165         .channels = 8,
2166         .dualmaster = true,
2167         .nomadik = true,
2168 };
2169
2170 static struct vendor_data vendor_pl081 = {
2171         .channels = 2,
2172         .dualmaster = false,
2173 };
2174
2175 static struct amba_id pl08x_ids[] = {
2176         /* PL080 */
2177         {
2178                 .id     = 0x00041080,
2179                 .mask   = 0x000fffff,
2180                 .data   = &vendor_pl080,
2181         },
2182         /* PL081 */
2183         {
2184                 .id     = 0x00041081,
2185                 .mask   = 0x000fffff,
2186                 .data   = &vendor_pl081,
2187         },
2188         /* Nomadik 8815 PL080 variant */
2189         {
2190                 .id     = 0x00280080,
2191                 .mask   = 0x00ffffff,
2192                 .data   = &vendor_nomadik,
2193         },
2194         { 0, 0 },
2195 };
2196
2197 MODULE_DEVICE_TABLE(amba, pl08x_ids);
2198
2199 static struct amba_driver pl08x_amba_driver = {
2200         .drv.name       = DRIVER_NAME,
2201         .id_table       = pl08x_ids,
2202         .probe          = pl08x_probe,
2203 };
2204
2205 static int __init pl08x_init(void)
2206 {
2207         int retval;
2208         retval = amba_driver_register(&pl08x_amba_driver);
2209         if (retval)
2210                 printk(KERN_WARNING DRIVER_NAME
2211                        "failed to register as an AMBA device (%d)\n",
2212                        retval);
2213         return retval;
2214 }
2215 subsys_initcall(pl08x_init);