drivers/char/synclink.c

   1 /*
   2  * linux/drivers/char/synclink.c
   3  *
   4  * $Id: synclink.c,v 4.38 2005/11/07 16:30:34 paulkf Exp $
   5  *
   6  * Device driver for Microgate SyncLink ISA and PCI
   7  * high speed multiprotocol serial adapters.
   8  *
   9  * written by Paul Fulghum for Microgate Corporation
  10  * paulkf@microgate.com
  11  *
  12  * Microgate and SyncLink are trademarks of Microgate Corporation
  13  *
  14  * Derived from serial.c written by Theodore Ts'o and Linus Torvalds
  15  *
  16  * Original release 01/11/99
  17  *
  18  * This code is released under the GNU General Public License (GPL)
  19  *
  20  * This driver is primarily intended for use in synchronous
  21  * HDLC mode. Asynchronous mode is also provided.
  22  *
  23  * When operating in synchronous mode, each call to mgsl_write()
  24  * contains exactly one complete HDLC frame. Calling mgsl_put_char
  25  * will start assembling an HDLC frame that will not be sent until
  26  * mgsl_flush_chars or mgsl_write is called.
  27  *
  28  * Synchronous receive data is reported as complete frames. To accomplish
  29  * this, the TTY flip buffer is bypassed (too small to hold largest
  30  * frame and may fragment frames) and the line discipline
  31  * receive entry point is called directly.
  32  *
  33  * This driver has been tested with a slightly modified ppp.c driver
  34  * for synchronous PPP.
  35  *
  36  * 2000/02/16
  37  * Added interface for syncppp.c driver (an alternate synchronous PPP
  38  * implementation that also supports Cisco HDLC). Each device instance
  39  * registers as a tty device AND a network device (if dosyncppp option
  40  * is set for the device). The functionality is determined by which
  41  * device interface is opened.
  42  *
  43  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
  44  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  45  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  46  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
  47  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  48  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  49  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  50  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  51  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  52  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  53  * OF THE POSSIBILITY OF SUCH DAMAGE.
  54  */
  55
  56 #if defined(__i386__)
  57 #  define BREAKPOINT() asm("   int $3");
  58 #else
  59 #  define BREAKPOINT() { }
  60 #endif
  61
  62 #define MAX_ISA_DEVICES 10
  63 #define MAX_PCI_DEVICES 10
  64 #define MAX_TOTAL_DEVICES 20
  65
  66 #include <linux/module.h>
  67 #include <linux/errno.h>
  68 #include <linux/signal.h>
  69 #include <linux/sched.h>
  70 #include <linux/timer.h>
  71 #include <linux/interrupt.h>
  72 #include <linux/pci.h>
  73 #include <linux/tty.h>
  74 #include <linux/tty_flip.h>
  75 #include <linux/serial.h>
  76 #include <linux/major.h>
  77 #include <linux/string.h>
  78 #include <linux/fcntl.h>
  79 #include <linux/ptrace.h>
  80 #include <linux/ioport.h>
  81 #include <linux/mm.h>
  82 #include <linux/slab.h>
  83 #include <linux/delay.h>
  84 #include <linux/netdevice.h>
  85 #include <linux/vmalloc.h>
  86 #include <linux/init.h>
  87 #include <linux/ioctl.h>
  88 #include <linux/synclink.h>
  89
  90 #include <asm/system.h>
  91 #include <asm/io.h>
  92 #include <asm/irq.h>
  93 #include <asm/dma.h>
  94 #include <linux/bitops.h>
  95 #include <asm/types.h>
  96 #include <linux/termios.h>
  97 #include <linux/workqueue.h>
  98 #include <linux/hdlc.h>
  99 #include <linux/dma-mapping.h>
 100
 101 #if defined(CONFIG_HDLC) || (defined(CONFIG_HDLC_MODULE) && defined(CONFIG_SYNCLINK_MODULE))
 102 #define SYNCLINK_GENERIC_HDLC 1
 103 #else
 104 #define SYNCLINK_GENERIC_HDLC 0
 105 #endif
 106
 107 #define GET_USER(error,value,addr) error = get_user(value,addr)
 108 #define COPY_FROM_USER(error,dest,src,size) error = copy_from_user(dest,src,size) ? -EFAULT : 0
 109 #define PUT_USER(error,value,addr) error = put_user(value,addr)
 110 #define COPY_TO_USER(error,dest,src,size) error = copy_to_user(dest,src,size) ? -EFAULT : 0
 111
 112 #include <asm/uaccess.h>
 113
 114 #define RCLRVALUE 0xffff
 115
 116 static MGSL_PARAMS default_params = {
 117         MGSL_MODE_HDLC,                 /* unsigned long mode */
 118         0,                              /* unsigned char loopback; */
 119         HDLC_FLAG_UNDERRUN_ABORT15,     /* unsigned short flags; */
 120         HDLC_ENCODING_NRZI_SPACE,       /* unsigned char encoding; */
 121         0,                              /* unsigned long clock_speed; */
 122         0xff,                           /* unsigned char addr_filter; */
 123         HDLC_CRC_16_CCITT,              /* unsigned short crc_type; */
 124         HDLC_PREAMBLE_LENGTH_8BITS,     /* unsigned char preamble_length; */
 125         HDLC_PREAMBLE_PATTERN_NONE,     /* unsigned char preamble; */
 126         9600,                           /* unsigned long data_rate; */
 127         8,                              /* unsigned char data_bits; */
 128         1,                              /* unsigned char stop_bits; */
 129         ASYNC_PARITY_NONE               /* unsigned char parity; */
 130 };
 131
 132 #define SHARED_MEM_ADDRESS_SIZE 0x40000
 133 #define BUFFERLISTSIZE 4096
 134 #define DMABUFFERSIZE 4096
 135 #define MAXRXFRAMES 7
 136
 137 typedef struct _DMABUFFERENTRY
 138 {
 139         u32 phys_addr;  /* 32-bit flat physical address of data buffer */
 140         volatile u16 count;     /* buffer size/data count */
 141         volatile u16 status;    /* Control/status field */
 142         volatile u16 rcc;       /* character count field */
 143         u16 reserved;   /* padding required by 16C32 */
 144         u32 link;       /* 32-bit flat link to next buffer entry */
 145         char *virt_addr;        /* virtual address of data buffer */
 146         u32 phys_entry; /* physical address of this buffer entry */
 147         dma_addr_t dma_addr;
 148 } DMABUFFERENTRY, *DMAPBUFFERENTRY;
 149
 150 /* The queue of BH actions to be performed */
 151
 152 #define BH_RECEIVE  1
 153 #define BH_TRANSMIT 2
 154 #define BH_STATUS   4
 155
 156 #define IO_PIN_SHUTDOWN_LIMIT 100
 157
 158 struct  _input_signal_events {
 159         int     ri_up;
 160         int     ri_down;
 161         int     dsr_up;
 162         int     dsr_down;
 163         int     dcd_up;
 164         int     dcd_down;
 165         int     cts_up;
 166         int     cts_down;
 167 };
 168
 169 /* transmit holding buffer definitions*/
 170 #define MAX_TX_HOLDING_BUFFERS 5
 171 struct tx_holding_buffer {
 172         int     buffer_size;
 173         unsigned char * buffer;
 174 };
 175
 176
 177 /*
 178  * Device instance data structure
 179  */
 180
 181 struct mgsl_struct {
 182         int                     magic;
 183         struct tty_port         port;
 184         int                     line;
 185         int                     hw_version;
 186
 187         struct mgsl_icount      icount;
 188
 189         int                     timeout;
 190         int                     x_char;         /* xon/xoff character */
 191         u16                     read_status_mask;
 192         u16                     ignore_status_mask;
 193         unsigned char           *xmit_buf;
 194         int                     xmit_head;
 195         int                     xmit_tail;
 196         int                     xmit_cnt;
 197
 198         wait_queue_head_t       status_event_wait_q;
 199         wait_queue_head_t       event_wait_q;
 200         struct timer_list       tx_timer;       /* HDLC transmit timeout timer */
 201         struct mgsl_struct      *next_device;   /* device list link */
 202
 203         spinlock_t irq_spinlock;                /* spinlock for synchronizing with ISR */
 204         struct work_struct task;                /* task structure for scheduling bh */
 205
 206         u32 EventMask;                  /* event trigger mask */
 207         u32 RecordedEvents;             /* pending events */
 208
 209         u32 max_frame_size;             /* as set by device config */
 210
 211         u32 pending_bh;
 212
 213         bool bh_running;                /* Protection from multiple */
 214         int isr_overflow;
 215         bool bh_requested;
 216
 217         int dcd_chkcount;               /* check counts to prevent */
 218         int cts_chkcount;               /* too many IRQs if a signal */
 219         int dsr_chkcount;               /* is floating */
 220         int ri_chkcount;
 221
 222         char *buffer_list;              /* virtual address of Rx & Tx buffer lists */
 223         u32 buffer_list_phys;
 224         dma_addr_t buffer_list_dma_addr;
 225
 226         unsigned int rx_buffer_count;   /* count of total allocated Rx buffers */
 227         DMABUFFERENTRY *rx_buffer_list; /* list of receive buffer entries */
 228         unsigned int current_rx_buffer;
 229
 230         int num_tx_dma_buffers;         /* number of tx dma frames required */
 231         int tx_dma_buffers_used;
 232         unsigned int tx_buffer_count;   /* count of total allocated Tx buffers */
 233         DMABUFFERENTRY *tx_buffer_list; /* list of transmit buffer entries */
 234         int start_tx_dma_buffer;        /* tx dma buffer to start tx dma operation */
 235         int current_tx_buffer;          /* next tx dma buffer to be loaded */
 236
 237         unsigned char *intermediate_rxbuffer;
 238
 239         int num_tx_holding_buffers;     /* number of tx holding buffer allocated */
 240         int get_tx_holding_index;       /* next tx holding buffer for adapter to load */
 241         int put_tx_holding_index;       /* next tx holding buffer to store user request */
 242         int tx_holding_count;           /* number of tx holding buffers waiting */
 243         struct tx_holding_buffer tx_holding_buffers[MAX_TX_HOLDING_BUFFERS];
 244
 245         bool rx_enabled;
 246         bool rx_overflow;
 247         bool rx_rcc_underrun;
 248
 249         bool tx_enabled;
 250         bool tx_active;
 251         u32 idle_mode;
 252
 253         u16 cmr_value;
 254         u16 tcsr_value;
 255
 256         char device_name[25];           /* device instance name */
 257
 258         unsigned int bus_type;  /* expansion bus type (ISA,EISA,PCI) */
 259         unsigned char bus;              /* expansion bus number (zero based) */
 260         unsigned char function;         /* PCI device number */
 261
 262         unsigned int io_base;           /* base I/O address of adapter */
 263         unsigned int io_addr_size;      /* size of the I/O address range */
 264         bool io_addr_requested;         /* true if I/O address requested */
 265
 266         unsigned int irq_level;         /* interrupt level */
 267         unsigned long irq_flags;
 268         bool irq_requested;             /* true if IRQ requested */
 269
 270         unsigned int dma_level;         /* DMA channel */
 271         bool dma_requested;             /* true if dma channel requested */
 272
 273         u16 mbre_bit;
 274         u16 loopback_bits;
 275         u16 usc_idle_mode;
 276
 277         MGSL_PARAMS params;             /* communications parameters */
 278
 279         unsigned char serial_signals;   /* current serial signal states */
 280
 281         bool irq_occurred;              /* for diagnostics use */
 282         unsigned int init_error;        /* Initialization startup error                 (DIAGS) */
 283         int     fDiagnosticsmode;       /* Driver in Diagnostic mode?                   (DIAGS) */
 284
 285         u32 last_mem_alloc;
 286         unsigned char* memory_base;     /* shared memory address (PCI only) */
 287         u32 phys_memory_base;
 288         bool shared_mem_requested;
 289
 290         unsigned char* lcr_base;        /* local config registers (PCI only) */
 291         u32 phys_lcr_base;
 292         u32 lcr_offset;
 293         bool lcr_mem_requested;
 294
 295         u32 misc_ctrl_value;
 296         char flag_buf[MAX_ASYNC_BUFFER_SIZE];
 297         char char_buf[MAX_ASYNC_BUFFER_SIZE];
 298         bool drop_rts_on_tx_done;
 299
 300         bool loopmode_insert_requested;
 301         bool loopmode_send_done_requested;
 302
 303         struct  _input_signal_events    input_signal_events;
 304
 305         /* generic HDLC device parts */
 306         int netcount;
 307         spinlock_t netlock;
 308
 309 #if SYNCLINK_GENERIC_HDLC
 310         struct net_device *netdev;
 311 #endif
 312 };
 313
 314 #define MGSL_MAGIC 0x5401
 315
 316 /*
 317  * The size of the serial xmit buffer is 1 page, or 4096 bytes
 318  */
 319 #ifndef SERIAL_XMIT_SIZE
 320 #define SERIAL_XMIT_SIZE 4096
 321 #endif
 322
 323 /*
 324  * These macros define the offsets used in calculating the
 325  * I/O address of the specified USC registers.
 326  */
 327
 328
 329 #define DCPIN 2         /* Bit 1 of I/O address */
 330 #define SDPIN 4         /* Bit 2 of I/O address */
 331
 332 #define DCAR 0          /* DMA command/address register */
 333 #define CCAR SDPIN              /* channel command/address register */
 334 #define DATAREG DCPIN + SDPIN   /* serial data register */
 335 #define MSBONLY 0x41
 336 #define LSBONLY 0x40
 337
 338 /*
 339  * These macros define the register address (ordinal number)
 340  * used for writing address/value pairs to the USC.
 341  */
 342
 343 #define CMR     0x02    /* Channel mode Register */
 344 #define CCSR    0x04    /* Channel Command/status Register */
 345 #define CCR     0x06    /* Channel Control Register */
 346 #define PSR     0x08    /* Port status Register */
 347 #define PCR     0x0a    /* Port Control Register */
 348 #define TMDR    0x0c    /* Test mode Data Register */
 349 #define TMCR    0x0e    /* Test mode Control Register */
 350 #define CMCR    0x10    /* Clock mode Control Register */
 351 #define HCR     0x12    /* Hardware Configuration Register */
 352 #define IVR     0x14    /* Interrupt Vector Register */
 353 #define IOCR    0x16    /* Input/Output Control Register */
 354 #define ICR     0x18    /* Interrupt Control Register */
 355 #define DCCR    0x1a    /* Daisy Chain Control Register */
 356 #define MISR    0x1c    /* Misc Interrupt status Register */
 357 #define SICR    0x1e    /* status Interrupt Control Register */
 358 #define RDR     0x20    /* Receive Data Register */
 359 #define RMR     0x22    /* Receive mode Register */
 360 #define RCSR    0x24    /* Receive Command/status Register */
 361 #define RICR    0x26    /* Receive Interrupt Control Register */
 362 #define RSR     0x28    /* Receive Sync Register */
 363 #define RCLR    0x2a    /* Receive count Limit Register */
 364 #define RCCR    0x2c    /* Receive Character count Register */
 365 #define TC0R    0x2e    /* Time Constant 0 Register */
 366 #define TDR     0x30    /* Transmit Data Register */
 367 #define TMR     0x32    /* Transmit mode Register */
 368 #define TCSR    0x34    /* Transmit Command/status Register */
 369 #define TICR    0x36    /* Transmit Interrupt Control Register */
 370 #define TSR     0x38    /* Transmit Sync Register */
 371 #define TCLR    0x3a    /* Transmit count Limit Register */
 372 #define TCCR    0x3c    /* Transmit Character count Register */
 373 #define TC1R    0x3e    /* Time Constant 1 Register */
 374
 375
 376 /*
 377  * MACRO DEFINITIONS FOR DMA REGISTERS
 378  */
 379
 380 #define DCR     0x06    /* DMA Control Register (shared) */
 381 #define DACR    0x08    /* DMA Array count Register (shared) */
 382 #define BDCR    0x12    /* Burst/Dwell Control Register (shared) */
 383 #define DIVR    0x14    /* DMA Interrupt Vector Register (shared) */
 384 #define DICR    0x18    /* DMA Interrupt Control Register (shared) */
 385 #define CDIR    0x1a    /* Clear DMA Interrupt Register (shared) */
 386 #define SDIR    0x1c    /* Set DMA Interrupt Register (shared) */
 387
 388 #define TDMR    0x02    /* Transmit DMA mode Register */
 389 #define TDIAR   0x1e    /* Transmit DMA Interrupt Arm Register */
 390 #define TBCR    0x2a    /* Transmit Byte count Register */
 391 #define TARL    0x2c    /* Transmit Address Register (low) */
 392 #define TARU    0x2e    /* Transmit Address Register (high) */
 393 #define NTBCR   0x3a    /* Next Transmit Byte count Register */
 394 #define NTARL   0x3c    /* Next Transmit Address Register (low) */
 395 #define NTARU   0x3e    /* Next Transmit Address Register (high) */
 396
 397 #define RDMR    0x82    /* Receive DMA mode Register (non-shared) */
 398 #define RDIAR   0x9e    /* Receive DMA Interrupt Arm Register */
 399 #define RBCR    0xaa    /* Receive Byte count Register */
 400 #define RARL    0xac    /* Receive Address Register (low) */
 401 #define RARU    0xae    /* Receive Address Register (high) */
 402 #define NRBCR   0xba    /* Next Receive Byte count Register */
 403 #define NRARL   0xbc    /* Next Receive Address Register (low) */
 404 #define NRARU   0xbe    /* Next Receive Address Register (high) */
 405
 406
 407 /*
 408  * MACRO DEFINITIONS FOR MODEM STATUS BITS
 409  */
 410
 411 #define MODEMSTATUS_DTR 0x80
 412 #define MODEMSTATUS_DSR 0x40
 413 #define MODEMSTATUS_RTS 0x20
 414 #define MODEMSTATUS_CTS 0x10
 415 #define MODEMSTATUS_RI  0x04
 416 #define MODEMSTATUS_DCD 0x01
 417
 418
 419 /*
 420  * Channel Command/Address Register (CCAR) Command Codes
 421  */
 422
 423 #define RTCmd_Null                      0x0000
 424 #define RTCmd_ResetHighestIus           0x1000
 425 #define RTCmd_TriggerChannelLoadDma     0x2000
 426 #define RTCmd_TriggerRxDma              0x2800
 427 #define RTCmd_TriggerTxDma              0x3000
 428 #define RTCmd_TriggerRxAndTxDma         0x3800
 429 #define RTCmd_PurgeRxFifo               0x4800
 430 #define RTCmd_PurgeTxFifo               0x5000
 431 #define RTCmd_PurgeRxAndTxFifo          0x5800
 432 #define RTCmd_LoadRcc                   0x6800
 433 #define RTCmd_LoadTcc                   0x7000
 434 #define RTCmd_LoadRccAndTcc             0x7800
 435 #define RTCmd_LoadTC0                   0x8800
 436 #define RTCmd_LoadTC1                   0x9000
 437 #define RTCmd_LoadTC0AndTC1             0x9800
 438 #define RTCmd_SerialDataLSBFirst        0xa000
 439 #define RTCmd_SerialDataMSBFirst        0xa800
 440 #define RTCmd_SelectBigEndian           0xb000
 441 #define RTCmd_SelectLittleEndian        0xb800
 442
 443
 444 /*
 445  * DMA Command/Address Register (DCAR) Command Codes
 446  */
 447
 448 #define DmaCmd_Null                     0x0000
 449 #define DmaCmd_ResetTxChannel           0x1000
 450 #define DmaCmd_ResetRxChannel           0x1200
 451 #define DmaCmd_StartTxChannel           0x2000
 452 #define DmaCmd_StartRxChannel           0x2200
 453 #define DmaCmd_ContinueTxChannel        0x3000
 454 #define DmaCmd_ContinueRxChannel        0x3200
 455 #define DmaCmd_PauseTxChannel           0x4000
 456 #define DmaCmd_PauseRxChannel           0x4200
 457 #define DmaCmd_AbortTxChannel           0x5000
 458 #define DmaCmd_AbortRxChannel           0x5200
 459 #define DmaCmd_InitTxChannel            0x7000
 460 #define DmaCmd_InitRxChannel            0x7200
 461 #define DmaCmd_ResetHighestDmaIus       0x8000
 462 #define DmaCmd_ResetAllChannels         0x9000
 463 #define DmaCmd_StartAllChannels         0xa000
 464 #define DmaCmd_ContinueAllChannels      0xb000
 465 #define DmaCmd_PauseAllChannels         0xc000
 466 #define DmaCmd_AbortAllChannels         0xd000
 467 #define DmaCmd_InitAllChannels          0xf000
 468
 469 #define TCmd_Null                       0x0000
 470 #define TCmd_ClearTxCRC                 0x2000
 471 #define TCmd_SelectTicrTtsaData         0x4000
 472 #define TCmd_SelectTicrTxFifostatus     0x5000
 473 #define TCmd_SelectTicrIntLevel         0x6000
 474 #define TCmd_SelectTicrdma_level                0x7000
 475 #define TCmd_SendFrame                  0x8000
 476 #define TCmd_SendAbort                  0x9000
 477 #define TCmd_EnableDleInsertion         0xc000
 478 #define TCmd_DisableDleInsertion        0xd000
 479 #define TCmd_ClearEofEom                0xe000
 480 #define TCmd_SetEofEom                  0xf000
 481
 482 #define RCmd_Null                       0x0000
 483 #define RCmd_ClearRxCRC                 0x2000
 484 #define RCmd_EnterHuntmode              0x3000
 485 #define RCmd_SelectRicrRtsaData         0x4000
 486 #define RCmd_SelectRicrRxFifostatus     0x5000
 487 #define RCmd_SelectRicrIntLevel         0x6000
 488 #define RCmd_SelectRicrdma_level                0x7000
 489
 490 /*
 491  * Bits for enabling and disabling IRQs in Interrupt Control Register (ICR)
 492  */
 493
 494 #define RECEIVE_STATUS          BIT5
 495 #define RECEIVE_DATA            BIT4
 496 #define TRANSMIT_STATUS         BIT3
 497 #define TRANSMIT_DATA           BIT2
 498 #define IO_PIN                  BIT1
 499 #define MISC                    BIT0
 500
 501
 502 /*
 503  * Receive status Bits in Receive Command/status Register RCSR
 504  */
 505
 506 #define RXSTATUS_SHORT_FRAME            BIT8
 507 #define RXSTATUS_CODE_VIOLATION         BIT8
 508 #define RXSTATUS_EXITED_HUNT            BIT7
 509 #define RXSTATUS_IDLE_RECEIVED          BIT6
 510 #define RXSTATUS_BREAK_RECEIVED         BIT5
 511 #define RXSTATUS_ABORT_RECEIVED         BIT5
 512 #define RXSTATUS_RXBOUND                BIT4
 513 #define RXSTATUS_CRC_ERROR              BIT3
 514 #define RXSTATUS_FRAMING_ERROR          BIT3
 515 #define RXSTATUS_ABORT                  BIT2
 516 #define RXSTATUS_PARITY_ERROR           BIT2
 517 #define RXSTATUS_OVERRUN                BIT1
 518 #define RXSTATUS_DATA_AVAILABLE         BIT0
 519 #define RXSTATUS_ALL                    0x01f6
 520 #define usc_UnlatchRxstatusBits(a,b) usc_OutReg( (a), RCSR, (u16)((b) & RXSTATUS_ALL) )
 521
 522 /*
 523  * Values for setting transmit idle mode in
 524  * Transmit Control/status Register (TCSR)
 525  */
 526 #define IDLEMODE_FLAGS                  0x0000
 527 #define IDLEMODE_ALT_ONE_ZERO           0x0100
 528 #define IDLEMODE_ZERO                   0x0200
 529 #define IDLEMODE_ONE                    0x0300
 530 #define IDLEMODE_ALT_MARK_SPACE         0x0500
 531 #define IDLEMODE_SPACE                  0x0600
 532 #define IDLEMODE_MARK                   0x0700
 533 #define IDLEMODE_MASK                   0x0700
 534
 535 /*
 536  * IUSC revision identifiers
 537  */
 538 #define IUSC_SL1660                     0x4d44
 539 #define IUSC_PRE_SL1660                 0x4553
 540
 541 /*
 542  * Transmit status Bits in Transmit Command/status Register (TCSR)
 543  */
 544
 545 #define TCSR_PRESERVE                   0x0F00
 546
 547 #define TCSR_UNDERWAIT                  BIT11
 548 #define TXSTATUS_PREAMBLE_SENT          BIT7
 549 #define TXSTATUS_IDLE_SENT              BIT6
 550 #define TXSTATUS_ABORT_SENT             BIT5
 551 #define TXSTATUS_EOF_SENT               BIT4
 552 #define TXSTATUS_EOM_SENT               BIT4
 553 #define TXSTATUS_CRC_SENT               BIT3
 554 #define TXSTATUS_ALL_SENT               BIT2
 555 #define TXSTATUS_UNDERRUN               BIT1
 556 #define TXSTATUS_FIFO_EMPTY             BIT0
 557 #define TXSTATUS_ALL                    0x00fa
 558 #define usc_UnlatchTxstatusBits(a,b) usc_OutReg( (a), TCSR, (u16)((a)->tcsr_value + ((b) & 0x00FF)) )
 559
 560
 561 #define MISCSTATUS_RXC_LATCHED          BIT15
 562 #define MISCSTATUS_RXC                  BIT14
 563 #define MISCSTATUS_TXC_LATCHED          BIT13
 564 #define MISCSTATUS_TXC                  BIT12
 565 #define MISCSTATUS_RI_LATCHED           BIT11
 566 #define MISCSTATUS_RI                   BIT10
 567 #define MISCSTATUS_DSR_LATCHED          BIT9
 568 #define MISCSTATUS_DSR                  BIT8
 569 #define MISCSTATUS_DCD_LATCHED          BIT7
 570 #define MISCSTATUS_DCD                  BIT6
 571 #define MISCSTATUS_CTS_LATCHED          BIT5
 572 #define MISCSTATUS_CTS                  BIT4
 573 #define MISCSTATUS_RCC_UNDERRUN         BIT3
 574 #define MISCSTATUS_DPLL_NO_SYNC         BIT2
 575 #define MISCSTATUS_BRG1_ZERO            BIT1
 576 #define MISCSTATUS_BRG0_ZERO            BIT0
 577
 578 #define usc_UnlatchIostatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0xaaa0))
 579 #define usc_UnlatchMiscstatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0x000f))
 580
 581 #define SICR_RXC_ACTIVE                 BIT15
 582 #define SICR_RXC_INACTIVE               BIT14
 583 #define SICR_RXC                        (BIT15+BIT14)
 584 #define SICR_TXC_ACTIVE                 BIT13
 585 #define SICR_TXC_INACTIVE               BIT12
 586 #define SICR_TXC                        (BIT13+BIT12)
 587 #define SICR_RI_ACTIVE                  BIT11
 588 #define SICR_RI_INACTIVE                BIT10
 589 #define SICR_RI                         (BIT11+BIT10)
 590 #define SICR_DSR_ACTIVE                 BIT9
 591 #define SICR_DSR_INACTIVE               BIT8
 592 #define SICR_DSR                        (BIT9+BIT8)
 593 #define SICR_DCD_ACTIVE                 BIT7
 594 #define SICR_DCD_INACTIVE               BIT6
 595 #define SICR_DCD                        (BIT7+BIT6)
 596 #define SICR_CTS_ACTIVE                 BIT5
 597 #define SICR_CTS_INACTIVE               BIT4
 598 #define SICR_CTS                        (BIT5+BIT4)
 599 #define SICR_RCC_UNDERFLOW              BIT3
 600 #define SICR_DPLL_NO_SYNC               BIT2
 601 #define SICR_BRG1_ZERO                  BIT1
 602 #define SICR_BRG0_ZERO                  BIT0
 603
 604 void usc_DisableMasterIrqBit( struct mgsl_struct *info );
 605 void usc_EnableMasterIrqBit( struct mgsl_struct *info );
 606 void usc_EnableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 607 void usc_DisableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 608 void usc_ClearIrqPendingBits( struct mgsl_struct *info, u16 IrqMask );
 609
 610 #define usc_EnableInterrupts( a, b ) \
 611         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0xc0 + (b)) )
 612
 613 #define usc_DisableInterrupts( a, b ) \
 614         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0x80 + (b)) )
 615
 616 #define usc_EnableMasterIrqBit(a) \
 617         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0x0f00) + 0xb000) )
 618
 619 #define usc_DisableMasterIrqBit(a) \
 620         usc_OutReg( (a), ICR, (u16)(usc_InReg((a),ICR) & 0x7f00) )
 621
 622 #define usc_ClearIrqPendingBits( a, b ) usc_OutReg( (a), DCCR, 0x40 + (b) )
 623
 624 /*
 625  * Transmit status Bits in Transmit Control status Register (TCSR)
 626  * and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0)
 627  */
 628
 629 #define TXSTATUS_PREAMBLE_SENT  BIT7
 630 #define TXSTATUS_IDLE_SENT      BIT6
 631 #define TXSTATUS_ABORT_SENT     BIT5
 632 #define TXSTATUS_EOF            BIT4
 633 #define TXSTATUS_CRC_SENT       BIT3
 634 #define TXSTATUS_ALL_SENT       BIT2
 635 #define TXSTATUS_UNDERRUN       BIT1
 636 #define TXSTATUS_FIFO_EMPTY     BIT0
 637
 638 #define DICR_MASTER             BIT15
 639 #define DICR_TRANSMIT           BIT0
 640 #define DICR_RECEIVE            BIT1
 641
 642 #define usc_EnableDmaInterrupts(a,b) \
 643         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) | (b)) )
 644
 645 #define usc_DisableDmaInterrupts(a,b) \
 646         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) & ~(b)) )
 647
 648 #define usc_EnableStatusIrqs(a,b) \
 649         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) | (b)) )
 650
 651 #define usc_DisablestatusIrqs(a,b) \
 652         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) & ~(b)) )
 653
 654 /* Transmit status Bits in Transmit Control status Register (TCSR) */
 655 /* and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0) */
 656
 657
 658 #define DISABLE_UNCONDITIONAL    0
 659 #define DISABLE_END_OF_FRAME     1
 660 #define ENABLE_UNCONDITIONAL     2
 661 #define ENABLE_AUTO_CTS          3
 662 #define ENABLE_AUTO_DCD          3
 663 #define usc_EnableTransmitter(a,b) \
 664         usc_OutReg( (a), TMR, (u16)((usc_InReg((a),TMR) & 0xfffc) | (b)) )
 665 #define usc_EnableReceiver(a,b) \
 666         usc_OutReg( (a), RMR, (u16)((usc_InReg((a),RMR) & 0xfffc) | (b)) )
 667
 668 static u16  usc_InDmaReg( struct mgsl_struct *info, u16 Port );
 669 static void usc_OutDmaReg( struct mgsl_struct *info, u16 Port, u16 Value );
 670 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd );
 671
 672 static u16  usc_InReg( struct mgsl_struct *info, u16 Port );
 673 static void usc_OutReg( struct mgsl_struct *info, u16 Port, u16 Value );
 674 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd );
 675 void usc_RCmd( struct mgsl_struct *info, u16 Cmd );
 676 void usc_TCmd( struct mgsl_struct *info, u16 Cmd );
 677
 678 #define usc_TCmd(a,b) usc_OutReg((a), TCSR, (u16)((a)->tcsr_value + (b)))
 679 #define usc_RCmd(a,b) usc_OutReg((a), RCSR, (b))
 680
 681 #define usc_SetTransmitSyncChars(a,s0,s1) usc_OutReg((a), TSR, (u16)(((u16)s0<<8)|(u16)s1))
 682
 683 static void usc_process_rxoverrun_sync( struct mgsl_struct *info );
 684 static void usc_start_receiver( struct mgsl_struct *info );
 685 static void usc_stop_receiver( struct mgsl_struct *info );
 686
 687 static void usc_start_transmitter( struct mgsl_struct *info );
 688 static void usc_stop_transmitter( struct mgsl_struct *info );
 689 static void usc_set_txidle( struct mgsl_struct *info );
 690 static void usc_load_txfifo( struct mgsl_struct *info );
 691
 692 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 DataRate );
 693 static void usc_enable_loopback( struct mgsl_struct *info, int enable );
 694
 695 static void usc_get_serial_signals( struct mgsl_struct *info );
 696 static void usc_set_serial_signals( struct mgsl_struct *info );
 697
 698 static void usc_reset( struct mgsl_struct *info );
 699
 700 static void usc_set_sync_mode( struct mgsl_struct *info );
 701 static void usc_set_sdlc_mode( struct mgsl_struct *info );
 702 static void usc_set_async_mode( struct mgsl_struct *info );
 703 static void usc_enable_async_clock( struct mgsl_struct *info, u32 DataRate );
 704
 705 static void usc_loopback_frame( struct mgsl_struct *info );
 706
 707 static void mgsl_tx_timeout(unsigned long context);
 708
 709
 710 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info );
 711 static void usc_loopmode_insert_request( struct mgsl_struct * info );
 712 static int usc_loopmode_active( struct mgsl_struct * info);
 713 static void usc_loopmode_send_done( struct mgsl_struct * info );
 714
 715 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg);
 716
 717 #if SYNCLINK_GENERIC_HDLC
 718 #define dev_to_port(D) (dev_to_hdlc(D)->priv)
 719 static void hdlcdev_tx_done(struct mgsl_struct *info);
 720 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size);
 721 static int  hdlcdev_init(struct mgsl_struct *info);
 722 static void hdlcdev_exit(struct mgsl_struct *info);
 723 #endif
 724
 725 /*
 726  * Defines a BUS descriptor value for the PCI adapter
 727  * local bus address ranges.
 728  */
 729
 730 #define BUS_DESCRIPTOR( WrHold, WrDly, RdDly, Nwdd, Nwad, Nxda, Nrdd, Nrad ) \
 731 (0x00400020 + \
 732 ((WrHold) << 30) + \
 733 ((WrDly)  << 28) + \
 734 ((RdDly)  << 26) + \
 735 ((Nwdd)   << 20) + \
 736 ((Nwad)   << 15) + \
 737 ((Nxda)   << 13) + \
 738 ((Nrdd)   << 11) + \
 739 ((Nrad)   <<  6) )
 740
 741 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit);
 742
 743 /*
 744  * Adapter diagnostic routines
 745  */
 746 static bool mgsl_register_test( struct mgsl_struct *info );
 747 static bool mgsl_irq_test( struct mgsl_struct *info );
 748 static bool mgsl_dma_test( struct mgsl_struct *info );
 749 static bool mgsl_memory_test( struct mgsl_struct *info );
 750 static int mgsl_adapter_test( struct mgsl_struct *info );
 751
 752 /*
 753  * device and resource management routines
 754  */
 755 static int mgsl_claim_resources(struct mgsl_struct *info);
 756 static void mgsl_release_resources(struct mgsl_struct *info);
 757 static void mgsl_add_device(struct mgsl_struct *info);
 758 static struct mgsl_struct* mgsl_allocate_device(void);
 759
 760 /*
 761  * DMA buffer manupulation functions.
 762  */
 763 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex );
 764 static bool mgsl_get_rx_frame( struct mgsl_struct *info );
 765 static bool mgsl_get_raw_rx_frame( struct mgsl_struct *info );
 766 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info );
 767 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info );
 768 static int num_free_tx_dma_buffers(struct mgsl_struct *info);
 769 static void mgsl_load_tx_dma_buffer( struct mgsl_struct *info, const char *Buffer, unsigned int BufferSize);
 770 static void mgsl_load_pci_memory(char* TargetPtr, const char* SourcePtr, unsigned short count);
 771
 772 /*
 773  * DMA and Shared Memory buffer allocation and formatting
 774  */
 775 static int  mgsl_allocate_dma_buffers(struct mgsl_struct *info);
 776 static void mgsl_free_dma_buffers(struct mgsl_struct *info);
 777 static int  mgsl_alloc_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 778 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 779 static int  mgsl_alloc_buffer_list_memory(struct mgsl_struct *info);
 780 static void mgsl_free_buffer_list_memory(struct mgsl_struct *info);
 781 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 782 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 783 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info);
 784 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info);
 785 static bool load_next_tx_holding_buffer(struct mgsl_struct *info);
 786 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize);
 787
 788 /*
 789  * Bottom half interrupt handlers
 790  */
 791 static void mgsl_bh_handler(struct work_struct *work);
 792 static void mgsl_bh_receive(struct mgsl_struct *info);
 793 static void mgsl_bh_transmit(struct mgsl_struct *info);
 794 static void mgsl_bh_status(struct mgsl_struct *info);
 795
 796 /*
 797  * Interrupt handler routines and dispatch table.
 798  */
 799 static void mgsl_isr_null( struct mgsl_struct *info );
 800 static void mgsl_isr_transmit_data( struct mgsl_struct *info );
 801 static void mgsl_isr_receive_data( struct mgsl_struct *info );
 802 static void mgsl_isr_receive_status( struct mgsl_struct *info );
 803 static void mgsl_isr_transmit_status( struct mgsl_struct *info );
 804 static void mgsl_isr_io_pin( struct mgsl_struct *info );
 805 static void mgsl_isr_misc( struct mgsl_struct *info );
 806 static void mgsl_isr_receive_dma( struct mgsl_struct *info );
 807 static void mgsl_isr_transmit_dma( struct mgsl_struct *info );
 808
 809 typedef void (*isr_dispatch_func)(struct mgsl_struct *);
 810
 811 static isr_dispatch_func UscIsrTable[7] =
 812 {
 813         mgsl_isr_null,
 814         mgsl_isr_misc,
 815         mgsl_isr_io_pin,
 816         mgsl_isr_transmit_data,
 817         mgsl_isr_transmit_status,
 818         mgsl_isr_receive_data,
 819         mgsl_isr_receive_status
 820 };
 821
 822 /*
 823  * ioctl call handlers
 824  */
 825 static int tiocmget(struct tty_struct *tty, struct file *file);
 826 static int tiocmset(struct tty_struct *tty, struct file *file,
 827                     unsigned int set, unsigned int clear);
 828 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount
 829         __user *user_icount);
 830 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS  __user *user_params);
 831 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS  __user *new_params);
 832 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode);
 833 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode);
 834 static int mgsl_txenable(struct mgsl_struct * info, int enable);
 835 static int mgsl_txabort(struct mgsl_struct * info);
 836 static int mgsl_rxenable(struct mgsl_struct * info, int enable);
 837 static int mgsl_wait_event(struct mgsl_struct * info, int __user *mask);
 838 static int mgsl_loopmode_send_done( struct mgsl_struct * info );
 839
 840 /* set non-zero on successful registration with PCI subsystem */
 841 static bool pci_registered;
 842
 843 /*
 844  * Global linked list of SyncLink devices
 845  */
 846 static struct mgsl_struct *mgsl_device_list;
 847 static int mgsl_device_count;
 848
 849 /*
 850  * Set this param to non-zero to load eax with the
 851  * .text section address and breakpoint on module load.
 852  * This is useful for use with gdb and add-symbol-file command.
 853  */
 854 static int break_on_load;
 855
 856 /*
 857  * Driver major number, defaults to zero to get auto
 858  * assigned major number. May be forced as module parameter.
 859  */
 860 static int ttymajor;
 861
 862 /*
 863  * Array of user specified options for ISA adapters.
 864  */
 865 static int io[MAX_ISA_DEVICES];
 866 static int irq[MAX_ISA_DEVICES];
 867 static int dma[MAX_ISA_DEVICES];
 868 static int debug_level;
 869 static int maxframe[MAX_TOTAL_DEVICES];
 870 static int txdmabufs[MAX_TOTAL_DEVICES];
 871 static int txholdbufs[MAX_TOTAL_DEVICES];
 872
 873 module_param(break_on_load, bool, 0);
 874 module_param(ttymajor, int, 0);
 875 module_param_array(io, int, NULL, 0);
 876 module_param_array(irq, int, NULL, 0);
 877 module_param_array(dma, int, NULL, 0);
 878 module_param(debug_level, int, 0);
 879 module_param_array(maxframe, int, NULL, 0);
 880 module_param_array(txdmabufs, int, NULL, 0);
 881 module_param_array(txholdbufs, int, NULL, 0);
 882
 883 static char *driver_name = "SyncLink serial driver";
 884 static char *driver_version = "$Revision: 4.38 $";
 885
 886 static int synclink_init_one (struct pci_dev *dev,
 887                                      const struct pci_device_id *ent);
 888 static void synclink_remove_one (struct pci_dev *dev);
 889
 890 static struct pci_device_id synclink_pci_tbl[] = {
 891         { PCI_VENDOR_ID_MICROGATE, PCI_DEVICE_ID_MICROGATE_USC, PCI_ANY_ID, PCI_ANY_ID, },
 892         { PCI_VENDOR_ID_MICROGATE, 0x0210, PCI_ANY_ID, PCI_ANY_ID, },
 893         { 0, }, /* terminate list */
 894 };
 895 MODULE_DEVICE_TABLE(pci, synclink_pci_tbl);
 896
 897 MODULE_LICENSE("GPL");
 898
 899 static struct pci_driver synclink_pci_driver = {
 900         .name           = "synclink",
 901         .id_table       = synclink_pci_tbl,
 902         .probe          = synclink_init_one,
 903         .remove         = __devexit_p(synclink_remove_one),
 904 };
 905
 906 static struct tty_driver *serial_driver;
 907
 908 /* number of characters left in xmit buffer before we ask for more */
 909 #define WAKEUP_CHARS 256
 910
 911
 912 static void mgsl_change_params(struct mgsl_struct *info);
 913 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout);
 914
 915 /*
 916  * 1st function defined in .text section. Calling this function in
 917  * init_module() followed by a breakpoint allows a remote debugger
 918  * (gdb) to get the .text address for the add-symbol-file command.
 919  * This allows remote debugging of dynamically loadable modules.
 920  */
 921 static void* mgsl_get_text_ptr(void)
 922 {
 923         return mgsl_get_text_ptr;
 924 }
 925
 926 static inline int mgsl_paranoia_check(struct mgsl_struct *info,
 927                                         char *name, const char *routine)
 928 {
 929 #ifdef MGSL_PARANOIA_CHECK
 930         static const char *badmagic =
 931                 "Warning: bad magic number for mgsl struct (%s) in %s\n";
 932         static const char *badinfo =
 933                 "Warning: null mgsl_struct for (%s) in %s\n";
 934
 935         if (!info) {
 936                 printk(badinfo, name, routine);
 937                 return 1;
 938         }
 939         if (info->magic != MGSL_MAGIC) {
 940                 printk(badmagic, name, routine);
 941                 return 1;
 942         }
 943 #else
 944         if (!info)
 945                 return 1;
 946 #endif
 947         return 0;
 948 }
 949
 950 /**
 951  * line discipline callback wrappers
 952  *
 953  * The wrappers maintain line discipline references
 954  * while calling into the line discipline.
 955  *
 956  * ldisc_receive_buf  - pass receive data to line discipline
 957  */
 958
 959 static void ldisc_receive_buf(struct tty_struct *tty,
 960                               const __u8 *data, char *flags, int count)
 961 {
 962         struct tty_ldisc *ld;
 963         if (!tty)
 964                 return;
 965         ld = tty_ldisc_ref(tty);
 966         if (ld) {
 967                 if (ld->ops->receive_buf)
 968                         ld->ops->receive_buf(tty, data, flags, count);
 969                 tty_ldisc_deref(ld);
 970         }
 971 }
 972
 973 /* mgsl_stop()          throttle (stop) transmitter
 974  *
 975  * Arguments:           tty     pointer to tty info structure
 976  * Return Value:        None
 977  */
 978 static void mgsl_stop(struct tty_struct *tty)
 979 {
 980         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
 981         unsigned long flags;
 982
 983         if (mgsl_paranoia_check(info, tty->name, "mgsl_stop"))
 984                 return;
 985
 986         if ( debug_level >= DEBUG_LEVEL_INFO )
 987                 printk("mgsl_stop(%s)\n",info->device_name);
 988
 989         spin_lock_irqsave(&info->irq_spinlock,flags);
 990         if (info->tx_enabled)
 991                 usc_stop_transmitter(info);
 992         spin_unlock_irqrestore(&info->irq_spinlock,flags);
 993
 994 }       /* end of mgsl_stop() */
 995
 996 /* mgsl_start()         release (start) transmitter
 997  *
 998  * Arguments:           tty     pointer to tty info structure
 999  * Return Value:        None
1000  */
1001 static void mgsl_start(struct tty_struct *tty)
1002 {
1003         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
1004         unsigned long flags;
1005
1006         if (mgsl_paranoia_check(info, tty->name, "mgsl_start"))
1007                 return;
1008
1009         if ( debug_level >= DEBUG_LEVEL_INFO )
1010                 printk("mgsl_start(%s)\n",info->device_name);
1011
1012         spin_lock_irqsave(&info->irq_spinlock,flags);
1013         if (!info->tx_enabled)
1014                 usc_start_transmitter(info);
1015         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1016
1017 }       /* end of mgsl_start() */
1018
1019 /*
1020  * Bottom half work queue access functions
1021  */
1022
1023 /* mgsl_bh_action()     Return next bottom half action to perform.
1024  * Return Value:        BH action code or 0 if nothing to do.
1025  */
1026 static int mgsl_bh_action(struct mgsl_struct *info)
1027 {
1028         unsigned long flags;
1029         int rc = 0;
1030
1031         spin_lock_irqsave(&info->irq_spinlock,flags);
1032
1033         if (info->pending_bh & BH_RECEIVE) {
1034                 info->pending_bh &= ~BH_RECEIVE;
1035                 rc = BH_RECEIVE;
1036         } else if (info->pending_bh & BH_TRANSMIT) {
1037                 info->pending_bh &= ~BH_TRANSMIT;
1038                 rc = BH_TRANSMIT;
1039         } else if (info->pending_bh & BH_STATUS) {
1040                 info->pending_bh &= ~BH_STATUS;
1041                 rc = BH_STATUS;
1042         }
1043
1044         if (!rc) {
1045                 /* Mark BH routine as complete */
1046                 info->bh_running = false;
1047                 info->bh_requested = false;
1048         }
1049
1050         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1051
1052         return rc;
1053 }
1054
1055 /*
1056  *      Perform bottom half processing of work items queued by ISR.
1057  */
1058 static void mgsl_bh_handler(struct work_struct *work)
1059 {
1060         struct mgsl_struct *info =
1061                 container_of(work, struct mgsl_struct, task);
1062         int action;
1063
1064         if (!info)
1065                 return;
1066
1067         if ( debug_level >= DEBUG_LEVEL_BH )
1068                 printk( "%s(%d):mgsl_bh_handler(%s) entry\n",
1069                         __FILE__,__LINE__,info->device_name);
1070
1071         info->bh_running = true;
1072
1073         while((action = mgsl_bh_action(info)) != 0) {
1074
1075                 /* Process work item */
1076                 if ( debug_level >= DEBUG_LEVEL_BH )
1077                         printk( "%s(%d):mgsl_bh_handler() work item action=%d\n",
1078                                 __FILE__,__LINE__,action);
1079
1080                 switch (action) {
1081
1082                 case BH_RECEIVE:
1083                         mgsl_bh_receive(info);
1084                         break;
1085                 case BH_TRANSMIT:
1086                         mgsl_bh_transmit(info);
1087                         break;
1088                 case BH_STATUS:
1089                         mgsl_bh_status(info);
1090                         break;
1091                 default:
1092                         /* unknown work item ID */
1093                         printk("Unknown work item ID=%08X!\n", action);
1094                         break;
1095                 }
1096         }
1097
1098         if ( debug_level >= DEBUG_LEVEL_BH )
1099                 printk( "%s(%d):mgsl_bh_handler(%s) exit\n",
1100                         __FILE__,__LINE__,info->device_name);
1101 }
1102
1103 static void mgsl_bh_receive(struct mgsl_struct *info)
1104 {
1105         bool (*get_rx_frame)(struct mgsl_struct *info) =
1106                 (info->params.mode == MGSL_MODE_HDLC ? mgsl_get_rx_frame : mgsl_get_raw_rx_frame);
1107
1108         if ( debug_level >= DEBUG_LEVEL_BH )
1109                 printk( "%s(%d):mgsl_bh_receive(%s)\n",
1110                         __FILE__,__LINE__,info->device_name);
1111
1112         do
1113         {
1114                 if (info->rx_rcc_underrun) {
1115                         unsigned long flags;
1116                         spin_lock_irqsave(&info->irq_spinlock,flags);
1117                         usc_start_receiver(info);
1118                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1119                         return;
1120                 }
1121         } while(get_rx_frame(info));
1122 }
1123
1124 static void mgsl_bh_transmit(struct mgsl_struct *info)
1125 {
1126         struct tty_struct *tty = info->port.tty;
1127         unsigned long flags;
1128
1129         if ( debug_level >= DEBUG_LEVEL_BH )
1130                 printk( "%s(%d):mgsl_bh_transmit() entry on %s\n",
1131                         __FILE__,__LINE__,info->device_name);
1132
1133         if (tty)
1134                 tty_wakeup(tty);
1135
1136         /* if transmitter idle and loopmode_send_done_requested
1137          * then start echoing RxD to TxD
1138          */
1139         spin_lock_irqsave(&info->irq_spinlock,flags);
1140         if ( !info->tx_active && info->loopmode_send_done_requested )
1141                 usc_loopmode_send_done( info );
1142         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1143 }
1144
1145 static void mgsl_bh_status(struct mgsl_struct *info)
1146 {
1147         if ( debug_level >= DEBUG_LEVEL_BH )
1148                 printk( "%s(%d):mgsl_bh_status() entry on %s\n",
1149                         __FILE__,__LINE__,info->device_name);
1150
1151         info->ri_chkcount = 0;
1152         info->dsr_chkcount = 0;
1153         info->dcd_chkcount = 0;
1154         info->cts_chkcount = 0;
1155 }
1156
1157 /* mgsl_isr_receive_status()
1158  *
1159  *      Service a receive status interrupt. The type of status
1160  *      interrupt is indicated by the state of the RCSR.
1161  *      This is only used for HDLC mode.
1162  *
1163  * Arguments:           info    pointer to device instance data
1164  * Return Value:        None
1165  */
1166 static void mgsl_isr_receive_status( struct mgsl_struct *info )
1167 {
1168         u16 status = usc_InReg( info, RCSR );
1169
1170         if ( debug_level >= DEBUG_LEVEL_ISR )
1171                 printk("%s(%d):mgsl_isr_receive_status status=%04X\n",
1172                         __FILE__,__LINE__,status);
1173
1174         if ( (status & RXSTATUS_ABORT_RECEIVED) &&
1175                 info->loopmode_insert_requested &&
1176                 usc_loopmode_active(info) )
1177         {
1178                 ++info->icount.rxabort;
1179                 info->loopmode_insert_requested = false;
1180
1181                 /* clear CMR:13 to start echoing RxD to TxD */
1182                 info->cmr_value &= ~BIT13;
1183                 usc_OutReg(info, CMR, info->cmr_value);
1184
1185                 /* disable received abort irq (no longer required) */
1186                 usc_OutReg(info, RICR,
1187                         (usc_InReg(info, RICR) & ~RXSTATUS_ABORT_RECEIVED));
1188         }
1189
1190         if (status & (RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED)) {
1191                 if (status & RXSTATUS_EXITED_HUNT)
1192                         info->icount.exithunt++;
1193                 if (status & RXSTATUS_IDLE_RECEIVED)
1194                         info->icount.rxidle++;
1195                 wake_up_interruptible(&info->event_wait_q);
1196         }
1197
1198         if (status & RXSTATUS_OVERRUN){
1199                 info->icount.rxover++;
1200                 usc_process_rxoverrun_sync( info );
1201         }
1202
1203         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
1204         usc_UnlatchRxstatusBits( info, status );
1205
1206 }       /* end of mgsl_isr_receive_status() */
1207
1208 /* mgsl_isr_transmit_status()
1209  *
1210  *      Service a transmit status interrupt
1211  *      HDLC mode :end of transmit frame
1212  *      Async mode:all data is sent
1213  *      transmit status is indicated by bits in the TCSR.
1214  *
1215  * Arguments:           info           pointer to device instance data
1216  * Return Value:        None
1217  */
1218 static void mgsl_isr_transmit_status( struct mgsl_struct *info )
1219 {
1220         u16 status = usc_InReg( info, TCSR );
1221
1222         if ( debug_level >= DEBUG_LEVEL_ISR )
1223                 printk("%s(%d):mgsl_isr_transmit_status status=%04X\n",
1224                         __FILE__,__LINE__,status);
1225
1226         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
1227         usc_UnlatchTxstatusBits( info, status );
1228
1229         if ( status & (TXSTATUS_UNDERRUN | TXSTATUS_ABORT_SENT) )
1230         {
1231                 /* finished sending HDLC abort. This may leave  */
1232                 /* the TxFifo with data from the aborted frame  */
1233                 /* so purge the TxFifo. Also shutdown the DMA   */
1234                 /* channel in case there is data remaining in   */
1235                 /* the DMA buffer                               */
1236                 usc_DmaCmd( info, DmaCmd_ResetTxChannel );
1237                 usc_RTCmd( info, RTCmd_PurgeTxFifo );
1238         }
1239
1240         if ( status & TXSTATUS_EOF_SENT )
1241                 info->icount.txok++;
1242         else if ( status & TXSTATUS_UNDERRUN )
1243                 info->icount.txunder++;
1244         else if ( status & TXSTATUS_ABORT_SENT )
1245                 info->icount.txabort++;
1246         else
1247                 info->icount.txunder++;
1248
1249         info->tx_active = false;
1250         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1251         del_timer(&info->tx_timer);
1252
1253         if ( info->drop_rts_on_tx_done ) {
1254                 usc_get_serial_signals( info );
1255                 if ( info->serial_signals & SerialSignal_RTS ) {
1256                         info->serial_signals &= ~SerialSignal_RTS;
1257                         usc_set_serial_signals( info );
1258                 }
1259                 info->drop_rts_on_tx_done = false;
1260         }
1261
1262 #if SYNCLINK_GENERIC_HDLC
1263         if (info->netcount)
1264                 hdlcdev_tx_done(info);
1265         else
1266 #endif
1267         {
1268                 if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1269                         usc_stop_transmitter(info);
1270                         return;
1271                 }
1272                 info->pending_bh |= BH_TRANSMIT;
1273         }
1274
1275 }       /* end of mgsl_isr_transmit_status() */
1276
1277 /* mgsl_isr_io_pin()
1278  *
1279  *      Service an Input/Output pin interrupt. The type of
1280  *      interrupt is indicated by bits in the MISR
1281  *
1282  * Arguments:           info           pointer to device instance data
1283  * Return Value:        None
1284  */
1285 static void mgsl_isr_io_pin( struct mgsl_struct *info )
1286 {
1287         struct  mgsl_icount *icount;
1288         u16 status = usc_InReg( info, MISR );
1289
1290         if ( debug_level >= DEBUG_LEVEL_ISR )
1291                 printk("%s(%d):mgsl_isr_io_pin status=%04X\n",
1292                         __FILE__,__LINE__,status);
1293
1294         usc_ClearIrqPendingBits( info, IO_PIN );
1295         usc_UnlatchIostatusBits( info, status );
1296
1297         if (status & (MISCSTATUS_CTS_LATCHED | MISCSTATUS_DCD_LATCHED |
1298                       MISCSTATUS_DSR_LATCHED | MISCSTATUS_RI_LATCHED) ) {
1299                 icount = &info->icount;
1300                 /* update input line counters */
1301                 if (status & MISCSTATUS_RI_LATCHED) {
1302                         if ((info->ri_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1303                                 usc_DisablestatusIrqs(info,SICR_RI);
1304                         icount->rng++;
1305                         if ( status & MISCSTATUS_RI )
1306                                 info->input_signal_events.ri_up++;
1307                         else
1308                                 info->input_signal_events.ri_down++;
1309                 }
1310                 if (status & MISCSTATUS_DSR_LATCHED) {
1311                         if ((info->dsr_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1312                                 usc_DisablestatusIrqs(info,SICR_DSR);
1313                         icount->dsr++;
1314                         if ( status & MISCSTATUS_DSR )
1315                                 info->input_signal_events.dsr_up++;
1316                         else
1317                                 info->input_signal_events.dsr_down++;
1318                 }
1319                 if (status & MISCSTATUS_DCD_LATCHED) {
1320                         if ((info->dcd_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1321                                 usc_DisablestatusIrqs(info,SICR_DCD);
1322                         icount->dcd++;
1323                         if (status & MISCSTATUS_DCD) {
1324                                 info->input_signal_events.dcd_up++;
1325                         } else
1326                                 info->input_signal_events.dcd_down++;
1327 #if SYNCLINK_GENERIC_HDLC
1328                         if (info->netcount) {
1329                                 if (status & MISCSTATUS_DCD)
1330                                         netif_carrier_on(info->netdev);
1331                                 else
1332                                         netif_carrier_off(info->netdev);
1333                         }
1334 #endif
1335                 }
1336                 if (status & MISCSTATUS_CTS_LATCHED)
1337                 {
1338                         if ((info->cts_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1339                                 usc_DisablestatusIrqs(info,SICR_CTS);
1340                         icount->cts++;
1341                         if ( status & MISCSTATUS_CTS )
1342                                 info->input_signal_events.cts_up++;
1343                         else
1344                                 info->input_signal_events.cts_down++;
1345                 }
1346                 wake_up_interruptible(&info->status_event_wait_q);
1347                 wake_up_interruptible(&info->event_wait_q);
1348
1349                 if ( (info->port.flags & ASYNC_CHECK_CD) &&
1350                      (status & MISCSTATUS_DCD_LATCHED) ) {
1351                         if ( debug_level >= DEBUG_LEVEL_ISR )
1352                                 printk("%s CD now %s...", info->device_name,
1353                                        (status & MISCSTATUS_DCD) ? "on" : "off");
1354                         if (status & MISCSTATUS_DCD)
1355                                 wake_up_interruptible(&info->port.open_wait);
1356                         else {
1357                                 if ( debug_level >= DEBUG_LEVEL_ISR )
1358                                         printk("doing serial hangup...");
1359                                 if (info->port.tty)
1360                                         tty_hangup(info->port.tty);
1361                         }
1362                 }
1363
1364                 if ( (info->port.flags & ASYNC_CTS_FLOW) &&
1365                      (status & MISCSTATUS_CTS_LATCHED) ) {
1366                         if (info->port.tty->hw_stopped) {
1367                                 if (status & MISCSTATUS_CTS) {
1368                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1369                                                 printk("CTS tx start...");
1370                                         if (info->port.tty)
1371                                                 info->port.tty->hw_stopped = 0;
1372                                         usc_start_transmitter(info);
1373                                         info->pending_bh |= BH_TRANSMIT;
1374                                         return;
1375                                 }
1376                         } else {
1377                                 if (!(status & MISCSTATUS_CTS)) {
1378                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1379                                                 printk("CTS tx stop...");
1380                                         if (info->port.tty)
1381                                                 info->port.tty->hw_stopped = 1;
1382                                         usc_stop_transmitter(info);
1383                                 }
1384                         }
1385                 }
1386         }
1387
1388         info->pending_bh |= BH_STATUS;
1389
1390         /* for diagnostics set IRQ flag */
1391         if ( status & MISCSTATUS_TXC_LATCHED ){
1392                 usc_OutReg( info, SICR,
1393                         (unsigned short)(usc_InReg(info,SICR) & ~(SICR_TXC_ACTIVE+SICR_TXC_INACTIVE)) );
1394                 usc_UnlatchIostatusBits( info, MISCSTATUS_TXC_LATCHED );
1395                 info->irq_occurred = true;
1396         }
1397
1398 }       /* end of mgsl_isr_io_pin() */
1399
1400 /* mgsl_isr_transmit_data()
1401  *
1402  *      Service a transmit data interrupt (async mode only).
1403  *
1404  * Arguments:           info    pointer to device instance data
1405  * Return Value:        None
1406  */
1407 static void mgsl_isr_transmit_data( struct mgsl_struct *info )
1408 {
1409         if ( debug_level >= DEBUG_LEVEL_ISR )
1410                 printk("%s(%d):mgsl_isr_transmit_data xmit_cnt=%d\n",
1411                         __FILE__,__LINE__,info->xmit_cnt);
1412
1413         usc_ClearIrqPendingBits( info, TRANSMIT_DATA );
1414
1415         if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1416                 usc_stop_transmitter(info);
1417                 return;
1418         }
1419
1420         if ( info->xmit_cnt )
1421                 usc_load_txfifo( info );
1422         else
1423                 info->tx_active = false;
1424
1425         if (info->xmit_cnt < WAKEUP_CHARS)
1426                 info->pending_bh |= BH_TRANSMIT;
1427
1428 }       /* end of mgsl_isr_transmit_data() */
1429
1430 /* mgsl_isr_receive_data()
1431  *
1432  *      Service a receive data interrupt. This occurs
1433  *      when operating in asynchronous interrupt transfer mode.
1434  *      The receive data FIFO is flushed to the receive data buffers.
1435  *
1436  * Arguments:           info            pointer to device instance data
1437  * Return Value:        None
1438  */
1439 static void mgsl_isr_receive_data( struct mgsl_struct *info )
1440 {
1441         int Fifocount;
1442         u16 status;
1443         int work = 0;
1444         unsigned char DataByte;
1445         struct tty_struct *tty = info->port.tty;
1446         struct  mgsl_icount *icount = &info->icount;
1447
1448         if ( debug_level >= DEBUG_LEVEL_ISR )
1449                 printk("%s(%d):mgsl_isr_receive_data\n",
1450                         __FILE__,__LINE__);
1451
1452         usc_ClearIrqPendingBits( info, RECEIVE_DATA );
1453
1454         /* select FIFO status for RICR readback */
1455         usc_RCmd( info, RCmd_SelectRicrRxFifostatus );
1456
1457         /* clear the Wordstatus bit so that status readback */
1458         /* only reflects the status of this byte */
1459         usc_OutReg( info, RICR+LSBONLY, (u16)(usc_InReg(info, RICR+LSBONLY) & ~BIT3 ));
1460
1461         /* flush the receive FIFO */
1462
1463         while( (Fifocount = (usc_InReg(info,RICR) >> 8)) ) {
1464                 int flag;
1465
1466                 /* read one byte from RxFIFO */
1467                 outw( (inw(info->io_base + CCAR) & 0x0780) | (RDR+LSBONLY),
1468                       info->io_base + CCAR );
1469                 DataByte = inb( info->io_base + CCAR );
1470
1471                 /* get the status of the received byte */
1472                 status = usc_InReg(info, RCSR);
1473                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1474                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) )
1475                         usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
1476
1477                 icount->rx++;
1478
1479                 flag = 0;
1480                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1481                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) ) {
1482                         printk("rxerr=%04X\n",status);
1483                         /* update error statistics */
1484                         if ( status & RXSTATUS_BREAK_RECEIVED ) {
1485                                 status &= ~(RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR);
1486                                 icount->brk++;
1487                         } else if (status & RXSTATUS_PARITY_ERROR)
1488                                 icount->parity++;
1489                         else if (status & RXSTATUS_FRAMING_ERROR)
1490                                 icount->frame++;
1491                         else if (status & RXSTATUS_OVERRUN) {
1492                                 /* must issue purge fifo cmd before */
1493                                 /* 16C32 accepts more receive chars */
1494                                 usc_RTCmd(info,RTCmd_PurgeRxFifo);
1495                                 icount->overrun++;
1496                         }
1497
1498                         /* discard char if tty control flags say so */
1499                         if (status & info->ignore_status_mask)
1500                                 continue;
1501
1502                         status &= info->read_status_mask;
1503
1504                         if (status & RXSTATUS_BREAK_RECEIVED) {
1505                                 flag = TTY_BREAK;
1506                                 if (info->port.flags & ASYNC_SAK)
1507                                         do_SAK(tty);
1508                         } else if (status & RXSTATUS_PARITY_ERROR)
1509                                 flag = TTY_PARITY;
1510                         else if (status & RXSTATUS_FRAMING_ERROR)
1511                                 flag = TTY_FRAME;
1512                 }       /* end of if (error) */
1513                 tty_insert_flip_char(tty, DataByte, flag);
1514                 if (status & RXSTATUS_OVERRUN) {
1515                         /* Overrun is special, since it's
1516                          * reported immediately, and doesn't
1517                          * affect the current character
1518                          */
1519                         work += tty_insert_flip_char(tty, 0, TTY_OVERRUN);
1520                 }
1521         }
1522
1523         if ( debug_level >= DEBUG_LEVEL_ISR ) {
1524                 printk("%s(%d):rx=%d brk=%d parity=%d frame=%d overrun=%d\n",
1525                         __FILE__,__LINE__,icount->rx,icount->brk,
1526                         icount->parity,icount->frame,icount->overrun);
1527         }
1528
1529         if(work)
1530                 tty_flip_buffer_push(tty);
1531 }
1532
1533 /* mgsl_isr_misc()
1534  *
1535  *      Service a miscellaneous interrupt source.
1536  *
1537  * Arguments:           info            pointer to device extension (instance data)
1538  * Return Value:        None
1539  */
1540 static void mgsl_isr_misc( struct mgsl_struct *info )
1541 {
1542         u16 status = usc_InReg( info, MISR );
1543
1544         if ( debug_level >= DEBUG_LEVEL_ISR )
1545                 printk("%s(%d):mgsl_isr_misc status=%04X\n",
1546                         __FILE__,__LINE__,status);
1547
1548         if ((status & MISCSTATUS_RCC_UNDERRUN) &&
1549             (info->params.mode == MGSL_MODE_HDLC)) {
1550
1551                 /* turn off receiver and rx DMA */
1552                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
1553                 usc_DmaCmd(info, DmaCmd_ResetRxChannel);
1554                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
1555                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
1556                 usc_DisableInterrupts(info, RECEIVE_DATA + RECEIVE_STATUS);
1557
1558                 /* schedule BH handler to restart receiver */
1559                 info->pending_bh |= BH_RECEIVE;
1560                 info->rx_rcc_underrun = true;
1561         }
1562
1563         usc_ClearIrqPendingBits( info, MISC );
1564         usc_UnlatchMiscstatusBits( info, status );
1565
1566 }       /* end of mgsl_isr_misc() */
1567
1568 /* mgsl_isr_null()
1569  *
1570  *      Services undefined interrupt vectors from the
1571  *      USC. (hence this function SHOULD never be called)
1572  *
1573  * Arguments:           info            pointer to device extension (instance data)
1574  * Return Value:        None
1575  */
1576 static void mgsl_isr_null( struct mgsl_struct *info )
1577 {
1578
1579 }       /* end of mgsl_isr_null() */
1580
1581 /* mgsl_isr_receive_dma()
1582  *
1583  *      Service a receive DMA channel interrupt.
1584  *      For this driver there are two sources of receive DMA interrupts
1585  *      as identified in the Receive DMA mode Register (RDMR):
1586  *
1587  *      BIT3    EOA/EOL         End of List, all receive buffers in receive
1588  *                              buffer list have been filled (no more free buffers
1589  *                              available). The DMA controller has shut down.
1590  *
1591  *      BIT2    EOB             End of Buffer. This interrupt occurs when a receive
1592  *                              DMA buffer is terminated in response to completion
1593  *                              of a good frame or a frame with errors. The status
1594  *                              of the frame is stored in the buffer entry in the
1595  *                              list of receive buffer entries.
1596  *
1597  * Arguments:           info            pointer to device instance data
1598  * Return Value:        None
1599  */
1600 static void mgsl_isr_receive_dma( struct mgsl_struct *info )
1601 {
1602         u16 status;
1603
1604         /* clear interrupt pending and IUS bit for Rx DMA IRQ */
1605         usc_OutDmaReg( info, CDIR, BIT9+BIT1 );
1606
1607         /* Read the receive DMA status to identify interrupt type. */
1608         /* This also clears the status bits. */
1609         status = usc_InDmaReg( info, RDMR );
1610
1611         if ( debug_level >= DEBUG_LEVEL_ISR )
1612                 printk("%s(%d):mgsl_isr_receive_dma(%s) status=%04X\n",
1613                         __FILE__,__LINE__,info->device_name,status);
1614
1615         info->pending_bh |= BH_RECEIVE;
1616
1617         if ( status & BIT3 ) {
1618                 info->rx_overflow = true;
1619                 info->icount.buf_overrun++;
1620         }
1621
1622 }       /* end of mgsl_isr_receive_dma() */
1623
1624 /* mgsl_isr_transmit_dma()
1625  *
1626  *      This function services a transmit DMA channel interrupt.
1627  *
1628  *      For this driver there is one source of transmit DMA interrupts
1629  *      as identified in the Transmit DMA Mode Register (TDMR):
1630  *
1631  *      BIT2  EOB       End of Buffer. This interrupt occurs when a
1632  *                      transmit DMA buffer has been emptied.
1633  *
1634  *      The driver maintains enough transmit DMA buffers to hold at least
1635  *      one max frame size transmit frame. When operating in a buffered
1636  *      transmit mode, there may be enough transmit DMA buffers to hold at
1637  *      least two or more max frame size frames. On an EOB condition,
1638  *      determine if there are any queued transmit buffers and copy into
1639  *      transmit DMA buffers if we have room.
1640  *
1641  * Arguments:           info            pointer to device instance data
1642  * Return Value:        None
1643  */
1644 static void mgsl_isr_transmit_dma( struct mgsl_struct *info )
1645 {
1646         u16 status;
1647
1648         /* clear interrupt pending and IUS bit for Tx DMA IRQ */
1649         usc_OutDmaReg(info, CDIR, BIT8+BIT0 );
1650
1651         /* Read the transmit DMA status to identify interrupt type. */
1652         /* This also clears the status bits. */
1653
1654         status = usc_InDmaReg( info, TDMR );
1655
1656         if ( debug_level >= DEBUG_LEVEL_ISR )
1657                 printk("%s(%d):mgsl_isr_transmit_dma(%s) status=%04X\n",
1658                         __FILE__,__LINE__,info->device_name,status);
1659
1660         if ( status & BIT2 ) {
1661                 --info->tx_dma_buffers_used;
1662
1663                 /* if there are transmit frames queued,
1664                  *  try to load the next one
1665                  */
1666                 if ( load_next_tx_holding_buffer(info) ) {
1667                         /* if call returns non-zero value, we have
1668                          * at least one free tx holding buffer
1669                          */
1670                         info->pending_bh |= BH_TRANSMIT;
1671                 }
1672         }
1673
1674 }       /* end of mgsl_isr_transmit_dma() */
1675
1676 /* mgsl_interrupt()
1677  *
1678  *      Interrupt service routine entry point.
1679  *
1680  * Arguments:
1681  *
1682  *      irq             interrupt number that caused interrupt
1683  *      dev_id          device ID supplied during interrupt registration
1684  *
1685  * Return Value: None
1686  */
1687 static irqreturn_t mgsl_interrupt(int dummy, void *dev_id)
1688 {
1689         struct mgsl_struct *info = dev_id;
1690         u16 UscVector;
1691         u16 DmaVector;
1692
1693         if ( debug_level >= DEBUG_LEVEL_ISR )
1694                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)entry.\n",
1695                         __FILE__, __LINE__, info->irq_level);
1696
1697         spin_lock(&info->irq_spinlock);
1698
1699         for(;;) {
1700                 /* Read the interrupt vectors from hardware. */
1701                 UscVector = usc_InReg(info, IVR) >> 9;
1702                 DmaVector = usc_InDmaReg(info, DIVR);
1703
1704                 if ( debug_level >= DEBUG_LEVEL_ISR )
1705                         printk("%s(%d):%s UscVector=%08X DmaVector=%08X\n",
1706                                 __FILE__,__LINE__,info->device_name,UscVector,DmaVector);
1707
1708                 if ( !UscVector && !DmaVector )
1709                         break;
1710
1711                 /* Dispatch interrupt vector */
1712                 if ( UscVector )
1713                         (*UscIsrTable[UscVector])(info);
1714                 else if ( (DmaVector&(BIT10|BIT9)) == BIT10)
1715                         mgsl_isr_transmit_dma(info);
1716                 else
1717                         mgsl_isr_receive_dma(info);
1718
1719                 if ( info->isr_overflow ) {
1720                         printk(KERN_ERR "%s(%d):%s isr overflow irq=%d\n",
1721                                 __FILE__, __LINE__, info->device_name, info->irq_level);
1722                         usc_DisableMasterIrqBit(info);
1723                         usc_DisableDmaInterrupts(info,DICR_MASTER);
1724                         break;
1725                 }
1726         }
1727
1728         /* Request bottom half processing if there's something
1729          * for it to do and the bh is not already running
1730          */
1731
1732         if ( info->pending_bh && !info->bh_running && !info->bh_requested ) {
1733                 if ( debug_level >= DEBUG_LEVEL_ISR )
1734                         printk("%s(%d):%s queueing bh task.\n",
1735                                 __FILE__,__LINE__,info->device_name);
1736                 schedule_work(&info->task);
1737                 info->bh_requested = true;
1738         }
1739
1740         spin_unlock(&info->irq_spinlock);
1741
1742         if ( debug_level >= DEBUG_LEVEL_ISR )
1743                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)exit.\n",
1744                         __FILE__, __LINE__, info->irq_level);
1745
1746         return IRQ_HANDLED;
1747 }       /* end of mgsl_interrupt() */
1748
1749 /* startup()
1750  *
1751  *      Initialize and start device.
1752  *
1753  * Arguments:           info    pointer to device instance data
1754  * Return Value:        0 if success, otherwise error code
1755  */
1756 static int startup(struct mgsl_struct * info)
1757 {
1758         int retval = 0;
1759
1760         if ( debug_level >= DEBUG_LEVEL_INFO )
1761                 printk("%s(%d):mgsl_startup(%s)\n",__FILE__,__LINE__,info->device_name);
1762
1763         if (info->port.flags & ASYNC_INITIALIZED)
1764                 return 0;
1765
1766         if (!info->xmit_buf) {
1767                 /* allocate a page of memory for a transmit buffer */
1768                 info->xmit_buf = (unsigned char *)get_zeroed_page(GFP_KERNEL);
1769                 if (!info->xmit_buf) {
1770                         printk(KERN_ERR"%s(%d):%s can't allocate transmit buffer\n",
1771                                 __FILE__,__LINE__,info->device_name);
1772                         return -ENOMEM;
1773                 }
1774         }
1775
1776         info->pending_bh = 0;
1777
1778         memset(&info->icount, 0, sizeof(info->icount));
1779
1780         setup_timer(&info->tx_timer, mgsl_tx_timeout, (unsigned long)info);
1781
1782         /* Allocate and claim adapter resources */
1783         retval = mgsl_claim_resources(info);
1784
1785         /* perform existence check and diagnostics */
1786         if ( !retval )
1787                 retval = mgsl_adapter_test(info);
1788
1789         if ( retval ) {
1790                 if (capable(CAP_SYS_ADMIN) && info->port.tty)
1791                         set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1792                 mgsl_release_resources(info);
1793                 return retval;
1794         }
1795
1796         /* program hardware for current parameters */
1797         mgsl_change_params(info);
1798
1799         if (info->port.tty)
1800                 clear_bit(TTY_IO_ERROR, &info->port.tty->flags);
1801
1802         info->port.flags |= ASYNC_INITIALIZED;
1803
1804         return 0;
1805
1806 }       /* end of startup() */
1807
1808 /* shutdown()
1809  *
1810  * Called by mgsl_close() and mgsl_hangup() to shutdown hardware
1811  *
1812  * Arguments:           info    pointer to device instance data
1813  * Return Value:        None
1814  */
1815 static void shutdown(struct mgsl_struct * info)
1816 {
1817         unsigned long flags;
1818
1819         if (!(info->port.flags & ASYNC_INITIALIZED))
1820                 return;
1821
1822         if (debug_level >= DEBUG_LEVEL_INFO)
1823                 printk("%s(%d):mgsl_shutdown(%s)\n",
1824                          __FILE__,__LINE__, info->device_name );
1825
1826         /* clear status wait queue because status changes */
1827         /* can't happen after shutting down the hardware */
1828         wake_up_interruptible(&info->status_event_wait_q);
1829         wake_up_interruptible(&info->event_wait_q);
1830
1831         del_timer_sync(&info->tx_timer);
1832
1833         if (info->xmit_buf) {
1834                 free_page((unsigned long) info->xmit_buf);
1835                 info->xmit_buf = NULL;
1836         }
1837
1838         spin_lock_irqsave(&info->irq_spinlock,flags);
1839         usc_DisableMasterIrqBit(info);
1840         usc_stop_receiver(info);
1841         usc_stop_transmitter(info);
1842         usc_DisableInterrupts(info,RECEIVE_DATA + RECEIVE_STATUS +
1843                 TRANSMIT_DATA + TRANSMIT_STATUS + IO_PIN + MISC );
1844         usc_DisableDmaInterrupts(info,DICR_MASTER + DICR_TRANSMIT + DICR_RECEIVE);
1845
1846         /* Disable DMAEN (Port 7, Bit 14) */
1847         /* This disconnects the DMA request signal from the ISA bus */
1848         /* on the ISA adapter. This has no effect for the PCI adapter */
1849         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) | BIT14));
1850
1851         /* Disable INTEN (Port 6, Bit12) */
1852         /* This disconnects the IRQ request signal to the ISA bus */
1853         /* on the ISA adapter. This has no effect for the PCI adapter */
1854         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) | BIT12));
1855
1856         if (!info->port.tty || info->port.tty->termios->c_cflag & HUPCL) {
1857                 info->serial_signals &= ~(SerialSignal_DTR + SerialSignal_RTS);
1858                 usc_set_serial_signals(info);
1859         }
1860
1861         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1862
1863         mgsl_release_resources(info);
1864
1865         if (info->port.tty)
1866                 set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1867
1868         info->port.flags &= ~ASYNC_INITIALIZED;
1869
1870 }       /* end of shutdown() */
1871
1872 static void mgsl_program_hw(struct mgsl_struct *info)
1873 {
1874         unsigned long flags;
1875
1876         spin_lock_irqsave(&info->irq_spinlock,flags);
1877
1878         usc_stop_receiver(info);
1879         usc_stop_transmitter(info);
1880         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1881
1882         if (info->params.mode == MGSL_MODE_HDLC ||
1883             info->params.mode == MGSL_MODE_RAW ||
1884             info->netcount)
1885                 usc_set_sync_mode(info);
1886         else
1887                 usc_set_async_mode(info);
1888
1889         usc_set_serial_signals(info);
1890
1891         info->dcd_chkcount = 0;
1892         info->cts_chkcount = 0;
1893         info->ri_chkcount = 0;
1894         info->dsr_chkcount = 0;
1895
1896         usc_EnableStatusIrqs(info,SICR_CTS+SICR_DSR+SICR_DCD+SICR_RI);
1897         usc_EnableInterrupts(info, IO_PIN);
1898         usc_get_serial_signals(info);
1899
1900         if (info->netcount || info->port.tty->termios->c_cflag & CREAD)
1901                 usc_start_receiver(info);
1902
1903         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1904 }
1905
1906 /* Reconfigure adapter based on new parameters
1907  */
1908 static void mgsl_change_params(struct mgsl_struct *info)
1909 {
1910         unsigned cflag;
1911         int bits_per_char;
1912
1913         if (!info->port.tty || !info->port.tty->termios)
1914                 return;
1915
1916         if (debug_level >= DEBUG_LEVEL_INFO)
1917                 printk("%s(%d):mgsl_change_params(%s)\n",
1918                          __FILE__,__LINE__, info->device_name );
1919
1920         cflag = info->port.tty->termios->c_cflag;
1921
1922         /* if B0 rate (hangup) specified then negate DTR and RTS */
1923         /* otherwise assert DTR and RTS */
1924         if (cflag & CBAUD)
1925                 info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
1926         else
1927                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
1928
1929         /* byte size and parity */
1930
1931         switch (cflag & CSIZE) {
1932               case CS5: info->params.data_bits = 5; break;
1933               case CS6: info->params.data_bits = 6; break;
1934               case CS7: info->params.data_bits = 7; break;
1935               case CS8: info->params.data_bits = 8; break;
1936               /* Never happens, but GCC is too dumb to figure it out */
1937               default:  info->params.data_bits = 7; break;
1938               }
1939
1940         if (cflag & CSTOPB)
1941                 info->params.stop_bits = 2;
1942         else
1943                 info->params.stop_bits = 1;
1944
1945         info->params.parity = ASYNC_PARITY_NONE;
1946         if (cflag & PARENB) {
1947                 if (cflag & PARODD)
1948                         info->params.parity = ASYNC_PARITY_ODD;
1949                 else
1950                         info->params.parity = ASYNC_PARITY_EVEN;
1951 #ifdef CMSPAR
1952                 if (cflag & CMSPAR)
1953                         info->params.parity = ASYNC_PARITY_SPACE;
1954 #endif
1955         }
1956
1957         /* calculate number of jiffies to transmit a full
1958          * FIFO (32 bytes) at specified data rate
1959          */
1960         bits_per_char = info->params.data_bits +
1961                         info->params.stop_bits + 1;
1962
1963         /* if port data rate is set to 460800 or less then
1964          * allow tty settings to override, otherwise keep the
1965          * current data rate.
1966          */
1967         if (info->params.data_rate <= 460800)
1968                 info->params.data_rate = tty_get_baud_rate(info->port.tty);
1969
1970         if ( info->params.data_rate ) {
1971                 info->timeout = (32*HZ*bits_per_char) /
1972                                 info->params.data_rate;
1973         }
1974         info->timeout += HZ/50;         /* Add .02 seconds of slop */
1975
1976         if (cflag & CRTSCTS)
1977                 info->port.flags |= ASYNC_CTS_FLOW;
1978         else
1979                 info->port.flags &= ~ASYNC_CTS_FLOW;
1980
1981         if (cflag & CLOCAL)
1982                 info->port.flags &= ~ASYNC_CHECK_CD;
1983         else
1984                 info->port.flags |= ASYNC_CHECK_CD;
1985
1986         /* process tty input control flags */
1987
1988         info->read_status_mask = RXSTATUS_OVERRUN;
1989         if (I_INPCK(info->port.tty))
1990                 info->read_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1991         if (I_BRKINT(info->port.tty) || I_PARMRK(info->port.tty))
1992                 info->read_status_mask |= RXSTATUS_BREAK_RECEIVED;
1993
1994         if (I_IGNPAR(info->port.tty))
1995                 info->ignore_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1996         if (I_IGNBRK(info->port.tty)) {
1997                 info->ignore_status_mask |= RXSTATUS_BREAK_RECEIVED;
1998                 /* If ignoring parity and break indicators, ignore
1999                  * overruns too.  (For real raw support).
2000                  */
2001                 if (I_IGNPAR(info->port.tty))
2002                         info->ignore_status_mask |= RXSTATUS_OVERRUN;
2003         }
2004
2005         mgsl_program_hw(info);
2006
2007 }       /* end of mgsl_change_params() */
2008
2009 /* mgsl_put_char()
2010  *
2011  *      Add a character to the transmit buffer.
2012  *
2013  * Arguments:           tty     pointer to tty information structure
2014  *                      ch      character to add to transmit buffer
2015  *
2016  * Return Value:        None
2017  */
2018 static int mgsl_put_char(struct tty_struct *tty, unsigned char ch)
2019 {
2020         struct mgsl_struct *info = tty->driver_data;
2021         unsigned long flags;
2022         int ret = 0;
2023
2024         if (debug_level >= DEBUG_LEVEL_INFO) {
2025                 printk(KERN_DEBUG "%s(%d):mgsl_put_char(%d) on %s\n",
2026                         __FILE__, __LINE__, ch, info->device_name);
2027         }
2028
2029         if (mgsl_paranoia_check(info, tty->name, "mgsl_put_char"))
2030                 return 0;
2031
2032         if (!tty || !info->xmit_buf)
2033                 return 0;
2034
2035         spin_lock_irqsave(&info->irq_spinlock, flags);
2036
2037         if ((info->params.mode == MGSL_MODE_ASYNC ) || !info->tx_active) {
2038                 if (info->xmit_cnt < SERIAL_XMIT_SIZE - 1) {
2039                         info->xmit_buf[info->xmit_head++] = ch;
2040                         info->xmit_head &= SERIAL_XMIT_SIZE-1;
2041                         info->xmit_cnt++;
2042                         ret = 1;
2043                 }
2044         }
2045         spin_unlock_irqrestore(&info->irq_spinlock, flags);
2046         return ret;
2047
2048 }       /* end of mgsl_put_char() */
2049
2050 /* mgsl_flush_chars()
2051  *
2052  *      Enable transmitter so remaining characters in the
2053  *      transmit buffer are sent.
2054  *
2055  * Arguments:           tty     pointer to tty information structure
2056  * Return Value:        None
2057  */
2058 static void mgsl_flush_chars(struct tty_struct *tty)
2059 {
2060         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2061         unsigned long flags;
2062
2063         if ( debug_level >= DEBUG_LEVEL_INFO )
2064                 printk( "%s(%d):mgsl_flush_chars() entry on %s xmit_cnt=%d\n",
2065                         __FILE__,__LINE__,info->device_name,info->xmit_cnt);
2066
2067         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_chars"))
2068                 return;
2069
2070         if (info->xmit_cnt <= 0 || tty->stopped || tty->hw_stopped ||
2071             !info->xmit_buf)
2072                 return;
2073
2074         if ( debug_level >= DEBUG_LEVEL_INFO )
2075                 printk( "%s(%d):mgsl_flush_chars() entry on %s starting transmitter\n",
2076                         __FILE__,__LINE__,info->device_name );
2077
2078         spin_lock_irqsave(&info->irq_spinlock,flags);
2079
2080         if (!info->tx_active) {
2081                 if ( (info->params.mode == MGSL_MODE_HDLC ||
2082                         info->params.mode == MGSL_MODE_RAW) && info->xmit_cnt ) {
2083                         /* operating in synchronous (frame oriented) mode */
2084                         /* copy data from circular xmit_buf to */
2085                         /* transmit DMA buffer. */
2086                         mgsl_load_tx_dma_buffer(info,
2087                                  info->xmit_buf,info->xmit_cnt);
2088                 }
2089                 usc_start_transmitter(info);
2090         }
2091
2092         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2093
2094 }       /* end of mgsl_flush_chars() */
2095
2096 /* mgsl_write()
2097  *
2098  *      Send a block of data
2099  *
2100  * Arguments:
2101  *
2102  *      tty             pointer to tty information structure
2103  *      buf             pointer to buffer containing send data
2104  *      count           size of send data in bytes
2105  *
2106  * Return Value:        number of characters written
2107  */
2108 static int mgsl_write(struct tty_struct * tty,
2109                     const unsigned char *buf, int count)
2110 {
2111         int     c, ret = 0;
2112         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2113         unsigned long flags;
2114
2115         if ( debug_level >= DEBUG_LEVEL_INFO )
2116                 printk( "%s(%d):mgsl_write(%s) count=%d\n",
2117                         __FILE__,__LINE__,info->device_name,count);
2118
2119         if (mgsl_paranoia_check(info, tty->name, "mgsl_write"))
2120                 goto cleanup;
2121
2122         if (!tty || !info->xmit_buf)
2123                 goto cleanup;
2124
2125         if ( info->params.mode == MGSL_MODE_HDLC ||
2126                         info->params.mode == MGSL_MODE_RAW ) {
2127                 /* operating in synchronous (frame oriented) mode */
2128                 /* operating in synchronous (frame oriented) mode */
2129                 if (info->tx_active) {
2130
2131                         if ( info->params.mode == MGSL_MODE_HDLC ) {
2132                                 ret = 0;
2133                                 goto cleanup;
2134                         }
2135                         /* transmitter is actively sending data -
2136                          * if we have multiple transmit dma and
2137                          * holding buffers, attempt to queue this
2138                          * frame for transmission at a later time.
2139                          */
2140                         if (info->tx_holding_count >= info->num_tx_holding_buffers ) {
2141                                 /* no tx holding buffers available */
2142                                 ret = 0;
2143                                 goto cleanup;
2144                         }
2145
2146                         /* queue transmit frame request */
2147                         ret = count;
2148                         save_tx_buffer_request(info,buf,count);
2149
2150                         /* if we have sufficient tx dma buffers,
2151                          * load the next buffered tx request
2152                          */
2153                         spin_lock_irqsave(&info->irq_spinlock,flags);
2154                         load_next_tx_holding_buffer(info);
2155                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2156                         goto cleanup;
2157                 }
2158
2159                 /* if operating in HDLC LoopMode and the adapter  */
2160                 /* has yet to be inserted into the loop, we can't */
2161                 /* transmit                                       */
2162
2163                 if ( (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) &&
2164                         !usc_loopmode_active(info) )
2165                 {
2166                         ret = 0;
2167                         goto cleanup;
2168                 }
2169
2170                 if ( info->xmit_cnt ) {
2171                         /* Send accumulated from send_char() calls */
2172                         /* as frame and wait before accepting more data. */
2173                         ret = 0;
2174
2175                         /* copy data from circular xmit_buf to */
2176                         /* transmit DMA buffer. */
2177                         mgsl_load_tx_dma_buffer(info,
2178                                 info->xmit_buf,info->xmit_cnt);
2179                         if ( debug_level >= DEBUG_LEVEL_INFO )
2180                                 printk( "%s(%d):mgsl_write(%s) sync xmit_cnt flushing\n",
2181                                         __FILE__,__LINE__,info->device_name);
2182                 } else {
2183                         if ( debug_level >= DEBUG_LEVEL_INFO )
2184                                 printk( "%s(%d):mgsl_write(%s) sync transmit accepted\n",
2185                                         __FILE__,__LINE__,info->device_name);
2186                         ret = count;
2187                         info->xmit_cnt = count;
2188                         mgsl_load_tx_dma_buffer(info,buf,count);
2189                 }
2190         } else {
2191                 while (1) {
2192                         spin_lock_irqsave(&info->irq_spinlock,flags);
2193                         c = min_t(int, count,
2194                                 min(SERIAL_XMIT_SIZE - info->xmit_cnt - 1,
2195                                     SERIAL_XMIT_SIZE - info->xmit_head));
2196                         if (c <= 0) {
2197                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2198                                 break;
2199                         }
2200                         memcpy(info->xmit_buf + info->xmit_head, buf, c);
2201                         info->xmit_head = ((info->xmit_head + c) &
2202                                            (SERIAL_XMIT_SIZE-1));
2203                         info->xmit_cnt += c;
2204                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2205                         buf += c;
2206                         count -= c;
2207                         ret += c;
2208                 }
2209         }
2210
2211         if (info->xmit_cnt && !tty->stopped && !tty->hw_stopped) {
2212                 spin_lock_irqsave(&info->irq_spinlock,flags);
2213                 if (!info->tx_active)
2214                         usc_start_transmitter(info);
2215                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2216         }
2217 cleanup:
2218         if ( debug_level >= DEBUG_LEVEL_INFO )
2219                 printk( "%s(%d):mgsl_write(%s) returning=%d\n",
2220                         __FILE__,__LINE__,info->device_name,ret);
2221
2222         return ret;
2223
2224 }       /* end of mgsl_write() */
2225
2226 /* mgsl_write_room()
2227  *
2228  *      Return the count of free bytes in transmit buffer
2229  *
2230  * Arguments:           tty     pointer to tty info structure
2231  * Return Value:        None
2232  */
2233 static int mgsl_write_room(struct tty_struct *tty)
2234 {
2235         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2236         int     ret;
2237
2238         if (mgsl_paranoia_check(info, tty->name, "mgsl_write_room"))
2239                 return 0;
2240         ret = SERIAL_XMIT_SIZE - info->xmit_cnt - 1;
2241         if (ret < 0)
2242                 ret = 0;
2243
2244         if (debug_level >= DEBUG_LEVEL_INFO)
2245                 printk("%s(%d):mgsl_write_room(%s)=%d\n",
2246                          __FILE__,__LINE__, info->device_name,ret );
2247
2248         if ( info->params.mode == MGSL_MODE_HDLC ||
2249                 info->params.mode == MGSL_MODE_RAW ) {
2250                 /* operating in synchronous (frame oriented) mode */
2251                 if ( info->tx_active )
2252                         return 0;
2253                 else
2254                         return HDLC_MAX_FRAME_SIZE;
2255         }
2256
2257         return ret;
2258
2259 }       /* end of mgsl_write_room() */
2260
2261 /* mgsl_chars_in_buffer()
2262  *
2263  *      Return the count of bytes in transmit buffer
2264  *
2265  * Arguments:           tty     pointer to tty info structure
2266  * Return Value:        None
2267  */
2268 static int mgsl_chars_in_buffer(struct tty_struct *tty)
2269 {
2270         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2271
2272         if (debug_level >= DEBUG_LEVEL_INFO)
2273                 printk("%s(%d):mgsl_chars_in_buffer(%s)\n",
2274                          __FILE__,__LINE__, info->device_name );
2275
2276         if (mgsl_paranoia_check(info, tty->name, "mgsl_chars_in_buffer"))
2277                 return 0;
2278
2279         if (debug_level >= DEBUG_LEVEL_INFO)
2280                 printk("%s(%d):mgsl_chars_in_buffer(%s)=%d\n",
2281                          __FILE__,__LINE__, info->device_name,info->xmit_cnt );
2282
2283         if ( info->params.mode == MGSL_MODE_HDLC ||
2284                 info->params.mode == MGSL_MODE_RAW ) {
2285                 /* operating in synchronous (frame oriented) mode */
2286                 if ( info->tx_active )
2287                         return info->max_frame_size;
2288                 else
2289                         return 0;
2290         }
2291
2292         return info->xmit_cnt;
2293 }       /* end of mgsl_chars_in_buffer() */
2294
2295 /* mgsl_flush_buffer()
2296  *
2297  *      Discard all data in the send buffer
2298  *
2299  * Arguments:           tty     pointer to tty info structure
2300  * Return Value:        None
2301  */
2302 static void mgsl_flush_buffer(struct tty_struct *tty)
2303 {
2304         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2305         unsigned long flags;
2306
2307         if (debug_level >= DEBUG_LEVEL_INFO)
2308                 printk("%s(%d):mgsl_flush_buffer(%s) entry\n",
2309                          __FILE__,__LINE__, info->device_name );
2310
2311         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_buffer"))
2312                 return;
2313
2314         spin_lock_irqsave(&info->irq_spinlock,flags);
2315         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
2316         del_timer(&info->tx_timer);
2317         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2318
2319         tty_wakeup(tty);
2320 }
2321
2322 /* mgsl_send_xchar()
2323  *
2324  *      Send a high-priority XON/XOFF character
2325  *
2326  * Arguments:           tty     pointer to tty info structure
2327  *                      ch      character to send
2328  * Return Value:        None
2329  */
2330 static void mgsl_send_xchar(struct tty_struct *tty, char ch)
2331 {
2332         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2333         unsigned long flags;
2334
2335         if (debug_level >= DEBUG_LEVEL_INFO)
2336                 printk("%s(%d):mgsl_send_xchar(%s,%d)\n",
2337                          __FILE__,__LINE__, info->device_name, ch );
2338
2339         if (mgsl_paranoia_check(info, tty->name, "mgsl_send_xchar"))
2340                 return;
2341
2342         info->x_char = ch;
2343         if (ch) {
2344                 /* Make sure transmit interrupts are on */
2345                 spin_lock_irqsave(&info->irq_spinlock,flags);
2346                 if (!info->tx_enabled)
2347                         usc_start_transmitter(info);
2348                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2349         }
2350 }       /* end of mgsl_send_xchar() */
2351
2352 /* mgsl_throttle()
2353  *
2354  *      Signal remote device to throttle send data (our receive data)
2355  *
2356  * Arguments:           tty     pointer to tty info structure
2357  * Return Value:        None
2358  */
2359 static void mgsl_throttle(struct tty_struct * tty)
2360 {
2361         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2362         unsigned long flags;
2363
2364         if (debug_level >= DEBUG_LEVEL_INFO)
2365                 printk("%s(%d):mgsl_throttle(%s) entry\n",
2366                          __FILE__,__LINE__, info->device_name );
2367
2368         if (mgsl_paranoia_check(info, tty->name, "mgsl_throttle"))
2369                 return;
2370
2371         if (I_IXOFF(tty))
2372                 mgsl_send_xchar(tty, STOP_CHAR(tty));
2373
2374         if (tty->termios->c_cflag & CRTSCTS) {
2375                 spin_lock_irqsave(&info->irq_spinlock,flags);
2376                 info->serial_signals &= ~SerialSignal_RTS;
2377                 usc_set_serial_signals(info);
2378                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2379         }
2380 }       /* end of mgsl_throttle() */
2381
2382 /* mgsl_unthrottle()
2383  *
2384  *      Signal remote device to stop throttling send data (our receive data)
2385  *
2386  * Arguments:           tty     pointer to tty info structure
2387  * Return Value:        None
2388  */
2389 static void mgsl_unthrottle(struct tty_struct * tty)
2390 {
2391         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2392         unsigned long flags;
2393
2394         if (debug_level >= DEBUG_LEVEL_INFO)
2395                 printk("%s(%d):mgsl_unthrottle(%s) entry\n",
2396                          __FILE__,__LINE__, info->device_name );
2397
2398         if (mgsl_paranoia_check(info, tty->name, "mgsl_unthrottle"))
2399                 return;
2400
2401         if (I_IXOFF(tty)) {
2402                 if (info->x_char)
2403                         info->x_char = 0;
2404                 else
2405                         mgsl_send_xchar(tty, START_CHAR(tty));
2406         }
2407
2408         if (tty->termios->c_cflag & CRTSCTS) {
2409                 spin_lock_irqsave(&info->irq_spinlock,flags);
2410                 info->serial_signals |= SerialSignal_RTS;
2411                 usc_set_serial_signals(info);
2412                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2413         }
2414
2415 }       /* end of mgsl_unthrottle() */
2416
2417 /* mgsl_get_stats()
2418  *
2419  *      get the current serial parameters information
2420  *
2421  * Arguments:   info            pointer to device instance data
2422  *              user_icount     pointer to buffer to hold returned stats
2423  *
2424  * Return Value:        0 if success, otherwise error code
2425  */
2426 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount __user *user_icount)
2427 {
2428         int err;
2429
2430         if (debug_level >= DEBUG_LEVEL_INFO)
2431                 printk("%s(%d):mgsl_get_params(%s)\n",
2432                          __FILE__,__LINE__, info->device_name);
2433
2434         if (!user_icount) {
2435                 memset(&info->icount, 0, sizeof(info->icount));
2436         } else {
2437                 COPY_TO_USER(err, user_icount, &info->icount, sizeof(struct mgsl_icount));
2438                 if (err)
2439                         return -EFAULT;
2440         }
2441
2442         return 0;
2443
2444 }       /* end of mgsl_get_stats() */
2445
2446 /* mgsl_get_params()
2447  *
2448  *      get the current serial parameters information
2449  *
2450  * Arguments:   info            pointer to device instance data
2451  *              user_params     pointer to buffer to hold returned params
2452  *
2453  * Return Value:        0 if success, otherwise error code
2454  */
2455 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS __user *user_params)
2456 {
2457         int err;
2458         if (debug_level >= DEBUG_LEVEL_INFO)
2459                 printk("%s(%d):mgsl_get_params(%s)\n",
2460                          __FILE__,__LINE__, info->device_name);
2461
2462         COPY_TO_USER(err,user_params, &info->params, sizeof(MGSL_PARAMS));
2463         if (err) {
2464                 if ( debug_level >= DEBUG_LEVEL_INFO )
2465                         printk( "%s(%d):mgsl_get_params(%s) user buffer copy failed\n",
2466                                 __FILE__,__LINE__,info->device_name);
2467                 return -EFAULT;
2468         }
2469
2470         return 0;
2471
2472 }       /* end of mgsl_get_params() */
2473
2474 /* mgsl_set_params()
2475  *
2476  *      set the serial parameters
2477  *
2478  * Arguments:
2479  *
2480  *      info            pointer to device instance data
2481  *      new_params      user buffer containing new serial params
2482  *
2483  * Return Value:        0 if success, otherwise error code
2484  */
2485 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS __user *new_params)
2486 {
2487         unsigned long flags;
2488         MGSL_PARAMS tmp_params;
2489         int err;
2490
2491         if (debug_level >= DEBUG_LEVEL_INFO)
2492                 printk("%s(%d):mgsl_set_params %s\n", __FILE__,__LINE__,
2493                         info->device_name );
2494         COPY_FROM_USER(err,&tmp_params, new_params, sizeof(MGSL_PARAMS));
2495         if (err) {
2496                 if ( debug_level >= DEBUG_LEVEL_INFO )
2497                         printk( "%s(%d):mgsl_set_params(%s) user buffer copy failed\n",
2498                                 __FILE__,__LINE__,info->device_name);
2499                 return -EFAULT;
2500         }
2501
2502         spin_lock_irqsave(&info->irq_spinlock,flags);
2503         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
2504         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2505
2506         mgsl_change_params(info);
2507
2508         return 0;
2509
2510 }       /* end of mgsl_set_params() */
2511
2512 /* mgsl_get_txidle()
2513  *
2514  *      get the current transmit idle mode
2515  *
2516  * Arguments:   info            pointer to device instance data
2517  *              idle_mode       pointer to buffer to hold returned idle mode
2518  *
2519  * Return Value:        0 if success, otherwise error code
2520  */
2521 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode)
2522 {
2523         int err;
2524
2525         if (debug_level >= DEBUG_LEVEL_INFO)
2526                 printk("%s(%d):mgsl_get_txidle(%s)=%d\n",
2527                          __FILE__,__LINE__, info->device_name, info->idle_mode);
2528
2529         COPY_TO_USER(err,idle_mode, &info->idle_mode, sizeof(int));
2530         if (err) {
2531                 if ( debug_level >= DEBUG_LEVEL_INFO )
2532                         printk( "%s(%d):mgsl_get_txidle(%s) user buffer copy failed\n",
2533                                 __FILE__,__LINE__,info->device_name);
2534                 return -EFAULT;
2535         }
2536
2537         return 0;
2538
2539 }       /* end of mgsl_get_txidle() */
2540
2541 /* mgsl_set_txidle()    service ioctl to set transmit idle mode
2542  *
2543  * Arguments:           info            pointer to device instance data
2544  *                      idle_mode       new idle mode
2545  *
2546  * Return Value:        0 if success, otherwise error code
2547  */
2548 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode)
2549 {
2550         unsigned long flags;
2551
2552         if (debug_level >= DEBUG_LEVEL_INFO)
2553                 printk("%s(%d):mgsl_set_txidle(%s,%d)\n", __FILE__,__LINE__,
2554                         info->device_name, idle_mode );
2555
2556         spin_lock_irqsave(&info->irq_spinlock,flags);
2557         info->idle_mode = idle_mode;
2558         usc_set_txidle( info );
2559         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2560         return 0;
2561
2562 }       /* end of mgsl_set_txidle() */
2563
2564 /* mgsl_txenable()
2565  *
2566  *      enable or disable the transmitter
2567  *
2568  * Arguments:
2569  *
2570  *      info            pointer to device instance data
2571  *      enable          1 = enable, 0 = disable
2572  *
2573  * Return Value:        0 if success, otherwise error code
2574  */
2575 static int mgsl_txenable(struct mgsl_struct * info, int enable)
2576 {
2577         unsigned long flags;
2578
2579         if (debug_level >= DEBUG_LEVEL_INFO)
2580                 printk("%s(%d):mgsl_txenable(%s,%d)\n", __FILE__,__LINE__,
2581                         info->device_name, enable);
2582
2583         spin_lock_irqsave(&info->irq_spinlock,flags);
2584         if ( enable ) {
2585                 if ( !info->tx_enabled ) {
2586
2587                         usc_start_transmitter(info);
2588                         /*--------------------------------------------------
2589                          * if HDLC/SDLC Loop mode, attempt to insert the
2590                          * station in the 'loop' by setting CMR:13. Upon
2591                          * receipt of the next GoAhead (RxAbort) sequence,
2592                          * the OnLoop indicator (CCSR:7) should go active
2593                          * to indicate that we are on the loop
2594                          *--------------------------------------------------*/
2595                         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2596                                 usc_loopmode_insert_request( info );
2597                 }
2598         } else {
2599                 if ( info->tx_enabled )
2600                         usc_stop_transmitter(info);
2601         }
2602         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2603         return 0;
2604
2605 }       /* end of mgsl_txenable() */
2606
2607 /* mgsl_txabort()       abort send HDLC frame
2608  *
2609  * Arguments:           info            pointer to device instance data
2610  * Return Value:        0 if success, otherwise error code
2611  */
2612 static int mgsl_txabort(struct mgsl_struct * info)
2613 {
2614         unsigned long flags;
2615
2616         if (debug_level >= DEBUG_LEVEL_INFO)
2617                 printk("%s(%d):mgsl_txabort(%s)\n", __FILE__,__LINE__,
2618                         info->device_name);
2619
2620         spin_lock_irqsave(&info->irq_spinlock,flags);
2621         if ( info->tx_active && info->params.mode == MGSL_MODE_HDLC )
2622         {
2623                 if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2624                         usc_loopmode_cancel_transmit( info );
2625                 else
2626                         usc_TCmd(info,TCmd_SendAbort);
2627         }
2628         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2629         return 0;
2630
2631 }       /* end of mgsl_txabort() */
2632
2633 /* mgsl_rxenable()      enable or disable the receiver
2634  *
2635  * Arguments:           info            pointer to device instance data
2636  *                      enable          1 = enable, 0 = disable
2637  * Return Value:        0 if success, otherwise error code
2638  */
2639 static int mgsl_rxenable(struct mgsl_struct * info, int enable)
2640 {
2641         unsigned long flags;
2642
2643         if (debug_level >= DEBUG_LEVEL_INFO)
2644                 printk("%s(%d):mgsl_rxenable(%s,%d)\n", __FILE__,__LINE__,
2645                         info->device_name, enable);
2646
2647         spin_lock_irqsave(&info->irq_spinlock,flags);
2648         if ( enable ) {
2649                 if ( !info->rx_enabled )
2650                         usc_start_receiver(info);
2651         } else {
2652                 if ( info->rx_enabled )
2653                         usc_stop_receiver(info);
2654         }
2655         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2656         return 0;
2657
2658 }       /* end of mgsl_rxenable() */
2659
2660 /* mgsl_wait_event()    wait for specified event to occur
2661  *
2662  * Arguments:           info    pointer to device instance data
2663  *                      mask    pointer to bitmask of events to wait for
2664  * Return Value:        0       if successful and bit mask updated with
2665  *                              of events triggerred,
2666  *                      otherwise error code
2667  */
2668 static int mgsl_wait_event(struct mgsl_struct * info, int __user * mask_ptr)
2669 {
2670         unsigned long flags;
2671         int s;
2672         int rc=0;
2673         struct mgsl_icount cprev, cnow;
2674         int events;
2675         int mask;
2676         struct  _input_signal_events oldsigs, newsigs;
2677         DECLARE_WAITQUEUE(wait, current);
2678
2679         COPY_FROM_USER(rc,&mask, mask_ptr, sizeof(int));
2680         if (rc) {
2681                 return  -EFAULT;
2682         }
2683
2684         if (debug_level >= DEBUG_LEVEL_INFO)
2685                 printk("%s(%d):mgsl_wait_event(%s,%d)\n", __FILE__,__LINE__,
2686                         info->device_name, mask);
2687
2688         spin_lock_irqsave(&info->irq_spinlock,flags);
2689
2690         /* return immediately if state matches requested events */
2691         usc_get_serial_signals(info);
2692         s = info->serial_signals;
2693         events = mask &
2694                 ( ((s & SerialSignal_DSR) ? MgslEvent_DsrActive:MgslEvent_DsrInactive) +
2695                   ((s & SerialSignal_DCD) ? MgslEvent_DcdActive:MgslEvent_DcdInactive) +
2696                   ((s & SerialSignal_CTS) ? MgslEvent_CtsActive:MgslEvent_CtsInactive) +
2697                   ((s & SerialSignal_RI)  ? MgslEvent_RiActive :MgslEvent_RiInactive) );
2698         if (events) {
2699                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2700                 goto exit;
2701         }
2702
2703         /* save current irq counts */
2704         cprev = info->icount;
2705         oldsigs = info->input_signal_events;
2706
2707         /* enable hunt and idle irqs if needed */
2708         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2709                 u16 oldreg = usc_InReg(info,RICR);
2710                 u16 newreg = oldreg +
2711                          (mask & MgslEvent_ExitHuntMode ? RXSTATUS_EXITED_HUNT:0) +
2712                          (mask & MgslEvent_IdleReceived ? RXSTATUS_IDLE_RECEIVED:0);
2713                 if (oldreg != newreg)
2714                         usc_OutReg(info, RICR, newreg);
2715         }
2716
2717         set_current_state(TASK_INTERRUPTIBLE);
2718         add_wait_queue(&info->event_wait_q, &wait);
2719
2720         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2721
2722
2723         for(;;) {
2724                 schedule();
2725                 if (signal_pending(current)) {
2726                         rc = -ERESTARTSYS;
2727                         break;
2728                 }
2729
2730                 /* get current irq counts */
2731                 spin_lock_irqsave(&info->irq_spinlock,flags);
2732                 cnow = info->icount;
2733                 newsigs = info->input_signal_events;
2734                 set_current_state(TASK_INTERRUPTIBLE);
2735                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2736
2737                 /* if no change, wait aborted for some reason */
2738                 if (newsigs.dsr_up   == oldsigs.dsr_up   &&
2739                     newsigs.dsr_down == oldsigs.dsr_down &&
2740                     newsigs.dcd_up   == oldsigs.dcd_up   &&
2741                     newsigs.dcd_down == oldsigs.dcd_down &&
2742                     newsigs.cts_up   == oldsigs.cts_up   &&
2743                     newsigs.cts_down == oldsigs.cts_down &&
2744                     newsigs.ri_up    == oldsigs.ri_up    &&
2745                     newsigs.ri_down  == oldsigs.ri_down  &&
2746                     cnow.exithunt    == cprev.exithunt   &&
2747                     cnow.rxidle      == cprev.rxidle) {
2748                         rc = -EIO;
2749                         break;
2750                 }
2751
2752                 events = mask &
2753                         ( (newsigs.dsr_up   != oldsigs.dsr_up   ? MgslEvent_DsrActive:0)   +
2754                         (newsigs.dsr_down != oldsigs.dsr_down ? MgslEvent_DsrInactive:0) +
2755                         (newsigs.dcd_up   != oldsigs.dcd_up   ? MgslEvent_DcdActive:0)   +
2756                         (newsigs.dcd_down != oldsigs.dcd_down ? MgslEvent_DcdInactive:0) +
2757                         (newsigs.cts_up   != oldsigs.cts_up   ? MgslEvent_CtsActive:0)   +
2758                         (newsigs.cts_down != oldsigs.cts_down ? MgslEvent_CtsInactive:0) +
2759                         (newsigs.ri_up    != oldsigs.ri_up    ? MgslEvent_RiActive:0)    +
2760                         (newsigs.ri_down  != oldsigs.ri_down  ? MgslEvent_RiInactive:0)  +
2761                         (cnow.exithunt    != cprev.exithunt   ? MgslEvent_ExitHuntMode:0) +
2762                           (cnow.rxidle      != cprev.rxidle     ? MgslEvent_IdleReceived:0) );
2763                 if (events)
2764                         break;
2765
2766                 cprev = cnow;
2767                 oldsigs = newsigs;
2768         }
2769
2770         remove_wait_queue(&info->event_wait_q, &wait);
2771         set_current_state(TASK_RUNNING);
2772
2773         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2774                 spin_lock_irqsave(&info->irq_spinlock,flags);
2775                 if (!waitqueue_active(&info->event_wait_q)) {
2776                         /* disable enable exit hunt mode/idle rcvd IRQs */
2777                         usc_OutReg(info, RICR, usc_InReg(info,RICR) &
2778                                 ~(RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED));
2779                 }
2780                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2781         }
2782 exit:
2783         if ( rc == 0 )
2784                 PUT_USER(rc, events, mask_ptr);
2785
2786         return rc;
2787
2788 }       /* end of mgsl_wait_event() */
2789
2790 static int modem_input_wait(struct mgsl_struct *info,int arg)
2791 {
2792         unsigned long flags;
2793         int rc;
2794         struct mgsl_icount cprev, cnow;
2795         DECLARE_WAITQUEUE(wait, current);
2796
2797         /* save current irq counts */
2798         spin_lock_irqsave(&info->irq_spinlock,flags);
2799         cprev = info->icount;
2800         add_wait_queue(&info->status_event_wait_q, &wait);
2801         set_current_state(TASK_INTERRUPTIBLE);
2802         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2803
2804         for(;;) {
2805                 schedule();
2806                 if (signal_pending(current)) {
2807                         rc = -ERESTARTSYS;
2808                         break;
2809                 }
2810
2811                 /* get new irq counts */
2812                 spin_lock_irqsave(&info->irq_spinlock,flags);
2813                 cnow = info->icount;
2814                 set_current_state(TASK_INTERRUPTIBLE);
2815                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2816
2817                 /* if no change, wait aborted for some reason */
2818                 if (cnow.rng == cprev.rng && cnow.dsr == cprev.dsr &&
2819                     cnow.dcd == cprev.dcd && cnow.cts == cprev.cts) {
2820                         rc = -EIO;
2821                         break;
2822                 }
2823
2824                 /* check for change in caller specified modem input */
2825                 if ((arg & TIOCM_RNG && cnow.rng != cprev.rng) ||
2826                     (arg & TIOCM_DSR && cnow.dsr != cprev.dsr) ||
2827                     (arg & TIOCM_CD  && cnow.dcd != cprev.dcd) ||
2828                     (arg & TIOCM_CTS && cnow.cts != cprev.cts)) {
2829                         rc = 0;
2830                         break;
2831                 }
2832
2833                 cprev = cnow;
2834         }
2835         remove_wait_queue(&info->status_event_wait_q, &wait);
2836         set_current_state(TASK_RUNNING);
2837         return rc;
2838 }
2839
2840 /* return the state of the serial control and status signals
2841  */
2842 static int tiocmget(struct tty_struct *tty, struct file *file)
2843 {
2844         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2845         unsigned int result;
2846         unsigned long flags;
2847
2848         spin_lock_irqsave(&info->irq_spinlock,flags);
2849         usc_get_serial_signals(info);
2850         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2851
2852         result = ((info->serial_signals & SerialSignal_RTS) ? TIOCM_RTS:0) +
2853                 ((info->serial_signals & SerialSignal_DTR) ? TIOCM_DTR:0) +
2854                 ((info->serial_signals & SerialSignal_DCD) ? TIOCM_CAR:0) +
2855                 ((info->serial_signals & SerialSignal_RI)  ? TIOCM_RNG:0) +
2856                 ((info->serial_signals & SerialSignal_DSR) ? TIOCM_DSR:0) +
2857                 ((info->serial_signals & SerialSignal_CTS) ? TIOCM_CTS:0);
2858
2859         if (debug_level >= DEBUG_LEVEL_INFO)
2860                 printk("%s(%d):%s tiocmget() value=%08X\n",
2861                          __FILE__,__LINE__, info->device_name, result );
2862         return result;
2863 }
2864
2865 /* set modem control signals (DTR/RTS)
2866  */
2867 static int tiocmset(struct tty_struct *tty, struct file *file,
2868                     unsigned int set, unsigned int clear)
2869 {
2870         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2871         unsigned long flags;
2872
2873         if (debug_level >= DEBUG_LEVEL_INFO)
2874                 printk("%s(%d):%s tiocmset(%x,%x)\n",
2875                         __FILE__,__LINE__,info->device_name, set, clear);
2876
2877         if (set & TIOCM_RTS)
2878                 info->serial_signals |= SerialSignal_RTS;
2879         if (set & TIOCM_DTR)
2880                 info->serial_signals |= SerialSignal_DTR;
2881         if (clear & TIOCM_RTS)
2882                 info->serial_signals &= ~SerialSignal_RTS;
2883         if (clear & TIOCM_DTR)
2884                 info->serial_signals &= ~SerialSignal_DTR;
2885
2886         spin_lock_irqsave(&info->irq_spinlock,flags);
2887         usc_set_serial_signals(info);
2888         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2889
2890         return 0;
2891 }
2892
2893 /* mgsl_break()         Set or clear transmit break condition
2894  *
2895  * Arguments:           tty             pointer to tty instance data
2896  *                      break_state     -1=set break condition, 0=clear
2897  * Return Value:        error code
2898  */
2899 static int mgsl_break(struct tty_struct *tty, int break_state)
2900 {
2901         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2902         unsigned long flags;
2903
2904         if (debug_level >= DEBUG_LEVEL_INFO)
2905                 printk("%s(%d):mgsl_break(%s,%d)\n",
2906                          __FILE__,__LINE__, info->device_name, break_state);
2907
2908         if (mgsl_paranoia_check(info, tty->name, "mgsl_break"))
2909                 return -EINVAL;
2910
2911         spin_lock_irqsave(&info->irq_spinlock,flags);
2912         if (break_state == -1)
2913                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) | BIT7));
2914         else
2915                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) & ~BIT7));
2916         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2917         return 0;
2918
2919 }       /* end of mgsl_break() */
2920
2921 /* mgsl_ioctl() Service an IOCTL request
2922  *
2923  * Arguments:
2924  *
2925  *      tty     pointer to tty instance data
2926  *      file    pointer to associated file object for device
2927  *      cmd     IOCTL command code
2928  *      arg     command argument/context
2929  *
2930  * Return Value:        0 if success, otherwise error code
2931  */
2932 static int mgsl_ioctl(struct tty_struct *tty, struct file * file,
2933                     unsigned int cmd, unsigned long arg)
2934 {
2935         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2936         int ret;
2937
2938         if (debug_level >= DEBUG_LEVEL_INFO)
2939                 printk("%s(%d):mgsl_ioctl %s cmd=%08X\n", __FILE__,__LINE__,
2940                         info->device_name, cmd );
2941
2942         if (mgsl_paranoia_check(info, tty->name, "mgsl_ioctl"))
2943                 return -ENODEV;
2944
2945         if ((cmd != TIOCGSERIAL) && (cmd != TIOCSSERIAL) &&
2946             (cmd != TIOCMIWAIT) && (cmd != TIOCGICOUNT)) {
2947                 if (tty->flags & (1 << TTY_IO_ERROR))
2948                     return -EIO;
2949         }
2950
2951         lock_kernel();
2952         ret = mgsl_ioctl_common(info, cmd, arg);
2953         unlock_kernel();
2954         return ret;
2955 }
2956
2957 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg)
2958 {
2959         int error;
2960         struct mgsl_icount cnow;        /* kernel counter temps */
2961         void __user *argp = (void __user *)arg;
2962         struct serial_icounter_struct __user *p_cuser;  /* user space */
2963         unsigned long flags;
2964
2965         switch (cmd) {
2966                 case MGSL_IOCGPARAMS:
2967                         return mgsl_get_params(info, argp);
2968                 case MGSL_IOCSPARAMS:
2969                         return mgsl_set_params(info, argp);
2970                 case MGSL_IOCGTXIDLE:
2971                         return mgsl_get_txidle(info, argp);
2972                 case MGSL_IOCSTXIDLE:
2973                         return mgsl_set_txidle(info,(int)arg);
2974                 case MGSL_IOCTXENABLE:
2975                         return mgsl_txenable(info,(int)arg);
2976                 case MGSL_IOCRXENABLE:
2977                         return mgsl_rxenable(info,(int)arg);
2978                 case MGSL_IOCTXABORT:
2979                         return mgsl_txabort(info);
2980                 case MGSL_IOCGSTATS:
2981                         return mgsl_get_stats(info, argp);
2982                 case MGSL_IOCWAITEVENT:
2983                         return mgsl_wait_event(info, argp);
2984                 case MGSL_IOCLOOPTXDONE:
2985                         return mgsl_loopmode_send_done(info);
2986                 /* Wait for modem input (DCD,RI,DSR,CTS) change
2987                  * as specified by mask in arg (TIOCM_RNG/DSR/CD/CTS)
2988                  */
2989                 case TIOCMIWAIT:
2990                         return modem_input_wait(info,(int)arg);
2991
2992                 /*
2993                  * Get counter of input serial line interrupts (DCD,RI,DSR,CTS)
2994                  * Return: write counters to the user passed counter struct
2995                  * NB: both 1->0 and 0->1 transitions are counted except for
2996                  *     RI where only 0->1 is counted.
2997                  */
2998                 case TIOCGICOUNT:
2999                         spin_lock_irqsave(&info->irq_spinlock,flags);
3000                         cnow = info->icount;
3001                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3002                         p_cuser = argp;
3003                         PUT_USER(error,cnow.cts, &p_cuser->cts);
3004                         if (error) return error;
3005                         PUT_USER(error,cnow.dsr, &p_cuser->dsr);
3006                         if (error) return error;
3007                         PUT_USER(error,cnow.rng, &p_cuser->rng);
3008                         if (error) return error;
3009                         PUT_USER(error,cnow.dcd, &p_cuser->dcd);
3010                         if (error) return error;
3011                         PUT_USER(error,cnow.rx, &p_cuser->rx);
3012                         if (error) return error;
3013                         PUT_USER(error,cnow.tx, &p_cuser->tx);
3014                         if (error) return error;
3015                         PUT_USER(error,cnow.frame, &p_cuser->frame);
3016                         if (error) return error;
3017                         PUT_USER(error,cnow.overrun, &p_cuser->overrun);
3018                         if (error) return error;
3019                         PUT_USER(error,cnow.parity, &p_cuser->parity);
3020                         if (error) return error;
3021                         PUT_USER(error,cnow.brk, &p_cuser->brk);
3022                         if (error) return error;
3023                         PUT_USER(error,cnow.buf_overrun, &p_cuser->buf_overrun);
3024                         if (error) return error;
3025                         return 0;
3026                 default:
3027                         return -ENOIOCTLCMD;
3028         }
3029         return 0;
3030 }
3031
3032 /* mgsl_set_termios()
3033  *
3034  *      Set new termios settings
3035  *
3036  * Arguments:
3037  *
3038  *      tty             pointer to tty structure
3039  *      termios         pointer to buffer to hold returned old termios
3040  *
3041  * Return Value:                None
3042  */
3043 static void mgsl_set_termios(struct tty_struct *tty, struct ktermios *old_termios)
3044 {
3045         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
3046         unsigned long flags;
3047
3048         if (debug_level >= DEBUG_LEVEL_INFO)
3049                 printk("%s(%d):mgsl_set_termios %s\n", __FILE__,__LINE__,
3050                         tty->driver->name );
3051
3052         mgsl_change_params(info);
3053
3054         /* Handle transition to B0 status */
3055         if (old_termios->c_cflag & CBAUD &&
3056             !(tty->termios->c_cflag & CBAUD)) {
3057                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
3058                 spin_lock_irqsave(&info->irq_spinlock,flags);
3059                 usc_set_serial_signals(info);
3060                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3061         }
3062
3063         /* Handle transition away from B0 status */
3064         if (!(old_termios->c_cflag & CBAUD) &&
3065             tty->termios->c_cflag & CBAUD) {
3066                 info->serial_signals |= SerialSignal_DTR;
3067                 if (!(tty->termios->c_cflag & CRTSCTS) ||
3068                     !test_bit(TTY_THROTTLED, &tty->flags)) {
3069                         info->serial_signals |= SerialSignal_RTS;
3070                 }
3071                 spin_lock_irqsave(&info->irq_spinlock,flags);
3072                 usc_set_serial_signals(info);
3073                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3074         }
3075
3076         /* Handle turning off CRTSCTS */
3077         if (old_termios->c_cflag & CRTSCTS &&
3078             !(tty->termios->c_cflag & CRTSCTS)) {
3079                 tty->hw_stopped = 0;
3080                 mgsl_start(tty);
3081         }
3082
3083 }       /* end of mgsl_set_termios() */
3084
3085 /* mgsl_close()
3086  *
3087  *      Called when port is closed. Wait for remaining data to be
3088  *      sent. Disable port and free resources.
3089  *
3090  * Arguments:
3091  *
3092  *      tty     pointer to open tty structure
3093  *      filp    pointer to open file object
3094  *
3095  * Return Value:        None
3096  */
3097 static void mgsl_close(struct tty_struct *tty, struct file * filp)
3098 {
3099         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3100
3101         if (mgsl_paranoia_check(info, tty->name, "mgsl_close"))
3102                 return;
3103
3104         if (debug_level >= DEBUG_LEVEL_INFO)
3105                 printk("%s(%d):mgsl_close(%s) entry, count=%d\n",
3106                          __FILE__,__LINE__, info->device_name, info->port.count);
3107
3108         if (!info->port.count)
3109                 return;
3110
3111         if (tty_hung_up_p(filp))
3112                 goto cleanup;
3113
3114         if ((tty->count == 1) && (info->port.count != 1)) {
3115                 /*
3116                  * tty->count is 1 and the tty structure will be freed.
3117                  * info->port.count should be one in this case.
3118                  * if it's not, correct it so that the port is shutdown.
3119                  */
3120                 printk("mgsl_close: bad refcount; tty->count is 1, "
3121                        "info->port.count is %d\n", info->port.count);
3122                 info->port.count = 1;
3123         }
3124
3125         info->port.count--;
3126
3127         /* if at least one open remaining, leave hardware active */
3128         if (info->port.count)
3129                 goto cleanup;
3130
3131         info->port.flags |= ASYNC_CLOSING;
3132
3133         /* set tty->closing to notify line discipline to
3134          * only process XON/XOFF characters. Only the N_TTY
3135          * discipline appears to use this (ppp does not).
3136          */
3137         tty->closing = 1;
3138
3139         /* wait for transmit data to clear all layers */
3140
3141         if (info->port.closing_wait != ASYNC_CLOSING_WAIT_NONE) {
3142                 if (debug_level >= DEBUG_LEVEL_INFO)
3143                         printk("%s(%d):mgsl_close(%s) calling tty_wait_until_sent\n",
3144                                  __FILE__,__LINE__, info->device_name );
3145                 tty_wait_until_sent(tty, info->port.closing_wait);
3146         }
3147
3148         if (info->port.flags & ASYNC_INITIALIZED)
3149                 mgsl_wait_until_sent(tty, info->timeout);
3150
3151         mgsl_flush_buffer(tty);
3152
3153         tty_ldisc_flush(tty);
3154
3155         shutdown(info);
3156
3157         tty->closing = 0;
3158         info->port.tty = NULL;
3159
3160         if (info->port.blocked_open) {
3161                 if (info->port.close_delay) {
3162                         msleep_interruptible(jiffies_to_msecs(info->port.close_delay));
3163                 }
3164                 wake_up_interruptible(&info->port.open_wait);
3165         }
3166
3167         info->port.flags &= ~(ASYNC_NORMAL_ACTIVE|ASYNC_CLOSING);
3168
3169         wake_up_interruptible(&info->port.close_wait);
3170
3171 cleanup:
3172         if (debug_level >= DEBUG_LEVEL_INFO)
3173                 printk("%s(%d):mgsl_close(%s) exit, count=%d\n", __FILE__,__LINE__,
3174                         tty->driver->name, info->port.count);
3175
3176 }       /* end of mgsl_close() */
3177
3178 /* mgsl_wait_until_sent()
3179  *
3180  *      Wait until the transmitter is empty.
3181  *
3182  * Arguments:
3183  *
3184  *      tty             pointer to tty info structure
3185  *      timeout         time to wait for send completion
3186  *
3187  * Return Value:        None
3188  */
3189 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout)
3190 {
3191         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3192         unsigned long orig_jiffies, char_time;
3193
3194         if (!info )
3195                 return;
3196
3197         if (debug_level >= DEBUG_LEVEL_INFO)
3198                 printk("%s(%d):mgsl_wait_until_sent(%s) entry\n",
3199                          __FILE__,__LINE__, info->device_name );
3200
3201         if (mgsl_paranoia_check(info, tty->name, "mgsl_wait_until_sent"))
3202                 return;
3203
3204         if (!(info->port.flags & ASYNC_INITIALIZED))
3205                 goto exit;
3206
3207         orig_jiffies = jiffies;
3208
3209         /* Set check interval to 1/5 of estimated time to
3210          * send a character, and make it at least 1. The check
3211          * interval should also be less than the timeout.
3212          * Note: use tight timings here to satisfy the NIST-PCTS.
3213          */
3214
3215         lock_kernel();
3216         if ( info->params.data_rate ) {
3217                 char_time = info->timeout/(32 * 5);
3218                 if (!char_time)
3219                         char_time++;
3220         } else
3221                 char_time = 1;
3222
3223         if (timeout)
3224                 char_time = min_t(unsigned long, char_time, timeout);
3225
3226         if ( info->params.mode == MGSL_MODE_HDLC ||
3227                 info->params.mode == MGSL_MODE_RAW ) {
3228                 while (info->tx_active) {
3229                         msleep_interruptible(jiffies_to_msecs(char_time));
3230                         if (signal_pending(current))
3231                                 break;
3232                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3233                                 break;
3234                 }
3235         } else {
3236                 while (!(usc_InReg(info,TCSR) & TXSTATUS_ALL_SENT) &&
3237                         info->tx_enabled) {
3238                         msleep_interruptible(jiffies_to_msecs(char_time));
3239                         if (signal_pending(current))
3240                                 break;
3241                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3242                                 break;
3243                 }
3244         }
3245         unlock_kernel();
3246
3247 exit:
3248         if (debug_level >= DEBUG_LEVEL_INFO)
3249                 printk("%s(%d):mgsl_wait_until_sent(%s) exit\n",
3250                          __FILE__,__LINE__, info->device_name );
3251
3252 }       /* end of mgsl_wait_until_sent() */
3253
3254 /* mgsl_hangup()
3255  *
3256  *      Called by tty_hangup() when a hangup is signaled.
3257  *      This is the same as to closing all open files for the port.
3258  *
3259  * Arguments:           tty     pointer to associated tty object
3260  * Return Value:        None
3261  */
3262 static void mgsl_hangup(struct tty_struct *tty)
3263 {
3264         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3265
3266         if (debug_level >= DEBUG_LEVEL_INFO)
3267                 printk("%s(%d):mgsl_hangup(%s)\n",
3268                          __FILE__,__LINE__, info->device_name );
3269
3270         if (mgsl_paranoia_check(info, tty->name, "mgsl_hangup"))
3271                 return;
3272
3273         mgsl_flush_buffer(tty);
3274         shutdown(info);
3275
3276         info->port.count = 0;
3277         info->port.flags &= ~ASYNC_NORMAL_ACTIVE;
3278         info->port.tty = NULL;
3279
3280         wake_up_interruptible(&info->port.open_wait);
3281
3282 }       /* end of mgsl_hangup() */
3283
3284 /*
3285  * carrier_raised()
3286  *
3287  *      Return true if carrier is raised
3288  */
3289
3290 static int carrier_raised(struct tty_port *port)
3291 {
3292         unsigned long flags;
3293         struct mgsl_struct *info = container_of(port, struct mgsl_struct, port);
3294
3295         spin_lock_irqsave(&info->irq_spinlock, flags);
3296         usc_get_serial_signals(info);
3297         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3298         return (info->serial_signals & SerialSignal_DCD) ? 1 : 0;
3299 }
3300
3301 static void raise_dtr_rts(struct tty_port *port)
3302 {
3303         struct mgsl_struct *info = container_of(port, struct mgsl_struct, port);
3304         unsigned long flags;
3305
3306         spin_lock_irqsave(&info->irq_spinlock,flags);
3307         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
3308         usc_set_serial_signals(info);
3309         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3310 }
3311
3312
3313 /* block_til_ready()
3314  *
3315  *      Block the current process until the specified port
3316  *      is ready to be opened.
3317  *
3318  * Arguments:
3319  *
3320  *      tty             pointer to tty info structure
3321  *      filp            pointer to open file object
3322  *      info            pointer to device instance data
3323  *
3324  * Return Value:        0 if success, otherwise error code
3325  */
3326 static int block_til_ready(struct tty_struct *tty, struct file * filp,
3327                            struct mgsl_struct *info)
3328 {
3329         DECLARE_WAITQUEUE(wait, current);
3330         int             retval;
3331         bool            do_clocal = false;
3332         bool            extra_count = false;
3333         unsigned long   flags;
3334         int             dcd;
3335         struct tty_port *port = &info->port;
3336
3337         if (debug_level >= DEBUG_LEVEL_INFO)
3338                 printk("%s(%d):block_til_ready on %s\n",
3339                          __FILE__,__LINE__, tty->driver->name );
3340
3341         if (filp->f_flags & O_NONBLOCK || tty->flags & (1 << TTY_IO_ERROR)){
3342                 /* nonblock mode is set or port is not enabled */
3343                 port->flags |= ASYNC_NORMAL_ACTIVE;
3344                 return 0;
3345         }
3346
3347         if (tty->termios->c_cflag & CLOCAL)
3348                 do_clocal = true;
3349
3350         /* Wait for carrier detect and the line to become
3351          * free (i.e., not in use by the callout).  While we are in
3352          * this loop, port->count is dropped by one, so that
3353          * mgsl_close() knows when to free things.  We restore it upon
3354          * exit, either normal or abnormal.
3355          */
3356
3357         retval = 0;
3358         add_wait_queue(&port->open_wait, &wait);
3359
3360         if (debug_level >= DEBUG_LEVEL_INFO)
3361                 printk("%s(%d):block_til_ready before block on %s count=%d\n",
3362                          __FILE__,__LINE__, tty->driver->name, port->count );
3363
3364         spin_lock_irqsave(&info->irq_spinlock, flags);
3365         if (!tty_hung_up_p(filp)) {
3366                 extra_count = true;
3367                 port->count--;
3368         }
3369         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3370         port->blocked_open++;
3371
3372         while (1) {
3373                 if (tty->termios->c_cflag & CBAUD)
3374                         tty_port_raise_dtr_rts(port);
3375
3376                 set_current_state(TASK_INTERRUPTIBLE);
3377
3378                 if (tty_hung_up_p(filp) || !(port->flags & ASYNC_INITIALIZED)){
3379                         retval = (port->flags & ASYNC_HUP_NOTIFY) ?
3380                                         -EAGAIN : -ERESTARTSYS;
3381                         break;
3382                 }
3383
3384                 dcd = tty_port_carrier_raised(&info->port);
3385
3386                 if (!(port->flags & ASYNC_CLOSING) && (do_clocal || dcd))
3387                         break;
3388
3389                 if (signal_pending(current)) {
3390                         retval = -ERESTARTSYS;
3391                         break;
3392                 }
3393
3394                 if (debug_level >= DEBUG_LEVEL_INFO)
3395                         printk("%s(%d):block_til_ready blocking on %s count=%d\n",
3396                                  __FILE__,__LINE__, tty->driver->name, port->count );
3397
3398                 schedule();
3399         }
3400
3401         set_current_state(TASK_RUNNING);
3402         remove_wait_queue(&port->open_wait, &wait);
3403
3404         /* FIXME: Racy on hangup during close wait */
3405         if (extra_count)
3406                 port->count++;
3407         port->blocked_open--;
3408
3409         if (debug_level >= DEBUG_LEVEL_INFO)
3410                 printk("%s(%d):block_til_ready after blocking on %s count=%d\n",
3411                          __FILE__,__LINE__, tty->driver->name, port->count );
3412
3413         if (!retval)
3414                 port->flags |= ASYNC_NORMAL_ACTIVE;
3415
3416         return retval;
3417
3418 }       /* end of block_til_ready() */
3419
3420 /* mgsl_open()
3421  *
3422  *      Called when a port is opened.  Init and enable port.
3423  *      Perform serial-specific initialization for the tty structure.
3424  *
3425  * Arguments:           tty     pointer to tty info structure
3426  *                      filp    associated file pointer
3427  *
3428  * Return Value:        0 if success, otherwise error code
3429  */
3430 static int mgsl_open(struct tty_struct *tty, struct file * filp)
3431 {
3432         struct mgsl_struct      *info;
3433         int                     retval, line;
3434         unsigned long flags;
3435
3436         /* verify range of specified line number */
3437         line = tty->index;
3438         if ((line < 0) || (line >= mgsl_device_count)) {
3439                 printk("%s(%d):mgsl_open with invalid line #%d.\n",
3440                         __FILE__,__LINE__,line);
3441                 return -ENODEV;
3442         }
3443
3444         /* find the info structure for the specified line */
3445         info = mgsl_device_list;
3446         while(info && info->line != line)
3447                 info = info->next_device;
3448         if (mgsl_paranoia_check(info, tty->name, "mgsl_open"))
3449                 return -ENODEV;
3450
3451         tty->driver_data = info;
3452         info->port.tty = tty;
3453
3454         if (debug_level >= DEBUG_LEVEL_INFO)
3455                 printk("%s(%d):mgsl_open(%s), old ref count = %d\n",
3456                          __FILE__,__LINE__,tty->driver->name, info->port.count);
3457
3458         /* If port is closing, signal caller to try again */
3459         if (tty_hung_up_p(filp) || info->port.flags & ASYNC_CLOSING){
3460                 if (info->port.flags & ASYNC_CLOSING)
3461                         interruptible_sleep_on(&info->port.close_wait);
3462                 retval = ((info->port.flags & ASYNC_HUP_NOTIFY) ?
3463                         -EAGAIN : -ERESTARTSYS);
3464                 goto cleanup;
3465         }
3466
3467         info->port.tty->low_latency = (info->port.flags & ASYNC_LOW_LATENCY) ? 1 : 0;
3468
3469         spin_lock_irqsave(&info->netlock, flags);
3470         if (info->netcount) {
3471                 retval = -EBUSY;
3472                 spin_unlock_irqrestore(&info->netlock, flags);
3473                 goto cleanup;
3474         }
3475         info->port.count++;
3476         spin_unlock_irqrestore(&info->netlock, flags);
3477
3478         if (info->port.count == 1) {
3479                 /* 1st open on this device, init hardware */
3480                 retval = startup(info);
3481                 if (retval < 0)
3482                         goto cleanup;
3483         }
3484
3485         retval = block_til_ready(tty, filp, info);
3486         if (retval) {
3487                 if (debug_level >= DEBUG_LEVEL_INFO)
3488                         printk("%s(%d):block_til_ready(%s) returned %d\n",
3489                                  __FILE__,__LINE__, info->device_name, retval);
3490                 goto cleanup;
3491         }
3492
3493         if (debug_level >= DEBUG_LEVEL_INFO)
3494                 printk("%s(%d):mgsl_open(%s) success\n",
3495                          __FILE__,__LINE__, info->device_name);
3496         retval = 0;
3497
3498 cleanup:
3499         if (retval) {
3500                 if (tty->count == 1)
3501                         info->port.tty = NULL; /* tty layer will release tty struct */
3502                 if(info->port.count)
3503                         info->port.count--;
3504         }
3505
3506         return retval;
3507
3508 }       /* end of mgsl_open() */
3509
3510 /*
3511  * /proc fs routines....
3512  */
3513
3514 static inline int line_info(char *buf, struct mgsl_struct *info)
3515 {
3516         char    stat_buf[30];
3517         int     ret;
3518         unsigned long flags;
3519
3520         if (info->bus_type == MGSL_BUS_TYPE_PCI) {
3521                 ret = sprintf(buf, "%s:PCI io:%04X irq:%d mem:%08X lcr:%08X",
3522                         info->device_name, info->io_base, info->irq_level,
3523                         info->phys_memory_base, info->phys_lcr_base);
3524         } else {
3525                 ret = sprintf(buf, "%s:(E)ISA io:%04X irq:%d dma:%d",
3526                         info->device_name, info->io_base,
3527                         info->irq_level, info->dma_level);
3528         }
3529
3530         /* output current serial signal states */
3531         spin_lock_irqsave(&info->irq_spinlock,flags);
3532         usc_get_serial_signals(info);
3533         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3534
3535         stat_buf[0] = 0;
3536         stat_buf[1] = 0;
3537         if (info->serial_signals & SerialSignal_RTS)
3538                 strcat(stat_buf, "|RTS");
3539         if (info->serial_signals & SerialSignal_CTS)
3540                 strcat(stat_buf, "|CTS");
3541         if (info->serial_signals & SerialSignal_DTR)
3542                 strcat(stat_buf, "|DTR");
3543         if (info->serial_signals & SerialSignal_DSR)
3544                 strcat(stat_buf, "|DSR");
3545         if (info->serial_signals & SerialSignal_DCD)
3546                 strcat(stat_buf, "|CD");
3547         if (info->serial_signals & SerialSignal_RI)
3548                 strcat(stat_buf, "|RI");
3549
3550         if (info->params.mode == MGSL_MODE_HDLC ||
3551             info->params.mode == MGSL_MODE_RAW ) {
3552                 ret += sprintf(buf+ret, " HDLC txok:%d rxok:%d",
3553                               info->icount.txok, info->icount.rxok);
3554                 if (info->icount.txunder)
3555                         ret += sprintf(buf+ret, " txunder:%d", info->icount.txunder);
3556                 if (info->icount.txabort)
3557                         ret += sprintf(buf+ret, " txabort:%d", info->icount.txabort);
3558                 if (info->icount.rxshort)
3559                         ret += sprintf(buf+ret, " rxshort:%d", info->icount.rxshort);
3560                 if (info->icount.rxlong)
3561                         ret += sprintf(buf+ret, " rxlong:%d", info->icount.rxlong);
3562                 if (info->icount.rxover)
3563                         ret += sprintf(buf+ret, " rxover:%d", info->icount.rxover);
3564                 if (info->icount.rxcrc)
3565                         ret += sprintf(buf+ret, " rxcrc:%d", info->icount.rxcrc);
3566         } else {
3567                 ret += sprintf(buf+ret, " ASYNC tx:%d rx:%d",
3568                               info->icount.tx, info->icount.rx);
3569                 if (info->icount.frame)
3570                         ret += sprintf(buf+ret, " fe:%d", info->icount.frame);
3571                 if (info->icount.parity)
3572                         ret += sprintf(buf+ret, " pe:%d", info->icount.parity);
3573                 if (info->icount.brk)
3574                         ret += sprintf(buf+ret, " brk:%d", info->icount.brk);
3575                 if (info->icount.overrun)
3576                         ret += sprintf(buf+ret, " oe:%d", info->icount.overrun);
3577         }
3578
3579         /* Append serial signal status to end */
3580         ret += sprintf(buf+ret, " %s\n", stat_buf+1);
3581
3582         ret += sprintf(buf+ret, "txactive=%d bh_req=%d bh_run=%d pending_bh=%x\n",
3583          info->tx_active,info->bh_requested,info->bh_running,
3584          info->pending_bh);
3585
3586         spin_lock_irqsave(&info->irq_spinlock,flags);
3587         {
3588         u16 Tcsr = usc_InReg( info, TCSR );
3589         u16 Tdmr = usc_InDmaReg( info, TDMR );
3590         u16 Ticr = usc_InReg( info, TICR );
3591         u16 Rscr = usc_InReg( info, RCSR );
3592         u16 Rdmr = usc_InDmaReg( info, RDMR );
3593         u16 Ricr = usc_InReg( info, RICR );
3594         u16 Icr = usc_InReg( info, ICR );
3595         u16 Dccr = usc_InReg( info, DCCR );
3596         u16 Tmr = usc_InReg( info, TMR );
3597         u16 Tccr = usc_InReg( info, TCCR );
3598         u16 Ccar = inw( info->io_base + CCAR );
3599         ret += sprintf(buf+ret, "tcsr=%04X tdmr=%04X ticr=%04X rcsr=%04X rdmr=%04X\n"
3600                         "ricr=%04X icr =%04X dccr=%04X tmr=%04X tccr=%04X ccar=%04X\n",
3601                         Tcsr,Tdmr,Ticr,Rscr,Rdmr,Ricr,Icr,Dccr,Tmr,Tccr,Ccar );
3602         }
3603         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3604
3605         return ret;
3606
3607 }       /* end of line_info() */
3608
3609 /* mgsl_read_proc()
3610  *
3611  * Called to print information about devices
3612  *
3613  * Arguments:
3614  *      page    page of memory to hold returned info
3615  *      start
3616  *      off
3617  *      count
3618  *      eof
3619  *      data
3620  *
3621  * Return Value:
3622  */
3623 static int mgsl_read_proc(char *page, char **start, off_t off, int count,
3624                  int *eof, void *data)
3625 {
3626         int len = 0, l;
3627         off_t   begin = 0;
3628         struct mgsl_struct *info;
3629
3630         len += sprintf(page, "synclink driver:%s\n", driver_version);
3631
3632         info = mgsl_device_list;
3633         while( info ) {
3634                 l = line_info(page + len, info);
3635                 len += l;
3636                 if (len+begin > off+count)
3637                         goto done;
3638                 if (len+begin < off) {
3639                         begin += len;
3640                         len = 0;
3641                 }
3642                 info = info->next_device;
3643         }
3644
3645         *eof = 1;
3646 done:
3647         if (off >= len+begin)
3648                 return 0;
3649         *start = page + (off-begin);
3650         return ((count < begin+len-off) ? count : begin+len-off);
3651
3652 }       /* end of mgsl_read_proc() */
3653
3654 /* mgsl_allocate_dma_buffers()
3655  *
3656  *      Allocate and format DMA buffers (ISA adapter)
3657  *      or format shared memory buffers (PCI adapter).
3658  *
3659  * Arguments:           info    pointer to device instance data
3660  * Return Value:        0 if success, otherwise error
3661  */
3662 static int mgsl_allocate_dma_buffers(struct mgsl_struct *info)
3663 {
3664         unsigned short BuffersPerFrame;
3665
3666         info->last_mem_alloc = 0;
3667
3668         /* Calculate the number of DMA buffers necessary to hold the */
3669         /* largest allowable frame size. Note: If the max frame size is */
3670         /* not an even multiple of the DMA buffer size then we need to */
3671         /* round the buffer count per frame up one. */
3672
3673         BuffersPerFrame = (unsigned short)(info->max_frame_size/DMABUFFERSIZE);
3674         if ( info->max_frame_size % DMABUFFERSIZE )
3675                 BuffersPerFrame++;
3676
3677         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3678                 /*
3679                  * The PCI adapter has 256KBytes of shared memory to use.
3680                  * This is 64 PAGE_SIZE buffers.
3681                  *
3682                  * The first page is used for padding at this time so the
3683                  * buffer list does not begin at offset 0 of the PCI
3684                  * adapter's shared memory.
3685                  *
3686                  * The 2nd page is used for the buffer list. A 4K buffer
3687                  * list can hold 128 DMA_BUFFER structures at 32 bytes
3688                  * each.
3689                  *
3690                  * This leaves 62 4K pages.
3691                  *
3692                  * The next N pages are used for transmit frame(s). We
3693                  * reserve enough 4K page blocks to hold the required
3694                  * number of transmit dma buffers (num_tx_dma_buffers),
3695                  * each of MaxFrameSize size.
3696                  *
3697                  * Of the remaining pages (62-N), determine how many can
3698                  * be used to receive full MaxFrameSize inbound frames
3699                  */
3700                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3701                 info->rx_buffer_count = 62 - info->tx_buffer_count;
3702         } else {
3703                 /* Calculate the number of PAGE_SIZE buffers needed for */
3704                 /* receive and transmit DMA buffers. */
3705
3706
3707                 /* Calculate the number of DMA buffers necessary to */
3708                 /* hold 7 max size receive frames and one max size transmit frame. */
3709                 /* The receive buffer count is bumped by one so we avoid an */
3710                 /* End of List condition if all receive buffers are used when */
3711                 /* using linked list DMA buffers. */
3712
3713                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3714                 info->rx_buffer_count = (BuffersPerFrame * MAXRXFRAMES) + 6;
3715
3716                 /*
3717                  * limit total TxBuffers & RxBuffers to 62 4K total
3718                  * (ala PCI Allocation)
3719                  */
3720
3721                 if ( (info->tx_buffer_count + info->rx_buffer_count) > 62 )
3722                         info->rx_buffer_count = 62 - info->tx_buffer_count;
3723
3724         }
3725
3726         if ( debug_level >= DEBUG_LEVEL_INFO )
3727                 printk("%s(%d):Allocating %d TX and %d RX DMA buffers.\n",
3728                         __FILE__,__LINE__, info->tx_buffer_count,info->rx_buffer_count);
3729
3730         if ( mgsl_alloc_buffer_list_memory( info ) < 0 ||
3731                   mgsl_alloc_frame_memory(info, info->rx_buffer_list, info->rx_buffer_count) < 0 ||
3732                   mgsl_alloc_frame_memory(info, info->tx_buffer_list, info->tx_buffer_count) < 0 ||
3733                   mgsl_alloc_intermediate_rxbuffer_memory(info) < 0  ||
3734                   mgsl_alloc_intermediate_txbuffer_memory(info) < 0 ) {
3735                 printk("%s(%d):Can't allocate DMA buffer memory\n",__FILE__,__LINE__);
3736                 return -ENOMEM;
3737         }
3738
3739         mgsl_reset_rx_dma_buffers( info );
3740         mgsl_reset_tx_dma_buffers( info );
3741
3742         return 0;
3743
3744 }       /* end of mgsl_allocate_dma_buffers() */
3745
3746 /*
3747  * mgsl_alloc_buffer_list_memory()
3748  *
3749  * Allocate a common DMA buffer for use as the
3750  * receive and transmit buffer lists.
3751  *
3752  * A buffer list is a set of buffer entries where each entry contains
3753  * a pointer to an actual buffer and a pointer to the next buffer entry
3754  * (plus some other info about the buffer).
3755  *
3756  * The buffer entries for a list are built to form a circular list so
3757  * that when the entire list has been traversed you start back at the
3758  * beginning.
3759  *
3760  * This function allocates memory for just the buffer entries.
3761  * The links (pointer to next entry) are filled in with the physical
3762  * address of the next entry so the adapter can navigate the list
3763  * using bus master DMA. The pointers to the actual buffers are filled
3764  * out later when the actual buffers are allocated.
3765  *
3766  * Arguments:           info    pointer to device instance data
3767  * Return Value:        0 if success, otherwise error
3768  */
3769 static int mgsl_alloc_buffer_list_memory( struct mgsl_struct *info )
3770 {
3771         unsigned int i;
3772
3773         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3774                 /* PCI adapter uses shared memory. */
3775                 info->buffer_list = info->memory_base + info->last_mem_alloc;
3776                 info->buffer_list_phys = info->last_mem_alloc;
3777                 info->last_mem_alloc += BUFFERLISTSIZE;
3778         } else {
3779                 /* ISA adapter uses system memory. */
3780                 /* The buffer lists are allocated as a common buffer that both */
3781                 /* the processor and adapter can access. This allows the driver to */
3782                 /* inspect portions of the buffer while other portions are being */
3783                 /* updated by the adapter using Bus Master DMA. */
3784
3785                 info->buffer_list = dma_alloc_coherent(NULL, BUFFERLISTSIZE, &info->buffer_list_dma_addr, GFP_KERNEL);
3786                 if (info->buffer_list == NULL)
3787                         return -ENOMEM;
3788                 info->buffer_list_phys = (u32)(info->buffer_list_dma_addr);
3789         }
3790
3791         /* We got the memory for the buffer entry lists. */
3792         /* Initialize the memory block to all zeros. */
3793         memset( info->buffer_list, 0, BUFFERLISTSIZE );
3794
3795         /* Save virtual address pointers to the receive and */
3796         /* transmit buffer lists. (Receive 1st). These pointers will */
3797         /* be used by the processor to access the lists. */
3798         info->rx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3799         info->tx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3800         info->tx_buffer_list += info->rx_buffer_count;
3801
3802         /*
3803          * Build the links for the buffer entry lists such that
3804          * two circular lists are built. (Transmit and Receive).
3805          *
3806          * Note: the links are physical addresses
3807          * which are read by the adapter to determine the next
3808          * buffer entry to use.
3809          */
3810
3811         for ( i = 0; i < info->rx_buffer_count; i++ ) {
3812                 /* calculate and store physical address of this buffer entry */
3813                 info->rx_buffer_list[i].phys_entry =
3814                         info->buffer_list_phys + (i * sizeof(DMABUFFERENTRY));
3815
3816                 /* calculate and store physical address of */
3817                 /* next entry in cirular list of entries */
3818
3819                 info->rx_buffer_list[i].link = info->buffer_list_phys;
3820
3821                 if ( i < info->rx_buffer_count - 1 )
3822                         info->rx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3823         }
3824
3825         for ( i = 0; i < info->tx_buffer_count; i++ ) {
3826                 /* calculate and store physical address of this buffer entry */
3827                 info->tx_buffer_list[i].phys_entry = info->buffer_list_phys +
3828                         ((info->rx_buffer_count + i) * sizeof(DMABUFFERENTRY));
3829
3830                 /* calculate and store physical address of */
3831                 /* next entry in cirular list of entries */
3832
3833                 info->tx_buffer_list[i].link = info->buffer_list_phys +
3834                         info->rx_buffer_count * sizeof(DMABUFFERENTRY);
3835
3836                 if ( i < info->tx_buffer_count - 1 )
3837                         info->tx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3838         }
3839
3840         return 0;
3841
3842 }       /* end of mgsl_alloc_buffer_list_memory() */
3843
3844 /* Free DMA buffers allocated for use as the
3845  * receive and transmit buffer lists.
3846  * Warning:
3847  *
3848  *      The data transfer buffers associated with the buffer list
3849  *      MUST be freed before freeing the buffer list itself because
3850  *      the buffer list contains the information necessary to free
3851  *      the individual buffers!
3852  */
3853 static void mgsl_free_buffer_list_memory( struct mgsl_struct *info )
3854 {
3855         if (info->buffer_list && info->bus_type != MGSL_BUS_TYPE_PCI)
3856                 dma_free_coherent(NULL, BUFFERLISTSIZE, info->buffer_list, info->buffer_list_dma_addr);
3857
3858         info->buffer_list = NULL;
3859         info->rx_buffer_list = NULL;
3860         info->tx_buffer_list = NULL;
3861
3862 }       /* end of mgsl_free_buffer_list_memory() */
3863
3864 /*
3865  * mgsl_alloc_frame_memory()
3866  *
3867  *      Allocate the frame DMA buffers used by the specified buffer list.
3868  *      Each DMA buffer will be one memory page in size. This is necessary
3869  *      because memory can fragment enough that it may be impossible
3870  *      contiguous pages.
3871  *
3872  * Arguments:
3873  *
3874  *      info            pointer to device instance data
3875  *      BufferList      pointer to list of buffer entries
3876  *      Buffercount     count of buffer entries in buffer list
3877  *
3878  * Return Value:        0 if success, otherwise -ENOMEM
3879  */
3880 static int mgsl_alloc_frame_memory(struct mgsl_struct *info,DMABUFFERENTRY *BufferList,int Buffercount)
3881 {
3882         int i;
3883         u32 phys_addr;
3884
3885         /* Allocate page sized buffers for the receive buffer list */
3886
3887         for ( i = 0; i < Buffercount; i++ ) {
3888                 if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3889                         /* PCI adapter uses shared memory buffers. */
3890                         BufferList[i].virt_addr = info->memory_base + info->last_mem_alloc;
3891                         phys_addr = info->last_mem_alloc;
3892                         info->last_mem_alloc += DMABUFFERSIZE;
3893                 } else {
3894                         /* ISA adapter uses system memory. */
3895                         BufferList[i].virt_addr = dma_alloc_coherent(NULL, DMABUFFERSIZE, &BufferList[i].dma_addr, GFP_KERNEL);
3896                         if (BufferList[i].virt_addr == NULL)
3897                                 return -ENOMEM;
3898                         phys_addr = (u32)(BufferList[i].dma_addr);
3899                 }
3900                 BufferList[i].phys_addr = phys_addr;
3901         }
3902
3903         return 0;
3904
3905 }       /* end of mgsl_alloc_frame_memory() */
3906
3907 /*
3908  * mgsl_free_frame_memory()
3909  *
3910  *      Free the buffers associated with
3911  *      each buffer entry of a buffer list.
3912  *
3913  * Arguments:
3914  *
3915  *      info            pointer to device instance data
3916  *      BufferList      pointer to list of buffer entries
3917  *      Buffercount     count of buffer entries in buffer list
3918  *
3919  * Return Value:        None
3920  */
3921 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList, int Buffercount)
3922 {
3923         int i;
3924
3925         if ( BufferList ) {
3926                 for ( i = 0 ; i < Buffercount ; i++ ) {
3927                         if ( BufferList[i].virt_addr ) {
3928                                 if ( info->bus_type != MGSL_BUS_TYPE_PCI )
3929                                         dma_free_coherent(NULL, DMABUFFERSIZE, BufferList[i].virt_addr, BufferList[i].dma_addr);
3930                                 BufferList[i].virt_addr = NULL;
3931                         }
3932                 }
3933         }
3934
3935 }       /* end of mgsl_free_frame_memory() */
3936
3937 /* mgsl_free_dma_buffers()
3938  *
3939  *      Free DMA buffers
3940  *
3941  * Arguments:           info    pointer to device instance data
3942  * Return Value:        None
3943  */
3944 static void mgsl_free_dma_buffers( struct mgsl_struct *info )
3945 {
3946         mgsl_free_frame_memory( info, info->rx_buffer_list, info->rx_buffer_count );
3947         mgsl_free_frame_memory( info, info->tx_buffer_list, info->tx_buffer_count );
3948         mgsl_free_buffer_list_memory( info );
3949
3950 }       /* end of mgsl_free_dma_buffers() */
3951
3952
3953 /*
3954  * mgsl_alloc_intermediate_rxbuffer_memory()
3955  *
3956  *      Allocate a buffer large enough to hold max_frame_size. This buffer
3957  *      is used to pass an assembled frame to the line discipline.
3958  *
3959  * Arguments:
3960  *
3961  *      info            pointer to device instance data
3962  *
3963  * Return Value:        0 if success, otherwise -ENOMEM
3964  */
3965 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3966 {
3967         info->intermediate_rxbuffer = kmalloc(info->max_frame_size, GFP_KERNEL | GFP_DMA);
3968         if ( info->intermediate_rxbuffer == NULL )
3969                 return -ENOMEM;
3970
3971         return 0;
3972
3973 }       /* end of mgsl_alloc_intermediate_rxbuffer_memory() */
3974
3975 /*
3976  * mgsl_free_intermediate_rxbuffer_memory()
3977  *
3978  *
3979  * Arguments:
3980  *
3981  *      info            pointer to device instance data
3982  *
3983  * Return Value:        None
3984  */
3985 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3986 {
3987         kfree(info->intermediate_rxbuffer);
3988         info->intermediate_rxbuffer = NULL;
3989
3990 }       /* end of mgsl_free_intermediate_rxbuffer_memory() */
3991
3992 /*
3993  * mgsl_alloc_intermediate_txbuffer_memory()
3994  *
3995  *      Allocate intermdiate transmit buffer(s) large enough to hold max_frame_size.
3996  *      This buffer is used to load transmit frames into the adapter's dma transfer
3997  *      buffers when there is sufficient space.
3998  *
3999  * Arguments:
4000  *
4001  *      info            pointer to device instance data
4002  *
4003  * Return Value:        0 if success, otherwise -ENOMEM
4004  */
4005 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info)
4006 {
4007         int i;
4008
4009         if ( debug_level >= DEBUG_LEVEL_INFO )
4010                 printk("%s %s(%d)  allocating %d tx holding buffers\n",
4011                                 info->device_name, __FILE__,__LINE__,info->num_tx_holding_buffers);
4012
4013         memset(info->tx_holding_buffers,0,sizeof(info->tx_holding_buffers));
4014
4015         for ( i=0; i<info->num_tx_holding_buffers; ++i) {
4016                 info->tx_holding_buffers[i].buffer =
4017                         kmalloc(info->max_frame_size, GFP_KERNEL);
4018                 if (info->tx_holding_buffers[i].buffer == NULL) {
4019                         for (--i; i >= 0; i--) {
4020                                 kfree(info->tx_holding_buffers[i].buffer);
4021                                 info->tx_holding_buffers[i].buffer = NULL;
4022                         }
4023                         return -ENOMEM;
4024                 }
4025         }
4026
4027         return 0;
4028
4029 }       /* end of mgsl_alloc_intermediate_txbuffer_memory() */
4030
4031 /*
4032  * mgsl_free_intermediate_txbuffer_memory()
4033  *
4034  *
4035  * Arguments:
4036  *
4037  *      info            pointer to device instance data
4038  *
4039  * Return Value:        None
4040  */
4041 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info)
4042 {
4043         int i;
4044
4045         for ( i=0; i<info->num_tx_holding_buffers; ++i ) {
4046                 kfree(info->tx_holding_buffers[i].buffer);
4047                 info->tx_holding_buffers[i].buffer = NULL;
4048         }
4049
4050         info->get_tx_holding_index = 0;
4051         info->put_tx_holding_index = 0;
4052         info->tx_holding_count = 0;
4053
4054 }       /* end of mgsl_free_intermediate_txbuffer_memory() */
4055
4056
4057 /*
4058  * load_next_tx_holding_buffer()
4059  *
4060  * attempts to load the next buffered tx request into the
4061  * tx dma buffers
4062  *
4063  * Arguments:
4064  *
4065  *      info            pointer to device instance data
4066  *
4067  * Return Value:        true if next buffered tx request loaded
4068  *                      into adapter's tx dma buffer,
4069  *                      false otherwise
4070  */
4071 static bool load_next_tx_holding_buffer(struct mgsl_struct *info)
4072 {
4073         bool ret = false;
4074
4075         if ( info->tx_holding_count ) {
4076                 /* determine if we have enough tx dma buffers
4077                  * to accommodate the next tx frame
4078                  */
4079                 struct tx_holding_buffer *ptx =
4080                         &info->tx_holding_buffers[info->get_tx_holding_index];
4081                 int num_free = num_free_tx_dma_buffers(info);
4082                 int num_needed = ptx->buffer_size / DMABUFFERSIZE;
4083                 if ( ptx->buffer_size % DMABUFFERSIZE )
4084                         ++num_needed;
4085
4086                 if (num_needed <= num_free) {
4087                         info->xmit_cnt = ptx->buffer_size;
4088                         mgsl_load_tx_dma_buffer(info,ptx->buffer,ptx->buffer_size);
4089
4090                         --info->tx_holding_count;
4091                         if ( ++info->get_tx_holding_index >= info->num_tx_holding_buffers)
4092                                 info->get_tx_holding_index=0;
4093
4094                         /* restart transmit timer */
4095                         mod_timer(&info->tx_timer, jiffies + msecs_to_jiffies(5000));
4096
4097                         ret = true;
4098                 }
4099         }
4100
4101         return ret;
4102 }
4103
4104 /*
4105  * save_tx_buffer_request()
4106  *
4107  * attempt to store transmit frame request for later transmission
4108  *
4109  * Arguments:
4110  *
4111  *      info            pointer to device instance data
4112  *      Buffer          pointer to buffer containing frame to load
4113  *      BufferSize      size in bytes of frame in Buffer
4114  *
4115  * Return Value:        1 if able to store, 0 otherwise
4116  */
4117 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize)
4118 {
4119         struct tx_holding_buffer *ptx;
4120
4121         if ( info->tx_holding_count >= info->num_tx_holding_buffers ) {
4122                 return 0;               /* all buffers in use */
4123         }
4124
4125         ptx = &info->tx_holding_buffers[info->put_tx_holding_index];
4126         ptx->buffer_size = BufferSize;
4127         memcpy( ptx->buffer, Buffer, BufferSize);
4128
4129         ++info->tx_holding_count;
4130         if ( ++info->put_tx_holding_index >= info->num_tx_holding_buffers)
4131                 info->put_tx_holding_index=0;
4132
4133         return 1;
4134 }
4135
4136 static int mgsl_claim_resources(struct mgsl_struct *info)
4137 {
4138         if (request_region(info->io_base,info->io_addr_size,"synclink") == NULL) {
4139                 printk( "%s(%d):I/O address conflict on device %s Addr=%08X\n",
4140                         __FILE__,__LINE__,info->device_name, info->io_base);
4141                 return -ENODEV;
4142         }
4143         info->io_addr_requested = true;
4144
4145         if ( request_irq(info->irq_level,mgsl_interrupt,info->irq_flags,
4146                 info->device_name, info ) < 0 ) {
4147                 printk( "%s(%d):Cant request interrupt on device %s IRQ=%d\n",
4148                         __FILE__,__LINE__,info->device_name, info->irq_level );
4149                 goto errout;
4150         }
4151         info->irq_requested = true;
4152
4153         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4154                 if (request_mem_region(info->phys_memory_base,0x40000,"synclink") == NULL) {
4155                         printk( "%s(%d):mem addr conflict device %s Addr=%08X\n",
4156                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base);
4157                         goto errout;
4158                 }
4159                 info->shared_mem_requested = true;
4160                 if (request_mem_region(info->phys_lcr_base + info->lcr_offset,128,"synclink") == NULL) {
4161                         printk( "%s(%d):lcr mem addr conflict device %s Addr=%08X\n",
4162                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base + info->lcr_offset);
4163                         goto errout;
4164                 }
4165                 info->lcr_mem_requested = true;
4166
4167                 info->memory_base = ioremap_nocache(info->phys_memory_base,
4168                                                                 0x40000);
4169                 if (!info->memory_base) {
4170                         printk( "%s(%d):Cant map shared memory on device %s MemAddr=%08X\n",
4171                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4172                         goto errout;
4173                 }
4174
4175                 if ( !mgsl_memory_test(info) ) {
4176                         printk( "%s(%d):Failed shared memory test %s MemAddr=%08X\n",
4177                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4178                         goto errout;
4179                 }
4180
4181                 info->lcr_base = ioremap_nocache(info->phys_lcr_base,
4182                                                                 PAGE_SIZE);
4183                 if (!info->lcr_base) {
4184                         printk( "%s(%d):Cant map LCR memory on device %s MemAddr=%08X\n",
4185                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base );
4186                         goto errout;
4187                 }
4188                 info->lcr_base += info->lcr_offset;
4189
4190         } else {
4191                 /* claim DMA channel */
4192
4193                 if (request_dma(info->dma_level,info->device_name) < 0){
4194                         printk( "%s(%d):Cant request DMA channel on device %s DMA=%d\n",
4195                                 __FILE__,__LINE__,info->device_name, info->dma_level );
4196                         mgsl_release_resources( info );
4197                         return -ENODEV;
4198                 }
4199                 info->dma_requested = true;
4200
4201                 /* ISA adapter uses bus master DMA */
4202                 set_dma_mode(info->dma_level,DMA_MODE_CASCADE);
4203                 enable_dma(info->dma_level);
4204         }
4205
4206         if ( mgsl_allocate_dma_buffers(info) < 0 ) {
4207                 printk( "%s(%d):Cant allocate DMA buffers on device %s DMA=%d\n",
4208                         __FILE__,__LINE__,info->device_name, info->dma_level );
4209                 goto errout;
4210         }
4211
4212         return 0;
4213 errout:
4214         mgsl_release_resources(info);
4215         return -ENODEV;
4216
4217 }       /* end of mgsl_claim_resources() */
4218
4219 static void mgsl_release_resources(struct mgsl_struct *info)
4220 {
4221         if ( debug_level >= DEBUG_LEVEL_INFO )
4222                 printk( "%s(%d):mgsl_release_resources(%s) entry\n",
4223                         __FILE__,__LINE__,info->device_name );
4224
4225         if ( info->irq_requested ) {
4226                 free_irq(info->irq_level, info);
4227                 info->irq_requested = false;
4228         }
4229         if ( info->dma_requested ) {
4230                 disable_dma(info->dma_level);
4231                 free_dma(info->dma_level);
4232                 info->dma_requested = false;
4233         }
4234         mgsl_free_dma_buffers(info);
4235         mgsl_free_intermediate_rxbuffer_memory(info);
4236         mgsl_free_intermediate_txbuffer_memory(info);
4237
4238         if ( info->io_addr_requested ) {
4239                 release_region(info->io_base,info->io_addr_size);
4240                 info->io_addr_requested = false;
4241         }
4242         if ( info->shared_mem_requested ) {
4243                 release_mem_region(info->phys_memory_base,0x40000);
4244                 info->shared_mem_requested = false;
4245         }
4246         if ( info->lcr_mem_requested ) {
4247                 release_mem_region(info->phys_lcr_base + info->lcr_offset,128);
4248                 info->lcr_mem_requested = false;
4249         }
4250         if (info->memory_base){
4251                 iounmap(info->memory_base);
4252                 info->memory_base = NULL;
4253         }
4254         if (info->lcr_base){
4255                 iounmap(info->lcr_base - info->lcr_offset);
4256                 info->lcr_base = NULL;
4257         }
4258
4259         if ( debug_level >= DEBUG_LEVEL_INFO )
4260                 printk( "%s(%d):mgsl_release_resources(%s) exit\n",
4261                         __FILE__,__LINE__,info->device_name );
4262
4263 }       /* end of mgsl_release_resources() */
4264
4265 /* mgsl_add_device()
4266  *
4267  *      Add the specified device instance data structure to the
4268  *      global linked list of devices and increment the device count.
4269  *
4270  * Arguments:           info    pointer to device instance data
4271  * Return Value:        None
4272  */
4273 static void mgsl_add_device( struct mgsl_struct *info )
4274 {
4275         info->next_device = NULL;
4276         info->line = mgsl_device_count;
4277         sprintf(info->device_name,"ttySL%d",info->line);
4278
4279         if (info->line < MAX_TOTAL_DEVICES) {
4280                 if (maxframe[info->line])
4281                         info->max_frame_size = maxframe[info->line];
4282
4283                 if (txdmabufs[info->line]) {
4284                         info->num_tx_dma_buffers = txdmabufs[info->line];
4285                         if (info->num_tx_dma_buffers < 1)
4286                                 info->num_tx_dma_buffers = 1;
4287                 }
4288
4289                 if (txholdbufs[info->line]) {
4290                         info->num_tx_holding_buffers = txholdbufs[info->line];
4291                         if (info->num_tx_holding_buffers < 1)
4292                                 info->num_tx_holding_buffers = 1;
4293                         else if (info->num_tx_holding_buffers > MAX_TX_HOLDING_BUFFERS)
4294                                 info->num_tx_holding_buffers = MAX_TX_HOLDING_BUFFERS;
4295                 }
4296         }
4297
4298         mgsl_device_count++;
4299
4300         if ( !mgsl_device_list )
4301                 mgsl_device_list = info;
4302         else {
4303                 struct mgsl_struct *current_dev = mgsl_device_list;
4304                 while( current_dev->next_device )
4305                         current_dev = current_dev->next_device;
4306                 current_dev->next_device = info;
4307         }
4308
4309         if ( info->max_frame_size < 4096 )
4310                 info->max_frame_size = 4096;
4311         else if ( info->max_frame_size > 65535 )
4312                 info->max_frame_size = 65535;
4313
4314         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4315                 printk( "SyncLink PCI v%d %s: IO=%04X IRQ=%d Mem=%08X,%08X MaxFrameSize=%u\n",
4316                         info->hw_version + 1, info->device_name, info->io_base, info->irq_level,
4317                         info->phys_memory_base, info->phys_lcr_base,
4318                         info->max_frame_size );
4319         } else {
4320                 printk( "SyncLink ISA %s: IO=%04X IRQ=%d DMA=%d MaxFrameSize=%u\n",
4321                         info->device_name, info->io_base, info->irq_level, info->dma_level,
4322                         info->max_frame_size );
4323         }
4324
4325 #if SYNCLINK_GENERIC_HDLC
4326         hdlcdev_init(info);
4327 #endif
4328
4329 }       /* end of mgsl_add_device() */
4330
4331 static const struct tty_port_operations mgsl_port_ops = {
4332         .carrier_raised = carrier_raised,
4333         .raise_dtr_rts = raise_dtr_rts,
4334 };
4335
4336
4337 /* mgsl_allocate_device()
4338  *
4339  *      Allocate and initialize a device instance structure
4340  *
4341  * Arguments:           none
4342  * Return Value:        pointer to mgsl_struct if success, otherwise NULL
4343  */
4344 static struct mgsl_struct* mgsl_allocate_device(void)
4345 {
4346         struct mgsl_struct *info;
4347
4348         info = kzalloc(sizeof(struct mgsl_struct),
4349                  GFP_KERNEL);
4350
4351         if (!info) {
4352                 printk("Error can't allocate device instance data\n");
4353         } else {
4354                 tty_port_init(&info->port);
4355                 info->port.ops = &mgsl_port_ops;
4356                 info->magic = MGSL_MAGIC;
4357                 INIT_WORK(&info->task, mgsl_bh_handler);
4358                 info->max_frame_size = 4096;
4359                 info->port.close_delay = 5*HZ/10;
4360                 info->port.closing_wait = 30*HZ;
4361                 init_waitqueue_head(&info->status_event_wait_q);
4362                 init_waitqueue_head(&info->event_wait_q);
4363                 spin_lock_init(&info->irq_spinlock);
4364                 spin_lock_init(&info->netlock);
4365                 memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
4366                 info->idle_mode = HDLC_TXIDLE_FLAGS;
4367                 info->num_tx_dma_buffers = 1;
4368                 info->num_tx_holding_buffers = 0;
4369         }
4370
4371         return info;
4372
4373 }       /* end of mgsl_allocate_device()*/
4374
4375 static const struct tty_operations mgsl_ops = {
4376         .open = mgsl_open,
4377         .close = mgsl_close,
4378         .write = mgsl_write,
4379         .put_char = mgsl_put_char,
4380         .flush_chars = mgsl_flush_chars,
4381         .write_room = mgsl_write_room,
4382         .chars_in_buffer = mgsl_chars_in_buffer,
4383         .flush_buffer = mgsl_flush_buffer,
4384         .ioctl = mgsl_ioctl,
4385         .throttle = mgsl_throttle,
4386         .unthrottle = mgsl_unthrottle,
4387         .send_xchar = mgsl_send_xchar,
4388         .break_ctl = mgsl_break,
4389         .wait_until_sent = mgsl_wait_until_sent,
4390         .read_proc = mgsl_read_proc,
4391         .set_termios = mgsl_set_termios,
4392         .stop = mgsl_stop,
4393         .start = mgsl_start,
4394         .hangup = mgsl_hangup,
4395         .tiocmget = tiocmget,
4396         .tiocmset = tiocmset,
4397 };
4398
4399 /*
4400  * perform tty device initialization
4401  */
4402 static int mgsl_init_tty(void)
4403 {
4404         int rc;
4405
4406         serial_driver = alloc_tty_driver(128);
4407         if (!serial_driver)
4408                 return -ENOMEM;
4409
4410         serial_driver->owner = THIS_MODULE;
4411         serial_driver->driver_name = "synclink";
4412         serial_driver->name = "ttySL";
4413         serial_driver->major = ttymajor;
4414         serial_driver->minor_start = 64;
4415         serial_driver->type = TTY_DRIVER_TYPE_SERIAL;
4416         serial_driver->subtype = SERIAL_TYPE_NORMAL;
4417         serial_driver->init_termios = tty_std_termios;
4418         serial_driver->init_termios.c_cflag =
4419                 B9600 | CS8 | CREAD | HUPCL | CLOCAL;
4420         serial_driver->init_termios.c_ispeed = 9600;
4421         serial_driver->init_termios.c_ospeed = 9600;
4422         serial_driver->flags = TTY_DRIVER_REAL_RAW;
4423         tty_set_operations(serial_driver, &mgsl_ops);
4424         if ((rc = tty_register_driver(serial_driver)) < 0) {
4425                 printk("%s(%d):Couldn't register serial driver\n",
4426                         __FILE__,__LINE__);
4427                 put_tty_driver(serial_driver);
4428                 serial_driver = NULL;
4429                 return rc;
4430         }
4431
4432         printk("%s %s, tty major#%d\n",
4433                 driver_name, driver_version,
4434                 serial_driver->major);
4435         return 0;
4436 }
4437
4438 /* enumerate user specified ISA adapters
4439  */
4440 static void mgsl_enum_isa_devices(void)
4441 {
4442         struct mgsl_struct *info;
4443         int i;
4444
4445         /* Check for user specified ISA devices */
4446
4447         for (i=0 ;(i < MAX_ISA_DEVICES) && io[i] && irq[i]; i++){
4448                 if ( debug_level >= DEBUG_LEVEL_INFO )
4449                         printk("ISA device specified io=%04X,irq=%d,dma=%d\n",
4450                                 io[i], irq[i], dma[i] );
4451
4452                 info = mgsl_allocate_device();
4453                 if ( !info ) {
4454                         /* error allocating device instance data */
4455                         if ( debug_level >= DEBUG_LEVEL_ERROR )
4456                                 printk( "can't allocate device instance data.\n");
4457                         continue;
4458                 }
4459
4460                 /* Copy user configuration info to device instance data */
4461                 info->io_base = (unsigned int)io[i];
4462                 info->irq_level = (unsigned int)irq[i];
4463                 info->irq_level = irq_canonicalize(info->irq_level);
4464                 info->dma_level = (unsigned int)dma[i];
4465                 info->bus_type = MGSL_BUS_TYPE_ISA;
4466                 info->io_addr_size = 16;
4467                 info->irq_flags = 0;
4468
4469                 mgsl_add_device( info );
4470         }
4471 }
4472
4473 static void synclink_cleanup(void)
4474 {
4475         int rc;
4476         struct mgsl_struct *info;
4477         struct mgsl_struct *tmp;
4478
4479         printk("Unloading %s: %s\n", driver_name, driver_version);
4480
4481         if (serial_driver) {
4482                 if ((rc = tty_unregister_driver(serial_driver)))
4483                         printk("%s(%d) failed to unregister tty driver err=%d\n",
4484                                __FILE__,__LINE__,rc);
4485                 put_tty_driver(serial_driver);
4486         }
4487
4488         info = mgsl_device_list;
4489         while(info) {
4490 #if SYNCLINK_GENERIC_HDLC
4491                 hdlcdev_exit(info);
4492 #endif
4493                 mgsl_release_resources(info);
4494                 tmp = info;
4495                 info = info->next_device;
4496                 kfree(tmp);
4497         }
4498
4499         if (pci_registered)
4500                 pci_unregister_driver(&synclink_pci_driver);
4501 }
4502
4503 static int __init synclink_init(void)
4504 {
4505         int rc;
4506
4507         if (break_on_load) {
4508                 mgsl_get_text_ptr();
4509                 BREAKPOINT();
4510         }
4511
4512         printk("%s %s\n", driver_name, driver_version);
4513
4514         mgsl_enum_isa_devices();
4515         if ((rc = pci_register_driver(&synclink_pci_driver)) < 0)
4516                 printk("%s:failed to register PCI driver, error=%d\n",__FILE__,rc);
4517         else
4518                 pci_registered = true;
4519
4520         if ((rc = mgsl_init_tty()) < 0)
4521                 goto error;
4522
4523         return 0;
4524
4525 error:
4526         synclink_cleanup();
4527         return rc;
4528 }
4529
4530 static void __exit synclink_exit(void)
4531 {
4532         synclink_cleanup();
4533 }
4534
4535 module_init(synclink_init);
4536 module_exit(synclink_exit);
4537
4538 /*
4539  * usc_RTCmd()
4540  *
4541  * Issue a USC Receive/Transmit command to the
4542  * Channel Command/Address Register (CCAR).
4543  *
4544  * Notes:
4545  *
4546  *    The command is encoded in the most significant 5 bits <15..11>
4547  *    of the CCAR value. Bits <10..7> of the CCAR must be preserved
4548  *    and Bits <6..0> must be written as zeros.
4549  *
4550  * Arguments:
4551  *
4552  *    info   pointer to device information structure
4553  *    Cmd    command mask (use symbolic macros)
4554  *
4555  * Return Value:
4556  *
4557  *    None
4558  */
4559 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd )
4560 {
4561         /* output command to CCAR in bits <15..11> */
4562         /* preserve bits <10..7>, bits <6..0> must be zero */
4563
4564         outw( Cmd + info->loopback_bits, info->io_base + CCAR );
4565
4566         /* Read to flush write to CCAR */
4567         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4568                 inw( info->io_base + CCAR );
4569
4570 }       /* end of usc_RTCmd() */
4571
4572 /*
4573  * usc_DmaCmd()
4574  *
4575  *    Issue a DMA command to the DMA Command/Address Register (DCAR).
4576  *
4577  * Arguments:
4578  *
4579  *    info   pointer to device information structure
4580  *    Cmd    DMA command mask (usc_DmaCmd_XX Macros)
4581  *
4582  * Return Value:
4583  *
4584  *       None
4585  */
4586 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd )
4587 {
4588         /* write command mask to DCAR */
4589         outw( Cmd + info->mbre_bit, info->io_base );
4590
4591         /* Read to flush write to DCAR */
4592         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4593                 inw( info->io_base );
4594
4595 }       /* end of usc_DmaCmd() */
4596
4597 /*
4598  * usc_OutDmaReg()
4599  *
4600  *    Write a 16-bit value to a USC DMA register
4601  *
4602  * Arguments:
4603  *
4604  *    info      pointer to device info structure
4605  *    RegAddr   register address (number) for write
4606  *    RegValue  16-bit value to write to register
4607  *
4608  * Return Value:
4609  *
4610  *    None
4611  *
4612  */
4613 static void usc_OutDmaReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4614 {
4615         /* Note: The DCAR is located at the adapter base address */
4616         /* Note: must preserve state of BIT8 in DCAR */
4617
4618         outw( RegAddr + info->mbre_bit, info->io_base );
4619         outw( RegValue, info->io_base );
4620
4621         /* Read to flush write to DCAR */
4622         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4623                 inw( info->io_base );
4624
4625 }       /* end of usc_OutDmaReg() */
4626
4627 /*
4628  * usc_InDmaReg()
4629  *
4630  *    Read a 16-bit value from a DMA register
4631  *
4632  * Arguments:
4633  *
4634  *    info     pointer to device info structure
4635  *    RegAddr  register address (number) to read from
4636  *
4637  * Return Value:
4638  *
4639  *    The 16-bit value read from register
4640  *
4641  */
4642 static u16 usc_InDmaReg( struct mgsl_struct *info, u16 RegAddr )
4643 {
4644         /* Note: The DCAR is located at the adapter base address */
4645         /* Note: must preserve state of BIT8 in DCAR */
4646
4647         outw( RegAddr + info->mbre_bit, info->io_base );
4648         return inw( info->io_base );
4649
4650 }       /* end of usc_InDmaReg() */
4651
4652 /*
4653  *
4654  * usc_OutReg()
4655  *
4656  *    Write a 16-bit value to a USC serial channel register
4657  *
4658  * Arguments:
4659  *
4660  *    info      pointer to device info structure
4661  *    RegAddr   register address (number) to write to
4662  *    RegValue  16-bit value to write to register
4663  *
4664  * Return Value:
4665  *
4666  *    None
4667  *
4668  */
4669 static void usc_OutReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4670 {
4671         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4672         outw( RegValue, info->io_base + CCAR );
4673
4674         /* Read to flush write to CCAR */
4675         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4676                 inw( info->io_base + CCAR );
4677
4678 }       /* end of usc_OutReg() */
4679
4680 /*
4681  * usc_InReg()
4682  *
4683  *    Reads a 16-bit value from a USC serial channel register
4684  *
4685  * Arguments:
4686  *
4687  *    info       pointer to device extension
4688  *    RegAddr    register address (number) to read from
4689  *
4690  * Return Value:
4691  *
4692  *    16-bit value read from register
4693  */
4694 static u16 usc_InReg( struct mgsl_struct *info, u16 RegAddr )
4695 {
4696         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4697         return inw( info->io_base + CCAR );
4698
4699 }       /* end of usc_InReg() */
4700
4701 /* usc_set_sdlc_mode()
4702  *
4703  *    Set up the adapter for SDLC DMA communications.
4704  *
4705  * Arguments:           info    pointer to device instance data
4706  * Return Value:        NONE
4707  */
4708 static void usc_set_sdlc_mode( struct mgsl_struct *info )
4709 {
4710         u16 RegValue;
4711         bool PreSL1660;
4712
4713         /*
4714          * determine if the IUSC on the adapter is pre-SL1660. If
4715          * not, take advantage of the UnderWait feature of more
4716          * modern chips. If an underrun occurs and this bit is set,
4717          * the transmitter will idle the programmed idle pattern
4718          * until the driver has time to service the underrun. Otherwise,
4719          * the dma controller may get the cycles previously requested
4720          * and begin transmitting queued tx data.
4721          */
4722         usc_OutReg(info,TMCR,0x1f);
4723         RegValue=usc_InReg(info,TMDR);
4724         PreSL1660 = (RegValue == IUSC_PRE_SL1660);
4725
4726         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
4727         {
4728            /*
4729            ** Channel Mode Register (CMR)
4730            **
4731            ** <15..14>    10    Tx Sub Modes, Send Flag on Underrun
4732            ** <13>        0     0 = Transmit Disabled (initially)
4733            ** <12>        0     1 = Consecutive Idles share common 0
4734            ** <11..8>     1110  Transmitter Mode = HDLC/SDLC Loop
4735            ** <7..4>      0000  Rx Sub Modes, addr/ctrl field handling
4736            ** <3..0>      0110  Receiver Mode = HDLC/SDLC
4737            **
4738            ** 1000 1110 0000 0110 = 0x8e06
4739            */
4740            RegValue = 0x8e06;
4741
4742            /*--------------------------------------------------
4743             * ignore user options for UnderRun Actions and
4744             * preambles
4745             *--------------------------------------------------*/
4746         }
4747         else
4748         {
4749                 /* Channel mode Register (CMR)
4750                  *
4751                  * <15..14>  00    Tx Sub modes, Underrun Action
4752                  * <13>      0     1 = Send Preamble before opening flag
4753                  * <12>      0     1 = Consecutive Idles share common 0
4754                  * <11..8>   0110  Transmitter mode = HDLC/SDLC
4755                  * <7..4>    0000  Rx Sub modes, addr/ctrl field handling
4756                  * <3..0>    0110  Receiver mode = HDLC/SDLC
4757                  *
4758                  * 0000 0110 0000 0110 = 0x0606
4759                  */
4760                 if (info->params.mode == MGSL_MODE_RAW) {
4761                         RegValue = 0x0001;              /* Set Receive mode = external sync */
4762
4763                         usc_OutReg( info, IOCR,         /* Set IOCR DCD is RxSync Detect Input */
4764                                 (unsigned short)((usc_InReg(info, IOCR) & ~(BIT13|BIT12)) | BIT12));
4765
4766                         /*
4767                          * TxSubMode:
4768                          *      CMR <15>                0       Don't send CRC on Tx Underrun
4769                          *      CMR <14>                x       undefined
4770                          *      CMR <13>                0       Send preamble before openning sync
4771                          *      CMR <12>                0       Send 8-bit syncs, 1=send Syncs per TxLength
4772                          *
4773                          * TxMode:
4774                          *      CMR <11-8)      0100    MonoSync
4775                          *
4776                          *      0x00 0100 xxxx xxxx  04xx
4777                          */
4778                         RegValue |= 0x0400;
4779                 }
4780                 else {
4781
4782                 RegValue = 0x0606;
4783
4784                 if ( info->params.flags & HDLC_FLAG_UNDERRUN_ABORT15 )
4785                         RegValue |= BIT14;
4786                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_FLAG )
4787                         RegValue |= BIT15;
4788                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_CRC )
4789                         RegValue |= BIT15 + BIT14;
4790                 }
4791
4792                 if ( info->params.preamble != HDLC_PREAMBLE_PATTERN_NONE )
4793                         RegValue |= BIT13;
4794         }
4795
4796         if ( info->params.mode == MGSL_MODE_HDLC &&
4797                 (info->params.flags & HDLC_FLAG_SHARE_ZERO) )
4798                 RegValue |= BIT12;
4799
4800         if ( info->params.addr_filter != 0xff )
4801         {
4802                 /* set up receive address filtering */
4803                 usc_OutReg( info, RSR, info->params.addr_filter );
4804                 RegValue |= BIT4;
4805         }
4806
4807         usc_OutReg( info, CMR, RegValue );
4808         info->cmr_value = RegValue;
4809
4810         /* Receiver mode Register (RMR)
4811          *
4812          * <15..13>  000    encoding
4813          * <12..11>  00     FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4814          * <10>      1      1 = Set CRC to all 1s (use for SDLC/HDLC)
4815          * <9>       0      1 = Include Receive chars in CRC
4816          * <8>       1      1 = Use Abort/PE bit as abort indicator
4817          * <7..6>    00     Even parity
4818          * <5>       0      parity disabled
4819          * <4..2>    000    Receive Char Length = 8 bits
4820          * <1..0>    00     Disable Receiver
4821          *
4822          * 0000 0101 0000 0000 = 0x0500
4823          */
4824
4825         RegValue = 0x0500;
4826
4827         switch ( info->params.encoding ) {
4828         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4829         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4830         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4831         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4832         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4833         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4834         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4835         }
4836
4837         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4838                 RegValue |= BIT9;
4839         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4840                 RegValue |= ( BIT12 | BIT10 | BIT9 );
4841
4842         usc_OutReg( info, RMR, RegValue );
4843
4844         /* Set the Receive count Limit Register (RCLR) to 0xffff. */
4845         /* When an opening flag of an SDLC frame is recognized the */
4846         /* Receive Character count (RCC) is loaded with the value in */
4847         /* RCLR. The RCC is decremented for each received byte.  The */
4848         /* value of RCC is stored after the closing flag of the frame */
4849         /* allowing the frame size to be computed. */
4850
4851         usc_OutReg( info, RCLR, RCLRVALUE );
4852
4853         usc_RCmd( info, RCmd_SelectRicrdma_level );
4854
4855         /* Receive Interrupt Control Register (RICR)
4856          *
4857          * <15..8>      ?       RxFIFO DMA Request Level
4858          * <7>          0       Exited Hunt IA (Interrupt Arm)
4859          * <6>          0       Idle Received IA
4860          * <5>          0       Break/Abort IA
4861          * <4>          0       Rx Bound IA
4862          * <3>          1       Queued status reflects oldest 2 bytes in FIFO
4863          * <2>          0       Abort/PE IA
4864          * <1>          1       Rx Overrun IA
4865          * <0>          0       Select TC0 value for readback
4866          *
4867          *      0000 0000 0000 1000 = 0x000a
4868          */
4869
4870         /* Carry over the Exit Hunt and Idle Received bits */
4871         /* in case they have been armed by usc_ArmEvents.   */
4872
4873         RegValue = usc_InReg( info, RICR ) & 0xc0;
4874
4875         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4876                 usc_OutReg( info, RICR, (u16)(0x030a | RegValue) );
4877         else
4878                 usc_OutReg( info, RICR, (u16)(0x140a | RegValue) );
4879
4880         /* Unlatch all Rx status bits and clear Rx status IRQ Pending */
4881
4882         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
4883         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
4884
4885         /* Transmit mode Register (TMR)
4886          *
4887          * <15..13>     000     encoding
4888          * <12..11>     00      FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4889          * <10>         1       1 = Start CRC as all 1s (use for SDLC/HDLC)
4890          * <9>          0       1 = Tx CRC Enabled
4891          * <8>          0       1 = Append CRC to end of transmit frame
4892          * <7..6>       00      Transmit parity Even
4893          * <5>          0       Transmit parity Disabled
4894          * <4..2>       000     Tx Char Length = 8 bits
4895          * <1..0>       00      Disable Transmitter
4896          *
4897          *      0000 0100 0000 0000 = 0x0400
4898          */
4899
4900         RegValue = 0x0400;
4901
4902         switch ( info->params.encoding ) {
4903         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4904         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4905         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4906         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4907         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4908         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4909         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4910         }
4911
4912         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4913                 RegValue |= BIT9 + BIT8;
4914         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4915                 RegValue |= ( BIT12 | BIT10 | BIT9 | BIT8);
4916
4917         usc_OutReg( info, TMR, RegValue );
4918
4919         usc_set_txidle( info );
4920
4921
4922         usc_TCmd( info, TCmd_SelectTicrdma_level );
4923
4924         /* Transmit Interrupt Control Register (TICR)
4925          *
4926          * <15..8>      ?       Transmit FIFO DMA Level
4927          * <7>          0       Present IA (Interrupt Arm)
4928          * <6>          0       Idle Sent IA
4929          * <5>          1       Abort Sent IA
4930          * <4>          1       EOF/EOM Sent IA
4931          * <3>          0       CRC Sent IA
4932          * <2>          1       1 = Wait for SW Trigger to Start Frame
4933          * <1>          1       Tx Underrun IA
4934          * <0>          0       TC0 constant on read back
4935          *
4936          *      0000 0000 0011 0110 = 0x0036
4937          */
4938
4939         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4940                 usc_OutReg( info, TICR, 0x0736 );
4941         else
4942                 usc_OutReg( info, TICR, 0x1436 );
4943
4944         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
4945         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
4946
4947         /*
4948         ** Transmit Command/Status Register (TCSR)
4949         **
4950         ** <15..12>     0000    TCmd
4951         ** <11>         0/1     UnderWait
4952         ** <10..08>     000     TxIdle
4953         ** <7>          x       PreSent
4954         ** <6>          x       IdleSent
4955         ** <5>          x       AbortSent
4956         ** <4>          x       EOF/EOM Sent
4957         ** <3>          x       CRC Sent
4958         ** <2>          x       All Sent
4959         ** <1>          x       TxUnder
4960         ** <0>          x       TxEmpty
4961         **
4962         ** 0000 0000 0000 0000 = 0x0000
4963         */
4964         info->tcsr_value = 0;
4965
4966         if ( !PreSL1660 )
4967                 info->tcsr_value |= TCSR_UNDERWAIT;
4968
4969         usc_OutReg( info, TCSR, info->tcsr_value );
4970
4971         /* Clock mode Control Register (CMCR)
4972          *
4973          * <15..14>     00      counter 1 Source = Disabled
4974          * <13..12>     00      counter 0 Source = Disabled
4975          * <11..10>     11      BRG1 Input is TxC Pin
4976          * <9..8>       11      BRG0 Input is TxC Pin
4977          * <7..6>       01      DPLL Input is BRG1 Output
4978          * <5..3>       XXX     TxCLK comes from Port 0
4979          * <2..0>       XXX     RxCLK comes from Port 1
4980          *
4981          *      0000 1111 0111 0111 = 0x0f77
4982          */
4983
4984         RegValue = 0x0f40;
4985
4986         if ( info->params.flags & HDLC_FLAG_RXC_DPLL )
4987                 RegValue |= 0x0003;     /* RxCLK from DPLL */
4988         else if ( info->params.flags & HDLC_FLAG_RXC_BRG )
4989                 RegValue |= 0x0004;     /* RxCLK from BRG0 */
4990         else if ( info->params.flags & HDLC_FLAG_RXC_TXCPIN)
4991                 RegValue |= 0x0006;     /* RxCLK from TXC Input */
4992         else
4993                 RegValue |= 0x0007;     /* RxCLK from Port1 */
4994
4995         if ( info->params.flags & HDLC_FLAG_TXC_DPLL )
4996                 RegValue |= 0x0018;     /* TxCLK from DPLL */
4997         else if ( info->params.flags & HDLC_FLAG_TXC_BRG )
4998                 RegValue |= 0x0020;     /* TxCLK from BRG0 */
4999         else if ( info->params.flags & HDLC_FLAG_TXC_RXCPIN)
5000                 RegValue |= 0x0038;     /* RxCLK from TXC Input */
5001         else
5002                 RegValue |= 0x0030;     /* TxCLK from Port0 */
5003
5004         usc_OutReg( info, CMCR, RegValue );
5005
5006
5007         /* Hardware Configuration Register (HCR)
5008          *
5009          * <15..14>     00      CTR0 Divisor:00=32,01=16,10=8,11=4
5010          * <13>         0       CTR1DSel:0=CTR0Div determines CTR0Div
5011          * <12>         0       CVOK:0=report code violation in biphase
5012          * <11..10>     00      DPLL Divisor:00=32,01=16,10=8,11=4
5013          * <9..8>       XX      DPLL mode:00=disable,01=NRZ,10=Biphase,11=Biphase Level
5014          * <7..6>       00      reserved
5015          * <5>          0       BRG1 mode:0=continuous,1=single cycle
5016          * <4>          X       BRG1 Enable
5017          * <3..2>       00      reserved
5018          * <1>          0       BRG0 mode:0=continuous,1=single cycle
5019          * <0>          0       BRG0 Enable
5020          */
5021
5022         RegValue = 0x0000;
5023
5024         if ( info->params.flags & (HDLC_FLAG_RXC_DPLL + HDLC_FLAG_TXC_DPLL) ) {
5025                 u32 XtalSpeed;
5026                 u32 DpllDivisor;
5027                 u16 Tc;
5028
5029                 /*  DPLL is enabled. Use BRG1 to provide continuous reference clock  */
5030                 /*  for DPLL. DPLL mode in HCR is dependent on the encoding used. */
5031
5032                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5033                         XtalSpeed = 11059200;
5034                 else
5035                         XtalSpeed = 14745600;
5036
5037                 if ( info->params.flags & HDLC_FLAG_DPLL_DIV16 ) {
5038                         DpllDivisor = 16;
5039                         RegValue |= BIT10;
5040                 }
5041                 else if ( info->params.flags & HDLC_FLAG_DPLL_DIV8 ) {
5042                         DpllDivisor = 8;
5043                         RegValue |= BIT11;
5044                 }
5045                 else
5046                         DpllDivisor = 32;
5047
5048                 /*  Tc = (Xtal/Speed) - 1 */
5049                 /*  If twice the remainder of (Xtal/Speed) is greater than Speed */
5050                 /*  then rounding up gives a more precise time constant. Instead */
5051                 /*  of rounding up and then subtracting 1 we just don't subtract */
5052                 /*  the one in this case. */
5053
5054                 /*--------------------------------------------------
5055                  * ejz: for DPLL mode, application should use the
5056                  * same clock speed as the partner system, even
5057                  * though clocking is derived from the input RxData.
5058                  * In case the user uses a 0 for the clock speed,
5059                  * default to 0xffffffff and don't try to divide by
5060                  * zero
5061                  *--------------------------------------------------*/
5062                 if ( info->params.clock_speed )
5063                 {
5064                         Tc = (u16)((XtalSpeed/DpllDivisor)/info->params.clock_speed);
5065                         if ( !((((XtalSpeed/DpllDivisor) % info->params.clock_speed) * 2)
5066                                / info->params.clock_speed) )
5067                                 Tc--;
5068                 }
5069                 else
5070                         Tc = -1;
5071
5072
5073                 /* Write 16-bit Time Constant for BRG1 */
5074                 usc_OutReg( info, TC1R, Tc );
5075
5076                 RegValue |= BIT4;               /* enable BRG1 */
5077
5078                 switch ( info->params.encoding ) {
5079                 case HDLC_ENCODING_NRZ:
5080                 case HDLC_ENCODING_NRZB:
5081                 case HDLC_ENCODING_NRZI_MARK:
5082                 case HDLC_ENCODING_NRZI_SPACE: RegValue |= BIT8; break;
5083                 case HDLC_ENCODING_BIPHASE_MARK:
5084                 case HDLC_ENCODING_BIPHASE_SPACE: RegValue |= BIT9; break;
5085                 case HDLC_ENCODING_BIPHASE_LEVEL:
5086                 case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT9 + BIT8; break;
5087                 }
5088         }
5089
5090         usc_OutReg( info, HCR, RegValue );
5091
5092
5093         /* Channel Control/status Register (CCSR)
5094          *
5095          * <15>         X       RCC FIFO Overflow status (RO)
5096          * <14>         X       RCC FIFO Not Empty status (RO)
5097          * <13>         0       1 = Clear RCC FIFO (WO)
5098          * <12>         X       DPLL Sync (RW)
5099          * <11>         X       DPLL 2 Missed Clocks status (RO)
5100          * <10>         X       DPLL 1 Missed Clock status (RO)
5101          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
5102          * <7>          X       SDLC Loop On status (RO)
5103          * <6>          X       SDLC Loop Send status (RO)
5104          * <5>          1       Bypass counters for TxClk and RxClk (RW)
5105          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
5106          * <1..0>       00      reserved
5107          *
5108          *      0000 0000 0010 0000 = 0x0020
5109          */
5110
5111         usc_OutReg( info, CCSR, 0x1020 );
5112
5113
5114         if ( info->params.flags & HDLC_FLAG_AUTO_CTS ) {
5115                 usc_OutReg( info, SICR,
5116                             (u16)(usc_InReg(info,SICR) | SICR_CTS_INACTIVE) );
5117         }
5118
5119
5120         /* enable Master Interrupt Enable bit (MIE) */
5121         usc_EnableMasterIrqBit( info );
5122
5123         usc_ClearIrqPendingBits( info, RECEIVE_STATUS + RECEIVE_DATA +
5124                                 TRANSMIT_STATUS + TRANSMIT_DATA + MISC);
5125
5126         /* arm RCC underflow interrupt */
5127         usc_OutReg(info, SICR, (u16)(usc_InReg(info,SICR) | BIT3));
5128         usc_EnableInterrupts(info, MISC);
5129
5130         info->mbre_bit = 0;
5131         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5132         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5133         info->mbre_bit = BIT8;
5134         outw( BIT8, info->io_base );                    /* set Master Bus Enable (DCAR) */
5135
5136         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
5137                 /* Enable DMAEN (Port 7, Bit 14) */
5138                 /* This connects the DMA request signal to the ISA bus */
5139                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) & ~BIT14));
5140         }
5141
5142         /* DMA Control Register (DCR)
5143          *
5144          * <15..14>     10      Priority mode = Alternating Tx/Rx
5145          *              01      Rx has priority
5146          *              00      Tx has priority
5147          *
5148          * <13>         1       Enable Priority Preempt per DCR<15..14>
5149          *                      (WARNING DCR<11..10> must be 00 when this is 1)
5150          *              0       Choose activate channel per DCR<11..10>
5151          *
5152          * <12>         0       Little Endian for Array/List
5153          * <11..10>     00      Both Channels can use each bus grant
5154          * <9..6>       0000    reserved
5155          * <5>          0       7 CLK - Minimum Bus Re-request Interval
5156          * <4>          0       1 = drive D/C and S/D pins
5157          * <3>          1       1 = Add one wait state to all DMA cycles.
5158          * <2>          0       1 = Strobe /UAS on every transfer.
5159          * <1..0>       11      Addr incrementing only affects LS24 bits
5160          *
5161          *      0110 0000 0000 1011 = 0x600b
5162          */
5163
5164         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5165                 /* PCI adapter does not need DMA wait state */
5166                 usc_OutDmaReg( info, DCR, 0xa00b );
5167         }
5168         else
5169                 usc_OutDmaReg( info, DCR, 0x800b );
5170
5171
5172         /* Receive DMA mode Register (RDMR)
5173          *
5174          * <15..14>     11      DMA mode = Linked List Buffer mode
5175          * <13>         1       RSBinA/L = store Rx status Block in Arrary/List entry
5176          * <12>         1       Clear count of List Entry after fetching
5177          * <11..10>     00      Address mode = Increment
5178          * <9>          1       Terminate Buffer on RxBound
5179          * <8>          0       Bus Width = 16bits
5180          * <7..0>       ?       status Bits (write as 0s)
5181          *
5182          * 1111 0010 0000 0000 = 0xf200
5183          */
5184
5185         usc_OutDmaReg( info, RDMR, 0xf200 );
5186
5187
5188         /* Transmit DMA mode Register (TDMR)
5189          *
5190          * <15..14>     11      DMA mode = Linked List Buffer mode
5191          * <13>         1       TCBinA/L = fetch Tx Control Block from List entry
5192          * <12>         1       Clear count of List Entry after fetching
5193          * <11..10>     00      Address mode = Increment
5194          * <9>          1       Terminate Buffer on end of frame
5195          * <8>          0       Bus Width = 16bits
5196          * <7..0>       ?       status Bits (Read Only so write as 0)
5197          *
5198          *      1111 0010 0000 0000 = 0xf200
5199          */
5200
5201         usc_OutDmaReg( info, TDMR, 0xf200 );
5202
5203
5204         /* DMA Interrupt Control Register (DICR)
5205          *
5206          * <15>         1       DMA Interrupt Enable
5207          * <14>         0       1 = Disable IEO from USC
5208          * <13>         0       1 = Don't provide vector during IntAck
5209          * <12>         1       1 = Include status in Vector
5210          * <10..2>      0       reserved, Must be 0s
5211          * <1>          0       1 = Rx DMA Interrupt Enabled
5212          * <0>          0       1 = Tx DMA Interrupt Enabled
5213          *
5214          *      1001 0000 0000 0000 = 0x9000
5215          */
5216
5217         usc_OutDmaReg( info, DICR, 0x9000 );
5218
5219         usc_InDmaReg( info, RDMR );             /* clear pending receive DMA IRQ bits */
5220         usc_InDmaReg( info, TDMR );             /* clear pending transmit DMA IRQ bits */
5221         usc_OutDmaReg( info, CDIR, 0x0303 );    /* clear IUS and Pending for Tx and Rx */
5222
5223         /* Channel Control Register (CCR)
5224          *
5225          * <15..14>     10      Use 32-bit Tx Control Blocks (TCBs)
5226          * <13>         0       Trigger Tx on SW Command Disabled
5227          * <12>         0       Flag Preamble Disabled
5228          * <11..10>     00      Preamble Length
5229          * <9..8>       00      Preamble Pattern
5230          * <7..6>       10      Use 32-bit Rx status Blocks (RSBs)
5231          * <5>          0       Trigger Rx on SW Command Disabled
5232          * <4..0>       0       reserved
5233          *
5234          *      1000 0000 1000 0000 = 0x8080
5235          */
5236
5237         RegValue = 0x8080;
5238
5239         switch ( info->params.preamble_length ) {
5240         case HDLC_PREAMBLE_LENGTH_16BITS: RegValue |= BIT10; break;
5241         case HDLC_PREAMBLE_LENGTH_32BITS: RegValue |= BIT11; break;
5242         case HDLC_PREAMBLE_LENGTH_64BITS: RegValue |= BIT11 + BIT10; break;
5243         }
5244
5245         switch ( info->params.preamble ) {
5246         case HDLC_PREAMBLE_PATTERN_FLAGS: RegValue |= BIT8 + BIT12; break;
5247         case HDLC_PREAMBLE_PATTERN_ONES:  RegValue |= BIT8; break;
5248         case HDLC_PREAMBLE_PATTERN_10:    RegValue |= BIT9; break;
5249         case HDLC_PREAMBLE_PATTERN_01:    RegValue |= BIT9 + BIT8; break;
5250         }
5251
5252         usc_OutReg( info, CCR, RegValue );
5253
5254
5255         /*
5256          * Burst/Dwell Control Register
5257          *
5258          * <15..8>      0x20    Maximum number of transfers per bus grant
5259          * <7..0>       0x00    Maximum number of clock cycles per bus grant
5260          */
5261
5262         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5263                 /* don't limit bus occupancy on PCI adapter */
5264                 usc_OutDmaReg( info, BDCR, 0x0000 );
5265         }
5266         else
5267                 usc_OutDmaReg( info, BDCR, 0x2000 );
5268
5269         usc_stop_transmitter(info);
5270         usc_stop_receiver(info);
5271
5272 }       /* end of usc_set_sdlc_mode() */
5273
5274 /* usc_enable_loopback()
5275  *
5276  * Set the 16C32 for internal loopback mode.
5277  * The TxCLK and RxCLK signals are generated from the BRG0 and
5278  * the TxD is looped back to the RxD internally.
5279  *
5280  * Arguments:           info    pointer to device instance data
5281  *                      enable  1 = enable loopback, 0 = disable
5282  * Return Value:        None
5283  */
5284 static void usc_enable_loopback(struct mgsl_struct *info, int enable)
5285 {
5286         if (enable) {
5287                 /* blank external TXD output */
5288                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) | (BIT7+BIT6));
5289
5290                 /* Clock mode Control Register (CMCR)
5291                  *
5292                  * <15..14>     00      counter 1 Disabled
5293                  * <13..12>     00      counter 0 Disabled
5294                  * <11..10>     11      BRG1 Input is TxC Pin
5295                  * <9..8>       11      BRG0 Input is TxC Pin
5296                  * <7..6>       01      DPLL Input is BRG1 Output
5297                  * <5..3>       100     TxCLK comes from BRG0
5298                  * <2..0>       100     RxCLK comes from BRG0
5299                  *
5300                  * 0000 1111 0110 0100 = 0x0f64
5301                  */
5302
5303                 usc_OutReg( info, CMCR, 0x0f64 );
5304
5305                 /* Write 16-bit Time Constant for BRG0 */
5306                 /* use clock speed if available, otherwise use 8 for diagnostics */
5307                 if (info->params.clock_speed) {
5308                         if (info->bus_type == MGSL_BUS_TYPE_PCI)
5309                                 usc_OutReg(info, TC0R, (u16)((11059200/info->params.clock_speed)-1));
5310                         else
5311                                 usc_OutReg(info, TC0R, (u16)((14745600/info->params.clock_speed)-1));
5312                 } else
5313                         usc_OutReg(info, TC0R, (u16)8);
5314
5315                 /* Hardware Configuration Register (HCR) Clear Bit 1, BRG0
5316                    mode = Continuous Set Bit 0 to enable BRG0.  */
5317                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5318
5319                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5320                 usc_OutReg(info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004));
5321
5322                 /* set Internal Data loopback mode */
5323                 info->loopback_bits = 0x300;
5324                 outw( 0x0300, info->io_base + CCAR );
5325         } else {
5326                 /* enable external TXD output */
5327                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) & ~(BIT7+BIT6));
5328
5329                 /* clear Internal Data loopback mode */
5330                 info->loopback_bits = 0;
5331                 outw( 0,info->io_base + CCAR );
5332         }
5333
5334 }       /* end of usc_enable_loopback() */
5335
5336 /* usc_enable_aux_clock()
5337  *
5338  * Enabled the AUX clock output at the specified frequency.
5339  *
5340  * Arguments:
5341  *
5342  *      info            pointer to device extension
5343  *      data_rate       data rate of clock in bits per second
5344  *                      A data rate of 0 disables the AUX clock.
5345  *
5346  * Return Value:        None
5347  */
5348 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 data_rate )
5349 {
5350         u32 XtalSpeed;
5351         u16 Tc;
5352
5353         if ( data_rate ) {
5354                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5355                         XtalSpeed = 11059200;
5356                 else
5357                         XtalSpeed = 14745600;
5358
5359
5360                 /* Tc = (Xtal/Speed) - 1 */
5361                 /* If twice the remainder of (Xtal/Speed) is greater than Speed */
5362                 /* then rounding up gives a more precise time constant. Instead */
5363                 /* of rounding up and then subtracting 1 we just don't subtract */
5364                 /* the one in this case. */
5365
5366
5367                 Tc = (u16)(XtalSpeed/data_rate);
5368                 if ( !(((XtalSpeed % data_rate) * 2) / data_rate) )
5369                         Tc--;
5370
5371                 /* Write 16-bit Time Constant for BRG0 */
5372                 usc_OutReg( info, TC0R, Tc );
5373
5374                 /*
5375                  * Hardware Configuration Register (HCR)
5376                  * Clear Bit 1, BRG0 mode = Continuous
5377                  * Set Bit 0 to enable BRG0.
5378                  */
5379
5380                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5381
5382                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5383                 usc_OutReg( info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
5384         } else {
5385                 /* data rate == 0 so turn off BRG0 */
5386                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
5387         }
5388
5389 }       /* end of usc_enable_aux_clock() */
5390
5391 /*
5392  *
5393  * usc_process_rxoverrun_sync()
5394  *
5395  *              This function processes a receive overrun by resetting the
5396  *              receive DMA buffers and issuing a Purge Rx FIFO command
5397  *              to allow the receiver to continue receiving.
5398  *
5399  * Arguments:
5400  *
5401  *      info            pointer to device extension
5402  *
5403  * Return Value: None
5404  */
5405 static void usc_process_rxoverrun_sync( struct mgsl_struct *info )
5406 {
5407         int start_index;
5408         int end_index;
5409         int frame_start_index;
5410         bool start_of_frame_found = false;
5411         bool end_of_frame_found = false;
5412         bool reprogram_dma = false;
5413
5414         DMABUFFERENTRY *buffer_list = info->rx_buffer_list;
5415         u32 phys_addr;
5416
5417         usc_DmaCmd( info, DmaCmd_PauseRxChannel );
5418         usc_RCmd( info, RCmd_EnterHuntmode );
5419         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5420
5421         /* CurrentRxBuffer points to the 1st buffer of the next */
5422         /* possibly available receive frame. */
5423
5424         frame_start_index = start_index = end_index = info->current_rx_buffer;
5425
5426         /* Search for an unfinished string of buffers. This means */
5427         /* that a receive frame started (at least one buffer with */
5428         /* count set to zero) but there is no terminiting buffer */
5429         /* (status set to non-zero). */
5430
5431         while( !buffer_list[end_index].count )
5432         {
5433                 /* Count field has been reset to zero by 16C32. */
5434                 /* This buffer is currently in use. */
5435
5436                 if ( !start_of_frame_found )
5437                 {
5438                         start_of_frame_found = true;
5439                         frame_start_index = end_index;
5440                         end_of_frame_found = false;
5441                 }
5442
5443                 if ( buffer_list[end_index].status )
5444                 {
5445                         /* Status field has been set by 16C32. */
5446                         /* This is the last buffer of a received frame. */
5447
5448                         /* We want to leave the buffers for this frame intact. */
5449                         /* Move on to next possible frame. */
5450
5451                         start_of_frame_found = false;
5452                         end_of_frame_found = true;
5453                 }
5454
5455                 /* advance to next buffer entry in linked list */
5456                 end_index++;
5457                 if ( end_index == info->rx_buffer_count )
5458                         end_index = 0;
5459
5460                 if ( start_index == end_index )
5461                 {
5462                         /* The entire list has been searched with all Counts == 0 and */
5463                         /* all Status == 0. The receive buffers are */
5464                         /* completely screwed, reset all receive buffers! */
5465                         mgsl_reset_rx_dma_buffers( info );
5466                         frame_start_index = 0;
5467                         start_of_frame_found = false;
5468                         reprogram_dma = true;
5469                         break;
5470                 }
5471         }
5472
5473         if ( start_of_frame_found && !end_of_frame_found )
5474         {
5475                 /* There is an unfinished string of receive DMA buffers */
5476                 /* as a result of the receiver overrun. */
5477
5478                 /* Reset the buffers for the unfinished frame */
5479                 /* and reprogram the receive DMA controller to start */
5480                 /* at the 1st buffer of unfinished frame. */
5481
5482                 start_index = frame_start_index;
5483
5484                 do
5485                 {
5486                         *((unsigned long *)&(info->rx_buffer_list[start_index++].count)) = DMABUFFERSIZE;
5487
5488                         /* Adjust index for wrap around. */
5489                         if ( start_index == info->rx_buffer_count )
5490                                 start_index = 0;
5491
5492                 } while( start_index != end_index );
5493
5494                 reprogram_dma = true;
5495         }
5496
5497         if ( reprogram_dma )
5498         {
5499                 usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
5500                 usc_ClearIrqPendingBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5501                 usc_UnlatchRxstatusBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5502
5503                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5504
5505                 /* This empties the receive FIFO and loads the RCC with RCLR */
5506                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5507
5508                 /* program 16C32 with physical address of 1st DMA buffer entry */
5509                 phys_addr = info->rx_buffer_list[frame_start_index].phys_entry;
5510                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5511                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5512
5513                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5514                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5515                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5516
5517                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5518                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5519
5520                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5521                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5522                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5523                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5524                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5525                 else
5526                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5527         }
5528         else
5529         {
5530                 /* This empties the receive FIFO and loads the RCC with RCLR */
5531                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5532                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5533         }
5534
5535 }       /* end of usc_process_rxoverrun_sync() */
5536
5537 /* usc_stop_receiver()
5538  *
5539  *      Disable USC receiver
5540  *
5541  * Arguments:           info    pointer to device instance data
5542  * Return Value:        None
5543  */
5544 static void usc_stop_receiver( struct mgsl_struct *info )
5545 {
5546         if (debug_level >= DEBUG_LEVEL_ISR)
5547                 printk("%s(%d):usc_stop_receiver(%s)\n",
5548                          __FILE__,__LINE__, info->device_name );
5549
5550         /* Disable receive DMA channel. */
5551         /* This also disables receive DMA channel interrupts */
5552         usc_DmaCmd( info, DmaCmd_ResetRxChannel );
5553
5554         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5555         usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5556         usc_DisableInterrupts( info, RECEIVE_DATA + RECEIVE_STATUS );
5557
5558         usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5559
5560         /* This empties the receive FIFO and loads the RCC with RCLR */
5561         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5562         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5563
5564         info->rx_enabled = false;
5565         info->rx_overflow = false;
5566         info->rx_rcc_underrun = false;
5567
5568 }       /* end of stop_receiver() */
5569
5570 /* usc_start_receiver()
5571  *
5572  *      Enable the USC receiver
5573  *
5574  * Arguments:           info    pointer to device instance data
5575  * Return Value:        None
5576  */
5577 static void usc_start_receiver( struct mgsl_struct *info )
5578 {
5579         u32 phys_addr;
5580
5581         if (debug_level >= DEBUG_LEVEL_ISR)
5582                 printk("%s(%d):usc_start_receiver(%s)\n",
5583                          __FILE__,__LINE__, info->device_name );
5584
5585         mgsl_reset_rx_dma_buffers( info );
5586         usc_stop_receiver( info );
5587
5588         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5589         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5590
5591         if ( info->params.mode == MGSL_MODE_HDLC ||
5592                 info->params.mode == MGSL_MODE_RAW ) {
5593                 /* DMA mode Transfers */
5594                 /* Program the DMA controller. */
5595                 /* Enable the DMA controller end of buffer interrupt. */
5596
5597                 /* program 16C32 with physical address of 1st DMA buffer entry */
5598                 phys_addr = info->rx_buffer_list[0].phys_entry;
5599                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5600                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5601
5602                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5603                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5604                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5605
5606                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5607                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5608
5609                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5610                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5611                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5612                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5613                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5614                 else
5615                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5616         } else {
5617                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
5618                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
5619                 usc_EnableInterrupts(info, RECEIVE_DATA);
5620
5621                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5622                 usc_RCmd( info, RCmd_EnterHuntmode );
5623
5624                 usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5625         }
5626
5627         usc_OutReg( info, CCSR, 0x1020 );
5628
5629         info->rx_enabled = true;
5630
5631 }       /* end of usc_start_receiver() */
5632
5633 /* usc_start_transmitter()
5634  *
5635  *      Enable the USC transmitter and send a transmit frame if
5636  *      one is loaded in the DMA buffers.
5637  *
5638  * Arguments:           info    pointer to device instance data
5639  * Return Value:        None
5640  */
5641 static void usc_start_transmitter( struct mgsl_struct *info )
5642 {
5643         u32 phys_addr;
5644         unsigned int FrameSize;
5645
5646         if (debug_level >= DEBUG_LEVEL_ISR)
5647                 printk("%s(%d):usc_start_transmitter(%s)\n",
5648                          __FILE__,__LINE__, info->device_name );
5649
5650         if ( info->xmit_cnt ) {
5651
5652                 /* If auto RTS enabled and RTS is inactive, then assert */
5653                 /* RTS and set a flag indicating that the driver should */
5654                 /* negate RTS when the transmission completes. */
5655
5656                 info->drop_rts_on_tx_done = false;
5657
5658                 if ( info->params.flags & HDLC_FLAG_AUTO_RTS ) {
5659                         usc_get_serial_signals( info );
5660                         if ( !(info->serial_signals & SerialSignal_RTS) ) {
5661                                 info->serial_signals |= SerialSignal_RTS;
5662                                 usc_set_serial_signals( info );
5663                                 info->drop_rts_on_tx_done = true;
5664                         }
5665                 }
5666
5667
5668                 if ( info->params.mode == MGSL_MODE_ASYNC ) {
5669                         if ( !info->tx_active ) {
5670                                 usc_UnlatchTxstatusBits(info, TXSTATUS_ALL);
5671                                 usc_ClearIrqPendingBits(info, TRANSMIT_STATUS + TRANSMIT_DATA);
5672                                 usc_EnableInterrupts(info, TRANSMIT_DATA);
5673                                 usc_load_txfifo(info);
5674                         }
5675                 } else {
5676                         /* Disable transmit DMA controller while programming. */
5677                         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5678
5679                         /* Transmit DMA buffer is loaded, so program USC */
5680                         /* to send the frame contained in the buffers.   */
5681
5682                         FrameSize = info->tx_buffer_list[info->start_tx_dma_buffer].rcc;
5683
5684                         /* if operating in Raw sync mode, reset the rcc component
5685                          * of the tx dma buffer entry, otherwise, the serial controller
5686                          * will send a closing sync char after this count.
5687                          */
5688                         if ( info->params.mode == MGSL_MODE_RAW )
5689                                 info->tx_buffer_list[info->start_tx_dma_buffer].rcc = 0;
5690
5691                         /* Program the Transmit Character Length Register (TCLR) */
5692                         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
5693                         usc_OutReg( info, TCLR, (u16)FrameSize );
5694
5695                         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5696
5697                         /* Program the address of the 1st DMA Buffer Entry in linked list */
5698                         phys_addr = info->tx_buffer_list[info->start_tx_dma_buffer].phys_entry;
5699                         usc_OutDmaReg( info, NTARL, (u16)phys_addr );
5700                         usc_OutDmaReg( info, NTARU, (u16)(phys_addr >> 16) );
5701
5702                         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5703                         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
5704                         usc_EnableInterrupts( info, TRANSMIT_STATUS );
5705
5706                         if ( info->params.mode == MGSL_MODE_RAW &&
5707                                         info->num_tx_dma_buffers > 1 ) {
5708                            /* When running external sync mode, attempt to 'stream' transmit  */
5709                            /* by filling tx dma buffers as they become available. To do this */
5710                            /* we need to enable Tx DMA EOB Status interrupts :               */
5711                            /*                                                                */
5712                            /* 1. Arm End of Buffer (EOB) Transmit DMA Interrupt (BIT2 of TDIAR) */
5713                            /* 2. Enable Transmit DMA Interrupts (BIT0 of DICR) */
5714
5715                            usc_OutDmaReg( info, TDIAR, BIT2|BIT3 );
5716                            usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT0) );
5717                         }
5718
5719                         /* Initialize Transmit DMA Channel */
5720                         usc_DmaCmd( info, DmaCmd_InitTxChannel );
5721
5722                         usc_TCmd( info, TCmd_SendFrame );
5723
5724                         mod_timer(&info->tx_timer, jiffies +
5725                                         msecs_to_jiffies(5000));
5726                 }
5727                 info->tx_active = true;
5728         }
5729
5730         if ( !info->tx_enabled ) {
5731                 info->tx_enabled = true;
5732                 if ( info->params.flags & HDLC_FLAG_AUTO_CTS )
5733                         usc_EnableTransmitter(info,ENABLE_AUTO_CTS);
5734                 else
5735                         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
5736         }
5737
5738 }       /* end of usc_start_transmitter() */
5739
5740 /* usc_stop_transmitter()
5741  *
5742  *      Stops the transmitter and DMA
5743  *
5744  * Arguments:           info    pointer to device isntance data
5745  * Return Value:        None
5746  */
5747 static void usc_stop_transmitter( struct mgsl_struct *info )
5748 {
5749         if (debug_level >= DEBUG_LEVEL_ISR)
5750                 printk("%s(%d):usc_stop_transmitter(%s)\n",
5751                          __FILE__,__LINE__, info->device_name );
5752
5753         del_timer(&info->tx_timer);
5754
5755         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5756         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5757         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5758
5759         usc_EnableTransmitter(info,DISABLE_UNCONDITIONAL);
5760         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5761         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5762
5763         info->tx_enabled = false;
5764         info->tx_active = false;
5765
5766 }       /* end of usc_stop_transmitter() */
5767
5768 /* usc_load_txfifo()
5769  *
5770  *      Fill the transmit FIFO until the FIFO is full or
5771  *      there is no more data to load.
5772  *
5773  * Arguments:           info    pointer to device extension (instance data)
5774  * Return Value:        None
5775  */
5776 static void usc_load_txfifo( struct mgsl_struct *info )
5777 {
5778         int Fifocount;
5779         u8 TwoBytes[2];
5780
5781         if ( !info->xmit_cnt && !info->x_char )
5782                 return;
5783
5784         /* Select transmit FIFO status readback in TICR */
5785         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
5786
5787         /* load the Transmit FIFO until FIFOs full or all data sent */
5788
5789         while( (Fifocount = usc_InReg(info, TICR) >> 8) && info->xmit_cnt ) {
5790                 /* there is more space in the transmit FIFO and */
5791                 /* there is more data in transmit buffer */
5792
5793                 if ( (info->xmit_cnt > 1) && (Fifocount > 1) && !info->x_char ) {
5794                         /* write a 16-bit word from transmit buffer to 16C32 */
5795
5796                         TwoBytes[0] = info->xmit_buf[info->xmit_tail++];
5797                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5798                         TwoBytes[1] = info->xmit_buf[info->xmit_tail++];
5799                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5800
5801                         outw( *((u16 *)TwoBytes), info->io_base + DATAREG);
5802
5803                         info->xmit_cnt -= 2;
5804                         info->icount.tx += 2;
5805                 } else {
5806                         /* only 1 byte left to transmit or 1 FIFO slot left */
5807
5808                         outw( (inw( info->io_base + CCAR) & 0x0780) | (TDR+LSBONLY),
5809                                 info->io_base + CCAR );
5810
5811                         if (info->x_char) {
5812                                 /* transmit pending high priority char */
5813                                 outw( info->x_char,info->io_base + CCAR );
5814                                 info->x_char = 0;
5815                         } else {
5816                                 outw( info->xmit_buf[info->xmit_tail++],info->io_base + CCAR );
5817                                 info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5818                                 info->xmit_cnt--;
5819                         }
5820                         info->icount.tx++;
5821                 }
5822         }
5823
5824 }       /* end of usc_load_txfifo() */
5825
5826 /* usc_reset()
5827  *
5828  *      Reset the adapter to a known state and prepare it for further use.
5829  *
5830  * Arguments:           info    pointer to device instance data
5831  * Return Value:        None
5832  */
5833 static void usc_reset( struct mgsl_struct *info )
5834 {
5835         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5836                 int i;
5837                 u32 readval;
5838
5839                 /* Set BIT30 of Misc Control Register */
5840                 /* (Local Control Register 0x50) to force reset of USC. */
5841
5842                 volatile u32 *MiscCtrl = (u32 *)(info->lcr_base + 0x50);
5843                 u32 *LCR0BRDR = (u32 *)(info->lcr_base + 0x28);
5844
5845                 info->misc_ctrl_value |= BIT30;
5846                 *MiscCtrl = info->misc_ctrl_value;
5847
5848                 /*
5849                  * Force at least 170ns delay before clearing
5850                  * reset bit. Each read from LCR takes at least
5851                  * 30ns so 10 times for 300ns to be safe.
5852                  */
5853                 for(i=0;i<10;i++)
5854                         readval = *MiscCtrl;
5855
5856                 info->misc_ctrl_value &= ~BIT30;
5857                 *MiscCtrl = info->misc_ctrl_value;
5858
5859                 *LCR0BRDR = BUS_DESCRIPTOR(
5860                         1,              // Write Strobe Hold (0-3)
5861                         2,              // Write Strobe Delay (0-3)
5862                         2,              // Read Strobe Delay  (0-3)
5863                         0,              // NWDD (Write data-data) (0-3)
5864                         4,              // NWAD (Write Addr-data) (0-31)
5865                         0,              // NXDA (Read/Write Data-Addr) (0-3)
5866                         0,              // NRDD (Read Data-Data) (0-3)
5867                         5               // NRAD (Read Addr-Data) (0-31)
5868                         );
5869         } else {
5870                 /* do HW reset */
5871                 outb( 0,info->io_base + 8 );
5872         }
5873
5874         info->mbre_bit = 0;
5875         info->loopback_bits = 0;
5876         info->usc_idle_mode = 0;
5877
5878         /*
5879          * Program the Bus Configuration Register (BCR)
5880          *
5881          * <15>         0       Don't use separate address
5882          * <14..6>      0       reserved
5883          * <5..4>       00      IAckmode = Default, don't care
5884          * <3>          1       Bus Request Totem Pole output
5885          * <2>          1       Use 16 Bit data bus
5886          * <1>          0       IRQ Totem Pole output
5887          * <0>          0       Don't Shift Right Addr
5888          *
5889          * 0000 0000 0000 1100 = 0x000c
5890          *
5891          * By writing to io_base + SDPIN the Wait/Ack pin is
5892          * programmed to work as a Wait pin.
5893          */
5894
5895         outw( 0x000c,info->io_base + SDPIN );
5896
5897
5898         outw( 0,info->io_base );
5899         outw( 0,info->io_base + CCAR );
5900
5901         /* select little endian byte ordering */
5902         usc_RTCmd( info, RTCmd_SelectLittleEndian );
5903
5904
5905         /* Port Control Register (PCR)
5906          *
5907          * <15..14>     11      Port 7 is Output (~DMAEN, Bit 14 : 0 = Enabled)
5908          * <13..12>     11      Port 6 is Output (~INTEN, Bit 12 : 0 = Enabled)
5909          * <11..10>     00      Port 5 is Input (No Connect, Don't Care)
5910          * <9..8>       00      Port 4 is Input (No Connect, Don't Care)
5911          * <7..6>       11      Port 3 is Output (~RTS, Bit 6 : 0 = Enabled )
5912          * <5..4>       11      Port 2 is Output (~DTR, Bit 4 : 0 = Enabled )
5913          * <3..2>       01      Port 1 is Input (Dedicated RxC)
5914          * <1..0>       01      Port 0 is Input (Dedicated TxC)
5915          *
5916          *      1111 0000 1111 0101 = 0xf0f5
5917          */
5918
5919         usc_OutReg( info, PCR, 0xf0f5 );
5920
5921
5922         /*
5923          * Input/Output Control Register
5924          *
5925          * <15..14>     00      CTS is active low input
5926          * <13..12>     00      DCD is active low input
5927          * <11..10>     00      TxREQ pin is input (DSR)
5928          * <9..8>       00      RxREQ pin is input (RI)
5929          * <7..6>       00      TxD is output (Transmit Data)
5930          * <5..3>       000     TxC Pin in Input (14.7456MHz Clock)
5931          * <2..0>       100     RxC is Output (drive with BRG0)
5932          *
5933          *      0000 0000 0000 0100 = 0x0004
5934          */
5935
5936         usc_OutReg( info, IOCR, 0x0004 );
5937
5938 }       /* end of usc_reset() */
5939
5940 /* usc_set_async_mode()
5941  *
5942  *      Program adapter for asynchronous communications.
5943  *
5944  * Arguments:           info            pointer to device instance data
5945  * Return Value:        None
5946  */
5947 static void usc_set_async_mode( struct mgsl_struct *info )
5948 {
5949         u16 RegValue;
5950
5951         /* disable interrupts while programming USC */
5952         usc_DisableMasterIrqBit( info );
5953
5954         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5955         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5956
5957         usc_loopback_frame( info );
5958
5959         /* Channel mode Register (CMR)
5960          *
5961          * <15..14>     00      Tx Sub modes, 00 = 1 Stop Bit
5962          * <13..12>     00                    00 = 16X Clock
5963          * <11..8>      0000    Transmitter mode = Asynchronous
5964          * <7..6>       00      reserved?
5965          * <5..4>       00      Rx Sub modes, 00 = 16X Clock
5966          * <3..0>       0000    Receiver mode = Asynchronous
5967          *
5968          * 0000 0000 0000 0000 = 0x0
5969          */
5970
5971         RegValue = 0;
5972         if ( info->params.stop_bits != 1 )
5973                 RegValue |= BIT14;
5974         usc_OutReg( info, CMR, RegValue );
5975
5976
5977         /* Receiver mode Register (RMR)
5978          *
5979          * <15..13>     000     encoding = None
5980          * <12..08>     00000   reserved (Sync Only)
5981          * <7..6>       00      Even parity
5982          * <5>          0       parity disabled
5983          * <4..2>       000     Receive Char Length = 8 bits
5984          * <1..0>       00      Disable Receiver
5985          *
5986          * 0000 0000 0000 0000 = 0x0
5987          */
5988
5989         RegValue = 0;
5990
5991         if ( info->params.data_bits != 8 )
5992                 RegValue |= BIT4+BIT3+BIT2;
5993
5994         if ( info->params.parity != ASYNC_PARITY_NONE ) {
5995                 RegValue |= BIT5;
5996                 if ( info->params.parity != ASYNC_PARITY_ODD )
5997                         RegValue |= BIT6;
5998         }
5999
6000         usc_OutReg( info, RMR, RegValue );
6001
6002
6003         /* Set IRQ trigger level */
6004
6005         usc_RCmd( info, RCmd_SelectRicrIntLevel );
6006
6007
6008         /* Receive Interrupt Control Register (RICR)
6009          *
6010          * <15..8>      ?               RxFIFO IRQ Request Level
6011          *
6012          * Note: For async mode the receive FIFO level must be set
6013          * to 0 to avoid the situation where the FIFO contains fewer bytes
6014          * than the trigger level and no more data is expected.
6015          *
6016          * <7>          0               Exited Hunt IA (Interrupt Arm)
6017          * <6>          0               Idle Received IA
6018          * <5>          0               Break/Abort IA
6019          * <4>          0               Rx Bound IA
6020          * <3>          0               Queued status reflects oldest byte in FIFO
6021          * <2>          0               Abort/PE IA
6022          * <1>          0               Rx Overrun IA
6023          * <0>          0               Select TC0 value for readback
6024          *
6025          * 0000 0000 0100 0000 = 0x0000 + (FIFOLEVEL in MSB)
6026          */
6027
6028         usc_OutReg( info, RICR, 0x0000 );
6029
6030         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
6031         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
6032
6033
6034         /* Transmit mode Register (TMR)
6035          *
6036          * <15..13>     000     encoding = None
6037          * <12..08>     00000   reserved (Sync Only)
6038          * <7..6>       00      Transmit parity Even
6039          * <5>          0       Transmit parity Disabled
6040          * <4..2>       000     Tx Char Length = 8 bits
6041          * <1..0>       00      Disable Transmitter
6042          *
6043          * 0000 0000 0000 0000 = 0x0
6044          */
6045
6046         RegValue = 0;
6047
6048         if ( info->params.data_bits != 8 )
6049                 RegValue |= BIT4+BIT3+BIT2;
6050
6051         if ( info->params.parity != ASYNC_PARITY_NONE ) {
6052                 RegValue |= BIT5;
6053                 if ( info->params.parity != ASYNC_PARITY_ODD )
6054                         RegValue |= BIT6;
6055         }
6056
6057         usc_OutReg( info, TMR, RegValue );
6058
6059         usc_set_txidle( info );
6060
6061
6062         /* Set IRQ trigger level */
6063
6064         usc_TCmd( info, TCmd_SelectTicrIntLevel );
6065
6066
6067         /* Transmit Interrupt Control Register (TICR)
6068          *
6069          * <15..8>      ?       Transmit FIFO IRQ Level
6070          * <7>          0       Present IA (Interrupt Arm)
6071          * <6>          1       Idle Sent IA
6072          * <5>          0       Abort Sent IA
6073          * <4>          0       EOF/EOM Sent IA
6074          * <3>          0       CRC Sent IA
6075          * <2>          0       1 = Wait for SW Trigger to Start Frame
6076          * <1>          0       Tx Underrun IA
6077          * <0>          0       TC0 constant on read back
6078          *
6079          *      0000 0000 0100 0000 = 0x0040
6080          */
6081
6082         usc_OutReg( info, TICR, 0x1f40 );
6083
6084         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
6085         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
6086
6087         usc_enable_async_clock( info, info->params.data_rate );
6088
6089
6090         /* Channel Control/status Register (CCSR)
6091          *
6092          * <15>         X       RCC FIFO Overflow status (RO)
6093          * <14>         X       RCC FIFO Not Empty status (RO)
6094          * <13>         0       1 = Clear RCC FIFO (WO)
6095          * <12>         X       DPLL in Sync status (RO)
6096          * <11>         X       DPLL 2 Missed Clocks status (RO)
6097          * <10>         X       DPLL 1 Missed Clock status (RO)
6098          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
6099          * <7>          X       SDLC Loop On status (RO)
6100          * <6>          X       SDLC Loop Send status (RO)
6101          * <5>          1       Bypass counters for TxClk and RxClk (RW)
6102          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
6103          * <1..0>       00      reserved
6104          *
6105          *      0000 0000 0010 0000 = 0x0020
6106          */
6107
6108         usc_OutReg( info, CCSR, 0x0020 );
6109
6110         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6111                               RECEIVE_DATA + RECEIVE_STATUS );
6112
6113         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6114                                 RECEIVE_DATA + RECEIVE_STATUS );
6115
6116         usc_EnableMasterIrqBit( info );
6117
6118         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6119                 /* Enable INTEN (Port 6, Bit12) */
6120                 /* This connects the IRQ request signal to the ISA bus */
6121                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6122         }
6123
6124         if (info->params.loopback) {
6125                 info->loopback_bits = 0x300;
6126                 outw(0x0300, info->io_base + CCAR);
6127         }
6128
6129 }       /* end of usc_set_async_mode() */
6130
6131 /* usc_loopback_frame()
6132  *
6133  *      Loop back a small (2 byte) dummy SDLC frame.
6134  *      Interrupts and DMA are NOT used. The purpose of this is to
6135  *      clear any 'stale' status info left over from running in async mode.
6136  *
6137  *      The 16C32 shows the strange behaviour of marking the 1st
6138  *      received SDLC frame with a CRC error even when there is no
6139  *      CRC error. To get around this a small dummy from of 2 bytes
6140  *      is looped back when switching from async to sync mode.
6141  *
6142  * Arguments:           info            pointer to device instance data
6143  * Return Value:        None
6144  */
6145 static void usc_loopback_frame( struct mgsl_struct *info )
6146 {
6147         int i;
6148         unsigned long oldmode = info->params.mode;
6149
6150         info->params.mode = MGSL_MODE_HDLC;
6151
6152         usc_DisableMasterIrqBit( info );
6153
6154         usc_set_sdlc_mode( info );
6155         usc_enable_loopback( info, 1 );
6156
6157         /* Write 16-bit Time Constant for BRG0 */
6158         usc_OutReg( info, TC0R, 0 );
6159
6160         /* Channel Control Register (CCR)
6161          *
6162          * <15..14>     00      Don't use 32-bit Tx Control Blocks (TCBs)
6163          * <13>         0       Trigger Tx on SW Command Disabled
6164          * <12>         0       Flag Preamble Disabled
6165          * <11..10>     00      Preamble Length = 8-Bits
6166          * <9..8>       01      Preamble Pattern = flags
6167          * <7..6>       10      Don't use 32-bit Rx status Blocks (RSBs)
6168          * <5>          0       Trigger Rx on SW Command Disabled
6169          * <4..0>       0       reserved
6170          *
6171          *      0000 0001 0000 0000 = 0x0100
6172          */
6173
6174         usc_OutReg( info, CCR, 0x0100 );
6175
6176         /* SETUP RECEIVER */
6177         usc_RTCmd( info, RTCmd_PurgeRxFifo );
6178         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
6179
6180         /* SETUP TRANSMITTER */
6181         /* Program the Transmit Character Length Register (TCLR) */
6182         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
6183         usc_OutReg( info, TCLR, 2 );
6184         usc_RTCmd( info, RTCmd_PurgeTxFifo );
6185
6186         /* unlatch Tx status bits, and start transmit channel. */
6187         usc_UnlatchTxstatusBits(info,TXSTATUS_ALL);
6188         outw(0,info->io_base + DATAREG);
6189
6190         /* ENABLE TRANSMITTER */
6191         usc_TCmd( info, TCmd_SendFrame );
6192         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
6193
6194         /* WAIT FOR RECEIVE COMPLETE */
6195         for (i=0 ; i<1000 ; i++)
6196                 if (usc_InReg( info, RCSR ) & (BIT8 + BIT4 + BIT3 + BIT1))
6197                         break;
6198
6199         /* clear Internal Data loopback mode */
6200         usc_enable_loopback(info, 0);
6201
6202         usc_EnableMasterIrqBit(info);
6203
6204         info->params.mode = oldmode;
6205
6206 }       /* end of usc_loopback_frame() */
6207
6208 /* usc_set_sync_mode()  Programs the USC for SDLC communications.
6209  *
6210  * Arguments:           info    pointer to adapter info structure
6211  * Return Value:        None
6212  */
6213 static void usc_set_sync_mode( struct mgsl_struct *info )
6214 {
6215         usc_loopback_frame( info );
6216         usc_set_sdlc_mode( info );
6217
6218         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6219                 /* Enable INTEN (Port 6, Bit12) */
6220                 /* This connects the IRQ request signal to the ISA bus */
6221                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6222         }
6223
6224         usc_enable_aux_clock(info, info->params.clock_speed);
6225
6226         if (info->params.loopback)
6227                 usc_enable_loopback(info,1);
6228
6229 }       /* end of mgsl_set_sync_mode() */
6230
6231 /* usc_set_txidle()     Set the HDLC idle mode for the transmitter.
6232  *
6233  * Arguments:           info    pointer to device instance data
6234  * Return Value:        None
6235  */
6236 static void usc_set_txidle( struct mgsl_struct *info )
6237 {
6238         u16 usc_idle_mode = IDLEMODE_FLAGS;
6239
6240         /* Map API idle mode to USC register bits */
6241
6242         switch( info->idle_mode ){
6243         case HDLC_TXIDLE_FLAGS:                 usc_idle_mode = IDLEMODE_FLAGS; break;
6244         case HDLC_TXIDLE_ALT_ZEROS_ONES:        usc_idle_mode = IDLEMODE_ALT_ONE_ZERO; break;
6245         case HDLC_TXIDLE_ZEROS:                 usc_idle_mode = IDLEMODE_ZERO; break;
6246         case HDLC_TXIDLE_ONES:                  usc_idle_mode = IDLEMODE_ONE; break;
6247         case HDLC_TXIDLE_ALT_MARK_SPACE:        usc_idle_mode = IDLEMODE_ALT_MARK_SPACE; break;
6248         case HDLC_TXIDLE_SPACE:                 usc_idle_mode = IDLEMODE_SPACE; break;
6249         case HDLC_TXIDLE_MARK:                  usc_idle_mode = IDLEMODE_MARK; break;
6250         }
6251
6252         info->usc_idle_mode = usc_idle_mode;
6253         //usc_OutReg(info, TCSR, usc_idle_mode);
6254         info->tcsr_value &= ~IDLEMODE_MASK;     /* clear idle mode bits */
6255         info->tcsr_value += usc_idle_mode;
6256         usc_OutReg(info, TCSR, info->tcsr_value);
6257
6258         /*
6259          * if SyncLink WAN adapter is running in external sync mode, the
6260          * transmitter has been set to Monosync in order to try to mimic
6261          * a true raw outbound bit stream. Monosync still sends an open/close
6262          * sync char at the start/end of a frame. Try to match those sync
6263          * patterns to the idle mode set here
6264          */
6265         if ( info->params.mode == MGSL_MODE_RAW ) {
6266                 unsigned char syncpat = 0;
6267                 switch( info->idle_mode ) {
6268                 case HDLC_TXIDLE_FLAGS:
6269                         syncpat = 0x7e;
6270                         break;
6271                 case HDLC_TXIDLE_ALT_ZEROS_ONES:
6272                         syncpat = 0x55;
6273                         break;
6274                 case HDLC_TXIDLE_ZEROS:
6275                 case HDLC_TXIDLE_SPACE:
6276                         syncpat = 0x00;
6277                         break;
6278                 case HDLC_TXIDLE_ONES:
6279                 case HDLC_TXIDLE_MARK:
6280                         syncpat = 0xff;
6281                         break;
6282                 case HDLC_TXIDLE_ALT_MARK_SPACE:
6283                         syncpat = 0xaa;
6284                         break;
6285                 }
6286
6287                 usc_SetTransmitSyncChars(info,syncpat,syncpat);
6288         }
6289
6290 }       /* end of usc_set_txidle() */
6291
6292 /* usc_get_serial_signals()
6293  *
6294  *      Query the adapter for the state of the V24 status (input) signals.
6295  *
6296  * Arguments:           info    pointer to device instance data
6297  * Return Value:        None
6298  */
6299 static void usc_get_serial_signals( struct mgsl_struct *info )
6300 {
6301         u16 status;
6302
6303         /* clear all serial signals except DTR and RTS */
6304         info->serial_signals &= SerialSignal_DTR + SerialSignal_RTS;
6305
6306         /* Read the Misc Interrupt status Register (MISR) to get */
6307         /* the V24 status signals. */
6308
6309         status = usc_InReg( info, MISR );
6310
6311         /* set serial signal bits to reflect MISR */
6312
6313         if ( status & MISCSTATUS_CTS )
6314                 info->serial_signals |= SerialSignal_CTS;
6315
6316         if ( status & MISCSTATUS_DCD )
6317                 info->serial_signals |= SerialSignal_DCD;
6318
6319         if ( status & MISCSTATUS_RI )
6320                 info->serial_signals |= SerialSignal_RI;
6321
6322         if ( status & MISCSTATUS_DSR )
6323                 info->serial_signals |= SerialSignal_DSR;
6324
6325 }       /* end of usc_get_serial_signals() */
6326
6327 /* usc_set_serial_signals()
6328  *
6329  *      Set the state of DTR and RTS based on contents of
6330  *      serial_signals member of device extension.
6331  *
6332  * Arguments:           info    pointer to device instance data
6333  * Return Value:        None
6334  */
6335 static void usc_set_serial_signals( struct mgsl_struct *info )
6336 {
6337         u16 Control;
6338         unsigned char V24Out = info->serial_signals;
6339
6340         /* get the current value of the Port Control Register (PCR) */
6341
6342         Control = usc_InReg( info, PCR );
6343
6344         if ( V24Out & SerialSignal_RTS )
6345                 Control &= ~(BIT6);
6346         else
6347                 Control |= BIT6;
6348
6349         if ( V24Out & SerialSignal_DTR )
6350                 Control &= ~(BIT4);
6351         else
6352                 Control |= BIT4;
6353
6354         usc_OutReg( info, PCR, Control );
6355
6356 }       /* end of usc_set_serial_signals() */
6357
6358 /* usc_enable_async_clock()
6359  *
6360  *      Enable the async clock at the specified frequency.
6361  *
6362  * Arguments:           info            pointer to device instance data
6363  *                      data_rate       data rate of clock in bps
6364  *                                      0 disables the AUX clock.
6365  * Return Value:        None
6366  */
6367 static void usc_enable_async_clock( struct mgsl_struct *info, u32 data_rate )
6368 {
6369         if ( data_rate )        {
6370                 /*
6371                  * Clock mode Control Register (CMCR)
6372                  *
6373                  * <15..14>     00      counter 1 Disabled
6374                  * <13..12>     00      counter 0 Disabled
6375                  * <11..10>     11      BRG1 Input is TxC Pin
6376                  * <9..8>       11      BRG0 Input is TxC Pin
6377                  * <7..6>       01      DPLL Input is BRG1 Output
6378                  * <5..3>       100     TxCLK comes from BRG0
6379                  * <2..0>       100     RxCLK comes from BRG0
6380                  *
6381                  * 0000 1111 0110 0100 = 0x0f64
6382                  */
6383
6384                 usc_OutReg( info, CMCR, 0x0f64 );
6385
6386
6387                 /*
6388                  * Write 16-bit Time Constant for BRG0
6389                  * Time Constant = (ClkSpeed / data_rate) - 1
6390                  * ClkSpeed = 921600 (ISA), 691200 (PCI)
6391                  */
6392
6393                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6394                         usc_OutReg( info, TC0R, (u16)((691200/data_rate) - 1) );
6395                 else
6396                         usc_OutReg( info, TC0R, (u16)((921600/data_rate) - 1) );
6397
6398
6399                 /*
6400                  * Hardware Configuration Register (HCR)
6401                  * Clear Bit 1, BRG0 mode = Continuous
6402                  * Set Bit 0 to enable BRG0.
6403                  */
6404
6405                 usc_OutReg( info, HCR,
6406                             (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
6407
6408
6409                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
6410
6411                 usc_OutReg( info, IOCR,
6412                             (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
6413         } else {
6414                 /* data rate == 0 so turn off BRG0 */
6415                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
6416         }
6417
6418 }       /* end of usc_enable_async_clock() */
6419
6420 /*
6421  * Buffer Structures:
6422  *
6423  * Normal memory access uses virtual addresses that can make discontiguous
6424  * physical memory pages appear to be contiguous in the virtual address
6425  * space (the processors memory mapping handles the conversions).
6426  *
6427  * DMA transfers require physically contiguous memory. This is because
6428  * the DMA system controller and DMA bus masters deal with memory using
6429  * only physical addresses.
6430  *
6431  * This causes a problem under Windows NT when large DMA buffers are
6432  * needed. Fragmentation of the nonpaged pool prevents allocations of
6433  * physically contiguous buffers larger than the PAGE_SIZE.
6434  *
6435  * However the 16C32 supports Bus Master Scatter/Gather DMA which
6436  * allows DMA transfers to physically discontiguous buffers. Information
6437  * about each data transfer buffer is contained in a memory structure
6438  * called a 'buffer entry'. A list of buffer entries is maintained
6439  * to track and control the use of the data transfer buffers.
6440  *
6441  * To support this strategy we will allocate sufficient PAGE_SIZE
6442  * contiguous memory buffers to allow for the total required buffer
6443  * space.
6444  *
6445  * The 16C32 accesses the list of buffer entries using Bus Master
6446  * DMA. Control information is read from the buffer entries by the
6447  * 16C32 to control data transfers. status information is written to
6448  * the buffer entries by the 16C32 to indicate the status of completed
6449  * transfers.
6450  *
6451  * The CPU writes control information to the buffer entries to control
6452  * the 16C32 and reads status information from the buffer entries to
6453  * determine information about received and transmitted frames.
6454  *
6455  * Because the CPU and 16C32 (adapter) both need simultaneous access
6456  * to the buffer entries, the buffer entry memory is allocated with
6457  * HalAllocateCommonBuffer(). This restricts the size of the buffer
6458  * entry list to PAGE_SIZE.
6459  *
6460  * The actual data buffers on the other hand will only be accessed
6461  * by the CPU or the adapter but not by both simultaneously. This allows
6462  * Scatter/Gather packet based DMA procedures for using physically
6463  * discontiguous pages.
6464  */
6465
6466 /*
6467  * mgsl_reset_tx_dma_buffers()
6468  *
6469  *      Set the count for all transmit buffers to 0 to indicate the
6470  *      buffer is available for use and set the current buffer to the
6471  *      first buffer. This effectively makes all buffers free and
6472  *      discards any data in buffers.
6473  *
6474  * Arguments:           info    pointer to device instance data
6475  * Return Value:        None
6476  */
6477 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info )
6478 {
6479         unsigned int i;
6480
6481         for ( i = 0; i < info->tx_buffer_count; i++ ) {
6482                 *((unsigned long *)&(info->tx_buffer_list[i].count)) = 0;
6483         }
6484
6485         info->current_tx_buffer = 0;
6486         info->start_tx_dma_buffer = 0;
6487         info->tx_dma_buffers_used = 0;
6488
6489         info->get_tx_holding_index = 0;
6490         info->put_tx_holding_index = 0;
6491         info->tx_holding_count = 0;
6492
6493 }       /* end of mgsl_reset_tx_dma_buffers() */
6494
6495 /*
6496  * num_free_tx_dma_buffers()
6497  *
6498  *      returns the number of free tx dma buffers available
6499  *
6500  * Arguments:           info    pointer to device instance data
6501  * Return Value:        number of free tx dma buffers
6502  */
6503 static int num_free_tx_dma_buffers(struct mgsl_struct *info)
6504 {
6505         return info->tx_buffer_count - info->tx_dma_buffers_used;
6506 }
6507
6508 /*
6509  * mgsl_reset_rx_dma_buffers()
6510  *
6511  *      Set the count for all receive buffers to DMABUFFERSIZE
6512  *      and set the current buffer to the first buffer. This effectively
6513  *      makes all buffers free and discards any data in buffers.
6514  *
6515  * Arguments:           info    pointer to device instance data
6516  * Return Value:        None
6517  */
6518 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info )
6519 {
6520         unsigned int i;
6521
6522         for ( i = 0; i < info->rx_buffer_count; i++ ) {
6523                 *((unsigned long *)&(info->rx_buffer_list[i].count)) = DMABUFFERSIZE;
6524 //              info->rx_buffer_list[i].count = DMABUFFERSIZE;
6525 //              info->rx_buffer_list[i].status = 0;
6526         }
6527
6528         info->current_rx_buffer = 0;
6529
6530 }       /* end of mgsl_reset_rx_dma_buffers() */
6531
6532 /*
6533  * mgsl_free_rx_frame_buffers()
6534  *
6535  *      Free the receive buffers used by a received SDLC
6536  *      frame such that the buffers can be reused.
6537  *
6538  * Arguments:
6539  *
6540  *      info                    pointer to device instance data
6541  *      StartIndex              index of 1st receive buffer of frame
6542  *      EndIndex                index of last receive buffer of frame
6543  *
6544  * Return Value:        None
6545  */
6546 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex )
6547 {
6548         bool Done = false;
6549         DMABUFFERENTRY *pBufEntry;
6550         unsigned int Index;
6551
6552         /* Starting with 1st buffer entry of the frame clear the status */
6553         /* field and set the count field to DMA Buffer Size. */
6554
6555         Index = StartIndex;
6556
6557         while( !Done ) {
6558                 pBufEntry = &(info->rx_buffer_list[Index]);
6559
6560                 if ( Index == EndIndex ) {
6561                         /* This is the last buffer of the frame! */
6562                         Done = true;
6563                 }
6564
6565                 /* reset current buffer for reuse */
6566 //              pBufEntry->status = 0;
6567 //              pBufEntry->count = DMABUFFERSIZE;
6568                 *((unsigned long *)&(pBufEntry->count)) = DMABUFFERSIZE;
6569
6570                 /* advance to next buffer entry in linked list */
6571                 Index++;
6572                 if ( Index == info->rx_buffer_count )
6573                         Index = 0;
6574         }
6575
6576         /* set current buffer to next buffer after last buffer of frame */
6577         info->current_rx_buffer = Index;
6578
6579 }       /* end of free_rx_frame_buffers() */
6580
6581 /* mgsl_get_rx_frame()
6582  *
6583  *      This function attempts to return a received SDLC frame from the
6584  *      receive DMA buffers. Only frames received without errors are returned.
6585  *
6586  * Arguments:           info    pointer to device extension
6587  * Return Value:        true if frame returned, otherwise false
6588  */
6589 static bool mgsl_get_rx_frame(struct mgsl_struct *info)
6590 {
6591         unsigned int StartIndex, EndIndex;      /* index of 1st and last buffers of Rx frame */
6592         unsigned short status;
6593         DMABUFFERENTRY *pBufEntry;
6594         unsigned int framesize = 0;
6595         bool ReturnCode = false;
6596         unsigned long flags;
6597         struct tty_struct *tty = info->port.tty;
6598         bool return_frame = false;
6599
6600         /*
6601          * current_rx_buffer points to the 1st buffer of the next available
6602          * receive frame. To find the last buffer of the frame look for
6603          * a non-zero status field in the buffer entries. (The status
6604          * field is set by the 16C32 after completing a receive frame.
6605          */
6606
6607         StartIndex = EndIndex = info->current_rx_buffer;
6608
6609         while( !info->rx_buffer_list[EndIndex].status ) {
6610                 /*
6611                  * If the count field of the buffer entry is non-zero then
6612                  * this buffer has not been used. (The 16C32 clears the count
6613                  * field when it starts using the buffer.) If an unused buffer
6614                  * is encountered then there are no frames available.
6615                  */
6616
6617                 if ( info->rx_buffer_list[EndIndex].count )
6618                         goto Cleanup;
6619
6620                 /* advance to next buffer entry in linked list */
6621                 EndIndex++;
6622                 if ( EndIndex == info->rx_buffer_count )
6623                         EndIndex = 0;
6624
6625                 /* if entire list searched then no frame available */
6626                 if ( EndIndex == StartIndex ) {
6627                         /* If this occurs then something bad happened,
6628                          * all buffers have been 'used' but none mark
6629                          * the end of a frame. Reset buffers and receiver.
6630                          */
6631
6632                         if ( info->rx_enabled ){
6633                                 spin_lock_irqsave(&info->irq_spinlock,flags);
6634                                 usc_start_receiver(info);
6635                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
6636                         }
6637                         goto Cleanup;
6638                 }
6639         }
6640
6641
6642         /* check status of receive frame */
6643
6644         status = info->rx_buffer_list[EndIndex].status;
6645
6646         if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6647                         RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6648                 if ( status & RXSTATUS_SHORT_FRAME )
6649                         info->icount.rxshort++;
6650                 else if ( status & RXSTATUS_ABORT )
6651                         info->icount.rxabort++;
6652                 else if ( status & RXSTATUS_OVERRUN )
6653                         info->icount.rxover++;
6654                 else {
6655                         info->icount.rxcrc++;
6656                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX )
6657                                 return_frame = true;
6658                 }
6659                 framesize = 0;
6660 #if SYNCLINK_GENERIC_HDLC
6661                 {
6662                         info->netdev->stats.rx_errors++;
6663                         info->netdev->stats.rx_frame_errors++;
6664                 }
6665 #endif
6666         } else
6667                 return_frame = true;
6668
6669         if ( return_frame ) {
6670                 /* receive frame has no errors, get frame size.
6671                  * The frame size is the starting value of the RCC (which was
6672                  * set to 0xffff) minus the ending value of the RCC (decremented
6673                  * once for each receive character) minus 2 for the 16-bit CRC.
6674                  */
6675
6676                 framesize = RCLRVALUE - info->rx_buffer_list[EndIndex].rcc;
6677
6678                 /* adjust frame size for CRC if any */
6679                 if ( info->params.crc_type == HDLC_CRC_16_CCITT )
6680                         framesize -= 2;
6681                 else if ( info->params.crc_type == HDLC_CRC_32_CCITT )
6682                         framesize -= 4;
6683         }
6684
6685         if ( debug_level >= DEBUG_LEVEL_BH )
6686                 printk("%s(%d):mgsl_get_rx_frame(%s) status=%04X size=%d\n",
6687                         __FILE__,__LINE__,info->device_name,status,framesize);
6688
6689         if ( debug_level >= DEBUG_LEVEL_DATA )
6690                 mgsl_trace_block(info,info->rx_buffer_list[StartIndex].virt_addr,
6691                         min_t(int, framesize, DMABUFFERSIZE),0);
6692
6693         if (framesize) {
6694                 if ( ( (info->params.crc_type & HDLC_CRC_RETURN_EX) &&
6695                                 ((framesize+1) > info->max_frame_size) ) ||
6696                         (framesize > info->max_frame_size) )
6697                         info->icount.rxlong++;
6698                 else {
6699                         /* copy dma buffer(s) to contiguous intermediate buffer */
6700                         int copy_count = framesize;
6701                         int index = StartIndex;
6702                         unsigned char *ptmp = info->intermediate_rxbuffer;
6703
6704                         if ( !(status & RXSTATUS_CRC_ERROR))
6705                         info->icount.rxok++;
6706
6707                         while(copy_count) {
6708                                 int partial_count;
6709                                 if ( copy_count > DMABUFFERSIZE )
6710                                         partial_count = DMABUFFERSIZE;
6711                                 else
6712                                         partial_count = copy_count;
6713
6714                                 pBufEntry = &(info->rx_buffer_list[index]);
6715                                 memcpy( ptmp, pBufEntry->virt_addr, partial_count );
6716                                 ptmp += partial_count;
6717                                 copy_count -= partial_count;
6718
6719                                 if ( ++index == info->rx_buffer_count )
6720                                         index = 0;
6721                         }
6722
6723                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX ) {
6724                                 ++framesize;
6725                                 *ptmp = (status & RXSTATUS_CRC_ERROR ?
6726                                                 RX_CRC_ERROR :
6727                                                 RX_OK);
6728
6729                                 if ( debug_level >= DEBUG_LEVEL_DATA )
6730                                         printk("%s(%d):mgsl_get_rx_frame(%s) rx frame status=%d\n",
6731                                                 __FILE__,__LINE__,info->device_name,
6732                                                 *ptmp);
6733                         }
6734
6735 #if SYNCLINK_GENERIC_HDLC
6736                         if (info->netcount)
6737                                 hdlcdev_rx(info,info->intermediate_rxbuffer,framesize);
6738                         else
6739 #endif
6740                                 ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6741                 }
6742         }
6743         /* Free the buffers used by this frame. */
6744         mgsl_free_rx_frame_buffers( info, StartIndex, EndIndex );
6745
6746         ReturnCode = true;
6747
6748 Cleanup:
6749
6750         if ( info->rx_enabled && info->rx_overflow ) {
6751                 /* The receiver needs to restarted because of
6752                  * a receive overflow (buffer or FIFO). If the
6753                  * receive buffers are now empty, then restart receiver.
6754                  */
6755
6756                 if ( !info->rx_buffer_list[EndIndex].status &&
6757                         info->rx_buffer_list[EndIndex].count ) {
6758                         spin_lock_irqsave(&info->irq_spinlock,flags);
6759                         usc_start_receiver(info);
6760                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6761                 }
6762         }
6763
6764         return ReturnCode;
6765
6766 }       /* end of mgsl_get_rx_frame() */
6767
6768 /* mgsl_get_raw_rx_frame()
6769  *
6770  *      This function attempts to return a received frame from the
6771  *      receive DMA buffers when running in external loop mode. In this mode,
6772  *      we will return at most one DMABUFFERSIZE frame to the application.
6773  *      The USC receiver is triggering off of DCD going active to start a new
6774  *      frame, and DCD going inactive to terminate the frame (similar to
6775  *      processing a closing flag character).
6776  *
6777  *      In this routine, we will return DMABUFFERSIZE "chunks" at a time.
6778  *      If DCD goes inactive, the last Rx DMA Buffer will have a non-zero
6779  *      status field and the RCC field will indicate the length of the
6780  *      entire received frame. We take this RCC field and get the modulus
6781  *      of RCC and DMABUFFERSIZE to determine if number of bytes in the
6782  *      last Rx DMA buffer and return that last portion of the frame.
6783  *
6784  * Arguments:           info    pointer to device extension
6785  * Return Value:        true if frame returned, otherwise false
6786  */
6787 static bool mgsl_get_raw_rx_frame(struct mgsl_struct *info)
6788 {
6789         unsigned int CurrentIndex, NextIndex;
6790         unsigned short status;
6791         DMABUFFERENTRY *pBufEntry;
6792         unsigned int framesize = 0;
6793         bool ReturnCode = false;
6794         unsigned long flags;
6795         struct tty_struct *tty = info->port.tty;
6796
6797         /*
6798          * current_rx_buffer points to the 1st buffer of the next available
6799          * receive frame. The status field is set by the 16C32 after
6800          * completing a receive frame. If the status field of this buffer
6801          * is zero, either the USC is still filling this buffer or this
6802          * is one of a series of buffers making up a received frame.
6803          *
6804          * If the count field of this buffer is zero, the USC is either
6805          * using this buffer or has used this buffer. Look at the count
6806          * field of the next buffer. If that next buffer's count is
6807          * non-zero, the USC is still actively using the current buffer.
6808          * Otherwise, if the next buffer's count field is zero, the
6809          * current buffer is complete and the USC is using the next
6810          * buffer.
6811          */
6812         CurrentIndex = NextIndex = info->current_rx_buffer;
6813         ++NextIndex;
6814         if ( NextIndex == info->rx_buffer_count )
6815                 NextIndex = 0;
6816
6817         if ( info->rx_buffer_list[CurrentIndex].status != 0 ||
6818                 (info->rx_buffer_list[CurrentIndex].count == 0 &&
6819                         info->rx_buffer_list[NextIndex].count == 0)) {
6820                 /*
6821                  * Either the status field of this dma buffer is non-zero
6822                  * (indicating the last buffer of a receive frame) or the next
6823                  * buffer is marked as in use -- implying this buffer is complete
6824                  * and an intermediate buffer for this received frame.
6825                  */
6826
6827                 status = info->rx_buffer_list[CurrentIndex].status;
6828
6829                 if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6830                                 RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6831                         if ( status & RXSTATUS_SHORT_FRAME )
6832                                 info->icount.rxshort++;
6833                         else if ( status & RXSTATUS_ABORT )
6834                                 info->icount.rxabort++;
6835                         else if ( status & RXSTATUS_OVERRUN )
6836                                 info->icount.rxover++;
6837                         else
6838                                 info->icount.rxcrc++;
6839                         framesize = 0;
6840                 } else {
6841                         /*
6842                          * A receive frame is available, get frame size and status.
6843                          *
6844                          * The frame size is the starting value of the RCC (which was
6845                          * set to 0xffff) minus the ending value of the RCC (decremented
6846                          * once for each receive character) minus 2 or 4 for the 16-bit
6847                          * or 32-bit CRC.
6848                          *
6849                          * If the status field is zero, this is an intermediate buffer.
6850                          * It's size is 4K.
6851                          *
6852                          * If the DMA Buffer Entry's Status field is non-zero, the
6853                          * receive operation completed normally (ie: DCD dropped). The
6854                          * RCC field is valid and holds the received frame size.
6855                          * It is possible that the RCC field will be zero on a DMA buffer
6856                          * entry with a non-zero status. This can occur if the total
6857                          * frame size (number of bytes between the time DCD goes active
6858                          * to the time DCD goes inactive) exceeds 65535 bytes. In this
6859                          * case the 16C32 has underrun on the RCC count and appears to
6860                          * stop updating this counter to let us know the actual received
6861                          * frame size. If this happens (non-zero status and zero RCC),
6862                          * simply return the entire RxDMA Buffer
6863                          */
6864                         if ( status ) {
6865                                 /*
6866                                  * In the event that the final RxDMA Buffer is
6867                                  * terminated with a non-zero status and the RCC
6868                                  * field is zero, we interpret this as the RCC
6869                                  * having underflowed (received frame > 65535 bytes).
6870                                  *
6871                                  * Signal the event to the user by passing back
6872                                  * a status of RxStatus_CrcError returning the full
6873                                  * buffer and let the app figure out what data is
6874                                  * actually valid
6875                                  */
6876                                 if ( info->rx_buffer_list[CurrentIndex].rcc )
6877                                         framesize = RCLRVALUE - info->rx_buffer_list[CurrentIndex].rcc;
6878                                 else
6879                                         framesize = DMABUFFERSIZE;
6880                         }
6881                         else
6882                                 framesize = DMABUFFERSIZE;
6883                 }
6884
6885                 if ( framesize > DMABUFFERSIZE ) {
6886                         /*
6887                          * if running in raw sync mode, ISR handler for
6888                          * End Of Buffer events terminates all buffers at 4K.
6889                          * If this frame size is said to be >4K, get the
6890                          * actual number of bytes of the frame in this buffer.
6891                          */
6892                         framesize = framesize % DMABUFFERSIZE;
6893                 }
6894
6895
6896                 if ( debug_level >= DEBUG_LEVEL_BH )
6897                         printk("%s(%d):mgsl_get_raw_rx_frame(%s) status=%04X size=%d\n",
6898                                 __FILE__,__LINE__,info->device_name,status,framesize);
6899
6900                 if ( debug_level >= DEBUG_LEVEL_DATA )
6901                         mgsl_trace_block(info,info->rx_buffer_list[CurrentIndex].virt_addr,
6902                                 min_t(int, framesize, DMABUFFERSIZE),0);
6903
6904                 if (framesize) {
6905                         /* copy dma buffer(s) to contiguous intermediate buffer */
6906                         /* NOTE: we never copy more than DMABUFFERSIZE bytes    */
6907
6908                         pBufEntry = &(info->rx_buffer_list[CurrentIndex]);
6909                         memcpy( info->intermediate_rxbuffer, pBufEntry->virt_addr, framesize);
6910                         info->icount.rxok++;
6911
6912                         ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6913                 }
6914
6915                 /* Free the buffers used by this frame. */
6916                 mgsl_free_rx_frame_buffers( info, CurrentIndex, CurrentIndex );
6917
6918                 ReturnCode = true;
6919         }
6920
6921
6922         if ( info->rx_enabled && info->rx_overflow ) {
6923                 /* The receiver needs to restarted because of
6924                  * a receive overflow (buffer or FIFO). If the
6925                  * receive buffers are now empty, then restart receiver.
6926                  */
6927
6928                 if ( !info->rx_buffer_list[CurrentIndex].status &&
6929                         info->rx_buffer_list[CurrentIndex].count ) {
6930                         spin_lock_irqsave(&info->irq_spinlock,flags);
6931                         usc_start_receiver(info);
6932                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6933                 }
6934         }
6935
6936         return ReturnCode;
6937
6938 }       /* end of mgsl_get_raw_rx_frame() */
6939
6940 /* mgsl_load_tx_dma_buffer()
6941  *
6942  *      Load the transmit DMA buffer with the specified data.
6943  *
6944  * Arguments:
6945  *
6946  *      info            pointer to device extension
6947  *      Buffer          pointer to buffer containing frame to load
6948  *      BufferSize      size in bytes of frame in Buffer
6949  *
6950  * Return Value:        None
6951  */
6952 static void mgsl_load_tx_dma_buffer(struct mgsl_struct *info,
6953                 const char *Buffer, unsigned int BufferSize)
6954 {
6955         unsigned short Copycount;
6956         unsigned int i = 0;
6957         DMABUFFERENTRY *pBufEntry;
6958
6959         if ( debug_level >= DEBUG_LEVEL_DATA )
6960                 mgsl_trace_block(info,Buffer, min_t(int, BufferSize, DMABUFFERSIZE), 1);
6961
6962         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
6963                 /* set CMR:13 to start transmit when
6964                  * next GoAhead (abort) is received
6965                  */
6966                 info->cmr_value |= BIT13;
6967         }
6968
6969         /* begin loading the frame in the next available tx dma
6970          * buffer, remember it's starting location for setting
6971          * up tx dma operation
6972          */
6973         i = info->current_tx_buffer;
6974         info->start_tx_dma_buffer = i;
6975
6976         /* Setup the status and RCC (Frame Size) fields of the 1st */
6977         /* buffer entry in the transmit DMA buffer list. */
6978
6979         info->tx_buffer_list[i].status = info->cmr_value & 0xf000;
6980         info->tx_buffer_list[i].rcc    = BufferSize;
6981         info->tx_buffer_list[i].count  = BufferSize;
6982
6983         /* Copy frame data from 1st source buffer to the DMA buffers. */
6984         /* The frame data may span multiple DMA buffers. */
6985
6986         while( BufferSize ){
6987                 /* Get a pointer to next DMA buffer entry. */
6988                 pBufEntry = &info->tx_buffer_list[i++];
6989
6990                 if ( i == info->tx_buffer_count )
6991                         i=0;
6992
6993                 /* Calculate the number of bytes that can be copied from */
6994                 /* the source buffer to this DMA buffer. */
6995                 if ( BufferSize > DMABUFFERSIZE )
6996                         Copycount = DMABUFFERSIZE;
6997                 else
6998                         Copycount = BufferSize;
6999
7000                 /* Actually copy data from source buffer to DMA buffer. */
7001                 /* Also set the data count for this individual DMA buffer. */
7002                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
7003                         mgsl_load_pci_memory(pBufEntry->virt_addr, Buffer,Copycount);
7004                 else
7005                         memcpy(pBufEntry->virt_addr, Buffer, Copycount);
7006
7007                 pBufEntry->count = Copycount;
7008
7009                 /* Advance source pointer and reduce remaining data count. */
7010                 Buffer += Copycount;
7011                 BufferSize -= Copycount;
7012
7013                 ++info->tx_dma_buffers_used;
7014         }
7015
7016         /* remember next available tx dma buffer */
7017         info->current_tx_buffer = i;
7018
7019 }       /* end of mgsl_load_tx_dma_buffer() */
7020
7021 /*
7022  * mgsl_register_test()
7023  *
7024  *      Performs a register test of the 16C32.
7025  *
7026  * Arguments:           info    pointer to device instance data
7027  * Return Value:                true if test passed, otherwise false
7028  */
7029 static bool mgsl_register_test( struct mgsl_struct *info )
7030 {
7031         static unsigned short BitPatterns[] =
7032                 { 0x0000, 0xffff, 0xaaaa, 0x5555, 0x1234, 0x6969, 0x9696, 0x0f0f };
7033         static unsigned int Patterncount = ARRAY_SIZE(BitPatterns);
7034         unsigned int i;
7035         bool rc = true;
7036         unsigned long flags;
7037
7038         spin_lock_irqsave(&info->irq_spinlock,flags);
7039         usc_reset(info);
7040
7041         /* Verify the reset state of some registers. */
7042
7043         if ( (usc_InReg( info, SICR ) != 0) ||
7044                   (usc_InReg( info, IVR  ) != 0) ||
7045                   (usc_InDmaReg( info, DIVR ) != 0) ){
7046                 rc = false;
7047         }
7048
7049         if ( rc ){
7050                 /* Write bit patterns to various registers but do it out of */
7051                 /* sync, then read back and verify values. */
7052
7053                 for ( i = 0 ; i < Patterncount ; i++ ) {
7054                         usc_OutReg( info, TC0R, BitPatterns[i] );
7055                         usc_OutReg( info, TC1R, BitPatterns[(i+1)%Patterncount] );
7056                         usc_OutReg( info, TCLR, BitPatterns[(i+2)%Patterncount] );
7057                         usc_OutReg( info, RCLR, BitPatterns[(i+3)%Patterncount] );
7058                         usc_OutReg( info, RSR,  BitPatterns[(i+4)%Patterncount] );
7059                         usc_OutDmaReg( info, TBCR, BitPatterns[(i+5)%Patterncount] );
7060
7061                         if ( (usc_InReg( info, TC0R ) != BitPatterns[i]) ||
7062                                   (usc_InReg( info, TC1R ) != BitPatterns[(i+1)%Patterncount]) ||
7063                                   (usc_InReg( info, TCLR ) != BitPatterns[(i+2)%Patterncount]) ||
7064                                   (usc_InReg( info, RCLR ) != BitPatterns[(i+3)%Patterncount]) ||
7065                                   (usc_InReg( info, RSR )  != BitPatterns[(i+4)%Patterncount]) ||
7066                                   (usc_InDmaReg( info, TBCR ) != BitPatterns[(i+5)%Patterncount]) ){
7067                                 rc = false;
7068                                 break;
7069                         }
7070                 }
7071         }
7072
7073         usc_reset(info);
7074         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7075
7076         return rc;
7077
7078 }       /* end of mgsl_register_test() */
7079
7080 /* mgsl_irq_test()      Perform interrupt test of the 16C32.
7081  *
7082  * Arguments:           info    pointer to device instance data
7083  * Return Value:        true if test passed, otherwise false
7084  */
7085 static bool mgsl_irq_test( struct mgsl_struct *info )
7086 {
7087         unsigned long EndTime;
7088         unsigned long flags;
7089
7090         spin_lock_irqsave(&info->irq_spinlock,flags);
7091         usc_reset(info);
7092
7093         /*
7094          * Setup 16C32 to interrupt on TxC pin (14MHz clock) transition.
7095          * The ISR sets irq_occurred to true.
7096          */
7097
7098         info->irq_occurred = false;
7099
7100         /* Enable INTEN gate for ISA adapter (Port 6, Bit12) */
7101         /* Enable INTEN (Port 6, Bit12) */
7102         /* This connects the IRQ request signal to the ISA bus */
7103         /* on the ISA adapter. This has no effect for the PCI adapter */
7104         usc_OutReg( info, PCR, (unsigned short)((usc_InReg(info, PCR) | BIT13) & ~BIT12) );
7105
7106         usc_EnableMasterIrqBit(info);
7107         usc_EnableInterrupts(info, IO_PIN);
7108         usc_ClearIrqPendingBits(info, IO_PIN);
7109
7110         usc_UnlatchIostatusBits(info, MISCSTATUS_TXC_LATCHED);
7111         usc_EnableStatusIrqs(info, SICR_TXC_ACTIVE + SICR_TXC_INACTIVE);
7112
7113         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7114
7115         EndTime=100;
7116         while( EndTime-- && !info->irq_occurred ) {
7117                 msleep_interruptible(10);
7118         }
7119
7120         spin_lock_irqsave(&info->irq_spinlock,flags);
7121         usc_reset(info);
7122         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7123
7124         return info->irq_occurred;
7125
7126 }       /* end of mgsl_irq_test() */
7127
7128 /* mgsl_dma_test()
7129  *
7130  *      Perform a DMA test of the 16C32. A small frame is
7131  *      transmitted via DMA from a transmit buffer to a receive buffer
7132  *      using single buffer DMA mode.
7133  *
7134  * Arguments:           info    pointer to device instance data
7135  * Return Value:        true if test passed, otherwise false
7136  */
7137 static bool mgsl_dma_test( struct mgsl_struct *info )
7138 {
7139         unsigned short FifoLevel;
7140         unsigned long phys_addr;
7141         unsigned int FrameSize;
7142         unsigned int i;
7143         char *TmpPtr;
7144         bool rc = true;
7145         unsigned short status=0;
7146         unsigned long EndTime;
7147         unsigned long flags;
7148         MGSL_PARAMS tmp_params;
7149
7150         /* save current port options */
7151         memcpy(&tmp_params,&info->params,sizeof(MGSL_PARAMS));
7152         /* load default port options */
7153         memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
7154
7155 #define TESTFRAMESIZE 40
7156
7157         spin_lock_irqsave(&info->irq_spinlock,flags);
7158
7159         /* setup 16C32 for SDLC DMA transfer mode */
7160
7161         usc_reset(info);
7162         usc_set_sdlc_mode(info);
7163         usc_enable_loopback(info,1);
7164
7165         /* Reprogram the RDMR so that the 16C32 does NOT clear the count
7166          * field of the buffer entry after fetching buffer address. This
7167          * way we can detect a DMA failure for a DMA read (which should be
7168          * non-destructive to system memory) before we try and write to
7169          * memory (where a failure could corrupt system memory).
7170          */
7171
7172         /* Receive DMA mode Register (RDMR)
7173          *
7174          * <15..14>     11      DMA mode = Linked List Buffer mode
7175          * <13>         1       RSBinA/L = store Rx status Block in List entry
7176          * <12>         0       1 = Clear count of List Entry after fetching
7177          * <11..10>     00      Address mode = Increment
7178          * <9>          1       Terminate Buffer on RxBound
7179          * <8>          0       Bus Width = 16bits
7180          * <7..0>               ?       status Bits (write as 0s)
7181          *
7182          * 1110 0010 0000 0000 = 0xe200
7183          */
7184
7185         usc_OutDmaReg( info, RDMR, 0xe200 );
7186
7187         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7188
7189
7190         /* SETUP TRANSMIT AND RECEIVE DMA BUFFERS */
7191
7192         FrameSize = TESTFRAMESIZE;
7193
7194         /* setup 1st transmit buffer entry: */
7195         /* with frame size and transmit control word */
7196
7197         info->tx_buffer_list[0].count  = FrameSize;
7198         info->tx_buffer_list[0].rcc    = FrameSize;
7199         info->tx_buffer_list[0].status = 0x4000;
7200
7201         /* build a transmit frame in 1st transmit DMA buffer */
7202
7203         TmpPtr = info->tx_buffer_list[0].virt_addr;
7204         for (i = 0; i < FrameSize; i++ )
7205                 *TmpPtr++ = i;
7206
7207         /* setup 1st receive buffer entry: */
7208         /* clear status, set max receive buffer size */
7209
7210         info->rx_buffer_list[0].status = 0;
7211         info->rx_buffer_list[0].count = FrameSize + 4;
7212
7213         /* zero out the 1st receive buffer */
7214
7215         memset( info->rx_buffer_list[0].virt_addr, 0, FrameSize + 4 );
7216
7217         /* Set count field of next buffer entries to prevent */
7218         /* 16C32 from using buffers after the 1st one. */
7219
7220         info->tx_buffer_list[1].count = 0;
7221         info->rx_buffer_list[1].count = 0;
7222
7223
7224         /***************************/
7225         /* Program 16C32 receiver. */
7226         /***************************/
7227
7228         spin_lock_irqsave(&info->irq_spinlock,flags);
7229
7230         /* setup DMA transfers */
7231         usc_RTCmd( info, RTCmd_PurgeRxFifo );
7232
7233         /* program 16C32 receiver with physical address of 1st DMA buffer entry */
7234         phys_addr = info->rx_buffer_list[0].phys_entry;
7235         usc_OutDmaReg( info, NRARL, (unsigned short)phys_addr );
7236         usc_OutDmaReg( info, NRARU, (unsigned short)(phys_addr >> 16) );
7237
7238         /* Clear the Rx DMA status bits (read RDMR) and start channel */
7239         usc_InDmaReg( info, RDMR );
7240         usc_DmaCmd( info, DmaCmd_InitRxChannel );
7241
7242         /* Enable Receiver (RMR <1..0> = 10) */
7243         usc_OutReg( info, RMR, (unsigned short)((usc_InReg(info, RMR) & 0xfffc) | 0x0002) );
7244
7245         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7246
7247
7248         /*************************************************************/
7249         /* WAIT FOR RECEIVER TO DMA ALL PARAMETERS FROM BUFFER ENTRY */
7250         /*************************************************************/
7251
7252         /* Wait 100ms for interrupt. */
7253         EndTime = jiffies + msecs_to_jiffies(100);
7254
7255         for(;;) {
7256                 if (time_after(jiffies, EndTime)) {
7257                         rc = false;
7258                         break;
7259                 }
7260
7261                 spin_lock_irqsave(&info->irq_spinlock,flags);
7262                 status = usc_InDmaReg( info, RDMR );
7263                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7264
7265                 if ( !(status & BIT4) && (status & BIT5) ) {
7266                         /* INITG (BIT 4) is inactive (no entry read in progress) AND */
7267                         /* BUSY  (BIT 5) is active (channel still active). */
7268                         /* This means the buffer entry read has completed. */
7269                         break;
7270                 }
7271         }
7272
7273
7274         /******************************/
7275         /* Program 16C32 transmitter. */
7276         /******************************/
7277
7278         spin_lock_irqsave(&info->irq_spinlock,flags);
7279
7280         /* Program the Transmit Character Length Register (TCLR) */
7281         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
7282
7283         usc_OutReg( info, TCLR, (unsigned short)info->tx_buffer_list[0].count );
7284         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7285
7286         /* Program the address of the 1st DMA Buffer Entry in linked list */
7287
7288         phys_addr = info->tx_buffer_list[0].phys_entry;
7289         usc_OutDmaReg( info, NTARL, (unsigned short)phys_addr );
7290         usc_OutDmaReg( info, NTARU, (unsigned short)(phys_addr >> 16) );
7291
7292         /* unlatch Tx status bits, and start transmit channel. */
7293
7294         usc_OutReg( info, TCSR, (unsigned short)(( usc_InReg(info, TCSR) & 0x0f00) | 0xfa) );
7295         usc_DmaCmd( info, DmaCmd_InitTxChannel );
7296
7297         /* wait for DMA controller to fill transmit FIFO */
7298
7299         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
7300
7301         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7302
7303
7304         /**********************************/
7305         /* WAIT FOR TRANSMIT FIFO TO FILL */
7306         /**********************************/
7307
7308         /* Wait 100ms */
7309         EndTime = jiffies + msecs_to_jiffies(100);
7310
7311         for(;;) {
7312                 if (time_after(jiffies, EndTime)) {
7313                         rc = false;
7314                         break;
7315                 }
7316
7317                 spin_lock_irqsave(&info->irq_spinlock,flags);
7318                 FifoLevel = usc_InReg(info, TICR) >> 8;
7319                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7320
7321                 if ( FifoLevel < 16 )
7322                         break;
7323                 else
7324                         if ( FrameSize < 32 ) {
7325                                 /* This frame is smaller than the entire transmit FIFO */
7326                                 /* so wait for the entire frame to be loaded. */
7327                                 if ( FifoLevel <= (32 - FrameSize) )
7328                                         break;
7329                         }
7330         }
7331
7332
7333         if ( rc )
7334         {
7335                 /* Enable 16C32 transmitter. */
7336
7337                 spin_lock_irqsave(&info->irq_spinlock,flags);
7338
7339                 /* Transmit mode Register (TMR), <1..0> = 10, Enable Transmitter */
7340                 usc_TCmd( info, TCmd_SendFrame );
7341                 usc_OutReg( info, TMR, (unsigned short)((usc_InReg(info, TMR) & 0xfffc) | 0x0002) );
7342
7343                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7344
7345
7346                 /******************************/
7347                 /* WAIT FOR TRANSMIT COMPLETE */
7348                 /******************************/
7349
7350                 /* Wait 100ms */
7351                 EndTime = jiffies + msecs_to_jiffies(100);
7352
7353                 /* While timer not expired wait for transmit complete */
7354
7355                 spin_lock_irqsave(&info->irq_spinlock,flags);
7356                 status = usc_InReg( info, TCSR );
7357                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7358
7359                 while ( !(status & (BIT6+BIT5+BIT4+BIT2+BIT1)) ) {
7360                         if (time_after(jiffies, EndTime)) {
7361                                 rc = false;
7362                                 break;
7363                         }
7364
7365                         spin_lock_irqsave(&info->irq_spinlock,flags);
7366                         status = usc_InReg( info, TCSR );
7367                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7368                 }
7369         }
7370
7371
7372         if ( rc ){
7373                 /* CHECK FOR TRANSMIT ERRORS */
7374                 if ( status & (BIT5 + BIT1) )
7375                         rc = false;
7376         }
7377
7378         if ( rc ) {
7379                 /* WAIT FOR RECEIVE COMPLETE */
7380
7381                 /* Wait 100ms */
7382                 EndTime = jiffies + msecs_to_jiffies(100);
7383
7384                 /* Wait for 16C32 to write receive status to buffer entry. */
7385                 status=info->rx_buffer_list[0].status;
7386                 while ( status == 0 ) {
7387                         if (time_after(jiffies, EndTime)) {
7388                                 rc = false;
7389                                 break;
7390                         }
7391                         status=info->rx_buffer_list[0].status;
7392                 }
7393         }
7394
7395
7396         if ( rc ) {
7397                 /* CHECK FOR RECEIVE ERRORS */
7398                 status = info->rx_buffer_list[0].status;
7399
7400                 if ( status & (BIT8 + BIT3 + BIT1) ) {
7401                         /* receive error has occurred */
7402                         rc = false;
7403                 } else {
7404                         if ( memcmp( info->tx_buffer_list[0].virt_addr ,
7405                                 info->rx_buffer_list[0].virt_addr, FrameSize ) ){
7406                                 rc = false;
7407                         }
7408                 }
7409         }
7410
7411         spin_lock_irqsave(&info->irq_spinlock,flags);
7412         usc_reset( info );
7413         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7414
7415         /* restore current port options */
7416         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
7417
7418         return rc;
7419
7420 }       /* end of mgsl_dma_test() */
7421
7422 /* mgsl_adapter_test()
7423  *
7424  *      Perform the register, IRQ, and DMA tests for the 16C32.
7425  *
7426  * Arguments:           info    pointer to device instance data
7427  * Return Value:        0 if success, otherwise -ENODEV
7428  */
7429 static int mgsl_adapter_test( struct mgsl_struct *info )
7430 {
7431         if ( debug_level >= DEBUG_LEVEL_INFO )
7432                 printk( "%s(%d):Testing device %s\n",
7433                         __FILE__,__LINE__,info->device_name );
7434
7435         if ( !mgsl_register_test( info ) ) {
7436                 info->init_error = DiagStatus_AddressFailure;
7437                 printk( "%s(%d):Register test failure for device %s Addr=%04X\n",
7438                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->io_base) );
7439                 return -ENODEV;
7440         }
7441
7442         if ( !mgsl_irq_test( info ) ) {
7443                 info->init_error = DiagStatus_IrqFailure;
7444                 printk( "%s(%d):Interrupt test failure for device %s IRQ=%d\n",
7445                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->irq_level) );
7446                 return -ENODEV;
7447         }
7448
7449         if ( !mgsl_dma_test( info ) ) {
7450                 info->init_error = DiagStatus_DmaFailure;
7451                 printk( "%s(%d):DMA test failure for device %s DMA=%d\n",
7452                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->dma_level) );
7453                 return -ENODEV;
7454         }
7455
7456         if ( debug_level >= DEBUG_LEVEL_INFO )
7457                 printk( "%s(%d):device %s passed diagnostics\n",
7458                         __FILE__,__LINE__,info->device_name );
7459
7460         return 0;
7461
7462 }       /* end of mgsl_adapter_test() */
7463
7464 /* mgsl_memory_test()
7465  *
7466  *      Test the shared memory on a PCI adapter.
7467  *
7468  * Arguments:           info    pointer to device instance data
7469  * Return Value:        true if test passed, otherwise false
7470  */
7471 static bool mgsl_memory_test( struct mgsl_struct *info )
7472 {
7473         static unsigned long BitPatterns[] =
7474                 { 0x0, 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999, 0xffffffff, 0x12345678 };
7475         unsigned long Patterncount = ARRAY_SIZE(BitPatterns);
7476         unsigned long i;
7477         unsigned long TestLimit = SHARED_MEM_ADDRESS_SIZE/sizeof(unsigned long);
7478         unsigned long * TestAddr;
7479
7480         if ( info->bus_type != MGSL_BUS_TYPE_PCI )
7481                 return true;
7482
7483         TestAddr = (unsigned long *)info->memory_base;
7484
7485         /* Test data lines with test pattern at one location. */
7486
7487         for ( i = 0 ; i < Patterncount ; i++ ) {
7488                 *TestAddr = BitPatterns[i];
7489                 if ( *TestAddr != BitPatterns[i] )
7490                         return false;
7491         }
7492
7493         /* Test address lines with incrementing pattern over */
7494         /* entire address range. */
7495
7496         for ( i = 0 ; i < TestLimit ; i++ ) {
7497                 *TestAddr = i * 4;
7498                 TestAddr++;
7499         }
7500
7501         TestAddr = (unsigned long *)info->memory_base;
7502
7503         for ( i = 0 ; i < TestLimit ; i++ ) {
7504                 if ( *TestAddr != i * 4 )
7505                         return false;
7506                 TestAddr++;
7507         }
7508
7509         memset( info->memory_base, 0, SHARED_MEM_ADDRESS_SIZE );
7510
7511         return true;
7512
7513 }       /* End Of mgsl_memory_test() */
7514
7515
7516 /* mgsl_load_pci_memory()
7517  *
7518  *      Load a large block of data into the PCI shared memory.
7519  *      Use this instead of memcpy() or memmove() to move data
7520  *      into the PCI shared memory.
7521  *
7522  * Notes:
7523  *
7524  *      This function prevents the PCI9050 interface chip from hogging
7525  *      the adapter local bus, which can starve the 16C32 by preventing
7526  *      16C32 bus master cycles.
7527  *
7528  *      The PCI9050 documentation says that the 9050 will always release
7529  *      control of the local bus after completing the current read
7530  *      or write operation.
7531  *
7532  *      It appears that as long as the PCI9050 write FIFO is full, the
7533  *      PCI9050 treats all of the writes as a single burst transaction
7534  *      and will not release the bus. This causes DMA latency problems
7535  *      at high speeds when copying large data blocks to the shared
7536  *      memory.
7537  *
7538  *      This function in effect, breaks the a large shared memory write
7539  *      into multiple transations by interleaving a shared memory read
7540  *      which will flush the write FIFO and 'complete' the write
7541  *      transation. This allows any pending DMA request to gain control
7542  *      of the local bus in a timely fasion.
7543  *
7544  * Arguments:
7545  *
7546  *      TargetPtr       pointer to target address in PCI shared memory
7547  *      SourcePtr       pointer to source buffer for data
7548  *      count           count in bytes of data to copy
7549  *
7550  * Return Value:        None
7551  */
7552 static void mgsl_load_pci_memory( char* TargetPtr, const char* SourcePtr,
7553         unsigned short count )
7554 {
7555         /* 16 32-bit writes @ 60ns each = 960ns max latency on local bus */
7556 #define PCI_LOAD_INTERVAL 64
7557
7558         unsigned short Intervalcount = count / PCI_LOAD_INTERVAL;
7559         unsigned short Index;
7560         unsigned long Dummy;
7561
7562         for ( Index = 0 ; Index < Intervalcount ; Index++ )
7563         {
7564                 memcpy(TargetPtr, SourcePtr, PCI_LOAD_INTERVAL);
7565                 Dummy = *((volatile unsigned long *)TargetPtr);
7566                 TargetPtr += PCI_LOAD_INTERVAL;
7567                 SourcePtr += PCI_LOAD_INTERVAL;
7568         }
7569
7570         memcpy( TargetPtr, SourcePtr, count % PCI_LOAD_INTERVAL );
7571
7572 }       /* End Of mgsl_load_pci_memory() */
7573
7574 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit)
7575 {
7576         int i;
7577         int linecount;
7578         if (xmit)
7579                 printk("%s tx data:\n",info->device_name);
7580         else
7581                 printk("%s rx data:\n",info->device_name);
7582
7583         while(count) {
7584                 if (count > 16)
7585                         linecount = 16;
7586                 else
7587                         linecount = count;
7588
7589                 for(i=0;i<linecount;i++)
7590                         printk("%02X ",(unsigned char)data[i]);
7591                 for(;i<17;i++)
7592                         printk("   ");
7593                 for(i=0;i<linecount;i++) {
7594                         if (data[i]>=040 && data[i]<=0176)
7595                                 printk("%c",data[i]);
7596                         else
7597                                 printk(".");
7598                 }
7599                 printk("\n");
7600
7601                 data  += linecount;
7602                 count -= linecount;
7603         }
7604 }       /* end of mgsl_trace_block() */
7605
7606 /* mgsl_tx_timeout()
7607  *
7608  *      called when HDLC frame times out
7609  *      update stats and do tx completion processing
7610  *
7611  * Arguments:   context         pointer to device instance data
7612  * Return Value:        None
7613  */
7614 static void mgsl_tx_timeout(unsigned long context)
7615 {
7616         struct mgsl_struct *info = (struct mgsl_struct*)context;
7617         unsigned long flags;
7618
7619         if ( debug_level >= DEBUG_LEVEL_INFO )
7620                 printk( "%s(%d):mgsl_tx_timeout(%s)\n",
7621                         __FILE__,__LINE__,info->device_name);
7622         if(info->tx_active &&
7623            (info->params.mode == MGSL_MODE_HDLC ||
7624             info->params.mode == MGSL_MODE_RAW) ) {
7625                 info->icount.txtimeout++;
7626         }
7627         spin_lock_irqsave(&info->irq_spinlock,flags);
7628         info->tx_active = false;
7629         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
7630
7631         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
7632                 usc_loopmode_cancel_transmit( info );
7633
7634         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7635
7636 #if SYNCLINK_GENERIC_HDLC
7637         if (info->netcount)
7638                 hdlcdev_tx_done(info);
7639         else
7640 #endif
7641                 mgsl_bh_transmit(info);
7642
7643 }       /* end of mgsl_tx_timeout() */
7644
7645 /* signal that there are no more frames to send, so that
7646  * line is 'released' by echoing RxD to TxD when current
7647  * transmission is complete (or immediately if no tx in progress).
7648  */
7649 static int mgsl_loopmode_send_done( struct mgsl_struct * info )
7650 {
7651         unsigned long flags;
7652
7653         spin_lock_irqsave(&info->irq_spinlock,flags);
7654         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
7655                 if (info->tx_active)
7656                         info->loopmode_send_done_requested = true;
7657                 else
7658                         usc_loopmode_send_done(info);
7659         }
7660         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7661
7662         return 0;
7663 }
7664
7665 /* release the line by echoing RxD to TxD
7666  * upon completion of a transmit frame
7667  */
7668 static void usc_loopmode_send_done( struct mgsl_struct * info )
7669 {
7670         info->loopmode_send_done_requested = false;
7671         /* clear CMR:13 to 0 to start echoing RxData to TxData */
7672         info->cmr_value &= ~BIT13;
7673         usc_OutReg(info, CMR, info->cmr_value);
7674 }
7675
7676 /* abort a transmit in progress while in HDLC LoopMode
7677  */
7678 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info )
7679 {
7680         /* reset tx dma channel and purge TxFifo */
7681         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7682         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
7683         usc_loopmode_send_done( info );
7684 }
7685
7686 /* for HDLC/SDLC LoopMode, setting CMR:13 after the transmitter is enabled
7687  * is an Insert Into Loop action. Upon receipt of a GoAhead sequence (RxAbort)
7688  * we must clear CMR:13 to begin repeating TxData to RxData
7689  */
7690 static void usc_loopmode_insert_request( struct mgsl_struct * info )
7691 {
7692         info->loopmode_insert_requested = true;
7693
7694         /* enable RxAbort irq. On next RxAbort, clear CMR:13 to
7695          * begin repeating TxData on RxData (complete insertion)
7696          */
7697         usc_OutReg( info, RICR,
7698                 (usc_InReg( info, RICR ) | RXSTATUS_ABORT_RECEIVED ) );
7699
7700         /* set CMR:13 to insert into loop on next GoAhead (RxAbort) */
7701         info->cmr_value |= BIT13;
7702         usc_OutReg(info, CMR, info->cmr_value);
7703 }
7704
7705 /* return 1 if station is inserted into the loop, otherwise 0
7706  */
7707 static int usc_loopmode_active( struct mgsl_struct * info)
7708 {
7709         return usc_InReg( info, CCSR ) & BIT7 ? 1 : 0 ;
7710 }
7711
7712 #if SYNCLINK_GENERIC_HDLC
7713
7714 /**
7715  * called by generic HDLC layer when protocol selected (PPP, frame relay, etc.)
7716  * set encoding and frame check sequence (FCS) options
7717  *
7718  * dev       pointer to network device structure
7719  * encoding  serial encoding setting
7720  * parity    FCS setting
7721  *
7722  * returns 0 if success, otherwise error code
7723  */
7724 static int hdlcdev_attach(struct net_device *dev, unsigned short encoding,
7725                           unsigned short parity)
7726 {
7727         struct mgsl_struct *info = dev_to_port(dev);
7728         unsigned char  new_encoding;
7729         unsigned short new_crctype;
7730
7731         /* return error if TTY interface open */
7732         if (info->port.count)
7733                 return -EBUSY;
7734
7735         switch (encoding)
7736         {
7737         case ENCODING_NRZ:        new_encoding = HDLC_ENCODING_NRZ; break;
7738         case ENCODING_NRZI:       new_encoding = HDLC_ENCODING_NRZI_SPACE; break;
7739         case ENCODING_FM_MARK:    new_encoding = HDLC_ENCODING_BIPHASE_MARK; break;
7740         case ENCODING_FM_SPACE:   new_encoding = HDLC_ENCODING_BIPHASE_SPACE; break;
7741         case ENCODING_MANCHESTER: new_encoding = HDLC_ENCODING_BIPHASE_LEVEL; break;
7742         default: return -EINVAL;
7743         }
7744
7745         switch (parity)
7746         {
7747         case PARITY_NONE:            new_crctype = HDLC_CRC_NONE; break;
7748         case PARITY_CRC16_PR1_CCITT: new_crctype = HDLC_CRC_16_CCITT; break;
7749         case PARITY_CRC32_PR1_CCITT: new_crctype = HDLC_CRC_32_CCITT; break;
7750         default: return -EINVAL;
7751         }
7752
7753         info->params.encoding = new_encoding;
7754         info->params.crc_type = new_crctype;
7755
7756         /* if network interface up, reprogram hardware */
7757         if (info->netcount)
7758                 mgsl_program_hw(info);
7759
7760         return 0;
7761 }
7762
7763 /**
7764  * called by generic HDLC layer to send frame
7765  *
7766  * skb  socket buffer containing HDLC frame
7767  * dev  pointer to network device structure
7768  *
7769  * returns 0 if success, otherwise error code
7770  */
7771 static int hdlcdev_xmit(struct sk_buff *skb, struct net_device *dev)
7772 {
7773         struct mgsl_struct *info = dev_to_port(dev);
7774         unsigned long flags;
7775
7776         if (debug_level >= DEBUG_LEVEL_INFO)
7777                 printk(KERN_INFO "%s:hdlc_xmit(%s)\n",__FILE__,dev->name);
7778
7779         /* stop sending until this frame completes */
7780         netif_stop_queue(dev);
7781
7782         /* copy data to device buffers */
7783         info->xmit_cnt = skb->len;
7784         mgsl_load_tx_dma_buffer(info, skb->data, skb->len);
7785
7786         /* update network statistics */
7787         dev->stats.tx_packets++;
7788         dev->stats.tx_bytes += skb->len;
7789
7790         /* done with socket buffer, so free it */
7791         dev_kfree_skb(skb);
7792
7793         /* save start time for transmit timeout detection */
7794         dev->trans_start = jiffies;
7795
7796         /* start hardware transmitter if necessary */
7797         spin_lock_irqsave(&info->irq_spinlock,flags);
7798         if (!info->tx_active)
7799                 usc_start_transmitter(info);
7800         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7801
7802         return 0;
7803 }
7804
7805 /**
7806  * called by network layer when interface enabled
7807  * claim resources and initialize hardware
7808  *
7809  * dev  pointer to network device structure
7810  *
7811  * returns 0 if success, otherwise error code
7812  */
7813 static int hdlcdev_open(struct net_device *dev)
7814 {
7815         struct mgsl_struct *info = dev_to_port(dev);
7816         int rc;
7817         unsigned long flags;
7818
7819         if (debug_level >= DEBUG_LEVEL_INFO)
7820                 printk("%s:hdlcdev_open(%s)\n",__FILE__,dev->name);
7821
7822         /* generic HDLC layer open processing */
7823         if ((rc = hdlc_open(dev)))
7824                 return rc;
7825
7826         /* arbitrate between network and tty opens */
7827         spin_lock_irqsave(&info->netlock, flags);
7828         if (info->port.count != 0 || info->netcount != 0) {
7829                 printk(KERN_WARNING "%s: hdlc_open returning busy\n", dev->name);
7830                 spin_unlock_irqrestore(&info->netlock, flags);
7831                 return -EBUSY;
7832         }
7833         info->netcount=1;
7834         spin_unlock_irqrestore(&info->netlock, flags);
7835
7836         /* claim resources and init adapter */
7837         if ((rc = startup(info)) != 0) {
7838                 spin_lock_irqsave(&info->netlock, flags);
7839                 info->netcount=0;
7840                 spin_unlock_irqrestore(&info->netlock, flags);
7841                 return rc;
7842         }
7843
7844         /* assert DTR and RTS, apply hardware settings */
7845         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
7846         mgsl_program_hw(info);
7847
7848         /* enable network layer transmit */
7849         dev->trans_start = jiffies;
7850         netif_start_queue(dev);
7851
7852         /* inform generic HDLC layer of current DCD status */
7853         spin_lock_irqsave(&info->irq_spinlock, flags);
7854         usc_get_serial_signals(info);
7855         spin_unlock_irqrestore(&info->irq_spinlock, flags);
7856         if (info->serial_signals & SerialSignal_DCD)
7857                 netif_carrier_on(dev);
7858         else
7859                 netif_carrier_off(dev);
7860         return 0;
7861 }
7862
7863 /**
7864  * called by network layer when interface is disabled
7865  * shutdown hardware and release resources
7866  *
7867  * dev  pointer to network device structure
7868  *
7869  * returns 0 if success, otherwise error code
7870  */
7871 static int hdlcdev_close(struct net_device *dev)
7872 {
7873         struct mgsl_struct *info = dev_to_port(dev);
7874         unsigned long flags;
7875
7876         if (debug_level >= DEBUG_LEVEL_INFO)
7877                 printk("%s:hdlcdev_close(%s)\n",__FILE__,dev->name);
7878
7879         netif_stop_queue(dev);
7880
7881         /* shutdown adapter and release resources */
7882         shutdown(info);
7883
7884         hdlc_close(dev);
7885
7886         spin_lock_irqsave(&info->netlock, flags);
7887         info->netcount=0;
7888         spin_unlock_irqrestore(&info->netlock, flags);
7889
7890         return 0;
7891 }
7892
7893 /**
7894  * called by network layer to process IOCTL call to network device
7895  *
7896  * dev  pointer to network device structure
7897  * ifr  pointer to network interface request structure
7898  * cmd  IOCTL command code
7899  *
7900  * returns 0 if success, otherwise error code
7901  */
7902 static int hdlcdev_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
7903 {
7904         const size_t size = sizeof(sync_serial_settings);
7905         sync_serial_settings new_line;
7906         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
7907         struct mgsl_struct *info = dev_to_port(dev);
7908         unsigned int flags;
7909
7910         if (debug_level >= DEBUG_LEVEL_INFO)
7911                 printk("%s:hdlcdev_ioctl(%s)\n",__FILE__,dev->name);
7912
7913         /* return error if TTY interface open */
7914         if (info->port.count)
7915                 return -EBUSY;
7916
7917         if (cmd != SIOCWANDEV)
7918                 return hdlc_ioctl(dev, ifr, cmd);
7919
7920         switch(ifr->ifr_settings.type) {
7921         case IF_GET_IFACE: /* return current sync_serial_settings */
7922
7923                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
7924                 if (ifr->ifr_settings.size < size) {
7925                         ifr->ifr_settings.size = size; /* data size wanted */
7926                         return -ENOBUFS;
7927                 }
7928
7929                 flags = info->params.flags & (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7930                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7931                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7932                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7933
7934                 switch (flags){
7935                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN): new_line.clock_type = CLOCK_EXT; break;
7936                 case (HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_INT; break;
7937                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_TXINT; break;
7938                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN): new_line.clock_type = CLOCK_TXFROMRX; break;
7939                 default: new_line.clock_type = CLOCK_DEFAULT;
7940                 }
7941
7942                 new_line.clock_rate = info->params.clock_speed;
7943                 new_line.loopback   = info->params.loopback ? 1:0;
7944
7945                 if (copy_to_user(line, &new_line, size))
7946                         return -EFAULT;
7947                 return 0;
7948
7949         case IF_IFACE_SYNC_SERIAL: /* set sync_serial_settings */
7950
7951                 if(!capable(CAP_NET_ADMIN))
7952                         return -EPERM;
7953                 if (copy_from_user(&new_line, line, size))
7954                         return -EFAULT;
7955
7956                 switch (new_line.clock_type)
7957                 {
7958                 case CLOCK_EXT:      flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN; break;
7959                 case CLOCK_TXFROMRX: flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN; break;
7960                 case CLOCK_INT:      flags = HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG;    break;
7961                 case CLOCK_TXINT:    flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG;    break;
7962                 case CLOCK_DEFAULT:  flags = info->params.flags &
7963                                              (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7964                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7965                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7966                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN); break;
7967                 default: return -EINVAL;
7968                 }
7969
7970                 if (new_line.loopback != 0 && new_line.loopback != 1)
7971                         return -EINVAL;
7972
7973                 info->params.flags &= ~(HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7974                                         HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7975                                         HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7976                                         HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7977                 info->params.flags |= flags;
7978
7979                 info->params.loopback = new_line.loopback;
7980
7981                 if (flags & (HDLC_FLAG_RXC_BRG | HDLC_FLAG_TXC_BRG))
7982                         info->params.clock_speed = new_line.clock_rate;
7983                 else
7984                         info->params.clock_speed = 0;
7985
7986                 /* if network interface up, reprogram hardware */
7987                 if (info->netcount)
7988                         mgsl_program_hw(info);
7989                 return 0;
7990
7991         default:
7992                 return hdlc_ioctl(dev, ifr, cmd);
7993         }
7994 }
7995
7996 /**
7997  * called by network layer when transmit timeout is detected
7998  *
7999  * dev  pointer to network device structure
8000  */
8001 static void hdlcdev_tx_timeout(struct net_device *dev)
8002 {
8003         struct mgsl_struct *info = dev_to_port(dev);
8004         unsigned long flags;
8005
8006         if (debug_level >= DEBUG_LEVEL_INFO)
8007                 printk("hdlcdev_tx_timeout(%s)\n",dev->name);
8008
8009         dev->stats.tx_errors++;
8010         dev->stats.tx_aborted_errors++;
8011
8012         spin_lock_irqsave(&info->irq_spinlock,flags);
8013         usc_stop_transmitter(info);
8014         spin_unlock_irqrestore(&info->irq_spinlock,flags);
8015
8016         netif_wake_queue(dev);
8017 }
8018
8019 /**
8020  * called by device driver when transmit completes
8021  * reenable network layer transmit if stopped
8022  *
8023  * info  pointer to device instance information
8024  */
8025 static void hdlcdev_tx_done(struct mgsl_struct *info)
8026 {
8027         if (netif_queue_stopped(info->netdev))
8028                 netif_wake_queue(info->netdev);
8029 }
8030
8031 /**
8032  * called by device driver when frame received
8033  * pass frame to network layer
8034  *
8035  * info  pointer to device instance information
8036  * buf   pointer to buffer contianing frame data
8037  * size  count of data bytes in buf
8038  */
8039 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size)
8040 {
8041         struct sk_buff *skb = dev_alloc_skb(size);
8042         struct net_device *dev = info->netdev;
8043
8044         if (debug_level >= DEBUG_LEVEL_INFO)
8045                 printk("hdlcdev_rx(%s)\n", dev->name);
8046
8047         if (skb == NULL) {
8048                 printk(KERN_NOTICE "%s: can't alloc skb, dropping packet\n",
8049                        dev->name);
8050                 dev->stats.rx_dropped++;
8051                 return;
8052         }
8053
8054         memcpy(skb_put(skb, size), buf, size);
8055
8056         skb->protocol = hdlc_type_trans(skb, dev);
8057
8058         dev->stats.rx_packets++;
8059         dev->stats.rx_bytes += size;
8060
8061         netif_rx(skb);
8062
8063         dev->last_rx = jiffies;
8064 }
8065
8066 /**
8067  * called by device driver when adding device instance
8068  * do generic HDLC initialization
8069  *
8070  * info  pointer to device instance information
8071  *
8072  * returns 0 if success, otherwise error code
8073  */
8074 static int hdlcdev_init(struct mgsl_struct *info)
8075 {
8076         int rc;
8077         struct net_device *dev;
8078         hdlc_device *hdlc;
8079
8080         /* allocate and initialize network and HDLC layer objects */
8081
8082         if (!(dev = alloc_hdlcdev(info))) {
8083                 printk(KERN_ERR "%s:hdlc device allocation failure\n",__FILE__);
8084                 return -ENOMEM;
8085         }
8086
8087         /* for network layer reporting purposes only */
8088         dev->base_addr = info->io_base;
8089         dev->irq       = info->irq_level;
8090         dev->dma       = info->dma_level;
8091
8092         /* network layer callbacks and settings */
8093         dev->do_ioctl       = hdlcdev_ioctl;
8094         dev->open           = hdlcdev_open;
8095         dev->stop           = hdlcdev_close;
8096         dev->tx_timeout     = hdlcdev_tx_timeout;
8097         dev->watchdog_timeo = 10*HZ;
8098         dev->tx_queue_len   = 50;
8099
8100         /* generic HDLC layer callbacks and settings */
8101         hdlc         = dev_to_hdlc(dev);
8102         hdlc->attach = hdlcdev_attach;
8103         hdlc->xmit   = hdlcdev_xmit;
8104
8105         /* register objects with HDLC layer */
8106         if ((rc = register_hdlc_device(dev))) {
8107                 printk(KERN_WARNING "%s:unable to register hdlc device\n",__FILE__);
8108                 free_netdev(dev);
8109                 return rc;
8110         }
8111
8112         info->netdev = dev;
8113         return 0;
8114 }
8115
8116 /**
8117  * called by device driver when removing device instance
8118  * do generic HDLC cleanup
8119  *
8120  * info  pointer to device instance information
8121  */
8122 static void hdlcdev_exit(struct mgsl_struct *info)
8123 {
8124         unregister_hdlc_device(info->netdev);
8125         free_netdev(info->netdev);
8126         info->netdev = NULL;
8127 }
8128
8129 #endif /* CONFIG_HDLC */
8130
8131
8132 static int __devinit synclink_init_one (struct pci_dev *dev,
8133                                         const struct pci_device_id *ent)
8134 {
8135         struct mgsl_struct *info;
8136
8137         if (pci_enable_device(dev)) {
8138                 printk("error enabling pci device %p\n", dev);
8139                 return -EIO;
8140         }
8141
8142         if (!(info = mgsl_allocate_device())) {
8143                 printk("can't allocate device instance data.\n");
8144                 return -EIO;
8145         }
8146
8147         /* Copy user configuration info to device instance data */
8148
8149         info->io_base = pci_resource_start(dev, 2);
8150         info->irq_level = dev->irq;
8151         info->phys_memory_base = pci_resource_start(dev, 3);
8152
8153         /* Because veremap only works on page boundaries we must map
8154          * a larger area than is actually implemented for the LCR
8155          * memory range. We map a full page starting at the page boundary.
8156          */
8157         info->phys_lcr_base = pci_resource_start(dev, 0);
8158         info->lcr_offset    = info->phys_lcr_base & (PAGE_SIZE-1);
8159         info->phys_lcr_base &= ~(PAGE_SIZE-1);
8160
8161         info->bus_type = MGSL_BUS_TYPE_PCI;
8162         info->io_addr_size = 8;
8163         info->irq_flags = IRQF_SHARED;
8164
8165         if (dev->device == 0x0210) {
8166                 /* Version 1 PCI9030 based universal PCI adapter */
8167                 info->misc_ctrl_value = 0x007c4080;
8168                 info->hw_version = 1;
8169         } else {
8170                 /* Version 0 PCI9050 based 5V PCI adapter
8171                  * A PCI9050 bug prevents reading LCR registers if
8172                  * LCR base address bit 7 is set. Maintain shadow
8173                  * value so we can write to LCR misc control reg.
8174                  */
8175                 info->misc_ctrl_value = 0x087e4546;
8176                 info->hw_version = 0;
8177         }
8178
8179         mgsl_add_device(info);
8180
8181         return 0;
8182 }
8183
8184 static void __devexit synclink_remove_one (struct pci_dev *dev)
8185 {
8186 }
8187