drivers/char/agp/amd64-agp.c

   1 /*
   2  * Copyright 2001-2003 SuSE Labs.
   3  * Distributed under the GNU public license, v2.
   4  *
   5  * This is a GART driver for the AMD Opteron/Athlon64 on-CPU northbridge.
   6  * It also includes support for the AMD 8151 AGP bridge,
   7  * although it doesn't actually do much, as all the real
   8  * work is done in the northbridge(s).
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/pci.h>
  13 #include <linux/init.h>
  14 #include <linux/agp_backend.h>
  15 #include <linux/mmzone.h>
  16 #include <asm/page.h>           /* PAGE_SIZE */
  17 #include <asm/e820.h>
  18 #include <asm/k8.h>
  19 #include <asm/gart.h>
  20 #include "agp.h"
  21
  22 /* NVIDIA K8 registers */
  23 #define NVIDIA_X86_64_0_APBASE          0x10
  24 #define NVIDIA_X86_64_1_APBASE1         0x50
  25 #define NVIDIA_X86_64_1_APLIMIT1        0x54
  26 #define NVIDIA_X86_64_1_APSIZE          0xa8
  27 #define NVIDIA_X86_64_1_APBASE2         0xd8
  28 #define NVIDIA_X86_64_1_APLIMIT2        0xdc
  29
  30 /* ULi K8 registers */
  31 #define ULI_X86_64_BASE_ADDR            0x10
  32 #define ULI_X86_64_HTT_FEA_REG          0x50
  33 #define ULI_X86_64_ENU_SCR_REG          0x54
  34
  35 static struct resource *aperture_resource;
  36 static int __initdata agp_try_unsupported = 1;
  37
  38 static void amd64_tlbflush(struct agp_memory *temp)
  39 {
  40         k8_flush_garts();
  41 }
  42
  43 static int amd64_insert_memory(struct agp_memory *mem, off_t pg_start, int type)
  44 {
  45         int i, j, num_entries;
  46         long long tmp;
  47         int mask_type;
  48         struct agp_bridge_data *bridge = mem->bridge;
  49         u32 pte;
  50
  51         num_entries = agp_num_entries();
  52
  53         if (type != mem->type)
  54                 return -EINVAL;
  55         mask_type = bridge->driver->agp_type_to_mask_type(bridge, type);
  56         if (mask_type != 0)
  57                 return -EINVAL;
  58
  59
  60         /* Make sure we can fit the range in the gatt table. */
  61         /* FIXME: could wrap */
  62         if (((unsigned long)pg_start + mem->page_count) > num_entries)
  63                 return -EINVAL;
  64
  65         j = pg_start;
  66
  67         /* gatt table should be empty. */
  68         while (j < (pg_start + mem->page_count)) {
  69                 if (!PGE_EMPTY(agp_bridge, readl(agp_bridge->gatt_table+j)))
  70                         return -EBUSY;
  71                 j++;
  72         }
  73
  74         if (mem->is_flushed == FALSE) {
  75                 global_cache_flush();
  76                 mem->is_flushed = TRUE;
  77         }
  78
  79         for (i = 0, j = pg_start; i < mem->page_count; i++, j++) {
  80                 tmp = agp_bridge->driver->mask_memory(agp_bridge,
  81                         mem->memory[i], mask_type);
  82
  83                 BUG_ON(tmp & 0xffffff0000000ffcULL);
  84                 pte = (tmp & 0x000000ff00000000ULL) >> 28;
  85                 pte |=(tmp & 0x00000000fffff000ULL);
  86                 pte |= GPTE_VALID | GPTE_COHERENT;
  87
  88                 writel(pte, agp_bridge->gatt_table+j);
  89                 readl(agp_bridge->gatt_table+j);        /* PCI Posting. */
  90         }
  91         amd64_tlbflush(mem);
  92         return 0;
  93 }
  94
  95 /*
  96  * This hack alters the order element according
  97  * to the size of a long. It sucks. I totally disown this, even
  98  * though it does appear to work for the most part.
  99  */
 100 static struct aper_size_info_32 amd64_aperture_sizes[7] =
 101 {
 102         {32,   8192,   3+(sizeof(long)/8), 0 },
 103         {64,   16384,  4+(sizeof(long)/8), 1<<1 },
 104         {128,  32768,  5+(sizeof(long)/8), 1<<2 },
 105         {256,  65536,  6+(sizeof(long)/8), 1<<1 | 1<<2 },
 106         {512,  131072, 7+(sizeof(long)/8), 1<<3 },
 107         {1024, 262144, 8+(sizeof(long)/8), 1<<1 | 1<<3},
 108         {2048, 524288, 9+(sizeof(long)/8), 1<<2 | 1<<3}
 109 };
 110
 111
 112 /*
 113  * Get the current Aperture size from the x86-64.
 114  * Note, that there may be multiple x86-64's, but we just return
 115  * the value from the first one we find. The set_size functions
 116  * keep the rest coherent anyway. Or at least should do.
 117  */
 118 static int amd64_fetch_size(void)
 119 {
 120         struct pci_dev *dev;
 121         int i;
 122         u32 temp;
 123         struct aper_size_info_32 *values;
 124
 125         dev = k8_northbridges[0];
 126         if (dev==NULL)
 127                 return 0;
 128
 129         pci_read_config_dword(dev, AMD64_GARTAPERTURECTL, &temp);
 130         temp = (temp & 0xe);
 131         values = A_SIZE_32(amd64_aperture_sizes);
 132
 133         for (i = 0; i < agp_bridge->driver->num_aperture_sizes; i++) {
 134                 if (temp == values[i].size_value) {
 135                         agp_bridge->previous_size =
 136                             agp_bridge->current_size = (void *) (values + i);
 137
 138                         agp_bridge->aperture_size_idx = i;
 139                         return values[i].size;
 140                 }
 141         }
 142         return 0;
 143 }
 144
 145 /*
 146  * In a multiprocessor x86-64 system, this function gets
 147  * called once for each CPU.
 148  */
 149 static u64 amd64_configure(struct pci_dev *hammer, u64 gatt_table)
 150 {
 151         u64 aperturebase;
 152         u32 tmp;
 153         u64 addr, aper_base;
 154
 155         /* Address to map to */
 156         pci_read_config_dword (hammer, AMD64_GARTAPERTUREBASE, &tmp);
 157         aperturebase = tmp << 25;
 158         aper_base = (aperturebase & PCI_BASE_ADDRESS_MEM_MASK);
 159
 160         /* address of the mappings table */
 161         addr = (u64) gatt_table;
 162         addr >>= 12;
 163         tmp = (u32) addr<<4;
 164         tmp &= ~0xf;
 165         pci_write_config_dword(hammer, AMD64_GARTTABLEBASE, tmp);
 166
 167         /* Enable GART translation for this hammer. */
 168         pci_read_config_dword(hammer, AMD64_GARTAPERTURECTL, &tmp);
 169         tmp |= GARTEN;
 170         tmp &= ~(DISGARTCPU | DISGARTIO);
 171         pci_write_config_dword(hammer, AMD64_GARTAPERTURECTL, tmp);
 172
 173         return aper_base;
 174 }
 175
 176
 177 static const struct aper_size_info_32 amd_8151_sizes[7] =
 178 {
 179         {2048, 524288, 9, 0x00000000 }, /* 0 0 0 0 0 0 */
 180         {1024, 262144, 8, 0x00000400 }, /* 1 0 0 0 0 0 */
 181         {512,  131072, 7, 0x00000600 }, /* 1 1 0 0 0 0 */
 182         {256,  65536,  6, 0x00000700 }, /* 1 1 1 0 0 0 */
 183         {128,  32768,  5, 0x00000720 }, /* 1 1 1 1 0 0 */
 184         {64,   16384,  4, 0x00000730 }, /* 1 1 1 1 1 0 */
 185         {32,   8192,   3, 0x00000738 }  /* 1 1 1 1 1 1 */
 186 };
 187
 188 static int amd_8151_configure(void)
 189 {
 190         unsigned long gatt_bus = virt_to_gart(agp_bridge->gatt_table_real);
 191         int i;
 192
 193         /* Configure AGP regs in each x86-64 host bridge. */
 194         for (i = 0; i < num_k8_northbridges; i++) {
 195                 agp_bridge->gart_bus_addr =
 196                                 amd64_configure(k8_northbridges[i], gatt_bus);
 197         }
 198         k8_flush_garts();
 199         return 0;
 200 }
 201
 202
 203 static void amd64_cleanup(void)
 204 {
 205         u32 tmp;
 206         int i;
 207         for (i = 0; i < num_k8_northbridges; i++) {
 208                 struct pci_dev *dev = k8_northbridges[i];
 209                 /* disable gart translation */
 210                 pci_read_config_dword (dev, AMD64_GARTAPERTURECTL, &tmp);
 211                 tmp &= ~AMD64_GARTEN;
 212                 pci_write_config_dword (dev, AMD64_GARTAPERTURECTL, tmp);
 213         }
 214 }
 215
 216
 217 static const struct agp_bridge_driver amd_8151_driver = {
 218         .owner                  = THIS_MODULE,
 219         .aperture_sizes         = amd_8151_sizes,
 220         .size_type              = U32_APER_SIZE,
 221         .num_aperture_sizes     = 7,
 222         .configure              = amd_8151_configure,
 223         .fetch_size             = amd64_fetch_size,
 224         .cleanup                = amd64_cleanup,
 225         .tlb_flush              = amd64_tlbflush,
 226         .mask_memory            = agp_generic_mask_memory,
 227         .masks                  = NULL,
 228         .agp_enable             = agp_generic_enable,
 229         .cache_flush            = global_cache_flush,
 230         .create_gatt_table      = agp_generic_create_gatt_table,
 231         .free_gatt_table        = agp_generic_free_gatt_table,
 232         .insert_memory          = amd64_insert_memory,
 233         .remove_memory          = agp_generic_remove_memory,
 234         .alloc_by_type          = agp_generic_alloc_by_type,
 235         .free_by_type           = agp_generic_free_by_type,
 236         .agp_alloc_page         = agp_generic_alloc_page,
 237         .agp_destroy_page       = agp_generic_destroy_page,
 238         .agp_type_to_mask_type  = agp_generic_type_to_mask_type,
 239 };
 240
 241 /* Some basic sanity checks for the aperture. */
 242 static int __devinit aperture_valid(u64 aper, u32 size)
 243 {
 244         if (aper == 0) {
 245                 printk(KERN_ERR PFX "No aperture\n");
 246                 return 0;
 247         }
 248         if (size < 32*1024*1024) {
 249                 printk(KERN_ERR PFX "Aperture too small (%d MB)\n", size>>20);
 250                 return 0;
 251         }
 252        if ((u64)aper + size > 0x100000000ULL) {
 253                 printk(KERN_ERR PFX "Aperture out of bounds\n");
 254                 return 0;
 255         }
 256         if (e820_any_mapped(aper, aper + size, E820_RAM)) {
 257                 printk(KERN_ERR PFX "Aperture pointing to RAM\n");
 258                 return 0;
 259         }
 260
 261         /* Request the Aperture. This catches cases when someone else
 262            already put a mapping in there - happens with some very broken BIOS
 263
 264            Maybe better to use pci_assign_resource/pci_enable_device instead
 265            trusting the bridges? */
 266         if (!aperture_resource &&
 267             !(aperture_resource = request_mem_region(aper, size, "aperture"))) {
 268                 printk(KERN_ERR PFX "Aperture conflicts with PCI mapping.\n");
 269                 return 0;
 270         }
 271         return 1;
 272 }
 273
 274 /*
 275  * W*s centric BIOS sometimes only set up the aperture in the AGP
 276  * bridge, not the northbridge. On AMD64 this is handled early
 277  * in aperture.c, but when IOMMU is not enabled or we run
 278  * on a 32bit kernel this needs to be redone.
 279  * Unfortunately it is impossible to fix the aperture here because it's too late
 280  * to allocate that much memory. But at least error out cleanly instead of
 281  * crashing.
 282  */
 283 static __devinit int fix_northbridge(struct pci_dev *nb, struct pci_dev *agp,
 284                                                                  u16 cap)
 285 {
 286         u32 aper_low, aper_hi;
 287         u64 aper, nb_aper;
 288         int order = 0;
 289         u32 nb_order, nb_base;
 290         u16 apsize;
 291
 292         pci_read_config_dword(nb, 0x90, &nb_order);
 293         nb_order = (nb_order >> 1) & 7;
 294         pci_read_config_dword(nb, 0x94, &nb_base);
 295         nb_aper = nb_base << 25;
 296         if (aperture_valid(nb_aper, (32*1024*1024)<<nb_order)) {
 297                 return 0;
 298         }
 299
 300         /* Northbridge seems to contain crap. Try the AGP bridge. */
 301
 302         pci_read_config_word(agp, cap+0x14, &apsize);
 303         if (apsize == 0xffff)
 304                 return -1;
 305
 306         apsize &= 0xfff;
 307         /* Some BIOS use weird encodings not in the AGPv3 table. */
 308         if (apsize & 0xff)
 309                 apsize |= 0xf00;
 310         order = 7 - hweight16(apsize);
 311
 312         pci_read_config_dword(agp, 0x10, &aper_low);
 313         pci_read_config_dword(agp, 0x14, &aper_hi);
 314         aper = (aper_low & ~((1<<22)-1)) | ((u64)aper_hi << 32);
 315         printk(KERN_INFO PFX "Aperture from AGP @ %Lx size %u MB\n", aper, 32 << order);
 316         if (order < 0 || !aperture_valid(aper, (32*1024*1024)<<order))
 317                 return -1;
 318
 319         pci_write_config_dword(nb, 0x90, order << 1);
 320         pci_write_config_dword(nb, 0x94, aper >> 25);
 321
 322         return 0;
 323 }
 324
 325 static __devinit int cache_nbs (struct pci_dev *pdev, u32 cap_ptr)
 326 {
 327         int i;
 328
 329         if (cache_k8_northbridges() < 0)
 330                 return -ENODEV;
 331
 332         i = 0;
 333         for (i = 0; i < num_k8_northbridges; i++) {
 334                 struct pci_dev *dev = k8_northbridges[i];
 335                 if (fix_northbridge(dev, pdev, cap_ptr) < 0) {
 336                         printk(KERN_ERR PFX "No usable aperture found.\n");
 337 #ifdef __x86_64__
 338                         /* should port this to i386 */
 339                         printk(KERN_ERR PFX "Consider rebooting with iommu=memaper=2 to get a good aperture.\n");
 340 #endif
 341                         return -1;
 342                 }
 343         }
 344         return 0;
 345 }
 346
 347 /* Handle AMD 8151 quirks */
 348 static void __devinit amd8151_init(struct pci_dev *pdev, struct agp_bridge_data *bridge)
 349 {
 350         char *revstring;
 351
 352         switch (pdev->revision) {
 353         case 0x01: revstring="A0"; break;
 354         case 0x02: revstring="A1"; break;
 355         case 0x11: revstring="B0"; break;
 356         case 0x12: revstring="B1"; break;
 357         case 0x13: revstring="B2"; break;
 358         case 0x14: revstring="B3"; break;
 359         default:   revstring="??"; break;
 360         }
 361
 362         printk (KERN_INFO PFX "Detected AMD 8151 AGP Bridge rev %s\n", revstring);
 363
 364         /*
 365          * Work around errata.
 366          * Chips before B2 stepping incorrectly reporting v3.5
 367          */
 368         if (pdev->revision < 0x13) {
 369                 printk (KERN_INFO PFX "Correcting AGP revision (reports 3.5, is really 3.0)\n");
 370                 bridge->major_version = 3;
 371                 bridge->minor_version = 0;
 372         }
 373 }
 374
 375
 376 static const struct aper_size_info_32 uli_sizes[7] =
 377 {
 378         {256, 65536, 6, 10},
 379         {128, 32768, 5, 9},
 380         {64, 16384, 4, 8},
 381         {32, 8192, 3, 7},
 382         {16, 4096, 2, 6},
 383         {8, 2048, 1, 4},
 384         {4, 1024, 0, 3}
 385 };
 386 static int __devinit uli_agp_init(struct pci_dev *pdev)
 387 {
 388         u32 httfea,baseaddr,enuscr;
 389         struct pci_dev *dev1;
 390         int i;
 391         unsigned size = amd64_fetch_size();
 392         printk(KERN_INFO "Setting up ULi AGP.\n");
 393         dev1 = pci_get_slot (pdev->bus,PCI_DEVFN(0,0));
 394         if (dev1 == NULL) {
 395                 printk(KERN_INFO PFX "Detected a ULi chipset, "
 396                         "but could not fine the secondary device.\n");
 397                 return -ENODEV;
 398         }
 399
 400         for (i = 0; i < ARRAY_SIZE(uli_sizes); i++)
 401                 if (uli_sizes[i].size == size)
 402                         break;
 403
 404         if (i == ARRAY_SIZE(uli_sizes)) {
 405                 printk(KERN_INFO PFX "No ULi size found for %d\n", size);
 406                 return -ENODEV;
 407         }
 408
 409         /* shadow x86-64 registers into ULi registers */
 410         pci_read_config_dword (k8_northbridges[0], AMD64_GARTAPERTUREBASE, &httfea);
 411
 412         /* if x86-64 aperture base is beyond 4G, exit here */
 413         if ((httfea & 0x7fff) >> (32 - 25))
 414                 return -ENODEV;
 415
 416         httfea = (httfea& 0x7fff) << 25;
 417
 418         pci_read_config_dword(pdev, ULI_X86_64_BASE_ADDR, &baseaddr);
 419         baseaddr&= ~PCI_BASE_ADDRESS_MEM_MASK;
 420         baseaddr|= httfea;
 421         pci_write_config_dword(pdev, ULI_X86_64_BASE_ADDR, baseaddr);
 422
 423         enuscr= httfea+ (size * 1024 * 1024) - 1;
 424         pci_write_config_dword(dev1, ULI_X86_64_HTT_FEA_REG, httfea);
 425         pci_write_config_dword(dev1, ULI_X86_64_ENU_SCR_REG, enuscr);
 426
 427         pci_dev_put(dev1);
 428         return 0;
 429 }
 430
 431
 432 static const struct aper_size_info_32 nforce3_sizes[5] =
 433 {
 434         {512,  131072, 7, 0x00000000 },
 435         {256,  65536,  6, 0x00000008 },
 436         {128,  32768,  5, 0x0000000C },
 437         {64,   16384,  4, 0x0000000E },
 438         {32,   8192,   3, 0x0000000F }
 439 };
 440
 441 /* Handle shadow device of the Nvidia NForce3 */
 442 /* CHECK-ME original 2.4 version set up some IORRs. Check if that is needed. */
 443 static int nforce3_agp_init(struct pci_dev *pdev)
 444 {
 445         u32 tmp, apbase, apbar, aplimit;
 446         struct pci_dev *dev1;
 447         int i;
 448         unsigned size = amd64_fetch_size();
 449
 450         printk(KERN_INFO PFX "Setting up Nforce3 AGP.\n");
 451
 452         dev1 = pci_get_slot(pdev->bus, PCI_DEVFN(11, 0));
 453         if (dev1 == NULL) {
 454                 printk(KERN_INFO PFX "agpgart: Detected an NVIDIA "
 455                         "nForce3 chipset, but could not find "
 456                         "the secondary device.\n");
 457                 return -ENODEV;
 458         }
 459
 460         for (i = 0; i < ARRAY_SIZE(nforce3_sizes); i++)
 461                 if (nforce3_sizes[i].size == size)
 462                         break;
 463
 464         if (i == ARRAY_SIZE(nforce3_sizes)) {
 465                 printk(KERN_INFO PFX "No NForce3 size found for %d\n", size);
 466                 return -ENODEV;
 467         }
 468
 469         pci_read_config_dword(dev1, NVIDIA_X86_64_1_APSIZE, &tmp);
 470         tmp &= ~(0xf);
 471         tmp |= nforce3_sizes[i].size_value;
 472         pci_write_config_dword(dev1, NVIDIA_X86_64_1_APSIZE, tmp);
 473
 474         /* shadow x86-64 registers into NVIDIA registers */
 475         pci_read_config_dword (k8_northbridges[0], AMD64_GARTAPERTUREBASE, &apbase);
 476
 477         /* if x86-64 aperture base is beyond 4G, exit here */
 478         if ( (apbase & 0x7fff) >> (32 - 25) ) {
 479                 printk(KERN_INFO PFX "aperture base > 4G\n");
 480                 return -ENODEV;
 481         }
 482
 483         apbase = (apbase & 0x7fff) << 25;
 484
 485         pci_read_config_dword(pdev, NVIDIA_X86_64_0_APBASE, &apbar);
 486         apbar &= ~PCI_BASE_ADDRESS_MEM_MASK;
 487         apbar |= apbase;
 488         pci_write_config_dword(pdev, NVIDIA_X86_64_0_APBASE, apbar);
 489
 490         aplimit = apbase + (size * 1024 * 1024) - 1;
 491         pci_write_config_dword(dev1, NVIDIA_X86_64_1_APBASE1, apbase);
 492         pci_write_config_dword(dev1, NVIDIA_X86_64_1_APLIMIT1, aplimit);
 493         pci_write_config_dword(dev1, NVIDIA_X86_64_1_APBASE2, apbase);
 494         pci_write_config_dword(dev1, NVIDIA_X86_64_1_APLIMIT2, aplimit);
 495
 496         pci_dev_put(dev1);
 497
 498         return 0;
 499 }
 500
 501 static int __devinit agp_amd64_probe(struct pci_dev *pdev,
 502                                      const struct pci_device_id *ent)
 503 {
 504         struct agp_bridge_data *bridge;
 505         u8 cap_ptr;
 506
 507         cap_ptr = pci_find_capability(pdev, PCI_CAP_ID_AGP);
 508         if (!cap_ptr)
 509                 return -ENODEV;
 510
 511         /* Could check for AGPv3 here */
 512
 513         bridge = agp_alloc_bridge();
 514         if (!bridge)
 515                 return -ENOMEM;
 516
 517         if (pdev->vendor == PCI_VENDOR_ID_AMD &&
 518             pdev->device == PCI_DEVICE_ID_AMD_8151_0) {
 519                 amd8151_init(pdev, bridge);
 520         } else {
 521                 printk(KERN_INFO PFX "Detected AGP bridge %x\n", pdev->devfn);
 522         }
 523
 524         bridge->driver = &amd_8151_driver;
 525         bridge->dev = pdev;
 526         bridge->capndx = cap_ptr;
 527
 528         /* Fill in the mode register */
 529         pci_read_config_dword(pdev, bridge->capndx+PCI_AGP_STATUS, &bridge->mode);
 530
 531         if (cache_nbs(pdev, cap_ptr) == -1) {
 532                 agp_put_bridge(bridge);
 533                 return -ENODEV;
 534         }
 535
 536         if (pdev->vendor == PCI_VENDOR_ID_NVIDIA) {
 537                 int ret = nforce3_agp_init(pdev);
 538                 if (ret) {
 539                         agp_put_bridge(bridge);
 540                         return ret;
 541                 }
 542         }
 543
 544         if (pdev->vendor == PCI_VENDOR_ID_AL) {
 545                 int ret = uli_agp_init(pdev);
 546                 if (ret) {
 547                         agp_put_bridge(bridge);
 548                         return ret;
 549                 }
 550         }
 551
 552         pci_set_drvdata(pdev, bridge);
 553         return agp_add_bridge(bridge);
 554 }
 555
 556 static void __devexit agp_amd64_remove(struct pci_dev *pdev)
 557 {
 558         struct agp_bridge_data *bridge = pci_get_drvdata(pdev);
 559
 560         release_mem_region(virt_to_gart(bridge->gatt_table_real),
 561                            amd64_aperture_sizes[bridge->aperture_size_idx].size);
 562         agp_remove_bridge(bridge);
 563         agp_put_bridge(bridge);
 564 }
 565
 566 #ifdef CONFIG_PM
 567
 568 static int agp_amd64_suspend(struct pci_dev *pdev, pm_message_t state)
 569 {
 570         pci_save_state(pdev);
 571         pci_set_power_state(pdev, pci_choose_state(pdev, state));
 572
 573         return 0;
 574 }
 575
 576 static int agp_amd64_resume(struct pci_dev *pdev)
 577 {
 578         pci_set_power_state(pdev, PCI_D0);
 579         pci_restore_state(pdev);
 580
 581         if (pdev->vendor == PCI_VENDOR_ID_NVIDIA)
 582                 nforce3_agp_init(pdev);
 583
 584         return amd_8151_configure();
 585 }
 586
 587 #endif /* CONFIG_PM */
 588
 589 static struct pci_device_id agp_amd64_pci_table[] = {
 590         {
 591         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 592         .class_mask     = ~0,
 593         .vendor         = PCI_VENDOR_ID_AMD,
 594         .device         = PCI_DEVICE_ID_AMD_8151_0,
 595         .subvendor      = PCI_ANY_ID,
 596         .subdevice      = PCI_ANY_ID,
 597         },
 598         /* ULi M1689 */
 599         {
 600         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 601         .class_mask     = ~0,
 602         .vendor         = PCI_VENDOR_ID_AL,
 603         .device         = PCI_DEVICE_ID_AL_M1689,
 604         .subvendor      = PCI_ANY_ID,
 605         .subdevice      = PCI_ANY_ID,
 606         },
 607         /* VIA K8T800Pro */
 608         {
 609         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 610         .class_mask     = ~0,
 611         .vendor         = PCI_VENDOR_ID_VIA,
 612         .device         = PCI_DEVICE_ID_VIA_K8T800PRO_0,
 613         .subvendor      = PCI_ANY_ID,
 614         .subdevice      = PCI_ANY_ID,
 615         },
 616         /* VIA K8T800 */
 617         {
 618         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 619         .class_mask     = ~0,
 620         .vendor         = PCI_VENDOR_ID_VIA,
 621         .device         = PCI_DEVICE_ID_VIA_8385_0,
 622         .subvendor      = PCI_ANY_ID,
 623         .subdevice      = PCI_ANY_ID,
 624         },
 625         /* VIA K8M800 / K8N800 */
 626         {
 627         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 628         .class_mask     = ~0,
 629         .vendor         = PCI_VENDOR_ID_VIA,
 630         .device         = PCI_DEVICE_ID_VIA_8380_0,
 631         .subvendor      = PCI_ANY_ID,
 632         .subdevice      = PCI_ANY_ID,
 633         },
 634         /* VIA K8M890 / K8N890 */
 635         {
 636         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 637         .class_mask     = ~0,
 638         .vendor         = PCI_VENDOR_ID_VIA,
 639         .device         = PCI_DEVICE_ID_VIA_VT3336,
 640         .subvendor      = PCI_ANY_ID,
 641         .subdevice      = PCI_ANY_ID,
 642         },
 643         /* VIA K8T890 */
 644         {
 645         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 646         .class_mask     = ~0,
 647         .vendor         = PCI_VENDOR_ID_VIA,
 648         .device         = PCI_DEVICE_ID_VIA_3238_0,
 649         .subvendor      = PCI_ANY_ID,
 650         .subdevice      = PCI_ANY_ID,
 651         },
 652         /* VIA K8T800/K8M800/K8N800 */
 653         {
 654         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 655         .class_mask     = ~0,
 656         .vendor         = PCI_VENDOR_ID_VIA,
 657         .device         = PCI_DEVICE_ID_VIA_838X_1,
 658         .subvendor      = PCI_ANY_ID,
 659         .subdevice      = PCI_ANY_ID,
 660         },
 661         /* NForce3 */
 662         {
 663         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 664         .class_mask     = ~0,
 665         .vendor         = PCI_VENDOR_ID_NVIDIA,
 666         .device         = PCI_DEVICE_ID_NVIDIA_NFORCE3,
 667         .subvendor      = PCI_ANY_ID,
 668         .subdevice      = PCI_ANY_ID,
 669         },
 670         {
 671         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 672         .class_mask     = ~0,
 673         .vendor         = PCI_VENDOR_ID_NVIDIA,
 674         .device         = PCI_DEVICE_ID_NVIDIA_NFORCE3S,
 675         .subvendor      = PCI_ANY_ID,
 676         .subdevice      = PCI_ANY_ID,
 677         },
 678         /* SIS 755 */
 679         {
 680         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 681         .class_mask     = ~0,
 682         .vendor         = PCI_VENDOR_ID_SI,
 683         .device         = PCI_DEVICE_ID_SI_755,
 684         .subvendor      = PCI_ANY_ID,
 685         .subdevice      = PCI_ANY_ID,
 686         },
 687         /* SIS 760 */
 688         {
 689         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 690         .class_mask     = ~0,
 691         .vendor         = PCI_VENDOR_ID_SI,
 692         .device         = PCI_DEVICE_ID_SI_760,
 693         .subvendor      = PCI_ANY_ID,
 694         .subdevice      = PCI_ANY_ID,
 695         },
 696         /* ALI/ULI M1695 */
 697         {
 698         .class          = (PCI_CLASS_BRIDGE_HOST << 8),
 699         .class_mask     = ~0,
 700         .vendor         = PCI_VENDOR_ID_AL,
 701         .device         = 0x1695,
 702         .subvendor      = PCI_ANY_ID,
 703         .subdevice      = PCI_ANY_ID,
 704         },
 705
 706         { }
 707 };
 708
 709 MODULE_DEVICE_TABLE(pci, agp_amd64_pci_table);
 710
 711 static struct pci_driver agp_amd64_pci_driver = {
 712         .name           = "agpgart-amd64",
 713         .id_table       = agp_amd64_pci_table,
 714         .probe          = agp_amd64_probe,
 715         .remove         = agp_amd64_remove,
 716 #ifdef CONFIG_PM
 717         .suspend        = agp_amd64_suspend,
 718         .resume         = agp_amd64_resume,
 719 #endif
 720 };
 721
 722
 723 /* Not static due to IOMMU code calling it early. */
 724 int __init agp_amd64_init(void)
 725 {
 726         int err = 0;
 727
 728         if (agp_off)
 729                 return -EINVAL;
 730         if (pci_register_driver(&agp_amd64_pci_driver) < 0) {
 731                 struct pci_dev *dev;
 732                 if (!agp_try_unsupported && !agp_try_unsupported_boot) {
 733                         printk(KERN_INFO PFX "No supported AGP bridge found.\n");
 734 #ifdef MODULE
 735                         printk(KERN_INFO PFX "You can try agp_try_unsupported=1\n");
 736 #else
 737                         printk(KERN_INFO PFX "You can boot with agp=try_unsupported\n");
 738 #endif
 739                         return -ENODEV;
 740                 }
 741
 742                 /* First check that we have at least one AMD64 NB */
 743                 if (!pci_dev_present(k8_nb_ids))
 744                         return -ENODEV;
 745
 746                 /* Look for any AGP bridge */
 747                 dev = NULL;
 748                 err = -ENODEV;
 749                 for_each_pci_dev(dev) {
 750                         if (!pci_find_capability(dev, PCI_CAP_ID_AGP))
 751                                 continue;
 752                         /* Only one bridge supported right now */
 753                         if (agp_amd64_probe(dev, NULL) == 0) {
 754                                 err = 0;
 755                                 break;
 756                         }
 757                 }
 758         }
 759         return err;
 760 }
 761
 762 static void __exit agp_amd64_cleanup(void)
 763 {
 764         if (aperture_resource)
 765                 release_resource(aperture_resource);
 766         pci_unregister_driver(&agp_amd64_pci_driver);
 767 }
 768
 769 /* On AMD64 the PCI driver needs to initialize this driver early
 770    for the IOMMU, so it has to be called via a backdoor. */
 771 #ifndef CONFIG_GART_IOMMU
 772 module_init(agp_amd64_init);
 773 module_exit(agp_amd64_cleanup);
 774 #endif
 775
 776 MODULE_AUTHOR("Dave Jones <davej@codemonkey.org.uk>, Andi Kleen");
 777 module_param(agp_try_unsupported, bool, 0);
 778 MODULE_LICENSE("GPL");