drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  *
  23  */
  24
  25 /*
  26  * sata_mv TODO list:
  27  *
  28  * --> Errata workaround for NCQ device errors.
  29  *
  30  * --> More errata workarounds for PCI-X.
  31  *
  32  * --> Complete a full errata audit for all chipsets to identify others.
  33  *
  34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
  35  *
  36  * --> Investigate problems with PCI Message Signalled Interrupts (MSI).
  37  *
  38  * --> Cache frequently-accessed registers in mv_port_priv to reduce overhead.
  39  *
  40  * --> Develop a low-power-consumption strategy, and implement it.
  41  *
  42  * --> [Experiment, low priority] Investigate interrupt coalescing.
  43  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
  44  *       the overhead reduced by interrupt mitigation is quite often not
  45  *       worth the latency cost.
  46  *
  47  * --> [Experiment, Marvell value added] Is it possible to use target
  48  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  49  *       creating LibATA target mode support would be very interesting.
  50  *
  51  *       Target mode, for those without docs, is the ability to directly
  52  *       connect two SATA ports.
  53  */
  54
  55 #include <linux/kernel.h>
  56 #include <linux/module.h>
  57 #include <linux/pci.h>
  58 #include <linux/init.h>
  59 #include <linux/blkdev.h>
  60 #include <linux/delay.h>
  61 #include <linux/interrupt.h>
  62 #include <linux/dmapool.h>
  63 #include <linux/dma-mapping.h>
  64 #include <linux/device.h>
  65 #include <linux/platform_device.h>
  66 #include <linux/ata_platform.h>
  67 #include <linux/mbus.h>
  68 #include <linux/bitops.h>
  69 #include <scsi/scsi_host.h>
  70 #include <scsi/scsi_cmnd.h>
  71 #include <scsi/scsi_device.h>
  72 #include <linux/libata.h>
  73
  74 #define DRV_NAME        "sata_mv"
  75 #define DRV_VERSION     "1.24"
  76
  77 enum {
  78         /* BAR's are enumerated in terms of pci_resource_start() terms */
  79         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  80         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  81         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  82
  83         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  84         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  85
  86         MV_PCI_REG_BASE         = 0,
  87         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  88         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
  89         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
  90         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
  91         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
  92         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
  93
  94         MV_SATAHC0_REG_BASE     = 0x20000,
  95         MV_FLASH_CTL_OFS        = 0x1046c,
  96         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
  97         MV_RESET_CFG_OFS        = 0x180d8,
  98
  99         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
 100         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
 101         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
 102         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
 103
 104         MV_MAX_Q_DEPTH          = 32,
 105         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 106
 107         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 108          * CRPB needs alignment on a 256B boundary. Size == 256B
 109          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 110          */
 111         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 112         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 113         MV_MAX_SG_CT            = 256,
 114         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 115
 116         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 117         MV_PORT_HC_SHIFT        = 2,
 118         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 119         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 120         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 121
 122         /* Host Flags */
 123         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 124         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
 125
 126         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 127                                   ATA_FLAG_MMIO | ATA_FLAG_NO_ATAPI |
 128                                   ATA_FLAG_PIO_POLLING,
 129
 130         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
 131
 132         MV_GENIIE_FLAGS         = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 133                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 134                                   ATA_FLAG_NCQ | ATA_FLAG_AN,
 135
 136         CRQB_FLAG_READ          = (1 << 0),
 137         CRQB_TAG_SHIFT          = 1,
 138         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 139         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 140         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 141         CRQB_CMD_ADDR_SHIFT     = 8,
 142         CRQB_CMD_CS             = (0x2 << 11),
 143         CRQB_CMD_LAST           = (1 << 15),
 144
 145         CRPB_FLAG_STATUS_SHIFT  = 8,
 146         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 147         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 148
 149         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 150
 151         /* PCI interface registers */
 152
 153         PCI_COMMAND_OFS         = 0xc00,
 154         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 155
 156         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 157         STOP_PCI_MASTER         = (1 << 2),
 158         PCI_MASTER_EMPTY        = (1 << 3),
 159         GLOB_SFT_RST            = (1 << 4),
 160
 161         MV_PCI_MODE_OFS         = 0xd00,
 162         MV_PCI_MODE_MASK        = 0x30,
 163
 164         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 165         MV_PCI_DISC_TIMER       = 0xd04,
 166         MV_PCI_MSI_TRIGGER      = 0xc38,
 167         MV_PCI_SERR_MASK        = 0xc28,
 168         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 169         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 170         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 171         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 172         MV_PCI_ERR_COMMAND      = 0x1d50,
 173
 174         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 175         PCI_IRQ_MASK_OFS        = 0x1d5c,
 176         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 177
 178         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 179         PCIE_IRQ_MASK_OFS       = 0x1910,
 180         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 181
 182         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 183         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 184         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 185         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 186         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 187         ERR_IRQ                 = (1 << 0),     /* shift by port # */
 188         DONE_IRQ                = (1 << 1),     /* shift by port # */
 189         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 190         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 191         PCI_ERR                 = (1 << 18),
 192         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 193         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 194         PORTS_0_3_COAL_DONE     = (1 << 8),
 195         PORTS_4_7_COAL_DONE     = (1 << 17),
 196         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 197         GPIO_INT                = (1 << 22),
 198         SELF_INT                = (1 << 23),
 199         TWSI_INT                = (1 << 24),
 200         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 201         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 202         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 203
 204         /* SATAHC registers */
 205         HC_CFG_OFS              = 0,
 206
 207         HC_IRQ_CAUSE_OFS        = 0x14,
 208         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 209         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 210         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 211
 212         /* Shadow block registers */
 213         SHD_BLK_OFS             = 0x100,
 214         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 215
 216         /* SATA registers */
 217         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 218         SATA_ACTIVE_OFS         = 0x350,
 219         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 220         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
 221
 222         LTMODE_OFS              = 0x30c,
 223         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 224
 225         PHY_MODE3               = 0x310,
 226         PHY_MODE4               = 0x314,
 227         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 228         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 229         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 230         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 231
 232         PHY_MODE2               = 0x330,
 233         SATA_IFCTL_OFS          = 0x344,
 234         SATA_TESTCTL_OFS        = 0x348,
 235         SATA_IFSTAT_OFS         = 0x34c,
 236         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 237
 238         FISCFG_OFS              = 0x360,
 239         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 240         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 241
 242         MV5_PHY_MODE            = 0x74,
 243         MV5_LTMODE_OFS          = 0x30,
 244         MV5_PHY_CTL_OFS         = 0x0C,
 245         SATA_INTERFACE_CFG_OFS  = 0x050,
 246
 247         MV_M2_PREAMP_MASK       = 0x7e0,
 248
 249         /* Port registers */
 250         EDMA_CFG_OFS            = 0,
 251         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 252         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 253         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 254         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 255         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 256         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 257         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 258
 259         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 260         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 261         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 262         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 263         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 264         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 265         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 266         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 267         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 268         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 269         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 270         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 271         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 272         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 273         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 274         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 275
 276         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 277         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 278         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 279         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 280         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 281
 282         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 283
 284         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 285         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 286         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 287         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 288         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 289         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 290
 291         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 292
 293         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 294         EDMA_ERR_OVERRUN_5      = (1 << 5),
 295         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 296
 297         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 298                                   EDMA_ERR_LNK_CTRL_RX_1 |
 299                                   EDMA_ERR_LNK_CTRL_RX_3 |
 300                                   EDMA_ERR_LNK_CTRL_TX,
 301
 302         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 303                                   EDMA_ERR_PRD_PAR |
 304                                   EDMA_ERR_DEV_DCON |
 305                                   EDMA_ERR_DEV_CON |
 306                                   EDMA_ERR_SERR |
 307                                   EDMA_ERR_SELF_DIS |
 308                                   EDMA_ERR_CRQB_PAR |
 309                                   EDMA_ERR_CRPB_PAR |
 310                                   EDMA_ERR_INTRL_PAR |
 311                                   EDMA_ERR_IORDY |
 312                                   EDMA_ERR_LNK_CTRL_RX_2 |
 313                                   EDMA_ERR_LNK_DATA_RX |
 314                                   EDMA_ERR_LNK_DATA_TX |
 315                                   EDMA_ERR_TRANS_PROTO,
 316
 317         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 318                                   EDMA_ERR_PRD_PAR |
 319                                   EDMA_ERR_DEV_DCON |
 320                                   EDMA_ERR_DEV_CON |
 321                                   EDMA_ERR_OVERRUN_5 |
 322                                   EDMA_ERR_UNDERRUN_5 |
 323                                   EDMA_ERR_SELF_DIS_5 |
 324                                   EDMA_ERR_CRQB_PAR |
 325                                   EDMA_ERR_CRPB_PAR |
 326                                   EDMA_ERR_INTRL_PAR |
 327                                   EDMA_ERR_IORDY,
 328
 329         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 330         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 331
 332         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 333         EDMA_REQ_Q_PTR_SHIFT    = 5,
 334
 335         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 336         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 337         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 338         EDMA_RSP_Q_PTR_SHIFT    = 3,
 339
 340         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 341         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 342         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 343         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 344
 345         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 346         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 347         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 348
 349         EDMA_IORDY_TMOUT_OFS    = 0x34,
 350         EDMA_ARB_CFG_OFS        = 0x38,
 351
 352         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 353
 354         GEN_II_NCQ_MAX_SECTORS  = 256,          /* max sects/io on Gen2 w/NCQ */
 355
 356         /* Host private flags (hp_flags) */
 357         MV_HP_FLAG_MSI          = (1 << 0),
 358         MV_HP_ERRATA_50XXB0     = (1 << 1),
 359         MV_HP_ERRATA_50XXB2     = (1 << 2),
 360         MV_HP_ERRATA_60X1B2     = (1 << 3),
 361         MV_HP_ERRATA_60X1C0     = (1 << 4),
 362         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 363         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 364         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 365         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 366         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 367         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 368
 369         /* Port private flags (pp_flags) */
 370         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 371         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 372         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 373         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 374 };
 375
 376 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 377 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 378 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 379 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 380 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 381
 382 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 383 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 384
 385 enum {
 386         /* DMA boundary 0xffff is required by the s/g splitting
 387          * we need on /length/ in mv_fill-sg().
 388          */
 389         MV_DMA_BOUNDARY         = 0xffffU,
 390
 391         /* mask of register bits containing lower 32 bits
 392          * of EDMA request queue DMA address
 393          */
 394         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 395
 396         /* ditto, for response queue */
 397         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 398 };
 399
 400 enum chip_type {
 401         chip_504x,
 402         chip_508x,
 403         chip_5080,
 404         chip_604x,
 405         chip_608x,
 406         chip_6042,
 407         chip_7042,
 408         chip_soc,
 409 };
 410
 411 /* Command ReQuest Block: 32B */
 412 struct mv_crqb {
 413         __le32                  sg_addr;
 414         __le32                  sg_addr_hi;
 415         __le16                  ctrl_flags;
 416         __le16                  ata_cmd[11];
 417 };
 418
 419 struct mv_crqb_iie {
 420         __le32                  addr;
 421         __le32                  addr_hi;
 422         __le32                  flags;
 423         __le32                  len;
 424         __le32                  ata_cmd[4];
 425 };
 426
 427 /* Command ResPonse Block: 8B */
 428 struct mv_crpb {
 429         __le16                  id;
 430         __le16                  flags;
 431         __le32                  tmstmp;
 432 };
 433
 434 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 435 struct mv_sg {
 436         __le32                  addr;
 437         __le32                  flags_size;
 438         __le32                  addr_hi;
 439         __le32                  reserved;
 440 };
 441
 442 struct mv_port_priv {
 443         struct mv_crqb          *crqb;
 444         dma_addr_t              crqb_dma;
 445         struct mv_crpb          *crpb;
 446         dma_addr_t              crpb_dma;
 447         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 448         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 449
 450         unsigned int            req_idx;
 451         unsigned int            resp_idx;
 452
 453         u32                     pp_flags;
 454         unsigned int            delayed_eh_pmp_map;
 455 };
 456
 457 struct mv_port_signal {
 458         u32                     amps;
 459         u32                     pre;
 460 };
 461
 462 struct mv_host_priv {
 463         u32                     hp_flags;
 464         u32                     main_irq_mask;
 465         struct mv_port_signal   signal[8];
 466         const struct mv_hw_ops  *ops;
 467         int                     n_ports;
 468         void __iomem            *base;
 469         void __iomem            *main_irq_cause_addr;
 470         void __iomem            *main_irq_mask_addr;
 471         u32                     irq_cause_ofs;
 472         u32                     irq_mask_ofs;
 473         u32                     unmask_all_irqs;
 474         /*
 475          * These consistent DMA memory pools give us guaranteed
 476          * alignment for hardware-accessed data structures,
 477          * and less memory waste in accomplishing the alignment.
 478          */
 479         struct dma_pool         *crqb_pool;
 480         struct dma_pool         *crpb_pool;
 481         struct dma_pool         *sg_tbl_pool;
 482 };
 483
 484 struct mv_hw_ops {
 485         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 486                            unsigned int port);
 487         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 488         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 489                            void __iomem *mmio);
 490         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 491                         unsigned int n_hc);
 492         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 493         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 494 };
 495
 496 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
 497 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 498 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
 499 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 500 static int mv_port_start(struct ata_port *ap);
 501 static void mv_port_stop(struct ata_port *ap);
 502 static int mv_qc_defer(struct ata_queued_cmd *qc);
 503 static void mv_qc_prep(struct ata_queued_cmd *qc);
 504 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 505 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 506 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 507                         unsigned long deadline);
 508 static void mv_eh_freeze(struct ata_port *ap);
 509 static void mv_eh_thaw(struct ata_port *ap);
 510 static void mv6_dev_config(struct ata_device *dev);
 511
 512 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 513                            unsigned int port);
 514 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 515 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 516                            void __iomem *mmio);
 517 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 518                         unsigned int n_hc);
 519 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 520 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 521
 522 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 523                            unsigned int port);
 524 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 525 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 526                            void __iomem *mmio);
 527 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 528                         unsigned int n_hc);
 529 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 530 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 531                                       void __iomem *mmio);
 532 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 533                                       void __iomem *mmio);
 534 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 535                                   void __iomem *mmio, unsigned int n_hc);
 536 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 537                                       void __iomem *mmio);
 538 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 539 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 540 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 541                              unsigned int port_no);
 542 static int mv_stop_edma(struct ata_port *ap);
 543 static int mv_stop_edma_engine(void __iomem *port_mmio);
 544 static void mv_edma_cfg(struct ata_port *ap, int want_ncq);
 545
 546 static void mv_pmp_select(struct ata_port *ap, int pmp);
 547 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 548                                 unsigned long deadline);
 549 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 550                                 unsigned long deadline);
 551 static void mv_pmp_error_handler(struct ata_port *ap);
 552 static void mv_process_crpb_entries(struct ata_port *ap,
 553                                         struct mv_port_priv *pp);
 554
 555 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 556  * because we have to allow room for worst case splitting of
 557  * PRDs for 64K boundaries in mv_fill_sg().
 558  */
 559 static struct scsi_host_template mv5_sht = {
 560         ATA_BASE_SHT(DRV_NAME),
 561         .sg_tablesize           = MV_MAX_SG_CT / 2,
 562         .dma_boundary           = MV_DMA_BOUNDARY,
 563 };
 564
 565 static struct scsi_host_template mv6_sht = {
 566         ATA_NCQ_SHT(DRV_NAME),
 567         .can_queue              = MV_MAX_Q_DEPTH - 1,
 568         .sg_tablesize           = MV_MAX_SG_CT / 2,
 569         .dma_boundary           = MV_DMA_BOUNDARY,
 570 };
 571
 572 static struct ata_port_operations mv5_ops = {
 573         .inherits               = &ata_sff_port_ops,
 574
 575         .qc_defer               = mv_qc_defer,
 576         .qc_prep                = mv_qc_prep,
 577         .qc_issue               = mv_qc_issue,
 578
 579         .freeze                 = mv_eh_freeze,
 580         .thaw                   = mv_eh_thaw,
 581         .hardreset              = mv_hardreset,
 582         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 583         .post_internal_cmd      = ATA_OP_NULL,
 584
 585         .scr_read               = mv5_scr_read,
 586         .scr_write              = mv5_scr_write,
 587
 588         .port_start             = mv_port_start,
 589         .port_stop              = mv_port_stop,
 590 };
 591
 592 static struct ata_port_operations mv6_ops = {
 593         .inherits               = &mv5_ops,
 594         .dev_config             = mv6_dev_config,
 595         .scr_read               = mv_scr_read,
 596         .scr_write              = mv_scr_write,
 597
 598         .pmp_hardreset          = mv_pmp_hardreset,
 599         .pmp_softreset          = mv_softreset,
 600         .softreset              = mv_softreset,
 601         .error_handler          = mv_pmp_error_handler,
 602 };
 603
 604 static struct ata_port_operations mv_iie_ops = {
 605         .inherits               = &mv6_ops,
 606         .dev_config             = ATA_OP_NULL,
 607         .qc_prep                = mv_qc_prep_iie,
 608 };
 609
 610 static const struct ata_port_info mv_port_info[] = {
 611         {  /* chip_504x */
 612                 .flags          = MV_COMMON_FLAGS,
 613                 .pio_mask       = 0x1f, /* pio0-4 */
 614                 .udma_mask      = ATA_UDMA6,
 615                 .port_ops       = &mv5_ops,
 616         },
 617         {  /* chip_508x */
 618                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
 619                 .pio_mask       = 0x1f, /* pio0-4 */
 620                 .udma_mask      = ATA_UDMA6,
 621                 .port_ops       = &mv5_ops,
 622         },
 623         {  /* chip_5080 */
 624                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
 625                 .pio_mask       = 0x1f, /* pio0-4 */
 626                 .udma_mask      = ATA_UDMA6,
 627                 .port_ops       = &mv5_ops,
 628         },
 629         {  /* chip_604x */
 630                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 631                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 632                                   ATA_FLAG_NCQ,
 633                 .pio_mask       = 0x1f, /* pio0-4 */
 634                 .udma_mask      = ATA_UDMA6,
 635                 .port_ops       = &mv6_ops,
 636         },
 637         {  /* chip_608x */
 638                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 639                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 640                                   ATA_FLAG_NCQ | MV_FLAG_DUAL_HC,
 641                 .pio_mask       = 0x1f, /* pio0-4 */
 642                 .udma_mask      = ATA_UDMA6,
 643                 .port_ops       = &mv6_ops,
 644         },
 645         {  /* chip_6042 */
 646                 .flags          = MV_GENIIE_FLAGS,
 647                 .pio_mask       = 0x1f, /* pio0-4 */
 648                 .udma_mask      = ATA_UDMA6,
 649                 .port_ops       = &mv_iie_ops,
 650         },
 651         {  /* chip_7042 */
 652                 .flags          = MV_GENIIE_FLAGS,
 653                 .pio_mask       = 0x1f, /* pio0-4 */
 654                 .udma_mask      = ATA_UDMA6,
 655                 .port_ops       = &mv_iie_ops,
 656         },
 657         {  /* chip_soc */
 658                 .flags          = MV_GENIIE_FLAGS,
 659                 .pio_mask       = 0x1f, /* pio0-4 */
 660                 .udma_mask      = ATA_UDMA6,
 661                 .port_ops       = &mv_iie_ops,
 662         },
 663 };
 664
 665 static const struct pci_device_id mv_pci_tbl[] = {
 666         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 667         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 668         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 669         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 670         /* RocketRAID 1740/174x have different identifiers */
 671         { PCI_VDEVICE(TTI, 0x1740), chip_508x },
 672         { PCI_VDEVICE(TTI, 0x1742), chip_508x },
 673
 674         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 675         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 676         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 677         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 678         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 679
 680         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 681
 682         /* Adaptec 1430SA */
 683         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 684
 685         /* Marvell 7042 support */
 686         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 687
 688         /* Highpoint RocketRAID PCIe series */
 689         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 690         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 691
 692         { }                     /* terminate list */
 693 };
 694
 695 static const struct mv_hw_ops mv5xxx_ops = {
 696         .phy_errata             = mv5_phy_errata,
 697         .enable_leds            = mv5_enable_leds,
 698         .read_preamp            = mv5_read_preamp,
 699         .reset_hc               = mv5_reset_hc,
 700         .reset_flash            = mv5_reset_flash,
 701         .reset_bus              = mv5_reset_bus,
 702 };
 703
 704 static const struct mv_hw_ops mv6xxx_ops = {
 705         .phy_errata             = mv6_phy_errata,
 706         .enable_leds            = mv6_enable_leds,
 707         .read_preamp            = mv6_read_preamp,
 708         .reset_hc               = mv6_reset_hc,
 709         .reset_flash            = mv6_reset_flash,
 710         .reset_bus              = mv_reset_pci_bus,
 711 };
 712
 713 static const struct mv_hw_ops mv_soc_ops = {
 714         .phy_errata             = mv6_phy_errata,
 715         .enable_leds            = mv_soc_enable_leds,
 716         .read_preamp            = mv_soc_read_preamp,
 717         .reset_hc               = mv_soc_reset_hc,
 718         .reset_flash            = mv_soc_reset_flash,
 719         .reset_bus              = mv_soc_reset_bus,
 720 };
 721
 722 /*
 723  * Functions
 724  */
 725
 726 static inline void writelfl(unsigned long data, void __iomem *addr)
 727 {
 728         writel(data, addr);
 729         (void) readl(addr);     /* flush to avoid PCI posted write */
 730 }
 731
 732 static inline unsigned int mv_hc_from_port(unsigned int port)
 733 {
 734         return port >> MV_PORT_HC_SHIFT;
 735 }
 736
 737 static inline unsigned int mv_hardport_from_port(unsigned int port)
 738 {
 739         return port & MV_PORT_MASK;
 740 }
 741
 742 /*
 743  * Consolidate some rather tricky bit shift calculations.
 744  * This is hot-path stuff, so not a function.
 745  * Simple code, with two return values, so macro rather than inline.
 746  *
 747  * port is the sole input, in range 0..7.
 748  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 749  * hardport is the other output, in range 0..3.
 750  *
 751  * Note that port and hardport may be the same variable in some cases.
 752  */
 753 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 754 {                                                               \
 755         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 756         hardport = mv_hardport_from_port(port);                 \
 757         shift   += hardport * 2;                                \
 758 }
 759
 760 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 761 {
 762         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 763 }
 764
 765 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 766                                                  unsigned int port)
 767 {
 768         return mv_hc_base(base, mv_hc_from_port(port));
 769 }
 770
 771 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 772 {
 773         return  mv_hc_base_from_port(base, port) +
 774                 MV_SATAHC_ARBTR_REG_SZ +
 775                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 776 }
 777
 778 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 779 {
 780         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 781         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 782
 783         return hc_mmio + ofs;
 784 }
 785
 786 static inline void __iomem *mv_host_base(struct ata_host *host)
 787 {
 788         struct mv_host_priv *hpriv = host->private_data;
 789         return hpriv->base;
 790 }
 791
 792 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 793 {
 794         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 795 }
 796
 797 static inline int mv_get_hc_count(unsigned long port_flags)
 798 {
 799         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 800 }
 801
 802 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 803                              struct mv_host_priv *hpriv,
 804                              struct mv_port_priv *pp)
 805 {
 806         u32 index;
 807
 808         /*
 809          * initialize request queue
 810          */
 811         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 812         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 813
 814         WARN_ON(pp->crqb_dma & 0x3ff);
 815         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 816         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 817                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 818         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 819
 820         /*
 821          * initialize response queue
 822          */
 823         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 824         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 825
 826         WARN_ON(pp->crpb_dma & 0xff);
 827         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 828         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 829         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 830                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 831 }
 832
 833 static void mv_set_main_irq_mask(struct ata_host *host,
 834                                  u32 disable_bits, u32 enable_bits)
 835 {
 836         struct mv_host_priv *hpriv = host->private_data;
 837         u32 old_mask, new_mask;
 838
 839         old_mask = hpriv->main_irq_mask;
 840         new_mask = (old_mask & ~disable_bits) | enable_bits;
 841         if (new_mask != old_mask) {
 842                 hpriv->main_irq_mask = new_mask;
 843                 writelfl(new_mask, hpriv->main_irq_mask_addr);
 844         }
 845 }
 846
 847 static void mv_enable_port_irqs(struct ata_port *ap,
 848                                      unsigned int port_bits)
 849 {
 850         unsigned int shift, hardport, port = ap->port_no;
 851         u32 disable_bits, enable_bits;
 852
 853         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
 854
 855         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
 856         enable_bits  = port_bits << shift;
 857         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
 858 }
 859
 860 /**
 861  *      mv_start_dma - Enable eDMA engine
 862  *      @base: port base address
 863  *      @pp: port private data
 864  *
 865  *      Verify the local cache of the eDMA state is accurate with a
 866  *      WARN_ON.
 867  *
 868  *      LOCKING:
 869  *      Inherited from caller.
 870  */
 871 static void mv_start_dma(struct ata_port *ap, void __iomem *port_mmio,
 872                          struct mv_port_priv *pp, u8 protocol)
 873 {
 874         int want_ncq = (protocol == ATA_PROT_NCQ);
 875
 876         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
 877                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
 878                 if (want_ncq != using_ncq)
 879                         mv_stop_edma(ap);
 880         }
 881         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
 882                 struct mv_host_priv *hpriv = ap->host->private_data;
 883                 int hardport = mv_hardport_from_port(ap->port_no);
 884                 void __iomem *hc_mmio = mv_hc_base_from_port(
 885                                         mv_host_base(ap->host), hardport);
 886                 u32 hc_irq_cause, ipending;
 887
 888                 /* clear EDMA event indicators, if any */
 889                 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
 890
 891                 /* clear EDMA interrupt indicator, if any */
 892                 hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
 893                 ipending = (DEV_IRQ | DMA_IRQ) << hardport;
 894                 if (hc_irq_cause & ipending) {
 895                         writelfl(hc_irq_cause & ~ipending,
 896                                  hc_mmio + HC_IRQ_CAUSE_OFS);
 897                 }
 898
 899                 mv_edma_cfg(ap, want_ncq);
 900
 901                 /* clear FIS IRQ Cause */
 902                 if (IS_GEN_IIE(hpriv))
 903                         writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
 904
 905                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
 906                 mv_enable_port_irqs(ap, DONE_IRQ|ERR_IRQ);
 907
 908                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
 909                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 910         }
 911 }
 912
 913 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
 914 {
 915         void __iomem *port_mmio = mv_ap_base(ap);
 916         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
 917         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
 918         int i;
 919
 920         /*
 921          * Wait for the EDMA engine to finish transactions in progress.
 922          * No idea what a good "timeout" value might be, but measurements
 923          * indicate that it often requires hundreds of microseconds
 924          * with two drives in-use.  So we use the 15msec value above
 925          * as a rough guess at what even more drives might require.
 926          */
 927         for (i = 0; i < timeout; ++i) {
 928                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
 929                 if ((edma_stat & empty_idle) == empty_idle)
 930                         break;
 931                 udelay(per_loop);
 932         }
 933         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
 934 }
 935
 936 /**
 937  *      mv_stop_edma_engine - Disable eDMA engine
 938  *      @port_mmio: io base address
 939  *
 940  *      LOCKING:
 941  *      Inherited from caller.
 942  */
 943 static int mv_stop_edma_engine(void __iomem *port_mmio)
 944 {
 945         int i;
 946
 947         /* Disable eDMA.  The disable bit auto clears. */
 948         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 949
 950         /* Wait for the chip to confirm eDMA is off. */
 951         for (i = 10000; i > 0; i--) {
 952                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
 953                 if (!(reg & EDMA_EN))
 954                         return 0;
 955                 udelay(10);
 956         }
 957         return -EIO;
 958 }
 959
 960 static int mv_stop_edma(struct ata_port *ap)
 961 {
 962         void __iomem *port_mmio = mv_ap_base(ap);
 963         struct mv_port_priv *pp = ap->private_data;
 964
 965         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
 966                 return 0;
 967         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 968         mv_wait_for_edma_empty_idle(ap);
 969         if (mv_stop_edma_engine(port_mmio)) {
 970                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
 971                 return -EIO;
 972         }
 973         return 0;
 974 }
 975
 976 #ifdef ATA_DEBUG
 977 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 978 {
 979         int b, w;
 980         for (b = 0; b < bytes; ) {
 981                 DPRINTK("%p: ", start + b);
 982                 for (w = 0; b < bytes && w < 4; w++) {
 983                         printk("%08x ", readl(start + b));
 984                         b += sizeof(u32);
 985                 }
 986                 printk("\n");
 987         }
 988 }
 989 #endif
 990
 991 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 992 {
 993 #ifdef ATA_DEBUG
 994         int b, w;
 995         u32 dw;
 996         for (b = 0; b < bytes; ) {
 997                 DPRINTK("%02x: ", b);
 998                 for (w = 0; b < bytes && w < 4; w++) {
 999                         (void) pci_read_config_dword(pdev, b, &dw);
1000                         printk("%08x ", dw);
1001                         b += sizeof(u32);
1002                 }
1003                 printk("\n");
1004         }
1005 #endif
1006 }
1007 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1008                              struct pci_dev *pdev)
1009 {
1010 #ifdef ATA_DEBUG
1011         void __iomem *hc_base = mv_hc_base(mmio_base,
1012                                            port >> MV_PORT_HC_SHIFT);
1013         void __iomem *port_base;
1014         int start_port, num_ports, p, start_hc, num_hcs, hc;
1015
1016         if (0 > port) {
1017                 start_hc = start_port = 0;
1018                 num_ports = 8;          /* shld be benign for 4 port devs */
1019                 num_hcs = 2;
1020         } else {
1021                 start_hc = port >> MV_PORT_HC_SHIFT;
1022                 start_port = port;
1023                 num_ports = num_hcs = 1;
1024         }
1025         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1026                 num_ports > 1 ? num_ports - 1 : start_port);
1027
1028         if (NULL != pdev) {
1029                 DPRINTK("PCI config space regs:\n");
1030                 mv_dump_pci_cfg(pdev, 0x68);
1031         }
1032         DPRINTK("PCI regs:\n");
1033         mv_dump_mem(mmio_base+0xc00, 0x3c);
1034         mv_dump_mem(mmio_base+0xd00, 0x34);
1035         mv_dump_mem(mmio_base+0xf00, 0x4);
1036         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1037         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1038                 hc_base = mv_hc_base(mmio_base, hc);
1039                 DPRINTK("HC regs (HC %i):\n", hc);
1040                 mv_dump_mem(hc_base, 0x1c);
1041         }
1042         for (p = start_port; p < start_port + num_ports; p++) {
1043                 port_base = mv_port_base(mmio_base, p);
1044                 DPRINTK("EDMA regs (port %i):\n", p);
1045                 mv_dump_mem(port_base, 0x54);
1046                 DPRINTK("SATA regs (port %i):\n", p);
1047                 mv_dump_mem(port_base+0x300, 0x60);
1048         }
1049 #endif
1050 }
1051
1052 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1053 {
1054         unsigned int ofs;
1055
1056         switch (sc_reg_in) {
1057         case SCR_STATUS:
1058         case SCR_CONTROL:
1059         case SCR_ERROR:
1060                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1061                 break;
1062         case SCR_ACTIVE:
1063                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1064                 break;
1065         default:
1066                 ofs = 0xffffffffU;
1067                 break;
1068         }
1069         return ofs;
1070 }
1071
1072 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
1073 {
1074         unsigned int ofs = mv_scr_offset(sc_reg_in);
1075
1076         if (ofs != 0xffffffffU) {
1077                 *val = readl(mv_ap_base(ap) + ofs);
1078                 return 0;
1079         } else
1080                 return -EINVAL;
1081 }
1082
1083 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1084 {
1085         unsigned int ofs = mv_scr_offset(sc_reg_in);
1086
1087         if (ofs != 0xffffffffU) {
1088                 writelfl(val, mv_ap_base(ap) + ofs);
1089                 return 0;
1090         } else
1091                 return -EINVAL;
1092 }
1093
1094 static void mv6_dev_config(struct ata_device *adev)
1095 {
1096         /*
1097          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1098          *
1099          * Gen-II does not support NCQ over a port multiplier
1100          *  (no FIS-based switching).
1101          *
1102          * We don't have hob_nsect when doing NCQ commands on Gen-II.
1103          * See mv_qc_prep() for more info.
1104          */
1105         if (adev->flags & ATA_DFLAG_NCQ) {
1106                 if (sata_pmp_attached(adev->link->ap)) {
1107                         adev->flags &= ~ATA_DFLAG_NCQ;
1108                         ata_dev_printk(adev, KERN_INFO,
1109                                 "NCQ disabled for command-based switching\n");
1110                 } else if (adev->max_sectors > GEN_II_NCQ_MAX_SECTORS) {
1111                         adev->max_sectors = GEN_II_NCQ_MAX_SECTORS;
1112                         ata_dev_printk(adev, KERN_INFO,
1113                                 "max_sectors limited to %u for NCQ\n",
1114                                 adev->max_sectors);
1115                 }
1116         }
1117 }
1118
1119 static int mv_qc_defer(struct ata_queued_cmd *qc)
1120 {
1121         struct ata_link *link = qc->dev->link;
1122         struct ata_port *ap = link->ap;
1123         struct mv_port_priv *pp = ap->private_data;
1124
1125         /*
1126          * Don't allow new commands if we're in a delayed EH state
1127          * for NCQ and/or FIS-based switching.
1128          */
1129         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1130                 return ATA_DEFER_PORT;
1131         /*
1132          * If the port is completely idle, then allow the new qc.
1133          */
1134         if (ap->nr_active_links == 0)
1135                 return 0;
1136
1137         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1138                 /*
1139                  * The port is operating in host queuing mode (EDMA).
1140                  * It can accomodate a new qc if the qc protocol
1141                  * is compatible with the current host queue mode.
1142                  */
1143                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1144                         /*
1145                          * The host queue (EDMA) is in NCQ mode.
1146                          * If the new qc is also an NCQ command,
1147                          * then allow the new qc.
1148                          */
1149                         if (qc->tf.protocol == ATA_PROT_NCQ)
1150                                 return 0;
1151                 } else {
1152                         /*
1153                          * The host queue (EDMA) is in non-NCQ, DMA mode.
1154                          * If the new qc is also a non-NCQ, DMA command,
1155                          * then allow the new qc.
1156                          */
1157                         if (qc->tf.protocol == ATA_PROT_DMA)
1158                                 return 0;
1159                 }
1160         }
1161         return ATA_DEFER_PORT;
1162 }
1163
1164 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1165 {
1166         u32 new_fiscfg, old_fiscfg;
1167         u32 new_ltmode, old_ltmode;
1168         u32 new_haltcond, old_haltcond;
1169
1170         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1171         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1172         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1173
1174         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1175         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1176         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1177
1178         if (want_fbs) {
1179                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1180                 new_ltmode = old_ltmode | LTMODE_BIT8;
1181                 if (want_ncq)
1182                         new_haltcond &= ~EDMA_ERR_DEV;
1183                 else
1184                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1185         }
1186
1187         if (new_fiscfg != old_fiscfg)
1188                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1189         if (new_ltmode != old_ltmode)
1190                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1191         if (new_haltcond != old_haltcond)
1192                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1193 }
1194
1195 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1196 {
1197         struct mv_host_priv *hpriv = ap->host->private_data;
1198         u32 old, new;
1199
1200         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1201         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1202         if (want_ncq)
1203                 new = old | (1 << 22);
1204         else
1205                 new = old & ~(1 << 22);
1206         if (new != old)
1207                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1208 }
1209
1210 static void mv_edma_cfg(struct ata_port *ap, int want_ncq)
1211 {
1212         u32 cfg;
1213         struct mv_port_priv *pp    = ap->private_data;
1214         struct mv_host_priv *hpriv = ap->host->private_data;
1215         void __iomem *port_mmio    = mv_ap_base(ap);
1216
1217         /* set up non-NCQ EDMA configuration */
1218         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1219         pp->pp_flags &= ~MV_PP_FLAG_FBS_EN;
1220
1221         if (IS_GEN_I(hpriv))
1222                 cfg |= (1 << 8);        /* enab config burst size mask */
1223
1224         else if (IS_GEN_II(hpriv)) {
1225                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1226                 mv_60x1_errata_sata25(ap, want_ncq);
1227
1228         } else if (IS_GEN_IIE(hpriv)) {
1229                 int want_fbs = sata_pmp_attached(ap);
1230                 /*
1231                  * Possible future enhancement:
1232                  *
1233                  * The chip can use FBS with non-NCQ, if we allow it,
1234                  * But first we need to have the error handling in place
1235                  * for this mode (datasheet section 7.3.15.4.2.3).
1236                  * So disallow non-NCQ FBS for now.
1237                  */
1238                 want_fbs &= want_ncq;
1239
1240                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1241
1242                 if (want_fbs) {
1243                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1244                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1245                 }
1246
1247                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1248                 cfg |= (1 << 22);       /* enab 4-entry host queue cache */
1249                 if (!IS_SOC(hpriv))
1250                         cfg |= (1 << 18);       /* enab early completion */
1251                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1252                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1253         }
1254
1255         if (want_ncq) {
1256                 cfg |= EDMA_CFG_NCQ;
1257                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1258         } else
1259                 pp->pp_flags &= ~MV_PP_FLAG_NCQ_EN;
1260
1261         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1262 }
1263
1264 static void mv_port_free_dma_mem(struct ata_port *ap)
1265 {
1266         struct mv_host_priv *hpriv = ap->host->private_data;
1267         struct mv_port_priv *pp = ap->private_data;
1268         int tag;
1269
1270         if (pp->crqb) {
1271                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1272                 pp->crqb = NULL;
1273         }
1274         if (pp->crpb) {
1275                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1276                 pp->crpb = NULL;
1277         }
1278         /*
1279          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1280          * For later hardware, we have one unique sg_tbl per NCQ tag.
1281          */
1282         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1283                 if (pp->sg_tbl[tag]) {
1284                         if (tag == 0 || !IS_GEN_I(hpriv))
1285                                 dma_pool_free(hpriv->sg_tbl_pool,
1286                                               pp->sg_tbl[tag],
1287                                               pp->sg_tbl_dma[tag]);
1288                         pp->sg_tbl[tag] = NULL;
1289                 }
1290         }
1291 }
1292
1293 /**
1294  *      mv_port_start - Port specific init/start routine.
1295  *      @ap: ATA channel to manipulate
1296  *
1297  *      Allocate and point to DMA memory, init port private memory,
1298  *      zero indices.
1299  *
1300  *      LOCKING:
1301  *      Inherited from caller.
1302  */
1303 static int mv_port_start(struct ata_port *ap)
1304 {
1305         struct device *dev = ap->host->dev;
1306         struct mv_host_priv *hpriv = ap->host->private_data;
1307         struct mv_port_priv *pp;
1308         int tag;
1309
1310         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1311         if (!pp)
1312                 return -ENOMEM;
1313         ap->private_data = pp;
1314
1315         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1316         if (!pp->crqb)
1317                 return -ENOMEM;
1318         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1319
1320         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1321         if (!pp->crpb)
1322                 goto out_port_free_dma_mem;
1323         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1324
1325         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1326         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1327                 ap->flags |= ATA_FLAG_AN;
1328         /*
1329          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1330          * For later hardware, we need one unique sg_tbl per NCQ tag.
1331          */
1332         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1333                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1334                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1335                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1336                         if (!pp->sg_tbl[tag])
1337                                 goto out_port_free_dma_mem;
1338                 } else {
1339                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1340                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1341                 }
1342         }
1343         return 0;
1344
1345 out_port_free_dma_mem:
1346         mv_port_free_dma_mem(ap);
1347         return -ENOMEM;
1348 }
1349
1350 /**
1351  *      mv_port_stop - Port specific cleanup/stop routine.
1352  *      @ap: ATA channel to manipulate
1353  *
1354  *      Stop DMA, cleanup port memory.
1355  *
1356  *      LOCKING:
1357  *      This routine uses the host lock to protect the DMA stop.
1358  */
1359 static void mv_port_stop(struct ata_port *ap)
1360 {
1361         mv_stop_edma(ap);
1362         mv_enable_port_irqs(ap, 0);
1363         mv_port_free_dma_mem(ap);
1364 }
1365
1366 /**
1367  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1368  *      @qc: queued command whose SG list to source from
1369  *
1370  *      Populate the SG list and mark the last entry.
1371  *
1372  *      LOCKING:
1373  *      Inherited from caller.
1374  */
1375 static void mv_fill_sg(struct ata_queued_cmd *qc)
1376 {
1377         struct mv_port_priv *pp = qc->ap->private_data;
1378         struct scatterlist *sg;
1379         struct mv_sg *mv_sg, *last_sg = NULL;
1380         unsigned int si;
1381
1382         mv_sg = pp->sg_tbl[qc->tag];
1383         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1384                 dma_addr_t addr = sg_dma_address(sg);
1385                 u32 sg_len = sg_dma_len(sg);
1386
1387                 while (sg_len) {
1388                         u32 offset = addr & 0xffff;
1389                         u32 len = sg_len;
1390
1391                         if ((offset + sg_len > 0x10000))
1392                                 len = 0x10000 - offset;
1393
1394                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1395                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1396                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1397
1398                         sg_len -= len;
1399                         addr += len;
1400
1401                         last_sg = mv_sg;
1402                         mv_sg++;
1403                 }
1404         }
1405
1406         if (likely(last_sg))
1407                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1408 }
1409
1410 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1411 {
1412         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1413                 (last ? CRQB_CMD_LAST : 0);
1414         *cmdw = cpu_to_le16(tmp);
1415 }
1416
1417 /**
1418  *      mv_qc_prep - Host specific command preparation.
1419  *      @qc: queued command to prepare
1420  *
1421  *      This routine simply redirects to the general purpose routine
1422  *      if command is not DMA.  Else, it handles prep of the CRQB
1423  *      (command request block), does some sanity checking, and calls
1424  *      the SG load routine.
1425  *
1426  *      LOCKING:
1427  *      Inherited from caller.
1428  */
1429 static void mv_qc_prep(struct ata_queued_cmd *qc)
1430 {
1431         struct ata_port *ap = qc->ap;
1432         struct mv_port_priv *pp = ap->private_data;
1433         __le16 *cw;
1434         struct ata_taskfile *tf;
1435         u16 flags = 0;
1436         unsigned in_index;
1437
1438         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1439             (qc->tf.protocol != ATA_PROT_NCQ))
1440                 return;
1441
1442         /* Fill in command request block
1443          */
1444         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1445                 flags |= CRQB_FLAG_READ;
1446         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1447         flags |= qc->tag << CRQB_TAG_SHIFT;
1448         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1449
1450         /* get current queue index from software */
1451         in_index = pp->req_idx;
1452
1453         pp->crqb[in_index].sg_addr =
1454                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1455         pp->crqb[in_index].sg_addr_hi =
1456                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1457         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1458
1459         cw = &pp->crqb[in_index].ata_cmd[0];
1460         tf = &qc->tf;
1461
1462         /* Sadly, the CRQB cannot accomodate all registers--there are
1463          * only 11 bytes...so we must pick and choose required
1464          * registers based on the command.  So, we drop feature and
1465          * hob_feature for [RW] DMA commands, but they are needed for
1466          * NCQ.  NCQ will drop hob_nsect.
1467          */
1468         switch (tf->command) {
1469         case ATA_CMD_READ:
1470         case ATA_CMD_READ_EXT:
1471         case ATA_CMD_WRITE:
1472         case ATA_CMD_WRITE_EXT:
1473         case ATA_CMD_WRITE_FUA_EXT:
1474                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1475                 break;
1476         case ATA_CMD_FPDMA_READ:
1477         case ATA_CMD_FPDMA_WRITE:
1478                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1479                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1480                 break;
1481         default:
1482                 /* The only other commands EDMA supports in non-queued and
1483                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1484                  * of which are defined/used by Linux.  If we get here, this
1485                  * driver needs work.
1486                  *
1487                  * FIXME: modify libata to give qc_prep a return value and
1488                  * return error here.
1489                  */
1490                 BUG_ON(tf->command);
1491                 break;
1492         }
1493         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1494         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1495         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1496         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1497         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1498         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1499         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1500         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1501         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1502
1503         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1504                 return;
1505         mv_fill_sg(qc);
1506 }
1507
1508 /**
1509  *      mv_qc_prep_iie - Host specific command preparation.
1510  *      @qc: queued command to prepare
1511  *
1512  *      This routine simply redirects to the general purpose routine
1513  *      if command is not DMA.  Else, it handles prep of the CRQB
1514  *      (command request block), does some sanity checking, and calls
1515  *      the SG load routine.
1516  *
1517  *      LOCKING:
1518  *      Inherited from caller.
1519  */
1520 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1521 {
1522         struct ata_port *ap = qc->ap;
1523         struct mv_port_priv *pp = ap->private_data;
1524         struct mv_crqb_iie *crqb;
1525         struct ata_taskfile *tf;
1526         unsigned in_index;
1527         u32 flags = 0;
1528
1529         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1530             (qc->tf.protocol != ATA_PROT_NCQ))
1531                 return;
1532
1533         /* Fill in Gen IIE command request block */
1534         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1535                 flags |= CRQB_FLAG_READ;
1536
1537         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1538         flags |= qc->tag << CRQB_TAG_SHIFT;
1539         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1540         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1541
1542         /* get current queue index from software */
1543         in_index = pp->req_idx;
1544
1545         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1546         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1547         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1548         crqb->flags = cpu_to_le32(flags);
1549
1550         tf = &qc->tf;
1551         crqb->ata_cmd[0] = cpu_to_le32(
1552                         (tf->command << 16) |
1553                         (tf->feature << 24)
1554                 );
1555         crqb->ata_cmd[1] = cpu_to_le32(
1556                         (tf->lbal << 0) |
1557                         (tf->lbam << 8) |
1558                         (tf->lbah << 16) |
1559                         (tf->device << 24)
1560                 );
1561         crqb->ata_cmd[2] = cpu_to_le32(
1562                         (tf->hob_lbal << 0) |
1563                         (tf->hob_lbam << 8) |
1564                         (tf->hob_lbah << 16) |
1565                         (tf->hob_feature << 24)
1566                 );
1567         crqb->ata_cmd[3] = cpu_to_le32(
1568                         (tf->nsect << 0) |
1569                         (tf->hob_nsect << 8)
1570                 );
1571
1572         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1573                 return;
1574         mv_fill_sg(qc);
1575 }
1576
1577 /**
1578  *      mv_qc_issue - Initiate a command to the host
1579  *      @qc: queued command to start
1580  *
1581  *      This routine simply redirects to the general purpose routine
1582  *      if command is not DMA.  Else, it sanity checks our local
1583  *      caches of the request producer/consumer indices then enables
1584  *      DMA and bumps the request producer index.
1585  *
1586  *      LOCKING:
1587  *      Inherited from caller.
1588  */
1589 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1590 {
1591         struct ata_port *ap = qc->ap;
1592         void __iomem *port_mmio = mv_ap_base(ap);
1593         struct mv_port_priv *pp = ap->private_data;
1594         u32 in_index;
1595
1596         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1597             (qc->tf.protocol != ATA_PROT_NCQ)) {
1598                 /*
1599                  * We're about to send a non-EDMA capable command to the
1600                  * port.  Turn off EDMA so there won't be problems accessing
1601                  * shadow block, etc registers.
1602                  */
1603                 mv_stop_edma(ap);
1604                 mv_enable_port_irqs(ap, ERR_IRQ);
1605                 mv_pmp_select(ap, qc->dev->link->pmp);
1606                 return ata_sff_qc_issue(qc);
1607         }
1608
1609         mv_start_dma(ap, port_mmio, pp, qc->tf.protocol);
1610
1611         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1612         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1613
1614         /* and write the request in pointer to kick the EDMA to life */
1615         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1616                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1617
1618         return 0;
1619 }
1620
1621 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1622 {
1623         struct mv_port_priv *pp = ap->private_data;
1624         struct ata_queued_cmd *qc;
1625
1626         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1627                 return NULL;
1628         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1629         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1630                 qc = NULL;
1631         return qc;
1632 }
1633
1634 static void mv_pmp_error_handler(struct ata_port *ap)
1635 {
1636         unsigned int pmp, pmp_map;
1637         struct mv_port_priv *pp = ap->private_data;
1638
1639         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1640                 /*
1641                  * Perform NCQ error analysis on failed PMPs
1642                  * before we freeze the port entirely.
1643                  *
1644                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1645                  */
1646                 pmp_map = pp->delayed_eh_pmp_map;
1647                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1648                 for (pmp = 0; pmp_map != 0; pmp++) {
1649                         unsigned int this_pmp = (1 << pmp);
1650                         if (pmp_map & this_pmp) {
1651                                 struct ata_link *link = &ap->pmp_link[pmp];
1652                                 pmp_map &= ~this_pmp;
1653                                 ata_eh_analyze_ncq_error(link);
1654                         }
1655                 }
1656                 ata_port_freeze(ap);
1657         }
1658         sata_pmp_error_handler(ap);
1659 }
1660
1661 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1662 {
1663         void __iomem *port_mmio = mv_ap_base(ap);
1664
1665         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1666 }
1667
1668 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1669 {
1670         struct ata_eh_info *ehi;
1671         unsigned int pmp;
1672
1673         /*
1674          * Initialize EH info for PMPs which saw device errors
1675          */
1676         ehi = &ap->link.eh_info;
1677         for (pmp = 0; pmp_map != 0; pmp++) {
1678                 unsigned int this_pmp = (1 << pmp);
1679                 if (pmp_map & this_pmp) {
1680                         struct ata_link *link = &ap->pmp_link[pmp];
1681
1682                         pmp_map &= ~this_pmp;
1683                         ehi = &link->eh_info;
1684                         ata_ehi_clear_desc(ehi);
1685                         ata_ehi_push_desc(ehi, "dev err");
1686                         ehi->err_mask |= AC_ERR_DEV;
1687                         ehi->action |= ATA_EH_RESET;
1688                         ata_link_abort(link);
1689                 }
1690         }
1691 }
1692
1693 static int mv_req_q_empty(struct ata_port *ap)
1694 {
1695         void __iomem *port_mmio = mv_ap_base(ap);
1696         u32 in_ptr, out_ptr;
1697
1698         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
1699                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1700         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1701                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1702         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
1703 }
1704
1705 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1706 {
1707         struct mv_port_priv *pp = ap->private_data;
1708         int failed_links;
1709         unsigned int old_map, new_map;
1710
1711         /*
1712          * Device error during FBS+NCQ operation:
1713          *
1714          * Set a port flag to prevent further I/O being enqueued.
1715          * Leave the EDMA running to drain outstanding commands from this port.
1716          * Perform the post-mortem/EH only when all responses are complete.
1717          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1718          */
1719         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1720                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1721                 pp->delayed_eh_pmp_map = 0;
1722         }
1723         old_map = pp->delayed_eh_pmp_map;
1724         new_map = old_map | mv_get_err_pmp_map(ap);
1725
1726         if (old_map != new_map) {
1727                 pp->delayed_eh_pmp_map = new_map;
1728                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1729         }
1730         failed_links = hweight16(new_map);
1731
1732         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1733                         "failed_links=%d nr_active_links=%d\n",
1734                         __func__, pp->delayed_eh_pmp_map,
1735                         ap->qc_active, failed_links,
1736                         ap->nr_active_links);
1737
1738         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
1739                 mv_process_crpb_entries(ap, pp);
1740                 mv_stop_edma(ap);
1741                 mv_eh_freeze(ap);
1742                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1743                 return 1;       /* handled */
1744         }
1745         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1746         return 1;       /* handled */
1747 }
1748
1749 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1750 {
1751         /*
1752          * Possible future enhancement:
1753          *
1754          * FBS+non-NCQ operation is not yet implemented.
1755          * See related notes in mv_edma_cfg().
1756          *
1757          * Device error during FBS+non-NCQ operation:
1758          *
1759          * We need to snapshot the shadow registers for each failed command.
1760          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1761          */
1762         return 0;       /* not handled */
1763 }
1764
1765 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1766 {
1767         struct mv_port_priv *pp = ap->private_data;
1768
1769         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1770                 return 0;       /* EDMA was not active: not handled */
1771         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1772                 return 0;       /* FBS was not active: not handled */
1773
1774         if (!(edma_err_cause & EDMA_ERR_DEV))
1775                 return 0;       /* non DEV error: not handled */
1776         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1777         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1778                 return 0;       /* other problems: not handled */
1779
1780         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1781                 /*
1782                  * EDMA should NOT have self-disabled for this case.
1783                  * If it did, then something is wrong elsewhere,
1784                  * and we cannot handle it here.
1785                  */
1786                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1787                         ata_port_printk(ap, KERN_WARNING,
1788                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1789                                 __func__, edma_err_cause, pp->pp_flags);
1790                         return 0; /* not handled */
1791                 }
1792                 return mv_handle_fbs_ncq_dev_err(ap);
1793         } else {
1794                 /*
1795                  * EDMA should have self-disabled for this case.
1796                  * If it did not, then something is wrong elsewhere,
1797                  * and we cannot handle it here.
1798                  */
1799                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1800                         ata_port_printk(ap, KERN_WARNING,
1801                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1802                                 __func__, edma_err_cause, pp->pp_flags);
1803                         return 0; /* not handled */
1804                 }
1805                 return mv_handle_fbs_non_ncq_dev_err(ap);
1806         }
1807         return 0;       /* not handled */
1808 }
1809
1810 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
1811 {
1812         struct ata_eh_info *ehi = &ap->link.eh_info;
1813         char *when = "idle";
1814
1815         ata_ehi_clear_desc(ehi);
1816         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
1817                 when = "disabled";
1818         } else if (edma_was_enabled) {
1819                 when = "EDMA enabled";
1820         } else {
1821                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1822                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1823                         when = "polling";
1824         }
1825         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
1826         ehi->err_mask |= AC_ERR_OTHER;
1827         ehi->action   |= ATA_EH_RESET;
1828         ata_port_freeze(ap);
1829 }
1830
1831 /**
1832  *      mv_err_intr - Handle error interrupts on the port
1833  *      @ap: ATA channel to manipulate
1834  *      @qc: affected command (non-NCQ), or NULL
1835  *
1836  *      Most cases require a full reset of the chip's state machine,
1837  *      which also performs a COMRESET.
1838  *      Also, if the port disabled DMA, update our cached copy to match.
1839  *
1840  *      LOCKING:
1841  *      Inherited from caller.
1842  */
1843 static void mv_err_intr(struct ata_port *ap)
1844 {
1845         void __iomem *port_mmio = mv_ap_base(ap);
1846         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1847         u32 fis_cause = 0;
1848         struct mv_port_priv *pp = ap->private_data;
1849         struct mv_host_priv *hpriv = ap->host->private_data;
1850         unsigned int action = 0, err_mask = 0;
1851         struct ata_eh_info *ehi = &ap->link.eh_info;
1852         struct ata_queued_cmd *qc;
1853         int abort = 0;
1854
1855         /*
1856          * Read and clear the SError and err_cause bits.
1857          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
1858          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
1859          */
1860         sata_scr_read(&ap->link, SCR_ERROR, &serr);
1861         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
1862
1863         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1864         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1865                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1866                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1867         }
1868         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1869
1870         if (edma_err_cause & EDMA_ERR_DEV) {
1871                 /*
1872                  * Device errors during FIS-based switching operation
1873                  * require special handling.
1874                  */
1875                 if (mv_handle_dev_err(ap, edma_err_cause))
1876                         return;
1877         }
1878
1879         qc = mv_get_active_qc(ap);
1880         ata_ehi_clear_desc(ehi);
1881         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
1882                           edma_err_cause, pp->pp_flags);
1883
1884         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1885                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
1886                 if (fis_cause & SATA_FIS_IRQ_AN) {
1887                         u32 ec = edma_err_cause &
1888                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
1889                         sata_async_notification(ap);
1890                         if (!ec)
1891                                 return; /* Just an AN; no need for the nukes */
1892                         ata_ehi_push_desc(ehi, "SDB notify");
1893                 }
1894         }
1895         /*
1896          * All generations share these EDMA error cause bits:
1897          */
1898         if (edma_err_cause & EDMA_ERR_DEV) {
1899                 err_mask |= AC_ERR_DEV;
1900                 action |= ATA_EH_RESET;
1901                 ata_ehi_push_desc(ehi, "dev error");
1902         }
1903         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1904                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1905                         EDMA_ERR_INTRL_PAR)) {
1906                 err_mask |= AC_ERR_ATA_BUS;
1907                 action |= ATA_EH_RESET;
1908                 ata_ehi_push_desc(ehi, "parity error");
1909         }
1910         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1911                 ata_ehi_hotplugged(ehi);
1912                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1913                         "dev disconnect" : "dev connect");
1914                 action |= ATA_EH_RESET;
1915         }
1916
1917         /*
1918          * Gen-I has a different SELF_DIS bit,
1919          * different FREEZE bits, and no SERR bit:
1920          */
1921         if (IS_GEN_I(hpriv)) {
1922                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1923                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1924                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1925                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1926                 }
1927         } else {
1928                 eh_freeze_mask = EDMA_EH_FREEZE;
1929                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1930                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1931                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1932                 }
1933                 if (edma_err_cause & EDMA_ERR_SERR) {
1934                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1935                         err_mask |= AC_ERR_ATA_BUS;
1936                         action |= ATA_EH_RESET;
1937                 }
1938         }
1939
1940         if (!err_mask) {
1941                 err_mask = AC_ERR_OTHER;
1942                 action |= ATA_EH_RESET;
1943         }
1944
1945         ehi->serror |= serr;
1946         ehi->action |= action;
1947
1948         if (qc)
1949                 qc->err_mask |= err_mask;
1950         else
1951                 ehi->err_mask |= err_mask;
1952
1953         if (err_mask == AC_ERR_DEV) {
1954                 /*
1955                  * Cannot do ata_port_freeze() here,
1956                  * because it would kill PIO access,
1957                  * which is needed for further diagnosis.
1958                  */
1959                 mv_eh_freeze(ap);
1960                 abort = 1;
1961         } else if (edma_err_cause & eh_freeze_mask) {
1962                 /*
1963                  * Note to self: ata_port_freeze() calls ata_port_abort()
1964                  */
1965                 ata_port_freeze(ap);
1966         } else {
1967                 abort = 1;
1968         }
1969
1970         if (abort) {
1971                 if (qc)
1972                         ata_link_abort(qc->dev->link);
1973                 else
1974                         ata_port_abort(ap);
1975         }
1976 }
1977
1978 static void mv_process_crpb_response(struct ata_port *ap,
1979                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1980 {
1981         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1982
1983         if (qc) {
1984                 u8 ata_status;
1985                 u16 edma_status = le16_to_cpu(response->flags);
1986                 /*
1987                  * edma_status from a response queue entry:
1988                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1989                  *   MSB is saved ATA status from command completion.
1990                  */
1991                 if (!ncq_enabled) {
1992                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1993                         if (err_cause) {
1994                                 /*
1995                                  * Error will be seen/handled by mv_err_intr().
1996                                  * So do nothing at all here.
1997                                  */
1998                                 return;
1999                         }
2000                 }
2001                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2002                 if (!ac_err_mask(ata_status))
2003                         ata_qc_complete(qc);
2004                 /* else: leave it for mv_err_intr() */
2005         } else {
2006                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2007                                 __func__, tag);
2008         }
2009 }
2010
2011 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2012 {
2013         void __iomem *port_mmio = mv_ap_base(ap);
2014         struct mv_host_priv *hpriv = ap->host->private_data;
2015         u32 in_index;
2016         bool work_done = false;
2017         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2018
2019         /* Get the hardware queue position index */
2020         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2021                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2022
2023         /* Process new responses from since the last time we looked */
2024         while (in_index != pp->resp_idx) {
2025                 unsigned int tag;
2026                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2027
2028                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2029
2030                 if (IS_GEN_I(hpriv)) {
2031                         /* 50xx: no NCQ, only one command active at a time */
2032                         tag = ap->link.active_tag;
2033                 } else {
2034                         /* Gen II/IIE: get command tag from CRPB entry */
2035                         tag = le16_to_cpu(response->id) & 0x1f;
2036                 }
2037                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2038                 work_done = true;
2039         }
2040
2041         /* Update the software queue position index in hardware */
2042         if (work_done)
2043                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2044                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2045                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2046 }
2047
2048 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2049 {
2050         struct mv_port_priv *pp;
2051         int edma_was_enabled;
2052
2053         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2054                 mv_unexpected_intr(ap, 0);
2055                 return;
2056         }
2057         /*
2058          * Grab a snapshot of the EDMA_EN flag setting,
2059          * so that we have a consistent view for this port,
2060          * even if something we call of our routines changes it.
2061          */
2062         pp = ap->private_data;
2063         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2064         /*
2065          * Process completed CRPB response(s) before other events.
2066          */
2067         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2068                 mv_process_crpb_entries(ap, pp);
2069                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2070                         mv_handle_fbs_ncq_dev_err(ap);
2071         }
2072         /*
2073          * Handle chip-reported errors, or continue on to handle PIO.
2074          */
2075         if (unlikely(port_cause & ERR_IRQ)) {
2076                 mv_err_intr(ap);
2077         } else if (!edma_was_enabled) {
2078                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2079                 if (qc)
2080                         ata_sff_host_intr(ap, qc);
2081                 else
2082                         mv_unexpected_intr(ap, edma_was_enabled);
2083         }
2084 }
2085
2086 /**
2087  *      mv_host_intr - Handle all interrupts on the given host controller
2088  *      @host: host specific structure
2089  *      @main_irq_cause: Main interrupt cause register for the chip.
2090  *
2091  *      LOCKING:
2092  *      Inherited from caller.
2093  */
2094 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2095 {
2096         struct mv_host_priv *hpriv = host->private_data;
2097         void __iomem *mmio = hpriv->base, *hc_mmio;
2098         unsigned int handled = 0, port;
2099
2100         for (port = 0; port < hpriv->n_ports; port++) {
2101                 struct ata_port *ap = host->ports[port];
2102                 unsigned int p, shift, hardport, port_cause;
2103
2104                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2105                 /*
2106                  * Each hc within the host has its own hc_irq_cause register,
2107                  * where the interrupting ports bits get ack'd.
2108                  */
2109                 if (hardport == 0) {    /* first port on this hc ? */
2110                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2111                         u32 port_mask, ack_irqs;
2112                         /*
2113                          * Skip this entire hc if nothing pending for any ports
2114                          */
2115                         if (!hc_cause) {
2116                                 port += MV_PORTS_PER_HC - 1;
2117                                 continue;
2118                         }
2119                         /*
2120                          * We don't need/want to read the hc_irq_cause register,
2121                          * because doing so hurts performance, and
2122                          * main_irq_cause already gives us everything we need.
2123                          *
2124                          * But we do have to *write* to the hc_irq_cause to ack
2125                          * the ports that we are handling this time through.
2126                          *
2127                          * This requires that we create a bitmap for those
2128                          * ports which interrupted us, and use that bitmap
2129                          * to ack (only) those ports via hc_irq_cause.
2130                          */
2131                         ack_irqs = 0;
2132                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2133                                 if ((port + p) >= hpriv->n_ports)
2134                                         break;
2135                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2136                                 if (hc_cause & port_mask)
2137                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2138                         }
2139                         hc_mmio = mv_hc_base_from_port(mmio, port);
2140                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2141                         handled = 1;
2142                 }
2143                 /*
2144                  * Handle interrupts signalled for this port:
2145                  */
2146                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2147                 if (port_cause)
2148                         mv_port_intr(ap, port_cause);
2149         }
2150         return handled;
2151 }
2152
2153 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2154 {
2155         struct mv_host_priv *hpriv = host->private_data;
2156         struct ata_port *ap;
2157         struct ata_queued_cmd *qc;
2158         struct ata_eh_info *ehi;
2159         unsigned int i, err_mask, printed = 0;
2160         u32 err_cause;
2161
2162         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2163
2164         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2165                    err_cause);
2166
2167         DPRINTK("All regs @ PCI error\n");
2168         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2169
2170         writelfl(0, mmio + hpriv->irq_cause_ofs);
2171
2172         for (i = 0; i < host->n_ports; i++) {
2173                 ap = host->ports[i];
2174                 if (!ata_link_offline(&ap->link)) {
2175                         ehi = &ap->link.eh_info;
2176                         ata_ehi_clear_desc(ehi);
2177                         if (!printed++)
2178                                 ata_ehi_push_desc(ehi,
2179                                         "PCI err cause 0x%08x", err_cause);
2180                         err_mask = AC_ERR_HOST_BUS;
2181                         ehi->action = ATA_EH_RESET;
2182                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2183                         if (qc)
2184                                 qc->err_mask |= err_mask;
2185                         else
2186                                 ehi->err_mask |= err_mask;
2187
2188                         ata_port_freeze(ap);
2189                 }
2190         }
2191         return 1;       /* handled */
2192 }
2193
2194 /**
2195  *      mv_interrupt - Main interrupt event handler
2196  *      @irq: unused
2197  *      @dev_instance: private data; in this case the host structure
2198  *
2199  *      Read the read only register to determine if any host
2200  *      controllers have pending interrupts.  If so, call lower level
2201  *      routine to handle.  Also check for PCI errors which are only
2202  *      reported here.
2203  *
2204  *      LOCKING:
2205  *      This routine holds the host lock while processing pending
2206  *      interrupts.
2207  */
2208 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2209 {
2210         struct ata_host *host = dev_instance;
2211         struct mv_host_priv *hpriv = host->private_data;
2212         unsigned int handled = 0;
2213         u32 main_irq_cause, pending_irqs;
2214
2215         spin_lock(&host->lock);
2216         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2217         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2218         /*
2219          * Deal with cases where we either have nothing pending, or have read
2220          * a bogus register value which can indicate HW removal or PCI fault.
2221          */
2222         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2223                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2224                         handled = mv_pci_error(host, hpriv->base);
2225                 else
2226                         handled = mv_host_intr(host, pending_irqs);
2227         }
2228         spin_unlock(&host->lock);
2229         return IRQ_RETVAL(handled);
2230 }
2231
2232 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2233 {
2234         unsigned int ofs;
2235
2236         switch (sc_reg_in) {
2237         case SCR_STATUS:
2238         case SCR_ERROR:
2239         case SCR_CONTROL:
2240                 ofs = sc_reg_in * sizeof(u32);
2241                 break;
2242         default:
2243                 ofs = 0xffffffffU;
2244                 break;
2245         }
2246         return ofs;
2247 }
2248
2249 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
2250 {
2251         struct mv_host_priv *hpriv = ap->host->private_data;
2252         void __iomem *mmio = hpriv->base;
2253         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2254         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2255
2256         if (ofs != 0xffffffffU) {
2257                 *val = readl(addr + ofs);
2258                 return 0;
2259         } else
2260                 return -EINVAL;
2261 }
2262
2263 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
2264 {
2265         struct mv_host_priv *hpriv = ap->host->private_data;
2266         void __iomem *mmio = hpriv->base;
2267         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2268         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2269
2270         if (ofs != 0xffffffffU) {
2271                 writelfl(val, addr + ofs);
2272                 return 0;
2273         } else
2274                 return -EINVAL;
2275 }
2276
2277 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2278 {
2279         struct pci_dev *pdev = to_pci_dev(host->dev);
2280         int early_5080;
2281
2282         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2283
2284         if (!early_5080) {
2285                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2286                 tmp |= (1 << 0);
2287                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2288         }
2289
2290         mv_reset_pci_bus(host, mmio);
2291 }
2292
2293 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2294 {
2295         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2296 }
2297
2298 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2299                            void __iomem *mmio)
2300 {
2301         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2302         u32 tmp;
2303
2304         tmp = readl(phy_mmio + MV5_PHY_MODE);
2305
2306         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2307         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2308 }
2309
2310 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2311 {
2312         u32 tmp;
2313
2314         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2315
2316         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2317
2318         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2319         tmp |= ~(1 << 0);
2320         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2321 }
2322
2323 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2324                            unsigned int port)
2325 {
2326         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2327         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2328         u32 tmp;
2329         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2330
2331         if (fix_apm_sq) {
2332                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2333                 tmp |= (1 << 19);
2334                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2335
2336                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2337                 tmp &= ~0x3;
2338                 tmp |= 0x1;
2339                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2340         }
2341
2342         tmp = readl(phy_mmio + MV5_PHY_MODE);
2343         tmp &= ~mask;
2344         tmp |= hpriv->signal[port].pre;
2345         tmp |= hpriv->signal[port].amps;
2346         writel(tmp, phy_mmio + MV5_PHY_MODE);
2347 }
2348
2349
2350 #undef ZERO
2351 #define ZERO(reg) writel(0, port_mmio + (reg))
2352 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2353                              unsigned int port)
2354 {
2355         void __iomem *port_mmio = mv_port_base(mmio, port);
2356
2357         mv_reset_channel(hpriv, mmio, port);
2358
2359         ZERO(0x028);    /* command */
2360         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2361         ZERO(0x004);    /* timer */
2362         ZERO(0x008);    /* irq err cause */
2363         ZERO(0x00c);    /* irq err mask */
2364         ZERO(0x010);    /* rq bah */
2365         ZERO(0x014);    /* rq inp */
2366         ZERO(0x018);    /* rq outp */
2367         ZERO(0x01c);    /* respq bah */
2368         ZERO(0x024);    /* respq outp */
2369         ZERO(0x020);    /* respq inp */
2370         ZERO(0x02c);    /* test control */
2371         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2372 }
2373 #undef ZERO
2374
2375 #define ZERO(reg) writel(0, hc_mmio + (reg))
2376 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2377                         unsigned int hc)
2378 {
2379         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2380         u32 tmp;
2381
2382         ZERO(0x00c);
2383         ZERO(0x010);
2384         ZERO(0x014);
2385         ZERO(0x018);
2386
2387         tmp = readl(hc_mmio + 0x20);
2388         tmp &= 0x1c1c1c1c;
2389         tmp |= 0x03030303;
2390         writel(tmp, hc_mmio + 0x20);
2391 }
2392 #undef ZERO
2393
2394 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2395                         unsigned int n_hc)
2396 {
2397         unsigned int hc, port;
2398
2399         for (hc = 0; hc < n_hc; hc++) {
2400                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2401                         mv5_reset_hc_port(hpriv, mmio,
2402                                           (hc * MV_PORTS_PER_HC) + port);
2403
2404                 mv5_reset_one_hc(hpriv, mmio, hc);
2405         }
2406
2407         return 0;
2408 }
2409
2410 #undef ZERO
2411 #define ZERO(reg) writel(0, mmio + (reg))
2412 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2413 {
2414         struct mv_host_priv *hpriv = host->private_data;
2415         u32 tmp;
2416
2417         tmp = readl(mmio + MV_PCI_MODE_OFS);
2418         tmp &= 0xff00ffff;
2419         writel(tmp, mmio + MV_PCI_MODE_OFS);
2420
2421         ZERO(MV_PCI_DISC_TIMER);
2422         ZERO(MV_PCI_MSI_TRIGGER);
2423         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2424         ZERO(MV_PCI_SERR_MASK);
2425         ZERO(hpriv->irq_cause_ofs);
2426         ZERO(hpriv->irq_mask_ofs);
2427         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2428         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2429         ZERO(MV_PCI_ERR_ATTRIBUTE);
2430         ZERO(MV_PCI_ERR_COMMAND);
2431 }
2432 #undef ZERO
2433
2434 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2435 {
2436         u32 tmp;
2437
2438         mv5_reset_flash(hpriv, mmio);
2439
2440         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2441         tmp &= 0x3;
2442         tmp |= (1 << 5) | (1 << 6);
2443         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2444 }
2445
2446 /**
2447  *      mv6_reset_hc - Perform the 6xxx global soft reset
2448  *      @mmio: base address of the HBA
2449  *
2450  *      This routine only applies to 6xxx parts.
2451  *
2452  *      LOCKING:
2453  *      Inherited from caller.
2454  */
2455 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2456                         unsigned int n_hc)
2457 {
2458         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2459         int i, rc = 0;
2460         u32 t;
2461
2462         /* Following procedure defined in PCI "main command and status
2463          * register" table.
2464          */
2465         t = readl(reg);
2466         writel(t | STOP_PCI_MASTER, reg);
2467
2468         for (i = 0; i < 1000; i++) {
2469                 udelay(1);
2470                 t = readl(reg);
2471                 if (PCI_MASTER_EMPTY & t)
2472                         break;
2473         }
2474         if (!(PCI_MASTER_EMPTY & t)) {
2475                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2476                 rc = 1;
2477                 goto done;
2478         }
2479
2480         /* set reset */
2481         i = 5;
2482         do {
2483                 writel(t | GLOB_SFT_RST, reg);
2484                 t = readl(reg);
2485                 udelay(1);
2486         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2487
2488         if (!(GLOB_SFT_RST & t)) {
2489                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2490                 rc = 1;
2491                 goto done;
2492         }
2493
2494         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2495         i = 5;
2496         do {
2497                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2498                 t = readl(reg);
2499                 udelay(1);
2500         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2501
2502         if (GLOB_SFT_RST & t) {
2503                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2504                 rc = 1;
2505         }
2506 done:
2507         return rc;
2508 }
2509
2510 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2511                            void __iomem *mmio)
2512 {
2513         void __iomem *port_mmio;
2514         u32 tmp;
2515
2516         tmp = readl(mmio + MV_RESET_CFG_OFS);
2517         if ((tmp & (1 << 0)) == 0) {
2518                 hpriv->signal[idx].amps = 0x7 << 8;
2519                 hpriv->signal[idx].pre = 0x1 << 5;
2520                 return;
2521         }
2522
2523         port_mmio = mv_port_base(mmio, idx);
2524         tmp = readl(port_mmio + PHY_MODE2);
2525
2526         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2527         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2528 }
2529
2530 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2531 {
2532         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2533 }
2534
2535 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2536                            unsigned int port)
2537 {
2538         void __iomem *port_mmio = mv_port_base(mmio, port);
2539
2540         u32 hp_flags = hpriv->hp_flags;
2541         int fix_phy_mode2 =
2542                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2543         int fix_phy_mode4 =
2544                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2545         u32 m2, m3;
2546
2547         if (fix_phy_mode2) {
2548                 m2 = readl(port_mmio + PHY_MODE2);
2549                 m2 &= ~(1 << 16);
2550                 m2 |= (1 << 31);
2551                 writel(m2, port_mmio + PHY_MODE2);
2552
2553                 udelay(200);
2554
2555                 m2 = readl(port_mmio + PHY_MODE2);
2556                 m2 &= ~((1 << 16) | (1 << 31));
2557                 writel(m2, port_mmio + PHY_MODE2);
2558
2559                 udelay(200);
2560         }
2561
2562         /*
2563          * Gen-II/IIe PHY_MODE3 errata RM#2:
2564          * Achieves better receiver noise performance than the h/w default:
2565          */
2566         m3 = readl(port_mmio + PHY_MODE3);
2567         m3 = (m3 & 0x1f) | (0x5555601 << 5);
2568
2569         /* Guideline 88F5182 (GL# SATA-S11) */
2570         if (IS_SOC(hpriv))
2571                 m3 &= ~0x1c;
2572
2573         if (fix_phy_mode4) {
2574                 u32 m4 = readl(port_mmio + PHY_MODE4);
2575                 /*
2576                  * Enforce reserved-bit restrictions on GenIIe devices only.
2577                  * For earlier chipsets, force only the internal config field
2578                  *  (workaround for errata FEr SATA#10 part 1).
2579                  */
2580                 if (IS_GEN_IIE(hpriv))
2581                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
2582                 else
2583                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
2584                 writel(m4, port_mmio + PHY_MODE4);
2585         }
2586         /*
2587          * Workaround for 60x1-B2 errata SATA#13:
2588          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
2589          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
2590          */
2591         writel(m3, port_mmio + PHY_MODE3);
2592
2593         /* Revert values of pre-emphasis and signal amps to the saved ones */
2594         m2 = readl(port_mmio + PHY_MODE2);
2595
2596         m2 &= ~MV_M2_PREAMP_MASK;
2597         m2 |= hpriv->signal[port].amps;
2598         m2 |= hpriv->signal[port].pre;
2599         m2 &= ~(1 << 16);
2600
2601         /* according to mvSata 3.6.1, some IIE values are fixed */
2602         if (IS_GEN_IIE(hpriv)) {
2603                 m2 &= ~0xC30FF01F;
2604                 m2 |= 0x0000900F;
2605         }
2606
2607         writel(m2, port_mmio + PHY_MODE2);
2608 }
2609
2610 /* TODO: use the generic LED interface to configure the SATA Presence */
2611 /* & Acitivy LEDs on the board */
2612 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2613                                       void __iomem *mmio)
2614 {
2615         return;
2616 }
2617
2618 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2619                            void __iomem *mmio)
2620 {
2621         void __iomem *port_mmio;
2622         u32 tmp;
2623
2624         port_mmio = mv_port_base(mmio, idx);
2625         tmp = readl(port_mmio + PHY_MODE2);
2626
2627         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2628         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2629 }
2630
2631 #undef ZERO
2632 #define ZERO(reg) writel(0, port_mmio + (reg))
2633 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2634                                         void __iomem *mmio, unsigned int port)
2635 {
2636         void __iomem *port_mmio = mv_port_base(mmio, port);
2637
2638         mv_reset_channel(hpriv, mmio, port);
2639
2640         ZERO(0x028);            /* command */
2641         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2642         ZERO(0x004);            /* timer */
2643         ZERO(0x008);            /* irq err cause */
2644         ZERO(0x00c);            /* irq err mask */
2645         ZERO(0x010);            /* rq bah */
2646         ZERO(0x014);            /* rq inp */
2647         ZERO(0x018);            /* rq outp */
2648         ZERO(0x01c);            /* respq bah */
2649         ZERO(0x024);            /* respq outp */
2650         ZERO(0x020);            /* respq inp */
2651         ZERO(0x02c);            /* test control */
2652         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2653 }
2654
2655 #undef ZERO
2656
2657 #define ZERO(reg) writel(0, hc_mmio + (reg))
2658 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2659                                        void __iomem *mmio)
2660 {
2661         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2662
2663         ZERO(0x00c);
2664         ZERO(0x010);
2665         ZERO(0x014);
2666
2667 }
2668
2669 #undef ZERO
2670
2671 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2672                                   void __iomem *mmio, unsigned int n_hc)
2673 {
2674         unsigned int port;
2675
2676         for (port = 0; port < hpriv->n_ports; port++)
2677                 mv_soc_reset_hc_port(hpriv, mmio, port);
2678
2679         mv_soc_reset_one_hc(hpriv, mmio);
2680
2681         return 0;
2682 }
2683
2684 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2685                                       void __iomem *mmio)
2686 {
2687         return;
2688 }
2689
2690 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2691 {
2692         return;
2693 }
2694
2695 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2696 {
2697         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2698
2699         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2700         if (want_gen2i)
2701                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2702         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2703 }
2704
2705 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2706                              unsigned int port_no)
2707 {
2708         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2709
2710         /*
2711          * The datasheet warns against setting EDMA_RESET when EDMA is active
2712          * (but doesn't say what the problem might be).  So we first try
2713          * to disable the EDMA engine before doing the EDMA_RESET operation.
2714          */
2715         mv_stop_edma_engine(port_mmio);
2716         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2717
2718         if (!IS_GEN_I(hpriv)) {
2719                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2720                 mv_setup_ifcfg(port_mmio, 1);
2721         }
2722         /*
2723          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2724          * link, and physical layers.  It resets all SATA interface registers
2725          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2726          */
2727         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2728         udelay(25);     /* allow reset propagation */
2729         writelfl(0, port_mmio + EDMA_CMD_OFS);
2730
2731         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2732
2733         if (IS_GEN_I(hpriv))
2734                 mdelay(1);
2735 }
2736
2737 static void mv_pmp_select(struct ata_port *ap, int pmp)
2738 {
2739         if (sata_pmp_supported(ap)) {
2740                 void __iomem *port_mmio = mv_ap_base(ap);
2741                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2742                 int old = reg & 0xf;
2743
2744                 if (old != pmp) {
2745                         reg = (reg & ~0xf) | pmp;
2746                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2747                 }
2748         }
2749 }
2750
2751 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2752                                 unsigned long deadline)
2753 {
2754         mv_pmp_select(link->ap, sata_srst_pmp(link));
2755         return sata_std_hardreset(link, class, deadline);
2756 }
2757
2758 static int mv_softreset(struct ata_link *link, unsigned int *class,
2759                                 unsigned long deadline)
2760 {
2761         mv_pmp_select(link->ap, sata_srst_pmp(link));
2762         return ata_sff_softreset(link, class, deadline);
2763 }
2764
2765 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2766                         unsigned long deadline)
2767 {
2768         struct ata_port *ap = link->ap;
2769         struct mv_host_priv *hpriv = ap->host->private_data;
2770         struct mv_port_priv *pp = ap->private_data;
2771         void __iomem *mmio = hpriv->base;
2772         int rc, attempts = 0, extra = 0;
2773         u32 sstatus;
2774         bool online;
2775
2776         mv_reset_channel(hpriv, mmio, ap->port_no);
2777         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2778
2779         /* Workaround for errata FEr SATA#10 (part 2) */
2780         do {
2781                 const unsigned long *timing =
2782                                 sata_ehc_deb_timing(&link->eh_context);
2783
2784                 rc = sata_link_hardreset(link, timing, deadline + extra,
2785                                          &online, NULL);
2786                 rc = online ? -EAGAIN : rc;
2787                 if (rc)
2788                         return rc;
2789                 sata_scr_read(link, SCR_STATUS, &sstatus);
2790                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2791                         /* Force 1.5gb/s link speed and try again */
2792                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2793                         if (time_after(jiffies + HZ, deadline))
2794                                 extra = HZ; /* only extend it once, max */
2795                 }
2796         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2797
2798         return rc;
2799 }
2800
2801 static void mv_eh_freeze(struct ata_port *ap)
2802 {
2803         mv_stop_edma(ap);
2804         mv_enable_port_irqs(ap, 0);
2805 }
2806
2807 static void mv_eh_thaw(struct ata_port *ap)
2808 {
2809         struct mv_host_priv *hpriv = ap->host->private_data;
2810         unsigned int port = ap->port_no;
2811         unsigned int hardport = mv_hardport_from_port(port);
2812         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2813         void __iomem *port_mmio = mv_ap_base(ap);
2814         u32 hc_irq_cause;
2815
2816         /* clear EDMA errors on this port */
2817         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2818
2819         /* clear pending irq events */
2820         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
2821         hc_irq_cause &= ~((DEV_IRQ | DMA_IRQ) << hardport);
2822         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2823
2824         mv_enable_port_irqs(ap, ERR_IRQ);
2825 }
2826
2827 /**
2828  *      mv_port_init - Perform some early initialization on a single port.
2829  *      @port: libata data structure storing shadow register addresses
2830  *      @port_mmio: base address of the port
2831  *
2832  *      Initialize shadow register mmio addresses, clear outstanding
2833  *      interrupts on the port, and unmask interrupts for the future
2834  *      start of the port.
2835  *
2836  *      LOCKING:
2837  *      Inherited from caller.
2838  */
2839 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2840 {
2841         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2842         unsigned serr_ofs;
2843
2844         /* PIO related setup
2845          */
2846         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2847         port->error_addr =
2848                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2849         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2850         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2851         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2852         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2853         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2854         port->status_addr =
2855                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2856         /* special case: control/altstatus doesn't have ATA_REG_ address */
2857         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2858
2859         /* unused: */
2860         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2861
2862         /* Clear any currently outstanding port interrupt conditions */
2863         serr_ofs = mv_scr_offset(SCR_ERROR);
2864         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2865         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2866
2867         /* unmask all non-transient EDMA error interrupts */
2868         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2869
2870         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2871                 readl(port_mmio + EDMA_CFG_OFS),
2872                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2873                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2874 }
2875
2876 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2877 {
2878         struct mv_host_priv *hpriv = host->private_data;
2879         void __iomem *mmio = hpriv->base;
2880         u32 reg;
2881
2882         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
2883                 return 0;       /* not PCI-X capable */
2884         reg = readl(mmio + MV_PCI_MODE_OFS);
2885         if ((reg & MV_PCI_MODE_MASK) == 0)
2886                 return 0;       /* conventional PCI mode */
2887         return 1;       /* chip is in PCI-X mode */
2888 }
2889
2890 static int mv_pci_cut_through_okay(struct ata_host *host)
2891 {
2892         struct mv_host_priv *hpriv = host->private_data;
2893         void __iomem *mmio = hpriv->base;
2894         u32 reg;
2895
2896         if (!mv_in_pcix_mode(host)) {
2897                 reg = readl(mmio + PCI_COMMAND_OFS);
2898                 if (reg & PCI_COMMAND_MRDTRIG)
2899                         return 0; /* not okay */
2900         }
2901         return 1; /* okay */
2902 }
2903
2904 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2905 {
2906         struct pci_dev *pdev = to_pci_dev(host->dev);
2907         struct mv_host_priv *hpriv = host->private_data;
2908         u32 hp_flags = hpriv->hp_flags;
2909
2910         switch (board_idx) {
2911         case chip_5080:
2912                 hpriv->ops = &mv5xxx_ops;
2913                 hp_flags |= MV_HP_GEN_I;
2914
2915                 switch (pdev->revision) {
2916                 case 0x1:
2917                         hp_flags |= MV_HP_ERRATA_50XXB0;
2918                         break;
2919                 case 0x3:
2920                         hp_flags |= MV_HP_ERRATA_50XXB2;
2921                         break;
2922                 default:
2923                         dev_printk(KERN_WARNING, &pdev->dev,
2924                            "Applying 50XXB2 workarounds to unknown rev\n");
2925                         hp_flags |= MV_HP_ERRATA_50XXB2;
2926                         break;
2927                 }
2928                 break;
2929
2930         case chip_504x:
2931         case chip_508x:
2932                 hpriv->ops = &mv5xxx_ops;
2933                 hp_flags |= MV_HP_GEN_I;
2934
2935                 switch (pdev->revision) {
2936                 case 0x0:
2937                         hp_flags |= MV_HP_ERRATA_50XXB0;
2938                         break;
2939                 case 0x3:
2940                         hp_flags |= MV_HP_ERRATA_50XXB2;
2941                         break;
2942                 default:
2943                         dev_printk(KERN_WARNING, &pdev->dev,
2944                            "Applying B2 workarounds to unknown rev\n");
2945                         hp_flags |= MV_HP_ERRATA_50XXB2;
2946                         break;
2947                 }
2948                 break;
2949
2950         case chip_604x:
2951         case chip_608x:
2952                 hpriv->ops = &mv6xxx_ops;
2953                 hp_flags |= MV_HP_GEN_II;
2954
2955                 switch (pdev->revision) {
2956                 case 0x7:
2957                         hp_flags |= MV_HP_ERRATA_60X1B2;
2958                         break;
2959                 case 0x9:
2960                         hp_flags |= MV_HP_ERRATA_60X1C0;
2961                         break;
2962                 default:
2963                         dev_printk(KERN_WARNING, &pdev->dev,
2964                                    "Applying B2 workarounds to unknown rev\n");
2965                         hp_flags |= MV_HP_ERRATA_60X1B2;
2966                         break;
2967                 }
2968                 break;
2969
2970         case chip_7042:
2971                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2972                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2973                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2974                 {
2975                         /*
2976                          * Highpoint RocketRAID PCIe 23xx series cards:
2977                          *
2978                          * Unconfigured drives are treated as "Legacy"
2979                          * by the BIOS, and it overwrites sector 8 with
2980                          * a "Lgcy" metadata block prior to Linux boot.
2981                          *
2982                          * Configured drives (RAID or JBOD) leave sector 8
2983                          * alone, but instead overwrite a high numbered
2984                          * sector for the RAID metadata.  This sector can
2985                          * be determined exactly, by truncating the physical
2986                          * drive capacity to a nice even GB value.
2987                          *
2988                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2989                          *
2990                          * Warn the user, lest they think we're just buggy.
2991                          */
2992                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2993                                 " BIOS CORRUPTS DATA on all attached drives,"
2994                                 " regardless of if/how they are configured."
2995                                 " BEWARE!\n");
2996                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
2997                                 " use sectors 8-9 on \"Legacy\" drives,"
2998                                 " and avoid the final two gigabytes on"
2999                                 " all RocketRAID BIOS initialized drives.\n");
3000                 }
3001                 /* drop through */
3002         case chip_6042:
3003                 hpriv->ops = &mv6xxx_ops;
3004                 hp_flags |= MV_HP_GEN_IIE;
3005                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3006                         hp_flags |= MV_HP_CUT_THROUGH;
3007
3008                 switch (pdev->revision) {
3009                 case 0x2: /* Rev.B0: the first/only public release */
3010                         hp_flags |= MV_HP_ERRATA_60X1C0;
3011                         break;
3012                 default:
3013                         dev_printk(KERN_WARNING, &pdev->dev,
3014                            "Applying 60X1C0 workarounds to unknown rev\n");
3015                         hp_flags |= MV_HP_ERRATA_60X1C0;
3016                         break;
3017                 }
3018                 break;
3019         case chip_soc:
3020                 hpriv->ops = &mv_soc_ops;
3021                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_ERRATA_60X1C0;
3022                 break;
3023
3024         default:
3025                 dev_printk(KERN_ERR, host->dev,
3026                            "BUG: invalid board index %u\n", board_idx);
3027                 return 1;
3028         }
3029
3030         hpriv->hp_flags = hp_flags;
3031         if (hp_flags & MV_HP_PCIE) {
3032                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3033                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3034                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3035         } else {
3036                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3037                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3038                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3039         }
3040
3041         return 0;
3042 }
3043
3044 /**
3045  *      mv_init_host - Perform some early initialization of the host.
3046  *      @host: ATA host to initialize
3047  *      @board_idx: controller index
3048  *
3049  *      If possible, do an early global reset of the host.  Then do
3050  *      our port init and clear/unmask all/relevant host interrupts.
3051  *
3052  *      LOCKING:
3053  *      Inherited from caller.
3054  */
3055 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3056 {
3057         int rc = 0, n_hc, port, hc;
3058         struct mv_host_priv *hpriv = host->private_data;
3059         void __iomem *mmio = hpriv->base;
3060
3061         rc = mv_chip_id(host, board_idx);
3062         if (rc)
3063                 goto done;
3064
3065         if (IS_SOC(hpriv)) {
3066                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3067                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3068         } else {
3069                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3070                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3071         }
3072
3073         /* global interrupt mask: 0 == mask everything */
3074         mv_set_main_irq_mask(host, ~0, 0);
3075
3076         n_hc = mv_get_hc_count(host->ports[0]->flags);
3077
3078         for (port = 0; port < host->n_ports; port++)
3079                 hpriv->ops->read_preamp(hpriv, port, mmio);
3080
3081         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3082         if (rc)
3083                 goto done;
3084
3085         hpriv->ops->reset_flash(hpriv, mmio);
3086         hpriv->ops->reset_bus(host, mmio);
3087         hpriv->ops->enable_leds(hpriv, mmio);
3088
3089         for (port = 0; port < host->n_ports; port++) {
3090                 struct ata_port *ap = host->ports[port];
3091                 void __iomem *port_mmio = mv_port_base(mmio, port);
3092
3093                 mv_port_init(&ap->ioaddr, port_mmio);
3094
3095 #ifdef CONFIG_PCI
3096                 if (!IS_SOC(hpriv)) {
3097                         unsigned int offset = port_mmio - mmio;
3098                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3099                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3100                 }
3101 #endif
3102         }
3103
3104         for (hc = 0; hc < n_hc; hc++) {
3105                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3106
3107                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3108                         "(before clear)=0x%08x\n", hc,
3109                         readl(hc_mmio + HC_CFG_OFS),
3110                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3111
3112                 /* Clear any currently outstanding hc interrupt conditions */
3113                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3114         }
3115
3116         if (!IS_SOC(hpriv)) {
3117                 /* Clear any currently outstanding host interrupt conditions */
3118                 writelfl(0, mmio + hpriv->irq_cause_ofs);
3119
3120                 /* and unmask interrupt generation for host regs */
3121                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3122
3123                 /*
3124                  * enable only global host interrupts for now.
3125                  * The per-port interrupts get done later as ports are set up.
3126                  */
3127                 mv_set_main_irq_mask(host, 0, PCI_ERR);
3128         }
3129 done:
3130         return rc;
3131 }
3132
3133 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3134 {
3135         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3136                                                              MV_CRQB_Q_SZ, 0);
3137         if (!hpriv->crqb_pool)
3138                 return -ENOMEM;
3139
3140         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3141                                                              MV_CRPB_Q_SZ, 0);
3142         if (!hpriv->crpb_pool)
3143                 return -ENOMEM;
3144
3145         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3146                                                              MV_SG_TBL_SZ, 0);
3147         if (!hpriv->sg_tbl_pool)
3148                 return -ENOMEM;
3149
3150         return 0;
3151 }
3152
3153 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3154                                  struct mbus_dram_target_info *dram)
3155 {
3156         int i;
3157
3158         for (i = 0; i < 4; i++) {
3159                 writel(0, hpriv->base + WINDOW_CTRL(i));
3160                 writel(0, hpriv->base + WINDOW_BASE(i));
3161         }
3162
3163         for (i = 0; i < dram->num_cs; i++) {
3164                 struct mbus_dram_window *cs = dram->cs + i;
3165
3166                 writel(((cs->size - 1) & 0xffff0000) |
3167                         (cs->mbus_attr << 8) |
3168                         (dram->mbus_dram_target_id << 4) | 1,
3169                         hpriv->base + WINDOW_CTRL(i));
3170                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3171         }
3172 }
3173
3174 /**
3175  *      mv_platform_probe - handle a positive probe of an soc Marvell
3176  *      host
3177  *      @pdev: platform device found
3178  *
3179  *      LOCKING:
3180  *      Inherited from caller.
3181  */
3182 static int mv_platform_probe(struct platform_device *pdev)
3183 {
3184         static int printed_version;
3185         const struct mv_sata_platform_data *mv_platform_data;
3186         const struct ata_port_info *ppi[] =
3187             { &mv_port_info[chip_soc], NULL };
3188         struct ata_host *host;
3189         struct mv_host_priv *hpriv;
3190         struct resource *res;
3191         int n_ports, rc;
3192
3193         if (!printed_version++)
3194                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3195
3196         /*
3197          * Simple resource validation ..
3198          */
3199         if (unlikely(pdev->num_resources != 2)) {
3200                 dev_err(&pdev->dev, "invalid number of resources\n");
3201                 return -EINVAL;
3202         }
3203
3204         /*
3205          * Get the register base first
3206          */
3207         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3208         if (res == NULL)
3209                 return -EINVAL;
3210
3211         /* allocate host */
3212         mv_platform_data = pdev->dev.platform_data;
3213         n_ports = mv_platform_data->n_ports;
3214
3215         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3216         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3217
3218         if (!host || !hpriv)
3219                 return -ENOMEM;
3220         host->private_data = hpriv;
3221         hpriv->n_ports = n_ports;
3222
3223         host->iomap = NULL;
3224         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3225                                    res->end - res->start + 1);
3226         hpriv->base -= MV_SATAHC0_REG_BASE;
3227
3228         /*
3229          * (Re-)program MBUS remapping windows if we are asked to.
3230          */
3231         if (mv_platform_data->dram != NULL)
3232                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3233
3234         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3235         if (rc)
3236                 return rc;
3237
3238         /* initialize adapter */
3239         rc = mv_init_host(host, chip_soc);
3240         if (rc)
3241                 return rc;
3242
3243         dev_printk(KERN_INFO, &pdev->dev,
3244                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3245                    host->n_ports);
3246
3247         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3248                                  IRQF_SHARED, &mv6_sht);
3249 }
3250
3251 /*
3252  *
3253  *      mv_platform_remove    -       unplug a platform interface
3254  *      @pdev: platform device
3255  *
3256  *      A platform bus SATA device has been unplugged. Perform the needed
3257  *      cleanup. Also called on module unload for any active devices.
3258  */
3259 static int __devexit mv_platform_remove(struct platform_device *pdev)
3260 {
3261         struct device *dev = &pdev->dev;
3262         struct ata_host *host = dev_get_drvdata(dev);
3263
3264         ata_host_detach(host);
3265         return 0;
3266 }
3267
3268 static struct platform_driver mv_platform_driver = {
3269         .probe                  = mv_platform_probe,
3270         .remove                 = __devexit_p(mv_platform_remove),
3271         .driver                 = {
3272                                    .name = DRV_NAME,
3273                                    .owner = THIS_MODULE,
3274                                   },
3275 };
3276
3277
3278 #ifdef CONFIG_PCI
3279 static int mv_pci_init_one(struct pci_dev *pdev,
3280                            const struct pci_device_id *ent);
3281
3282
3283 static struct pci_driver mv_pci_driver = {
3284         .name                   = DRV_NAME,
3285         .id_table               = mv_pci_tbl,
3286         .probe                  = mv_pci_init_one,
3287         .remove                 = ata_pci_remove_one,
3288 };
3289
3290 /*
3291  * module options
3292  */
3293 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3294
3295
3296 /* move to PCI layer or libata core? */
3297 static int pci_go_64(struct pci_dev *pdev)
3298 {
3299         int rc;
3300
3301         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3302                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3303                 if (rc) {
3304                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3305                         if (rc) {
3306                                 dev_printk(KERN_ERR, &pdev->dev,
3307                                            "64-bit DMA enable failed\n");
3308                                 return rc;
3309                         }
3310                 }
3311         } else {
3312                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3313                 if (rc) {
3314                         dev_printk(KERN_ERR, &pdev->dev,
3315                                    "32-bit DMA enable failed\n");
3316                         return rc;
3317                 }
3318                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3319                 if (rc) {
3320                         dev_printk(KERN_ERR, &pdev->dev,
3321                                    "32-bit consistent DMA enable failed\n");
3322                         return rc;
3323                 }
3324         }
3325
3326         return rc;
3327 }
3328
3329 /**
3330  *      mv_print_info - Dump key info to kernel log for perusal.
3331  *      @host: ATA host to print info about
3332  *
3333  *      FIXME: complete this.
3334  *
3335  *      LOCKING:
3336  *      Inherited from caller.
3337  */
3338 static void mv_print_info(struct ata_host *host)
3339 {
3340         struct pci_dev *pdev = to_pci_dev(host->dev);
3341         struct mv_host_priv *hpriv = host->private_data;
3342         u8 scc;
3343         const char *scc_s, *gen;
3344
3345         /* Use this to determine the HW stepping of the chip so we know
3346          * what errata to workaround
3347          */
3348         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3349         if (scc == 0)
3350                 scc_s = "SCSI";
3351         else if (scc == 0x01)
3352                 scc_s = "RAID";
3353         else
3354                 scc_s = "?";
3355
3356         if (IS_GEN_I(hpriv))
3357                 gen = "I";
3358         else if (IS_GEN_II(hpriv))
3359                 gen = "II";
3360         else if (IS_GEN_IIE(hpriv))
3361                 gen = "IIE";
3362         else
3363                 gen = "?";
3364
3365         dev_printk(KERN_INFO, &pdev->dev,
3366                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3367                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3368                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3369 }
3370
3371 /**
3372  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3373  *      @pdev: PCI device found
3374  *      @ent: PCI device ID entry for the matched host
3375  *
3376  *      LOCKING:
3377  *      Inherited from caller.
3378  */
3379 static int mv_pci_init_one(struct pci_dev *pdev,
3380                            const struct pci_device_id *ent)
3381 {
3382         static int printed_version;
3383         unsigned int board_idx = (unsigned int)ent->driver_data;
3384         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3385         struct ata_host *host;
3386         struct mv_host_priv *hpriv;
3387         int n_ports, rc;
3388
3389         if (!printed_version++)
3390                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3391
3392         /* allocate host */
3393         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3394
3395         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3396         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3397         if (!host || !hpriv)
3398                 return -ENOMEM;
3399         host->private_data = hpriv;
3400         hpriv->n_ports = n_ports;
3401
3402         /* acquire resources */
3403         rc = pcim_enable_device(pdev);
3404         if (rc)
3405                 return rc;
3406
3407         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3408         if (rc == -EBUSY)
3409                 pcim_pin_device(pdev);
3410         if (rc)
3411                 return rc;
3412         host->iomap = pcim_iomap_table(pdev);
3413         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3414
3415         rc = pci_go_64(pdev);
3416         if (rc)
3417                 return rc;
3418
3419         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3420         if (rc)
3421                 return rc;
3422
3423         /* initialize adapter */
3424         rc = mv_init_host(host, board_idx);
3425         if (rc)
3426                 return rc;
3427
3428         /* Enable interrupts */
3429         if (msi && pci_enable_msi(pdev))
3430                 pci_intx(pdev, 1);
3431
3432         mv_dump_pci_cfg(pdev, 0x68);
3433         mv_print_info(host);
3434
3435         pci_set_master(pdev);
3436         pci_try_set_mwi(pdev);
3437         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3438                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3439 }
3440 #endif
3441
3442 static int mv_platform_probe(struct platform_device *pdev);
3443 static int __devexit mv_platform_remove(struct platform_device *pdev);
3444
3445 static int __init mv_init(void)
3446 {
3447         int rc = -ENODEV;
3448 #ifdef CONFIG_PCI
3449         rc = pci_register_driver(&mv_pci_driver);
3450         if (rc < 0)
3451                 return rc;
3452 #endif
3453         rc = platform_driver_register(&mv_platform_driver);
3454
3455 #ifdef CONFIG_PCI
3456         if (rc < 0)
3457                 pci_unregister_driver(&mv_pci_driver);
3458 #endif
3459         return rc;
3460 }
3461
3462 static void __exit mv_exit(void)
3463 {
3464 #ifdef CONFIG_PCI
3465         pci_unregister_driver(&mv_pci_driver);
3466 #endif
3467         platform_driver_unregister(&mv_platform_driver);
3468 }
3469
3470 MODULE_AUTHOR("Brett Russ");
3471 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3472 MODULE_LICENSE("GPL");
3473 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3474 MODULE_VERSION(DRV_VERSION);
3475 MODULE_ALIAS("platform:" DRV_NAME);
3476
3477 #ifdef CONFIG_PCI
3478 module_param(msi, int, 0444);
3479 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3480 #endif
3481
3482 module_init(mv_init);
3483 module_exit(mv_exit);