cpu/mpc83xx/cpu_init.c

   1 /*
   2  * Copyright (C) 2004-2006 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  *
  22  * Change log:
  23  *
  24  * 20050101: Eran Liberty (liberty@freescale.com)
  25  *           Initial file creating (porting from 85XX & 8260)
  26  */
  27
  28 #include <common.h>
  29 #include <mpc83xx.h>
  30 #include <ioports.h>
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 #ifdef CONFIG_QE
  35 extern qe_iop_conf_t qe_iop_conf_tab[];
  36 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  37                          int open_drain, int assign);
  38 extern void qe_init(uint qe_base);
  39 extern void qe_reset(void);
  40
  41 static void config_qe_ioports(void)
  42 {
  43         u8      port, pin;
  44         int     dir, open_drain, assign;
  45         int     i;
  46
  47         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  48                 port            = qe_iop_conf_tab[i].port;
  49                 pin             = qe_iop_conf_tab[i].pin;
  50                 dir             = qe_iop_conf_tab[i].dir;
  51                 open_drain      = qe_iop_conf_tab[i].open_drain;
  52                 assign          = qe_iop_conf_tab[i].assign;
  53                 qe_config_iopin(port, pin, dir, open_drain, assign);
  54         }
  55 }
  56 #endif
  57
  58 /*
  59  * Breathe some life into the CPU...
  60  *
  61  * Set up the memory map,
  62  * initialize a bunch of registers,
  63  * initialize the UPM's
  64  */
  65 void cpu_init_f (volatile immap_t * im)
  66 {
  67         /* Pointer is writable since we allocated a register for it */
  68         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
  69
  70         /* Clear initial global data */
  71         memset ((void *) gd, 0, sizeof (gd_t));
  72
  73         /* system performance tweaking */
  74
  75 #ifdef CFG_ACR_PIPE_DEP
  76         /* Arbiter pipeline depth */
  77         im->arbiter.acr = (im->arbiter.acr & ~ACR_PIPE_DEP) | (3 << ACR_PIPE_DEP_SHIFT);
  78 #endif
  79
  80 #ifdef CFG_SPCR_TSEC1EP
  81         /* TSEC1 Emergency priority */
  82         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC1EP) | (3 << SPCR_TSEC1EP_SHIFT);
  83 #endif
  84
  85 #ifdef CFG_SPCR_TSEC2EP
  86         /* TSEC2 Emergency priority */
  87         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC2EP) | (3 << SPCR_TSEC2EP_SHIFT);
  88 #endif
  89
  90 #ifdef CFG_SCCR_TSEC1CM
  91         /* TSEC1 clock mode */
  92         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC1CM) | (1 << SCCR_TSEC1CM_SHIFT);
  93 #endif
  94 #ifdef CFG_SCCR_TSEC2CM
  95         /* TSEC2 & I2C1 clock mode */
  96         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC2CM) | (1 << SCCR_TSEC2CM_SHIFT);
  97 #endif
  98
  99 #ifdef CFG_ACR_RPTCNT
 100         /* Arbiter repeat count */
 101         im->arbiter.acr = ((im->arbiter.acr & ~(ACR_RPTCNT)) | (3 << ACR_RPTCNT_SHIFT));
 102 #endif
 103
 104         /* RSR - Reset Status Register - clear all status (4.6.1.3) */
 105         gd->reset_status = im->reset.rsr;
 106         im->reset.rsr = ~(RSR_RES);
 107
 108         /*
 109          * RMR - Reset Mode Register
 110          * contains checkstop reset enable (4.6.1.4)
 111          */
 112         im->reset.rmr = (RMR_CSRE & (1<<RMR_CSRE_SHIFT));
 113
 114         /* LCRR - Clock Ratio Register (10.3.1.16) */
 115         im->lbus.lcrr = CFG_LCRR;
 116
 117         /* Enable Time Base & Decrimenter ( so we will have udelay() )*/
 118         im->sysconf.spcr |= SPCR_TBEN;
 119
 120         /* System General Purpose Register */
 121 #ifdef CFG_SICRH
 122         im->sysconf.sicrh = CFG_SICRH;
 123 #endif
 124 #ifdef CFG_SICRL
 125         im->sysconf.sicrl = CFG_SICRL;
 126 #endif
 127 #ifdef CONFIG_QE
 128         /* Config QE ioports */
 129         config_qe_ioports();
 130 #endif
 131
 132         /*
 133          * Memory Controller:
 134          */
 135
 136         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 137          * addresses - these have to be modified later when FLASH size
 138          * has been determined
 139          */
 140
 141 #if defined(CFG_BR0_PRELIM)  \
 142         && defined(CFG_OR0_PRELIM) \
 143         && defined(CFG_LBLAWBAR0_PRELIM) \
 144         && defined(CFG_LBLAWAR0_PRELIM)
 145         im->lbus.bank[0].br = CFG_BR0_PRELIM;
 146         im->lbus.bank[0].or = CFG_OR0_PRELIM;
 147         im->sysconf.lblaw[0].bar = CFG_LBLAWBAR0_PRELIM;
 148         im->sysconf.lblaw[0].ar = CFG_LBLAWAR0_PRELIM;
 149 #else
 150 #error  CFG_BR0_PRELIM, CFG_OR0_PRELIM, CFG_LBLAWBAR0_PRELIM & CFG_LBLAWAR0_PRELIM must be defined
 151 #endif
 152
 153 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
 154         im->lbus.bank[1].br = CFG_BR1_PRELIM;
 155         im->lbus.bank[1].or = CFG_OR1_PRELIM;
 156 #endif
 157 #if defined(CFG_LBLAWBAR1_PRELIM) && defined(CFG_LBLAWAR1_PRELIM)
 158         im->sysconf.lblaw[1].bar = CFG_LBLAWBAR1_PRELIM;
 159         im->sysconf.lblaw[1].ar = CFG_LBLAWAR1_PRELIM;
 160 #endif
 161 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
 162         im->lbus.bank[2].br = CFG_BR2_PRELIM;
 163         im->lbus.bank[2].or = CFG_OR2_PRELIM;
 164 #endif
 165 #if defined(CFG_LBLAWBAR2_PRELIM) && defined(CFG_LBLAWAR2_PRELIM)
 166         im->sysconf.lblaw[2].bar = CFG_LBLAWBAR2_PRELIM;
 167         im->sysconf.lblaw[2].ar = CFG_LBLAWAR2_PRELIM;
 168 #endif
 169 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
 170         im->lbus.bank[3].br = CFG_BR3_PRELIM;
 171         im->lbus.bank[3].or = CFG_OR3_PRELIM;
 172 #endif
 173 #if defined(CFG_LBLAWBAR3_PRELIM) && defined(CFG_LBLAWAR3_PRELIM)
 174         im->sysconf.lblaw[3].bar = CFG_LBLAWBAR3_PRELIM;
 175         im->sysconf.lblaw[3].ar = CFG_LBLAWAR3_PRELIM;
 176 #endif
 177 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
 178         im->lbus.bank[4].br = CFG_BR4_PRELIM;
 179         im->lbus.bank[4].or = CFG_OR4_PRELIM;
 180 #endif
 181 #if defined(CFG_LBLAWBAR4_PRELIM) && defined(CFG_LBLAWAR4_PRELIM)
 182         im->sysconf.lblaw[4].bar = CFG_LBLAWBAR4_PRELIM;
 183         im->sysconf.lblaw[4].ar = CFG_LBLAWAR4_PRELIM;
 184 #endif
 185 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
 186         im->lbus.bank[5].br = CFG_BR5_PRELIM;
 187         im->lbus.bank[5].or = CFG_OR5_PRELIM;
 188 #endif
 189 #if defined(CFG_LBLAWBAR5_PRELIM) && defined(CFG_LBLAWAR5_PRELIM)
 190         im->sysconf.lblaw[5].bar = CFG_LBLAWBAR5_PRELIM;
 191         im->sysconf.lblaw[5].ar = CFG_LBLAWAR5_PRELIM;
 192 #endif
 193 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
 194         im->lbus.bank[6].br = CFG_BR6_PRELIM;
 195         im->lbus.bank[6].or = CFG_OR6_PRELIM;
 196 #endif
 197 #if defined(CFG_LBLAWBAR6_PRELIM) && defined(CFG_LBLAWAR6_PRELIM)
 198         im->sysconf.lblaw[6].bar = CFG_LBLAWBAR6_PRELIM;
 199         im->sysconf.lblaw[6].ar = CFG_LBLAWAR6_PRELIM;
 200 #endif
 201 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
 202         im->lbus.bank[7].br = CFG_BR7_PRELIM;
 203         im->lbus.bank[7].or = CFG_OR7_PRELIM;
 204 #endif
 205 #if defined(CFG_LBLAWBAR7_PRELIM) && defined(CFG_LBLAWAR7_PRELIM)
 206         im->sysconf.lblaw[7].bar = CFG_LBLAWBAR7_PRELIM;
 207         im->sysconf.lblaw[7].ar = CFG_LBLAWAR7_PRELIM;
 208 #endif
 209 #ifdef CFG_GPIO1_PRELIM
 210         im->pgio[0].dir = CFG_GPIO1_DIR;
 211         im->pgio[0].dat = CFG_GPIO1_DAT;
 212 #endif
 213 #ifdef CFG_GPIO2_PRELIM
 214         im->pgio[1].dir = CFG_GPIO2_DIR;
 215         im->pgio[1].dat = CFG_GPIO2_DAT;
 216 #endif
 217 }
 218
 219 int cpu_init_r (void)
 220 {
 221 #ifdef CONFIG_QE
 222         uint qe_base = CFG_IMMR + 0x00100000; /* QE immr base */
 223         qe_init(qe_base);
 224         qe_reset();
 225 #endif
 226         return 0;
 227 }