board/Marvell/db-mv784mp-gp/db-mv784mp-gp.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2014 Stefan Roese <sr@denx.de>
   4  */
   5
   6 #include <common.h>
   7 #include <init.h>
   8 #include <miiphy.h>
   9 #include <net.h>
  10 #include <netdev.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/cpu.h>
  13 #include <asm/arch/soc.h>
  14
  15 DECLARE_GLOBAL_DATA_PTR;
  16
  17 #define ETH_PHY_CTRL_REG                0
  18 #define ETH_PHY_CTRL_POWER_DOWN_BIT     11
  19 #define ETH_PHY_CTRL_POWER_DOWN_MASK    (1 << ETH_PHY_CTRL_POWER_DOWN_BIT)
  20
  21 /*
  22  * Those values and defines are taken from the Marvell U-Boot version
  23  * "u-boot-2011.12-2014_T1.0" for the board rd78460gp aka
  24  * "RD-AXP-GP rev 1.0".
  25  *
  26  * GPPs
  27  * MPP#         NAME                    IN/OUT
  28  * ----------------------------------------------
  29  * 21           SW_Reset_               OUT
  30  * 25           Phy_Int#                IN
  31  * 28           SDI_WP                  IN
  32  * 29           SDI_Status              IN
  33  * 54-61        On GPP Connector        ?
  34  * 62           Switch Interrupt        IN
  35  * 63-65        Reserved from SW Board  ?
  36  * 66           SW_BRD connected        IN
  37  */
  38 #define RD_78460_GP_GPP_OUT_ENA_LOW     (~(BIT(21) | BIT(20)))
  39 #define RD_78460_GP_GPP_OUT_ENA_MID     (~(BIT(26) | BIT(27)))
  40 #define RD_78460_GP_GPP_OUT_ENA_HIGH    (~(0x0))
  41
  42 #define RD_78460_GP_GPP_OUT_VAL_LOW     (BIT(21) | BIT(20))
  43 #define RD_78460_GP_GPP_OUT_VAL_MID     (BIT(26) | BIT(27))
  44 #define RD_78460_GP_GPP_OUT_VAL_HIGH    0x0
  45
  46 int board_early_init_f(void)
  47 {
  48         /* Configure MPP */
  49         writel(0x00000000, MVEBU_MPP_BASE + 0x00);
  50         writel(0x00000000, MVEBU_MPP_BASE + 0x04);
  51         writel(0x33000000, MVEBU_MPP_BASE + 0x08);
  52         writel(0x11000000, MVEBU_MPP_BASE + 0x0c);
  53         writel(0x11111111, MVEBU_MPP_BASE + 0x10);
  54         writel(0x00221100, MVEBU_MPP_BASE + 0x14);
  55         writel(0x00000003, MVEBU_MPP_BASE + 0x18);
  56         writel(0x00000000, MVEBU_MPP_BASE + 0x1c);
  57         writel(0x00000000, MVEBU_MPP_BASE + 0x20);
  58
  59         /* Configure GPIO */
  60         writel(RD_78460_GP_GPP_OUT_VAL_LOW, MVEBU_GPIO0_BASE + 0x00);
  61         writel(RD_78460_GP_GPP_OUT_ENA_LOW, MVEBU_GPIO0_BASE + 0x04);
  62         writel(RD_78460_GP_GPP_OUT_VAL_MID, MVEBU_GPIO1_BASE + 0x00);
  63         writel(RD_78460_GP_GPP_OUT_ENA_MID, MVEBU_GPIO1_BASE + 0x04);
  64         writel(RD_78460_GP_GPP_OUT_VAL_HIGH, MVEBU_GPIO2_BASE + 0x00);
  65         writel(RD_78460_GP_GPP_OUT_ENA_HIGH, MVEBU_GPIO2_BASE + 0x04);
  66
  67         return 0;
  68 }
  69
  70 int board_init(void)
  71 {
  72         /* adress of boot parameters */
  73         gd->bd->bi_boot_params = mvebu_sdram_bar(0) + 0x100;
  74
  75         return 0;
  76 }
  77
  78 int checkboard(void)
  79 {
  80         puts("Board: Marvell DB-MV784MP-GP\n");
  81
  82         return 0;
  83 }
  84
  85 int board_eth_init(bd_t *bis)
  86 {
  87         cpu_eth_init(bis); /* Built in controller(s) come first */
  88         return pci_eth_init(bis);
  89 }
  90
  91 int board_phy_config(struct phy_device *phydev)
  92 {
  93         u16 reg;
  94
  95         /* Enable QSGMII AN */
  96         /* Set page to 4 */
  97         phy_write(phydev, MDIO_DEVAD_NONE, 0x16, 4);
  98         /* Enable AN */
  99         phy_write(phydev, MDIO_DEVAD_NONE, 0x0, 0x1140);
 100         /* Set page to 0 */
 101         phy_write(phydev, MDIO_DEVAD_NONE, 0x16, 0);
 102
 103         /* Phy C_ANEG */
 104         reg = phy_read(phydev, MDIO_DEVAD_NONE, 0x4);
 105         reg |= 0x1E0;
 106         phy_write(phydev, MDIO_DEVAD_NONE, 0x4, reg);
 107
 108         /* Soft-Reset */
 109         phy_write(phydev, MDIO_DEVAD_NONE, 22, 0x0000);
 110         phy_write(phydev, MDIO_DEVAD_NONE, 0, 0x9140);
 111
 112         /* Power up the phy */
 113         reg = phy_read(phydev, MDIO_DEVAD_NONE, ETH_PHY_CTRL_REG);
 114         reg &= ~(ETH_PHY_CTRL_POWER_DOWN_MASK);
 115         phy_write(phydev, MDIO_DEVAD_NONE, ETH_PHY_CTRL_REG, reg);
 116
 117         printf("88E1545 Initialized\n");
 118         return 0;
 119 }