arch/x86/kernel/apic/io_apic.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/compiler.h>
  31 #include <linux/acpi.h>
  32 #include <linux/module.h>
  33 #include <linux/sysdev.h>
  34 #include <linux/msi.h>
  35 #include <linux/htirq.h>
  36 #include <linux/freezer.h>
  37 #include <linux/kthread.h>
  38 #include <linux/jiffies.h>      /* time_after() */
  39 #include <linux/slab.h>
  40 #ifdef CONFIG_ACPI
  41 #include <acpi/acpi_bus.h>
  42 #endif
  43 #include <linux/bootmem.h>
  44 #include <linux/dmar.h>
  45 #include <linux/hpet.h>
  46
  47 #include <asm/idle.h>
  48 #include <asm/io.h>
  49 #include <asm/smp.h>
  50 #include <asm/cpu.h>
  51 #include <asm/desc.h>
  52 #include <asm/proto.h>
  53 #include <asm/acpi.h>
  54 #include <asm/dma.h>
  55 #include <asm/timer.h>
  56 #include <asm/i8259.h>
  57 #include <asm/nmi.h>
  58 #include <asm/msidef.h>
  59 #include <asm/hypertransport.h>
  60 #include <asm/setup.h>
  61 #include <asm/irq_remapping.h>
  62 #include <asm/hpet.h>
  63 #include <asm/hw_irq.h>
  64
  65 #include <asm/apic.h>
  66
  67 #define __apicdebuginit(type) static type __init
  68 #define for_each_irq_pin(entry, head) \
  69         for (entry = head; entry; entry = entry->next)
  70
  71 /*
  72  *      Is the SiS APIC rmw bug present ?
  73  *      -1 = don't know, 0 = no, 1 = yes
  74  */
  75 int sis_apic_bug = -1;
  76
  77 static DEFINE_RAW_SPINLOCK(ioapic_lock);
  78 static DEFINE_RAW_SPINLOCK(vector_lock);
  79
  80 /*
  81  * # of IRQ routing registers
  82  */
  83 int nr_ioapic_registers[MAX_IO_APICS];
  84
  85 /* I/O APIC entries */
  86 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
  87 int nr_ioapics;
  88
  89 /* IO APIC gsi routing info */
  90 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
  91
  92 /* The one past the highest gsi number used */
  93 u32 gsi_top;
  94
  95 /* MP IRQ source entries */
  96 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
  97
  98 /* # of MP IRQ source entries */
  99 int mp_irq_entries;
 100
 101 /* GSI interrupts */
 102 static int nr_irqs_gsi = NR_IRQS_LEGACY;
 103
 104 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
 105 int mp_bus_id_to_type[MAX_MP_BUSSES];
 106 #endif
 107
 108 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
 109
 110 int skip_ioapic_setup;
 111
 112 void arch_disable_smp_support(void)
 113 {
 114 #ifdef CONFIG_PCI
 115         noioapicquirk = 1;
 116         noioapicreroute = -1;
 117 #endif
 118         skip_ioapic_setup = 1;
 119 }
 120
 121 static int __init parse_noapic(char *str)
 122 {
 123         /* disable IO-APIC */
 124         arch_disable_smp_support();
 125         return 0;
 126 }
 127 early_param("noapic", parse_noapic);
 128
 129 struct irq_pin_list {
 130         int apic, pin;
 131         struct irq_pin_list *next;
 132 };
 133
 134 static struct irq_pin_list *get_one_free_irq_2_pin(int node)
 135 {
 136         struct irq_pin_list *pin;
 137
 138         pin = kzalloc_node(sizeof(*pin), GFP_ATOMIC, node);
 139
 140         return pin;
 141 }
 142
 143 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
 144 #ifdef CONFIG_SPARSE_IRQ
 145 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
 146 #else
 147 static struct irq_cfg irq_cfgx[NR_IRQS];
 148 #endif
 149
 150 int __init arch_early_irq_init(void)
 151 {
 152         struct irq_cfg *cfg;
 153         struct irq_desc *desc;
 154         int count;
 155         int node;
 156         int i;
 157
 158         if (!legacy_pic->nr_legacy_irqs) {
 159                 nr_irqs_gsi = 0;
 160                 io_apic_irqs = ~0UL;
 161         }
 162
 163         cfg = irq_cfgx;
 164         count = ARRAY_SIZE(irq_cfgx);
 165         node = cpu_to_node(0);
 166
 167         for (i = 0; i < count; i++) {
 168                 desc = irq_to_desc(i);
 169                 desc->chip_data = &cfg[i];
 170                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_NOWAIT, node);
 171                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_NOWAIT, node);
 172                 /*
 173                  * For legacy IRQ's, start with assigning irq0 to irq15 to
 174                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
 175                  */
 176                 if (i < legacy_pic->nr_legacy_irqs) {
 177                         cfg[i].vector = IRQ0_VECTOR + i;
 178                         cpumask_set_cpu(0, cfg[i].domain);
 179                 }
 180         }
 181
 182         return 0;
 183 }
 184
 185 #ifdef CONFIG_SPARSE_IRQ
 186 struct irq_cfg *irq_cfg(unsigned int irq)
 187 {
 188         struct irq_cfg *cfg = NULL;
 189         struct irq_desc *desc;
 190
 191         desc = irq_to_desc(irq);
 192         if (desc)
 193                 cfg = desc->chip_data;
 194
 195         return cfg;
 196 }
 197
 198 static struct irq_cfg *get_one_free_irq_cfg(int node)
 199 {
 200         struct irq_cfg *cfg;
 201
 202         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
 203         if (cfg) {
 204                 if (!zalloc_cpumask_var_node(&cfg->domain, GFP_ATOMIC, node)) {
 205                         kfree(cfg);
 206                         cfg = NULL;
 207                 } else if (!zalloc_cpumask_var_node(&cfg->old_domain,
 208                                                           GFP_ATOMIC, node)) {
 209                         free_cpumask_var(cfg->domain);
 210                         kfree(cfg);
 211                         cfg = NULL;
 212                 }
 213         }
 214
 215         return cfg;
 216 }
 217
 218 int arch_init_chip_data(struct irq_desc *desc, int node)
 219 {
 220         struct irq_cfg *cfg;
 221
 222         cfg = desc->chip_data;
 223         if (!cfg) {
 224                 desc->chip_data = get_one_free_irq_cfg(node);
 225                 if (!desc->chip_data) {
 226                         printk(KERN_ERR "can not alloc irq_cfg\n");
 227                         BUG_ON(1);
 228                 }
 229         }
 230
 231         return 0;
 232 }
 233
 234 /* for move_irq_desc */
 235 static void
 236 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int node)
 237 {
 238         struct irq_pin_list *old_entry, *head, *tail, *entry;
 239
 240         cfg->irq_2_pin = NULL;
 241         old_entry = old_cfg->irq_2_pin;
 242         if (!old_entry)
 243                 return;
 244
 245         entry = get_one_free_irq_2_pin(node);
 246         if (!entry)
 247                 return;
 248
 249         entry->apic     = old_entry->apic;
 250         entry->pin      = old_entry->pin;
 251         head            = entry;
 252         tail            = entry;
 253         old_entry       = old_entry->next;
 254         while (old_entry) {
 255                 entry = get_one_free_irq_2_pin(node);
 256                 if (!entry) {
 257                         entry = head;
 258                         while (entry) {
 259                                 head = entry->next;
 260                                 kfree(entry);
 261                                 entry = head;
 262                         }
 263                         /* still use the old one */
 264                         return;
 265                 }
 266                 entry->apic     = old_entry->apic;
 267                 entry->pin      = old_entry->pin;
 268                 tail->next      = entry;
 269                 tail            = entry;
 270                 old_entry       = old_entry->next;
 271         }
 272
 273         tail->next = NULL;
 274         cfg->irq_2_pin = head;
 275 }
 276
 277 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
 278 {
 279         struct irq_pin_list *entry, *next;
 280
 281         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
 282                 return;
 283
 284         entry = old_cfg->irq_2_pin;
 285
 286         while (entry) {
 287                 next = entry->next;
 288                 kfree(entry);
 289                 entry = next;
 290         }
 291         old_cfg->irq_2_pin = NULL;
 292 }
 293
 294 void arch_init_copy_chip_data(struct irq_desc *old_desc,
 295                                  struct irq_desc *desc, int node)
 296 {
 297         struct irq_cfg *cfg;
 298         struct irq_cfg *old_cfg;
 299
 300         cfg = get_one_free_irq_cfg(node);
 301
 302         if (!cfg)
 303                 return;
 304
 305         desc->chip_data = cfg;
 306
 307         old_cfg = old_desc->chip_data;
 308
 309         cfg->vector = old_cfg->vector;
 310         cfg->move_in_progress = old_cfg->move_in_progress;
 311         cpumask_copy(cfg->domain, old_cfg->domain);
 312         cpumask_copy(cfg->old_domain, old_cfg->old_domain);
 313
 314         init_copy_irq_2_pin(old_cfg, cfg, node);
 315 }
 316
 317 static void free_irq_cfg(struct irq_cfg *cfg)
 318 {
 319         free_cpumask_var(cfg->domain);
 320         free_cpumask_var(cfg->old_domain);
 321         kfree(cfg);
 322 }
 323
 324 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
 325 {
 326         struct irq_cfg *old_cfg, *cfg;
 327
 328         old_cfg = old_desc->chip_data;
 329         cfg = desc->chip_data;
 330
 331         if (old_cfg == cfg)
 332                 return;
 333
 334         if (old_cfg) {
 335                 free_irq_2_pin(old_cfg, cfg);
 336                 free_irq_cfg(old_cfg);
 337                 old_desc->chip_data = NULL;
 338         }
 339 }
 340 /* end for move_irq_desc */
 341
 342 #else
 343 struct irq_cfg *irq_cfg(unsigned int irq)
 344 {
 345         return irq < nr_irqs ? irq_cfgx + irq : NULL;
 346 }
 347
 348 #endif
 349
 350 struct io_apic {
 351         unsigned int index;
 352         unsigned int unused[3];
 353         unsigned int data;
 354         unsigned int unused2[11];
 355         unsigned int eoi;
 356 };
 357
 358 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 359 {
 360         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 361                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
 362 }
 363
 364 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
 365 {
 366         struct io_apic __iomem *io_apic = io_apic_base(apic);
 367         writel(vector, &io_apic->eoi);
 368 }
 369
 370 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
 371 {
 372         struct io_apic __iomem *io_apic = io_apic_base(apic);
 373         writel(reg, &io_apic->index);
 374         return readl(&io_apic->data);
 375 }
 376
 377 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 378 {
 379         struct io_apic __iomem *io_apic = io_apic_base(apic);
 380         writel(reg, &io_apic->index);
 381         writel(value, &io_apic->data);
 382 }
 383
 384 /*
 385  * Re-write a value: to be used for read-modify-write
 386  * cycles where the read already set up the index register.
 387  *
 388  * Older SiS APIC requires we rewrite the index register
 389  */
 390 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
 391 {
 392         struct io_apic __iomem *io_apic = io_apic_base(apic);
 393
 394         if (sis_apic_bug)
 395                 writel(reg, &io_apic->index);
 396         writel(value, &io_apic->data);
 397 }
 398
 399 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
 400 {
 401         struct irq_pin_list *entry;
 402         unsigned long flags;
 403
 404         raw_spin_lock_irqsave(&ioapic_lock, flags);
 405         for_each_irq_pin(entry, cfg->irq_2_pin) {
 406                 unsigned int reg;
 407                 int pin;
 408
 409                 pin = entry->pin;
 410                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
 411                 /* Is the remote IRR bit set? */
 412                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
 413                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 414                         return true;
 415                 }
 416         }
 417         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 418
 419         return false;
 420 }
 421
 422 union entry_union {
 423         struct { u32 w1, w2; };
 424         struct IO_APIC_route_entry entry;
 425 };
 426
 427 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 428 {
 429         union entry_union eu;
 430         unsigned long flags;
 431         raw_spin_lock_irqsave(&ioapic_lock, flags);
 432         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 433         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 434         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 435         return eu.entry;
 436 }
 437
 438 /*
 439  * When we write a new IO APIC routing entry, we need to write the high
 440  * word first! If the mask bit in the low word is clear, we will enable
 441  * the interrupt, and we need to make sure the entry is fully populated
 442  * before that happens.
 443  */
 444 static void
 445 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 446 {
 447         union entry_union eu = {{0, 0}};
 448
 449         eu.entry = e;
 450         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 451         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 452 }
 453
 454 void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 455 {
 456         unsigned long flags;
 457         raw_spin_lock_irqsave(&ioapic_lock, flags);
 458         __ioapic_write_entry(apic, pin, e);
 459         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 460 }
 461
 462 /*
 463  * When we mask an IO APIC routing entry, we need to write the low
 464  * word first, in order to set the mask bit before we change the
 465  * high bits!
 466  */
 467 static void ioapic_mask_entry(int apic, int pin)
 468 {
 469         unsigned long flags;
 470         union entry_union eu = { .entry.mask = 1 };
 471
 472         raw_spin_lock_irqsave(&ioapic_lock, flags);
 473         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 474         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 475         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 476 }
 477
 478 /*
 479  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 480  * shared ISA-space IRQs, so we have to support them. We are super
 481  * fast in the common case, and fast for shared ISA-space IRQs.
 482  */
 483 static int
 484 add_pin_to_irq_node_nopanic(struct irq_cfg *cfg, int node, int apic, int pin)
 485 {
 486         struct irq_pin_list **last, *entry;
 487
 488         /* don't allow duplicates */
 489         last = &cfg->irq_2_pin;
 490         for_each_irq_pin(entry, cfg->irq_2_pin) {
 491                 if (entry->apic == apic && entry->pin == pin)
 492                         return 0;
 493                 last = &entry->next;
 494         }
 495
 496         entry = get_one_free_irq_2_pin(node);
 497         if (!entry) {
 498                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
 499                                 node, apic, pin);
 500                 return -ENOMEM;
 501         }
 502         entry->apic = apic;
 503         entry->pin = pin;
 504
 505         *last = entry;
 506         return 0;
 507 }
 508
 509 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 510 {
 511         if (add_pin_to_irq_node_nopanic(cfg, node, apic, pin))
 512                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
 513 }
 514
 515 /*
 516  * Reroute an IRQ to a different pin.
 517  */
 518 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
 519                                            int oldapic, int oldpin,
 520                                            int newapic, int newpin)
 521 {
 522         struct irq_pin_list *entry;
 523
 524         for_each_irq_pin(entry, cfg->irq_2_pin) {
 525                 if (entry->apic == oldapic && entry->pin == oldpin) {
 526                         entry->apic = newapic;
 527                         entry->pin = newpin;
 528                         /* every one is different, right? */
 529                         return;
 530                 }
 531         }
 532
 533         /* old apic/pin didn't exist, so just add new ones */
 534         add_pin_to_irq_node(cfg, node, newapic, newpin);
 535 }
 536
 537 static void __io_apic_modify_irq(struct irq_pin_list *entry,
 538                                  int mask_and, int mask_or,
 539                                  void (*final)(struct irq_pin_list *entry))
 540 {
 541         unsigned int reg, pin;
 542
 543         pin = entry->pin;
 544         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
 545         reg &= mask_and;
 546         reg |= mask_or;
 547         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
 548         if (final)
 549                 final(entry);
 550 }
 551
 552 static void io_apic_modify_irq(struct irq_cfg *cfg,
 553                                int mask_and, int mask_or,
 554                                void (*final)(struct irq_pin_list *entry))
 555 {
 556         struct irq_pin_list *entry;
 557
 558         for_each_irq_pin(entry, cfg->irq_2_pin)
 559                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
 560 }
 561
 562 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
 563 {
 564         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
 565                              IO_APIC_REDIR_MASKED, NULL);
 566 }
 567
 568 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
 569 {
 570         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
 571                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
 572 }
 573
 574 static void __unmask_IO_APIC_irq(struct irq_cfg *cfg)
 575 {
 576         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
 577 }
 578
 579 static void io_apic_sync(struct irq_pin_list *entry)
 580 {
 581         /*
 582          * Synchronize the IO-APIC and the CPU by doing
 583          * a dummy read from the IO-APIC
 584          */
 585         struct io_apic __iomem *io_apic;
 586         io_apic = io_apic_base(entry->apic);
 587         readl(&io_apic->data);
 588 }
 589
 590 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
 591 {
 592         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
 593 }
 594
 595 static void mask_IO_APIC_irq_desc(struct irq_desc *desc)
 596 {
 597         struct irq_cfg *cfg = desc->chip_data;
 598         unsigned long flags;
 599
 600         BUG_ON(!cfg);
 601
 602         raw_spin_lock_irqsave(&ioapic_lock, flags);
 603         __mask_IO_APIC_irq(cfg);
 604         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 605 }
 606
 607 static void unmask_IO_APIC_irq_desc(struct irq_desc *desc)
 608 {
 609         struct irq_cfg *cfg = desc->chip_data;
 610         unsigned long flags;
 611
 612         raw_spin_lock_irqsave(&ioapic_lock, flags);
 613         __unmask_IO_APIC_irq(cfg);
 614         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 615 }
 616
 617 static void mask_IO_APIC_irq(unsigned int irq)
 618 {
 619         struct irq_desc *desc = irq_to_desc(irq);
 620
 621         mask_IO_APIC_irq_desc(desc);
 622 }
 623 static void unmask_IO_APIC_irq(unsigned int irq)
 624 {
 625         struct irq_desc *desc = irq_to_desc(irq);
 626
 627         unmask_IO_APIC_irq_desc(desc);
 628 }
 629
 630 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 631 {
 632         struct IO_APIC_route_entry entry;
 633
 634         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 635         entry = ioapic_read_entry(apic, pin);
 636         if (entry.delivery_mode == dest_SMI)
 637                 return;
 638         /*
 639          * Disable it in the IO-APIC irq-routing table:
 640          */
 641         ioapic_mask_entry(apic, pin);
 642 }
 643
 644 static void clear_IO_APIC (void)
 645 {
 646         int apic, pin;
 647
 648         for (apic = 0; apic < nr_ioapics; apic++)
 649                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 650                         clear_IO_APIC_pin(apic, pin);
 651 }
 652
 653 #ifdef CONFIG_X86_32
 654 /*
 655  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
 656  * specific CPU-side IRQs.
 657  */
 658
 659 #define MAX_PIRQS 8
 660 static int pirq_entries[MAX_PIRQS] = {
 661         [0 ... MAX_PIRQS - 1] = -1
 662 };
 663
 664 static int __init ioapic_pirq_setup(char *str)
 665 {
 666         int i, max;
 667         int ints[MAX_PIRQS+1];
 668
 669         get_options(str, ARRAY_SIZE(ints), ints);
 670
 671         apic_printk(APIC_VERBOSE, KERN_INFO
 672                         "PIRQ redirection, working around broken MP-BIOS.\n");
 673         max = MAX_PIRQS;
 674         if (ints[0] < MAX_PIRQS)
 675                 max = ints[0];
 676
 677         for (i = 0; i < max; i++) {
 678                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 679                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
 680                 /*
 681                  * PIRQs are mapped upside down, usually.
 682                  */
 683                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
 684         }
 685         return 1;
 686 }
 687
 688 __setup("pirq=", ioapic_pirq_setup);
 689 #endif /* CONFIG_X86_32 */
 690
 691 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
 692 {
 693         int apic;
 694         struct IO_APIC_route_entry **ioapic_entries;
 695
 696         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
 697                                 GFP_ATOMIC);
 698         if (!ioapic_entries)
 699                 return 0;
 700
 701         for (apic = 0; apic < nr_ioapics; apic++) {
 702                 ioapic_entries[apic] =
 703                         kzalloc(sizeof(struct IO_APIC_route_entry) *
 704                                 nr_ioapic_registers[apic], GFP_ATOMIC);
 705                 if (!ioapic_entries[apic])
 706                         goto nomem;
 707         }
 708
 709         return ioapic_entries;
 710
 711 nomem:
 712         while (--apic >= 0)
 713                 kfree(ioapic_entries[apic]);
 714         kfree(ioapic_entries);
 715
 716         return 0;
 717 }
 718
 719 /*
 720  * Saves all the IO-APIC RTE's
 721  */
 722 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 723 {
 724         int apic, pin;
 725
 726         if (!ioapic_entries)
 727                 return -ENOMEM;
 728
 729         for (apic = 0; apic < nr_ioapics; apic++) {
 730                 if (!ioapic_entries[apic])
 731                         return -ENOMEM;
 732
 733                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 734                         ioapic_entries[apic][pin] =
 735                                 ioapic_read_entry(apic, pin);
 736         }
 737
 738         return 0;
 739 }
 740
 741 /*
 742  * Mask all IO APIC entries.
 743  */
 744 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 745 {
 746         int apic, pin;
 747
 748         if (!ioapic_entries)
 749                 return;
 750
 751         for (apic = 0; apic < nr_ioapics; apic++) {
 752                 if (!ioapic_entries[apic])
 753                         break;
 754
 755                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
 756                         struct IO_APIC_route_entry entry;
 757
 758                         entry = ioapic_entries[apic][pin];
 759                         if (!entry.mask) {
 760                                 entry.mask = 1;
 761                                 ioapic_write_entry(apic, pin, entry);
 762                         }
 763                 }
 764         }
 765 }
 766
 767 /*
 768  * Restore IO APIC entries which was saved in ioapic_entries.
 769  */
 770 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 771 {
 772         int apic, pin;
 773
 774         if (!ioapic_entries)
 775                 return -ENOMEM;
 776
 777         for (apic = 0; apic < nr_ioapics; apic++) {
 778                 if (!ioapic_entries[apic])
 779                         return -ENOMEM;
 780
 781                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 782                         ioapic_write_entry(apic, pin,
 783                                         ioapic_entries[apic][pin]);
 784         }
 785         return 0;
 786 }
 787
 788 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
 789 {
 790         int apic;
 791
 792         for (apic = 0; apic < nr_ioapics; apic++)
 793                 kfree(ioapic_entries[apic]);
 794
 795         kfree(ioapic_entries);
 796 }
 797
 798 /*
 799  * Find the IRQ entry number of a certain pin.
 800  */
 801 static int find_irq_entry(int apic, int pin, int type)
 802 {
 803         int i;
 804
 805         for (i = 0; i < mp_irq_entries; i++)
 806                 if (mp_irqs[i].irqtype == type &&
 807                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
 808                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
 809                     mp_irqs[i].dstirq == pin)
 810                         return i;
 811
 812         return -1;
 813 }
 814
 815 /*
 816  * Find the pin to which IRQ[irq] (ISA) is connected
 817  */
 818 static int __init find_isa_irq_pin(int irq, int type)
 819 {
 820         int i;
 821
 822         for (i = 0; i < mp_irq_entries; i++) {
 823                 int lbus = mp_irqs[i].srcbus;
 824
 825                 if (test_bit(lbus, mp_bus_not_pci) &&
 826                     (mp_irqs[i].irqtype == type) &&
 827                     (mp_irqs[i].srcbusirq == irq))
 828
 829                         return mp_irqs[i].dstirq;
 830         }
 831         return -1;
 832 }
 833
 834 static int __init find_isa_irq_apic(int irq, int type)
 835 {
 836         int i;
 837
 838         for (i = 0; i < mp_irq_entries; i++) {
 839                 int lbus = mp_irqs[i].srcbus;
 840
 841                 if (test_bit(lbus, mp_bus_not_pci) &&
 842                     (mp_irqs[i].irqtype == type) &&
 843                     (mp_irqs[i].srcbusirq == irq))
 844                         break;
 845         }
 846         if (i < mp_irq_entries) {
 847                 int apic;
 848                 for(apic = 0; apic < nr_ioapics; apic++) {
 849                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
 850                                 return apic;
 851                 }
 852         }
 853
 854         return -1;
 855 }
 856
 857 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 858 /*
 859  * EISA Edge/Level control register, ELCR
 860  */
 861 static int EISA_ELCR(unsigned int irq)
 862 {
 863         if (irq < legacy_pic->nr_legacy_irqs) {
 864                 unsigned int port = 0x4d0 + (irq >> 3);
 865                 return (inb(port) >> (irq & 7)) & 1;
 866         }
 867         apic_printk(APIC_VERBOSE, KERN_INFO
 868                         "Broken MPtable reports ISA irq %d\n", irq);
 869         return 0;
 870 }
 871
 872 #endif
 873
 874 /* ISA interrupts are always polarity zero edge triggered,
 875  * when listed as conforming in the MP table. */
 876
 877 #define default_ISA_trigger(idx)        (0)
 878 #define default_ISA_polarity(idx)       (0)
 879
 880 /* EISA interrupts are always polarity zero and can be edge or level
 881  * trigger depending on the ELCR value.  If an interrupt is listed as
 882  * EISA conforming in the MP table, that means its trigger type must
 883  * be read in from the ELCR */
 884
 885 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
 886 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
 887
 888 /* PCI interrupts are always polarity one level triggered,
 889  * when listed as conforming in the MP table. */
 890
 891 #define default_PCI_trigger(idx)        (1)
 892 #define default_PCI_polarity(idx)       (1)
 893
 894 /* MCA interrupts are always polarity zero level triggered,
 895  * when listed as conforming in the MP table. */
 896
 897 #define default_MCA_trigger(idx)        (1)
 898 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
 899
 900 static int MPBIOS_polarity(int idx)
 901 {
 902         int bus = mp_irqs[idx].srcbus;
 903         int polarity;
 904
 905         /*
 906          * Determine IRQ line polarity (high active or low active):
 907          */
 908         switch (mp_irqs[idx].irqflag & 3)
 909         {
 910                 case 0: /* conforms, ie. bus-type dependent polarity */
 911                         if (test_bit(bus, mp_bus_not_pci))
 912                                 polarity = default_ISA_polarity(idx);
 913                         else
 914                                 polarity = default_PCI_polarity(idx);
 915                         break;
 916                 case 1: /* high active */
 917                 {
 918                         polarity = 0;
 919                         break;
 920                 }
 921                 case 2: /* reserved */
 922                 {
 923                         printk(KERN_WARNING "broken BIOS!!\n");
 924                         polarity = 1;
 925                         break;
 926                 }
 927                 case 3: /* low active */
 928                 {
 929                         polarity = 1;
 930                         break;
 931                 }
 932                 default: /* invalid */
 933                 {
 934                         printk(KERN_WARNING "broken BIOS!!\n");
 935                         polarity = 1;
 936                         break;
 937                 }
 938         }
 939         return polarity;
 940 }
 941
 942 static int MPBIOS_trigger(int idx)
 943 {
 944         int bus = mp_irqs[idx].srcbus;
 945         int trigger;
 946
 947         /*
 948          * Determine IRQ trigger mode (edge or level sensitive):
 949          */
 950         switch ((mp_irqs[idx].irqflag>>2) & 3)
 951         {
 952                 case 0: /* conforms, ie. bus-type dependent */
 953                         if (test_bit(bus, mp_bus_not_pci))
 954                                 trigger = default_ISA_trigger(idx);
 955                         else
 956                                 trigger = default_PCI_trigger(idx);
 957 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 958                         switch (mp_bus_id_to_type[bus]) {
 959                                 case MP_BUS_ISA: /* ISA pin */
 960                                 {
 961                                         /* set before the switch */
 962                                         break;
 963                                 }
 964                                 case MP_BUS_EISA: /* EISA pin */
 965                                 {
 966                                         trigger = default_EISA_trigger(idx);
 967                                         break;
 968                                 }
 969                                 case MP_BUS_PCI: /* PCI pin */
 970                                 {
 971                                         /* set before the switch */
 972                                         break;
 973                                 }
 974                                 case MP_BUS_MCA: /* MCA pin */
 975                                 {
 976                                         trigger = default_MCA_trigger(idx);
 977                                         break;
 978                                 }
 979                                 default:
 980                                 {
 981                                         printk(KERN_WARNING "broken BIOS!!\n");
 982                                         trigger = 1;
 983                                         break;
 984                                 }
 985                         }
 986 #endif
 987                         break;
 988                 case 1: /* edge */
 989                 {
 990                         trigger = 0;
 991                         break;
 992                 }
 993                 case 2: /* reserved */
 994                 {
 995                         printk(KERN_WARNING "broken BIOS!!\n");
 996                         trigger = 1;
 997                         break;
 998                 }
 999                 case 3: /* level */
1000                 {
1001                         trigger = 1;
1002                         break;
1003                 }
1004                 default: /* invalid */
1005                 {
1006                         printk(KERN_WARNING "broken BIOS!!\n");
1007                         trigger = 0;
1008                         break;
1009                 }
1010         }
1011         return trigger;
1012 }
1013
1014 static inline int irq_polarity(int idx)
1015 {
1016         return MPBIOS_polarity(idx);
1017 }
1018
1019 static inline int irq_trigger(int idx)
1020 {
1021         return MPBIOS_trigger(idx);
1022 }
1023
1024 static int pin_2_irq(int idx, int apic, int pin)
1025 {
1026         int irq;
1027         int bus = mp_irqs[idx].srcbus;
1028
1029         /*
1030          * Debugging check, we are in big trouble if this message pops up!
1031          */
1032         if (mp_irqs[idx].dstirq != pin)
1033                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1034
1035         if (test_bit(bus, mp_bus_not_pci)) {
1036                 irq = mp_irqs[idx].srcbusirq;
1037         } else {
1038                 u32 gsi = mp_gsi_routing[apic].gsi_base + pin;
1039
1040                 if (gsi >= NR_IRQS_LEGACY)
1041                         irq = gsi;
1042                 else
1043                         irq = gsi_top + gsi;
1044         }
1045
1046 #ifdef CONFIG_X86_32
1047         /*
1048          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1049          */
1050         if ((pin >= 16) && (pin <= 23)) {
1051                 if (pirq_entries[pin-16] != -1) {
1052                         if (!pirq_entries[pin-16]) {
1053                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1054                                                 "disabling PIRQ%d\n", pin-16);
1055                         } else {
1056                                 irq = pirq_entries[pin-16];
1057                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1058                                                 "using PIRQ%d -> IRQ %d\n",
1059                                                 pin-16, irq);
1060                         }
1061                 }
1062         }
1063 #endif
1064
1065         return irq;
1066 }
1067
1068 /*
1069  * Find a specific PCI IRQ entry.
1070  * Not an __init, possibly needed by modules
1071  */
1072 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1073                                 struct io_apic_irq_attr *irq_attr)
1074 {
1075         int apic, i, best_guess = -1;
1076
1077         apic_printk(APIC_DEBUG,
1078                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1079                     bus, slot, pin);
1080         if (test_bit(bus, mp_bus_not_pci)) {
1081                 apic_printk(APIC_VERBOSE,
1082                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1083                 return -1;
1084         }
1085         for (i = 0; i < mp_irq_entries; i++) {
1086                 int lbus = mp_irqs[i].srcbus;
1087
1088                 for (apic = 0; apic < nr_ioapics; apic++)
1089                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1090                             mp_irqs[i].dstapic == MP_APIC_ALL)
1091                                 break;
1092
1093                 if (!test_bit(lbus, mp_bus_not_pci) &&
1094                     !mp_irqs[i].irqtype &&
1095                     (bus == lbus) &&
1096                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1097                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1098
1099                         if (!(apic || IO_APIC_IRQ(irq)))
1100                                 continue;
1101
1102                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1103                                 set_io_apic_irq_attr(irq_attr, apic,
1104                                                      mp_irqs[i].dstirq,
1105                                                      irq_trigger(i),
1106                                                      irq_polarity(i));
1107                                 return irq;
1108                         }
1109                         /*
1110                          * Use the first all-but-pin matching entry as a
1111                          * best-guess fuzzy result for broken mptables.
1112                          */
1113                         if (best_guess < 0) {
1114                                 set_io_apic_irq_attr(irq_attr, apic,
1115                                                      mp_irqs[i].dstirq,
1116                                                      irq_trigger(i),
1117                                                      irq_polarity(i));
1118                                 best_guess = irq;
1119                         }
1120                 }
1121         }
1122         return best_guess;
1123 }
1124 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1125
1126 void lock_vector_lock(void)
1127 {
1128         /* Used to the online set of cpus does not change
1129          * during assign_irq_vector.
1130          */
1131         raw_spin_lock(&vector_lock);
1132 }
1133
1134 void unlock_vector_lock(void)
1135 {
1136         raw_spin_unlock(&vector_lock);
1137 }
1138
1139 static int
1140 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1141 {
1142         /*
1143          * NOTE! The local APIC isn't very good at handling
1144          * multiple interrupts at the same interrupt level.
1145          * As the interrupt level is determined by taking the
1146          * vector number and shifting that right by 4, we
1147          * want to spread these out a bit so that they don't
1148          * all fall in the same interrupt level.
1149          *
1150          * Also, we've got to be careful not to trash gate
1151          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1152          */
1153         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1154         static int current_offset = VECTOR_OFFSET_START % 8;
1155         unsigned int old_vector;
1156         int cpu, err;
1157         cpumask_var_t tmp_mask;
1158
1159         if (cfg->move_in_progress)
1160                 return -EBUSY;
1161
1162         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1163                 return -ENOMEM;
1164
1165         old_vector = cfg->vector;
1166         if (old_vector) {
1167                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1168                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1169                 if (!cpumask_empty(tmp_mask)) {
1170                         free_cpumask_var(tmp_mask);
1171                         return 0;
1172                 }
1173         }
1174
1175         /* Only try and allocate irqs on cpus that are present */
1176         err = -ENOSPC;
1177         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1178                 int new_cpu;
1179                 int vector, offset;
1180
1181                 apic->vector_allocation_domain(cpu, tmp_mask);
1182
1183                 vector = current_vector;
1184                 offset = current_offset;
1185 next:
1186                 vector += 8;
1187                 if (vector >= first_system_vector) {
1188                         /* If out of vectors on large boxen, must share them. */
1189                         offset = (offset + 1) % 8;
1190                         vector = FIRST_EXTERNAL_VECTOR + offset;
1191                 }
1192                 if (unlikely(current_vector == vector))
1193                         continue;
1194
1195                 if (test_bit(vector, used_vectors))
1196                         goto next;
1197
1198                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1199                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1200                                 goto next;
1201                 /* Found one! */
1202                 current_vector = vector;
1203                 current_offset = offset;
1204                 if (old_vector) {
1205                         cfg->move_in_progress = 1;
1206                         cpumask_copy(cfg->old_domain, cfg->domain);
1207                 }
1208                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1209                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1210                 cfg->vector = vector;
1211                 cpumask_copy(cfg->domain, tmp_mask);
1212                 err = 0;
1213                 break;
1214         }
1215         free_cpumask_var(tmp_mask);
1216         return err;
1217 }
1218
1219 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1220 {
1221         int err;
1222         unsigned long flags;
1223
1224         raw_spin_lock_irqsave(&vector_lock, flags);
1225         err = __assign_irq_vector(irq, cfg, mask);
1226         raw_spin_unlock_irqrestore(&vector_lock, flags);
1227         return err;
1228 }
1229
1230 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1231 {
1232         int cpu, vector;
1233
1234         BUG_ON(!cfg->vector);
1235
1236         vector = cfg->vector;
1237         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1238                 per_cpu(vector_irq, cpu)[vector] = -1;
1239
1240         cfg->vector = 0;
1241         cpumask_clear(cfg->domain);
1242
1243         if (likely(!cfg->move_in_progress))
1244                 return;
1245         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1246                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1247                                                                 vector++) {
1248                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1249                                 continue;
1250                         per_cpu(vector_irq, cpu)[vector] = -1;
1251                         break;
1252                 }
1253         }
1254         cfg->move_in_progress = 0;
1255 }
1256
1257 void __setup_vector_irq(int cpu)
1258 {
1259         /* Initialize vector_irq on a new cpu */
1260         int irq, vector;
1261         struct irq_cfg *cfg;
1262         struct irq_desc *desc;
1263
1264         /*
1265          * vector_lock will make sure that we don't run into irq vector
1266          * assignments that might be happening on another cpu in parallel,
1267          * while we setup our initial vector to irq mappings.
1268          */
1269         raw_spin_lock(&vector_lock);
1270         /* Mark the inuse vectors */
1271         for_each_irq_desc(irq, desc) {
1272                 cfg = desc->chip_data;
1273
1274                 /*
1275                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1276                  * will be part of the irq_cfg's domain.
1277                  */
1278                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1279                         cpumask_set_cpu(cpu, cfg->domain);
1280
1281                 if (!cpumask_test_cpu(cpu, cfg->domain))
1282                         continue;
1283                 vector = cfg->vector;
1284                 per_cpu(vector_irq, cpu)[vector] = irq;
1285         }
1286         /* Mark the free vectors */
1287         for (vector = 0; vector < NR_VECTORS; ++vector) {
1288                 irq = per_cpu(vector_irq, cpu)[vector];
1289                 if (irq < 0)
1290                         continue;
1291
1292                 cfg = irq_cfg(irq);
1293                 if (!cpumask_test_cpu(cpu, cfg->domain))
1294                         per_cpu(vector_irq, cpu)[vector] = -1;
1295         }
1296         raw_spin_unlock(&vector_lock);
1297 }
1298
1299 static struct irq_chip ioapic_chip;
1300 static struct irq_chip ir_ioapic_chip;
1301
1302 #define IOAPIC_AUTO     -1
1303 #define IOAPIC_EDGE     0
1304 #define IOAPIC_LEVEL    1
1305
1306 #ifdef CONFIG_X86_32
1307 static inline int IO_APIC_irq_trigger(int irq)
1308 {
1309         int apic, idx, pin;
1310
1311         for (apic = 0; apic < nr_ioapics; apic++) {
1312                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1313                         idx = find_irq_entry(apic, pin, mp_INT);
1314                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1315                                 return irq_trigger(idx);
1316                 }
1317         }
1318         /*
1319          * nonexistent IRQs are edge default
1320          */
1321         return 0;
1322 }
1323 #else
1324 static inline int IO_APIC_irq_trigger(int irq)
1325 {
1326         return 1;
1327 }
1328 #endif
1329
1330 static void ioapic_register_intr(int irq, struct irq_desc *desc, unsigned long trigger)
1331 {
1332
1333         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1334             trigger == IOAPIC_LEVEL)
1335                 desc->status |= IRQ_LEVEL;
1336         else
1337                 desc->status &= ~IRQ_LEVEL;
1338
1339         if (irq_remapped(irq)) {
1340                 desc->status |= IRQ_MOVE_PCNTXT;
1341                 if (trigger)
1342                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1343                                                       handle_fasteoi_irq,
1344                                                      "fasteoi");
1345                 else
1346                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1347                                                       handle_edge_irq, "edge");
1348                 return;
1349         }
1350
1351         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1352             trigger == IOAPIC_LEVEL)
1353                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1354                                               handle_fasteoi_irq,
1355                                               "fasteoi");
1356         else
1357                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1358                                               handle_edge_irq, "edge");
1359 }
1360
1361 int setup_ioapic_entry(int apic_id, int irq,
1362                        struct IO_APIC_route_entry *entry,
1363                        unsigned int destination, int trigger,
1364                        int polarity, int vector, int pin)
1365 {
1366         /*
1367          * add it to the IO-APIC irq-routing table:
1368          */
1369         memset(entry,0,sizeof(*entry));
1370
1371         if (intr_remapping_enabled) {
1372                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1373                 struct irte irte;
1374                 struct IR_IO_APIC_route_entry *ir_entry =
1375                         (struct IR_IO_APIC_route_entry *) entry;
1376                 int index;
1377
1378                 if (!iommu)
1379                         panic("No mapping iommu for ioapic %d\n", apic_id);
1380
1381                 index = alloc_irte(iommu, irq, 1);
1382                 if (index < 0)
1383                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1384
1385                 prepare_irte(&irte, vector, destination);
1386
1387                 /* Set source-id of interrupt request */
1388                 set_ioapic_sid(&irte, apic_id);
1389
1390                 modify_irte(irq, &irte);
1391
1392                 ir_entry->index2 = (index >> 15) & 0x1;
1393                 ir_entry->zero = 0;
1394                 ir_entry->format = 1;
1395                 ir_entry->index = (index & 0x7fff);
1396                 /*
1397                  * IO-APIC RTE will be configured with virtual vector.
1398                  * irq handler will do the explicit EOI to the io-apic.
1399                  */
1400                 ir_entry->vector = pin;
1401         } else {
1402                 entry->delivery_mode = apic->irq_delivery_mode;
1403                 entry->dest_mode = apic->irq_dest_mode;
1404                 entry->dest = destination;
1405                 entry->vector = vector;
1406         }
1407
1408         entry->mask = 0;                                /* enable IRQ */
1409         entry->trigger = trigger;
1410         entry->polarity = polarity;
1411
1412         /* Mask level triggered irqs.
1413          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1414          */
1415         if (trigger)
1416                 entry->mask = 1;
1417         return 0;
1418 }
1419
1420 static void setup_IO_APIC_irq(int apic_id, int pin, unsigned int irq, struct irq_desc *desc,
1421                               int trigger, int polarity)
1422 {
1423         struct irq_cfg *cfg;
1424         struct IO_APIC_route_entry entry;
1425         unsigned int dest;
1426
1427         if (!IO_APIC_IRQ(irq))
1428                 return;
1429
1430         cfg = desc->chip_data;
1431
1432         /*
1433          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1434          * controllers like 8259. Now that IO-APIC can handle this irq, update
1435          * the cfg->domain.
1436          */
1437         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1438                 apic->vector_allocation_domain(0, cfg->domain);
1439
1440         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1441                 return;
1442
1443         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1444
1445         apic_printk(APIC_VERBOSE,KERN_DEBUG
1446                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1447                     "IRQ %d Mode:%i Active:%i)\n",
1448                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1449                     irq, trigger, polarity);
1450
1451
1452         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1453                                dest, trigger, polarity, cfg->vector, pin)) {
1454                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1455                        mp_ioapics[apic_id].apicid, pin);
1456                 __clear_irq_vector(irq, cfg);
1457                 return;
1458         }
1459
1460         ioapic_register_intr(irq, desc, trigger);
1461         if (irq < legacy_pic->nr_legacy_irqs)
1462                 legacy_pic->chip->mask(irq);
1463
1464         ioapic_write_entry(apic_id, pin, entry);
1465 }
1466
1467 static struct {
1468         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1469 } mp_ioapic_routing[MAX_IO_APICS];
1470
1471 static void __init setup_IO_APIC_irqs(void)
1472 {
1473         int apic_id, pin, idx, irq;
1474         int notcon = 0;
1475         struct irq_desc *desc;
1476         struct irq_cfg *cfg;
1477         int node = cpu_to_node(0);
1478
1479         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1480
1481         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1482         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1483                 idx = find_irq_entry(apic_id, pin, mp_INT);
1484                 if (idx == -1) {
1485                         if (!notcon) {
1486                                 notcon = 1;
1487                                 apic_printk(APIC_VERBOSE,
1488                                         KERN_DEBUG " %d-%d",
1489                                         mp_ioapics[apic_id].apicid, pin);
1490                         } else
1491                                 apic_printk(APIC_VERBOSE, " %d-%d",
1492                                         mp_ioapics[apic_id].apicid, pin);
1493                         continue;
1494                 }
1495                 if (notcon) {
1496                         apic_printk(APIC_VERBOSE,
1497                                 " (apicid-pin) not connected\n");
1498                         notcon = 0;
1499                 }
1500
1501                 irq = pin_2_irq(idx, apic_id, pin);
1502
1503                 if ((apic_id > 0) && (irq > 16))
1504                         continue;
1505
1506                 /*
1507                  * Skip the timer IRQ if there's a quirk handler
1508                  * installed and if it returns 1:
1509                  */
1510                 if (apic->multi_timer_check &&
1511                                 apic->multi_timer_check(apic_id, irq))
1512                         continue;
1513
1514                 desc = irq_to_desc_alloc_node(irq, node);
1515                 if (!desc) {
1516                         printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1517                         continue;
1518                 }
1519                 cfg = desc->chip_data;
1520                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1521                 /*
1522                  * don't mark it in pin_programmed, so later acpi could
1523                  * set it correctly when irq < 16
1524                  */
1525                 setup_IO_APIC_irq(apic_id, pin, irq, desc,
1526                                 irq_trigger(idx), irq_polarity(idx));
1527         }
1528
1529         if (notcon)
1530                 apic_printk(APIC_VERBOSE,
1531                         " (apicid-pin) not connected\n");
1532 }
1533
1534 /*
1535  * for the gsit that is not in first ioapic
1536  * but could not use acpi_register_gsi()
1537  * like some special sci in IBM x3330
1538  */
1539 void setup_IO_APIC_irq_extra(u32 gsi)
1540 {
1541         int apic_id = 0, pin, idx, irq;
1542         int node = cpu_to_node(0);
1543         struct irq_desc *desc;
1544         struct irq_cfg *cfg;
1545
1546         /*
1547          * Convert 'gsi' to 'ioapic.pin'.
1548          */
1549         apic_id = mp_find_ioapic(gsi);
1550         if (apic_id < 0)
1551                 return;
1552
1553         pin = mp_find_ioapic_pin(apic_id, gsi);
1554         idx = find_irq_entry(apic_id, pin, mp_INT);
1555         if (idx == -1)
1556                 return;
1557
1558         irq = pin_2_irq(idx, apic_id, pin);
1559 #ifdef CONFIG_SPARSE_IRQ
1560         desc = irq_to_desc(irq);
1561         if (desc)
1562                 return;
1563 #endif
1564         desc = irq_to_desc_alloc_node(irq, node);
1565         if (!desc) {
1566                 printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1567                 return;
1568         }
1569
1570         cfg = desc->chip_data;
1571         add_pin_to_irq_node(cfg, node, apic_id, pin);
1572
1573         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1574                 pr_debug("Pin %d-%d already programmed\n",
1575                          mp_ioapics[apic_id].apicid, pin);
1576                 return;
1577         }
1578         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1579
1580         setup_IO_APIC_irq(apic_id, pin, irq, desc,
1581                         irq_trigger(idx), irq_polarity(idx));
1582 }
1583
1584 /*
1585  * Set up the timer pin, possibly with the 8259A-master behind.
1586  */
1587 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1588                                         int vector)
1589 {
1590         struct IO_APIC_route_entry entry;
1591
1592         if (intr_remapping_enabled)
1593                 return;
1594
1595         memset(&entry, 0, sizeof(entry));
1596
1597         /*
1598          * We use logical delivery to get the timer IRQ
1599          * to the first CPU.
1600          */
1601         entry.dest_mode = apic->irq_dest_mode;
1602         entry.mask = 0;                 /* don't mask IRQ for edge */
1603         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1604         entry.delivery_mode = apic->irq_delivery_mode;
1605         entry.polarity = 0;
1606         entry.trigger = 0;
1607         entry.vector = vector;
1608
1609         /*
1610          * The timer IRQ doesn't have to know that behind the
1611          * scene we may have a 8259A-master in AEOI mode ...
1612          */
1613         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1614
1615         /*
1616          * Add it to the IO-APIC irq-routing table:
1617          */
1618         ioapic_write_entry(apic_id, pin, entry);
1619 }
1620
1621
1622 __apicdebuginit(void) print_IO_APIC(void)
1623 {
1624         int apic, i;
1625         union IO_APIC_reg_00 reg_00;
1626         union IO_APIC_reg_01 reg_01;
1627         union IO_APIC_reg_02 reg_02;
1628         union IO_APIC_reg_03 reg_03;
1629         unsigned long flags;
1630         struct irq_cfg *cfg;
1631         struct irq_desc *desc;
1632         unsigned int irq;
1633
1634         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1635         for (i = 0; i < nr_ioapics; i++)
1636                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1637                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1638
1639         /*
1640          * We are a bit conservative about what we expect.  We have to
1641          * know about every hardware change ASAP.
1642          */
1643         printk(KERN_INFO "testing the IO APIC.......................\n");
1644
1645         for (apic = 0; apic < nr_ioapics; apic++) {
1646
1647         raw_spin_lock_irqsave(&ioapic_lock, flags);
1648         reg_00.raw = io_apic_read(apic, 0);
1649         reg_01.raw = io_apic_read(apic, 1);
1650         if (reg_01.bits.version >= 0x10)
1651                 reg_02.raw = io_apic_read(apic, 2);
1652         if (reg_01.bits.version >= 0x20)
1653                 reg_03.raw = io_apic_read(apic, 3);
1654         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1655
1656         printk("\n");
1657         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1658         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1659         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1660         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1661         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1662
1663         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1664         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1665
1666         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1667         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1668
1669         /*
1670          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1671          * but the value of reg_02 is read as the previous read register
1672          * value, so ignore it if reg_02 == reg_01.
1673          */
1674         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1675                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1676                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1677         }
1678
1679         /*
1680          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1681          * or reg_03, but the value of reg_0[23] is read as the previous read
1682          * register value, so ignore it if reg_03 == reg_0[12].
1683          */
1684         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1685             reg_03.raw != reg_01.raw) {
1686                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1687                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1688         }
1689
1690         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1691
1692         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1693                           " Stat Dmod Deli Vect:\n");
1694
1695         for (i = 0; i <= reg_01.bits.entries; i++) {
1696                 struct IO_APIC_route_entry entry;
1697
1698                 entry = ioapic_read_entry(apic, i);
1699
1700                 printk(KERN_DEBUG " %02x %03X ",
1701                         i,
1702                         entry.dest
1703                 );
1704
1705                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1706                         entry.mask,
1707                         entry.trigger,
1708                         entry.irr,
1709                         entry.polarity,
1710                         entry.delivery_status,
1711                         entry.dest_mode,
1712                         entry.delivery_mode,
1713                         entry.vector
1714                 );
1715         }
1716         }
1717         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1718         for_each_irq_desc(irq, desc) {
1719                 struct irq_pin_list *entry;
1720
1721                 cfg = desc->chip_data;
1722                 if (!cfg)
1723                         continue;
1724                 entry = cfg->irq_2_pin;
1725                 if (!entry)
1726                         continue;
1727                 printk(KERN_DEBUG "IRQ%d ", irq);
1728                 for_each_irq_pin(entry, cfg->irq_2_pin)
1729                         printk("-> %d:%d", entry->apic, entry->pin);
1730                 printk("\n");
1731         }
1732
1733         printk(KERN_INFO ".................................... done.\n");
1734
1735         return;
1736 }
1737
1738 __apicdebuginit(void) print_APIC_field(int base)
1739 {
1740         int i;
1741
1742         printk(KERN_DEBUG);
1743
1744         for (i = 0; i < 8; i++)
1745                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1746
1747         printk(KERN_CONT "\n");
1748 }
1749
1750 __apicdebuginit(void) print_local_APIC(void *dummy)
1751 {
1752         unsigned int i, v, ver, maxlvt;
1753         u64 icr;
1754
1755         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1756                 smp_processor_id(), hard_smp_processor_id());
1757         v = apic_read(APIC_ID);
1758         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1759         v = apic_read(APIC_LVR);
1760         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1761         ver = GET_APIC_VERSION(v);
1762         maxlvt = lapic_get_maxlvt();
1763
1764         v = apic_read(APIC_TASKPRI);
1765         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1766
1767         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1768                 if (!APIC_XAPIC(ver)) {
1769                         v = apic_read(APIC_ARBPRI);
1770                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1771                                v & APIC_ARBPRI_MASK);
1772                 }
1773                 v = apic_read(APIC_PROCPRI);
1774                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1775         }
1776
1777         /*
1778          * Remote read supported only in the 82489DX and local APIC for
1779          * Pentium processors.
1780          */
1781         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1782                 v = apic_read(APIC_RRR);
1783                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1784         }
1785
1786         v = apic_read(APIC_LDR);
1787         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1788         if (!x2apic_enabled()) {
1789                 v = apic_read(APIC_DFR);
1790                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1791         }
1792         v = apic_read(APIC_SPIV);
1793         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1794
1795         printk(KERN_DEBUG "... APIC ISR field:\n");
1796         print_APIC_field(APIC_ISR);
1797         printk(KERN_DEBUG "... APIC TMR field:\n");
1798         print_APIC_field(APIC_TMR);
1799         printk(KERN_DEBUG "... APIC IRR field:\n");
1800         print_APIC_field(APIC_IRR);
1801
1802         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1803                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1804                         apic_write(APIC_ESR, 0);
1805
1806                 v = apic_read(APIC_ESR);
1807                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1808         }
1809
1810         icr = apic_icr_read();
1811         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1812         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1813
1814         v = apic_read(APIC_LVTT);
1815         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1816
1817         if (maxlvt > 3) {                       /* PC is LVT#4. */
1818                 v = apic_read(APIC_LVTPC);
1819                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1820         }
1821         v = apic_read(APIC_LVT0);
1822         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1823         v = apic_read(APIC_LVT1);
1824         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1825
1826         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1827                 v = apic_read(APIC_LVTERR);
1828                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1829         }
1830
1831         v = apic_read(APIC_TMICT);
1832         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1833         v = apic_read(APIC_TMCCT);
1834         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1835         v = apic_read(APIC_TDCR);
1836         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1837
1838         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1839                 v = apic_read(APIC_EFEAT);
1840                 maxlvt = (v >> 16) & 0xff;
1841                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1842                 v = apic_read(APIC_ECTRL);
1843                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1844                 for (i = 0; i < maxlvt; i++) {
1845                         v = apic_read(APIC_EILVTn(i));
1846                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1847                 }
1848         }
1849         printk("\n");
1850 }
1851
1852 __apicdebuginit(void) print_local_APICs(int maxcpu)
1853 {
1854         int cpu;
1855
1856         if (!maxcpu)
1857                 return;
1858
1859         preempt_disable();
1860         for_each_online_cpu(cpu) {
1861                 if (cpu >= maxcpu)
1862                         break;
1863                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1864         }
1865         preempt_enable();
1866 }
1867
1868 __apicdebuginit(void) print_PIC(void)
1869 {
1870         unsigned int v;
1871         unsigned long flags;
1872
1873         if (!legacy_pic->nr_legacy_irqs)
1874                 return;
1875
1876         printk(KERN_DEBUG "\nprinting PIC contents\n");
1877
1878         raw_spin_lock_irqsave(&i8259A_lock, flags);
1879
1880         v = inb(0xa1) << 8 | inb(0x21);
1881         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1882
1883         v = inb(0xa0) << 8 | inb(0x20);
1884         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1885
1886         outb(0x0b,0xa0);
1887         outb(0x0b,0x20);
1888         v = inb(0xa0) << 8 | inb(0x20);
1889         outb(0x0a,0xa0);
1890         outb(0x0a,0x20);
1891
1892         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1893
1894         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1895
1896         v = inb(0x4d1) << 8 | inb(0x4d0);
1897         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1898 }
1899
1900 static int __initdata show_lapic = 1;
1901 static __init int setup_show_lapic(char *arg)
1902 {
1903         int num = -1;
1904
1905         if (strcmp(arg, "all") == 0) {
1906                 show_lapic = CONFIG_NR_CPUS;
1907         } else {
1908                 get_option(&arg, &num);
1909                 if (num >= 0)
1910                         show_lapic = num;
1911         }
1912
1913         return 1;
1914 }
1915 __setup("show_lapic=", setup_show_lapic);
1916
1917 __apicdebuginit(int) print_ICs(void)
1918 {
1919         if (apic_verbosity == APIC_QUIET)
1920                 return 0;
1921
1922         print_PIC();
1923
1924         /* don't print out if apic is not there */
1925         if (!cpu_has_apic && !apic_from_smp_config())
1926                 return 0;
1927
1928         print_local_APICs(show_lapic);
1929         print_IO_APIC();
1930
1931         return 0;
1932 }
1933
1934 fs_initcall(print_ICs);
1935
1936
1937 /* Where if anywhere is the i8259 connect in external int mode */
1938 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1939
1940 void __init enable_IO_APIC(void)
1941 {
1942         int i8259_apic, i8259_pin;
1943         int apic;
1944
1945         if (!legacy_pic->nr_legacy_irqs)
1946                 return;
1947
1948         for(apic = 0; apic < nr_ioapics; apic++) {
1949                 int pin;
1950                 /* See if any of the pins is in ExtINT mode */
1951                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1952                         struct IO_APIC_route_entry entry;
1953                         entry = ioapic_read_entry(apic, pin);
1954
1955                         /* If the interrupt line is enabled and in ExtInt mode
1956                          * I have found the pin where the i8259 is connected.
1957                          */
1958                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1959                                 ioapic_i8259.apic = apic;
1960                                 ioapic_i8259.pin  = pin;
1961                                 goto found_i8259;
1962                         }
1963                 }
1964         }
1965  found_i8259:
1966         /* Look to see what if the MP table has reported the ExtINT */
1967         /* If we could not find the appropriate pin by looking at the ioapic
1968          * the i8259 probably is not connected the ioapic but give the
1969          * mptable a chance anyway.
1970          */
1971         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1972         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1973         /* Trust the MP table if nothing is setup in the hardware */
1974         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1975                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1976                 ioapic_i8259.pin  = i8259_pin;
1977                 ioapic_i8259.apic = i8259_apic;
1978         }
1979         /* Complain if the MP table and the hardware disagree */
1980         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1981                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1982         {
1983                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1984         }
1985
1986         /*
1987          * Do not trust the IO-APIC being empty at bootup
1988          */
1989         clear_IO_APIC();
1990 }
1991
1992 /*
1993  * Not an __init, needed by the reboot code
1994  */
1995 void disable_IO_APIC(void)
1996 {
1997         /*
1998          * Clear the IO-APIC before rebooting:
1999          */
2000         clear_IO_APIC();
2001
2002         if (!legacy_pic->nr_legacy_irqs)
2003                 return;
2004
2005         /*
2006          * If the i8259 is routed through an IOAPIC
2007          * Put that IOAPIC in virtual wire mode
2008          * so legacy interrupts can be delivered.
2009          *
2010          * With interrupt-remapping, for now we will use virtual wire A mode,
2011          * as virtual wire B is little complex (need to configure both
2012          * IOAPIC RTE aswell as interrupt-remapping table entry).
2013          * As this gets called during crash dump, keep this simple for now.
2014          */
2015         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
2016                 struct IO_APIC_route_entry entry;
2017
2018                 memset(&entry, 0, sizeof(entry));
2019                 entry.mask            = 0; /* Enabled */
2020                 entry.trigger         = 0; /* Edge */
2021                 entry.irr             = 0;
2022                 entry.polarity        = 0; /* High */
2023                 entry.delivery_status = 0;
2024                 entry.dest_mode       = 0; /* Physical */
2025                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2026                 entry.vector          = 0;
2027                 entry.dest            = read_apic_id();
2028
2029                 /*
2030                  * Add it to the IO-APIC irq-routing table:
2031                  */
2032                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2033         }
2034
2035         /*
2036          * Use virtual wire A mode when interrupt remapping is enabled.
2037          */
2038         if (cpu_has_apic || apic_from_smp_config())
2039                 disconnect_bsp_APIC(!intr_remapping_enabled &&
2040                                 ioapic_i8259.pin != -1);
2041 }
2042
2043 #ifdef CONFIG_X86_32
2044 /*
2045  * function to set the IO-APIC physical IDs based on the
2046  * values stored in the MPC table.
2047  *
2048  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2049  */
2050
2051 void __init setup_ioapic_ids_from_mpc(void)
2052 {
2053         union IO_APIC_reg_00 reg_00;
2054         physid_mask_t phys_id_present_map;
2055         int apic_id;
2056         int i;
2057         unsigned char old_id;
2058         unsigned long flags;
2059
2060         if (acpi_ioapic)
2061                 return;
2062         /*
2063          * Don't check I/O APIC IDs for xAPIC systems.  They have
2064          * no meaning without the serial APIC bus.
2065          */
2066         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2067                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2068                 return;
2069         /*
2070          * This is broken; anything with a real cpu count has to
2071          * circumvent this idiocy regardless.
2072          */
2073         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
2074
2075         /*
2076          * Set the IOAPIC ID to the value stored in the MPC table.
2077          */
2078         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
2079
2080                 /* Read the register 0 value */
2081                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2082                 reg_00.raw = io_apic_read(apic_id, 0);
2083                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2084
2085                 old_id = mp_ioapics[apic_id].apicid;
2086
2087                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
2088                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2089                                 apic_id, mp_ioapics[apic_id].apicid);
2090                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2091                                 reg_00.bits.ID);
2092                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
2093                 }
2094
2095                 /*
2096                  * Sanity check, is the ID really free? Every APIC in a
2097                  * system must have a unique ID or we get lots of nice
2098                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2099                  */
2100                 if (apic->check_apicid_used(&phys_id_present_map,
2101                                         mp_ioapics[apic_id].apicid)) {
2102                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2103                                 apic_id, mp_ioapics[apic_id].apicid);
2104                         for (i = 0; i < get_physical_broadcast(); i++)
2105                                 if (!physid_isset(i, phys_id_present_map))
2106                                         break;
2107                         if (i >= get_physical_broadcast())
2108                                 panic("Max APIC ID exceeded!\n");
2109                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2110                                 i);
2111                         physid_set(i, phys_id_present_map);
2112                         mp_ioapics[apic_id].apicid = i;
2113                 } else {
2114                         physid_mask_t tmp;
2115                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
2116                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2117                                         "phys_id_present_map\n",
2118                                         mp_ioapics[apic_id].apicid);
2119                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2120                 }
2121
2122
2123                 /*
2124                  * We need to adjust the IRQ routing table
2125                  * if the ID changed.
2126                  */
2127                 if (old_id != mp_ioapics[apic_id].apicid)
2128                         for (i = 0; i < mp_irq_entries; i++)
2129                                 if (mp_irqs[i].dstapic == old_id)
2130                                         mp_irqs[i].dstapic
2131                                                 = mp_ioapics[apic_id].apicid;
2132
2133                 /*
2134                  * Read the right value from the MPC table and
2135                  * write it into the ID register.
2136                  */
2137                 apic_printk(APIC_VERBOSE, KERN_INFO
2138                         "...changing IO-APIC physical APIC ID to %d ...",
2139                         mp_ioapics[apic_id].apicid);
2140
2141                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2142                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2143                 io_apic_write(apic_id, 0, reg_00.raw);
2144                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2145
2146                 /*
2147                  * Sanity check
2148                  */
2149                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2150                 reg_00.raw = io_apic_read(apic_id, 0);
2151                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2152                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2153                         printk("could not set ID!\n");
2154                 else
2155                         apic_printk(APIC_VERBOSE, " ok.\n");
2156         }
2157 }
2158 #endif
2159
2160 int no_timer_check __initdata;
2161
2162 static int __init notimercheck(char *s)
2163 {
2164         no_timer_check = 1;
2165         return 1;
2166 }
2167 __setup("no_timer_check", notimercheck);
2168
2169 /*
2170  * There is a nasty bug in some older SMP boards, their mptable lies
2171  * about the timer IRQ. We do the following to work around the situation:
2172  *
2173  *      - timer IRQ defaults to IO-APIC IRQ
2174  *      - if this function detects that timer IRQs are defunct, then we fall
2175  *        back to ISA timer IRQs
2176  */
2177 static int __init timer_irq_works(void)
2178 {
2179         unsigned long t1 = jiffies;
2180         unsigned long flags;
2181
2182         if (no_timer_check)
2183                 return 1;
2184
2185         local_save_flags(flags);
2186         local_irq_enable();
2187         /* Let ten ticks pass... */
2188         mdelay((10 * 1000) / HZ);
2189         local_irq_restore(flags);
2190
2191         /*
2192          * Expect a few ticks at least, to be sure some possible
2193          * glue logic does not lock up after one or two first
2194          * ticks in a non-ExtINT mode.  Also the local APIC
2195          * might have cached one ExtINT interrupt.  Finally, at
2196          * least one tick may be lost due to delays.
2197          */
2198
2199         /* jiffies wrap? */
2200         if (time_after(jiffies, t1 + 4))
2201                 return 1;
2202         return 0;
2203 }
2204
2205 /*
2206  * In the SMP+IOAPIC case it might happen that there are an unspecified
2207  * number of pending IRQ events unhandled. These cases are very rare,
2208  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2209  * better to do it this way as thus we do not have to be aware of
2210  * 'pending' interrupts in the IRQ path, except at this point.
2211  */
2212 /*
2213  * Edge triggered needs to resend any interrupt
2214  * that was delayed but this is now handled in the device
2215  * independent code.
2216  */
2217
2218 /*
2219  * Starting up a edge-triggered IO-APIC interrupt is
2220  * nasty - we need to make sure that we get the edge.
2221  * If it is already asserted for some reason, we need
2222  * return 1 to indicate that is was pending.
2223  *
2224  * This is not complete - we should be able to fake
2225  * an edge even if it isn't on the 8259A...
2226  */
2227
2228 static unsigned int startup_ioapic_irq(unsigned int irq)
2229 {
2230         int was_pending = 0;
2231         unsigned long flags;
2232         struct irq_cfg *cfg;
2233
2234         raw_spin_lock_irqsave(&ioapic_lock, flags);
2235         if (irq < legacy_pic->nr_legacy_irqs) {
2236                 legacy_pic->chip->mask(irq);
2237                 if (legacy_pic->irq_pending(irq))
2238                         was_pending = 1;
2239         }
2240         cfg = irq_cfg(irq);
2241         __unmask_IO_APIC_irq(cfg);
2242         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2243
2244         return was_pending;
2245 }
2246
2247 static int ioapic_retrigger_irq(unsigned int irq)
2248 {
2249
2250         struct irq_cfg *cfg = irq_cfg(irq);
2251         unsigned long flags;
2252
2253         raw_spin_lock_irqsave(&vector_lock, flags);
2254         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2255         raw_spin_unlock_irqrestore(&vector_lock, flags);
2256
2257         return 1;
2258 }
2259
2260 /*
2261  * Level and edge triggered IO-APIC interrupts need different handling,
2262  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2263  * handled with the level-triggered descriptor, but that one has slightly
2264  * more overhead. Level-triggered interrupts cannot be handled with the
2265  * edge-triggered handler, without risking IRQ storms and other ugly
2266  * races.
2267  */
2268
2269 #ifdef CONFIG_SMP
2270 void send_cleanup_vector(struct irq_cfg *cfg)
2271 {
2272         cpumask_var_t cleanup_mask;
2273
2274         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2275                 unsigned int i;
2276                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2277                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2278         } else {
2279                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2280                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2281                 free_cpumask_var(cleanup_mask);
2282         }
2283         cfg->move_in_progress = 0;
2284 }
2285
2286 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2287 {
2288         int apic, pin;
2289         struct irq_pin_list *entry;
2290         u8 vector = cfg->vector;
2291
2292         for_each_irq_pin(entry, cfg->irq_2_pin) {
2293                 unsigned int reg;
2294
2295                 apic = entry->apic;
2296                 pin = entry->pin;
2297                 /*
2298                  * With interrupt-remapping, destination information comes
2299                  * from interrupt-remapping table entry.
2300                  */
2301                 if (!irq_remapped(irq))
2302                         io_apic_write(apic, 0x11 + pin*2, dest);
2303                 reg = io_apic_read(apic, 0x10 + pin*2);
2304                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2305                 reg |= vector;
2306                 io_apic_modify(apic, 0x10 + pin*2, reg);
2307         }
2308 }
2309
2310 /*
2311  * Either sets desc->affinity to a valid value, and returns
2312  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2313  * leaves desc->affinity untouched.
2314  */
2315 unsigned int
2316 set_desc_affinity(struct irq_desc *desc, const struct cpumask *mask,
2317                   unsigned int *dest_id)
2318 {
2319         struct irq_cfg *cfg;
2320         unsigned int irq;
2321
2322         if (!cpumask_intersects(mask, cpu_online_mask))
2323                 return -1;
2324
2325         irq = desc->irq;
2326         cfg = desc->chip_data;
2327         if (assign_irq_vector(irq, cfg, mask))
2328                 return -1;
2329
2330         cpumask_copy(desc->affinity, mask);
2331
2332         *dest_id = apic->cpu_mask_to_apicid_and(desc->affinity, cfg->domain);
2333         return 0;
2334 }
2335
2336 static int
2337 set_ioapic_affinity_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2338 {
2339         struct irq_cfg *cfg;
2340         unsigned long flags;
2341         unsigned int dest;
2342         unsigned int irq;
2343         int ret = -1;
2344
2345         irq = desc->irq;
2346         cfg = desc->chip_data;
2347
2348         raw_spin_lock_irqsave(&ioapic_lock, flags);
2349         ret = set_desc_affinity(desc, mask, &dest);
2350         if (!ret) {
2351                 /* Only the high 8 bits are valid. */
2352                 dest = SET_APIC_LOGICAL_ID(dest);
2353                 __target_IO_APIC_irq(irq, dest, cfg);
2354         }
2355         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2356
2357         return ret;
2358 }
2359
2360 static int
2361 set_ioapic_affinity_irq(unsigned int irq, const struct cpumask *mask)
2362 {
2363         struct irq_desc *desc;
2364
2365         desc = irq_to_desc(irq);
2366
2367         return set_ioapic_affinity_irq_desc(desc, mask);
2368 }
2369
2370 #ifdef CONFIG_INTR_REMAP
2371
2372 /*
2373  * Migrate the IO-APIC irq in the presence of intr-remapping.
2374  *
2375  * For both level and edge triggered, irq migration is a simple atomic
2376  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2377  *
2378  * For level triggered, we eliminate the io-apic RTE modification (with the
2379  * updated vector information), by using a virtual vector (io-apic pin number).
2380  * Real vector that is used for interrupting cpu will be coming from
2381  * the interrupt-remapping table entry.
2382  */
2383 static int
2384 migrate_ioapic_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2385 {
2386         struct irq_cfg *cfg;
2387         struct irte irte;
2388         unsigned int dest;
2389         unsigned int irq;
2390         int ret = -1;
2391
2392         if (!cpumask_intersects(mask, cpu_online_mask))
2393                 return ret;
2394
2395         irq = desc->irq;
2396         if (get_irte(irq, &irte))
2397                 return ret;
2398
2399         cfg = desc->chip_data;
2400         if (assign_irq_vector(irq, cfg, mask))
2401                 return ret;
2402
2403         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2404
2405         irte.vector = cfg->vector;
2406         irte.dest_id = IRTE_DEST(dest);
2407
2408         /*
2409          * Modified the IRTE and flushes the Interrupt entry cache.
2410          */
2411         modify_irte(irq, &irte);
2412
2413         if (cfg->move_in_progress)
2414                 send_cleanup_vector(cfg);
2415
2416         cpumask_copy(desc->affinity, mask);
2417
2418         return 0;
2419 }
2420
2421 /*
2422  * Migrates the IRQ destination in the process context.
2423  */
2424 static int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2425                                             const struct cpumask *mask)
2426 {
2427         return migrate_ioapic_irq_desc(desc, mask);
2428 }
2429 static int set_ir_ioapic_affinity_irq(unsigned int irq,
2430                                        const struct cpumask *mask)
2431 {
2432         struct irq_desc *desc = irq_to_desc(irq);
2433
2434         return set_ir_ioapic_affinity_irq_desc(desc, mask);
2435 }
2436 #else
2437 static inline int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2438                                                    const struct cpumask *mask)
2439 {
2440         return 0;
2441 }
2442 #endif
2443
2444 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2445 {
2446         unsigned vector, me;
2447
2448         ack_APIC_irq();
2449         exit_idle();
2450         irq_enter();
2451
2452         me = smp_processor_id();
2453         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2454                 unsigned int irq;
2455                 unsigned int irr;
2456                 struct irq_desc *desc;
2457                 struct irq_cfg *cfg;
2458                 irq = __get_cpu_var(vector_irq)[vector];
2459
2460                 if (irq == -1)
2461                         continue;
2462
2463                 desc = irq_to_desc(irq);
2464                 if (!desc)
2465                         continue;
2466
2467                 cfg = irq_cfg(irq);
2468                 raw_spin_lock(&desc->lock);
2469
2470                 /*
2471                  * Check if the irq migration is in progress. If so, we
2472                  * haven't received the cleanup request yet for this irq.
2473                  */
2474                 if (cfg->move_in_progress)
2475                         goto unlock;
2476
2477                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2478                         goto unlock;
2479
2480                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2481                 /*
2482                  * Check if the vector that needs to be cleanedup is
2483                  * registered at the cpu's IRR. If so, then this is not
2484                  * the best time to clean it up. Lets clean it up in the
2485                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2486                  * to myself.
2487                  */
2488                 if (irr  & (1 << (vector % 32))) {
2489                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2490                         goto unlock;
2491                 }
2492                 __get_cpu_var(vector_irq)[vector] = -1;
2493 unlock:
2494                 raw_spin_unlock(&desc->lock);
2495         }
2496
2497         irq_exit();
2498 }
2499
2500 static void __irq_complete_move(struct irq_desc **descp, unsigned vector)
2501 {
2502         struct irq_desc *desc = *descp;
2503         struct irq_cfg *cfg = desc->chip_data;
2504         unsigned me;
2505
2506         if (likely(!cfg->move_in_progress))
2507                 return;
2508
2509         me = smp_processor_id();
2510
2511         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2512                 send_cleanup_vector(cfg);
2513 }
2514
2515 static void irq_complete_move(struct irq_desc **descp)
2516 {
2517         __irq_complete_move(descp, ~get_irq_regs()->orig_ax);
2518 }
2519
2520 void irq_force_complete_move(int irq)
2521 {
2522         struct irq_desc *desc = irq_to_desc(irq);
2523         struct irq_cfg *cfg = desc->chip_data;
2524
2525         if (!cfg)
2526                 return;
2527
2528         __irq_complete_move(&desc, cfg->vector);
2529 }
2530 #else
2531 static inline void irq_complete_move(struct irq_desc **descp) {}
2532 #endif
2533
2534 static void ack_apic_edge(unsigned int irq)
2535 {
2536         struct irq_desc *desc = irq_to_desc(irq);
2537
2538         irq_complete_move(&desc);
2539         move_native_irq(irq);
2540         ack_APIC_irq();
2541 }
2542
2543 atomic_t irq_mis_count;
2544
2545 /*
2546  * IO-APIC versions below 0x20 don't support EOI register.
2547  * For the record, here is the information about various versions:
2548  *     0Xh     82489DX
2549  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2550  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2551  *     30h-FFh Reserved
2552  *
2553  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2554  * version as 0x2. This is an error with documentation and these ICH chips
2555  * use io-apic's of version 0x20.
2556  *
2557  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2558  * Otherwise, we simulate the EOI message manually by changing the trigger
2559  * mode to edge and then back to level, with RTE being masked during this.
2560 */
2561 static void __eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2562 {
2563         struct irq_pin_list *entry;
2564
2565         for_each_irq_pin(entry, cfg->irq_2_pin) {
2566                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2567                         /*
2568                          * Intr-remapping uses pin number as the virtual vector
2569                          * in the RTE. Actual vector is programmed in
2570                          * intr-remapping table entry. Hence for the io-apic
2571                          * EOI we use the pin number.
2572                          */
2573                         if (irq_remapped(irq))
2574                                 io_apic_eoi(entry->apic, entry->pin);
2575                         else
2576                                 io_apic_eoi(entry->apic, cfg->vector);
2577                 } else {
2578                         __mask_and_edge_IO_APIC_irq(entry);
2579                         __unmask_and_level_IO_APIC_irq(entry);
2580                 }
2581         }
2582 }
2583
2584 static void eoi_ioapic_irq(struct irq_desc *desc)
2585 {
2586         struct irq_cfg *cfg;
2587         unsigned long flags;
2588         unsigned int irq;
2589
2590         irq = desc->irq;
2591         cfg = desc->chip_data;
2592
2593         raw_spin_lock_irqsave(&ioapic_lock, flags);
2594         __eoi_ioapic_irq(irq, cfg);
2595         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2596 }
2597
2598 static void ack_apic_level(unsigned int irq)
2599 {
2600         struct irq_desc *desc = irq_to_desc(irq);
2601         unsigned long v;
2602         int i;
2603         struct irq_cfg *cfg;
2604         int do_unmask_irq = 0;
2605
2606         irq_complete_move(&desc);
2607 #ifdef CONFIG_GENERIC_PENDING_IRQ
2608         /* If we are moving the irq we need to mask it */
2609         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2610                 do_unmask_irq = 1;
2611                 mask_IO_APIC_irq_desc(desc);
2612         }
2613 #endif
2614
2615         /*
2616          * It appears there is an erratum which affects at least version 0x11
2617          * of I/O APIC (that's the 82093AA and cores integrated into various
2618          * chipsets).  Under certain conditions a level-triggered interrupt is
2619          * erroneously delivered as edge-triggered one but the respective IRR
2620          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2621          * message but it will never arrive and further interrupts are blocked
2622          * from the source.  The exact reason is so far unknown, but the
2623          * phenomenon was observed when two consecutive interrupt requests
2624          * from a given source get delivered to the same CPU and the source is
2625          * temporarily disabled in between.
2626          *
2627          * A workaround is to simulate an EOI message manually.  We achieve it
2628          * by setting the trigger mode to edge and then to level when the edge
2629          * trigger mode gets detected in the TMR of a local APIC for a
2630          * level-triggered interrupt.  We mask the source for the time of the
2631          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2632          * The idea is from Manfred Spraul.  --macro
2633          *
2634          * Also in the case when cpu goes offline, fixup_irqs() will forward
2635          * any unhandled interrupt on the offlined cpu to the new cpu
2636          * destination that is handling the corresponding interrupt. This
2637          * interrupt forwarding is done via IPI's. Hence, in this case also
2638          * level-triggered io-apic interrupt will be seen as an edge
2639          * interrupt in the IRR. And we can't rely on the cpu's EOI
2640          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2641          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2642          * supporting EOI register, we do an explicit EOI to clear the
2643          * remote IRR and on IO-APIC's which don't have an EOI register,
2644          * we use the above logic (mask+edge followed by unmask+level) from
2645          * Manfred Spraul to clear the remote IRR.
2646          */
2647         cfg = desc->chip_data;
2648         i = cfg->vector;
2649         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2650
2651         /*
2652          * We must acknowledge the irq before we move it or the acknowledge will
2653          * not propagate properly.
2654          */
2655         ack_APIC_irq();
2656
2657         /*
2658          * Tail end of clearing remote IRR bit (either by delivering the EOI
2659          * message via io-apic EOI register write or simulating it using
2660          * mask+edge followed by unnask+level logic) manually when the
2661          * level triggered interrupt is seen as the edge triggered interrupt
2662          * at the cpu.
2663          */
2664         if (!(v & (1 << (i & 0x1f)))) {
2665                 atomic_inc(&irq_mis_count);
2666
2667                 eoi_ioapic_irq(desc);
2668         }
2669
2670         /* Now we can move and renable the irq */
2671         if (unlikely(do_unmask_irq)) {
2672                 /* Only migrate the irq if the ack has been received.
2673                  *
2674                  * On rare occasions the broadcast level triggered ack gets
2675                  * delayed going to ioapics, and if we reprogram the
2676                  * vector while Remote IRR is still set the irq will never
2677                  * fire again.
2678                  *
2679                  * To prevent this scenario we read the Remote IRR bit
2680                  * of the ioapic.  This has two effects.
2681                  * - On any sane system the read of the ioapic will
2682                  *   flush writes (and acks) going to the ioapic from
2683                  *   this cpu.
2684                  * - We get to see if the ACK has actually been delivered.
2685                  *
2686                  * Based on failed experiments of reprogramming the
2687                  * ioapic entry from outside of irq context starting
2688                  * with masking the ioapic entry and then polling until
2689                  * Remote IRR was clear before reprogramming the
2690                  * ioapic I don't trust the Remote IRR bit to be
2691                  * completey accurate.
2692                  *
2693                  * However there appears to be no other way to plug
2694                  * this race, so if the Remote IRR bit is not
2695                  * accurate and is causing problems then it is a hardware bug
2696                  * and you can go talk to the chipset vendor about it.
2697                  */
2698                 cfg = desc->chip_data;
2699                 if (!io_apic_level_ack_pending(cfg))
2700                         move_masked_irq(irq);
2701                 unmask_IO_APIC_irq_desc(desc);
2702         }
2703 }
2704
2705 #ifdef CONFIG_INTR_REMAP
2706 static void ir_ack_apic_edge(unsigned int irq)
2707 {
2708         ack_APIC_irq();
2709 }
2710
2711 static void ir_ack_apic_level(unsigned int irq)
2712 {
2713         struct irq_desc *desc = irq_to_desc(irq);
2714
2715         ack_APIC_irq();
2716         eoi_ioapic_irq(desc);
2717 }
2718 #endif /* CONFIG_INTR_REMAP */
2719
2720 static struct irq_chip ioapic_chip __read_mostly = {
2721         .name           = "IO-APIC",
2722         .startup        = startup_ioapic_irq,
2723         .mask           = mask_IO_APIC_irq,
2724         .unmask         = unmask_IO_APIC_irq,
2725         .ack            = ack_apic_edge,
2726         .eoi            = ack_apic_level,
2727 #ifdef CONFIG_SMP
2728         .set_affinity   = set_ioapic_affinity_irq,
2729 #endif
2730         .retrigger      = ioapic_retrigger_irq,
2731 };
2732
2733 static struct irq_chip ir_ioapic_chip __read_mostly = {
2734         .name           = "IR-IO-APIC",
2735         .startup        = startup_ioapic_irq,
2736         .mask           = mask_IO_APIC_irq,
2737         .unmask         = unmask_IO_APIC_irq,
2738 #ifdef CONFIG_INTR_REMAP
2739         .ack            = ir_ack_apic_edge,
2740         .eoi            = ir_ack_apic_level,
2741 #ifdef CONFIG_SMP
2742         .set_affinity   = set_ir_ioapic_affinity_irq,
2743 #endif
2744 #endif
2745         .retrigger      = ioapic_retrigger_irq,
2746 };
2747
2748 static inline void init_IO_APIC_traps(void)
2749 {
2750         int irq;
2751         struct irq_desc *desc;
2752         struct irq_cfg *cfg;
2753
2754         /*
2755          * NOTE! The local APIC isn't very good at handling
2756          * multiple interrupts at the same interrupt level.
2757          * As the interrupt level is determined by taking the
2758          * vector number and shifting that right by 4, we
2759          * want to spread these out a bit so that they don't
2760          * all fall in the same interrupt level.
2761          *
2762          * Also, we've got to be careful not to trash gate
2763          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2764          */
2765         for_each_irq_desc(irq, desc) {
2766                 cfg = desc->chip_data;
2767                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2768                         /*
2769                          * Hmm.. We don't have an entry for this,
2770                          * so default to an old-fashioned 8259
2771                          * interrupt if we can..
2772                          */
2773                         if (irq < legacy_pic->nr_legacy_irqs)
2774                                 legacy_pic->make_irq(irq);
2775                         else
2776                                 /* Strange. Oh, well.. */
2777                                 desc->chip = &no_irq_chip;
2778                 }
2779         }
2780 }
2781
2782 /*
2783  * The local APIC irq-chip implementation:
2784  */
2785
2786 static void mask_lapic_irq(unsigned int irq)
2787 {
2788         unsigned long v;
2789
2790         v = apic_read(APIC_LVT0);
2791         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2792 }
2793
2794 static void unmask_lapic_irq(unsigned int irq)
2795 {
2796         unsigned long v;
2797
2798         v = apic_read(APIC_LVT0);
2799         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2800 }
2801
2802 static void ack_lapic_irq(unsigned int irq)
2803 {
2804         ack_APIC_irq();
2805 }
2806
2807 static struct irq_chip lapic_chip __read_mostly = {
2808         .name           = "local-APIC",
2809         .mask           = mask_lapic_irq,
2810         .unmask         = unmask_lapic_irq,
2811         .ack            = ack_lapic_irq,
2812 };
2813
2814 static void lapic_register_intr(int irq, struct irq_desc *desc)
2815 {
2816         desc->status &= ~IRQ_LEVEL;
2817         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2818                                       "edge");
2819 }
2820
2821 static void __init setup_nmi(void)
2822 {
2823         /*
2824          * Dirty trick to enable the NMI watchdog ...
2825          * We put the 8259A master into AEOI mode and
2826          * unmask on all local APICs LVT0 as NMI.
2827          *
2828          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2829          * is from Maciej W. Rozycki - so we do not have to EOI from
2830          * the NMI handler or the timer interrupt.
2831          */
2832         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2833
2834         enable_NMI_through_LVT0();
2835
2836         apic_printk(APIC_VERBOSE, " done.\n");
2837 }
2838
2839 /*
2840  * This looks a bit hackish but it's about the only one way of sending
2841  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2842  * not support the ExtINT mode, unfortunately.  We need to send these
2843  * cycles as some i82489DX-based boards have glue logic that keeps the
2844  * 8259A interrupt line asserted until INTA.  --macro
2845  */
2846 static inline void __init unlock_ExtINT_logic(void)
2847 {
2848         int apic, pin, i;
2849         struct IO_APIC_route_entry entry0, entry1;
2850         unsigned char save_control, save_freq_select;
2851
2852         pin  = find_isa_irq_pin(8, mp_INT);
2853         if (pin == -1) {
2854                 WARN_ON_ONCE(1);
2855                 return;
2856         }
2857         apic = find_isa_irq_apic(8, mp_INT);
2858         if (apic == -1) {
2859                 WARN_ON_ONCE(1);
2860                 return;
2861         }
2862
2863         entry0 = ioapic_read_entry(apic, pin);
2864         clear_IO_APIC_pin(apic, pin);
2865
2866         memset(&entry1, 0, sizeof(entry1));
2867
2868         entry1.dest_mode = 0;                   /* physical delivery */
2869         entry1.mask = 0;                        /* unmask IRQ now */
2870         entry1.dest = hard_smp_processor_id();
2871         entry1.delivery_mode = dest_ExtINT;
2872         entry1.polarity = entry0.polarity;
2873         entry1.trigger = 0;
2874         entry1.vector = 0;
2875
2876         ioapic_write_entry(apic, pin, entry1);
2877
2878         save_control = CMOS_READ(RTC_CONTROL);
2879         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2880         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2881                    RTC_FREQ_SELECT);
2882         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2883
2884         i = 100;
2885         while (i-- > 0) {
2886                 mdelay(10);
2887                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2888                         i -= 10;
2889         }
2890
2891         CMOS_WRITE(save_control, RTC_CONTROL);
2892         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2893         clear_IO_APIC_pin(apic, pin);
2894
2895         ioapic_write_entry(apic, pin, entry0);
2896 }
2897
2898 static int disable_timer_pin_1 __initdata;
2899 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2900 static int __init disable_timer_pin_setup(char *arg)
2901 {
2902         disable_timer_pin_1 = 1;
2903         return 0;
2904 }
2905 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2906
2907 int timer_through_8259 __initdata;
2908
2909 /*
2910  * This code may look a bit paranoid, but it's supposed to cooperate with
2911  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2912  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2913  * fanatically on his truly buggy board.
2914  *
2915  * FIXME: really need to revamp this for all platforms.
2916  */
2917 static inline void __init check_timer(void)
2918 {
2919         struct irq_desc *desc = irq_to_desc(0);
2920         struct irq_cfg *cfg = desc->chip_data;
2921         int node = cpu_to_node(0);
2922         int apic1, pin1, apic2, pin2;
2923         unsigned long flags;
2924         int no_pin1 = 0;
2925
2926         local_irq_save(flags);
2927
2928         /*
2929          * get/set the timer IRQ vector:
2930          */
2931         legacy_pic->chip->mask(0);
2932         assign_irq_vector(0, cfg, apic->target_cpus());
2933
2934         /*
2935          * As IRQ0 is to be enabled in the 8259A, the virtual
2936          * wire has to be disabled in the local APIC.  Also
2937          * timer interrupts need to be acknowledged manually in
2938          * the 8259A for the i82489DX when using the NMI
2939          * watchdog as that APIC treats NMIs as level-triggered.
2940          * The AEOI mode will finish them in the 8259A
2941          * automatically.
2942          */
2943         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2944         legacy_pic->init(1);
2945 #ifdef CONFIG_X86_32
2946         {
2947                 unsigned int ver;
2948
2949                 ver = apic_read(APIC_LVR);
2950                 ver = GET_APIC_VERSION(ver);
2951                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2952         }
2953 #endif
2954
2955         pin1  = find_isa_irq_pin(0, mp_INT);
2956         apic1 = find_isa_irq_apic(0, mp_INT);
2957         pin2  = ioapic_i8259.pin;
2958         apic2 = ioapic_i8259.apic;
2959
2960         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2961                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2962                     cfg->vector, apic1, pin1, apic2, pin2);
2963
2964         /*
2965          * Some BIOS writers are clueless and report the ExtINTA
2966          * I/O APIC input from the cascaded 8259A as the timer
2967          * interrupt input.  So just in case, if only one pin
2968          * was found above, try it both directly and through the
2969          * 8259A.
2970          */
2971         if (pin1 == -1) {
2972                 if (intr_remapping_enabled)
2973                         panic("BIOS bug: timer not connected to IO-APIC");
2974                 pin1 = pin2;
2975                 apic1 = apic2;
2976                 no_pin1 = 1;
2977         } else if (pin2 == -1) {
2978                 pin2 = pin1;
2979                 apic2 = apic1;
2980         }
2981
2982         if (pin1 != -1) {
2983                 /*
2984                  * Ok, does IRQ0 through the IOAPIC work?
2985                  */
2986                 if (no_pin1) {
2987                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2988                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2989                 } else {
2990                         /* for edge trigger, setup_IO_APIC_irq already
2991                          * leave it unmasked.
2992                          * so only need to unmask if it is level-trigger
2993                          * do we really have level trigger timer?
2994                          */
2995                         int idx;
2996                         idx = find_irq_entry(apic1, pin1, mp_INT);
2997                         if (idx != -1 && irq_trigger(idx))
2998                                 unmask_IO_APIC_irq_desc(desc);
2999                 }
3000                 if (timer_irq_works()) {
3001                         if (nmi_watchdog == NMI_IO_APIC) {
3002                                 setup_nmi();
3003                                 legacy_pic->chip->unmask(0);
3004                         }
3005                         if (disable_timer_pin_1 > 0)
3006                                 clear_IO_APIC_pin(0, pin1);
3007                         goto out;
3008                 }
3009                 if (intr_remapping_enabled)
3010                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
3011                 local_irq_disable();
3012                 clear_IO_APIC_pin(apic1, pin1);
3013                 if (!no_pin1)
3014                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
3015                                     "8254 timer not connected to IO-APIC\n");
3016
3017                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
3018                             "(IRQ0) through the 8259A ...\n");
3019                 apic_printk(APIC_QUIET, KERN_INFO
3020                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
3021                 /*
3022                  * legacy devices should be connected to IO APIC #0
3023                  */
3024                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
3025                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
3026                 legacy_pic->chip->unmask(0);
3027                 if (timer_irq_works()) {
3028                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
3029                         timer_through_8259 = 1;
3030                         if (nmi_watchdog == NMI_IO_APIC) {
3031                                 legacy_pic->chip->mask(0);
3032                                 setup_nmi();
3033                                 legacy_pic->chip->unmask(0);
3034                         }
3035                         goto out;
3036                 }
3037                 /*
3038                  * Cleanup, just in case ...
3039                  */
3040                 local_irq_disable();
3041                 legacy_pic->chip->mask(0);
3042                 clear_IO_APIC_pin(apic2, pin2);
3043                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
3044         }
3045
3046         if (nmi_watchdog == NMI_IO_APIC) {
3047                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
3048                             "through the IO-APIC - disabling NMI Watchdog!\n");
3049                 nmi_watchdog = NMI_NONE;
3050         }
3051 #ifdef CONFIG_X86_32
3052         timer_ack = 0;
3053 #endif
3054
3055         apic_printk(APIC_QUIET, KERN_INFO
3056                     "...trying to set up timer as Virtual Wire IRQ...\n");
3057
3058         lapic_register_intr(0, desc);
3059         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3060         legacy_pic->chip->unmask(0);
3061
3062         if (timer_irq_works()) {
3063                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3064                 goto out;
3065         }
3066         local_irq_disable();
3067         legacy_pic->chip->mask(0);
3068         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3069         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3070
3071         apic_printk(APIC_QUIET, KERN_INFO
3072                     "...trying to set up timer as ExtINT IRQ...\n");
3073
3074         legacy_pic->init(0);
3075         legacy_pic->make_irq(0);
3076         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3077
3078         unlock_ExtINT_logic();
3079
3080         if (timer_irq_works()) {
3081                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3082                 goto out;
3083         }
3084         local_irq_disable();
3085         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3086         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3087                 "report.  Then try booting with the 'noapic' option.\n");
3088 out:
3089         local_irq_restore(flags);
3090 }
3091
3092 /*
3093  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3094  * to devices.  However there may be an I/O APIC pin available for
3095  * this interrupt regardless.  The pin may be left unconnected, but
3096  * typically it will be reused as an ExtINT cascade interrupt for
3097  * the master 8259A.  In the MPS case such a pin will normally be
3098  * reported as an ExtINT interrupt in the MP table.  With ACPI
3099  * there is no provision for ExtINT interrupts, and in the absence
3100  * of an override it would be treated as an ordinary ISA I/O APIC
3101  * interrupt, that is edge-triggered and unmasked by default.  We
3102  * used to do this, but it caused problems on some systems because
3103  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3104  * the same ExtINT cascade interrupt to drive the local APIC of the
3105  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3106  * the I/O APIC in all cases now.  No actual device should request
3107  * it anyway.  --macro
3108  */
3109 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
3110
3111 void __init setup_IO_APIC(void)
3112 {
3113
3114         /*
3115          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3116          */
3117         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
3118
3119         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3120         /*
3121          * Set up IO-APIC IRQ routing.
3122          */
3123         x86_init.mpparse.setup_ioapic_ids();
3124
3125         sync_Arb_IDs();
3126         setup_IO_APIC_irqs();
3127         init_IO_APIC_traps();
3128         if (legacy_pic->nr_legacy_irqs)
3129                 check_timer();
3130 }
3131
3132 /*
3133  *      Called after all the initialization is done. If we didnt find any
3134  *      APIC bugs then we can allow the modify fast path
3135  */
3136
3137 static int __init io_apic_bug_finalize(void)
3138 {
3139         if (sis_apic_bug == -1)
3140                 sis_apic_bug = 0;
3141         return 0;
3142 }
3143
3144 late_initcall(io_apic_bug_finalize);
3145
3146 struct sysfs_ioapic_data {
3147         struct sys_device dev;
3148         struct IO_APIC_route_entry entry[0];
3149 };
3150 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3151
3152 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3153 {
3154         struct IO_APIC_route_entry *entry;
3155         struct sysfs_ioapic_data *data;
3156         int i;
3157
3158         data = container_of(dev, struct sysfs_ioapic_data, dev);
3159         entry = data->entry;
3160         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3161                 *entry = ioapic_read_entry(dev->id, i);
3162
3163         return 0;
3164 }
3165
3166 static int ioapic_resume(struct sys_device *dev)
3167 {
3168         struct IO_APIC_route_entry *entry;
3169         struct sysfs_ioapic_data *data;
3170         unsigned long flags;
3171         union IO_APIC_reg_00 reg_00;
3172         int i;
3173
3174         data = container_of(dev, struct sysfs_ioapic_data, dev);
3175         entry = data->entry;
3176
3177         raw_spin_lock_irqsave(&ioapic_lock, flags);
3178         reg_00.raw = io_apic_read(dev->id, 0);
3179         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3180                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3181                 io_apic_write(dev->id, 0, reg_00.raw);
3182         }
3183         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3184         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3185                 ioapic_write_entry(dev->id, i, entry[i]);
3186
3187         return 0;
3188 }
3189
3190 static struct sysdev_class ioapic_sysdev_class = {
3191         .name = "ioapic",
3192         .suspend = ioapic_suspend,
3193         .resume = ioapic_resume,
3194 };
3195
3196 static int __init ioapic_init_sysfs(void)
3197 {
3198         struct sys_device * dev;
3199         int i, size, error;
3200
3201         error = sysdev_class_register(&ioapic_sysdev_class);
3202         if (error)
3203                 return error;
3204
3205         for (i = 0; i < nr_ioapics; i++ ) {
3206                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3207                         * sizeof(struct IO_APIC_route_entry);
3208                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3209                 if (!mp_ioapic_data[i]) {
3210                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3211                         continue;
3212                 }
3213                 dev = &mp_ioapic_data[i]->dev;
3214                 dev->id = i;
3215                 dev->cls = &ioapic_sysdev_class;
3216                 error = sysdev_register(dev);
3217                 if (error) {
3218                         kfree(mp_ioapic_data[i]);
3219                         mp_ioapic_data[i] = NULL;
3220                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3221                         continue;
3222                 }
3223         }
3224
3225         return 0;
3226 }
3227
3228 device_initcall(ioapic_init_sysfs);
3229
3230 /*
3231  * Dynamic irq allocate and deallocation
3232  */
3233 unsigned int create_irq_nr(unsigned int irq_want, int node)
3234 {
3235         /* Allocate an unused irq */
3236         unsigned int irq;
3237         unsigned int new;
3238         unsigned long flags;
3239         struct irq_cfg *cfg_new = NULL;
3240         struct irq_desc *desc_new = NULL;
3241
3242         irq = 0;
3243         if (irq_want < nr_irqs_gsi)
3244                 irq_want = nr_irqs_gsi;
3245
3246         raw_spin_lock_irqsave(&vector_lock, flags);
3247         for (new = irq_want; new < nr_irqs; new++) {
3248                 desc_new = irq_to_desc_alloc_node(new, node);
3249                 if (!desc_new) {
3250                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3251                         continue;
3252                 }
3253                 cfg_new = desc_new->chip_data;
3254
3255                 if (cfg_new->vector != 0)
3256                         continue;
3257
3258                 desc_new = move_irq_desc(desc_new, node);
3259                 cfg_new = desc_new->chip_data;
3260
3261                 if (__assign_irq_vector(new, cfg_new, apic->target_cpus()) == 0)
3262                         irq = new;
3263                 break;
3264         }
3265         raw_spin_unlock_irqrestore(&vector_lock, flags);
3266
3267         if (irq > 0)
3268                 dynamic_irq_init_keep_chip_data(irq);
3269
3270         return irq;
3271 }
3272
3273 int create_irq(void)
3274 {
3275         int node = cpu_to_node(0);
3276         unsigned int irq_want;
3277         int irq;
3278
3279         irq_want = nr_irqs_gsi;
3280         irq = create_irq_nr(irq_want, node);
3281
3282         if (irq == 0)
3283                 irq = -1;
3284
3285         return irq;
3286 }
3287
3288 void destroy_irq(unsigned int irq)
3289 {
3290         unsigned long flags;
3291
3292         dynamic_irq_cleanup_keep_chip_data(irq);
3293
3294         free_irte(irq);
3295         raw_spin_lock_irqsave(&vector_lock, flags);
3296         __clear_irq_vector(irq, get_irq_chip_data(irq));
3297         raw_spin_unlock_irqrestore(&vector_lock, flags);
3298 }
3299
3300 /*
3301  * MSI message composition
3302  */
3303 #ifdef CONFIG_PCI_MSI
3304 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3305                            struct msi_msg *msg, u8 hpet_id)
3306 {
3307         struct irq_cfg *cfg;
3308         int err;
3309         unsigned dest;
3310
3311         if (disable_apic)
3312                 return -ENXIO;
3313
3314         cfg = irq_cfg(irq);
3315         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3316         if (err)
3317                 return err;
3318
3319         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3320
3321         if (irq_remapped(irq)) {
3322                 struct irte irte;
3323                 int ir_index;
3324                 u16 sub_handle;
3325
3326                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3327                 BUG_ON(ir_index == -1);
3328
3329                 prepare_irte(&irte, cfg->vector, dest);
3330
3331                 /* Set source-id of interrupt request */
3332                 if (pdev)
3333                         set_msi_sid(&irte, pdev);
3334                 else
3335                         set_hpet_sid(&irte, hpet_id);
3336
3337                 modify_irte(irq, &irte);
3338
3339                 msg->address_hi = MSI_ADDR_BASE_HI;
3340                 msg->data = sub_handle;
3341                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3342                                   MSI_ADDR_IR_SHV |
3343                                   MSI_ADDR_IR_INDEX1(ir_index) |
3344                                   MSI_ADDR_IR_INDEX2(ir_index);
3345         } else {
3346                 if (x2apic_enabled())
3347                         msg->address_hi = MSI_ADDR_BASE_HI |
3348                                           MSI_ADDR_EXT_DEST_ID(dest);
3349                 else
3350                         msg->address_hi = MSI_ADDR_BASE_HI;
3351
3352                 msg->address_lo =
3353                         MSI_ADDR_BASE_LO |
3354                         ((apic->irq_dest_mode == 0) ?
3355                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3356                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3357                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3358                                 MSI_ADDR_REDIRECTION_CPU:
3359                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3360                         MSI_ADDR_DEST_ID(dest);
3361
3362                 msg->data =
3363                         MSI_DATA_TRIGGER_EDGE |
3364                         MSI_DATA_LEVEL_ASSERT |
3365                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3366                                 MSI_DATA_DELIVERY_FIXED:
3367                                 MSI_DATA_DELIVERY_LOWPRI) |
3368                         MSI_DATA_VECTOR(cfg->vector);
3369         }
3370         return err;
3371 }
3372
3373 #ifdef CONFIG_SMP
3374 static int set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3375 {
3376         struct irq_desc *desc = irq_to_desc(irq);
3377         struct irq_cfg *cfg;
3378         struct msi_msg msg;
3379         unsigned int dest;
3380
3381         if (set_desc_affinity(desc, mask, &dest))
3382                 return -1;
3383
3384         cfg = desc->chip_data;
3385
3386         get_cached_msi_msg_desc(desc, &msg);
3387
3388         msg.data &= ~MSI_DATA_VECTOR_MASK;
3389         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3390         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3391         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3392
3393         write_msi_msg_desc(desc, &msg);
3394
3395         return 0;
3396 }
3397 #ifdef CONFIG_INTR_REMAP
3398 /*
3399  * Migrate the MSI irq to another cpumask. This migration is
3400  * done in the process context using interrupt-remapping hardware.
3401  */
3402 static int
3403 ir_set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3404 {
3405         struct irq_desc *desc = irq_to_desc(irq);
3406         struct irq_cfg *cfg = desc->chip_data;
3407         unsigned int dest;
3408         struct irte irte;
3409
3410         if (get_irte(irq, &irte))
3411                 return -1;
3412
3413         if (set_desc_affinity(desc, mask, &dest))
3414                 return -1;
3415
3416         irte.vector = cfg->vector;
3417         irte.dest_id = IRTE_DEST(dest);
3418
3419         /*
3420          * atomically update the IRTE with the new destination and vector.
3421          */
3422         modify_irte(irq, &irte);
3423
3424         /*
3425          * After this point, all the interrupts will start arriving
3426          * at the new destination. So, time to cleanup the previous
3427          * vector allocation.
3428          */
3429         if (cfg->move_in_progress)
3430                 send_cleanup_vector(cfg);
3431
3432         return 0;
3433 }
3434
3435 #endif
3436 #endif /* CONFIG_SMP */
3437
3438 /*
3439  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3440  * which implement the MSI or MSI-X Capability Structure.
3441  */
3442 static struct irq_chip msi_chip = {
3443         .name           = "PCI-MSI",
3444         .unmask         = unmask_msi_irq,
3445         .mask           = mask_msi_irq,
3446         .ack            = ack_apic_edge,
3447 #ifdef CONFIG_SMP
3448         .set_affinity   = set_msi_irq_affinity,
3449 #endif
3450         .retrigger      = ioapic_retrigger_irq,
3451 };
3452
3453 static struct irq_chip msi_ir_chip = {
3454         .name           = "IR-PCI-MSI",
3455         .unmask         = unmask_msi_irq,
3456         .mask           = mask_msi_irq,
3457 #ifdef CONFIG_INTR_REMAP
3458         .ack            = ir_ack_apic_edge,
3459 #ifdef CONFIG_SMP
3460         .set_affinity   = ir_set_msi_irq_affinity,
3461 #endif
3462 #endif
3463         .retrigger      = ioapic_retrigger_irq,
3464 };
3465
3466 /*
3467  * Map the PCI dev to the corresponding remapping hardware unit
3468  * and allocate 'nvec' consecutive interrupt-remapping table entries
3469  * in it.
3470  */
3471 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3472 {
3473         struct intel_iommu *iommu;
3474         int index;
3475
3476         iommu = map_dev_to_ir(dev);
3477         if (!iommu) {
3478                 printk(KERN_ERR
3479                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3480                 return -ENOENT;
3481         }
3482
3483         index = alloc_irte(iommu, irq, nvec);
3484         if (index < 0) {
3485                 printk(KERN_ERR
3486                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3487                        pci_name(dev));
3488                 return -ENOSPC;
3489         }
3490         return index;
3491 }
3492
3493 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3494 {
3495         int ret;
3496         struct msi_msg msg;
3497
3498         ret = msi_compose_msg(dev, irq, &msg, -1);
3499         if (ret < 0)
3500                 return ret;
3501
3502         set_irq_msi(irq, msidesc);
3503         write_msi_msg(irq, &msg);
3504
3505         if (irq_remapped(irq)) {
3506                 struct irq_desc *desc = irq_to_desc(irq);
3507                 /*
3508                  * irq migration in process context
3509                  */
3510                 desc->status |= IRQ_MOVE_PCNTXT;
3511                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3512         } else
3513                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3514
3515         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3516
3517         return 0;
3518 }
3519
3520 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3521 {
3522         unsigned int irq;
3523         int ret, sub_handle;
3524         struct msi_desc *msidesc;
3525         unsigned int irq_want;
3526         struct intel_iommu *iommu = NULL;
3527         int index = 0;
3528         int node;
3529
3530         /* x86 doesn't support multiple MSI yet */
3531         if (type == PCI_CAP_ID_MSI && nvec > 1)
3532                 return 1;
3533
3534         node = dev_to_node(&dev->dev);
3535         irq_want = nr_irqs_gsi;
3536         sub_handle = 0;
3537         list_for_each_entry(msidesc, &dev->msi_list, list) {
3538                 irq = create_irq_nr(irq_want, node);
3539                 if (irq == 0)
3540                         return -1;
3541                 irq_want = irq + 1;
3542                 if (!intr_remapping_enabled)
3543                         goto no_ir;
3544
3545                 if (!sub_handle) {
3546                         /*
3547                          * allocate the consecutive block of IRTE's
3548                          * for 'nvec'
3549                          */
3550                         index = msi_alloc_irte(dev, irq, nvec);
3551                         if (index < 0) {
3552                                 ret = index;
3553                                 goto error;
3554                         }
3555                 } else {
3556                         iommu = map_dev_to_ir(dev);
3557                         if (!iommu) {
3558                                 ret = -ENOENT;
3559                                 goto error;
3560                         }
3561                         /*
3562                          * setup the mapping between the irq and the IRTE
3563                          * base index, the sub_handle pointing to the
3564                          * appropriate interrupt remap table entry.
3565                          */
3566                         set_irte_irq(irq, iommu, index, sub_handle);
3567                 }
3568 no_ir:
3569                 ret = setup_msi_irq(dev, msidesc, irq);
3570                 if (ret < 0)
3571                         goto error;
3572                 sub_handle++;
3573         }
3574         return 0;
3575
3576 error:
3577         destroy_irq(irq);
3578         return ret;
3579 }
3580
3581 void arch_teardown_msi_irq(unsigned int irq)
3582 {
3583         destroy_irq(irq);
3584 }
3585
3586 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3587 #ifdef CONFIG_SMP
3588 static int dmar_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3589 {
3590         struct irq_desc *desc = irq_to_desc(irq);
3591         struct irq_cfg *cfg;
3592         struct msi_msg msg;
3593         unsigned int dest;
3594
3595         if (set_desc_affinity(desc, mask, &dest))
3596                 return -1;
3597
3598         cfg = desc->chip_data;
3599
3600         dmar_msi_read(irq, &msg);
3601
3602         msg.data &= ~MSI_DATA_VECTOR_MASK;
3603         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3604         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3605         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3606
3607         dmar_msi_write(irq, &msg);
3608
3609         return 0;
3610 }
3611
3612 #endif /* CONFIG_SMP */
3613
3614 static struct irq_chip dmar_msi_type = {
3615         .name = "DMAR_MSI",
3616         .unmask = dmar_msi_unmask,
3617         .mask = dmar_msi_mask,
3618         .ack = ack_apic_edge,
3619 #ifdef CONFIG_SMP
3620         .set_affinity = dmar_msi_set_affinity,
3621 #endif
3622         .retrigger = ioapic_retrigger_irq,
3623 };
3624
3625 int arch_setup_dmar_msi(unsigned int irq)
3626 {
3627         int ret;
3628         struct msi_msg msg;
3629
3630         ret = msi_compose_msg(NULL, irq, &msg, -1);
3631         if (ret < 0)
3632                 return ret;
3633         dmar_msi_write(irq, &msg);
3634         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3635                 "edge");
3636         return 0;
3637 }
3638 #endif
3639
3640 #ifdef CONFIG_HPET_TIMER
3641
3642 #ifdef CONFIG_SMP
3643 static int hpet_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3644 {
3645         struct irq_desc *desc = irq_to_desc(irq);
3646         struct irq_cfg *cfg;
3647         struct msi_msg msg;
3648         unsigned int dest;
3649
3650         if (set_desc_affinity(desc, mask, &dest))
3651                 return -1;
3652
3653         cfg = desc->chip_data;
3654
3655         hpet_msi_read(irq, &msg);
3656
3657         msg.data &= ~MSI_DATA_VECTOR_MASK;
3658         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3659         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3660         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3661
3662         hpet_msi_write(irq, &msg);
3663
3664         return 0;
3665 }
3666
3667 #endif /* CONFIG_SMP */
3668
3669 static struct irq_chip ir_hpet_msi_type = {
3670         .name = "IR-HPET_MSI",
3671         .unmask = hpet_msi_unmask,
3672         .mask = hpet_msi_mask,
3673 #ifdef CONFIG_INTR_REMAP
3674         .ack = ir_ack_apic_edge,
3675 #ifdef CONFIG_SMP
3676         .set_affinity = ir_set_msi_irq_affinity,
3677 #endif
3678 #endif
3679         .retrigger = ioapic_retrigger_irq,
3680 };
3681
3682 static struct irq_chip hpet_msi_type = {
3683         .name = "HPET_MSI",
3684         .unmask = hpet_msi_unmask,
3685         .mask = hpet_msi_mask,
3686         .ack = ack_apic_edge,
3687 #ifdef CONFIG_SMP
3688         .set_affinity = hpet_msi_set_affinity,
3689 #endif
3690         .retrigger = ioapic_retrigger_irq,
3691 };
3692
3693 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3694 {
3695         int ret;
3696         struct msi_msg msg;
3697         struct irq_desc *desc = irq_to_desc(irq);
3698
3699         if (intr_remapping_enabled) {
3700                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3701                 int index;
3702
3703                 if (!iommu)
3704                         return -1;
3705
3706                 index = alloc_irte(iommu, irq, 1);
3707                 if (index < 0)
3708                         return -1;
3709         }
3710
3711         ret = msi_compose_msg(NULL, irq, &msg, id);
3712         if (ret < 0)
3713                 return ret;
3714
3715         hpet_msi_write(irq, &msg);
3716         desc->status |= IRQ_MOVE_PCNTXT;
3717         if (irq_remapped(irq))
3718                 set_irq_chip_and_handler_name(irq, &ir_hpet_msi_type,
3719                                               handle_edge_irq, "edge");
3720         else
3721                 set_irq_chip_and_handler_name(irq, &hpet_msi_type,
3722                                               handle_edge_irq, "edge");
3723
3724         return 0;
3725 }
3726 #endif
3727
3728 #endif /* CONFIG_PCI_MSI */
3729 /*
3730  * Hypertransport interrupt support
3731  */
3732 #ifdef CONFIG_HT_IRQ
3733
3734 #ifdef CONFIG_SMP
3735
3736 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3737 {
3738         struct ht_irq_msg msg;
3739         fetch_ht_irq_msg(irq, &msg);
3740
3741         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3742         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3743
3744         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3745         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3746
3747         write_ht_irq_msg(irq, &msg);
3748 }
3749
3750 static int set_ht_irq_affinity(unsigned int irq, const struct cpumask *mask)
3751 {
3752         struct irq_desc *desc = irq_to_desc(irq);
3753         struct irq_cfg *cfg;
3754         unsigned int dest;
3755
3756         if (set_desc_affinity(desc, mask, &dest))
3757                 return -1;
3758
3759         cfg = desc->chip_data;
3760
3761         target_ht_irq(irq, dest, cfg->vector);
3762
3763         return 0;
3764 }
3765
3766 #endif
3767
3768 static struct irq_chip ht_irq_chip = {
3769         .name           = "PCI-HT",
3770         .mask           = mask_ht_irq,
3771         .unmask         = unmask_ht_irq,
3772         .ack            = ack_apic_edge,
3773 #ifdef CONFIG_SMP
3774         .set_affinity   = set_ht_irq_affinity,
3775 #endif
3776         .retrigger      = ioapic_retrigger_irq,
3777 };
3778
3779 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3780 {
3781         struct irq_cfg *cfg;
3782         int err;
3783
3784         if (disable_apic)
3785                 return -ENXIO;
3786
3787         cfg = irq_cfg(irq);
3788         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3789         if (!err) {
3790                 struct ht_irq_msg msg;
3791                 unsigned dest;
3792
3793                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3794                                                     apic->target_cpus());
3795
3796                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3797
3798                 msg.address_lo =
3799                         HT_IRQ_LOW_BASE |
3800                         HT_IRQ_LOW_DEST_ID(dest) |
3801                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3802                         ((apic->irq_dest_mode == 0) ?
3803                                 HT_IRQ_LOW_DM_PHYSICAL :
3804                                 HT_IRQ_LOW_DM_LOGICAL) |
3805                         HT_IRQ_LOW_RQEOI_EDGE |
3806                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3807                                 HT_IRQ_LOW_MT_FIXED :
3808                                 HT_IRQ_LOW_MT_ARBITRATED) |
3809                         HT_IRQ_LOW_IRQ_MASKED;
3810
3811                 write_ht_irq_msg(irq, &msg);
3812
3813                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3814                                               handle_edge_irq, "edge");
3815
3816                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3817         }
3818         return err;
3819 }
3820 #endif /* CONFIG_HT_IRQ */
3821
3822 int __init io_apic_get_redir_entries (int ioapic)
3823 {
3824         union IO_APIC_reg_01    reg_01;
3825         unsigned long flags;
3826
3827         raw_spin_lock_irqsave(&ioapic_lock, flags);
3828         reg_01.raw = io_apic_read(ioapic, 1);
3829         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3830
3831         /* The register returns the maximum index redir index
3832          * supported, which is one less than the total number of redir
3833          * entries.
3834          */
3835         return reg_01.bits.entries + 1;
3836 }
3837
3838 void __init probe_nr_irqs_gsi(void)
3839 {
3840         int nr;
3841
3842         nr = gsi_top + NR_IRQS_LEGACY;
3843         if (nr > nr_irqs_gsi)
3844                 nr_irqs_gsi = nr;
3845
3846         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3847 }
3848
3849 #ifdef CONFIG_SPARSE_IRQ
3850 int __init arch_probe_nr_irqs(void)
3851 {
3852         int nr;
3853
3854         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3855                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3856
3857         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3858 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3859         /*
3860          * for MSI and HT dyn irq
3861          */
3862         nr += nr_irqs_gsi * 16;
3863 #endif
3864         if (nr < nr_irqs)
3865                 nr_irqs = nr;
3866
3867         return 0;
3868 }
3869 #endif
3870
3871 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3872                                 struct io_apic_irq_attr *irq_attr)
3873 {
3874         struct irq_desc *desc;
3875         struct irq_cfg *cfg;
3876         int node;
3877         int ioapic, pin;
3878         int trigger, polarity;
3879
3880         ioapic = irq_attr->ioapic;
3881         if (!IO_APIC_IRQ(irq)) {
3882                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3883                         ioapic);
3884                 return -EINVAL;
3885         }
3886
3887         if (dev)
3888                 node = dev_to_node(dev);
3889         else
3890                 node = cpu_to_node(0);
3891
3892         desc = irq_to_desc_alloc_node(irq, node);
3893         if (!desc) {
3894                 printk(KERN_INFO "can not get irq_desc %d\n", irq);
3895                 return 0;
3896         }
3897
3898         pin = irq_attr->ioapic_pin;
3899         trigger = irq_attr->trigger;
3900         polarity = irq_attr->polarity;
3901
3902         /*
3903          * IRQs < 16 are already in the irq_2_pin[] map
3904          */
3905         if (irq >= legacy_pic->nr_legacy_irqs) {
3906                 cfg = desc->chip_data;
3907                 if (add_pin_to_irq_node_nopanic(cfg, node, ioapic, pin)) {
3908                         printk(KERN_INFO "can not add pin %d for irq %d\n",
3909                                 pin, irq);
3910                         return 0;
3911                 }
3912         }
3913
3914         setup_IO_APIC_irq(ioapic, pin, irq, desc, trigger, polarity);
3915
3916         return 0;
3917 }
3918
3919 int io_apic_set_pci_routing(struct device *dev, int irq,
3920                                 struct io_apic_irq_attr *irq_attr)
3921 {
3922         int ioapic, pin;
3923         /*
3924          * Avoid pin reprogramming.  PRTs typically include entries
3925          * with redundant pin->gsi mappings (but unique PCI devices);
3926          * we only program the IOAPIC on the first.
3927          */
3928         ioapic = irq_attr->ioapic;
3929         pin = irq_attr->ioapic_pin;
3930         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3931                 pr_debug("Pin %d-%d already programmed\n",
3932                          mp_ioapics[ioapic].apicid, pin);
3933                 return 0;
3934         }
3935         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3936
3937         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3938 }
3939
3940 u8 __init io_apic_unique_id(u8 id)
3941 {
3942 #ifdef CONFIG_X86_32
3943         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3944             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3945                 return io_apic_get_unique_id(nr_ioapics, id);
3946         else
3947                 return id;
3948 #else
3949         int i;
3950         DECLARE_BITMAP(used, 256);
3951
3952         bitmap_zero(used, 256);
3953         for (i = 0; i < nr_ioapics; i++) {
3954                 struct mpc_ioapic *ia = &mp_ioapics[i];
3955                 __set_bit(ia->apicid, used);
3956         }
3957         if (!test_bit(id, used))
3958                 return id;
3959         return find_first_zero_bit(used, 256);
3960 #endif
3961 }
3962
3963 #ifdef CONFIG_X86_32
3964 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3965 {
3966         union IO_APIC_reg_00 reg_00;
3967         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3968         physid_mask_t tmp;
3969         unsigned long flags;
3970         int i = 0;
3971
3972         /*
3973          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3974          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3975          * supports up to 16 on one shared APIC bus.
3976          *
3977          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3978          *      advantage of new APIC bus architecture.
3979          */
3980
3981         if (physids_empty(apic_id_map))
3982                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3983
3984         raw_spin_lock_irqsave(&ioapic_lock, flags);
3985         reg_00.raw = io_apic_read(ioapic, 0);
3986         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3987
3988         if (apic_id >= get_physical_broadcast()) {
3989                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3990                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3991                 apic_id = reg_00.bits.ID;
3992         }
3993
3994         /*
3995          * Every APIC in a system must have a unique ID or we get lots of nice
3996          * 'stuck on smp_invalidate_needed IPI wait' messages.
3997          */
3998         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
3999
4000                 for (i = 0; i < get_physical_broadcast(); i++) {
4001                         if (!apic->check_apicid_used(&apic_id_map, i))
4002                                 break;
4003                 }
4004
4005                 if (i == get_physical_broadcast())
4006                         panic("Max apic_id exceeded!\n");
4007
4008                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
4009                         "trying %d\n", ioapic, apic_id, i);
4010
4011                 apic_id = i;
4012         }
4013
4014         apic->apicid_to_cpu_present(apic_id, &tmp);
4015         physids_or(apic_id_map, apic_id_map, tmp);
4016
4017         if (reg_00.bits.ID != apic_id) {
4018                 reg_00.bits.ID = apic_id;
4019
4020                 raw_spin_lock_irqsave(&ioapic_lock, flags);
4021                 io_apic_write(ioapic, 0, reg_00.raw);
4022                 reg_00.raw = io_apic_read(ioapic, 0);
4023                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4024
4025                 /* Sanity check */
4026                 if (reg_00.bits.ID != apic_id) {
4027                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
4028                         return -1;
4029                 }
4030         }
4031
4032         apic_printk(APIC_VERBOSE, KERN_INFO
4033                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
4034
4035         return apic_id;
4036 }
4037 #endif
4038
4039 int __init io_apic_get_version(int ioapic)
4040 {
4041         union IO_APIC_reg_01    reg_01;
4042         unsigned long flags;
4043
4044         raw_spin_lock_irqsave(&ioapic_lock, flags);
4045         reg_01.raw = io_apic_read(ioapic, 1);
4046         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4047
4048         return reg_01.bits.version;
4049 }
4050
4051 int acpi_get_override_irq(u32 gsi, int *trigger, int *polarity)
4052 {
4053         int ioapic, pin, idx;
4054
4055         if (skip_ioapic_setup)
4056                 return -1;
4057
4058         ioapic = mp_find_ioapic(gsi);
4059         if (ioapic < 0)
4060                 return -1;
4061
4062         pin = mp_find_ioapic_pin(ioapic, gsi);
4063         if (pin < 0)
4064                 return -1;
4065
4066         idx = find_irq_entry(ioapic, pin, mp_INT);
4067         if (idx < 0)
4068                 return -1;
4069
4070         *trigger = irq_trigger(idx);
4071         *polarity = irq_polarity(idx);
4072         return 0;
4073 }
4074
4075 /*
4076  * This function currently is only a helper for the i386 smp boot process where
4077  * we need to reprogram the ioredtbls to cater for the cpus which have come online
4078  * so mask in all cases should simply be apic->target_cpus()
4079  */
4080 #ifdef CONFIG_SMP
4081 void __init setup_ioapic_dest(void)
4082 {
4083         int pin, ioapic, irq, irq_entry;
4084         struct irq_desc *desc;
4085         const struct cpumask *mask;
4086
4087         if (skip_ioapic_setup == 1)
4088                 return;
4089
4090         for (ioapic = 0; ioapic < nr_ioapics; ioapic++)
4091         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
4092                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
4093                 if (irq_entry == -1)
4094                         continue;
4095                 irq = pin_2_irq(irq_entry, ioapic, pin);
4096
4097                 if ((ioapic > 0) && (irq > 16))
4098                         continue;
4099
4100                 desc = irq_to_desc(irq);
4101
4102                 /*
4103                  * Honour affinities which have been set in early boot
4104                  */
4105                 if (desc->status &
4106                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
4107                         mask = desc->affinity;
4108                 else
4109                         mask = apic->target_cpus();
4110
4111                 if (intr_remapping_enabled)
4112                         set_ir_ioapic_affinity_irq_desc(desc, mask);
4113                 else
4114                         set_ioapic_affinity_irq_desc(desc, mask);
4115         }
4116
4117 }
4118 #endif
4119
4120 #define IOAPIC_RESOURCE_NAME_SIZE 11
4121
4122 static struct resource *ioapic_resources;
4123
4124 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
4125 {
4126         unsigned long n;
4127         struct resource *res;
4128         char *mem;
4129         int i;
4130
4131         if (nr_ioapics <= 0)
4132                 return NULL;
4133
4134         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
4135         n *= nr_ioapics;
4136
4137         mem = alloc_bootmem(n);
4138         res = (void *)mem;
4139
4140         mem += sizeof(struct resource) * nr_ioapics;
4141
4142         for (i = 0; i < nr_ioapics; i++) {
4143                 res[i].name = mem;
4144                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
4145                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
4146                 mem += IOAPIC_RESOURCE_NAME_SIZE;
4147         }
4148
4149         ioapic_resources = res;
4150
4151         return res;
4152 }
4153
4154 void __init ioapic_init_mappings(void)
4155 {
4156         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
4157         struct resource *ioapic_res;
4158         int i;
4159
4160         ioapic_res = ioapic_setup_resources(nr_ioapics);
4161         for (i = 0; i < nr_ioapics; i++) {
4162                 if (smp_found_config) {
4163                         ioapic_phys = mp_ioapics[i].apicaddr;
4164 #ifdef CONFIG_X86_32
4165                         if (!ioapic_phys) {
4166                                 printk(KERN_ERR
4167                                        "WARNING: bogus zero IO-APIC "
4168                                        "address found in MPTABLE, "
4169                                        "disabling IO/APIC support!\n");
4170                                 smp_found_config = 0;
4171                                 skip_ioapic_setup = 1;
4172                                 goto fake_ioapic_page;
4173                         }
4174 #endif
4175                 } else {
4176 #ifdef CONFIG_X86_32
4177 fake_ioapic_page:
4178 #endif
4179                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
4180                         ioapic_phys = __pa(ioapic_phys);
4181                 }
4182                 set_fixmap_nocache(idx, ioapic_phys);
4183                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
4184                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
4185                         ioapic_phys);
4186                 idx++;
4187
4188                 ioapic_res->start = ioapic_phys;
4189                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
4190                 ioapic_res++;
4191         }
4192 }
4193
4194 void __init ioapic_insert_resources(void)
4195 {
4196         int i;
4197         struct resource *r = ioapic_resources;
4198
4199         if (!r) {
4200                 if (nr_ioapics > 0)
4201                         printk(KERN_ERR
4202                                 "IO APIC resources couldn't be allocated.\n");
4203                 return;
4204         }
4205
4206         for (i = 0; i < nr_ioapics; i++) {
4207                 insert_resource(&iomem_resource, r);
4208                 r++;
4209         }
4210 }
4211
4212 int mp_find_ioapic(u32 gsi)
4213 {
4214         int i = 0;
4215
4216         /* Find the IOAPIC that manages this GSI. */
4217         for (i = 0; i < nr_ioapics; i++) {
4218                 if ((gsi >= mp_gsi_routing[i].gsi_base)
4219                     && (gsi <= mp_gsi_routing[i].gsi_end))
4220                         return i;
4221         }
4222
4223         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
4224         return -1;
4225 }
4226
4227 int mp_find_ioapic_pin(int ioapic, u32 gsi)
4228 {
4229         if (WARN_ON(ioapic == -1))
4230                 return -1;
4231         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
4232                 return -1;
4233
4234         return gsi - mp_gsi_routing[ioapic].gsi_base;
4235 }
4236
4237 static int bad_ioapic(unsigned long address)
4238 {
4239         if (nr_ioapics >= MAX_IO_APICS) {
4240                 printk(KERN_WARNING "WARING: Max # of I/O APICs (%d) exceeded "
4241                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
4242                 return 1;
4243         }
4244         if (!address) {
4245                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
4246                        " found in table, skipping!\n");
4247                 return 1;
4248         }
4249         return 0;
4250 }
4251
4252 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
4253 {
4254         int idx = 0;
4255         int entries;
4256
4257         if (bad_ioapic(address))
4258                 return;
4259
4260         idx = nr_ioapics;
4261
4262         mp_ioapics[idx].type = MP_IOAPIC;
4263         mp_ioapics[idx].flags = MPC_APIC_USABLE;
4264         mp_ioapics[idx].apicaddr = address;
4265
4266         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
4267         mp_ioapics[idx].apicid = io_apic_unique_id(id);
4268         mp_ioapics[idx].apicver = io_apic_get_version(idx);
4269
4270         /*
4271          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
4272          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
4273          */
4274         entries = io_apic_get_redir_entries(idx);
4275         mp_gsi_routing[idx].gsi_base = gsi_base;
4276         mp_gsi_routing[idx].gsi_end = gsi_base + entries - 1;
4277
4278         /*
4279          * The number of IO-APIC IRQ registers (== #pins):
4280          */
4281         nr_ioapic_registers[idx] = entries;
4282
4283         if (mp_gsi_routing[idx].gsi_end >= gsi_top)
4284                 gsi_top = mp_gsi_routing[idx].gsi_end + 1;
4285
4286         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
4287                "GSI %d-%d\n", idx, mp_ioapics[idx].apicid,
4288                mp_ioapics[idx].apicver, mp_ioapics[idx].apicaddr,
4289                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
4290
4291         nr_ioapics++;
4292 }
4293
4294 /* Enable IOAPIC early just for system timer */
4295 void __init pre_init_apic_IRQ0(void)
4296 {
4297         struct irq_cfg *cfg;
4298         struct irq_desc *desc;
4299
4300         printk(KERN_INFO "Early APIC setup for system timer0\n");
4301 #ifndef CONFIG_SMP
4302         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
4303 #endif
4304         desc = irq_to_desc_alloc_node(0, 0);
4305
4306         setup_local_APIC();
4307
4308         cfg = irq_cfg(0);
4309         add_pin_to_irq_node(cfg, 0, 0, 0);
4310         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
4311
4312         setup_IO_APIC_irq(0, 0, 0, desc, 0, 0);
4313 }