arch/x86/kernel/apic/io_apic.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/compiler.h>
  31 #include <linux/acpi.h>
  32 #include <linux/module.h>
  33 #include <linux/sysdev.h>
  34 #include <linux/msi.h>
  35 #include <linux/htirq.h>
  36 #include <linux/freezer.h>
  37 #include <linux/kthread.h>
  38 #include <linux/jiffies.h>      /* time_after() */
  39 #ifdef CONFIG_ACPI
  40 #include <acpi/acpi_bus.h>
  41 #endif
  42 #include <linux/bootmem.h>
  43 #include <linux/dmar.h>
  44 #include <linux/hpet.h>
  45
  46 #include <asm/idle.h>
  47 #include <asm/io.h>
  48 #include <asm/smp.h>
  49 #include <asm/cpu.h>
  50 #include <asm/desc.h>
  51 #include <asm/proto.h>
  52 #include <asm/acpi.h>
  53 #include <asm/dma.h>
  54 #include <asm/timer.h>
  55 #include <asm/i8259.h>
  56 #include <asm/nmi.h>
  57 #include <asm/msidef.h>
  58 #include <asm/hypertransport.h>
  59 #include <asm/setup.h>
  60 #include <asm/irq_remapping.h>
  61 #include <asm/hpet.h>
  62 #include <asm/hw_irq.h>
  63
  64 #include <asm/apic.h>
  65
  66 #define __apicdebuginit(type) static type __init
  67 #define for_each_irq_pin(entry, head) \
  68         for (entry = head; entry; entry = entry->next)
  69
  70 /*
  71  *      Is the SiS APIC rmw bug present ?
  72  *      -1 = don't know, 0 = no, 1 = yes
  73  */
  74 int sis_apic_bug = -1;
  75
  76 static DEFINE_RAW_SPINLOCK(ioapic_lock);
  77 static DEFINE_RAW_SPINLOCK(vector_lock);
  78
  79 /*
  80  * # of IRQ routing registers
  81  */
  82 int nr_ioapic_registers[MAX_IO_APICS];
  83
  84 /* I/O APIC entries */
  85 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
  86 int nr_ioapics;
  87
  88 /* IO APIC gsi routing info */
  89 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
  90
  91 /* MP IRQ source entries */
  92 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
  93
  94 /* # of MP IRQ source entries */
  95 int mp_irq_entries;
  96
  97 /* GSI interrupts */
  98 static int nr_irqs_gsi = NR_IRQS_LEGACY;
  99
 100 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
 101 int mp_bus_id_to_type[MAX_MP_BUSSES];
 102 #endif
 103
 104 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
 105
 106 int skip_ioapic_setup;
 107
 108 void arch_disable_smp_support(void)
 109 {
 110 #ifdef CONFIG_PCI
 111         noioapicquirk = 1;
 112         noioapicreroute = -1;
 113 #endif
 114         skip_ioapic_setup = 1;
 115 }
 116
 117 static int __init parse_noapic(char *str)
 118 {
 119         /* disable IO-APIC */
 120         arch_disable_smp_support();
 121         return 0;
 122 }
 123 early_param("noapic", parse_noapic);
 124
 125 struct irq_pin_list {
 126         int apic, pin;
 127         struct irq_pin_list *next;
 128 };
 129
 130 static struct irq_pin_list *get_one_free_irq_2_pin(int node)
 131 {
 132         struct irq_pin_list *pin;
 133
 134         pin = kzalloc_node(sizeof(*pin), GFP_ATOMIC, node);
 135
 136         return pin;
 137 }
 138
 139 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
 140 #ifdef CONFIG_SPARSE_IRQ
 141 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
 142 #else
 143 static struct irq_cfg irq_cfgx[NR_IRQS];
 144 #endif
 145
 146 int __init arch_early_irq_init(void)
 147 {
 148         struct irq_cfg *cfg;
 149         struct irq_desc *desc;
 150         int count;
 151         int node;
 152         int i;
 153
 154         if (!legacy_pic->nr_legacy_irqs) {
 155                 nr_irqs_gsi = 0;
 156                 io_apic_irqs = ~0UL;
 157         }
 158
 159         cfg = irq_cfgx;
 160         count = ARRAY_SIZE(irq_cfgx);
 161         node= cpu_to_node(boot_cpu_id);
 162
 163         for (i = 0; i < count; i++) {
 164                 desc = irq_to_desc(i);
 165                 desc->chip_data = &cfg[i];
 166                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_NOWAIT, node);
 167                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_NOWAIT, node);
 168                 /*
 169                  * For legacy IRQ's, start with assigning irq0 to irq15 to
 170                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
 171                  */
 172                 if (i < legacy_pic->nr_legacy_irqs) {
 173                         cfg[i].vector = IRQ0_VECTOR + i;
 174                         cpumask_set_cpu(0, cfg[i].domain);
 175                 }
 176         }
 177
 178         return 0;
 179 }
 180
 181 #ifdef CONFIG_SPARSE_IRQ
 182 struct irq_cfg *irq_cfg(unsigned int irq)
 183 {
 184         struct irq_cfg *cfg = NULL;
 185         struct irq_desc *desc;
 186
 187         desc = irq_to_desc(irq);
 188         if (desc)
 189                 cfg = desc->chip_data;
 190
 191         return cfg;
 192 }
 193
 194 static struct irq_cfg *get_one_free_irq_cfg(int node)
 195 {
 196         struct irq_cfg *cfg;
 197
 198         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
 199         if (cfg) {
 200                 if (!zalloc_cpumask_var_node(&cfg->domain, GFP_ATOMIC, node)) {
 201                         kfree(cfg);
 202                         cfg = NULL;
 203                 } else if (!zalloc_cpumask_var_node(&cfg->old_domain,
 204                                                           GFP_ATOMIC, node)) {
 205                         free_cpumask_var(cfg->domain);
 206                         kfree(cfg);
 207                         cfg = NULL;
 208                 }
 209         }
 210
 211         return cfg;
 212 }
 213
 214 int arch_init_chip_data(struct irq_desc *desc, int node)
 215 {
 216         struct irq_cfg *cfg;
 217
 218         cfg = desc->chip_data;
 219         if (!cfg) {
 220                 desc->chip_data = get_one_free_irq_cfg(node);
 221                 if (!desc->chip_data) {
 222                         printk(KERN_ERR "can not alloc irq_cfg\n");
 223                         BUG_ON(1);
 224                 }
 225         }
 226
 227         return 0;
 228 }
 229
 230 /* for move_irq_desc */
 231 static void
 232 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int node)
 233 {
 234         struct irq_pin_list *old_entry, *head, *tail, *entry;
 235
 236         cfg->irq_2_pin = NULL;
 237         old_entry = old_cfg->irq_2_pin;
 238         if (!old_entry)
 239                 return;
 240
 241         entry = get_one_free_irq_2_pin(node);
 242         if (!entry)
 243                 return;
 244
 245         entry->apic     = old_entry->apic;
 246         entry->pin      = old_entry->pin;
 247         head            = entry;
 248         tail            = entry;
 249         old_entry       = old_entry->next;
 250         while (old_entry) {
 251                 entry = get_one_free_irq_2_pin(node);
 252                 if (!entry) {
 253                         entry = head;
 254                         while (entry) {
 255                                 head = entry->next;
 256                                 kfree(entry);
 257                                 entry = head;
 258                         }
 259                         /* still use the old one */
 260                         return;
 261                 }
 262                 entry->apic     = old_entry->apic;
 263                 entry->pin      = old_entry->pin;
 264                 tail->next      = entry;
 265                 tail            = entry;
 266                 old_entry       = old_entry->next;
 267         }
 268
 269         tail->next = NULL;
 270         cfg->irq_2_pin = head;
 271 }
 272
 273 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
 274 {
 275         struct irq_pin_list *entry, *next;
 276
 277         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
 278                 return;
 279
 280         entry = old_cfg->irq_2_pin;
 281
 282         while (entry) {
 283                 next = entry->next;
 284                 kfree(entry);
 285                 entry = next;
 286         }
 287         old_cfg->irq_2_pin = NULL;
 288 }
 289
 290 void arch_init_copy_chip_data(struct irq_desc *old_desc,
 291                                  struct irq_desc *desc, int node)
 292 {
 293         struct irq_cfg *cfg;
 294         struct irq_cfg *old_cfg;
 295
 296         cfg = get_one_free_irq_cfg(node);
 297
 298         if (!cfg)
 299                 return;
 300
 301         desc->chip_data = cfg;
 302
 303         old_cfg = old_desc->chip_data;
 304
 305         memcpy(cfg, old_cfg, sizeof(struct irq_cfg));
 306
 307         init_copy_irq_2_pin(old_cfg, cfg, node);
 308 }
 309
 310 static void free_irq_cfg(struct irq_cfg *old_cfg)
 311 {
 312         kfree(old_cfg);
 313 }
 314
 315 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
 316 {
 317         struct irq_cfg *old_cfg, *cfg;
 318
 319         old_cfg = old_desc->chip_data;
 320         cfg = desc->chip_data;
 321
 322         if (old_cfg == cfg)
 323                 return;
 324
 325         if (old_cfg) {
 326                 free_irq_2_pin(old_cfg, cfg);
 327                 free_irq_cfg(old_cfg);
 328                 old_desc->chip_data = NULL;
 329         }
 330 }
 331 /* end for move_irq_desc */
 332
 333 #else
 334 struct irq_cfg *irq_cfg(unsigned int irq)
 335 {
 336         return irq < nr_irqs ? irq_cfgx + irq : NULL;
 337 }
 338
 339 #endif
 340
 341 struct io_apic {
 342         unsigned int index;
 343         unsigned int unused[3];
 344         unsigned int data;
 345         unsigned int unused2[11];
 346         unsigned int eoi;
 347 };
 348
 349 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 350 {
 351         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 352                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
 353 }
 354
 355 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
 356 {
 357         struct io_apic __iomem *io_apic = io_apic_base(apic);
 358         writel(vector, &io_apic->eoi);
 359 }
 360
 361 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
 362 {
 363         struct io_apic __iomem *io_apic = io_apic_base(apic);
 364         writel(reg, &io_apic->index);
 365         return readl(&io_apic->data);
 366 }
 367
 368 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 369 {
 370         struct io_apic __iomem *io_apic = io_apic_base(apic);
 371         writel(reg, &io_apic->index);
 372         writel(value, &io_apic->data);
 373 }
 374
 375 /*
 376  * Re-write a value: to be used for read-modify-write
 377  * cycles where the read already set up the index register.
 378  *
 379  * Older SiS APIC requires we rewrite the index register
 380  */
 381 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
 382 {
 383         struct io_apic __iomem *io_apic = io_apic_base(apic);
 384
 385         if (sis_apic_bug)
 386                 writel(reg, &io_apic->index);
 387         writel(value, &io_apic->data);
 388 }
 389
 390 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
 391 {
 392         struct irq_pin_list *entry;
 393         unsigned long flags;
 394
 395         raw_spin_lock_irqsave(&ioapic_lock, flags);
 396         for_each_irq_pin(entry, cfg->irq_2_pin) {
 397                 unsigned int reg;
 398                 int pin;
 399
 400                 pin = entry->pin;
 401                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
 402                 /* Is the remote IRR bit set? */
 403                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
 404                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 405                         return true;
 406                 }
 407         }
 408         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 409
 410         return false;
 411 }
 412
 413 union entry_union {
 414         struct { u32 w1, w2; };
 415         struct IO_APIC_route_entry entry;
 416 };
 417
 418 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 419 {
 420         union entry_union eu;
 421         unsigned long flags;
 422         raw_spin_lock_irqsave(&ioapic_lock, flags);
 423         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 424         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 425         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 426         return eu.entry;
 427 }
 428
 429 /*
 430  * When we write a new IO APIC routing entry, we need to write the high
 431  * word first! If the mask bit in the low word is clear, we will enable
 432  * the interrupt, and we need to make sure the entry is fully populated
 433  * before that happens.
 434  */
 435 static void
 436 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 437 {
 438         union entry_union eu = {{0, 0}};
 439
 440         eu.entry = e;
 441         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 442         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 443 }
 444
 445 void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 446 {
 447         unsigned long flags;
 448         raw_spin_lock_irqsave(&ioapic_lock, flags);
 449         __ioapic_write_entry(apic, pin, e);
 450         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 451 }
 452
 453 /*
 454  * When we mask an IO APIC routing entry, we need to write the low
 455  * word first, in order to set the mask bit before we change the
 456  * high bits!
 457  */
 458 static void ioapic_mask_entry(int apic, int pin)
 459 {
 460         unsigned long flags;
 461         union entry_union eu = { .entry.mask = 1 };
 462
 463         raw_spin_lock_irqsave(&ioapic_lock, flags);
 464         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 465         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 466         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 467 }
 468
 469 /*
 470  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 471  * shared ISA-space IRQs, so we have to support them. We are super
 472  * fast in the common case, and fast for shared ISA-space IRQs.
 473  */
 474 static int
 475 add_pin_to_irq_node_nopanic(struct irq_cfg *cfg, int node, int apic, int pin)
 476 {
 477         struct irq_pin_list **last, *entry;
 478
 479         /* don't allow duplicates */
 480         last = &cfg->irq_2_pin;
 481         for_each_irq_pin(entry, cfg->irq_2_pin) {
 482                 if (entry->apic == apic && entry->pin == pin)
 483                         return 0;
 484                 last = &entry->next;
 485         }
 486
 487         entry = get_one_free_irq_2_pin(node);
 488         if (!entry) {
 489                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
 490                                 node, apic, pin);
 491                 return -ENOMEM;
 492         }
 493         entry->apic = apic;
 494         entry->pin = pin;
 495
 496         *last = entry;
 497         return 0;
 498 }
 499
 500 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 501 {
 502         if (add_pin_to_irq_node_nopanic(cfg, node, apic, pin))
 503                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
 504 }
 505
 506 /*
 507  * Reroute an IRQ to a different pin.
 508  */
 509 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
 510                                            int oldapic, int oldpin,
 511                                            int newapic, int newpin)
 512 {
 513         struct irq_pin_list *entry;
 514
 515         for_each_irq_pin(entry, cfg->irq_2_pin) {
 516                 if (entry->apic == oldapic && entry->pin == oldpin) {
 517                         entry->apic = newapic;
 518                         entry->pin = newpin;
 519                         /* every one is different, right? */
 520                         return;
 521                 }
 522         }
 523
 524         /* old apic/pin didn't exist, so just add new ones */
 525         add_pin_to_irq_node(cfg, node, newapic, newpin);
 526 }
 527
 528 static void __io_apic_modify_irq(struct irq_pin_list *entry,
 529                                  int mask_and, int mask_or,
 530                                  void (*final)(struct irq_pin_list *entry))
 531 {
 532         unsigned int reg, pin;
 533
 534         pin = entry->pin;
 535         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
 536         reg &= mask_and;
 537         reg |= mask_or;
 538         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
 539         if (final)
 540                 final(entry);
 541 }
 542
 543 static void io_apic_modify_irq(struct irq_cfg *cfg,
 544                                int mask_and, int mask_or,
 545                                void (*final)(struct irq_pin_list *entry))
 546 {
 547         struct irq_pin_list *entry;
 548
 549         for_each_irq_pin(entry, cfg->irq_2_pin)
 550                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
 551 }
 552
 553 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
 554 {
 555         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
 556                              IO_APIC_REDIR_MASKED, NULL);
 557 }
 558
 559 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
 560 {
 561         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
 562                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
 563 }
 564
 565 static void __unmask_IO_APIC_irq(struct irq_cfg *cfg)
 566 {
 567         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
 568 }
 569
 570 static void io_apic_sync(struct irq_pin_list *entry)
 571 {
 572         /*
 573          * Synchronize the IO-APIC and the CPU by doing
 574          * a dummy read from the IO-APIC
 575          */
 576         struct io_apic __iomem *io_apic;
 577         io_apic = io_apic_base(entry->apic);
 578         readl(&io_apic->data);
 579 }
 580
 581 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
 582 {
 583         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
 584 }
 585
 586 static void mask_IO_APIC_irq_desc(struct irq_desc *desc)
 587 {
 588         struct irq_cfg *cfg = desc->chip_data;
 589         unsigned long flags;
 590
 591         BUG_ON(!cfg);
 592
 593         raw_spin_lock_irqsave(&ioapic_lock, flags);
 594         __mask_IO_APIC_irq(cfg);
 595         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 596 }
 597
 598 static void unmask_IO_APIC_irq_desc(struct irq_desc *desc)
 599 {
 600         struct irq_cfg *cfg = desc->chip_data;
 601         unsigned long flags;
 602
 603         raw_spin_lock_irqsave(&ioapic_lock, flags);
 604         __unmask_IO_APIC_irq(cfg);
 605         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 606 }
 607
 608 static void mask_IO_APIC_irq(unsigned int irq)
 609 {
 610         struct irq_desc *desc = irq_to_desc(irq);
 611
 612         mask_IO_APIC_irq_desc(desc);
 613 }
 614 static void unmask_IO_APIC_irq(unsigned int irq)
 615 {
 616         struct irq_desc *desc = irq_to_desc(irq);
 617
 618         unmask_IO_APIC_irq_desc(desc);
 619 }
 620
 621 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 622 {
 623         struct IO_APIC_route_entry entry;
 624
 625         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 626         entry = ioapic_read_entry(apic, pin);
 627         if (entry.delivery_mode == dest_SMI)
 628                 return;
 629         /*
 630          * Disable it in the IO-APIC irq-routing table:
 631          */
 632         ioapic_mask_entry(apic, pin);
 633 }
 634
 635 static void clear_IO_APIC (void)
 636 {
 637         int apic, pin;
 638
 639         for (apic = 0; apic < nr_ioapics; apic++)
 640                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 641                         clear_IO_APIC_pin(apic, pin);
 642 }
 643
 644 #ifdef CONFIG_X86_32
 645 /*
 646  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
 647  * specific CPU-side IRQs.
 648  */
 649
 650 #define MAX_PIRQS 8
 651 static int pirq_entries[MAX_PIRQS] = {
 652         [0 ... MAX_PIRQS - 1] = -1
 653 };
 654
 655 static int __init ioapic_pirq_setup(char *str)
 656 {
 657         int i, max;
 658         int ints[MAX_PIRQS+1];
 659
 660         get_options(str, ARRAY_SIZE(ints), ints);
 661
 662         apic_printk(APIC_VERBOSE, KERN_INFO
 663                         "PIRQ redirection, working around broken MP-BIOS.\n");
 664         max = MAX_PIRQS;
 665         if (ints[0] < MAX_PIRQS)
 666                 max = ints[0];
 667
 668         for (i = 0; i < max; i++) {
 669                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 670                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
 671                 /*
 672                  * PIRQs are mapped upside down, usually.
 673                  */
 674                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
 675         }
 676         return 1;
 677 }
 678
 679 __setup("pirq=", ioapic_pirq_setup);
 680 #endif /* CONFIG_X86_32 */
 681
 682 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
 683 {
 684         int apic;
 685         struct IO_APIC_route_entry **ioapic_entries;
 686
 687         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
 688                                 GFP_ATOMIC);
 689         if (!ioapic_entries)
 690                 return 0;
 691
 692         for (apic = 0; apic < nr_ioapics; apic++) {
 693                 ioapic_entries[apic] =
 694                         kzalloc(sizeof(struct IO_APIC_route_entry) *
 695                                 nr_ioapic_registers[apic], GFP_ATOMIC);
 696                 if (!ioapic_entries[apic])
 697                         goto nomem;
 698         }
 699
 700         return ioapic_entries;
 701
 702 nomem:
 703         while (--apic >= 0)
 704                 kfree(ioapic_entries[apic]);
 705         kfree(ioapic_entries);
 706
 707         return 0;
 708 }
 709
 710 /*
 711  * Saves all the IO-APIC RTE's
 712  */
 713 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 714 {
 715         int apic, pin;
 716
 717         if (!ioapic_entries)
 718                 return -ENOMEM;
 719
 720         for (apic = 0; apic < nr_ioapics; apic++) {
 721                 if (!ioapic_entries[apic])
 722                         return -ENOMEM;
 723
 724                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 725                         ioapic_entries[apic][pin] =
 726                                 ioapic_read_entry(apic, pin);
 727         }
 728
 729         return 0;
 730 }
 731
 732 /*
 733  * Mask all IO APIC entries.
 734  */
 735 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 736 {
 737         int apic, pin;
 738
 739         if (!ioapic_entries)
 740                 return;
 741
 742         for (apic = 0; apic < nr_ioapics; apic++) {
 743                 if (!ioapic_entries[apic])
 744                         break;
 745
 746                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
 747                         struct IO_APIC_route_entry entry;
 748
 749                         entry = ioapic_entries[apic][pin];
 750                         if (!entry.mask) {
 751                                 entry.mask = 1;
 752                                 ioapic_write_entry(apic, pin, entry);
 753                         }
 754                 }
 755         }
 756 }
 757
 758 /*
 759  * Restore IO APIC entries which was saved in ioapic_entries.
 760  */
 761 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 762 {
 763         int apic, pin;
 764
 765         if (!ioapic_entries)
 766                 return -ENOMEM;
 767
 768         for (apic = 0; apic < nr_ioapics; apic++) {
 769                 if (!ioapic_entries[apic])
 770                         return -ENOMEM;
 771
 772                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 773                         ioapic_write_entry(apic, pin,
 774                                         ioapic_entries[apic][pin]);
 775         }
 776         return 0;
 777 }
 778
 779 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
 780 {
 781         int apic;
 782
 783         for (apic = 0; apic < nr_ioapics; apic++)
 784                 kfree(ioapic_entries[apic]);
 785
 786         kfree(ioapic_entries);
 787 }
 788
 789 /*
 790  * Find the IRQ entry number of a certain pin.
 791  */
 792 static int find_irq_entry(int apic, int pin, int type)
 793 {
 794         int i;
 795
 796         for (i = 0; i < mp_irq_entries; i++)
 797                 if (mp_irqs[i].irqtype == type &&
 798                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
 799                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
 800                     mp_irqs[i].dstirq == pin)
 801                         return i;
 802
 803         return -1;
 804 }
 805
 806 /*
 807  * Find the pin to which IRQ[irq] (ISA) is connected
 808  */
 809 static int __init find_isa_irq_pin(int irq, int type)
 810 {
 811         int i;
 812
 813         for (i = 0; i < mp_irq_entries; i++) {
 814                 int lbus = mp_irqs[i].srcbus;
 815
 816                 if (test_bit(lbus, mp_bus_not_pci) &&
 817                     (mp_irqs[i].irqtype == type) &&
 818                     (mp_irqs[i].srcbusirq == irq))
 819
 820                         return mp_irqs[i].dstirq;
 821         }
 822         return -1;
 823 }
 824
 825 static int __init find_isa_irq_apic(int irq, int type)
 826 {
 827         int i;
 828
 829         for (i = 0; i < mp_irq_entries; i++) {
 830                 int lbus = mp_irqs[i].srcbus;
 831
 832                 if (test_bit(lbus, mp_bus_not_pci) &&
 833                     (mp_irqs[i].irqtype == type) &&
 834                     (mp_irqs[i].srcbusirq == irq))
 835                         break;
 836         }
 837         if (i < mp_irq_entries) {
 838                 int apic;
 839                 for(apic = 0; apic < nr_ioapics; apic++) {
 840                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
 841                                 return apic;
 842                 }
 843         }
 844
 845         return -1;
 846 }
 847
 848 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 849 /*
 850  * EISA Edge/Level control register, ELCR
 851  */
 852 static int EISA_ELCR(unsigned int irq)
 853 {
 854         if (irq < legacy_pic->nr_legacy_irqs) {
 855                 unsigned int port = 0x4d0 + (irq >> 3);
 856                 return (inb(port) >> (irq & 7)) & 1;
 857         }
 858         apic_printk(APIC_VERBOSE, KERN_INFO
 859                         "Broken MPtable reports ISA irq %d\n", irq);
 860         return 0;
 861 }
 862
 863 #endif
 864
 865 /* ISA interrupts are always polarity zero edge triggered,
 866  * when listed as conforming in the MP table. */
 867
 868 #define default_ISA_trigger(idx)        (0)
 869 #define default_ISA_polarity(idx)       (0)
 870
 871 /* EISA interrupts are always polarity zero and can be edge or level
 872  * trigger depending on the ELCR value.  If an interrupt is listed as
 873  * EISA conforming in the MP table, that means its trigger type must
 874  * be read in from the ELCR */
 875
 876 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
 877 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
 878
 879 /* PCI interrupts are always polarity one level triggered,
 880  * when listed as conforming in the MP table. */
 881
 882 #define default_PCI_trigger(idx)        (1)
 883 #define default_PCI_polarity(idx)       (1)
 884
 885 /* MCA interrupts are always polarity zero level triggered,
 886  * when listed as conforming in the MP table. */
 887
 888 #define default_MCA_trigger(idx)        (1)
 889 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
 890
 891 static int MPBIOS_polarity(int idx)
 892 {
 893         int bus = mp_irqs[idx].srcbus;
 894         int polarity;
 895
 896         /*
 897          * Determine IRQ line polarity (high active or low active):
 898          */
 899         switch (mp_irqs[idx].irqflag & 3)
 900         {
 901                 case 0: /* conforms, ie. bus-type dependent polarity */
 902                         if (test_bit(bus, mp_bus_not_pci))
 903                                 polarity = default_ISA_polarity(idx);
 904                         else
 905                                 polarity = default_PCI_polarity(idx);
 906                         break;
 907                 case 1: /* high active */
 908                 {
 909                         polarity = 0;
 910                         break;
 911                 }
 912                 case 2: /* reserved */
 913                 {
 914                         printk(KERN_WARNING "broken BIOS!!\n");
 915                         polarity = 1;
 916                         break;
 917                 }
 918                 case 3: /* low active */
 919                 {
 920                         polarity = 1;
 921                         break;
 922                 }
 923                 default: /* invalid */
 924                 {
 925                         printk(KERN_WARNING "broken BIOS!!\n");
 926                         polarity = 1;
 927                         break;
 928                 }
 929         }
 930         return polarity;
 931 }
 932
 933 static int MPBIOS_trigger(int idx)
 934 {
 935         int bus = mp_irqs[idx].srcbus;
 936         int trigger;
 937
 938         /*
 939          * Determine IRQ trigger mode (edge or level sensitive):
 940          */
 941         switch ((mp_irqs[idx].irqflag>>2) & 3)
 942         {
 943                 case 0: /* conforms, ie. bus-type dependent */
 944                         if (test_bit(bus, mp_bus_not_pci))
 945                                 trigger = default_ISA_trigger(idx);
 946                         else
 947                                 trigger = default_PCI_trigger(idx);
 948 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 949                         switch (mp_bus_id_to_type[bus]) {
 950                                 case MP_BUS_ISA: /* ISA pin */
 951                                 {
 952                                         /* set before the switch */
 953                                         break;
 954                                 }
 955                                 case MP_BUS_EISA: /* EISA pin */
 956                                 {
 957                                         trigger = default_EISA_trigger(idx);
 958                                         break;
 959                                 }
 960                                 case MP_BUS_PCI: /* PCI pin */
 961                                 {
 962                                         /* set before the switch */
 963                                         break;
 964                                 }
 965                                 case MP_BUS_MCA: /* MCA pin */
 966                                 {
 967                                         trigger = default_MCA_trigger(idx);
 968                                         break;
 969                                 }
 970                                 default:
 971                                 {
 972                                         printk(KERN_WARNING "broken BIOS!!\n");
 973                                         trigger = 1;
 974                                         break;
 975                                 }
 976                         }
 977 #endif
 978                         break;
 979                 case 1: /* edge */
 980                 {
 981                         trigger = 0;
 982                         break;
 983                 }
 984                 case 2: /* reserved */
 985                 {
 986                         printk(KERN_WARNING "broken BIOS!!\n");
 987                         trigger = 1;
 988                         break;
 989                 }
 990                 case 3: /* level */
 991                 {
 992                         trigger = 1;
 993                         break;
 994                 }
 995                 default: /* invalid */
 996                 {
 997                         printk(KERN_WARNING "broken BIOS!!\n");
 998                         trigger = 0;
 999                         break;
1000                 }
1001         }
1002         return trigger;
1003 }
1004
1005 static inline int irq_polarity(int idx)
1006 {
1007         return MPBIOS_polarity(idx);
1008 }
1009
1010 static inline int irq_trigger(int idx)
1011 {
1012         return MPBIOS_trigger(idx);
1013 }
1014
1015 int (*ioapic_renumber_irq)(int ioapic, int irq);
1016 static int pin_2_irq(int idx, int apic, int pin)
1017 {
1018         int irq, i;
1019         int bus = mp_irqs[idx].srcbus;
1020
1021         /*
1022          * Debugging check, we are in big trouble if this message pops up!
1023          */
1024         if (mp_irqs[idx].dstirq != pin)
1025                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1026
1027         if (test_bit(bus, mp_bus_not_pci)) {
1028                 irq = mp_irqs[idx].srcbusirq;
1029         } else {
1030                 /*
1031                  * PCI IRQs are mapped in order
1032                  */
1033                 i = irq = 0;
1034                 while (i < apic)
1035                         irq += nr_ioapic_registers[i++];
1036                 irq += pin;
1037                 /*
1038                  * For MPS mode, so far only needed by ES7000 platform
1039                  */
1040                 if (ioapic_renumber_irq)
1041                         irq = ioapic_renumber_irq(apic, irq);
1042         }
1043
1044 #ifdef CONFIG_X86_32
1045         /*
1046          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1047          */
1048         if ((pin >= 16) && (pin <= 23)) {
1049                 if (pirq_entries[pin-16] != -1) {
1050                         if (!pirq_entries[pin-16]) {
1051                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1052                                                 "disabling PIRQ%d\n", pin-16);
1053                         } else {
1054                                 irq = pirq_entries[pin-16];
1055                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1056                                                 "using PIRQ%d -> IRQ %d\n",
1057                                                 pin-16, irq);
1058                         }
1059                 }
1060         }
1061 #endif
1062
1063         return irq;
1064 }
1065
1066 /*
1067  * Find a specific PCI IRQ entry.
1068  * Not an __init, possibly needed by modules
1069  */
1070 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1071                                 struct io_apic_irq_attr *irq_attr)
1072 {
1073         int apic, i, best_guess = -1;
1074
1075         apic_printk(APIC_DEBUG,
1076                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1077                     bus, slot, pin);
1078         if (test_bit(bus, mp_bus_not_pci)) {
1079                 apic_printk(APIC_VERBOSE,
1080                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1081                 return -1;
1082         }
1083         for (i = 0; i < mp_irq_entries; i++) {
1084                 int lbus = mp_irqs[i].srcbus;
1085
1086                 for (apic = 0; apic < nr_ioapics; apic++)
1087                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1088                             mp_irqs[i].dstapic == MP_APIC_ALL)
1089                                 break;
1090
1091                 if (!test_bit(lbus, mp_bus_not_pci) &&
1092                     !mp_irqs[i].irqtype &&
1093                     (bus == lbus) &&
1094                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1095                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1096
1097                         if (!(apic || IO_APIC_IRQ(irq)))
1098                                 continue;
1099
1100                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1101                                 set_io_apic_irq_attr(irq_attr, apic,
1102                                                      mp_irqs[i].dstirq,
1103                                                      irq_trigger(i),
1104                                                      irq_polarity(i));
1105                                 return irq;
1106                         }
1107                         /*
1108                          * Use the first all-but-pin matching entry as a
1109                          * best-guess fuzzy result for broken mptables.
1110                          */
1111                         if (best_guess < 0) {
1112                                 set_io_apic_irq_attr(irq_attr, apic,
1113                                                      mp_irqs[i].dstirq,
1114                                                      irq_trigger(i),
1115                                                      irq_polarity(i));
1116                                 best_guess = irq;
1117                         }
1118                 }
1119         }
1120         return best_guess;
1121 }
1122 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1123
1124 void lock_vector_lock(void)
1125 {
1126         /* Used to the online set of cpus does not change
1127          * during assign_irq_vector.
1128          */
1129         raw_spin_lock(&vector_lock);
1130 }
1131
1132 void unlock_vector_lock(void)
1133 {
1134         raw_spin_unlock(&vector_lock);
1135 }
1136
1137 static int
1138 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1139 {
1140         /*
1141          * NOTE! The local APIC isn't very good at handling
1142          * multiple interrupts at the same interrupt level.
1143          * As the interrupt level is determined by taking the
1144          * vector number and shifting that right by 4, we
1145          * want to spread these out a bit so that they don't
1146          * all fall in the same interrupt level.
1147          *
1148          * Also, we've got to be careful not to trash gate
1149          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1150          */
1151         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1152         static int current_offset = VECTOR_OFFSET_START % 8;
1153         unsigned int old_vector;
1154         int cpu, err;
1155         cpumask_var_t tmp_mask;
1156
1157         if (cfg->move_in_progress)
1158                 return -EBUSY;
1159
1160         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1161                 return -ENOMEM;
1162
1163         old_vector = cfg->vector;
1164         if (old_vector) {
1165                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1166                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1167                 if (!cpumask_empty(tmp_mask)) {
1168                         free_cpumask_var(tmp_mask);
1169                         return 0;
1170                 }
1171         }
1172
1173         /* Only try and allocate irqs on cpus that are present */
1174         err = -ENOSPC;
1175         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1176                 int new_cpu;
1177                 int vector, offset;
1178
1179                 apic->vector_allocation_domain(cpu, tmp_mask);
1180
1181                 vector = current_vector;
1182                 offset = current_offset;
1183 next:
1184                 vector += 8;
1185                 if (vector >= first_system_vector) {
1186                         /* If out of vectors on large boxen, must share them. */
1187                         offset = (offset + 1) % 8;
1188                         vector = FIRST_EXTERNAL_VECTOR + offset;
1189                 }
1190                 if (unlikely(current_vector == vector))
1191                         continue;
1192
1193                 if (test_bit(vector, used_vectors))
1194                         goto next;
1195
1196                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1197                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1198                                 goto next;
1199                 /* Found one! */
1200                 current_vector = vector;
1201                 current_offset = offset;
1202                 if (old_vector) {
1203                         cfg->move_in_progress = 1;
1204                         cpumask_copy(cfg->old_domain, cfg->domain);
1205                 }
1206                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1207                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1208                 cfg->vector = vector;
1209                 cpumask_copy(cfg->domain, tmp_mask);
1210                 err = 0;
1211                 break;
1212         }
1213         free_cpumask_var(tmp_mask);
1214         return err;
1215 }
1216
1217 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1218 {
1219         int err;
1220         unsigned long flags;
1221
1222         raw_spin_lock_irqsave(&vector_lock, flags);
1223         err = __assign_irq_vector(irq, cfg, mask);
1224         raw_spin_unlock_irqrestore(&vector_lock, flags);
1225         return err;
1226 }
1227
1228 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1229 {
1230         int cpu, vector;
1231
1232         BUG_ON(!cfg->vector);
1233
1234         vector = cfg->vector;
1235         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1236                 per_cpu(vector_irq, cpu)[vector] = -1;
1237
1238         cfg->vector = 0;
1239         cpumask_clear(cfg->domain);
1240
1241         if (likely(!cfg->move_in_progress))
1242                 return;
1243         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1244                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1245                                                                 vector++) {
1246                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1247                                 continue;
1248                         per_cpu(vector_irq, cpu)[vector] = -1;
1249                         break;
1250                 }
1251         }
1252         cfg->move_in_progress = 0;
1253 }
1254
1255 void __setup_vector_irq(int cpu)
1256 {
1257         /* Initialize vector_irq on a new cpu */
1258         int irq, vector;
1259         struct irq_cfg *cfg;
1260         struct irq_desc *desc;
1261
1262         /*
1263          * vector_lock will make sure that we don't run into irq vector
1264          * assignments that might be happening on another cpu in parallel,
1265          * while we setup our initial vector to irq mappings.
1266          */
1267         raw_spin_lock(&vector_lock);
1268         /* Mark the inuse vectors */
1269         for_each_irq_desc(irq, desc) {
1270                 cfg = desc->chip_data;
1271                 if (!cpumask_test_cpu(cpu, cfg->domain))
1272                         continue;
1273                 vector = cfg->vector;
1274                 per_cpu(vector_irq, cpu)[vector] = irq;
1275         }
1276         /* Mark the free vectors */
1277         for (vector = 0; vector < NR_VECTORS; ++vector) {
1278                 irq = per_cpu(vector_irq, cpu)[vector];
1279                 if (irq < 0)
1280                         continue;
1281
1282                 cfg = irq_cfg(irq);
1283                 if (!cpumask_test_cpu(cpu, cfg->domain))
1284                         per_cpu(vector_irq, cpu)[vector] = -1;
1285         }
1286         raw_spin_unlock(&vector_lock);
1287 }
1288
1289 static struct irq_chip ioapic_chip;
1290 static struct irq_chip ir_ioapic_chip;
1291
1292 #define IOAPIC_AUTO     -1
1293 #define IOAPIC_EDGE     0
1294 #define IOAPIC_LEVEL    1
1295
1296 #ifdef CONFIG_X86_32
1297 static inline int IO_APIC_irq_trigger(int irq)
1298 {
1299         int apic, idx, pin;
1300
1301         for (apic = 0; apic < nr_ioapics; apic++) {
1302                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1303                         idx = find_irq_entry(apic, pin, mp_INT);
1304                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1305                                 return irq_trigger(idx);
1306                 }
1307         }
1308         /*
1309          * nonexistent IRQs are edge default
1310          */
1311         return 0;
1312 }
1313 #else
1314 static inline int IO_APIC_irq_trigger(int irq)
1315 {
1316         return 1;
1317 }
1318 #endif
1319
1320 static void ioapic_register_intr(int irq, struct irq_desc *desc, unsigned long trigger)
1321 {
1322
1323         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1324             trigger == IOAPIC_LEVEL)
1325                 desc->status |= IRQ_LEVEL;
1326         else
1327                 desc->status &= ~IRQ_LEVEL;
1328
1329         if (irq_remapped(irq)) {
1330                 desc->status |= IRQ_MOVE_PCNTXT;
1331                 if (trigger)
1332                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1333                                                       handle_fasteoi_irq,
1334                                                      "fasteoi");
1335                 else
1336                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1337                                                       handle_edge_irq, "edge");
1338                 return;
1339         }
1340
1341         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1342             trigger == IOAPIC_LEVEL)
1343                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1344                                               handle_fasteoi_irq,
1345                                               "fasteoi");
1346         else
1347                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1348                                               handle_edge_irq, "edge");
1349 }
1350
1351 int setup_ioapic_entry(int apic_id, int irq,
1352                        struct IO_APIC_route_entry *entry,
1353                        unsigned int destination, int trigger,
1354                        int polarity, int vector, int pin)
1355 {
1356         /*
1357          * add it to the IO-APIC irq-routing table:
1358          */
1359         memset(entry,0,sizeof(*entry));
1360
1361         if (intr_remapping_enabled) {
1362                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1363                 struct irte irte;
1364                 struct IR_IO_APIC_route_entry *ir_entry =
1365                         (struct IR_IO_APIC_route_entry *) entry;
1366                 int index;
1367
1368                 if (!iommu)
1369                         panic("No mapping iommu for ioapic %d\n", apic_id);
1370
1371                 index = alloc_irte(iommu, irq, 1);
1372                 if (index < 0)
1373                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1374
1375                 memset(&irte, 0, sizeof(irte));
1376
1377                 irte.present = 1;
1378                 irte.dst_mode = apic->irq_dest_mode;
1379                 /*
1380                  * Trigger mode in the IRTE will always be edge, and the
1381                  * actual level or edge trigger will be setup in the IO-APIC
1382                  * RTE. This will help simplify level triggered irq migration.
1383                  * For more details, see the comments above explainig IO-APIC
1384                  * irq migration in the presence of interrupt-remapping.
1385                  */
1386                 irte.trigger_mode = 0;
1387                 irte.dlvry_mode = apic->irq_delivery_mode;
1388                 irte.vector = vector;
1389                 irte.dest_id = IRTE_DEST(destination);
1390
1391                 /* Set source-id of interrupt request */
1392                 set_ioapic_sid(&irte, apic_id);
1393
1394                 modify_irte(irq, &irte);
1395
1396                 ir_entry->index2 = (index >> 15) & 0x1;
1397                 ir_entry->zero = 0;
1398                 ir_entry->format = 1;
1399                 ir_entry->index = (index & 0x7fff);
1400                 /*
1401                  * IO-APIC RTE will be configured with virtual vector.
1402                  * irq handler will do the explicit EOI to the io-apic.
1403                  */
1404                 ir_entry->vector = pin;
1405         } else {
1406                 entry->delivery_mode = apic->irq_delivery_mode;
1407                 entry->dest_mode = apic->irq_dest_mode;
1408                 entry->dest = destination;
1409                 entry->vector = vector;
1410         }
1411
1412         entry->mask = 0;                                /* enable IRQ */
1413         entry->trigger = trigger;
1414         entry->polarity = polarity;
1415
1416         /* Mask level triggered irqs.
1417          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1418          */
1419         if (trigger)
1420                 entry->mask = 1;
1421         return 0;
1422 }
1423
1424 static void setup_IO_APIC_irq(int apic_id, int pin, unsigned int irq, struct irq_desc *desc,
1425                               int trigger, int polarity)
1426 {
1427         struct irq_cfg *cfg;
1428         struct IO_APIC_route_entry entry;
1429         unsigned int dest;
1430
1431         if (!IO_APIC_IRQ(irq))
1432                 return;
1433
1434         cfg = desc->chip_data;
1435
1436         /*
1437          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1438          * controllers like 8259. Now that IO-APIC can handle this irq, update
1439          * the cfg->domain.
1440          */
1441         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1442                 apic->vector_allocation_domain(0, cfg->domain);
1443
1444         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1445                 return;
1446
1447         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1448
1449         apic_printk(APIC_VERBOSE,KERN_DEBUG
1450                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1451                     "IRQ %d Mode:%i Active:%i)\n",
1452                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1453                     irq, trigger, polarity);
1454
1455
1456         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1457                                dest, trigger, polarity, cfg->vector, pin)) {
1458                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1459                        mp_ioapics[apic_id].apicid, pin);
1460                 __clear_irq_vector(irq, cfg);
1461                 return;
1462         }
1463
1464         ioapic_register_intr(irq, desc, trigger);
1465         if (irq < legacy_pic->nr_legacy_irqs)
1466                 legacy_pic->chip->mask(irq);
1467
1468         ioapic_write_entry(apic_id, pin, entry);
1469 }
1470
1471 static struct {
1472         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1473 } mp_ioapic_routing[MAX_IO_APICS];
1474
1475 static void __init setup_IO_APIC_irqs(void)
1476 {
1477         int apic_id = 0, pin, idx, irq;
1478         int notcon = 0;
1479         struct irq_desc *desc;
1480         struct irq_cfg *cfg;
1481         int node = cpu_to_node(boot_cpu_id);
1482
1483         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1484
1485 #ifdef CONFIG_ACPI
1486         if (!acpi_disabled && acpi_ioapic) {
1487                 apic_id = mp_find_ioapic(0);
1488                 if (apic_id < 0)
1489                         apic_id = 0;
1490         }
1491 #endif
1492
1493         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1494                 idx = find_irq_entry(apic_id, pin, mp_INT);
1495                 if (idx == -1) {
1496                         if (!notcon) {
1497                                 notcon = 1;
1498                                 apic_printk(APIC_VERBOSE,
1499                                         KERN_DEBUG " %d-%d",
1500                                         mp_ioapics[apic_id].apicid, pin);
1501                         } else
1502                                 apic_printk(APIC_VERBOSE, " %d-%d",
1503                                         mp_ioapics[apic_id].apicid, pin);
1504                         continue;
1505                 }
1506                 if (notcon) {
1507                         apic_printk(APIC_VERBOSE,
1508                                 " (apicid-pin) not connected\n");
1509                         notcon = 0;
1510                 }
1511
1512                 irq = pin_2_irq(idx, apic_id, pin);
1513
1514                 /*
1515                  * Skip the timer IRQ if there's a quirk handler
1516                  * installed and if it returns 1:
1517                  */
1518                 if (apic->multi_timer_check &&
1519                                 apic->multi_timer_check(apic_id, irq))
1520                         continue;
1521
1522                 desc = irq_to_desc_alloc_node(irq, node);
1523                 if (!desc) {
1524                         printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1525                         continue;
1526                 }
1527                 cfg = desc->chip_data;
1528                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1529                 /*
1530                  * don't mark it in pin_programmed, so later acpi could
1531                  * set it correctly when irq < 16
1532                  */
1533                 setup_IO_APIC_irq(apic_id, pin, irq, desc,
1534                                 irq_trigger(idx), irq_polarity(idx));
1535         }
1536
1537         if (notcon)
1538                 apic_printk(APIC_VERBOSE,
1539                         " (apicid-pin) not connected\n");
1540 }
1541
1542 /*
1543  * for the gsit that is not in first ioapic
1544  * but could not use acpi_register_gsi()
1545  * like some special sci in IBM x3330
1546  */
1547 void setup_IO_APIC_irq_extra(u32 gsi)
1548 {
1549         int apic_id = 0, pin, idx, irq;
1550         int node = cpu_to_node(boot_cpu_id);
1551         struct irq_desc *desc;
1552         struct irq_cfg *cfg;
1553
1554         /*
1555          * Convert 'gsi' to 'ioapic.pin'.
1556          */
1557         apic_id = mp_find_ioapic(gsi);
1558         if (apic_id < 0)
1559                 return;
1560
1561         pin = mp_find_ioapic_pin(apic_id, gsi);
1562         idx = find_irq_entry(apic_id, pin, mp_INT);
1563         if (idx == -1)
1564                 return;
1565
1566         irq = pin_2_irq(idx, apic_id, pin);
1567 #ifdef CONFIG_SPARSE_IRQ
1568         desc = irq_to_desc(irq);
1569         if (desc)
1570                 return;
1571 #endif
1572         desc = irq_to_desc_alloc_node(irq, node);
1573         if (!desc) {
1574                 printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1575                 return;
1576         }
1577
1578         cfg = desc->chip_data;
1579         add_pin_to_irq_node(cfg, node, apic_id, pin);
1580
1581         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1582                 pr_debug("Pin %d-%d already programmed\n",
1583                          mp_ioapics[apic_id].apicid, pin);
1584                 return;
1585         }
1586         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1587
1588         setup_IO_APIC_irq(apic_id, pin, irq, desc,
1589                         irq_trigger(idx), irq_polarity(idx));
1590 }
1591
1592 /*
1593  * Set up the timer pin, possibly with the 8259A-master behind.
1594  */
1595 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1596                                         int vector)
1597 {
1598         struct IO_APIC_route_entry entry;
1599
1600         if (intr_remapping_enabled)
1601                 return;
1602
1603         memset(&entry, 0, sizeof(entry));
1604
1605         /*
1606          * We use logical delivery to get the timer IRQ
1607          * to the first CPU.
1608          */
1609         entry.dest_mode = apic->irq_dest_mode;
1610         entry.mask = 0;                 /* don't mask IRQ for edge */
1611         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1612         entry.delivery_mode = apic->irq_delivery_mode;
1613         entry.polarity = 0;
1614         entry.trigger = 0;
1615         entry.vector = vector;
1616
1617         /*
1618          * The timer IRQ doesn't have to know that behind the
1619          * scene we may have a 8259A-master in AEOI mode ...
1620          */
1621         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1622
1623         /*
1624          * Add it to the IO-APIC irq-routing table:
1625          */
1626         ioapic_write_entry(apic_id, pin, entry);
1627 }
1628
1629
1630 __apicdebuginit(void) print_IO_APIC(void)
1631 {
1632         int apic, i;
1633         union IO_APIC_reg_00 reg_00;
1634         union IO_APIC_reg_01 reg_01;
1635         union IO_APIC_reg_02 reg_02;
1636         union IO_APIC_reg_03 reg_03;
1637         unsigned long flags;
1638         struct irq_cfg *cfg;
1639         struct irq_desc *desc;
1640         unsigned int irq;
1641
1642         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1643         for (i = 0; i < nr_ioapics; i++)
1644                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1645                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1646
1647         /*
1648          * We are a bit conservative about what we expect.  We have to
1649          * know about every hardware change ASAP.
1650          */
1651         printk(KERN_INFO "testing the IO APIC.......................\n");
1652
1653         for (apic = 0; apic < nr_ioapics; apic++) {
1654
1655         raw_spin_lock_irqsave(&ioapic_lock, flags);
1656         reg_00.raw = io_apic_read(apic, 0);
1657         reg_01.raw = io_apic_read(apic, 1);
1658         if (reg_01.bits.version >= 0x10)
1659                 reg_02.raw = io_apic_read(apic, 2);
1660         if (reg_01.bits.version >= 0x20)
1661                 reg_03.raw = io_apic_read(apic, 3);
1662         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1663
1664         printk("\n");
1665         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1666         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1667         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1668         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1669         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1670
1671         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1672         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1673
1674         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1675         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1676
1677         /*
1678          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1679          * but the value of reg_02 is read as the previous read register
1680          * value, so ignore it if reg_02 == reg_01.
1681          */
1682         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1683                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1684                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1685         }
1686
1687         /*
1688          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1689          * or reg_03, but the value of reg_0[23] is read as the previous read
1690          * register value, so ignore it if reg_03 == reg_0[12].
1691          */
1692         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1693             reg_03.raw != reg_01.raw) {
1694                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1695                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1696         }
1697
1698         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1699
1700         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1701                           " Stat Dmod Deli Vect:   \n");
1702
1703         for (i = 0; i <= reg_01.bits.entries; i++) {
1704                 struct IO_APIC_route_entry entry;
1705
1706                 entry = ioapic_read_entry(apic, i);
1707
1708                 printk(KERN_DEBUG " %02x %03X ",
1709                         i,
1710                         entry.dest
1711                 );
1712
1713                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1714                         entry.mask,
1715                         entry.trigger,
1716                         entry.irr,
1717                         entry.polarity,
1718                         entry.delivery_status,
1719                         entry.dest_mode,
1720                         entry.delivery_mode,
1721                         entry.vector
1722                 );
1723         }
1724         }
1725         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1726         for_each_irq_desc(irq, desc) {
1727                 struct irq_pin_list *entry;
1728
1729                 cfg = desc->chip_data;
1730                 entry = cfg->irq_2_pin;
1731                 if (!entry)
1732                         continue;
1733                 printk(KERN_DEBUG "IRQ%d ", irq);
1734                 for_each_irq_pin(entry, cfg->irq_2_pin)
1735                         printk("-> %d:%d", entry->apic, entry->pin);
1736                 printk("\n");
1737         }
1738
1739         printk(KERN_INFO ".................................... done.\n");
1740
1741         return;
1742 }
1743
1744 __apicdebuginit(void) print_APIC_field(int base)
1745 {
1746         int i;
1747
1748         printk(KERN_DEBUG);
1749
1750         for (i = 0; i < 8; i++)
1751                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1752
1753         printk(KERN_CONT "\n");
1754 }
1755
1756 __apicdebuginit(void) print_local_APIC(void *dummy)
1757 {
1758         unsigned int i, v, ver, maxlvt;
1759         u64 icr;
1760
1761         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1762                 smp_processor_id(), hard_smp_processor_id());
1763         v = apic_read(APIC_ID);
1764         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1765         v = apic_read(APIC_LVR);
1766         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1767         ver = GET_APIC_VERSION(v);
1768         maxlvt = lapic_get_maxlvt();
1769
1770         v = apic_read(APIC_TASKPRI);
1771         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1772
1773         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1774                 if (!APIC_XAPIC(ver)) {
1775                         v = apic_read(APIC_ARBPRI);
1776                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1777                                v & APIC_ARBPRI_MASK);
1778                 }
1779                 v = apic_read(APIC_PROCPRI);
1780                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1781         }
1782
1783         /*
1784          * Remote read supported only in the 82489DX and local APIC for
1785          * Pentium processors.
1786          */
1787         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1788                 v = apic_read(APIC_RRR);
1789                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1790         }
1791
1792         v = apic_read(APIC_LDR);
1793         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1794         if (!x2apic_enabled()) {
1795                 v = apic_read(APIC_DFR);
1796                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1797         }
1798         v = apic_read(APIC_SPIV);
1799         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1800
1801         printk(KERN_DEBUG "... APIC ISR field:\n");
1802         print_APIC_field(APIC_ISR);
1803         printk(KERN_DEBUG "... APIC TMR field:\n");
1804         print_APIC_field(APIC_TMR);
1805         printk(KERN_DEBUG "... APIC IRR field:\n");
1806         print_APIC_field(APIC_IRR);
1807
1808         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1809                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1810                         apic_write(APIC_ESR, 0);
1811
1812                 v = apic_read(APIC_ESR);
1813                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1814         }
1815
1816         icr = apic_icr_read();
1817         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1818         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1819
1820         v = apic_read(APIC_LVTT);
1821         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1822
1823         if (maxlvt > 3) {                       /* PC is LVT#4. */
1824                 v = apic_read(APIC_LVTPC);
1825                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1826         }
1827         v = apic_read(APIC_LVT0);
1828         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1829         v = apic_read(APIC_LVT1);
1830         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1831
1832         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1833                 v = apic_read(APIC_LVTERR);
1834                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1835         }
1836
1837         v = apic_read(APIC_TMICT);
1838         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1839         v = apic_read(APIC_TMCCT);
1840         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1841         v = apic_read(APIC_TDCR);
1842         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1843
1844         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1845                 v = apic_read(APIC_EFEAT);
1846                 maxlvt = (v >> 16) & 0xff;
1847                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1848                 v = apic_read(APIC_ECTRL);
1849                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1850                 for (i = 0; i < maxlvt; i++) {
1851                         v = apic_read(APIC_EILVTn(i));
1852                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1853                 }
1854         }
1855         printk("\n");
1856 }
1857
1858 __apicdebuginit(void) print_local_APICs(int maxcpu)
1859 {
1860         int cpu;
1861
1862         if (!maxcpu)
1863                 return;
1864
1865         preempt_disable();
1866         for_each_online_cpu(cpu) {
1867                 if (cpu >= maxcpu)
1868                         break;
1869                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1870         }
1871         preempt_enable();
1872 }
1873
1874 __apicdebuginit(void) print_PIC(void)
1875 {
1876         unsigned int v;
1877         unsigned long flags;
1878
1879         if (!legacy_pic->nr_legacy_irqs)
1880                 return;
1881
1882         printk(KERN_DEBUG "\nprinting PIC contents\n");
1883
1884         raw_spin_lock_irqsave(&i8259A_lock, flags);
1885
1886         v = inb(0xa1) << 8 | inb(0x21);
1887         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1888
1889         v = inb(0xa0) << 8 | inb(0x20);
1890         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1891
1892         outb(0x0b,0xa0);
1893         outb(0x0b,0x20);
1894         v = inb(0xa0) << 8 | inb(0x20);
1895         outb(0x0a,0xa0);
1896         outb(0x0a,0x20);
1897
1898         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1899
1900         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1901
1902         v = inb(0x4d1) << 8 | inb(0x4d0);
1903         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1904 }
1905
1906 static int __initdata show_lapic = 1;
1907 static __init int setup_show_lapic(char *arg)
1908 {
1909         int num = -1;
1910
1911         if (strcmp(arg, "all") == 0) {
1912                 show_lapic = CONFIG_NR_CPUS;
1913         } else {
1914                 get_option(&arg, &num);
1915                 if (num >= 0)
1916                         show_lapic = num;
1917         }
1918
1919         return 1;
1920 }
1921 __setup("show_lapic=", setup_show_lapic);
1922
1923 __apicdebuginit(int) print_ICs(void)
1924 {
1925         if (apic_verbosity == APIC_QUIET)
1926                 return 0;
1927
1928         print_PIC();
1929
1930         /* don't print out if apic is not there */
1931         if (!cpu_has_apic && !apic_from_smp_config())
1932                 return 0;
1933
1934         print_local_APICs(show_lapic);
1935         print_IO_APIC();
1936
1937         return 0;
1938 }
1939
1940 fs_initcall(print_ICs);
1941
1942
1943 /* Where if anywhere is the i8259 connect in external int mode */
1944 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1945
1946 void __init enable_IO_APIC(void)
1947 {
1948         union IO_APIC_reg_01 reg_01;
1949         int i8259_apic, i8259_pin;
1950         int apic;
1951         unsigned long flags;
1952
1953         /*
1954          * The number of IO-APIC IRQ registers (== #pins):
1955          */
1956         for (apic = 0; apic < nr_ioapics; apic++) {
1957                 raw_spin_lock_irqsave(&ioapic_lock, flags);
1958                 reg_01.raw = io_apic_read(apic, 1);
1959                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1960                 nr_ioapic_registers[apic] = reg_01.bits.entries+1;
1961         }
1962
1963         if (!legacy_pic->nr_legacy_irqs)
1964                 return;
1965
1966         for(apic = 0; apic < nr_ioapics; apic++) {
1967                 int pin;
1968                 /* See if any of the pins is in ExtINT mode */
1969                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1970                         struct IO_APIC_route_entry entry;
1971                         entry = ioapic_read_entry(apic, pin);
1972
1973                         /* If the interrupt line is enabled and in ExtInt mode
1974                          * I have found the pin where the i8259 is connected.
1975                          */
1976                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1977                                 ioapic_i8259.apic = apic;
1978                                 ioapic_i8259.pin  = pin;
1979                                 goto found_i8259;
1980                         }
1981                 }
1982         }
1983  found_i8259:
1984         /* Look to see what if the MP table has reported the ExtINT */
1985         /* If we could not find the appropriate pin by looking at the ioapic
1986          * the i8259 probably is not connected the ioapic but give the
1987          * mptable a chance anyway.
1988          */
1989         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1990         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1991         /* Trust the MP table if nothing is setup in the hardware */
1992         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1993                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1994                 ioapic_i8259.pin  = i8259_pin;
1995                 ioapic_i8259.apic = i8259_apic;
1996         }
1997         /* Complain if the MP table and the hardware disagree */
1998         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1999                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
2000         {
2001                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
2002         }
2003
2004         /*
2005          * Do not trust the IO-APIC being empty at bootup
2006          */
2007         clear_IO_APIC();
2008 }
2009
2010 /*
2011  * Not an __init, needed by the reboot code
2012  */
2013 void disable_IO_APIC(void)
2014 {
2015         /*
2016          * Clear the IO-APIC before rebooting:
2017          */
2018         clear_IO_APIC();
2019
2020         if (!legacy_pic->nr_legacy_irqs)
2021                 return;
2022
2023         /*
2024          * If the i8259 is routed through an IOAPIC
2025          * Put that IOAPIC in virtual wire mode
2026          * so legacy interrupts can be delivered.
2027          *
2028          * With interrupt-remapping, for now we will use virtual wire A mode,
2029          * as virtual wire B is little complex (need to configure both
2030          * IOAPIC RTE aswell as interrupt-remapping table entry).
2031          * As this gets called during crash dump, keep this simple for now.
2032          */
2033         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
2034                 struct IO_APIC_route_entry entry;
2035
2036                 memset(&entry, 0, sizeof(entry));
2037                 entry.mask            = 0; /* Enabled */
2038                 entry.trigger         = 0; /* Edge */
2039                 entry.irr             = 0;
2040                 entry.polarity        = 0; /* High */
2041                 entry.delivery_status = 0;
2042                 entry.dest_mode       = 0; /* Physical */
2043                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2044                 entry.vector          = 0;
2045                 entry.dest            = read_apic_id();
2046
2047                 /*
2048                  * Add it to the IO-APIC irq-routing table:
2049                  */
2050                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2051         }
2052
2053         /*
2054          * Use virtual wire A mode when interrupt remapping is enabled.
2055          */
2056         if (cpu_has_apic || apic_from_smp_config())
2057                 disconnect_bsp_APIC(!intr_remapping_enabled &&
2058                                 ioapic_i8259.pin != -1);
2059 }
2060
2061 #ifdef CONFIG_X86_32
2062 /*
2063  * function to set the IO-APIC physical IDs based on the
2064  * values stored in the MPC table.
2065  *
2066  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2067  */
2068
2069 void __init setup_ioapic_ids_from_mpc(void)
2070 {
2071         union IO_APIC_reg_00 reg_00;
2072         physid_mask_t phys_id_present_map;
2073         int apic_id;
2074         int i;
2075         unsigned char old_id;
2076         unsigned long flags;
2077
2078         if (acpi_ioapic)
2079                 return;
2080         /*
2081          * Don't check I/O APIC IDs for xAPIC systems.  They have
2082          * no meaning without the serial APIC bus.
2083          */
2084         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2085                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2086                 return;
2087         /*
2088          * This is broken; anything with a real cpu count has to
2089          * circumvent this idiocy regardless.
2090          */
2091         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
2092
2093         /*
2094          * Set the IOAPIC ID to the value stored in the MPC table.
2095          */
2096         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
2097
2098                 /* Read the register 0 value */
2099                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2100                 reg_00.raw = io_apic_read(apic_id, 0);
2101                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2102
2103                 old_id = mp_ioapics[apic_id].apicid;
2104
2105                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
2106                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2107                                 apic_id, mp_ioapics[apic_id].apicid);
2108                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2109                                 reg_00.bits.ID);
2110                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
2111                 }
2112
2113                 /*
2114                  * Sanity check, is the ID really free? Every APIC in a
2115                  * system must have a unique ID or we get lots of nice
2116                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2117                  */
2118                 if (apic->check_apicid_used(&phys_id_present_map,
2119                                         mp_ioapics[apic_id].apicid)) {
2120                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2121                                 apic_id, mp_ioapics[apic_id].apicid);
2122                         for (i = 0; i < get_physical_broadcast(); i++)
2123                                 if (!physid_isset(i, phys_id_present_map))
2124                                         break;
2125                         if (i >= get_physical_broadcast())
2126                                 panic("Max APIC ID exceeded!\n");
2127                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2128                                 i);
2129                         physid_set(i, phys_id_present_map);
2130                         mp_ioapics[apic_id].apicid = i;
2131                 } else {
2132                         physid_mask_t tmp;
2133                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
2134                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2135                                         "phys_id_present_map\n",
2136                                         mp_ioapics[apic_id].apicid);
2137                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2138                 }
2139
2140
2141                 /*
2142                  * We need to adjust the IRQ routing table
2143                  * if the ID changed.
2144                  */
2145                 if (old_id != mp_ioapics[apic_id].apicid)
2146                         for (i = 0; i < mp_irq_entries; i++)
2147                                 if (mp_irqs[i].dstapic == old_id)
2148                                         mp_irqs[i].dstapic
2149                                                 = mp_ioapics[apic_id].apicid;
2150
2151                 /*
2152                  * Read the right value from the MPC table and
2153                  * write it into the ID register.
2154                  */
2155                 apic_printk(APIC_VERBOSE, KERN_INFO
2156                         "...changing IO-APIC physical APIC ID to %d ...",
2157                         mp_ioapics[apic_id].apicid);
2158
2159                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2160                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2161                 io_apic_write(apic_id, 0, reg_00.raw);
2162                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2163
2164                 /*
2165                  * Sanity check
2166                  */
2167                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2168                 reg_00.raw = io_apic_read(apic_id, 0);
2169                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2170                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2171                         printk("could not set ID!\n");
2172                 else
2173                         apic_printk(APIC_VERBOSE, " ok.\n");
2174         }
2175 }
2176 #endif
2177
2178 int no_timer_check __initdata;
2179
2180 static int __init notimercheck(char *s)
2181 {
2182         no_timer_check = 1;
2183         return 1;
2184 }
2185 __setup("no_timer_check", notimercheck);
2186
2187 /*
2188  * There is a nasty bug in some older SMP boards, their mptable lies
2189  * about the timer IRQ. We do the following to work around the situation:
2190  *
2191  *      - timer IRQ defaults to IO-APIC IRQ
2192  *      - if this function detects that timer IRQs are defunct, then we fall
2193  *        back to ISA timer IRQs
2194  */
2195 static int __init timer_irq_works(void)
2196 {
2197         unsigned long t1 = jiffies;
2198         unsigned long flags;
2199
2200         if (no_timer_check)
2201                 return 1;
2202
2203         local_save_flags(flags);
2204         local_irq_enable();
2205         /* Let ten ticks pass... */
2206         mdelay((10 * 1000) / HZ);
2207         local_irq_restore(flags);
2208
2209         /*
2210          * Expect a few ticks at least, to be sure some possible
2211          * glue logic does not lock up after one or two first
2212          * ticks in a non-ExtINT mode.  Also the local APIC
2213          * might have cached one ExtINT interrupt.  Finally, at
2214          * least one tick may be lost due to delays.
2215          */
2216
2217         /* jiffies wrap? */
2218         if (time_after(jiffies, t1 + 4))
2219                 return 1;
2220         return 0;
2221 }
2222
2223 /*
2224  * In the SMP+IOAPIC case it might happen that there are an unspecified
2225  * number of pending IRQ events unhandled. These cases are very rare,
2226  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2227  * better to do it this way as thus we do not have to be aware of
2228  * 'pending' interrupts in the IRQ path, except at this point.
2229  */
2230 /*
2231  * Edge triggered needs to resend any interrupt
2232  * that was delayed but this is now handled in the device
2233  * independent code.
2234  */
2235
2236 /*
2237  * Starting up a edge-triggered IO-APIC interrupt is
2238  * nasty - we need to make sure that we get the edge.
2239  * If it is already asserted for some reason, we need
2240  * return 1 to indicate that is was pending.
2241  *
2242  * This is not complete - we should be able to fake
2243  * an edge even if it isn't on the 8259A...
2244  */
2245
2246 static unsigned int startup_ioapic_irq(unsigned int irq)
2247 {
2248         int was_pending = 0;
2249         unsigned long flags;
2250         struct irq_cfg *cfg;
2251
2252         raw_spin_lock_irqsave(&ioapic_lock, flags);
2253         if (irq < legacy_pic->nr_legacy_irqs) {
2254                 legacy_pic->chip->mask(irq);
2255                 if (legacy_pic->irq_pending(irq))
2256                         was_pending = 1;
2257         }
2258         cfg = irq_cfg(irq);
2259         __unmask_IO_APIC_irq(cfg);
2260         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2261
2262         return was_pending;
2263 }
2264
2265 static int ioapic_retrigger_irq(unsigned int irq)
2266 {
2267
2268         struct irq_cfg *cfg = irq_cfg(irq);
2269         unsigned long flags;
2270
2271         raw_spin_lock_irqsave(&vector_lock, flags);
2272         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2273         raw_spin_unlock_irqrestore(&vector_lock, flags);
2274
2275         return 1;
2276 }
2277
2278 /*
2279  * Level and edge triggered IO-APIC interrupts need different handling,
2280  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2281  * handled with the level-triggered descriptor, but that one has slightly
2282  * more overhead. Level-triggered interrupts cannot be handled with the
2283  * edge-triggered handler, without risking IRQ storms and other ugly
2284  * races.
2285  */
2286
2287 #ifdef CONFIG_SMP
2288 void send_cleanup_vector(struct irq_cfg *cfg)
2289 {
2290         cpumask_var_t cleanup_mask;
2291
2292         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2293                 unsigned int i;
2294                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2295                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2296         } else {
2297                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2298                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2299                 free_cpumask_var(cleanup_mask);
2300         }
2301         cfg->move_in_progress = 0;
2302 }
2303
2304 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2305 {
2306         int apic, pin;
2307         struct irq_pin_list *entry;
2308         u8 vector = cfg->vector;
2309
2310         for_each_irq_pin(entry, cfg->irq_2_pin) {
2311                 unsigned int reg;
2312
2313                 apic = entry->apic;
2314                 pin = entry->pin;
2315                 /*
2316                  * With interrupt-remapping, destination information comes
2317                  * from interrupt-remapping table entry.
2318                  */
2319                 if (!irq_remapped(irq))
2320                         io_apic_write(apic, 0x11 + pin*2, dest);
2321                 reg = io_apic_read(apic, 0x10 + pin*2);
2322                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2323                 reg |= vector;
2324                 io_apic_modify(apic, 0x10 + pin*2, reg);
2325         }
2326 }
2327
2328 /*
2329  * Either sets desc->affinity to a valid value, and returns
2330  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2331  * leaves desc->affinity untouched.
2332  */
2333 unsigned int
2334 set_desc_affinity(struct irq_desc *desc, const struct cpumask *mask,
2335                   unsigned int *dest_id)
2336 {
2337         struct irq_cfg *cfg;
2338         unsigned int irq;
2339
2340         if (!cpumask_intersects(mask, cpu_online_mask))
2341                 return -1;
2342
2343         irq = desc->irq;
2344         cfg = desc->chip_data;
2345         if (assign_irq_vector(irq, cfg, mask))
2346                 return -1;
2347
2348         cpumask_copy(desc->affinity, mask);
2349
2350         *dest_id = apic->cpu_mask_to_apicid_and(desc->affinity, cfg->domain);
2351         return 0;
2352 }
2353
2354 static int
2355 set_ioapic_affinity_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2356 {
2357         struct irq_cfg *cfg;
2358         unsigned long flags;
2359         unsigned int dest;
2360         unsigned int irq;
2361         int ret = -1;
2362
2363         irq = desc->irq;
2364         cfg = desc->chip_data;
2365
2366         raw_spin_lock_irqsave(&ioapic_lock, flags);
2367         ret = set_desc_affinity(desc, mask, &dest);
2368         if (!ret) {
2369                 /* Only the high 8 bits are valid. */
2370                 dest = SET_APIC_LOGICAL_ID(dest);
2371                 __target_IO_APIC_irq(irq, dest, cfg);
2372         }
2373         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2374
2375         return ret;
2376 }
2377
2378 static int
2379 set_ioapic_affinity_irq(unsigned int irq, const struct cpumask *mask)
2380 {
2381         struct irq_desc *desc;
2382
2383         desc = irq_to_desc(irq);
2384
2385         return set_ioapic_affinity_irq_desc(desc, mask);
2386 }
2387
2388 #ifdef CONFIG_INTR_REMAP
2389
2390 /*
2391  * Migrate the IO-APIC irq in the presence of intr-remapping.
2392  *
2393  * For both level and edge triggered, irq migration is a simple atomic
2394  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2395  *
2396  * For level triggered, we eliminate the io-apic RTE modification (with the
2397  * updated vector information), by using a virtual vector (io-apic pin number).
2398  * Real vector that is used for interrupting cpu will be coming from
2399  * the interrupt-remapping table entry.
2400  */
2401 static int
2402 migrate_ioapic_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2403 {
2404         struct irq_cfg *cfg;
2405         struct irte irte;
2406         unsigned int dest;
2407         unsigned int irq;
2408         int ret = -1;
2409
2410         if (!cpumask_intersects(mask, cpu_online_mask))
2411                 return ret;
2412
2413         irq = desc->irq;
2414         if (get_irte(irq, &irte))
2415                 return ret;
2416
2417         cfg = desc->chip_data;
2418         if (assign_irq_vector(irq, cfg, mask))
2419                 return ret;
2420
2421         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2422
2423         irte.vector = cfg->vector;
2424         irte.dest_id = IRTE_DEST(dest);
2425
2426         /*
2427          * Modified the IRTE and flushes the Interrupt entry cache.
2428          */
2429         modify_irte(irq, &irte);
2430
2431         if (cfg->move_in_progress)
2432                 send_cleanup_vector(cfg);
2433
2434         cpumask_copy(desc->affinity, mask);
2435
2436         return 0;
2437 }
2438
2439 /*
2440  * Migrates the IRQ destination in the process context.
2441  */
2442 static int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2443                                             const struct cpumask *mask)
2444 {
2445         return migrate_ioapic_irq_desc(desc, mask);
2446 }
2447 static int set_ir_ioapic_affinity_irq(unsigned int irq,
2448                                        const struct cpumask *mask)
2449 {
2450         struct irq_desc *desc = irq_to_desc(irq);
2451
2452         return set_ir_ioapic_affinity_irq_desc(desc, mask);
2453 }
2454 #else
2455 static inline int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2456                                                    const struct cpumask *mask)
2457 {
2458         return 0;
2459 }
2460 #endif
2461
2462 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2463 {
2464         unsigned vector, me;
2465
2466         ack_APIC_irq();
2467         exit_idle();
2468         irq_enter();
2469
2470         me = smp_processor_id();
2471         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2472                 unsigned int irq;
2473                 unsigned int irr;
2474                 struct irq_desc *desc;
2475                 struct irq_cfg *cfg;
2476                 irq = __get_cpu_var(vector_irq)[vector];
2477
2478                 if (irq == -1)
2479                         continue;
2480
2481                 desc = irq_to_desc(irq);
2482                 if (!desc)
2483                         continue;
2484
2485                 cfg = irq_cfg(irq);
2486                 raw_spin_lock(&desc->lock);
2487
2488                 /*
2489                  * Check if the irq migration is in progress. If so, we
2490                  * haven't received the cleanup request yet for this irq.
2491                  */
2492                 if (cfg->move_in_progress)
2493                         goto unlock;
2494
2495                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2496                         goto unlock;
2497
2498                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2499                 /*
2500                  * Check if the vector that needs to be cleanedup is
2501                  * registered at the cpu's IRR. If so, then this is not
2502                  * the best time to clean it up. Lets clean it up in the
2503                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2504                  * to myself.
2505                  */
2506                 if (irr  & (1 << (vector % 32))) {
2507                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2508                         goto unlock;
2509                 }
2510                 __get_cpu_var(vector_irq)[vector] = -1;
2511 unlock:
2512                 raw_spin_unlock(&desc->lock);
2513         }
2514
2515         irq_exit();
2516 }
2517
2518 static void __irq_complete_move(struct irq_desc **descp, unsigned vector)
2519 {
2520         struct irq_desc *desc = *descp;
2521         struct irq_cfg *cfg = desc->chip_data;
2522         unsigned me;
2523
2524         if (likely(!cfg->move_in_progress))
2525                 return;
2526
2527         me = smp_processor_id();
2528
2529         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2530                 send_cleanup_vector(cfg);
2531 }
2532
2533 static void irq_complete_move(struct irq_desc **descp)
2534 {
2535         __irq_complete_move(descp, ~get_irq_regs()->orig_ax);
2536 }
2537
2538 void irq_force_complete_move(int irq)
2539 {
2540         struct irq_desc *desc = irq_to_desc(irq);
2541         struct irq_cfg *cfg = desc->chip_data;
2542
2543         __irq_complete_move(&desc, cfg->vector);
2544 }
2545 #else
2546 static inline void irq_complete_move(struct irq_desc **descp) {}
2547 #endif
2548
2549 static void ack_apic_edge(unsigned int irq)
2550 {
2551         struct irq_desc *desc = irq_to_desc(irq);
2552
2553         irq_complete_move(&desc);
2554         move_native_irq(irq);
2555         ack_APIC_irq();
2556 }
2557
2558 atomic_t irq_mis_count;
2559
2560 /*
2561  * IO-APIC versions below 0x20 don't support EOI register.
2562  * For the record, here is the information about various versions:
2563  *     0Xh     82489DX
2564  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2565  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2566  *     30h-FFh Reserved
2567  *
2568  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2569  * version as 0x2. This is an error with documentation and these ICH chips
2570  * use io-apic's of version 0x20.
2571  *
2572  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2573  * Otherwise, we simulate the EOI message manually by changing the trigger
2574  * mode to edge and then back to level, with RTE being masked during this.
2575 */
2576 static void __eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2577 {
2578         struct irq_pin_list *entry;
2579
2580         for_each_irq_pin(entry, cfg->irq_2_pin) {
2581                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2582                         /*
2583                          * Intr-remapping uses pin number as the virtual vector
2584                          * in the RTE. Actual vector is programmed in
2585                          * intr-remapping table entry. Hence for the io-apic
2586                          * EOI we use the pin number.
2587                          */
2588                         if (irq_remapped(irq))
2589                                 io_apic_eoi(entry->apic, entry->pin);
2590                         else
2591                                 io_apic_eoi(entry->apic, cfg->vector);
2592                 } else {
2593                         __mask_and_edge_IO_APIC_irq(entry);
2594                         __unmask_and_level_IO_APIC_irq(entry);
2595                 }
2596         }
2597 }
2598
2599 static void eoi_ioapic_irq(struct irq_desc *desc)
2600 {
2601         struct irq_cfg *cfg;
2602         unsigned long flags;
2603         unsigned int irq;
2604
2605         irq = desc->irq;
2606         cfg = desc->chip_data;
2607
2608         raw_spin_lock_irqsave(&ioapic_lock, flags);
2609         __eoi_ioapic_irq(irq, cfg);
2610         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2611 }
2612
2613 static void ack_apic_level(unsigned int irq)
2614 {
2615         struct irq_desc *desc = irq_to_desc(irq);
2616         unsigned long v;
2617         int i;
2618         struct irq_cfg *cfg;
2619         int do_unmask_irq = 0;
2620
2621         irq_complete_move(&desc);
2622 #ifdef CONFIG_GENERIC_PENDING_IRQ
2623         /* If we are moving the irq we need to mask it */
2624         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2625                 do_unmask_irq = 1;
2626                 mask_IO_APIC_irq_desc(desc);
2627         }
2628 #endif
2629
2630         /*
2631          * It appears there is an erratum which affects at least version 0x11
2632          * of I/O APIC (that's the 82093AA and cores integrated into various
2633          * chipsets).  Under certain conditions a level-triggered interrupt is
2634          * erroneously delivered as edge-triggered one but the respective IRR
2635          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2636          * message but it will never arrive and further interrupts are blocked
2637          * from the source.  The exact reason is so far unknown, but the
2638          * phenomenon was observed when two consecutive interrupt requests
2639          * from a given source get delivered to the same CPU and the source is
2640          * temporarily disabled in between.
2641          *
2642          * A workaround is to simulate an EOI message manually.  We achieve it
2643          * by setting the trigger mode to edge and then to level when the edge
2644          * trigger mode gets detected in the TMR of a local APIC for a
2645          * level-triggered interrupt.  We mask the source for the time of the
2646          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2647          * The idea is from Manfred Spraul.  --macro
2648          *
2649          * Also in the case when cpu goes offline, fixup_irqs() will forward
2650          * any unhandled interrupt on the offlined cpu to the new cpu
2651          * destination that is handling the corresponding interrupt. This
2652          * interrupt forwarding is done via IPI's. Hence, in this case also
2653          * level-triggered io-apic interrupt will be seen as an edge
2654          * interrupt in the IRR. And we can't rely on the cpu's EOI
2655          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2656          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2657          * supporting EOI register, we do an explicit EOI to clear the
2658          * remote IRR and on IO-APIC's which don't have an EOI register,
2659          * we use the above logic (mask+edge followed by unmask+level) from
2660          * Manfred Spraul to clear the remote IRR.
2661          */
2662         cfg = desc->chip_data;
2663         i = cfg->vector;
2664         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2665
2666         /*
2667          * We must acknowledge the irq before we move it or the acknowledge will
2668          * not propagate properly.
2669          */
2670         ack_APIC_irq();
2671
2672         /*
2673          * Tail end of clearing remote IRR bit (either by delivering the EOI
2674          * message via io-apic EOI register write or simulating it using
2675          * mask+edge followed by unnask+level logic) manually when the
2676          * level triggered interrupt is seen as the edge triggered interrupt
2677          * at the cpu.
2678          */
2679         if (!(v & (1 << (i & 0x1f)))) {
2680                 atomic_inc(&irq_mis_count);
2681
2682                 eoi_ioapic_irq(desc);
2683         }
2684
2685         /* Now we can move and renable the irq */
2686         if (unlikely(do_unmask_irq)) {
2687                 /* Only migrate the irq if the ack has been received.
2688                  *
2689                  * On rare occasions the broadcast level triggered ack gets
2690                  * delayed going to ioapics, and if we reprogram the
2691                  * vector while Remote IRR is still set the irq will never
2692                  * fire again.
2693                  *
2694                  * To prevent this scenario we read the Remote IRR bit
2695                  * of the ioapic.  This has two effects.
2696                  * - On any sane system the read of the ioapic will
2697                  *   flush writes (and acks) going to the ioapic from
2698                  *   this cpu.
2699                  * - We get to see if the ACK has actually been delivered.
2700                  *
2701                  * Based on failed experiments of reprogramming the
2702                  * ioapic entry from outside of irq context starting
2703                  * with masking the ioapic entry and then polling until
2704                  * Remote IRR was clear before reprogramming the
2705                  * ioapic I don't trust the Remote IRR bit to be
2706                  * completey accurate.
2707                  *
2708                  * However there appears to be no other way to plug
2709                  * this race, so if the Remote IRR bit is not
2710                  * accurate and is causing problems then it is a hardware bug
2711                  * and you can go talk to the chipset vendor about it.
2712                  */
2713                 cfg = desc->chip_data;
2714                 if (!io_apic_level_ack_pending(cfg))
2715                         move_masked_irq(irq);
2716                 unmask_IO_APIC_irq_desc(desc);
2717         }
2718 }
2719
2720 #ifdef CONFIG_INTR_REMAP
2721 static void ir_ack_apic_edge(unsigned int irq)
2722 {
2723         ack_APIC_irq();
2724 }
2725
2726 static void ir_ack_apic_level(unsigned int irq)
2727 {
2728         struct irq_desc *desc = irq_to_desc(irq);
2729
2730         ack_APIC_irq();
2731         eoi_ioapic_irq(desc);
2732 }
2733 #endif /* CONFIG_INTR_REMAP */
2734
2735 static struct irq_chip ioapic_chip __read_mostly = {
2736         .name           = "IO-APIC",
2737         .startup        = startup_ioapic_irq,
2738         .mask           = mask_IO_APIC_irq,
2739         .unmask         = unmask_IO_APIC_irq,
2740         .ack            = ack_apic_edge,
2741         .eoi            = ack_apic_level,
2742 #ifdef CONFIG_SMP
2743         .set_affinity   = set_ioapic_affinity_irq,
2744 #endif
2745         .retrigger      = ioapic_retrigger_irq,
2746 };
2747
2748 static struct irq_chip ir_ioapic_chip __read_mostly = {
2749         .name           = "IR-IO-APIC",
2750         .startup        = startup_ioapic_irq,
2751         .mask           = mask_IO_APIC_irq,
2752         .unmask         = unmask_IO_APIC_irq,
2753 #ifdef CONFIG_INTR_REMAP
2754         .ack            = ir_ack_apic_edge,
2755         .eoi            = ir_ack_apic_level,
2756 #ifdef CONFIG_SMP
2757         .set_affinity   = set_ir_ioapic_affinity_irq,
2758 #endif
2759 #endif
2760         .retrigger      = ioapic_retrigger_irq,
2761 };
2762
2763 static inline void init_IO_APIC_traps(void)
2764 {
2765         int irq;
2766         struct irq_desc *desc;
2767         struct irq_cfg *cfg;
2768
2769         /*
2770          * NOTE! The local APIC isn't very good at handling
2771          * multiple interrupts at the same interrupt level.
2772          * As the interrupt level is determined by taking the
2773          * vector number and shifting that right by 4, we
2774          * want to spread these out a bit so that they don't
2775          * all fall in the same interrupt level.
2776          *
2777          * Also, we've got to be careful not to trash gate
2778          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2779          */
2780         for_each_irq_desc(irq, desc) {
2781                 cfg = desc->chip_data;
2782                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2783                         /*
2784                          * Hmm.. We don't have an entry for this,
2785                          * so default to an old-fashioned 8259
2786                          * interrupt if we can..
2787                          */
2788                         if (irq < legacy_pic->nr_legacy_irqs)
2789                                 legacy_pic->make_irq(irq);
2790                         else
2791                                 /* Strange. Oh, well.. */
2792                                 desc->chip = &no_irq_chip;
2793                 }
2794         }
2795 }
2796
2797 /*
2798  * The local APIC irq-chip implementation:
2799  */
2800
2801 static void mask_lapic_irq(unsigned int irq)
2802 {
2803         unsigned long v;
2804
2805         v = apic_read(APIC_LVT0);
2806         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2807 }
2808
2809 static void unmask_lapic_irq(unsigned int irq)
2810 {
2811         unsigned long v;
2812
2813         v = apic_read(APIC_LVT0);
2814         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2815 }
2816
2817 static void ack_lapic_irq(unsigned int irq)
2818 {
2819         ack_APIC_irq();
2820 }
2821
2822 static struct irq_chip lapic_chip __read_mostly = {
2823         .name           = "local-APIC",
2824         .mask           = mask_lapic_irq,
2825         .unmask         = unmask_lapic_irq,
2826         .ack            = ack_lapic_irq,
2827 };
2828
2829 static void lapic_register_intr(int irq, struct irq_desc *desc)
2830 {
2831         desc->status &= ~IRQ_LEVEL;
2832         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2833                                       "edge");
2834 }
2835
2836 static void __init setup_nmi(void)
2837 {
2838         /*
2839          * Dirty trick to enable the NMI watchdog ...
2840          * We put the 8259A master into AEOI mode and
2841          * unmask on all local APICs LVT0 as NMI.
2842          *
2843          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2844          * is from Maciej W. Rozycki - so we do not have to EOI from
2845          * the NMI handler or the timer interrupt.
2846          */
2847         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2848
2849         enable_NMI_through_LVT0();
2850
2851         apic_printk(APIC_VERBOSE, " done.\n");
2852 }
2853
2854 /*
2855  * This looks a bit hackish but it's about the only one way of sending
2856  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2857  * not support the ExtINT mode, unfortunately.  We need to send these
2858  * cycles as some i82489DX-based boards have glue logic that keeps the
2859  * 8259A interrupt line asserted until INTA.  --macro
2860  */
2861 static inline void __init unlock_ExtINT_logic(void)
2862 {
2863         int apic, pin, i;
2864         struct IO_APIC_route_entry entry0, entry1;
2865         unsigned char save_control, save_freq_select;
2866
2867         pin  = find_isa_irq_pin(8, mp_INT);
2868         if (pin == -1) {
2869                 WARN_ON_ONCE(1);
2870                 return;
2871         }
2872         apic = find_isa_irq_apic(8, mp_INT);
2873         if (apic == -1) {
2874                 WARN_ON_ONCE(1);
2875                 return;
2876         }
2877
2878         entry0 = ioapic_read_entry(apic, pin);
2879         clear_IO_APIC_pin(apic, pin);
2880
2881         memset(&entry1, 0, sizeof(entry1));
2882
2883         entry1.dest_mode = 0;                   /* physical delivery */
2884         entry1.mask = 0;                        /* unmask IRQ now */
2885         entry1.dest = hard_smp_processor_id();
2886         entry1.delivery_mode = dest_ExtINT;
2887         entry1.polarity = entry0.polarity;
2888         entry1.trigger = 0;
2889         entry1.vector = 0;
2890
2891         ioapic_write_entry(apic, pin, entry1);
2892
2893         save_control = CMOS_READ(RTC_CONTROL);
2894         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2895         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2896                    RTC_FREQ_SELECT);
2897         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2898
2899         i = 100;
2900         while (i-- > 0) {
2901                 mdelay(10);
2902                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2903                         i -= 10;
2904         }
2905
2906         CMOS_WRITE(save_control, RTC_CONTROL);
2907         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2908         clear_IO_APIC_pin(apic, pin);
2909
2910         ioapic_write_entry(apic, pin, entry0);
2911 }
2912
2913 static int disable_timer_pin_1 __initdata;
2914 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2915 static int __init disable_timer_pin_setup(char *arg)
2916 {
2917         disable_timer_pin_1 = 1;
2918         return 0;
2919 }
2920 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2921
2922 int timer_through_8259 __initdata;
2923
2924 /*
2925  * This code may look a bit paranoid, but it's supposed to cooperate with
2926  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2927  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2928  * fanatically on his truly buggy board.
2929  *
2930  * FIXME: really need to revamp this for all platforms.
2931  */
2932 static inline void __init check_timer(void)
2933 {
2934         struct irq_desc *desc = irq_to_desc(0);
2935         struct irq_cfg *cfg = desc->chip_data;
2936         int node = cpu_to_node(boot_cpu_id);
2937         int apic1, pin1, apic2, pin2;
2938         unsigned long flags;
2939         int no_pin1 = 0;
2940
2941         local_irq_save(flags);
2942
2943         /*
2944          * get/set the timer IRQ vector:
2945          */
2946         legacy_pic->chip->mask(0);
2947         assign_irq_vector(0, cfg, apic->target_cpus());
2948
2949         /*
2950          * As IRQ0 is to be enabled in the 8259A, the virtual
2951          * wire has to be disabled in the local APIC.  Also
2952          * timer interrupts need to be acknowledged manually in
2953          * the 8259A for the i82489DX when using the NMI
2954          * watchdog as that APIC treats NMIs as level-triggered.
2955          * The AEOI mode will finish them in the 8259A
2956          * automatically.
2957          */
2958         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2959         legacy_pic->init(1);
2960 #ifdef CONFIG_X86_32
2961         {
2962                 unsigned int ver;
2963
2964                 ver = apic_read(APIC_LVR);
2965                 ver = GET_APIC_VERSION(ver);
2966                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2967         }
2968 #endif
2969
2970         pin1  = find_isa_irq_pin(0, mp_INT);
2971         apic1 = find_isa_irq_apic(0, mp_INT);
2972         pin2  = ioapic_i8259.pin;
2973         apic2 = ioapic_i8259.apic;
2974
2975         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2976                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2977                     cfg->vector, apic1, pin1, apic2, pin2);
2978
2979         /*
2980          * Some BIOS writers are clueless and report the ExtINTA
2981          * I/O APIC input from the cascaded 8259A as the timer
2982          * interrupt input.  So just in case, if only one pin
2983          * was found above, try it both directly and through the
2984          * 8259A.
2985          */
2986         if (pin1 == -1) {
2987                 if (intr_remapping_enabled)
2988                         panic("BIOS bug: timer not connected to IO-APIC");
2989                 pin1 = pin2;
2990                 apic1 = apic2;
2991                 no_pin1 = 1;
2992         } else if (pin2 == -1) {
2993                 pin2 = pin1;
2994                 apic2 = apic1;
2995         }
2996
2997         if (pin1 != -1) {
2998                 /*
2999                  * Ok, does IRQ0 through the IOAPIC work?
3000                  */
3001                 if (no_pin1) {
3002                         add_pin_to_irq_node(cfg, node, apic1, pin1);
3003                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
3004                 } else {
3005                         /* for edge trigger, setup_IO_APIC_irq already
3006                          * leave it unmasked.
3007                          * so only need to unmask if it is level-trigger
3008                          * do we really have level trigger timer?
3009                          */
3010                         int idx;
3011                         idx = find_irq_entry(apic1, pin1, mp_INT);
3012                         if (idx != -1 && irq_trigger(idx))
3013                                 unmask_IO_APIC_irq_desc(desc);
3014                 }
3015                 if (timer_irq_works()) {
3016                         if (nmi_watchdog == NMI_IO_APIC) {
3017                                 setup_nmi();
3018                                 legacy_pic->chip->unmask(0);
3019                         }
3020                         if (disable_timer_pin_1 > 0)
3021                                 clear_IO_APIC_pin(0, pin1);
3022                         goto out;
3023                 }
3024                 if (intr_remapping_enabled)
3025                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
3026                 local_irq_disable();
3027                 clear_IO_APIC_pin(apic1, pin1);
3028                 if (!no_pin1)
3029                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
3030                                     "8254 timer not connected to IO-APIC\n");
3031
3032                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
3033                             "(IRQ0) through the 8259A ...\n");
3034                 apic_printk(APIC_QUIET, KERN_INFO
3035                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
3036                 /*
3037                  * legacy devices should be connected to IO APIC #0
3038                  */
3039                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
3040                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
3041                 legacy_pic->chip->unmask(0);
3042                 if (timer_irq_works()) {
3043                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
3044                         timer_through_8259 = 1;
3045                         if (nmi_watchdog == NMI_IO_APIC) {
3046                                 legacy_pic->chip->mask(0);
3047                                 setup_nmi();
3048                                 legacy_pic->chip->unmask(0);
3049                         }
3050                         goto out;
3051                 }
3052                 /*
3053                  * Cleanup, just in case ...
3054                  */
3055                 local_irq_disable();
3056                 legacy_pic->chip->mask(0);
3057                 clear_IO_APIC_pin(apic2, pin2);
3058                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
3059         }
3060
3061         if (nmi_watchdog == NMI_IO_APIC) {
3062                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
3063                             "through the IO-APIC - disabling NMI Watchdog!\n");
3064                 nmi_watchdog = NMI_NONE;
3065         }
3066 #ifdef CONFIG_X86_32
3067         timer_ack = 0;
3068 #endif
3069
3070         apic_printk(APIC_QUIET, KERN_INFO
3071                     "...trying to set up timer as Virtual Wire IRQ...\n");
3072
3073         lapic_register_intr(0, desc);
3074         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3075         legacy_pic->chip->unmask(0);
3076
3077         if (timer_irq_works()) {
3078                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3079                 goto out;
3080         }
3081         local_irq_disable();
3082         legacy_pic->chip->mask(0);
3083         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3084         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3085
3086         apic_printk(APIC_QUIET, KERN_INFO
3087                     "...trying to set up timer as ExtINT IRQ...\n");
3088
3089         legacy_pic->init(0);
3090         legacy_pic->make_irq(0);
3091         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3092
3093         unlock_ExtINT_logic();
3094
3095         if (timer_irq_works()) {
3096                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3097                 goto out;
3098         }
3099         local_irq_disable();
3100         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3101         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3102                 "report.  Then try booting with the 'noapic' option.\n");
3103 out:
3104         local_irq_restore(flags);
3105 }
3106
3107 /*
3108  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3109  * to devices.  However there may be an I/O APIC pin available for
3110  * this interrupt regardless.  The pin may be left unconnected, but
3111  * typically it will be reused as an ExtINT cascade interrupt for
3112  * the master 8259A.  In the MPS case such a pin will normally be
3113  * reported as an ExtINT interrupt in the MP table.  With ACPI
3114  * there is no provision for ExtINT interrupts, and in the absence
3115  * of an override it would be treated as an ordinary ISA I/O APIC
3116  * interrupt, that is edge-triggered and unmasked by default.  We
3117  * used to do this, but it caused problems on some systems because
3118  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3119  * the same ExtINT cascade interrupt to drive the local APIC of the
3120  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3121  * the I/O APIC in all cases now.  No actual device should request
3122  * it anyway.  --macro
3123  */
3124 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
3125
3126 void __init setup_IO_APIC(void)
3127 {
3128
3129         /*
3130          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3131          */
3132         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
3133
3134         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3135         /*
3136          * Set up IO-APIC IRQ routing.
3137          */
3138         x86_init.mpparse.setup_ioapic_ids();
3139
3140         sync_Arb_IDs();
3141         setup_IO_APIC_irqs();
3142         init_IO_APIC_traps();
3143         if (legacy_pic->nr_legacy_irqs)
3144                 check_timer();
3145 }
3146
3147 /*
3148  *      Called after all the initialization is done. If we didnt find any
3149  *      APIC bugs then we can allow the modify fast path
3150  */
3151
3152 static int __init io_apic_bug_finalize(void)
3153 {
3154         if (sis_apic_bug == -1)
3155                 sis_apic_bug = 0;
3156         return 0;
3157 }
3158
3159 late_initcall(io_apic_bug_finalize);
3160
3161 struct sysfs_ioapic_data {
3162         struct sys_device dev;
3163         struct IO_APIC_route_entry entry[0];
3164 };
3165 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3166
3167 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3168 {
3169         struct IO_APIC_route_entry *entry;
3170         struct sysfs_ioapic_data *data;
3171         int i;
3172
3173         data = container_of(dev, struct sysfs_ioapic_data, dev);
3174         entry = data->entry;
3175         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3176                 *entry = ioapic_read_entry(dev->id, i);
3177
3178         return 0;
3179 }
3180
3181 static int ioapic_resume(struct sys_device *dev)
3182 {
3183         struct IO_APIC_route_entry *entry;
3184         struct sysfs_ioapic_data *data;
3185         unsigned long flags;
3186         union IO_APIC_reg_00 reg_00;
3187         int i;
3188
3189         data = container_of(dev, struct sysfs_ioapic_data, dev);
3190         entry = data->entry;
3191
3192         raw_spin_lock_irqsave(&ioapic_lock, flags);
3193         reg_00.raw = io_apic_read(dev->id, 0);
3194         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3195                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3196                 io_apic_write(dev->id, 0, reg_00.raw);
3197         }
3198         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3199         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3200                 ioapic_write_entry(dev->id, i, entry[i]);
3201
3202         return 0;
3203 }
3204
3205 static struct sysdev_class ioapic_sysdev_class = {
3206         .name = "ioapic",
3207         .suspend = ioapic_suspend,
3208         .resume = ioapic_resume,
3209 };
3210
3211 static int __init ioapic_init_sysfs(void)
3212 {
3213         struct sys_device * dev;
3214         int i, size, error;
3215
3216         error = sysdev_class_register(&ioapic_sysdev_class);
3217         if (error)
3218                 return error;
3219
3220         for (i = 0; i < nr_ioapics; i++ ) {
3221                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3222                         * sizeof(struct IO_APIC_route_entry);
3223                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3224                 if (!mp_ioapic_data[i]) {
3225                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3226                         continue;
3227                 }
3228                 dev = &mp_ioapic_data[i]->dev;
3229                 dev->id = i;
3230                 dev->cls = &ioapic_sysdev_class;
3231                 error = sysdev_register(dev);
3232                 if (error) {
3233                         kfree(mp_ioapic_data[i]);
3234                         mp_ioapic_data[i] = NULL;
3235                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3236                         continue;
3237                 }
3238         }
3239
3240         return 0;
3241 }
3242
3243 device_initcall(ioapic_init_sysfs);
3244
3245 /*
3246  * Dynamic irq allocate and deallocation
3247  */
3248 unsigned int create_irq_nr(unsigned int irq_want, int node)
3249 {
3250         /* Allocate an unused irq */
3251         unsigned int irq;
3252         unsigned int new;
3253         unsigned long flags;
3254         struct irq_cfg *cfg_new = NULL;
3255         struct irq_desc *desc_new = NULL;
3256
3257         irq = 0;
3258         if (irq_want < nr_irqs_gsi)
3259                 irq_want = nr_irqs_gsi;
3260
3261         raw_spin_lock_irqsave(&vector_lock, flags);
3262         for (new = irq_want; new < nr_irqs; new++) {
3263                 desc_new = irq_to_desc_alloc_node(new, node);
3264                 if (!desc_new) {
3265                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3266                         continue;
3267                 }
3268                 cfg_new = desc_new->chip_data;
3269
3270                 if (cfg_new->vector != 0)
3271                         continue;
3272
3273                 desc_new = move_irq_desc(desc_new, node);
3274                 cfg_new = desc_new->chip_data;
3275
3276                 if (__assign_irq_vector(new, cfg_new, apic->target_cpus()) == 0)
3277                         irq = new;
3278                 break;
3279         }
3280         raw_spin_unlock_irqrestore(&vector_lock, flags);
3281
3282         if (irq > 0)
3283                 dynamic_irq_init_keep_chip_data(irq);
3284
3285         return irq;
3286 }
3287
3288 int create_irq(void)
3289 {
3290         int node = cpu_to_node(boot_cpu_id);
3291         unsigned int irq_want;
3292         int irq;
3293
3294         irq_want = nr_irqs_gsi;
3295         irq = create_irq_nr(irq_want, node);
3296
3297         if (irq == 0)
3298                 irq = -1;
3299
3300         return irq;
3301 }
3302
3303 void destroy_irq(unsigned int irq)
3304 {
3305         unsigned long flags;
3306
3307         dynamic_irq_cleanup_keep_chip_data(irq);
3308
3309         free_irte(irq);
3310         raw_spin_lock_irqsave(&vector_lock, flags);
3311         __clear_irq_vector(irq, get_irq_chip_data(irq));
3312         raw_spin_unlock_irqrestore(&vector_lock, flags);
3313 }
3314
3315 /*
3316  * MSI message composition
3317  */
3318 #ifdef CONFIG_PCI_MSI
3319 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3320                            struct msi_msg *msg, u8 hpet_id)
3321 {
3322         struct irq_cfg *cfg;
3323         int err;
3324         unsigned dest;
3325
3326         if (disable_apic)
3327                 return -ENXIO;
3328
3329         cfg = irq_cfg(irq);
3330         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3331         if (err)
3332                 return err;
3333
3334         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3335
3336         if (irq_remapped(irq)) {
3337                 struct irte irte;
3338                 int ir_index;
3339                 u16 sub_handle;
3340
3341                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3342                 BUG_ON(ir_index == -1);
3343
3344                 memset (&irte, 0, sizeof(irte));
3345
3346                 irte.present = 1;
3347                 irte.dst_mode = apic->irq_dest_mode;
3348                 irte.trigger_mode = 0; /* edge */
3349                 irte.dlvry_mode = apic->irq_delivery_mode;
3350                 irte.vector = cfg->vector;
3351                 irte.dest_id = IRTE_DEST(dest);
3352
3353                 /* Set source-id of interrupt request */
3354                 if (pdev)
3355                         set_msi_sid(&irte, pdev);
3356                 else
3357                         set_hpet_sid(&irte, hpet_id);
3358
3359                 modify_irte(irq, &irte);
3360
3361                 msg->address_hi = MSI_ADDR_BASE_HI;
3362                 msg->data = sub_handle;
3363                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3364                                   MSI_ADDR_IR_SHV |
3365                                   MSI_ADDR_IR_INDEX1(ir_index) |
3366                                   MSI_ADDR_IR_INDEX2(ir_index);
3367         } else {
3368                 if (x2apic_enabled())
3369                         msg->address_hi = MSI_ADDR_BASE_HI |
3370                                           MSI_ADDR_EXT_DEST_ID(dest);
3371                 else
3372                         msg->address_hi = MSI_ADDR_BASE_HI;
3373
3374                 msg->address_lo =
3375                         MSI_ADDR_BASE_LO |
3376                         ((apic->irq_dest_mode == 0) ?
3377                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3378                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3379                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3380                                 MSI_ADDR_REDIRECTION_CPU:
3381                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3382                         MSI_ADDR_DEST_ID(dest);
3383
3384                 msg->data =
3385                         MSI_DATA_TRIGGER_EDGE |
3386                         MSI_DATA_LEVEL_ASSERT |
3387                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3388                                 MSI_DATA_DELIVERY_FIXED:
3389                                 MSI_DATA_DELIVERY_LOWPRI) |
3390                         MSI_DATA_VECTOR(cfg->vector);
3391         }
3392         return err;
3393 }
3394
3395 #ifdef CONFIG_SMP
3396 static int set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3397 {
3398         struct irq_desc *desc = irq_to_desc(irq);
3399         struct irq_cfg *cfg;
3400         struct msi_msg msg;
3401         unsigned int dest;
3402
3403         if (set_desc_affinity(desc, mask, &dest))
3404                 return -1;
3405
3406         cfg = desc->chip_data;
3407
3408         read_msi_msg_desc(desc, &msg);
3409
3410         msg.data &= ~MSI_DATA_VECTOR_MASK;
3411         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3412         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3413         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3414
3415         write_msi_msg_desc(desc, &msg);
3416
3417         return 0;
3418 }
3419 #ifdef CONFIG_INTR_REMAP
3420 /*
3421  * Migrate the MSI irq to another cpumask. This migration is
3422  * done in the process context using interrupt-remapping hardware.
3423  */
3424 static int
3425 ir_set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3426 {
3427         struct irq_desc *desc = irq_to_desc(irq);
3428         struct irq_cfg *cfg = desc->chip_data;
3429         unsigned int dest;
3430         struct irte irte;
3431
3432         if (get_irte(irq, &irte))
3433                 return -1;
3434
3435         if (set_desc_affinity(desc, mask, &dest))
3436                 return -1;
3437
3438         irte.vector = cfg->vector;
3439         irte.dest_id = IRTE_DEST(dest);
3440
3441         /*
3442          * atomically update the IRTE with the new destination and vector.
3443          */
3444         modify_irte(irq, &irte);
3445
3446         /*
3447          * After this point, all the interrupts will start arriving
3448          * at the new destination. So, time to cleanup the previous
3449          * vector allocation.
3450          */
3451         if (cfg->move_in_progress)
3452                 send_cleanup_vector(cfg);
3453
3454         return 0;
3455 }
3456
3457 #endif
3458 #endif /* CONFIG_SMP */
3459
3460 /*
3461  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3462  * which implement the MSI or MSI-X Capability Structure.
3463  */
3464 static struct irq_chip msi_chip = {
3465         .name           = "PCI-MSI",
3466         .unmask         = unmask_msi_irq,
3467         .mask           = mask_msi_irq,
3468         .ack            = ack_apic_edge,
3469 #ifdef CONFIG_SMP
3470         .set_affinity   = set_msi_irq_affinity,
3471 #endif
3472         .retrigger      = ioapic_retrigger_irq,
3473 };
3474
3475 static struct irq_chip msi_ir_chip = {
3476         .name           = "IR-PCI-MSI",
3477         .unmask         = unmask_msi_irq,
3478         .mask           = mask_msi_irq,
3479 #ifdef CONFIG_INTR_REMAP
3480         .ack            = ir_ack_apic_edge,
3481 #ifdef CONFIG_SMP
3482         .set_affinity   = ir_set_msi_irq_affinity,
3483 #endif
3484 #endif
3485         .retrigger      = ioapic_retrigger_irq,
3486 };
3487
3488 /*
3489  * Map the PCI dev to the corresponding remapping hardware unit
3490  * and allocate 'nvec' consecutive interrupt-remapping table entries
3491  * in it.
3492  */
3493 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3494 {
3495         struct intel_iommu *iommu;
3496         int index;
3497
3498         iommu = map_dev_to_ir(dev);
3499         if (!iommu) {
3500                 printk(KERN_ERR
3501                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3502                 return -ENOENT;
3503         }
3504
3505         index = alloc_irte(iommu, irq, nvec);
3506         if (index < 0) {
3507                 printk(KERN_ERR
3508                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3509                        pci_name(dev));
3510                 return -ENOSPC;
3511         }
3512         return index;
3513 }
3514
3515 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3516 {
3517         int ret;
3518         struct msi_msg msg;
3519
3520         ret = msi_compose_msg(dev, irq, &msg, -1);
3521         if (ret < 0)
3522                 return ret;
3523
3524         set_irq_msi(irq, msidesc);
3525         write_msi_msg(irq, &msg);
3526
3527         if (irq_remapped(irq)) {
3528                 struct irq_desc *desc = irq_to_desc(irq);
3529                 /*
3530                  * irq migration in process context
3531                  */
3532                 desc->status |= IRQ_MOVE_PCNTXT;
3533                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3534         } else
3535                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3536
3537         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3538
3539         return 0;
3540 }
3541
3542 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3543 {
3544         unsigned int irq;
3545         int ret, sub_handle;
3546         struct msi_desc *msidesc;
3547         unsigned int irq_want;
3548         struct intel_iommu *iommu = NULL;
3549         int index = 0;
3550         int node;
3551
3552         /* x86 doesn't support multiple MSI yet */
3553         if (type == PCI_CAP_ID_MSI && nvec > 1)
3554                 return 1;
3555
3556         node = dev_to_node(&dev->dev);
3557         irq_want = nr_irqs_gsi;
3558         sub_handle = 0;
3559         list_for_each_entry(msidesc, &dev->msi_list, list) {
3560                 irq = create_irq_nr(irq_want, node);
3561                 if (irq == 0)
3562                         return -1;
3563                 irq_want = irq + 1;
3564                 if (!intr_remapping_enabled)
3565                         goto no_ir;
3566
3567                 if (!sub_handle) {
3568                         /*
3569                          * allocate the consecutive block of IRTE's
3570                          * for 'nvec'
3571                          */
3572                         index = msi_alloc_irte(dev, irq, nvec);
3573                         if (index < 0) {
3574                                 ret = index;
3575                                 goto error;
3576                         }
3577                 } else {
3578                         iommu = map_dev_to_ir(dev);
3579                         if (!iommu) {
3580                                 ret = -ENOENT;
3581                                 goto error;
3582                         }
3583                         /*
3584                          * setup the mapping between the irq and the IRTE
3585                          * base index, the sub_handle pointing to the
3586                          * appropriate interrupt remap table entry.
3587                          */
3588                         set_irte_irq(irq, iommu, index, sub_handle);
3589                 }
3590 no_ir:
3591                 ret = setup_msi_irq(dev, msidesc, irq);
3592                 if (ret < 0)
3593                         goto error;
3594                 sub_handle++;
3595         }
3596         return 0;
3597
3598 error:
3599         destroy_irq(irq);
3600         return ret;
3601 }
3602
3603 void arch_teardown_msi_irq(unsigned int irq)
3604 {
3605         destroy_irq(irq);
3606 }
3607
3608 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3609 #ifdef CONFIG_SMP
3610 static int dmar_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3611 {
3612         struct irq_desc *desc = irq_to_desc(irq);
3613         struct irq_cfg *cfg;
3614         struct msi_msg msg;
3615         unsigned int dest;
3616
3617         if (set_desc_affinity(desc, mask, &dest))
3618                 return -1;
3619
3620         cfg = desc->chip_data;
3621
3622         dmar_msi_read(irq, &msg);
3623
3624         msg.data &= ~MSI_DATA_VECTOR_MASK;
3625         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3626         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3627         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3628
3629         dmar_msi_write(irq, &msg);
3630
3631         return 0;
3632 }
3633
3634 #endif /* CONFIG_SMP */
3635
3636 static struct irq_chip dmar_msi_type = {
3637         .name = "DMAR_MSI",
3638         .unmask = dmar_msi_unmask,
3639         .mask = dmar_msi_mask,
3640         .ack = ack_apic_edge,
3641 #ifdef CONFIG_SMP
3642         .set_affinity = dmar_msi_set_affinity,
3643 #endif
3644         .retrigger = ioapic_retrigger_irq,
3645 };
3646
3647 int arch_setup_dmar_msi(unsigned int irq)
3648 {
3649         int ret;
3650         struct msi_msg msg;
3651
3652         ret = msi_compose_msg(NULL, irq, &msg, -1);
3653         if (ret < 0)
3654                 return ret;
3655         dmar_msi_write(irq, &msg);
3656         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3657                 "edge");
3658         return 0;
3659 }
3660 #endif
3661
3662 #ifdef CONFIG_HPET_TIMER
3663
3664 #ifdef CONFIG_SMP
3665 static int hpet_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3666 {
3667         struct irq_desc *desc = irq_to_desc(irq);
3668         struct irq_cfg *cfg;
3669         struct msi_msg msg;
3670         unsigned int dest;
3671
3672         if (set_desc_affinity(desc, mask, &dest))
3673                 return -1;
3674
3675         cfg = desc->chip_data;
3676
3677         hpet_msi_read(irq, &msg);
3678
3679         msg.data &= ~MSI_DATA_VECTOR_MASK;
3680         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3681         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3682         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3683
3684         hpet_msi_write(irq, &msg);
3685
3686         return 0;
3687 }
3688
3689 #endif /* CONFIG_SMP */
3690
3691 static struct irq_chip ir_hpet_msi_type = {
3692         .name = "IR-HPET_MSI",
3693         .unmask = hpet_msi_unmask,
3694         .mask = hpet_msi_mask,
3695 #ifdef CONFIG_INTR_REMAP
3696         .ack = ir_ack_apic_edge,
3697 #ifdef CONFIG_SMP
3698         .set_affinity = ir_set_msi_irq_affinity,
3699 #endif
3700 #endif
3701         .retrigger = ioapic_retrigger_irq,
3702 };
3703
3704 static struct irq_chip hpet_msi_type = {
3705         .name = "HPET_MSI",
3706         .unmask = hpet_msi_unmask,
3707         .mask = hpet_msi_mask,
3708         .ack = ack_apic_edge,
3709 #ifdef CONFIG_SMP
3710         .set_affinity = hpet_msi_set_affinity,
3711 #endif
3712         .retrigger = ioapic_retrigger_irq,
3713 };
3714
3715 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3716 {
3717         int ret;
3718         struct msi_msg msg;
3719         struct irq_desc *desc = irq_to_desc(irq);
3720
3721         if (intr_remapping_enabled) {
3722                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3723                 int index;
3724
3725                 if (!iommu)
3726                         return -1;
3727
3728                 index = alloc_irte(iommu, irq, 1);
3729                 if (index < 0)
3730                         return -1;
3731         }
3732
3733         ret = msi_compose_msg(NULL, irq, &msg, id);
3734         if (ret < 0)
3735                 return ret;
3736
3737         hpet_msi_write(irq, &msg);
3738         desc->status |= IRQ_MOVE_PCNTXT;
3739         if (irq_remapped(irq))
3740                 set_irq_chip_and_handler_name(irq, &ir_hpet_msi_type,
3741                                               handle_edge_irq, "edge");
3742         else
3743                 set_irq_chip_and_handler_name(irq, &hpet_msi_type,
3744                                               handle_edge_irq, "edge");
3745
3746         return 0;
3747 }
3748 #endif
3749
3750 #endif /* CONFIG_PCI_MSI */
3751 /*
3752  * Hypertransport interrupt support
3753  */
3754 #ifdef CONFIG_HT_IRQ
3755
3756 #ifdef CONFIG_SMP
3757
3758 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3759 {
3760         struct ht_irq_msg msg;
3761         fetch_ht_irq_msg(irq, &msg);
3762
3763         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3764         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3765
3766         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3767         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3768
3769         write_ht_irq_msg(irq, &msg);
3770 }
3771
3772 static int set_ht_irq_affinity(unsigned int irq, const struct cpumask *mask)
3773 {
3774         struct irq_desc *desc = irq_to_desc(irq);
3775         struct irq_cfg *cfg;
3776         unsigned int dest;
3777
3778         if (set_desc_affinity(desc, mask, &dest))
3779                 return -1;
3780
3781         cfg = desc->chip_data;
3782
3783         target_ht_irq(irq, dest, cfg->vector);
3784
3785         return 0;
3786 }
3787
3788 #endif
3789
3790 static struct irq_chip ht_irq_chip = {
3791         .name           = "PCI-HT",
3792         .mask           = mask_ht_irq,
3793         .unmask         = unmask_ht_irq,
3794         .ack            = ack_apic_edge,
3795 #ifdef CONFIG_SMP
3796         .set_affinity   = set_ht_irq_affinity,
3797 #endif
3798         .retrigger      = ioapic_retrigger_irq,
3799 };
3800
3801 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3802 {
3803         struct irq_cfg *cfg;
3804         int err;
3805
3806         if (disable_apic)
3807                 return -ENXIO;
3808
3809         cfg = irq_cfg(irq);
3810         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3811         if (!err) {
3812                 struct ht_irq_msg msg;
3813                 unsigned dest;
3814
3815                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3816                                                     apic->target_cpus());
3817
3818                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3819
3820                 msg.address_lo =
3821                         HT_IRQ_LOW_BASE |
3822                         HT_IRQ_LOW_DEST_ID(dest) |
3823                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3824                         ((apic->irq_dest_mode == 0) ?
3825                                 HT_IRQ_LOW_DM_PHYSICAL :
3826                                 HT_IRQ_LOW_DM_LOGICAL) |
3827                         HT_IRQ_LOW_RQEOI_EDGE |
3828                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3829                                 HT_IRQ_LOW_MT_FIXED :
3830                                 HT_IRQ_LOW_MT_ARBITRATED) |
3831                         HT_IRQ_LOW_IRQ_MASKED;
3832
3833                 write_ht_irq_msg(irq, &msg);
3834
3835                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3836                                               handle_edge_irq, "edge");
3837
3838                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3839         }
3840         return err;
3841 }
3842 #endif /* CONFIG_HT_IRQ */
3843
3844 int __init io_apic_get_redir_entries (int ioapic)
3845 {
3846         union IO_APIC_reg_01    reg_01;
3847         unsigned long flags;
3848
3849         raw_spin_lock_irqsave(&ioapic_lock, flags);
3850         reg_01.raw = io_apic_read(ioapic, 1);
3851         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3852
3853         return reg_01.bits.entries;
3854 }
3855
3856 void __init probe_nr_irqs_gsi(void)
3857 {
3858         int nr = 0;
3859
3860         nr = acpi_probe_gsi();
3861         if (nr > nr_irqs_gsi) {
3862                 nr_irqs_gsi = nr;
3863         } else {
3864                 /* for acpi=off or acpi is not compiled in */
3865                 int idx;
3866
3867                 nr = 0;
3868                 for (idx = 0; idx < nr_ioapics; idx++)
3869                         nr += io_apic_get_redir_entries(idx) + 1;
3870
3871                 if (nr > nr_irqs_gsi)
3872                         nr_irqs_gsi = nr;
3873         }
3874
3875         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3876 }
3877
3878 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3879                                 struct io_apic_irq_attr *irq_attr)
3880 {
3881         struct irq_desc *desc;
3882         struct irq_cfg *cfg;
3883         int node;
3884         int ioapic, pin;
3885         int trigger, polarity;
3886
3887         ioapic = irq_attr->ioapic;
3888         if (!IO_APIC_IRQ(irq)) {
3889                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3890                         ioapic);
3891                 return -EINVAL;
3892         }
3893
3894         if (dev)
3895                 node = dev_to_node(dev);
3896         else
3897                 node = cpu_to_node(boot_cpu_id);
3898
3899         desc = irq_to_desc_alloc_node(irq, node);
3900         if (!desc) {
3901                 printk(KERN_INFO "can not get irq_desc %d\n", irq);
3902                 return 0;
3903         }
3904
3905         pin = irq_attr->ioapic_pin;
3906         trigger = irq_attr->trigger;
3907         polarity = irq_attr->polarity;
3908
3909         /*
3910          * IRQs < 16 are already in the irq_2_pin[] map
3911          */
3912         if (irq >= legacy_pic->nr_legacy_irqs) {
3913                 cfg = desc->chip_data;
3914                 if (add_pin_to_irq_node_nopanic(cfg, node, ioapic, pin)) {
3915                         printk(KERN_INFO "can not add pin %d for irq %d\n",
3916                                 pin, irq);
3917                         return 0;
3918                 }
3919         }
3920
3921         setup_IO_APIC_irq(ioapic, pin, irq, desc, trigger, polarity);
3922
3923         return 0;
3924 }
3925
3926 int io_apic_set_pci_routing(struct device *dev, int irq,
3927                                 struct io_apic_irq_attr *irq_attr)
3928 {
3929         int ioapic, pin;
3930         /*
3931          * Avoid pin reprogramming.  PRTs typically include entries
3932          * with redundant pin->gsi mappings (but unique PCI devices);
3933          * we only program the IOAPIC on the first.
3934          */
3935         ioapic = irq_attr->ioapic;
3936         pin = irq_attr->ioapic_pin;
3937         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3938                 pr_debug("Pin %d-%d already programmed\n",
3939                          mp_ioapics[ioapic].apicid, pin);
3940                 return 0;
3941         }
3942         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3943
3944         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3945 }
3946
3947 u8 __init io_apic_unique_id(u8 id)
3948 {
3949 #ifdef CONFIG_X86_32
3950         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3951             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3952                 return io_apic_get_unique_id(nr_ioapics, id);
3953         else
3954                 return id;
3955 #else
3956         int i;
3957         DECLARE_BITMAP(used, 256);
3958
3959         bitmap_zero(used, 256);
3960         for (i = 0; i < nr_ioapics; i++) {
3961                 struct mpc_ioapic *ia = &mp_ioapics[i];
3962                 __set_bit(ia->apicid, used);
3963         }
3964         if (!test_bit(id, used))
3965                 return id;
3966         return find_first_zero_bit(used, 256);
3967 #endif
3968 }
3969
3970 #ifdef CONFIG_X86_32
3971 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3972 {
3973         union IO_APIC_reg_00 reg_00;
3974         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3975         physid_mask_t tmp;
3976         unsigned long flags;
3977         int i = 0;
3978
3979         /*
3980          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3981          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3982          * supports up to 16 on one shared APIC bus.
3983          *
3984          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3985          *      advantage of new APIC bus architecture.
3986          */
3987
3988         if (physids_empty(apic_id_map))
3989                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3990
3991         raw_spin_lock_irqsave(&ioapic_lock, flags);
3992         reg_00.raw = io_apic_read(ioapic, 0);
3993         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3994
3995         if (apic_id >= get_physical_broadcast()) {
3996                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3997                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3998                 apic_id = reg_00.bits.ID;
3999         }
4000
4001         /*
4002          * Every APIC in a system must have a unique ID or we get lots of nice
4003          * 'stuck on smp_invalidate_needed IPI wait' messages.
4004          */
4005         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
4006
4007                 for (i = 0; i < get_physical_broadcast(); i++) {
4008                         if (!apic->check_apicid_used(&apic_id_map, i))
4009                                 break;
4010                 }
4011
4012                 if (i == get_physical_broadcast())
4013                         panic("Max apic_id exceeded!\n");
4014
4015                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
4016                         "trying %d\n", ioapic, apic_id, i);
4017
4018                 apic_id = i;
4019         }
4020
4021         apic->apicid_to_cpu_present(apic_id, &tmp);
4022         physids_or(apic_id_map, apic_id_map, tmp);
4023
4024         if (reg_00.bits.ID != apic_id) {
4025                 reg_00.bits.ID = apic_id;
4026
4027                 raw_spin_lock_irqsave(&ioapic_lock, flags);
4028                 io_apic_write(ioapic, 0, reg_00.raw);
4029                 reg_00.raw = io_apic_read(ioapic, 0);
4030                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4031
4032                 /* Sanity check */
4033                 if (reg_00.bits.ID != apic_id) {
4034                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
4035                         return -1;
4036                 }
4037         }
4038
4039         apic_printk(APIC_VERBOSE, KERN_INFO
4040                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
4041
4042         return apic_id;
4043 }
4044 #endif
4045
4046 int __init io_apic_get_version(int ioapic)
4047 {
4048         union IO_APIC_reg_01    reg_01;
4049         unsigned long flags;
4050
4051         raw_spin_lock_irqsave(&ioapic_lock, flags);
4052         reg_01.raw = io_apic_read(ioapic, 1);
4053         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4054
4055         return reg_01.bits.version;
4056 }
4057
4058 int acpi_get_override_irq(int bus_irq, int *trigger, int *polarity)
4059 {
4060         int i;
4061
4062         if (skip_ioapic_setup)
4063                 return -1;
4064
4065         for (i = 0; i < mp_irq_entries; i++)
4066                 if (mp_irqs[i].irqtype == mp_INT &&
4067                     mp_irqs[i].srcbusirq == bus_irq)
4068                         break;
4069         if (i >= mp_irq_entries)
4070                 return -1;
4071
4072         *trigger = irq_trigger(i);
4073         *polarity = irq_polarity(i);
4074         return 0;
4075 }
4076
4077 /*
4078  * This function currently is only a helper for the i386 smp boot process where
4079  * we need to reprogram the ioredtbls to cater for the cpus which have come online
4080  * so mask in all cases should simply be apic->target_cpus()
4081  */
4082 #ifdef CONFIG_SMP
4083 void __init setup_ioapic_dest(void)
4084 {
4085         int pin, ioapic = 0, irq, irq_entry;
4086         struct irq_desc *desc;
4087         const struct cpumask *mask;
4088
4089         if (skip_ioapic_setup == 1)
4090                 return;
4091
4092 #ifdef CONFIG_ACPI
4093         if (!acpi_disabled && acpi_ioapic) {
4094                 ioapic = mp_find_ioapic(0);
4095                 if (ioapic < 0)
4096                         ioapic = 0;
4097         }
4098 #endif
4099
4100         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
4101                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
4102                 if (irq_entry == -1)
4103                         continue;
4104                 irq = pin_2_irq(irq_entry, ioapic, pin);
4105
4106                 desc = irq_to_desc(irq);
4107
4108                 /*
4109                  * Honour affinities which have been set in early boot
4110                  */
4111                 if (desc->status &
4112                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
4113                         mask = desc->affinity;
4114                 else
4115                         mask = apic->target_cpus();
4116
4117                 if (intr_remapping_enabled)
4118                         set_ir_ioapic_affinity_irq_desc(desc, mask);
4119                 else
4120                         set_ioapic_affinity_irq_desc(desc, mask);
4121         }
4122
4123 }
4124 #endif
4125
4126 #define IOAPIC_RESOURCE_NAME_SIZE 11
4127
4128 static struct resource *ioapic_resources;
4129
4130 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
4131 {
4132         unsigned long n;
4133         struct resource *res;
4134         char *mem;
4135         int i;
4136
4137         if (nr_ioapics <= 0)
4138                 return NULL;
4139
4140         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
4141         n *= nr_ioapics;
4142
4143         mem = alloc_bootmem(n);
4144         res = (void *)mem;
4145
4146         mem += sizeof(struct resource) * nr_ioapics;
4147
4148         for (i = 0; i < nr_ioapics; i++) {
4149                 res[i].name = mem;
4150                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
4151                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
4152                 mem += IOAPIC_RESOURCE_NAME_SIZE;
4153         }
4154
4155         ioapic_resources = res;
4156
4157         return res;
4158 }
4159
4160 void __init ioapic_init_mappings(void)
4161 {
4162         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
4163         struct resource *ioapic_res;
4164         int i;
4165
4166         ioapic_res = ioapic_setup_resources(nr_ioapics);
4167         for (i = 0; i < nr_ioapics; i++) {
4168                 if (smp_found_config) {
4169                         ioapic_phys = mp_ioapics[i].apicaddr;
4170 #ifdef CONFIG_X86_32
4171                         if (!ioapic_phys) {
4172                                 printk(KERN_ERR
4173                                        "WARNING: bogus zero IO-APIC "
4174                                        "address found in MPTABLE, "
4175                                        "disabling IO/APIC support!\n");
4176                                 smp_found_config = 0;
4177                                 skip_ioapic_setup = 1;
4178                                 goto fake_ioapic_page;
4179                         }
4180 #endif
4181                 } else {
4182 #ifdef CONFIG_X86_32
4183 fake_ioapic_page:
4184 #endif
4185                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
4186                         ioapic_phys = __pa(ioapic_phys);
4187                 }
4188                 set_fixmap_nocache(idx, ioapic_phys);
4189                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
4190                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
4191                         ioapic_phys);
4192                 idx++;
4193
4194                 ioapic_res->start = ioapic_phys;
4195                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
4196                 ioapic_res++;
4197         }
4198 }
4199
4200 void __init ioapic_insert_resources(void)
4201 {
4202         int i;
4203         struct resource *r = ioapic_resources;
4204
4205         if (!r) {
4206                 if (nr_ioapics > 0)
4207                         printk(KERN_ERR
4208                                 "IO APIC resources couldn't be allocated.\n");
4209                 return;
4210         }
4211
4212         for (i = 0; i < nr_ioapics; i++) {
4213                 insert_resource(&iomem_resource, r);
4214                 r++;
4215         }
4216 }
4217
4218 int mp_find_ioapic(int gsi)
4219 {
4220         int i = 0;
4221
4222         /* Find the IOAPIC that manages this GSI. */
4223         for (i = 0; i < nr_ioapics; i++) {
4224                 if ((gsi >= mp_gsi_routing[i].gsi_base)
4225                     && (gsi <= mp_gsi_routing[i].gsi_end))
4226                         return i;
4227         }
4228
4229         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
4230         return -1;
4231 }
4232
4233 int mp_find_ioapic_pin(int ioapic, int gsi)
4234 {
4235         if (WARN_ON(ioapic == -1))
4236                 return -1;
4237         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
4238                 return -1;
4239
4240         return gsi - mp_gsi_routing[ioapic].gsi_base;
4241 }
4242
4243 static int bad_ioapic(unsigned long address)
4244 {
4245         if (nr_ioapics >= MAX_IO_APICS) {
4246                 printk(KERN_WARNING "WARING: Max # of I/O APICs (%d) exceeded "
4247                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
4248                 return 1;
4249         }
4250         if (!address) {
4251                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
4252                        " found in table, skipping!\n");
4253                 return 1;
4254         }
4255         return 0;
4256 }
4257
4258 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
4259 {
4260         int idx = 0;
4261
4262         if (bad_ioapic(address))
4263                 return;
4264
4265         idx = nr_ioapics;
4266
4267         mp_ioapics[idx].type = MP_IOAPIC;
4268         mp_ioapics[idx].flags = MPC_APIC_USABLE;
4269         mp_ioapics[idx].apicaddr = address;
4270
4271         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
4272         mp_ioapics[idx].apicid = io_apic_unique_id(id);
4273         mp_ioapics[idx].apicver = io_apic_get_version(idx);
4274
4275         /*
4276          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
4277          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
4278          */
4279         mp_gsi_routing[idx].gsi_base = gsi_base;
4280         mp_gsi_routing[idx].gsi_end = gsi_base +
4281             io_apic_get_redir_entries(idx);
4282
4283         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
4284                "GSI %d-%d\n", idx, mp_ioapics[idx].apicid,
4285                mp_ioapics[idx].apicver, mp_ioapics[idx].apicaddr,
4286                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
4287
4288         nr_ioapics++;
4289 }
4290
4291 /* Enable IOAPIC early just for system timer */
4292 void __init pre_init_apic_IRQ0(void)
4293 {
4294         struct irq_cfg *cfg;
4295         struct irq_desc *desc;
4296
4297         printk(KERN_INFO "Early APIC setup for system timer0\n");
4298 #ifndef CONFIG_SMP
4299         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
4300 #endif
4301         desc = irq_to_desc_alloc_node(0, 0);
4302
4303         setup_local_APIC();
4304
4305         cfg = irq_cfg(0);
4306         add_pin_to_irq_node(cfg, 0, 0, 0);
4307         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
4308
4309         setup_IO_APIC_irq(0, 0, 0, desc, 0, 0);
4310 }