arch/sh/mm/tlb-pteaex.c

   1 /*
   2  * arch/sh/mm/tlb-pteaex.c
   3  *
   4  * TLB operations for SH-X3 CPUs featuring PTE ASID Extensions.
   5  *
   6  * Copyright (C) 2009 Paul Mundt
   7  *
   8  * This file is subject to the terms and conditions of the GNU General Public
   9  * License.  See the file "COPYING" in the main directory of this archive
  10  * for more details.
  11  */
  12 #include <linux/kernel.h>
  13 #include <linux/mm.h>
  14 #include <linux/io.h>
  15 #include <asm/system.h>
  16 #include <asm/mmu_context.h>
  17 #include <asm/cacheflush.h>
  18
  19 void update_mmu_cache(struct vm_area_struct * vma,
  20                       unsigned long address, pte_t pte)
  21 {
  22         unsigned long flags;
  23         unsigned long pteval;
  24         unsigned long vpn;
  25
  26         /* Ptrace may call this routine. */
  27         if (vma && current->active_mm != vma->vm_mm)
  28                 return;
  29
  30         local_irq_save(flags);
  31
  32         /* Set PTEH register */
  33         vpn = address & MMU_VPN_MASK;
  34         __raw_writel(vpn, MMU_PTEH);
  35
  36         /* Set PTEAEX */
  37         __raw_writel(get_asid(), MMU_PTEAEX);
  38
  39         pteval = pte.pte_low;
  40
  41         /* Set PTEA register */
  42 #ifdef CONFIG_X2TLB
  43         /*
  44          * For the extended mode TLB this is trivial, only the ESZ and
  45          * EPR bits need to be written out to PTEA, with the remainder of
  46          * the protection bits (with the exception of the compat-mode SZ
  47          * and PR bits, which are cleared) being written out in PTEL.
  48          */
  49         __raw_writel(pte.pte_high, MMU_PTEA);
  50 #endif
  51
  52         /* Set PTEL register */
  53         pteval &= _PAGE_FLAGS_HARDWARE_MASK; /* drop software flags */
  54 #ifdef CONFIG_CACHE_WRITETHROUGH
  55         pteval |= _PAGE_WT;
  56 #endif
  57         /* conveniently, we want all the software flags to be 0 anyway */
  58         __raw_writel(pteval, MMU_PTEL);
  59
  60         /* Load the TLB */
  61         asm volatile("ldtlb": /* no output */ : /* no input */ : "memory");
  62         local_irq_restore(flags);
  63 }
  64
  65 /*
  66  * While SH-X2 extended TLB mode splits out the memory-mapped I/UTLB
  67  * data arrays, SH-X3 cores with PTEAEX split out the memory-mapped
  68  * address arrays. In compat mode the second array is inaccessible, while
  69  * in extended mode, the legacy 8-bit ASID field in address array 1 has
  70  * undefined behaviour.
  71  */
  72 void __uses_jump_to_uncached local_flush_tlb_one(unsigned long asid,
  73                                                  unsigned long page)
  74 {
  75         jump_to_uncached();
  76         __raw_writel(page, MMU_UTLB_ADDRESS_ARRAY | MMU_PAGE_ASSOC_BIT);
  77         __raw_writel(asid, MMU_UTLB_ADDRESS_ARRAY2 | MMU_PAGE_ASSOC_BIT);
  78         back_to_cached();
  79 }