arch/riscv/cpu/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018, Bin Meng <bmeng.cn@gmail.com>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu.h>
   8 #include <dm.h>
   9 #include <init.h>
  10 #include <log.h>
  11 #include <asm/encoding.h>
  12 #include <dm/uclass-internal.h>
  13
  14 /*
  15  * The variables here must be stored in the data section since they are used
  16  * before the bss section is available.
  17  */
  18 #ifdef CONFIG_OF_PRIOR_STAGE
  19 phys_addr_t prior_stage_fdt_address __attribute__((section(".data")));
  20 #endif
  21 #ifndef CONFIG_XIP
  22 u32 hart_lottery __attribute__((section(".data"))) = 0;
  23
  24 /*
  25  * The main hart running U-Boot has acquired available_harts_lock until it has
  26  * finished initialization of global data.
  27  */
  28 u32 available_harts_lock = 1;
  29 #endif
  30
  31 static inline bool supports_extension(char ext)
  32 {
  33 #ifdef CONFIG_CPU
  34         struct udevice *dev;
  35         char desc[32];
  36
  37         uclass_find_first_device(UCLASS_CPU, &dev);
  38         if (!dev) {
  39                 debug("unable to find the RISC-V cpu device\n");
  40                 return false;
  41         }
  42         if (!cpu_get_desc(dev, desc, sizeof(desc))) {
  43                 /* skip the first 4 characters (rv32|rv64) */
  44                 if (strchr(desc + 4, ext))
  45                         return true;
  46         }
  47
  48         return false;
  49 #else  /* !CONFIG_CPU */
  50 #if CONFIG_IS_ENABLED(RISCV_MMODE)
  51         return csr_read(CSR_MISA) & (1 << (ext - 'a'));
  52 #else  /* !CONFIG_IS_ENABLED(RISCV_MMODE) */
  53 #warning "There is no way to determine the available extensions in S-mode."
  54 #warning "Please convert your board to use the RISC-V CPU driver."
  55         return false;
  56 #endif /* CONFIG_IS_ENABLED(RISCV_MMODE) */
  57 #endif /* CONFIG_CPU */
  58 }
  59
  60 static int riscv_cpu_probe(void)
  61 {
  62 #ifdef CONFIG_CPU
  63         int ret;
  64
  65         /* probe cpus so that RISC-V timer can be bound */
  66         ret = cpu_probe_all();
  67         if (ret)
  68                 return log_msg_ret("RISC-V cpus probe failed\n", ret);
  69 #endif
  70
  71         return 0;
  72 }
  73
  74 int arch_cpu_init_dm(void)
  75 {
  76         int ret;
  77
  78         ret = riscv_cpu_probe();
  79         if (ret)
  80                 return ret;
  81
  82         /* Enable FPU */
  83         if (supports_extension('d') || supports_extension('f')) {
  84                 csr_set(MODE_PREFIX(status), MSTATUS_FS);
  85                 csr_write(CSR_FCSR, 0);
  86         }
  87
  88         if (CONFIG_IS_ENABLED(RISCV_MMODE)) {
  89                 /*
  90                  * Enable perf counters for cycle, time,
  91                  * and instret counters only
  92                  */
  93                 csr_write(CSR_MCOUNTEREN, GENMASK(2, 0));
  94
  95                 /* Disable paging */
  96                 if (supports_extension('s'))
  97                         csr_write(CSR_SATP, 0);
  98         }
  99
 100         return 0;
 101 }
 102
 103 int arch_early_init_r(void)
 104 {
 105         return riscv_cpu_probe();
 106 }