arch/powerpc/include/asm/reg_booke.h

   1 /*
   2  * Contains register definitions common to the Book E PowerPC
   3  * specification.  Notice that while the IBM-40x series of CPUs
   4  * are not true Book E PowerPCs, they borrowed a number of features
   5  * before Book E was finalized, and are included here as well.  Unfortunatly,
   6  * they sometimes used different locations than true Book E CPUs did.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License version 2
  10  * as published by the Free Software Foundation.
  11  *
  12  * Copyright 2009-2010 Freescale Semiconductor, Inc.
  13  */
  14 #ifdef __KERNEL__
  15 #ifndef __ASM_POWERPC_REG_BOOKE_H__
  16 #define __ASM_POWERPC_REG_BOOKE_H__
  17
  18 /* Machine State Register (MSR) Fields */
  19 #define MSR_GS          (1<<28) /* Guest state */
  20 #define MSR_UCLE        (1<<26) /* User-mode cache lock enable */
  21 #define MSR_SPE         (1<<25) /* Enable SPE */
  22 #define MSR_DWE         (1<<10) /* Debug Wait Enable */
  23 #define MSR_UBLE        (1<<10) /* BTB lock enable (e500) */
  24 #define MSR_IS          MSR_IR  /* Instruction Space */
  25 #define MSR_DS          MSR_DR  /* Data Space */
  26 #define MSR_PMM         (1<<2)  /* Performance monitor mark bit */
  27 #define MSR_CM          (1<<31) /* Computation Mode (0=32-bit, 1=64-bit) */
  28
  29 #if defined(CONFIG_PPC_BOOK3E_64)
  30 #define MSR_            MSR_ME | MSR_CE
  31 #define MSR_KERNEL      MSR_ | MSR_CM
  32 #define MSR_USER32      MSR_ | MSR_PR | MSR_EE | MSR_DE
  33 #define MSR_USER64      MSR_USER32 | MSR_CM | MSR_DE
  34 #elif defined (CONFIG_40x)
  35 #define MSR_KERNEL      (MSR_ME|MSR_RI|MSR_IR|MSR_DR|MSR_CE)
  36 #define MSR_USER        (MSR_KERNEL|MSR_PR|MSR_EE)
  37 #else
  38 #define MSR_KERNEL      (MSR_ME|MSR_RI|MSR_CE)
  39 #define MSR_USER        (MSR_KERNEL|MSR_PR|MSR_EE)
  40 #endif
  41
  42 /* Special Purpose Registers (SPRNs)*/
  43 #define SPRN_DECAR      0x036   /* Decrementer Auto Reload Register */
  44 #define SPRN_IVPR       0x03F   /* Interrupt Vector Prefix Register */
  45 #define SPRN_USPRG0     0x100   /* User Special Purpose Register General 0 */
  46 #define SPRN_SPRG3R     0x103   /* Special Purpose Register General 3 Read */
  47 #define SPRN_SPRG4R     0x104   /* Special Purpose Register General 4 Read */
  48 #define SPRN_SPRG5R     0x105   /* Special Purpose Register General 5 Read */
  49 #define SPRN_SPRG6R     0x106   /* Special Purpose Register General 6 Read */
  50 #define SPRN_SPRG7R     0x107   /* Special Purpose Register General 7 Read */
  51 #define SPRN_SPRG4W     0x114   /* Special Purpose Register General 4 Write */
  52 #define SPRN_SPRG5W     0x115   /* Special Purpose Register General 5 Write */
  53 #define SPRN_SPRG6W     0x116   /* Special Purpose Register General 6 Write */
  54 #define SPRN_SPRG7W     0x117   /* Special Purpose Register General 7 Write */
  55 #define SPRN_EPCR       0x133   /* Embedded Processor Control Register */
  56 #define SPRN_DBCR2      0x136   /* Debug Control Register 2 */
  57 #define SPRN_IAC3       0x13A   /* Instruction Address Compare 3 */
  58 #define SPRN_IAC4       0x13B   /* Instruction Address Compare 4 */
  59 #define SPRN_DVC1       0x13E   /* Data Value Compare Register 1 */
  60 #define SPRN_DVC2       0x13F   /* Data Value Compare Register 2 */
  61 #define SPRN_MAS8       0x155   /* MMU Assist Register 8 */
  62 #define SPRN_TLB0PS     0x158   /* TLB 0 Page Size Register */
  63 #define SPRN_MAS5_MAS6  0x15c   /* MMU Assist Register 5 || 6 */
  64 #define SPRN_MAS8_MAS1  0x15d   /* MMU Assist Register 8 || 1 */
  65 #define SPRN_EPTCFG     0x15e   /* Embedded Page Table Config */
  66 #define SPRN_MAS7_MAS3  0x174   /* MMU Assist Register 7 || 3 */
  67 #define SPRN_MAS0_MAS1  0x175   /* MMU Assist Register 0 || 1 */
  68 #define SPRN_IVOR0      0x190   /* Interrupt Vector Offset Register 0 */
  69 #define SPRN_IVOR1      0x191   /* Interrupt Vector Offset Register 1 */
  70 #define SPRN_IVOR2      0x192   /* Interrupt Vector Offset Register 2 */
  71 #define SPRN_IVOR3      0x193   /* Interrupt Vector Offset Register 3 */
  72 #define SPRN_IVOR4      0x194   /* Interrupt Vector Offset Register 4 */
  73 #define SPRN_IVOR5      0x195   /* Interrupt Vector Offset Register 5 */
  74 #define SPRN_IVOR6      0x196   /* Interrupt Vector Offset Register 6 */
  75 #define SPRN_IVOR7      0x197   /* Interrupt Vector Offset Register 7 */
  76 #define SPRN_IVOR8      0x198   /* Interrupt Vector Offset Register 8 */
  77 #define SPRN_IVOR9      0x199   /* Interrupt Vector Offset Register 9 */
  78 #define SPRN_IVOR10     0x19A   /* Interrupt Vector Offset Register 10 */
  79 #define SPRN_IVOR11     0x19B   /* Interrupt Vector Offset Register 11 */
  80 #define SPRN_IVOR12     0x19C   /* Interrupt Vector Offset Register 12 */
  81 #define SPRN_IVOR13     0x19D   /* Interrupt Vector Offset Register 13 */
  82 #define SPRN_IVOR14     0x19E   /* Interrupt Vector Offset Register 14 */
  83 #define SPRN_IVOR15     0x19F   /* Interrupt Vector Offset Register 15 */
  84 #define SPRN_SPEFSCR    0x200   /* SPE & Embedded FP Status & Control */
  85 #define SPRN_BBEAR      0x201   /* Branch Buffer Entry Address Register */
  86 #define SPRN_BBTAR      0x202   /* Branch Buffer Target Address Register */
  87 #define SPRN_L1CFG0     0x203   /* L1 Cache Configure Register 0 */
  88 #define SPRN_L1CFG1     0x204   /* L1 Cache Configure Register 1 */
  89 #define SPRN_ATB        0x20E   /* Alternate Time Base */
  90 #define SPRN_ATBL       0x20E   /* Alternate Time Base Lower */
  91 #define SPRN_ATBU       0x20F   /* Alternate Time Base Upper */
  92 #define SPRN_IVOR32     0x210   /* Interrupt Vector Offset Register 32 */
  93 #define SPRN_IVOR33     0x211   /* Interrupt Vector Offset Register 33 */
  94 #define SPRN_IVOR34     0x212   /* Interrupt Vector Offset Register 34 */
  95 #define SPRN_IVOR35     0x213   /* Interrupt Vector Offset Register 35 */
  96 #define SPRN_IVOR36     0x214   /* Interrupt Vector Offset Register 36 */
  97 #define SPRN_IVOR37     0x215   /* Interrupt Vector Offset Register 37 */
  98 #define SPRN_MCARU      0x239   /* Machine Check Address Register Upper */
  99 #define SPRN_MCSRR0     0x23A   /* Machine Check Save and Restore Register 0 */
 100 #define SPRN_MCSRR1     0x23B   /* Machine Check Save and Restore Register 1 */
 101 #define SPRN_MCSR       0x23C   /* Machine Check Status Register */
 102 #define SPRN_MCAR       0x23D   /* Machine Check Address Register */
 103 #define SPRN_DSRR0      0x23E   /* Debug Save and Restore Register 0 */
 104 #define SPRN_DSRR1      0x23F   /* Debug Save and Restore Register 1 */
 105 #define SPRN_SPRG8      0x25C   /* Special Purpose Register General 8 */
 106 #define SPRN_SPRG9      0x25D   /* Special Purpose Register General 9 */
 107 #define SPRN_L1CSR2     0x25E   /* L1 Cache Control and Status Register 2 */
 108 #define SPRN_MAS0       0x270   /* MMU Assist Register 0 */
 109 #define SPRN_MAS1       0x271   /* MMU Assist Register 1 */
 110 #define SPRN_MAS2       0x272   /* MMU Assist Register 2 */
 111 #define SPRN_MAS3       0x273   /* MMU Assist Register 3 */
 112 #define SPRN_MAS4       0x274   /* MMU Assist Register 4 */
 113 #define SPRN_MAS5       0x275   /* MMU Assist Register 5 */
 114 #define SPRN_MAS6       0x276   /* MMU Assist Register 6 */
 115 #define SPRN_PID1       0x279   /* Process ID Register 1 */
 116 #define SPRN_PID2       0x27A   /* Process ID Register 2 */
 117 #define SPRN_TLB0CFG    0x2B0   /* TLB 0 Config Register */
 118 #define SPRN_TLB1CFG    0x2B1   /* TLB 1 Config Register */
 119 #define SPRN_TLB2CFG    0x2B2   /* TLB 2 Config Register */
 120 #define SPRN_TLB3CFG    0x2B3   /* TLB 3 Config Register */
 121 #define SPRN_EPR        0x2BE   /* External Proxy Register */
 122 #define SPRN_CCR1       0x378   /* Core Configuration Register 1 */
 123 #define SPRN_ZPR        0x3B0   /* Zone Protection Register (40x) */
 124 #define SPRN_MAS7       0x3B0   /* MMU Assist Register 7 */
 125 #define SPRN_MMUCR      0x3B2   /* MMU Control Register */
 126 #define SPRN_CCR0       0x3B3   /* Core Configuration Register 0 */
 127 #define SPRN_EPLC       0x3B3   /* External Process ID Load Context */
 128 #define SPRN_EPSC       0x3B4   /* External Process ID Store Context */
 129 #define SPRN_SGR        0x3B9   /* Storage Guarded Register */
 130 #define SPRN_DCWR       0x3BA   /* Data Cache Write-thru Register */
 131 #define SPRN_SLER       0x3BB   /* Little-endian real mode */
 132 #define SPRN_SU0R       0x3BC   /* "User 0" real mode (40x) */
 133 #define SPRN_DCMP       0x3D1   /* Data TLB Compare Register */
 134 #define SPRN_ICDBDR     0x3D3   /* Instruction Cache Debug Data Register */
 135 #define SPRN_EVPR       0x3D6   /* Exception Vector Prefix Register */
 136 #define SPRN_L1CSR0     0x3F2   /* L1 Cache Control and Status Register 0 */
 137 #define SPRN_L1CSR1     0x3F3   /* L1 Cache Control and Status Register 1 */
 138 #define SPRN_MMUCSR0    0x3F4   /* MMU Control and Status Register 0 */
 139 #define SPRN_MMUCFG     0x3F7   /* MMU Configuration Register */
 140 #define SPRN_PIT        0x3DB   /* Programmable Interval Timer */
 141 #define SPRN_BUCSR      0x3F5   /* Branch Unit Control and Status */
 142 #define SPRN_L2CSR0     0x3F9   /* L2 Data Cache Control and Status Register 0 */
 143 #define SPRN_L2CSR1     0x3FA   /* L2 Data Cache Control and Status Register 1 */
 144 #define SPRN_DCCR       0x3FA   /* Data Cache Cacheability Register */
 145 #define SPRN_ICCR       0x3FB   /* Instruction Cache Cacheability Register */
 146 #define SPRN_SVR        0x3FF   /* System Version Register */
 147
 148 /*
 149  * SPRs which have conflicting definitions on true Book E versus classic,
 150  * or IBM 40x.
 151  */
 152 #ifdef CONFIG_BOOKE
 153 #define SPRN_CSRR0      0x03A   /* Critical Save and Restore Register 0 */
 154 #define SPRN_CSRR1      0x03B   /* Critical Save and Restore Register 1 */
 155 #define SPRN_DEAR       0x03D   /* Data Error Address Register */
 156 #define SPRN_ESR        0x03E   /* Exception Syndrome Register */
 157 #define SPRN_PIR        0x11E   /* Processor Identification Register */
 158 #define SPRN_DBSR       0x130   /* Debug Status Register */
 159 #define SPRN_DBCR0      0x134   /* Debug Control Register 0 */
 160 #define SPRN_DBCR1      0x135   /* Debug Control Register 1 */
 161 #define SPRN_IAC1       0x138   /* Instruction Address Compare 1 */
 162 #define SPRN_IAC2       0x139   /* Instruction Address Compare 2 */
 163 #define SPRN_DAC1       0x13C   /* Data Address Compare 1 */
 164 #define SPRN_DAC2       0x13D   /* Data Address Compare 2 */
 165 #define SPRN_TSR        0x150   /* Timer Status Register */
 166 #define SPRN_TCR        0x154   /* Timer Control Register */
 167 #endif /* Book E */
 168 #ifdef CONFIG_40x
 169 #define SPRN_DBCR1      0x3BD   /* Debug Control Register 1 */
 170 #define SPRN_ESR        0x3D4   /* Exception Syndrome Register */
 171 #define SPRN_DEAR       0x3D5   /* Data Error Address Register */
 172 #define SPRN_TSR        0x3D8   /* Timer Status Register */
 173 #define SPRN_TCR        0x3DA   /* Timer Control Register */
 174 #define SPRN_SRR2       0x3DE   /* Save/Restore Register 2 */
 175 #define SPRN_SRR3       0x3DF   /* Save/Restore Register 3 */
 176 #define SPRN_DBSR       0x3F0   /* Debug Status Register */
 177 #define SPRN_DBCR0      0x3F2   /* Debug Control Register 0 */
 178 #define SPRN_DAC1       0x3F6   /* Data Address Compare 1 */
 179 #define SPRN_DAC2       0x3F7   /* Data Address Compare 2 */
 180 #define SPRN_CSRR0      SPRN_SRR2 /* Critical Save and Restore Register 0 */
 181 #define SPRN_CSRR1      SPRN_SRR3 /* Critical Save and Restore Register 1 */
 182 #endif
 183
 184 /* Bit definitions for CCR1. */
 185 #define CCR1_DPC        0x00000100 /* Disable L1 I-Cache/D-Cache parity checking */
 186 #define CCR1_TCS        0x00000080 /* Timer Clock Select */
 187
 188 /* Bit definitions for the MCSR. */
 189 #define MCSR_MCS        0x80000000 /* Machine Check Summary */
 190 #define MCSR_IB         0x40000000 /* Instruction PLB Error */
 191 #define MCSR_DRB        0x20000000 /* Data Read PLB Error */
 192 #define MCSR_DWB        0x10000000 /* Data Write PLB Error */
 193 #define MCSR_TLBP       0x08000000 /* TLB Parity Error */
 194 #define MCSR_ICP        0x04000000 /* I-Cache Parity Error */
 195 #define MCSR_DCSP       0x02000000 /* D-Cache Search Parity Error */
 196 #define MCSR_DCFP       0x01000000 /* D-Cache Flush Parity Error */
 197 #define MCSR_IMPE       0x00800000 /* Imprecise Machine Check Exception */
 198
 199 #define PPC47x_MCSR_GPR 0x01000000 /* GPR parity error */
 200 #define PPC47x_MCSR_FPR 0x00800000 /* FPR parity error */
 201 #define PPC47x_MCSR_IPR 0x00400000 /* Imprecise Machine Check Exception */
 202
 203 #ifdef CONFIG_E500
 204 /* All e500 */
 205 #define MCSR_MCP        0x80000000UL /* Machine Check Input Pin */
 206 #define MCSR_ICPERR     0x40000000UL /* I-Cache Parity Error */
 207
 208 /* e500v1/v2 */
 209 #define MCSR_DCP_PERR   0x20000000UL /* D-Cache Push Parity Error */
 210 #define MCSR_DCPERR     0x10000000UL /* D-Cache Parity Error */
 211 #define MCSR_BUS_IAERR  0x00000080UL /* Instruction Address Error */
 212 #define MCSR_BUS_RAERR  0x00000040UL /* Read Address Error */
 213 #define MCSR_BUS_WAERR  0x00000020UL /* Write Address Error */
 214 #define MCSR_BUS_IBERR  0x00000010UL /* Instruction Data Error */
 215 #define MCSR_BUS_RBERR  0x00000008UL /* Read Data Bus Error */
 216 #define MCSR_BUS_WBERR  0x00000004UL /* Write Data Bus Error */
 217 #define MCSR_BUS_IPERR  0x00000002UL /* Instruction parity Error */
 218 #define MCSR_BUS_RPERR  0x00000001UL /* Read parity Error */
 219
 220 /* e500mc */
 221 #define MCSR_DCPERR_MC  0x20000000UL /* D-Cache Parity Error */
 222 #define MCSR_L2MMU_MHIT 0x04000000UL /* Hit on multiple TLB entries */
 223 #define MCSR_NMI        0x00100000UL /* Non-Maskable Interrupt */
 224 #define MCSR_MAV        0x00080000UL /* MCAR address valid */
 225 #define MCSR_MEA        0x00040000UL /* MCAR is effective address */
 226 #define MCSR_IF         0x00010000UL /* Instruction Fetch */
 227 #define MCSR_LD         0x00008000UL /* Load */
 228 #define MCSR_ST         0x00004000UL /* Store */
 229 #define MCSR_LDG        0x00002000UL /* Guarded Load */
 230 #define MCSR_TLBSYNC    0x00000002UL /* Multiple tlbsyncs detected */
 231 #define MCSR_BSL2_ERR   0x00000001UL /* Backside L2 cache error */
 232 #endif
 233
 234 #ifdef CONFIG_E200
 235 #define MCSR_MCP        0x80000000UL /* Machine Check Input Pin */
 236 #define MCSR_CP_PERR    0x20000000UL /* Cache Push Parity Error */
 237 #define MCSR_CPERR      0x10000000UL /* Cache Parity Error */
 238 #define MCSR_EXCP_ERR   0x08000000UL /* ISI, ITLB, or Bus Error on 1st insn
 239                                         fetch for an exception handler */
 240 #define MCSR_BUS_IRERR  0x00000010UL /* Read Bus Error on instruction fetch*/
 241 #define MCSR_BUS_DRERR  0x00000008UL /* Read Bus Error on data load */
 242 #define MCSR_BUS_WRERR  0x00000004UL /* Write Bus Error on buffered
 243                                         store or cache line push */
 244 #endif
 245
 246 /* Bit definitions for the HID1 */
 247 #ifdef CONFIG_E500
 248 /* e500v1/v2 */
 249 #define HID1_PLL_CFG_MASK 0xfc000000    /* PLL_CFG input pins */
 250 #define HID1_RFXE       0x00020000      /* Read fault exception enable */
 251 #define HID1_R1DPE      0x00008000      /* R1 data bus parity enable */
 252 #define HID1_R2DPE      0x00004000      /* R2 data bus parity enable */
 253 #define HID1_ASTME      0x00002000      /* Address bus streaming mode enable */
 254 #define HID1_ABE        0x00001000      /* Address broadcast enable */
 255 #define HID1_MPXTT      0x00000400      /* MPX re-map transfer type */
 256 #define HID1_ATS        0x00000080      /* Atomic status */
 257 #define HID1_MID_MASK   0x0000000f      /* MID input pins */
 258 #endif
 259
 260 /* Bit definitions for the DBSR. */
 261 /*
 262  * DBSR bits which have conflicting definitions on true Book E versus IBM 40x.
 263  */
 264 #ifdef CONFIG_BOOKE
 265 #define DBSR_IC         0x08000000      /* Instruction Completion */
 266 #define DBSR_BT         0x04000000      /* Branch Taken */
 267 #define DBSR_IRPT       0x02000000      /* Exception Debug Event */
 268 #define DBSR_TIE        0x01000000      /* Trap Instruction Event */
 269 #define DBSR_IAC1       0x00800000      /* Instr Address Compare 1 Event */
 270 #define DBSR_IAC2       0x00400000      /* Instr Address Compare 2 Event */
 271 #define DBSR_IAC3       0x00200000      /* Instr Address Compare 3 Event */
 272 #define DBSR_IAC4       0x00100000      /* Instr Address Compare 4 Event */
 273 #define DBSR_DAC1R      0x00080000      /* Data Addr Compare 1 Read Event */
 274 #define DBSR_DAC1W      0x00040000      /* Data Addr Compare 1 Write Event */
 275 #define DBSR_DAC2R      0x00020000      /* Data Addr Compare 2 Read Event */
 276 #define DBSR_DAC2W      0x00010000      /* Data Addr Compare 2 Write Event */
 277 #define DBSR_RET        0x00008000      /* Return Debug Event */
 278 #define DBSR_CIRPT      0x00000040      /* Critical Interrupt Taken Event */
 279 #define DBSR_CRET       0x00000020      /* Critical Return Debug Event */
 280 #define DBSR_IAC12ATS   0x00000002      /* Instr Address Compare 1/2 Toggle */
 281 #define DBSR_IAC34ATS   0x00000001      /* Instr Address Compare 3/4 Toggle */
 282 #endif
 283 #ifdef CONFIG_40x
 284 #define DBSR_IC         0x80000000      /* Instruction Completion */
 285 #define DBSR_BT         0x40000000      /* Branch taken */
 286 #define DBSR_IRPT       0x20000000      /* Exception Debug Event */
 287 #define DBSR_TIE        0x10000000      /* Trap Instruction debug Event */
 288 #define DBSR_IAC1       0x04000000      /* Instruction Address Compare 1 Event */
 289 #define DBSR_IAC2       0x02000000      /* Instruction Address Compare 2 Event */
 290 #define DBSR_IAC3       0x00080000      /* Instruction Address Compare 3 Event */
 291 #define DBSR_IAC4       0x00040000      /* Instruction Address Compare 4 Event */
 292 #define DBSR_DAC1R      0x01000000      /* Data Address Compare 1 Read Event */
 293 #define DBSR_DAC1W      0x00800000      /* Data Address Compare 1 Write Event */
 294 #define DBSR_DAC2R      0x00400000      /* Data Address Compare 2 Read Event */
 295 #define DBSR_DAC2W      0x00200000      /* Data Address Compare 2 Write Event */
 296 #endif
 297
 298 /* Bit definitions related to the ESR. */
 299 #define ESR_MCI         0x80000000      /* Machine Check - Instruction */
 300 #define ESR_IMCP        0x80000000      /* Instr. Machine Check - Protection */
 301 #define ESR_IMCN        0x40000000      /* Instr. Machine Check - Non-config */
 302 #define ESR_IMCB        0x20000000      /* Instr. Machine Check - Bus error */
 303 #define ESR_IMCT        0x10000000      /* Instr. Machine Check - Timeout */
 304 #define ESR_PIL         0x08000000      /* Program Exception - Illegal */
 305 #define ESR_PPR         0x04000000      /* Program Exception - Privileged */
 306 #define ESR_PTR         0x02000000      /* Program Exception - Trap */
 307 #define ESR_FP          0x01000000      /* Floating Point Operation */
 308 #define ESR_DST         0x00800000      /* Storage Exception - Data miss */
 309 #define ESR_DIZ         0x00400000      /* Storage Exception - Zone fault */
 310 #define ESR_ST          0x00800000      /* Store Operation */
 311 #define ESR_DLK         0x00200000      /* Data Cache Locking */
 312 #define ESR_ILK         0x00100000      /* Instr. Cache Locking */
 313 #define ESR_PUO         0x00040000      /* Unimplemented Operation exception */
 314 #define ESR_BO          0x00020000      /* Byte Ordering */
 315
 316 /* Bit definitions related to the DBCR0. */
 317 #if defined(CONFIG_40x)
 318 #define DBCR0_EDM       0x80000000      /* External Debug Mode */
 319 #define DBCR0_IDM       0x40000000      /* Internal Debug Mode */
 320 #define DBCR0_RST       0x30000000      /* all the bits in the RST field */
 321 #define DBCR0_RST_SYSTEM 0x30000000     /* System Reset */
 322 #define DBCR0_RST_CHIP  0x20000000      /* Chip Reset */
 323 #define DBCR0_RST_CORE  0x10000000      /* Core Reset */
 324 #define DBCR0_RST_NONE  0x00000000      /* No Reset */
 325 #define DBCR0_IC        0x08000000      /* Instruction Completion */
 326 #define DBCR0_ICMP      DBCR0_IC
 327 #define DBCR0_BT        0x04000000      /* Branch Taken */
 328 #define DBCR0_BRT       DBCR0_BT
 329 #define DBCR0_EDE       0x02000000      /* Exception Debug Event */
 330 #define DBCR0_IRPT      DBCR0_EDE
 331 #define DBCR0_TDE       0x01000000      /* TRAP Debug Event */
 332 #define DBCR0_IA1       0x00800000      /* Instr Addr compare 1 enable */
 333 #define DBCR0_IAC1      DBCR0_IA1
 334 #define DBCR0_IA2       0x00400000      /* Instr Addr compare 2 enable */
 335 #define DBCR0_IAC2      DBCR0_IA2
 336 #define DBCR0_IA12      0x00200000      /* Instr Addr 1-2 range enable */
 337 #define DBCR0_IA12X     0x00100000      /* Instr Addr 1-2 range eXclusive */
 338 #define DBCR0_IA3       0x00080000      /* Instr Addr compare 3 enable */
 339 #define DBCR0_IAC3      DBCR0_IA3
 340 #define DBCR0_IA4       0x00040000      /* Instr Addr compare 4 enable */
 341 #define DBCR0_IAC4      DBCR0_IA4
 342 #define DBCR0_IA34      0x00020000      /* Instr Addr 3-4 range Enable */
 343 #define DBCR0_IA34X     0x00010000      /* Instr Addr 3-4 range eXclusive */
 344 #define DBCR0_IA12T     0x00008000      /* Instr Addr 1-2 range Toggle */
 345 #define DBCR0_IA34T     0x00004000      /* Instr Addr 3-4 range Toggle */
 346 #define DBCR0_FT        0x00000001      /* Freeze Timers on debug event */
 347
 348 #define dbcr_iac_range(task)    ((task)->thread.dbcr0)
 349 #define DBCR_IAC12I     DBCR0_IA12                      /* Range Inclusive */
 350 #define DBCR_IAC12X     (DBCR0_IA12 | DBCR0_IA12X)      /* Range Exclusive */
 351 #define DBCR_IAC12MODE  (DBCR0_IA12 | DBCR0_IA12X)      /* IAC 1-2 Mode Bits */
 352 #define DBCR_IAC34I     DBCR0_IA34                      /* Range Inclusive */
 353 #define DBCR_IAC34X     (DBCR0_IA34 | DBCR0_IA34X)      /* Range Exclusive */
 354 #define DBCR_IAC34MODE  (DBCR0_IA34 | DBCR0_IA34X)      /* IAC 3-4 Mode Bits */
 355
 356 /* Bit definitions related to the DBCR1. */
 357 #define DBCR1_DAC1R     0x80000000      /* DAC1 Read Debug Event */
 358 #define DBCR1_DAC2R     0x40000000      /* DAC2 Read Debug Event */
 359 #define DBCR1_DAC1W     0x20000000      /* DAC1 Write Debug Event */
 360 #define DBCR1_DAC2W     0x10000000      /* DAC2 Write Debug Event */
 361
 362 #define dbcr_dac(task)  ((task)->thread.dbcr1)
 363 #define DBCR_DAC1R      DBCR1_DAC1R
 364 #define DBCR_DAC1W      DBCR1_DAC1W
 365 #define DBCR_DAC2R      DBCR1_DAC2R
 366 #define DBCR_DAC2W      DBCR1_DAC2W
 367
 368 /*
 369  * Are there any active Debug Events represented in the
 370  * Debug Control Registers?
 371  */
 372 #define DBCR0_ACTIVE_EVENTS     (DBCR0_ICMP | DBCR0_IAC1 | DBCR0_IAC2 | \
 373                                  DBCR0_IAC3 | DBCR0_IAC4)
 374 #define DBCR1_ACTIVE_EVENTS     (DBCR1_DAC1R | DBCR1_DAC2R | \
 375                                  DBCR1_DAC1W | DBCR1_DAC2W)
 376 #define DBCR_ACTIVE_EVENTS(dbcr0, dbcr1)  (((dbcr0) & DBCR0_ACTIVE_EVENTS) || \
 377                                            ((dbcr1) & DBCR1_ACTIVE_EVENTS))
 378
 379 #elif defined(CONFIG_BOOKE)
 380 #define DBCR0_EDM       0x80000000      /* External Debug Mode */
 381 #define DBCR0_IDM       0x40000000      /* Internal Debug Mode */
 382 #define DBCR0_RST       0x30000000      /* all the bits in the RST field */
 383 /* DBCR0_RST_* is 44x specific and not followed in fsl booke */
 384 #define DBCR0_RST_SYSTEM 0x30000000     /* System Reset */
 385 #define DBCR0_RST_CHIP  0x20000000      /* Chip Reset */
 386 #define DBCR0_RST_CORE  0x10000000      /* Core Reset */
 387 #define DBCR0_RST_NONE  0x00000000      /* No Reset */
 388 #define DBCR0_ICMP      0x08000000      /* Instruction Completion */
 389 #define DBCR0_IC        DBCR0_ICMP
 390 #define DBCR0_BRT       0x04000000      /* Branch Taken */
 391 #define DBCR0_BT        DBCR0_BRT
 392 #define DBCR0_IRPT      0x02000000      /* Exception Debug Event */
 393 #define DBCR0_TDE       0x01000000      /* TRAP Debug Event */
 394 #define DBCR0_TIE       DBCR0_TDE
 395 #define DBCR0_IAC1      0x00800000      /* Instr Addr compare 1 enable */
 396 #define DBCR0_IAC2      0x00400000      /* Instr Addr compare 2 enable */
 397 #define DBCR0_IAC3      0x00200000      /* Instr Addr compare 3 enable */
 398 #define DBCR0_IAC4      0x00100000      /* Instr Addr compare 4 enable */
 399 #define DBCR0_DAC1R     0x00080000      /* DAC 1 Read enable */
 400 #define DBCR0_DAC1W     0x00040000      /* DAC 1 Write enable */
 401 #define DBCR0_DAC2R     0x00020000      /* DAC 2 Read enable */
 402 #define DBCR0_DAC2W     0x00010000      /* DAC 2 Write enable */
 403 #define DBCR0_RET       0x00008000      /* Return Debug Event */
 404 #define DBCR0_CIRPT     0x00000040      /* Critical Interrupt Taken Event */
 405 #define DBCR0_CRET      0x00000020      /* Critical Return Debug Event */
 406 #define DBCR0_FT        0x00000001      /* Freeze Timers on debug event */
 407
 408 #define dbcr_dac(task)  ((task)->thread.dbcr0)
 409 #define DBCR_DAC1R      DBCR0_DAC1R
 410 #define DBCR_DAC1W      DBCR0_DAC1W
 411 #define DBCR_DAC2R      DBCR0_DAC2R
 412 #define DBCR_DAC2W      DBCR0_DAC2W
 413
 414 /* Bit definitions related to the DBCR1. */
 415 #define DBCR1_IAC1US    0xC0000000      /* Instr Addr Cmp 1 Sup/User   */
 416 #define DBCR1_IAC1ER    0x30000000      /* Instr Addr Cmp 1 Eff/Real */
 417 #define DBCR1_IAC1ER_01 0x10000000      /* reserved */
 418 #define DBCR1_IAC1ER_10 0x20000000      /* Instr Addr Cmp 1 Eff/Real MSR[IS]=0 */
 419 #define DBCR1_IAC1ER_11 0x30000000      /* Instr Addr Cmp 1 Eff/Real MSR[IS]=1 */
 420 #define DBCR1_IAC2US    0x0C000000      /* Instr Addr Cmp 2 Sup/User   */
 421 #define DBCR1_IAC2ER    0x03000000      /* Instr Addr Cmp 2 Eff/Real */
 422 #define DBCR1_IAC2ER_01 0x01000000      /* reserved */
 423 #define DBCR1_IAC2ER_10 0x02000000      /* Instr Addr Cmp 2 Eff/Real MSR[IS]=0 */
 424 #define DBCR1_IAC2ER_11 0x03000000      /* Instr Addr Cmp 2 Eff/Real MSR[IS]=1 */
 425 #define DBCR1_IAC12M    0x00800000      /* Instr Addr 1-2 range enable */
 426 #define DBCR1_IAC12MX   0x00C00000      /* Instr Addr 1-2 range eXclusive */
 427 #define DBCR1_IAC12AT   0x00010000      /* Instr Addr 1-2 range Toggle */
 428 #define DBCR1_IAC3US    0x0000C000      /* Instr Addr Cmp 3 Sup/User   */
 429 #define DBCR1_IAC3ER    0x00003000      /* Instr Addr Cmp 3 Eff/Real */
 430 #define DBCR1_IAC3ER_01 0x00001000      /* reserved */
 431 #define DBCR1_IAC3ER_10 0x00002000      /* Instr Addr Cmp 3 Eff/Real MSR[IS]=0 */
 432 #define DBCR1_IAC3ER_11 0x00003000      /* Instr Addr Cmp 3 Eff/Real MSR[IS]=1 */
 433 #define DBCR1_IAC4US    0x00000C00      /* Instr Addr Cmp 4 Sup/User   */
 434 #define DBCR1_IAC4ER    0x00000300      /* Instr Addr Cmp 4 Eff/Real */
 435 #define DBCR1_IAC4ER_01 0x00000100      /* Instr Addr Cmp 4 Eff/Real MSR[IS]=0 */
 436 #define DBCR1_IAC4ER_10 0x00000200      /* Instr Addr Cmp 4 Eff/Real MSR[IS]=0 */
 437 #define DBCR1_IAC4ER_11 0x00000300      /* Instr Addr Cmp 4 Eff/Real MSR[IS]=1 */
 438 #define DBCR1_IAC34M    0x00000080      /* Instr Addr 3-4 range enable */
 439 #define DBCR1_IAC34MX   0x000000C0      /* Instr Addr 3-4 range eXclusive */
 440 #define DBCR1_IAC34AT   0x00000001      /* Instr Addr 3-4 range Toggle */
 441
 442 #define dbcr_iac_range(task)    ((task)->thread.dbcr1)
 443 #define DBCR_IAC12I     DBCR1_IAC12M    /* Range Inclusive */
 444 #define DBCR_IAC12X     DBCR1_IAC12MX   /* Range Exclusive */
 445 #define DBCR_IAC12MODE  DBCR1_IAC12MX   /* IAC 1-2 Mode Bits */
 446 #define DBCR_IAC34I     DBCR1_IAC34M    /* Range Inclusive */
 447 #define DBCR_IAC34X     DBCR1_IAC34MX   /* Range Exclusive */
 448 #define DBCR_IAC34MODE  DBCR1_IAC34MX   /* IAC 3-4 Mode Bits */
 449
 450 /* Bit definitions related to the DBCR2. */
 451 #define DBCR2_DAC1US    0xC0000000      /* Data Addr Cmp 1 Sup/User   */
 452 #define DBCR2_DAC1ER    0x30000000      /* Data Addr Cmp 1 Eff/Real */
 453 #define DBCR2_DAC2US    0x0C000000      /* Data Addr Cmp 2 Sup/User   */
 454 #define DBCR2_DAC2ER    0x03000000      /* Data Addr Cmp 2 Eff/Real */
 455 #define DBCR2_DAC12M    0x00800000      /* DAC 1-2 range enable */
 456 #define DBCR2_DAC12MM   0x00400000      /* DAC 1-2 Mask mode*/
 457 #define DBCR2_DAC12MX   0x00C00000      /* DAC 1-2 range eXclusive */
 458 #define DBCR2_DAC12MODE 0x00C00000      /* DAC 1-2 Mode Bits */
 459 #define DBCR2_DAC12A    0x00200000      /* DAC 1-2 Asynchronous */
 460 #define DBCR2_DVC1M     0x000C0000      /* Data Value Comp 1 Mode */
 461 #define DBCR2_DVC1M_SHIFT       18      /* # of bits to shift DBCR2_DVC1M */
 462 #define DBCR2_DVC2M     0x00030000      /* Data Value Comp 2 Mode */
 463 #define DBCR2_DVC2M_SHIFT       16      /* # of bits to shift DBCR2_DVC2M */
 464 #define DBCR2_DVC1BE    0x00000F00      /* Data Value Comp 1 Byte */
 465 #define DBCR2_DVC1BE_SHIFT      8       /* # of bits to shift DBCR2_DVC1BE */
 466 #define DBCR2_DVC2BE    0x0000000F      /* Data Value Comp 2 Byte */
 467 #define DBCR2_DVC2BE_SHIFT      0       /* # of bits to shift DBCR2_DVC2BE */
 468
 469 /*
 470  * Are there any active Debug Events represented in the
 471  * Debug Control Registers?
 472  */
 473 #define DBCR0_ACTIVE_EVENTS  (DBCR0_ICMP | DBCR0_IAC1 | DBCR0_IAC2 | \
 474                               DBCR0_IAC3 | DBCR0_IAC4 | DBCR0_DAC1R | \
 475                               DBCR0_DAC1W  | DBCR0_DAC2R | DBCR0_DAC2W)
 476 #define DBCR1_ACTIVE_EVENTS     0
 477
 478 #define DBCR_ACTIVE_EVENTS(dbcr0, dbcr1)  (((dbcr0) & DBCR0_ACTIVE_EVENTS) || \
 479                                            ((dbcr1) & DBCR1_ACTIVE_EVENTS))
 480 #endif /* #elif defined(CONFIG_BOOKE) */
 481
 482 /* Bit definitions related to the TCR. */
 483 #define TCR_WP(x)       (((x)&0x3)<<30) /* WDT Period */
 484 #define TCR_WP_MASK     TCR_WP(3)
 485 #define WP_2_17         0               /* 2^17 clocks */
 486 #define WP_2_21         1               /* 2^21 clocks */
 487 #define WP_2_25         2               /* 2^25 clocks */
 488 #define WP_2_29         3               /* 2^29 clocks */
 489 #define TCR_WRC(x)      (((x)&0x3)<<28) /* WDT Reset Control */
 490 #define TCR_WRC_MASK    TCR_WRC(3)
 491 #define WRC_NONE        0               /* No reset will occur */
 492 #define WRC_CORE        1               /* Core reset will occur */
 493 #define WRC_CHIP        2               /* Chip reset will occur */
 494 #define WRC_SYSTEM      3               /* System reset will occur */
 495 #define TCR_WIE         0x08000000      /* WDT Interrupt Enable */
 496 #define TCR_PIE         0x04000000      /* PIT Interrupt Enable */
 497 #define TCR_DIE         TCR_PIE         /* DEC Interrupt Enable */
 498 #define TCR_FP(x)       (((x)&0x3)<<24) /* FIT Period */
 499 #define TCR_FP_MASK     TCR_FP(3)
 500 #define FP_2_9          0               /* 2^9 clocks */
 501 #define FP_2_13         1               /* 2^13 clocks */
 502 #define FP_2_17         2               /* 2^17 clocks */
 503 #define FP_2_21         3               /* 2^21 clocks */
 504 #define TCR_FIE         0x00800000      /* FIT Interrupt Enable */
 505 #define TCR_ARE         0x00400000      /* Auto Reload Enable */
 506
 507 /* Bit definitions for the TSR. */
 508 #define TSR_ENW         0x80000000      /* Enable Next Watchdog */
 509 #define TSR_WIS         0x40000000      /* WDT Interrupt Status */
 510 #define TSR_WRS(x)      (((x)&0x3)<<28) /* WDT Reset Status */
 511 #define WRS_NONE        0               /* No WDT reset occurred */
 512 #define WRS_CORE        1               /* WDT forced core reset */
 513 #define WRS_CHIP        2               /* WDT forced chip reset */
 514 #define WRS_SYSTEM      3               /* WDT forced system reset */
 515 #define TSR_PIS         0x08000000      /* PIT Interrupt Status */
 516 #define TSR_DIS         TSR_PIS         /* DEC Interrupt Status */
 517 #define TSR_FIS         0x04000000      /* FIT Interrupt Status */
 518
 519 /* Bit definitions for the DCCR. */
 520 #define DCCR_NOCACHE    0               /* Noncacheable */
 521 #define DCCR_CACHE      1               /* Cacheable */
 522
 523 /* Bit definitions for DCWR. */
 524 #define DCWR_COPY       0               /* Copy-back */
 525 #define DCWR_WRITE      1               /* Write-through */
 526
 527 /* Bit definitions for ICCR. */
 528 #define ICCR_NOCACHE    0               /* Noncacheable */
 529 #define ICCR_CACHE      1               /* Cacheable */
 530
 531 /* Bit definitions for L1CSR0. */
 532 #define L1CSR0_CPE      0x00010000      /* Data Cache Parity Enable */
 533 #define L1CSR0_CLFC     0x00000100      /* Cache Lock Bits Flash Clear */
 534 #define L1CSR0_DCFI     0x00000002      /* Data Cache Flash Invalidate */
 535 #define L1CSR0_CFI      0x00000002      /* Cache Flash Invalidate */
 536 #define L1CSR0_DCE      0x00000001      /* Data Cache Enable */
 537
 538 /* Bit definitions for L1CSR1. */
 539 #define L1CSR1_CPE      0x00010000      /* Instruction Cache Parity Enable */
 540 #define L1CSR1_ICLFR    0x00000100      /* Instr Cache Lock Bits Flash Reset */
 541 #define L1CSR1_ICFI     0x00000002      /* Instr Cache Flash Invalidate */
 542 #define L1CSR1_ICE      0x00000001      /* Instr Cache Enable */
 543
 544 /* Bit definitions for L2CSR0. */
 545 #define L2CSR0_L2E      0x80000000      /* L2 Cache Enable */
 546 #define L2CSR0_L2PE     0x40000000      /* L2 Cache Parity/ECC Enable */
 547 #define L2CSR0_L2WP     0x1c000000      /* L2 I/D Way Partioning */
 548 #define L2CSR0_L2CM     0x03000000      /* L2 Cache Coherency Mode */
 549 #define L2CSR0_L2FI     0x00200000      /* L2 Cache Flash Invalidate */
 550 #define L2CSR0_L2IO     0x00100000      /* L2 Cache Instruction Only */
 551 #define L2CSR0_L2DO     0x00010000      /* L2 Cache Data Only */
 552 #define L2CSR0_L2REP    0x00003000      /* L2 Line Replacement Algo */
 553 #define L2CSR0_L2FL     0x00000800      /* L2 Cache Flush */
 554 #define L2CSR0_L2LFC    0x00000400      /* L2 Cache Lock Flash Clear */
 555 #define L2CSR0_L2LOA    0x00000080      /* L2 Cache Lock Overflow Allocate */
 556 #define L2CSR0_L2LO     0x00000020      /* L2 Cache Lock Overflow */
 557
 558 /* Bit definitions for SGR. */
 559 #define SGR_NORMAL      0               /* Speculative fetching allowed. */
 560 #define SGR_GUARDED     1               /* Speculative fetching disallowed. */
 561
 562 /* Bit definitions for EPCR */
 563 #define SPRN_EPCR_EXTGS         0x80000000      /* External Input interrupt
 564                                                  * directed to Guest state */
 565 #define SPRN_EPCR_DTLBGS        0x40000000      /* Data TLB Error interrupt
 566                                                  * directed to guest state */
 567 #define SPRN_EPCR_ITLBGS        0x20000000      /* Instr. TLB error interrupt
 568                                                  * directed to guest state */
 569 #define SPRN_EPCR_DSIGS         0x10000000      /* Data Storage interrupt
 570                                                  * directed to guest state */
 571 #define SPRN_EPCR_ISIGS         0x08000000      /* Instr. Storage interrupt
 572                                                  * directed to guest state */
 573 #define SPRN_EPCR_DUVD          0x04000000      /* Disable Hypervisor Debug */
 574 #define SPRN_EPCR_ICM           0x02000000      /* Interrupt computation mode
 575                                                  * (copied to MSR:CM on intr) */
 576 #define SPRN_EPCR_GICM          0x01000000      /* Guest Interrupt Comp. mode */
 577 #define SPRN_EPCR_DGTMI         0x00800000      /* Disable TLB Guest Management
 578                                                  * instructions */
 579 #define SPRN_EPCR_DMIUH         0x00400000      /* Disable MAS Interrupt updates
 580                                                  * for hypervisor */
 581
 582
 583 /*
 584  * The IBM-403 is an even more odd special case, as it is much
 585  * older than the IBM-405 series.  We put these down here incase someone
 586  * wishes to support these machines again.
 587  */
 588 #ifdef CONFIG_403GCX
 589 /* Special Purpose Registers (SPRNs)*/
 590 #define SPRN_TBHU       0x3CC   /* Time Base High User-mode */
 591 #define SPRN_TBLU       0x3CD   /* Time Base Low User-mode */
 592 #define SPRN_CDBCR      0x3D7   /* Cache Debug Control Register */
 593 #define SPRN_TBHI       0x3DC   /* Time Base High */
 594 #define SPRN_TBLO       0x3DD   /* Time Base Low */
 595 #define SPRN_DBCR       0x3F2   /* Debug Control Regsiter */
 596 #define SPRN_PBL1       0x3FC   /* Protection Bound Lower 1 */
 597 #define SPRN_PBL2       0x3FE   /* Protection Bound Lower 2 */
 598 #define SPRN_PBU1       0x3FD   /* Protection Bound Upper 1 */
 599 #define SPRN_PBU2       0x3FF   /* Protection Bound Upper 2 */
 600
 601
 602 /* Bit definitions for the DBCR. */
 603 #define DBCR_EDM        DBCR0_EDM
 604 #define DBCR_IDM        DBCR0_IDM
 605 #define DBCR_RST(x)     (((x) & 0x3) << 28)
 606 #define DBCR_RST_NONE   0
 607 #define DBCR_RST_CORE   1
 608 #define DBCR_RST_CHIP   2
 609 #define DBCR_RST_SYSTEM 3
 610 #define DBCR_IC         DBCR0_IC        /* Instruction Completion Debug Evnt */
 611 #define DBCR_BT         DBCR0_BT        /* Branch Taken Debug Event */
 612 #define DBCR_EDE        DBCR0_EDE       /* Exception Debug Event */
 613 #define DBCR_TDE        DBCR0_TDE       /* TRAP Debug Event */
 614 #define DBCR_FER        0x00F80000      /* First Events Remaining Mask */
 615 #define DBCR_FT         0x00040000      /* Freeze Timers on Debug Event */
 616 #define DBCR_IA1        0x00020000      /* Instr. Addr. Compare 1 Enable */
 617 #define DBCR_IA2        0x00010000      /* Instr. Addr. Compare 2 Enable */
 618 #define DBCR_D1R        0x00008000      /* Data Addr. Compare 1 Read Enable */
 619 #define DBCR_D1W        0x00004000      /* Data Addr. Compare 1 Write Enable */
 620 #define DBCR_D1S(x)     (((x) & 0x3) << 12)     /* Data Adrr. Compare 1 Size */
 621 #define DAC_BYTE        0
 622 #define DAC_HALF        1
 623 #define DAC_WORD        2
 624 #define DAC_QUAD        3
 625 #define DBCR_D2R        0x00000800      /* Data Addr. Compare 2 Read Enable */
 626 #define DBCR_D2W        0x00000400      /* Data Addr. Compare 2 Write Enable */
 627 #define DBCR_D2S(x)     (((x) & 0x3) << 8)      /* Data Addr. Compare 2 Size */
 628 #define DBCR_SBT        0x00000040      /* Second Branch Taken Debug Event */
 629 #define DBCR_SED        0x00000020      /* Second Exception Debug Event */
 630 #define DBCR_STD        0x00000010      /* Second Trap Debug Event */
 631 #define DBCR_SIA        0x00000008      /* Second IAC Enable */
 632 #define DBCR_SDA        0x00000004      /* Second DAC Enable */
 633 #define DBCR_JOI        0x00000002      /* JTAG Serial Outbound Int. Enable */
 634 #define DBCR_JII        0x00000001      /* JTAG Serial Inbound Int. Enable */
 635 #endif /* 403GCX */
 636
 637 /* Some 476 specific registers */
 638 #define SPRN_SSPCR              830
 639 #define SPRN_USPCR              831
 640 #define SPRN_ISPCR              829
 641 #define SPRN_MMUBE0             820
 642 #define MMUBE0_IBE0_SHIFT       24
 643 #define MMUBE0_IBE1_SHIFT       16
 644 #define MMUBE0_IBE2_SHIFT       8
 645 #define MMUBE0_VBE0             0x00000004
 646 #define MMUBE0_VBE1             0x00000002
 647 #define MMUBE0_VBE2             0x00000001
 648 #define SPRN_MMUBE1             821
 649 #define MMUBE1_IBE3_SHIFT       24
 650 #define MMUBE1_IBE4_SHIFT       16
 651 #define MMUBE1_IBE5_SHIFT       8
 652 #define MMUBE1_VBE3             0x00000004
 653 #define MMUBE1_VBE4             0x00000002
 654 #define MMUBE1_VBE5             0x00000001
 655
 656 #endif /* __ASM_POWERPC_REG_BOOKE_H__ */
 657 #endif /* __KERNEL__ */