arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/init.h>
  30 #include <linux/cache.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 /*
  39  * TLB load/store/modify handlers.
  40  *
  41  * Only the fastpath gets synthesized at runtime, the slowpath for
  42  * do_page_fault remains normal asm.
  43  */
  44 extern void tlb_do_page_fault_0(void);
  45 extern void tlb_do_page_fault_1(void);
  46
  47 struct work_registers {
  48         int r1;
  49         int r2;
  50         int r3;
  51 };
  52
  53 struct tlb_reg_save {
  54         unsigned long a;
  55         unsigned long b;
  56 } ____cacheline_aligned_in_smp;
  57
  58 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  59
  60 static inline int r45k_bvahwbug(void)
  61 {
  62         /* XXX: We should probe for the presence of this bug, but we don't. */
  63         return 0;
  64 }
  65
  66 static inline int r4k_250MHZhwbug(void)
  67 {
  68         /* XXX: We should probe for the presence of this bug, but we don't. */
  69         return 0;
  70 }
  71
  72 static inline int __maybe_unused bcm1250_m3_war(void)
  73 {
  74         return BCM1250_M3_WAR;
  75 }
  76
  77 static inline int __maybe_unused r10000_llsc_war(void)
  78 {
  79         return R10000_LLSC_WAR;
  80 }
  81
  82 static int use_bbit_insns(void)
  83 {
  84         switch (current_cpu_type()) {
  85         case CPU_CAVIUM_OCTEON:
  86         case CPU_CAVIUM_OCTEON_PLUS:
  87         case CPU_CAVIUM_OCTEON2:
  88                 return 1;
  89         default:
  90                 return 0;
  91         }
  92 }
  93
  94 static int use_lwx_insns(void)
  95 {
  96         switch (current_cpu_type()) {
  97         case CPU_CAVIUM_OCTEON2:
  98                 return 1;
  99         default:
 100                 return 0;
 101         }
 102 }
 103 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 104     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 105 static bool scratchpad_available(void)
 106 {
 107         return true;
 108 }
 109 static int scratchpad_offset(int i)
 110 {
 111         /*
 112          * CVMSEG starts at address -32768 and extends for
 113          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 114          */
 115         i += 1; /* Kernel use starts at the top and works down. */
 116         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 117 }
 118 #else
 119 static bool scratchpad_available(void)
 120 {
 121         return false;
 122 }
 123 static int scratchpad_offset(int i)
 124 {
 125         BUG();
 126         /* Really unreachable, but evidently some GCC want this. */
 127         return 0;
 128 }
 129 #endif
 130 /*
 131  * Found by experiment: At least some revisions of the 4kc throw under
 132  * some circumstances a machine check exception, triggered by invalid
 133  * values in the index register.  Delaying the tlbp instruction until
 134  * after the next branch,  plus adding an additional nop in front of
 135  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 136  * why; it's not an issue caused by the core RTL.
 137  *
 138  */
 139 static int __cpuinit m4kc_tlbp_war(void)
 140 {
 141         return (current_cpu_data.processor_id & 0xffff00) ==
 142                (PRID_COMP_MIPS | PRID_IMP_4KC);
 143 }
 144
 145 /* Handle labels (which must be positive integers). */
 146 enum label_id {
 147         label_second_part = 1,
 148         label_leave,
 149         label_vmalloc,
 150         label_vmalloc_done,
 151         label_tlbw_hazard_0,
 152         label_split = label_tlbw_hazard_0 + 8,
 153         label_tlbl_goaround1,
 154         label_tlbl_goaround2,
 155         label_nopage_tlbl,
 156         label_nopage_tlbs,
 157         label_nopage_tlbm,
 158         label_smp_pgtable_change,
 159         label_r3000_write_probe_fail,
 160         label_large_segbits_fault,
 161 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 162         label_tlb_huge_update,
 163 #endif
 164 };
 165
 166 UASM_L_LA(_second_part)
 167 UASM_L_LA(_leave)
 168 UASM_L_LA(_vmalloc)
 169 UASM_L_LA(_vmalloc_done)
 170 /* _tlbw_hazard_x is handled differently.  */
 171 UASM_L_LA(_split)
 172 UASM_L_LA(_tlbl_goaround1)
 173 UASM_L_LA(_tlbl_goaround2)
 174 UASM_L_LA(_nopage_tlbl)
 175 UASM_L_LA(_nopage_tlbs)
 176 UASM_L_LA(_nopage_tlbm)
 177 UASM_L_LA(_smp_pgtable_change)
 178 UASM_L_LA(_r3000_write_probe_fail)
 179 UASM_L_LA(_large_segbits_fault)
 180 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 181 UASM_L_LA(_tlb_huge_update)
 182 #endif
 183
 184 static int __cpuinitdata hazard_instance;
 185
 186 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 187 {
 188         switch (instance) {
 189         case 0 ... 7:
 190                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 191                 return;
 192         default:
 193                 BUG();
 194         }
 195 }
 196
 197 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 198 {
 199         switch (instance) {
 200         case 0 ... 7:
 201                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 202                 break;
 203         default:
 204                 BUG();
 205         }
 206 }
 207
 208 /*
 209  * pgtable bits are assigned dynamically depending on processor feature
 210  * and statically based on kernel configuration.  This spits out the actual
 211  * values the kernel is using.  Required to make sense from disassembled
 212  * TLB exception handlers.
 213  */
 214 static void output_pgtable_bits_defines(void)
 215 {
 216 #define pr_define(fmt, ...)                                     \
 217         pr_debug("#define " fmt, ##__VA_ARGS__)
 218
 219         pr_debug("#include <asm/asm.h>\n");
 220         pr_debug("#include <asm/regdef.h>\n");
 221         pr_debug("\n");
 222
 223         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 224         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 225         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 226         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 227         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 228 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 229         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 230         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 231 #endif
 232         if (cpu_has_rixi) {
 233 #ifdef _PAGE_NO_EXEC_SHIFT
 234                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 235 #endif
 236 #ifdef _PAGE_NO_READ_SHIFT
 237                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 238 #endif
 239         }
 240         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 241         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 242         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 243         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 244         pr_debug("\n");
 245 }
 246
 247 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 248 {
 249         int i;
 250
 251         pr_debug("LEAF(%s)\n", symbol);
 252
 253         pr_debug("\t.set push\n");
 254         pr_debug("\t.set noreorder\n");
 255
 256         for (i = 0; i < count; i++)
 257                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 258
 259         pr_debug("\t.set\tpop\n");
 260
 261         pr_debug("\tEND(%s)\n", symbol);
 262 }
 263
 264 /* The only general purpose registers allowed in TLB handlers. */
 265 #define K0              26
 266 #define K1              27
 267
 268 /* Some CP0 registers */
 269 #define C0_INDEX        0, 0
 270 #define C0_ENTRYLO0     2, 0
 271 #define C0_TCBIND       2, 2
 272 #define C0_ENTRYLO1     3, 0
 273 #define C0_CONTEXT      4, 0
 274 #define C0_PAGEMASK     5, 0
 275 #define C0_BADVADDR     8, 0
 276 #define C0_ENTRYHI      10, 0
 277 #define C0_EPC          14, 0
 278 #define C0_XCONTEXT     20, 0
 279
 280 #ifdef CONFIG_64BIT
 281 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 282 #else
 283 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 284 #endif
 285
 286 /* The worst case length of the handler is around 18 instructions for
 287  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 288  * Maximum space available is 32 instructions for R3000 and 64
 289  * instructions for R4000.
 290  *
 291  * We deliberately chose a buffer size of 128, so we won't scribble
 292  * over anything important on overflow before we panic.
 293  */
 294 static u32 tlb_handler[128] __cpuinitdata;
 295
 296 /* simply assume worst case size for labels and relocs */
 297 static struct uasm_label labels[128] __cpuinitdata;
 298 static struct uasm_reloc relocs[128] __cpuinitdata;
 299
 300 #ifdef CONFIG_64BIT
 301 static int check_for_high_segbits __cpuinitdata;
 302 #endif
 303
 304 static int check_for_high_segbits __cpuinitdata;
 305
 306 static unsigned int kscratch_used_mask __cpuinitdata;
 307
 308 static int __cpuinit allocate_kscratch(void)
 309 {
 310         int r;
 311         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 312
 313         r = ffs(a);
 314
 315         if (r == 0)
 316                 return -1;
 317
 318         r--; /* make it zero based */
 319
 320         kscratch_used_mask |= (1 << r);
 321
 322         return r;
 323 }
 324
 325 static int scratch_reg __cpuinitdata;
 326 static int pgd_reg __cpuinitdata;
 327 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 328
 329 static struct work_registers __cpuinit build_get_work_registers(u32 **p)
 330 {
 331         struct work_registers r;
 332
 333         int smp_processor_id_reg;
 334         int smp_processor_id_sel;
 335         int smp_processor_id_shift;
 336
 337         if (scratch_reg > 0) {
 338                 /* Save in CPU local C0_KScratch? */
 339                 UASM_i_MTC0(p, 1, 31, scratch_reg);
 340                 r.r1 = K0;
 341                 r.r2 = K1;
 342                 r.r3 = 1;
 343                 return r;
 344         }
 345
 346         if (num_possible_cpus() > 1) {
 347 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 348                 smp_processor_id_shift = 51;
 349                 smp_processor_id_reg = 20; /* XContext */
 350                 smp_processor_id_sel = 0;
 351 #else
 352 # ifdef CONFIG_32BIT
 353                 smp_processor_id_shift = 25;
 354                 smp_processor_id_reg = 4; /* Context */
 355                 smp_processor_id_sel = 0;
 356 # endif
 357 # ifdef CONFIG_64BIT
 358                 smp_processor_id_shift = 26;
 359                 smp_processor_id_reg = 4; /* Context */
 360                 smp_processor_id_sel = 0;
 361 # endif
 362 #endif
 363                 /* Get smp_processor_id */
 364                 UASM_i_MFC0(p, K0, smp_processor_id_reg, smp_processor_id_sel);
 365                 UASM_i_SRL_SAFE(p, K0, K0, smp_processor_id_shift);
 366
 367                 /* handler_reg_save index in K0 */
 368                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 369
 370                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 371                 UASM_i_ADDU(p, K0, K0, K1);
 372         } else {
 373                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 374         }
 375         /* K0 now points to save area, save $1 and $2  */
 376         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 377         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 378
 379         r.r1 = K1;
 380         r.r2 = 1;
 381         r.r3 = 2;
 382         return r;
 383 }
 384
 385 static void __cpuinit build_restore_work_registers(u32 **p)
 386 {
 387         if (scratch_reg > 0) {
 388                 UASM_i_MFC0(p, 1, 31, scratch_reg);
 389                 return;
 390         }
 391         /* K0 already points to save area, restore $1 and $2  */
 392         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 393         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 394 }
 395
 396 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 397
 398 /*
 399  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 400  * we cannot do r3000 under these circumstances.
 401  *
 402  * Declare pgd_current here instead of including mmu_context.h to avoid type
 403  * conflicts for tlbmiss_handler_setup_pgd
 404  */
 405 extern unsigned long pgd_current[];
 406
 407 /*
 408  * The R3000 TLB handler is simple.
 409  */
 410 static void __cpuinit build_r3000_tlb_refill_handler(void)
 411 {
 412         long pgdc = (long)pgd_current;
 413         u32 *p;
 414
 415         memset(tlb_handler, 0, sizeof(tlb_handler));
 416         p = tlb_handler;
 417
 418         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 419         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 420         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 421         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 422         uasm_i_sll(&p, K0, K0, 2);
 423         uasm_i_addu(&p, K1, K1, K0);
 424         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 425         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 426         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 427         uasm_i_addu(&p, K1, K1, K0);
 428         uasm_i_lw(&p, K0, 0, K1);
 429         uasm_i_nop(&p); /* load delay */
 430         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 431         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 432         uasm_i_tlbwr(&p); /* cp0 delay */
 433         uasm_i_jr(&p, K1);
 434         uasm_i_rfe(&p); /* branch delay */
 435
 436         if (p > tlb_handler + 32)
 437                 panic("TLB refill handler space exceeded");
 438
 439         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 440                  (unsigned int)(p - tlb_handler));
 441
 442         memcpy((void *)ebase, tlb_handler, 0x80);
 443
 444         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 445 }
 446 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 447
 448 /*
 449  * The R4000 TLB handler is much more complicated. We have two
 450  * consecutive handler areas with 32 instructions space each.
 451  * Since they aren't used at the same time, we can overflow in the
 452  * other one.To keep things simple, we first assume linear space,
 453  * then we relocate it to the final handler layout as needed.
 454  */
 455 static u32 final_handler[64] __cpuinitdata;
 456
 457 /*
 458  * Hazards
 459  *
 460  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 461  * 2. A timing hazard exists for the TLBP instruction.
 462  *
 463  *      stalling_instruction
 464  *      TLBP
 465  *
 466  * The JTLB is being read for the TLBP throughout the stall generated by the
 467  * previous instruction. This is not really correct as the stalling instruction
 468  * can modify the address used to access the JTLB.  The failure symptom is that
 469  * the TLBP instruction will use an address created for the stalling instruction
 470  * and not the address held in C0_ENHI and thus report the wrong results.
 471  *
 472  * The software work-around is to not allow the instruction preceding the TLBP
 473  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 474  *
 475  * Errata 2 will not be fixed.  This errata is also on the R5000.
 476  *
 477  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 478  */
 479 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 480 {
 481         switch (current_cpu_type()) {
 482         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 483         case CPU_R4600:
 484         case CPU_R4700:
 485         case CPU_R5000:
 486         case CPU_NEVADA:
 487                 uasm_i_nop(p);
 488                 uasm_i_tlbp(p);
 489                 break;
 490
 491         default:
 492                 uasm_i_tlbp(p);
 493                 break;
 494         }
 495 }
 496
 497 /*
 498  * Write random or indexed TLB entry, and care about the hazards from
 499  * the preceding mtc0 and for the following eret.
 500  */
 501 enum tlb_write_entry { tlb_random, tlb_indexed };
 502
 503 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 504                                          struct uasm_reloc **r,
 505                                          enum tlb_write_entry wmode)
 506 {
 507         void(*tlbw)(u32 **) = NULL;
 508
 509         switch (wmode) {
 510         case tlb_random: tlbw = uasm_i_tlbwr; break;
 511         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 512         }
 513
 514         if (cpu_has_mips_r2) {
 515                 /*
 516                  * The architecture spec says an ehb is required here,
 517                  * but a number of cores do not have the hazard and
 518                  * using an ehb causes an expensive pipeline stall.
 519                  */
 520                 switch (current_cpu_type()) {
 521                 case CPU_M14KC:
 522                 case CPU_74K:
 523                         break;
 524
 525                 default:
 526                         uasm_i_ehb(p);
 527                         break;
 528                 }
 529                 tlbw(p);
 530                 return;
 531         }
 532
 533         switch (current_cpu_type()) {
 534         case CPU_R4000PC:
 535         case CPU_R4000SC:
 536         case CPU_R4000MC:
 537         case CPU_R4400PC:
 538         case CPU_R4400SC:
 539         case CPU_R4400MC:
 540                 /*
 541                  * This branch uses up a mtc0 hazard nop slot and saves
 542                  * two nops after the tlbw instruction.
 543                  */
 544                 uasm_bgezl_hazard(p, r, hazard_instance);
 545                 tlbw(p);
 546                 uasm_bgezl_label(l, p, hazard_instance);
 547                 hazard_instance++;
 548                 uasm_i_nop(p);
 549                 break;
 550
 551         case CPU_R4600:
 552         case CPU_R4700:
 553                 uasm_i_nop(p);
 554                 tlbw(p);
 555                 uasm_i_nop(p);
 556                 break;
 557
 558         case CPU_R5000:
 559         case CPU_NEVADA:
 560                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 561                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 562                 tlbw(p);
 563                 break;
 564
 565         case CPU_R4300:
 566         case CPU_5KC:
 567         case CPU_TX49XX:
 568         case CPU_PR4450:
 569         case CPU_XLR:
 570                 uasm_i_nop(p);
 571                 tlbw(p);
 572                 break;
 573
 574         case CPU_R10000:
 575         case CPU_R12000:
 576         case CPU_R14000:
 577         case CPU_4KC:
 578         case CPU_4KEC:
 579         case CPU_M14KC:
 580         case CPU_SB1:
 581         case CPU_SB1A:
 582         case CPU_4KSC:
 583         case CPU_20KC:
 584         case CPU_25KF:
 585         case CPU_BMIPS32:
 586         case CPU_BMIPS3300:
 587         case CPU_BMIPS4350:
 588         case CPU_BMIPS4380:
 589         case CPU_BMIPS5000:
 590         case CPU_LOONGSON2:
 591         case CPU_R5500:
 592                 if (m4kc_tlbp_war())
 593                         uasm_i_nop(p);
 594         case CPU_ALCHEMY:
 595                 tlbw(p);
 596                 break;
 597
 598         case CPU_RM7000:
 599                 uasm_i_nop(p);
 600                 uasm_i_nop(p);
 601                 uasm_i_nop(p);
 602                 uasm_i_nop(p);
 603                 tlbw(p);
 604                 break;
 605
 606         case CPU_VR4111:
 607         case CPU_VR4121:
 608         case CPU_VR4122:
 609         case CPU_VR4181:
 610         case CPU_VR4181A:
 611                 uasm_i_nop(p);
 612                 uasm_i_nop(p);
 613                 tlbw(p);
 614                 uasm_i_nop(p);
 615                 uasm_i_nop(p);
 616                 break;
 617
 618         case CPU_VR4131:
 619         case CPU_VR4133:
 620         case CPU_R5432:
 621                 uasm_i_nop(p);
 622                 uasm_i_nop(p);
 623                 tlbw(p);
 624                 break;
 625
 626         case CPU_JZRISC:
 627                 tlbw(p);
 628                 uasm_i_nop(p);
 629                 break;
 630
 631         default:
 632                 panic("No TLB refill handler yet (CPU type: %d)",
 633                       current_cpu_data.cputype);
 634                 break;
 635         }
 636 }
 637
 638 static __cpuinit __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 639                                                                   unsigned int reg)
 640 {
 641         if (cpu_has_rixi) {
 642                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 643         } else {
 644 #ifdef CONFIG_64BIT_PHYS_ADDR
 645                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 646 #else
 647                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 648 #endif
 649         }
 650 }
 651
 652 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 653
 654 static __cpuinit void build_restore_pagemask(u32 **p,
 655                                              struct uasm_reloc **r,
 656                                              unsigned int tmp,
 657                                              enum label_id lid,
 658                                              int restore_scratch)
 659 {
 660         if (restore_scratch) {
 661                 /* Reset default page size */
 662                 if (PM_DEFAULT_MASK >> 16) {
 663                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 664                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 665                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 666                         uasm_il_b(p, r, lid);
 667                 } else if (PM_DEFAULT_MASK) {
 668                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 669                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 670                         uasm_il_b(p, r, lid);
 671                 } else {
 672                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 673                         uasm_il_b(p, r, lid);
 674                 }
 675                 if (scratch_reg > 0)
 676                         UASM_i_MFC0(p, 1, 31, scratch_reg);
 677                 else
 678                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 679         } else {
 680                 /* Reset default page size */
 681                 if (PM_DEFAULT_MASK >> 16) {
 682                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 683                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 684                         uasm_il_b(p, r, lid);
 685                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 686                 } else if (PM_DEFAULT_MASK) {
 687                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 688                         uasm_il_b(p, r, lid);
 689                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 690                 } else {
 691                         uasm_il_b(p, r, lid);
 692                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 693                 }
 694         }
 695 }
 696
 697 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 698                                                  struct uasm_label **l,
 699                                                  struct uasm_reloc **r,
 700                                                  unsigned int tmp,
 701                                                  enum tlb_write_entry wmode,
 702                                                  int restore_scratch)
 703 {
 704         /* Set huge page tlb entry size */
 705         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 706         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 707         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 708
 709         build_tlb_write_entry(p, l, r, wmode);
 710
 711         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 712 }
 713
 714 /*
 715  * Check if Huge PTE is present, if so then jump to LABEL.
 716  */
 717 static void __cpuinit
 718 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 719                 unsigned int pmd, int lid)
 720 {
 721         UASM_i_LW(p, tmp, 0, pmd);
 722         if (use_bbit_insns()) {
 723                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 724         } else {
 725                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 726                 uasm_il_bnez(p, r, tmp, lid);
 727         }
 728 }
 729
 730 static __cpuinit void build_huge_update_entries(u32 **p,
 731                                                 unsigned int pte,
 732                                                 unsigned int tmp)
 733 {
 734         int small_sequence;
 735
 736         /*
 737          * A huge PTE describes an area the size of the
 738          * configured huge page size. This is twice the
 739          * of the large TLB entry size we intend to use.
 740          * A TLB entry half the size of the configured
 741          * huge page size is configured into entrylo0
 742          * and entrylo1 to cover the contiguous huge PTE
 743          * address space.
 744          */
 745         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 746
 747         /* We can clobber tmp.  It isn't used after this.*/
 748         if (!small_sequence)
 749                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 750
 751         build_convert_pte_to_entrylo(p, pte);
 752         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 753         /* convert to entrylo1 */
 754         if (small_sequence)
 755                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 756         else
 757                 UASM_i_ADDU(p, pte, pte, tmp);
 758
 759         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 760 }
 761
 762 static __cpuinit void build_huge_handler_tail(u32 **p,
 763                                               struct uasm_reloc **r,
 764                                               struct uasm_label **l,
 765                                               unsigned int pte,
 766                                               unsigned int ptr)
 767 {
 768 #ifdef CONFIG_SMP
 769         UASM_i_SC(p, pte, 0, ptr);
 770         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 771         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 772 #else
 773         UASM_i_SW(p, pte, 0, ptr);
 774 #endif
 775         build_huge_update_entries(p, pte, ptr);
 776         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 777 }
 778 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 779
 780 #ifdef CONFIG_64BIT
 781 /*
 782  * TMP and PTR are scratch.
 783  * TMP will be clobbered, PTR will hold the pmd entry.
 784  */
 785 static void __cpuinit
 786 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 787                  unsigned int tmp, unsigned int ptr)
 788 {
 789 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 790         long pgdc = (long)pgd_current;
 791 #endif
 792         /*
 793          * The vmalloc handling is not in the hotpath.
 794          */
 795         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 796
 797         if (check_for_high_segbits) {
 798                 /*
 799                  * The kernel currently implicitely assumes that the
 800                  * MIPS SEGBITS parameter for the processor is
 801                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 802                  * allocate virtual addresses outside the maximum
 803                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 804                  * that doesn't prevent user code from accessing the
 805                  * higher xuseg addresses.  Here, we make sure that
 806                  * everything but the lower xuseg addresses goes down
 807                  * the module_alloc/vmalloc path.
 808                  */
 809                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 810                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 811         } else {
 812                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 813         }
 814         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 815
 816 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 817         if (pgd_reg != -1) {
 818                 /* pgd is in pgd_reg */
 819                 UASM_i_MFC0(p, ptr, 31, pgd_reg);
 820         } else {
 821                 /*
 822                  * &pgd << 11 stored in CONTEXT [23..63].
 823                  */
 824                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 825
 826                 /* Clear lower 23 bits of context. */
 827                 uasm_i_dins(p, ptr, 0, 0, 23);
 828
 829                 /* 1 0  1 0 1  << 6  xkphys cached */
 830                 uasm_i_ori(p, ptr, ptr, 0x540);
 831                 uasm_i_drotr(p, ptr, ptr, 11);
 832         }
 833 #elif defined(CONFIG_SMP)
 834 # ifdef  CONFIG_MIPS_MT_SMTC
 835         /*
 836          * SMTC uses TCBind value as "CPU" index
 837          */
 838         uasm_i_mfc0(p, ptr, C0_TCBIND);
 839         uasm_i_dsrl_safe(p, ptr, ptr, 19);
 840 # else
 841         /*
 842          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 843          * stored in CONTEXT.
 844          */
 845         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 846         uasm_i_dsrl_safe(p, ptr, ptr, 23);
 847 # endif
 848         UASM_i_LA_mostly(p, tmp, pgdc);
 849         uasm_i_daddu(p, ptr, ptr, tmp);
 850         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 851         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 852 #else
 853         UASM_i_LA_mostly(p, ptr, pgdc);
 854         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 855 #endif
 856
 857         uasm_l_vmalloc_done(l, *p);
 858
 859         /* get pgd offset in bytes */
 860         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 861
 862         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 863         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 864 #ifndef __PAGETABLE_PMD_FOLDED
 865         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 866         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 867         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 868         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 869         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 870 #endif
 871 }
 872
 873 /*
 874  * BVADDR is the faulting address, PTR is scratch.
 875  * PTR will hold the pgd for vmalloc.
 876  */
 877 static void __cpuinit
 878 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 879                         unsigned int bvaddr, unsigned int ptr,
 880                         enum vmalloc64_mode mode)
 881 {
 882         long swpd = (long)swapper_pg_dir;
 883         int single_insn_swpd;
 884         int did_vmalloc_branch = 0;
 885
 886         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 887
 888         uasm_l_vmalloc(l, *p);
 889
 890         if (mode != not_refill && check_for_high_segbits) {
 891                 if (single_insn_swpd) {
 892                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 893                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 894                         did_vmalloc_branch = 1;
 895                         /* fall through */
 896                 } else {
 897                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 898                 }
 899         }
 900         if (!did_vmalloc_branch) {
 901                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 902                         uasm_il_b(p, r, label_vmalloc_done);
 903                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 904                 } else {
 905                         UASM_i_LA_mostly(p, ptr, swpd);
 906                         uasm_il_b(p, r, label_vmalloc_done);
 907                         if (uasm_in_compat_space_p(swpd))
 908                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 909                         else
 910                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 911                 }
 912         }
 913         if (mode != not_refill && check_for_high_segbits) {
 914                 uasm_l_large_segbits_fault(l, *p);
 915                 /*
 916                  * We get here if we are an xsseg address, or if we are
 917                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 918                  *
 919                  * Ignoring xsseg (assume disabled so would generate
 920                  * (address errors?), the only remaining possibility
 921                  * is the upper xuseg addresses.  On processors with
 922                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 923                  * addresses would have taken an address error. We try
 924                  * to mimic that here by taking a load/istream page
 925                  * fault.
 926                  */
 927                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 928                 uasm_i_jr(p, ptr);
 929
 930                 if (mode == refill_scratch) {
 931                         if (scratch_reg > 0)
 932                                 UASM_i_MFC0(p, 1, 31, scratch_reg);
 933                         else
 934                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 935                 } else {
 936                         uasm_i_nop(p);
 937                 }
 938         }
 939 }
 940
 941 #else /* !CONFIG_64BIT */
 942
 943 /*
 944  * TMP and PTR are scratch.
 945  * TMP will be clobbered, PTR will hold the pgd entry.
 946  */
 947 static void __cpuinit __maybe_unused
 948 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 949 {
 950         long pgdc = (long)pgd_current;
 951
 952         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 953 #ifdef CONFIG_SMP
 954 #ifdef  CONFIG_MIPS_MT_SMTC
 955         /*
 956          * SMTC uses TCBind value as "CPU" index
 957          */
 958         uasm_i_mfc0(p, ptr, C0_TCBIND);
 959         UASM_i_LA_mostly(p, tmp, pgdc);
 960         uasm_i_srl(p, ptr, ptr, 19);
 961 #else
 962         /*
 963          * smp_processor_id() << 3 is stored in CONTEXT.
 964          */
 965         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 966         UASM_i_LA_mostly(p, tmp, pgdc);
 967         uasm_i_srl(p, ptr, ptr, 23);
 968 #endif
 969         uasm_i_addu(p, ptr, tmp, ptr);
 970 #else
 971         UASM_i_LA_mostly(p, ptr, pgdc);
 972 #endif
 973         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 974         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 975
 976         if (cpu_has_mips_r2) {
 977                 uasm_i_ext(p, tmp, tmp, PGDIR_SHIFT, (32 - PGDIR_SHIFT));
 978                 uasm_i_ins(p, ptr, tmp, PGD_T_LOG2, (32 - PGDIR_SHIFT));
 979                 return;
 980         }
 981
 982         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 983         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 984         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 985 }
 986
 987 #endif /* !CONFIG_64BIT */
 988
 989 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 990 {
 991         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 992         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 993
 994         switch (current_cpu_type()) {
 995         case CPU_VR41XX:
 996         case CPU_VR4111:
 997         case CPU_VR4121:
 998         case CPU_VR4122:
 999         case CPU_VR4131:
1000         case CPU_VR4181:
1001         case CPU_VR4181A:
1002         case CPU_VR4133:
1003                 shift += 2;
1004                 break;
1005
1006         default:
1007                 break;
1008         }
1009
1010         if (shift)
1011                 UASM_i_SRL(p, ctx, ctx, shift);
1012         uasm_i_andi(p, ctx, ctx, mask);
1013 }
1014
1015 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
1016 {
1017         if (cpu_has_mips_r2) {
1018                 /* PTE ptr offset is obtained from BadVAddr */
1019                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1020                 UASM_i_LW(p, ptr, 0, ptr);
1021                 uasm_i_ext(p, tmp, tmp, PAGE_SHIFT+1, PGDIR_SHIFT-PAGE_SHIFT-1);
1022                 uasm_i_ins(p, ptr, tmp, PTE_T_LOG2+1, PGDIR_SHIFT-PAGE_SHIFT-1);
1023                 return;
1024         }
1025
1026         /*
1027          * Bug workaround for the Nevada. It seems as if under certain
1028          * circumstances the move from cp0_context might produce a
1029          * bogus result when the mfc0 instruction and its consumer are
1030          * in a different cacheline or a load instruction, probably any
1031          * memory reference, is between them.
1032          */
1033         switch (current_cpu_type()) {
1034         case CPU_NEVADA:
1035                 UASM_i_LW(p, ptr, 0, ptr);
1036                 GET_CONTEXT(p, tmp); /* get context reg */
1037                 break;
1038
1039         default:
1040                 GET_CONTEXT(p, tmp); /* get context reg */
1041                 UASM_i_LW(p, ptr, 0, ptr);
1042                 break;
1043         }
1044
1045         build_adjust_context(p, tmp);
1046         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1047 }
1048
1049 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
1050                                         unsigned int ptep)
1051 {
1052         /*
1053          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1054          * Kernel is a special case. Only a few CPUs use it.
1055          */
1056 #ifdef CONFIG_64BIT_PHYS_ADDR
1057         if (cpu_has_64bits) {
1058                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1059                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1060                 if (cpu_has_rixi) {
1061                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1062                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1063                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1064                 } else {
1065                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1066                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1067                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1068                 }
1069                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1070         } else {
1071                 int pte_off_even = sizeof(pte_t) / 2;
1072                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1073
1074                 /* The pte entries are pre-shifted */
1075                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
1076                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1077                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
1078                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1079         }
1080 #else
1081         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1082         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1083         if (r45k_bvahwbug())
1084                 build_tlb_probe_entry(p);
1085         if (cpu_has_rixi) {
1086                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1087                 if (r4k_250MHZhwbug())
1088                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1089                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1090                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1091         } else {
1092                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1093                 if (r4k_250MHZhwbug())
1094                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1095                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1096                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1097                 if (r45k_bvahwbug())
1098                         uasm_i_mfc0(p, tmp, C0_INDEX);
1099         }
1100         if (r4k_250MHZhwbug())
1101                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1102         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1103 #endif
1104 }
1105
1106 struct mips_huge_tlb_info {
1107         int huge_pte;
1108         int restore_scratch;
1109 };
1110
1111 static struct mips_huge_tlb_info __cpuinit
1112 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1113                                struct uasm_reloc **r, unsigned int tmp,
1114                                unsigned int ptr, int c0_scratch)
1115 {
1116         struct mips_huge_tlb_info rv;
1117         unsigned int even, odd;
1118         int vmalloc_branch_delay_filled = 0;
1119         const int scratch = 1; /* Our extra working register */
1120
1121         rv.huge_pte = scratch;
1122         rv.restore_scratch = 0;
1123
1124         if (check_for_high_segbits) {
1125                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1126
1127                 if (pgd_reg != -1)
1128                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1129                 else
1130                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1131
1132                 if (c0_scratch >= 0)
1133                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1134                 else
1135                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1136
1137                 uasm_i_dsrl_safe(p, scratch, tmp,
1138                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1139                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1140
1141                 if (pgd_reg == -1) {
1142                         vmalloc_branch_delay_filled = 1;
1143                         /* Clear lower 23 bits of context. */
1144                         uasm_i_dins(p, ptr, 0, 0, 23);
1145                 }
1146         } else {
1147                 if (pgd_reg != -1)
1148                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1149                 else
1150                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1151
1152                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1153
1154                 if (c0_scratch >= 0)
1155                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1156                 else
1157                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1158
1159                 if (pgd_reg == -1)
1160                         /* Clear lower 23 bits of context. */
1161                         uasm_i_dins(p, ptr, 0, 0, 23);
1162
1163                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1164         }
1165
1166         if (pgd_reg == -1) {
1167                 vmalloc_branch_delay_filled = 1;
1168                 /* 1 0  1 0 1  << 6  xkphys cached */
1169                 uasm_i_ori(p, ptr, ptr, 0x540);
1170                 uasm_i_drotr(p, ptr, ptr, 11);
1171         }
1172
1173 #ifdef __PAGETABLE_PMD_FOLDED
1174 #define LOC_PTEP scratch
1175 #else
1176 #define LOC_PTEP ptr
1177 #endif
1178
1179         if (!vmalloc_branch_delay_filled)
1180                 /* get pgd offset in bytes */
1181                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1182
1183         uasm_l_vmalloc_done(l, *p);
1184
1185         /*
1186          *                         tmp          ptr
1187          * fall-through case =   badvaddr  *pgd_current
1188          * vmalloc case      =   badvaddr  swapper_pg_dir
1189          */
1190
1191         if (vmalloc_branch_delay_filled)
1192                 /* get pgd offset in bytes */
1193                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1194
1195 #ifdef __PAGETABLE_PMD_FOLDED
1196         GET_CONTEXT(p, tmp); /* get context reg */
1197 #endif
1198         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1199
1200         if (use_lwx_insns()) {
1201                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1202         } else {
1203                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1204                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1205         }
1206
1207 #ifndef __PAGETABLE_PMD_FOLDED
1208         /* get pmd offset in bytes */
1209         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1210         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1211         GET_CONTEXT(p, tmp); /* get context reg */
1212
1213         if (use_lwx_insns()) {
1214                 UASM_i_LWX(p, scratch, scratch, ptr);
1215         } else {
1216                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1217                 UASM_i_LW(p, scratch, 0, ptr);
1218         }
1219 #endif
1220         /* Adjust the context during the load latency. */
1221         build_adjust_context(p, tmp);
1222
1223 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1224         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1225         /*
1226          * The in the LWX case we don't want to do the load in the
1227          * delay slot.  It cannot issue in the same cycle and may be
1228          * speculative and unneeded.
1229          */
1230         if (use_lwx_insns())
1231                 uasm_i_nop(p);
1232 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1233
1234
1235         /* build_update_entries */
1236         if (use_lwx_insns()) {
1237                 even = ptr;
1238                 odd = tmp;
1239                 UASM_i_LWX(p, even, scratch, tmp);
1240                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1241                 UASM_i_LWX(p, odd, scratch, tmp);
1242         } else {
1243                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1244                 even = tmp;
1245                 odd = ptr;
1246                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1247                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1248         }
1249         if (cpu_has_rixi) {
1250                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1251                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1252                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1253         } else {
1254                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1255                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1256                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1257         }
1258         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1259
1260         if (c0_scratch >= 0) {
1261                 UASM_i_MFC0(p, scratch, 31, c0_scratch);
1262                 build_tlb_write_entry(p, l, r, tlb_random);
1263                 uasm_l_leave(l, *p);
1264                 rv.restore_scratch = 1;
1265         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1266                 build_tlb_write_entry(p, l, r, tlb_random);
1267                 uasm_l_leave(l, *p);
1268                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1269         } else {
1270                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1271                 build_tlb_write_entry(p, l, r, tlb_random);
1272                 uasm_l_leave(l, *p);
1273                 rv.restore_scratch = 1;
1274         }
1275
1276         uasm_i_eret(p); /* return from trap */
1277
1278         return rv;
1279 }
1280
1281 /*
1282  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1283  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1284  * slots before the XTLB refill exception handler which belong to the
1285  * unused TLB refill exception.
1286  */
1287 #define MIPS64_REFILL_INSNS 32
1288
1289 static void __cpuinit build_r4000_tlb_refill_handler(void)
1290 {
1291         u32 *p = tlb_handler;
1292         struct uasm_label *l = labels;
1293         struct uasm_reloc *r = relocs;
1294         u32 *f;
1295         unsigned int final_len;
1296         struct mips_huge_tlb_info htlb_info __maybe_unused;
1297         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1298
1299         memset(tlb_handler, 0, sizeof(tlb_handler));
1300         memset(labels, 0, sizeof(labels));
1301         memset(relocs, 0, sizeof(relocs));
1302         memset(final_handler, 0, sizeof(final_handler));
1303
1304         if ((scratch_reg > 0 || scratchpad_available()) && use_bbit_insns()) {
1305                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1306                                                           scratch_reg);
1307                 vmalloc_mode = refill_scratch;
1308         } else {
1309                 htlb_info.huge_pte = K0;
1310                 htlb_info.restore_scratch = 0;
1311                 vmalloc_mode = refill_noscratch;
1312                 /*
1313                  * create the plain linear handler
1314                  */
1315                 if (bcm1250_m3_war()) {
1316                         unsigned int segbits = 44;
1317
1318                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1319                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1320                         uasm_i_xor(&p, K0, K0, K1);
1321                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1322                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1323                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1324                         uasm_i_or(&p, K0, K0, K1);
1325                         uasm_il_bnez(&p, &r, K0, label_leave);
1326                         /* No need for uasm_i_nop */
1327                 }
1328
1329 #ifdef CONFIG_64BIT
1330                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1331 #else
1332                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1333 #endif
1334
1335 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1336                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1337 #endif
1338
1339                 build_get_ptep(&p, K0, K1);
1340                 build_update_entries(&p, K0, K1);
1341                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1342                 uasm_l_leave(&l, p);
1343                 uasm_i_eret(&p); /* return from trap */
1344         }
1345 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1346         uasm_l_tlb_huge_update(&l, p);
1347         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1348         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1349                                    htlb_info.restore_scratch);
1350 #endif
1351
1352 #ifdef CONFIG_64BIT
1353         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1354 #endif
1355
1356         /*
1357          * Overflow check: For the 64bit handler, we need at least one
1358          * free instruction slot for the wrap-around branch. In worst
1359          * case, if the intended insertion point is a delay slot, we
1360          * need three, with the second nop'ed and the third being
1361          * unused.
1362          */
1363         /* Loongson2 ebase is different than r4k, we have more space */
1364 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1365         if ((p - tlb_handler) > 64)
1366                 panic("TLB refill handler space exceeded");
1367 #else
1368         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1369             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1370                 && uasm_insn_has_bdelay(relocs,
1371                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1372                 panic("TLB refill handler space exceeded");
1373 #endif
1374
1375         /*
1376          * Now fold the handler in the TLB refill handler space.
1377          */
1378 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1379         f = final_handler;
1380         /* Simplest case, just copy the handler. */
1381         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1382         final_len = p - tlb_handler;
1383 #else /* CONFIG_64BIT */
1384         f = final_handler + MIPS64_REFILL_INSNS;
1385         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1386                 /* Just copy the handler. */
1387                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1388                 final_len = p - tlb_handler;
1389         } else {
1390 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1391                 const enum label_id ls = label_tlb_huge_update;
1392 #else
1393                 const enum label_id ls = label_vmalloc;
1394 #endif
1395                 u32 *split;
1396                 int ov = 0;
1397                 int i;
1398
1399                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1400                         ;
1401                 BUG_ON(i == ARRAY_SIZE(labels));
1402                 split = labels[i].addr;
1403
1404                 /*
1405                  * See if we have overflown one way or the other.
1406                  */
1407                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1408                     split < p - MIPS64_REFILL_INSNS)
1409                         ov = 1;
1410
1411                 if (ov) {
1412                         /*
1413                          * Split two instructions before the end.  One
1414                          * for the branch and one for the instruction
1415                          * in the delay slot.
1416                          */
1417                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1418
1419                         /*
1420                          * If the branch would fall in a delay slot,
1421                          * we must back up an additional instruction
1422                          * so that it is no longer in a delay slot.
1423                          */
1424                         if (uasm_insn_has_bdelay(relocs, split - 1))
1425                                 split--;
1426                 }
1427                 /* Copy first part of the handler. */
1428                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1429                 f += split - tlb_handler;
1430
1431                 if (ov) {
1432                         /* Insert branch. */
1433                         uasm_l_split(&l, final_handler);
1434                         uasm_il_b(&f, &r, label_split);
1435                         if (uasm_insn_has_bdelay(relocs, split))
1436                                 uasm_i_nop(&f);
1437                         else {
1438                                 uasm_copy_handler(relocs, labels,
1439                                                   split, split + 1, f);
1440                                 uasm_move_labels(labels, f, f + 1, -1);
1441                                 f++;
1442                                 split++;
1443                         }
1444                 }
1445
1446                 /* Copy the rest of the handler. */
1447                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1448                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1449                             (p - split);
1450         }
1451 #endif /* CONFIG_64BIT */
1452
1453         uasm_resolve_relocs(relocs, labels);
1454         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1455                  final_len);
1456
1457         memcpy((void *)ebase, final_handler, 0x100);
1458
1459         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1460 }
1461
1462 /*
1463  * 128 instructions for the fastpath handler is generous and should
1464  * never be exceeded.
1465  */
1466 #define FASTPATH_SIZE 128
1467
1468 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
1469 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
1470 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
1471 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1472 u32 tlbmiss_handler_setup_pgd[16] __cacheline_aligned;
1473
1474 static void __cpuinit build_r4000_setup_pgd(void)
1475 {
1476         const int a0 = 4;
1477         const int a1 = 5;
1478         u32 *p = tlbmiss_handler_setup_pgd;
1479         struct uasm_label *l = labels;
1480         struct uasm_reloc *r = relocs;
1481
1482         memset(tlbmiss_handler_setup_pgd, 0, sizeof(tlbmiss_handler_setup_pgd));
1483         memset(labels, 0, sizeof(labels));
1484         memset(relocs, 0, sizeof(relocs));
1485
1486         pgd_reg = allocate_kscratch();
1487
1488         if (pgd_reg == -1) {
1489                 /* PGD << 11 in c0_Context */
1490                 /*
1491                  * If it is a ckseg0 address, convert to a physical
1492                  * address.  Shifting right by 29 and adding 4 will
1493                  * result in zero for these addresses.
1494                  *
1495                  */
1496                 UASM_i_SRA(&p, a1, a0, 29);
1497                 UASM_i_ADDIU(&p, a1, a1, 4);
1498                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1499                 uasm_i_nop(&p);
1500                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1501                 uasm_l_tlbl_goaround1(&l, p);
1502                 UASM_i_SLL(&p, a0, a0, 11);
1503                 uasm_i_jr(&p, 31);
1504                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1505         } else {
1506                 /* PGD in c0_KScratch */
1507                 uasm_i_jr(&p, 31);
1508                 UASM_i_MTC0(&p, a0, 31, pgd_reg);
1509         }
1510         if (p - tlbmiss_handler_setup_pgd > ARRAY_SIZE(tlbmiss_handler_setup_pgd))
1511                 panic("tlbmiss_handler_setup_pgd space exceeded");
1512         uasm_resolve_relocs(relocs, labels);
1513         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1514                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1515
1516         dump_handler("tlbmiss_handler",
1517                      tlbmiss_handler_setup_pgd,
1518                      ARRAY_SIZE(tlbmiss_handler_setup_pgd));
1519 }
1520 #endif
1521
1522 static void __cpuinit
1523 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1524 {
1525 #ifdef CONFIG_SMP
1526 # ifdef CONFIG_64BIT_PHYS_ADDR
1527         if (cpu_has_64bits)
1528                 uasm_i_lld(p, pte, 0, ptr);
1529         else
1530 # endif
1531                 UASM_i_LL(p, pte, 0, ptr);
1532 #else
1533 # ifdef CONFIG_64BIT_PHYS_ADDR
1534         if (cpu_has_64bits)
1535                 uasm_i_ld(p, pte, 0, ptr);
1536         else
1537 # endif
1538                 UASM_i_LW(p, pte, 0, ptr);
1539 #endif
1540 }
1541
1542 static void __cpuinit
1543 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1544         unsigned int mode)
1545 {
1546 #ifdef CONFIG_64BIT_PHYS_ADDR
1547         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1548 #endif
1549
1550         uasm_i_ori(p, pte, pte, mode);
1551 #ifdef CONFIG_SMP
1552 # ifdef CONFIG_64BIT_PHYS_ADDR
1553         if (cpu_has_64bits)
1554                 uasm_i_scd(p, pte, 0, ptr);
1555         else
1556 # endif
1557                 UASM_i_SC(p, pte, 0, ptr);
1558
1559         if (r10000_llsc_war())
1560                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1561         else
1562                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1563
1564 # ifdef CONFIG_64BIT_PHYS_ADDR
1565         if (!cpu_has_64bits) {
1566                 /* no uasm_i_nop needed */
1567                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1568                 uasm_i_ori(p, pte, pte, hwmode);
1569                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1570                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1571                 /* no uasm_i_nop needed */
1572                 uasm_i_lw(p, pte, 0, ptr);
1573         } else
1574                 uasm_i_nop(p);
1575 # else
1576         uasm_i_nop(p);
1577 # endif
1578 #else
1579 # ifdef CONFIG_64BIT_PHYS_ADDR
1580         if (cpu_has_64bits)
1581                 uasm_i_sd(p, pte, 0, ptr);
1582         else
1583 # endif
1584                 UASM_i_SW(p, pte, 0, ptr);
1585
1586 # ifdef CONFIG_64BIT_PHYS_ADDR
1587         if (!cpu_has_64bits) {
1588                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1589                 uasm_i_ori(p, pte, pte, hwmode);
1590                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1591                 uasm_i_lw(p, pte, 0, ptr);
1592         }
1593 # endif
1594 #endif
1595 }
1596
1597 /*
1598  * Check if PTE is present, if not then jump to LABEL. PTR points to
1599  * the page table where this PTE is located, PTE will be re-loaded
1600  * with it's original value.
1601  */
1602 static void __cpuinit
1603 build_pte_present(u32 **p, struct uasm_reloc **r,
1604                   int pte, int ptr, int scratch, enum label_id lid)
1605 {
1606         int t = scratch >= 0 ? scratch : pte;
1607
1608         if (cpu_has_rixi) {
1609                 if (use_bbit_insns()) {
1610                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1611                         uasm_i_nop(p);
1612                 } else {
1613                         uasm_i_andi(p, t, pte, _PAGE_PRESENT);
1614                         uasm_il_beqz(p, r, t, lid);
1615                         if (pte == t)
1616                                 /* You lose the SMP race :-(*/
1617                                 iPTE_LW(p, pte, ptr);
1618                 }
1619         } else {
1620                 uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_READ);
1621                 uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_READ);
1622                 uasm_il_bnez(p, r, t, lid);
1623                 if (pte == t)
1624                         /* You lose the SMP race :-(*/
1625                         iPTE_LW(p, pte, ptr);
1626         }
1627 }
1628
1629 /* Make PTE valid, store result in PTR. */
1630 static void __cpuinit
1631 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1632                  unsigned int ptr)
1633 {
1634         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1635
1636         iPTE_SW(p, r, pte, ptr, mode);
1637 }
1638
1639 /*
1640  * Check if PTE can be written to, if not branch to LABEL. Regardless
1641  * restore PTE with value from PTR when done.
1642  */
1643 static void __cpuinit
1644 build_pte_writable(u32 **p, struct uasm_reloc **r,
1645                    unsigned int pte, unsigned int ptr, int scratch,
1646                    enum label_id lid)
1647 {
1648         int t = scratch >= 0 ? scratch : pte;
1649
1650         uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_WRITE);
1651         uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_WRITE);
1652         uasm_il_bnez(p, r, t, lid);
1653         if (pte == t)
1654                 /* You lose the SMP race :-(*/
1655                 iPTE_LW(p, pte, ptr);
1656         else
1657                 uasm_i_nop(p);
1658 }
1659
1660 /* Make PTE writable, update software status bits as well, then store
1661  * at PTR.
1662  */
1663 static void __cpuinit
1664 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1665                  unsigned int ptr)
1666 {
1667         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1668                              | _PAGE_DIRTY);
1669
1670         iPTE_SW(p, r, pte, ptr, mode);
1671 }
1672
1673 /*
1674  * Check if PTE can be modified, if not branch to LABEL. Regardless
1675  * restore PTE with value from PTR when done.
1676  */
1677 static void __cpuinit
1678 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1679                      unsigned int pte, unsigned int ptr, int scratch,
1680                      enum label_id lid)
1681 {
1682         if (use_bbit_insns()) {
1683                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1684                 uasm_i_nop(p);
1685         } else {
1686                 int t = scratch >= 0 ? scratch : pte;
1687                 uasm_i_andi(p, t, pte, _PAGE_WRITE);
1688                 uasm_il_beqz(p, r, t, lid);
1689                 if (pte == t)
1690                         /* You lose the SMP race :-(*/
1691                         iPTE_LW(p, pte, ptr);
1692         }
1693 }
1694
1695 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1696
1697
1698 /*
1699  * R3000 style TLB load/store/modify handlers.
1700  */
1701
1702 /*
1703  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1704  * Then it returns.
1705  */
1706 static void __cpuinit
1707 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1708 {
1709         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1710         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1711         uasm_i_tlbwi(p);
1712         uasm_i_jr(p, tmp);
1713         uasm_i_rfe(p); /* branch delay */
1714 }
1715
1716 /*
1717  * This places the pte into ENTRYLO0 and writes it with tlbwi
1718  * or tlbwr as appropriate.  This is because the index register
1719  * may have the probe fail bit set as a result of a trap on a
1720  * kseg2 access, i.e. without refill.  Then it returns.
1721  */
1722 static void __cpuinit
1723 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1724                              struct uasm_reloc **r, unsigned int pte,
1725                              unsigned int tmp)
1726 {
1727         uasm_i_mfc0(p, tmp, C0_INDEX);
1728         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1729         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1730         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1731         uasm_i_tlbwi(p); /* cp0 delay */
1732         uasm_i_jr(p, tmp);
1733         uasm_i_rfe(p); /* branch delay */
1734         uasm_l_r3000_write_probe_fail(l, *p);
1735         uasm_i_tlbwr(p); /* cp0 delay */
1736         uasm_i_jr(p, tmp);
1737         uasm_i_rfe(p); /* branch delay */
1738 }
1739
1740 static void __cpuinit
1741 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1742                                    unsigned int ptr)
1743 {
1744         long pgdc = (long)pgd_current;
1745
1746         uasm_i_mfc0(p, pte, C0_BADVADDR);
1747         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1748         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1749         uasm_i_srl(p, pte, pte, 22); /* load delay */
1750         uasm_i_sll(p, pte, pte, 2);
1751         uasm_i_addu(p, ptr, ptr, pte);
1752         uasm_i_mfc0(p, pte, C0_CONTEXT);
1753         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1754         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1755         uasm_i_addu(p, ptr, ptr, pte);
1756         uasm_i_lw(p, pte, 0, ptr);
1757         uasm_i_tlbp(p); /* load delay */
1758 }
1759
1760 static void __cpuinit build_r3000_tlb_load_handler(void)
1761 {
1762         u32 *p = handle_tlbl;
1763         struct uasm_label *l = labels;
1764         struct uasm_reloc *r = relocs;
1765
1766         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1767         memset(labels, 0, sizeof(labels));
1768         memset(relocs, 0, sizeof(relocs));
1769
1770         build_r3000_tlbchange_handler_head(&p, K0, K1);
1771         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1772         uasm_i_nop(&p); /* load delay */
1773         build_make_valid(&p, &r, K0, K1);
1774         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1775
1776         uasm_l_nopage_tlbl(&l, p);
1777         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1778         uasm_i_nop(&p);
1779
1780         if ((p - handle_tlbl) > FASTPATH_SIZE)
1781                 panic("TLB load handler fastpath space exceeded");
1782
1783         uasm_resolve_relocs(relocs, labels);
1784         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1785                  (unsigned int)(p - handle_tlbl));
1786
1787         dump_handler("r3000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
1788 }
1789
1790 static void __cpuinit build_r3000_tlb_store_handler(void)
1791 {
1792         u32 *p = handle_tlbs;
1793         struct uasm_label *l = labels;
1794         struct uasm_reloc *r = relocs;
1795
1796         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1797         memset(labels, 0, sizeof(labels));
1798         memset(relocs, 0, sizeof(relocs));
1799
1800         build_r3000_tlbchange_handler_head(&p, K0, K1);
1801         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1802         uasm_i_nop(&p); /* load delay */
1803         build_make_write(&p, &r, K0, K1);
1804         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1805
1806         uasm_l_nopage_tlbs(&l, p);
1807         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1808         uasm_i_nop(&p);
1809
1810         if ((p - handle_tlbs) > FASTPATH_SIZE)
1811                 panic("TLB store handler fastpath space exceeded");
1812
1813         uasm_resolve_relocs(relocs, labels);
1814         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1815                  (unsigned int)(p - handle_tlbs));
1816
1817         dump_handler("r3000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
1818 }
1819
1820 static void __cpuinit build_r3000_tlb_modify_handler(void)
1821 {
1822         u32 *p = handle_tlbm;
1823         struct uasm_label *l = labels;
1824         struct uasm_reloc *r = relocs;
1825
1826         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1827         memset(labels, 0, sizeof(labels));
1828         memset(relocs, 0, sizeof(relocs));
1829
1830         build_r3000_tlbchange_handler_head(&p, K0, K1);
1831         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1832         uasm_i_nop(&p); /* load delay */
1833         build_make_write(&p, &r, K0, K1);
1834         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1835
1836         uasm_l_nopage_tlbm(&l, p);
1837         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1838         uasm_i_nop(&p);
1839
1840         if ((p - handle_tlbm) > FASTPATH_SIZE)
1841                 panic("TLB modify handler fastpath space exceeded");
1842
1843         uasm_resolve_relocs(relocs, labels);
1844         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1845                  (unsigned int)(p - handle_tlbm));
1846
1847         dump_handler("r3000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
1848 }
1849 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1850
1851 /*
1852  * R4000 style TLB load/store/modify handlers.
1853  */
1854 static struct work_registers __cpuinit
1855 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1856                                    struct uasm_reloc **r)
1857 {
1858         struct work_registers wr = build_get_work_registers(p);
1859
1860 #ifdef CONFIG_64BIT
1861         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1862 #else
1863         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1864 #endif
1865
1866 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1867         /*
1868          * For huge tlb entries, pmd doesn't contain an address but
1869          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1870          * see if we need to jump to huge tlb processing.
1871          */
1872         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1873 #endif
1874
1875         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1876         UASM_i_LW(p, wr.r2, 0, wr.r2);
1877         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1878         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1879         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1880
1881 #ifdef CONFIG_SMP
1882         uasm_l_smp_pgtable_change(l, *p);
1883 #endif
1884         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1885         if (!m4kc_tlbp_war())
1886                 build_tlb_probe_entry(p);
1887         return wr;
1888 }
1889
1890 static void __cpuinit
1891 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1892                                    struct uasm_reloc **r, unsigned int tmp,
1893                                    unsigned int ptr)
1894 {
1895         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1896         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1897         build_update_entries(p, tmp, ptr);
1898         build_tlb_write_entry(p, l, r, tlb_indexed);
1899         uasm_l_leave(l, *p);
1900         build_restore_work_registers(p);
1901         uasm_i_eret(p); /* return from trap */
1902
1903 #ifdef CONFIG_64BIT
1904         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1905 #endif
1906 }
1907
1908 static void __cpuinit build_r4000_tlb_load_handler(void)
1909 {
1910         u32 *p = handle_tlbl;
1911         struct uasm_label *l = labels;
1912         struct uasm_reloc *r = relocs;
1913         struct work_registers wr;
1914
1915         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1916         memset(labels, 0, sizeof(labels));
1917         memset(relocs, 0, sizeof(relocs));
1918
1919         if (bcm1250_m3_war()) {
1920                 unsigned int segbits = 44;
1921
1922                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1923                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1924                 uasm_i_xor(&p, K0, K0, K1);
1925                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1926                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1927                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1928                 uasm_i_or(&p, K0, K0, K1);
1929                 uasm_il_bnez(&p, &r, K0, label_leave);
1930                 /* No need for uasm_i_nop */
1931         }
1932
1933         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1934         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1935         if (m4kc_tlbp_war())
1936                 build_tlb_probe_entry(&p);
1937
1938         if (cpu_has_rixi) {
1939                 /*
1940                  * If the page is not _PAGE_VALID, RI or XI could not
1941                  * have triggered it.  Skip the expensive test..
1942                  */
1943                 if (use_bbit_insns()) {
1944                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1945                                       label_tlbl_goaround1);
1946                 } else {
1947                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1948                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1949                 }
1950                 uasm_i_nop(&p);
1951
1952                 uasm_i_tlbr(&p);
1953                 /* Examine  entrylo 0 or 1 based on ptr. */
1954                 if (use_bbit_insns()) {
1955                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
1956                 } else {
1957                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
1958                         uasm_i_beqz(&p, wr.r3, 8);
1959                 }
1960                 /* load it in the delay slot*/
1961                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
1962                 /* load it if ptr is odd */
1963                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
1964                 /*
1965                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
1966                  * XI must have triggered it.
1967                  */
1968                 if (use_bbit_insns()) {
1969                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
1970                         uasm_i_nop(&p);
1971                         uasm_l_tlbl_goaround1(&l, p);
1972                 } else {
1973                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
1974                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
1975                         uasm_i_nop(&p);
1976                 }
1977                 uasm_l_tlbl_goaround1(&l, p);
1978         }
1979         build_make_valid(&p, &r, wr.r1, wr.r2);
1980         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
1981
1982 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1983         /*
1984          * This is the entry point when build_r4000_tlbchange_handler_head
1985          * spots a huge page.
1986          */
1987         uasm_l_tlb_huge_update(&l, p);
1988         iPTE_LW(&p, wr.r1, wr.r2);
1989         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1990         build_tlb_probe_entry(&p);
1991
1992         if (cpu_has_rixi) {
1993                 /*
1994                  * If the page is not _PAGE_VALID, RI or XI could not
1995                  * have triggered it.  Skip the expensive test..
1996                  */
1997                 if (use_bbit_insns()) {
1998                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1999                                       label_tlbl_goaround2);
2000                 } else {
2001                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2002                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2003                 }
2004                 uasm_i_nop(&p);
2005
2006                 uasm_i_tlbr(&p);
2007                 /* Examine  entrylo 0 or 1 based on ptr. */
2008                 if (use_bbit_insns()) {
2009                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2010                 } else {
2011                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2012                         uasm_i_beqz(&p, wr.r3, 8);
2013                 }
2014                 /* load it in the delay slot*/
2015                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2016                 /* load it if ptr is odd */
2017                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2018                 /*
2019                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2020                  * XI must have triggered it.
2021                  */
2022                 if (use_bbit_insns()) {
2023                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2024                 } else {
2025                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2026                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2027                 }
2028                 if (PM_DEFAULT_MASK == 0)
2029                         uasm_i_nop(&p);
2030                 /*
2031                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2032                  * it is restored in build_huge_tlb_write_entry.
2033                  */
2034                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2035
2036                 uasm_l_tlbl_goaround2(&l, p);
2037         }
2038         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2039         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2040 #endif
2041
2042         uasm_l_nopage_tlbl(&l, p);
2043         build_restore_work_registers(&p);
2044         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2045         uasm_i_nop(&p);
2046
2047         if ((p - handle_tlbl) > FASTPATH_SIZE)
2048                 panic("TLB load handler fastpath space exceeded");
2049
2050         uasm_resolve_relocs(relocs, labels);
2051         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2052                  (unsigned int)(p - handle_tlbl));
2053
2054         dump_handler("r4000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
2055 }
2056
2057 static void __cpuinit build_r4000_tlb_store_handler(void)
2058 {
2059         u32 *p = handle_tlbs;
2060         struct uasm_label *l = labels;
2061         struct uasm_reloc *r = relocs;
2062         struct work_registers wr;
2063
2064         memset(handle_tlbs, 0, sizeof(handle_tlbs));
2065         memset(labels, 0, sizeof(labels));
2066         memset(relocs, 0, sizeof(relocs));
2067
2068         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2069         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2070         if (m4kc_tlbp_war())
2071                 build_tlb_probe_entry(&p);
2072         build_make_write(&p, &r, wr.r1, wr.r2);
2073         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2074
2075 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2076         /*
2077          * This is the entry point when
2078          * build_r4000_tlbchange_handler_head spots a huge page.
2079          */
2080         uasm_l_tlb_huge_update(&l, p);
2081         iPTE_LW(&p, wr.r1, wr.r2);
2082         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2083         build_tlb_probe_entry(&p);
2084         uasm_i_ori(&p, wr.r1, wr.r1,
2085                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2086         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2087 #endif
2088
2089         uasm_l_nopage_tlbs(&l, p);
2090         build_restore_work_registers(&p);
2091         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2092         uasm_i_nop(&p);
2093
2094         if ((p - handle_tlbs) > FASTPATH_SIZE)
2095                 panic("TLB store handler fastpath space exceeded");
2096
2097         uasm_resolve_relocs(relocs, labels);
2098         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2099                  (unsigned int)(p - handle_tlbs));
2100
2101         dump_handler("r4000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
2102 }
2103
2104 static void __cpuinit build_r4000_tlb_modify_handler(void)
2105 {
2106         u32 *p = handle_tlbm;
2107         struct uasm_label *l = labels;
2108         struct uasm_reloc *r = relocs;
2109         struct work_registers wr;
2110
2111         memset(handle_tlbm, 0, sizeof(handle_tlbm));
2112         memset(labels, 0, sizeof(labels));
2113         memset(relocs, 0, sizeof(relocs));
2114
2115         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2116         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2117         if (m4kc_tlbp_war())
2118                 build_tlb_probe_entry(&p);
2119         /* Present and writable bits set, set accessed and dirty bits. */
2120         build_make_write(&p, &r, wr.r1, wr.r2);
2121         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2122
2123 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2124         /*
2125          * This is the entry point when
2126          * build_r4000_tlbchange_handler_head spots a huge page.
2127          */
2128         uasm_l_tlb_huge_update(&l, p);
2129         iPTE_LW(&p, wr.r1, wr.r2);
2130         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2131         build_tlb_probe_entry(&p);
2132         uasm_i_ori(&p, wr.r1, wr.r1,
2133                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2134         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2135 #endif
2136
2137         uasm_l_nopage_tlbm(&l, p);
2138         build_restore_work_registers(&p);
2139         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2140         uasm_i_nop(&p);
2141
2142         if ((p - handle_tlbm) > FASTPATH_SIZE)
2143                 panic("TLB modify handler fastpath space exceeded");
2144
2145         uasm_resolve_relocs(relocs, labels);
2146         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2147                  (unsigned int)(p - handle_tlbm));
2148
2149         dump_handler("r4000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
2150 }
2151
2152 void __cpuinit build_tlb_refill_handler(void)
2153 {
2154         /*
2155          * The refill handler is generated per-CPU, multi-node systems
2156          * may have local storage for it. The other handlers are only
2157          * needed once.
2158          */
2159         static int run_once = 0;
2160
2161         output_pgtable_bits_defines();
2162
2163 #ifdef CONFIG_64BIT
2164         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2165 #endif
2166
2167         switch (current_cpu_type()) {
2168         case CPU_R2000:
2169         case CPU_R3000:
2170         case CPU_R3000A:
2171         case CPU_R3081E:
2172         case CPU_TX3912:
2173         case CPU_TX3922:
2174         case CPU_TX3927:
2175 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2176                 build_r3000_tlb_refill_handler();
2177                 if (!run_once) {
2178                         build_r3000_tlb_load_handler();
2179                         build_r3000_tlb_store_handler();
2180                         build_r3000_tlb_modify_handler();
2181                         run_once++;
2182                 }
2183 #else
2184                 panic("No R3000 TLB refill handler");
2185 #endif
2186                 break;
2187
2188         case CPU_R6000:
2189         case CPU_R6000A:
2190                 panic("No R6000 TLB refill handler yet");
2191                 break;
2192
2193         case CPU_R8000:
2194                 panic("No R8000 TLB refill handler yet");
2195                 break;
2196
2197         default:
2198                 if (!run_once) {
2199                         scratch_reg = allocate_kscratch();
2200 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2201                         build_r4000_setup_pgd();
2202 #endif
2203                         build_r4000_tlb_load_handler();
2204                         build_r4000_tlb_store_handler();
2205                         build_r4000_tlb_modify_handler();
2206                         run_once++;
2207                 }
2208                 build_r4000_tlb_refill_handler();
2209         }
2210 }
2211
2212 void __cpuinit flush_tlb_handlers(void)
2213 {
2214         local_flush_icache_range((unsigned long)handle_tlbl,
2215                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
2216         local_flush_icache_range((unsigned long)handle_tlbs,
2217                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
2218         local_flush_icache_range((unsigned long)handle_tlbm,
2219                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
2220 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2221         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2222                            (unsigned long)tlbmiss_handler_setup_pgd + sizeof(handle_tlbm));
2223 #endif
2224 }