1 /****************************************************************************/
4 * m528xsim.h -- ColdFire 5280/5282 System Integration Module support.
6 * (C) Copyright 2003, Greg Ungerer (gerg@snapgear.com)
9 /****************************************************************************/
12 /****************************************************************************/
14 #define CPU_NAME "COLDFIRE(m528x)"
15 #define CPU_INSTR_PER_JIFFY 3
16 #define MCF_BUSCLK MCF_CLK
18 #include <asm/m52xxacr.h>
21 * Define the 5280/5282 SIM register set addresses.
23 #define MCFICM_INTC0 (MCF_IPSBAR + 0x0c00) /* Base for Interrupt Ctrl 0 */
24 #define MCFICM_INTC1 (MCF_IPSBAR + 0x0d00) /* Base for Interrupt Ctrl 0 */
26 #define MCFINTC_IPRH 0x00 /* Interrupt pending 32-63 */
27 #define MCFINTC_IPRL 0x04 /* Interrupt pending 1-31 */
28 #define MCFINTC_IMRH 0x08 /* Interrupt mask 32-63 */
29 #define MCFINTC_IMRL 0x0c /* Interrupt mask 1-31 */
30 #define MCFINTC_INTFRCH 0x10 /* Interrupt force 32-63 */
31 #define MCFINTC_INTFRCL 0x14 /* Interrupt force 1-31 */
32 #define MCFINTC_IRLR 0x18 /* */
33 #define MCFINTC_IACKL 0x19 /* */
34 #define MCFINTC_ICR0 0x40 /* Base ICR register */
36 #define MCFINT_VECBASE 64 /* Vector base number */
37 #define MCFINT_UART0 13 /* Interrupt number for UART0 */
38 #define MCFINT_QSPI 18 /* Interrupt number for QSPI */
39 #define MCFINT_PIT1 55 /* Interrupt number for PIT1 */
42 * SDRAM configuration registers.
44 #define MCFSIM_DCR (MCF_IPSBAR + 0x00000044) /* Control */
45 #define MCFSIM_DACR0 (MCF_IPSBAR + 0x00000048) /* Base address 0 */
46 #define MCFSIM_DMR0 (MCF_IPSBAR + 0x0000004c) /* Address mask 0 */
47 #define MCFSIM_DACR1 (MCF_IPSBAR + 0x00000050) /* Base address 1 */
48 #define MCFSIM_DMR1 (MCF_IPSBAR + 0x00000054) /* Address mask 1 */
51 * DMA unit base addresses.
53 #define MCFDMA_BASE0 (MCF_IPSBAR + 0x00000100)
54 #define MCFDMA_BASE1 (MCF_IPSBAR + 0x00000140)
55 #define MCFDMA_BASE2 (MCF_IPSBAR + 0x00000180)
56 #define MCFDMA_BASE3 (MCF_IPSBAR + 0x000001C0)
61 #define MCFUART_BASE1 (MCF_IPSBAR + 0x00000200)
62 #define MCFUART_BASE2 (MCF_IPSBAR + 0x00000240)
63 #define MCFUART_BASE3 (MCF_IPSBAR + 0x00000280)
66 * FEC ethernet module.
68 #define MCFFEC_BASE (MCF_IPSBAR + 0x00001000)
69 #define MCFFEC_SIZE 0x800
74 #define MCFGPIO_PORTA (MCF_IPSBAR + 0x00100000)
75 #define MCFGPIO_PORTB (MCF_IPSBAR + 0x00100001)
76 #define MCFGPIO_PORTC (MCF_IPSBAR + 0x00100002)
77 #define MCFGPIO_PORTD (MCF_IPSBAR + 0x00100003)
78 #define MCFGPIO_PORTE (MCF_IPSBAR + 0x00100004)
79 #define MCFGPIO_PORTF (MCF_IPSBAR + 0x00100005)
80 #define MCFGPIO_PORTG (MCF_IPSBAR + 0x00100006)
81 #define MCFGPIO_PORTH (MCF_IPSBAR + 0x00100007)
82 #define MCFGPIO_PORTJ (MCF_IPSBAR + 0x00100008)
83 #define MCFGPIO_PORTDD (MCF_IPSBAR + 0x00100009)
84 #define MCFGPIO_PORTEH (MCF_IPSBAR + 0x0010000A)
85 #define MCFGPIO_PORTEL (MCF_IPSBAR + 0x0010000B)
86 #define MCFGPIO_PORTAS (MCF_IPSBAR + 0x0010000C)
87 #define MCFGPIO_PORTQS (MCF_IPSBAR + 0x0010000D)
88 #define MCFGPIO_PORTSD (MCF_IPSBAR + 0x0010000E)
89 #define MCFGPIO_PORTTC (MCF_IPSBAR + 0x0010000F)
90 #define MCFGPIO_PORTTD (MCF_IPSBAR + 0x00100010)
91 #define MCFGPIO_PORTUA (MCF_IPSBAR + 0x00100011)
93 #define MCFGPIO_DDRA (MCF_IPSBAR + 0x00100014)
94 #define MCFGPIO_DDRB (MCF_IPSBAR + 0x00100015)
95 #define MCFGPIO_DDRC (MCF_IPSBAR + 0x00100016)
96 #define MCFGPIO_DDRD (MCF_IPSBAR + 0x00100017)
97 #define MCFGPIO_DDRE (MCF_IPSBAR + 0x00100018)
98 #define MCFGPIO_DDRF (MCF_IPSBAR + 0x00100019)
99 #define MCFGPIO_DDRG (MCF_IPSBAR + 0x0010001A)
100 #define MCFGPIO_DDRH (MCF_IPSBAR + 0x0010001B)
101 #define MCFGPIO_DDRJ (MCF_IPSBAR + 0x0010001C)
102 #define MCFGPIO_DDRDD (MCF_IPSBAR + 0x0010001D)
103 #define MCFGPIO_DDREH (MCF_IPSBAR + 0x0010001E)
104 #define MCFGPIO_DDREL (MCF_IPSBAR + 0x0010001F)
105 #define MCFGPIO_DDRAS (MCF_IPSBAR + 0x00100020)
106 #define MCFGPIO_DDRQS (MCF_IPSBAR + 0x00100021)
107 #define MCFGPIO_DDRSD (MCF_IPSBAR + 0x00100022)
108 #define MCFGPIO_DDRTC (MCF_IPSBAR + 0x00100023)
109 #define MCFGPIO_DDRTD (MCF_IPSBAR + 0x00100024)
110 #define MCFGPIO_DDRUA (MCF_IPSBAR + 0x00100025)
112 #define MCFGPIO_PORTAP (MCF_IPSBAR + 0x00100028)
113 #define MCFGPIO_PORTBP (MCF_IPSBAR + 0x00100029)
114 #define MCFGPIO_PORTCP (MCF_IPSBAR + 0x0010002A)
115 #define MCFGPIO_PORTDP (MCF_IPSBAR + 0x0010002B)
116 #define MCFGPIO_PORTEP (MCF_IPSBAR + 0x0010002C)
117 #define MCFGPIO_PORTFP (MCF_IPSBAR + 0x0010002D)
118 #define MCFGPIO_PORTGP (MCF_IPSBAR + 0x0010002E)
119 #define MCFGPIO_PORTHP (MCF_IPSBAR + 0x0010002F)
120 #define MCFGPIO_PORTJP (MCF_IPSBAR + 0x00100030)
121 #define MCFGPIO_PORTDDP (MCF_IPSBAR + 0x00100031)
122 #define MCFGPIO_PORTEHP (MCF_IPSBAR + 0x00100032)
123 #define MCFGPIO_PORTELP (MCF_IPSBAR + 0x00100033)
124 #define MCFGPIO_PORTASP (MCF_IPSBAR + 0x00100034)
125 #define MCFGPIO_PORTQSP (MCF_IPSBAR + 0x00100035)
126 #define MCFGPIO_PORTSDP (MCF_IPSBAR + 0x00100036)
127 #define MCFGPIO_PORTTCP (MCF_IPSBAR + 0x00100037)
128 #define MCFGPIO_PORTTDP (MCF_IPSBAR + 0x00100038)
129 #define MCFGPIO_PORTUAP (MCF_IPSBAR + 0x00100039)
131 #define MCFGPIO_SETA (MCF_IPSBAR + 0x00100028)
132 #define MCFGPIO_SETB (MCF_IPSBAR + 0x00100029)
133 #define MCFGPIO_SETC (MCF_IPSBAR + 0x0010002A)
134 #define MCFGPIO_SETD (MCF_IPSBAR + 0x0010002B)
135 #define MCFGPIO_SETE (MCF_IPSBAR + 0x0010002C)
136 #define MCFGPIO_SETF (MCF_IPSBAR + 0x0010002D)
137 #define MCFGPIO_SETG (MCF_IPSBAR + 0x0010002E)
138 #define MCFGPIO_SETH (MCF_IPSBAR + 0x0010002F)
139 #define MCFGPIO_SETJ (MCF_IPSBAR + 0x00100030)
140 #define MCFGPIO_SETDD (MCF_IPSBAR + 0x00100031)
141 #define MCFGPIO_SETEH (MCF_IPSBAR + 0x00100032)
142 #define MCFGPIO_SETEL (MCF_IPSBAR + 0x00100033)
143 #define MCFGPIO_SETAS (MCF_IPSBAR + 0x00100034)
144 #define MCFGPIO_SETQS (MCF_IPSBAR + 0x00100035)
145 #define MCFGPIO_SETSD (MCF_IPSBAR + 0x00100036)
146 #define MCFGPIO_SETTC (MCF_IPSBAR + 0x00100037)
147 #define MCFGPIO_SETTD (MCF_IPSBAR + 0x00100038)
148 #define MCFGPIO_SETUA (MCF_IPSBAR + 0x00100039)
150 #define MCFGPIO_CLRA (MCF_IPSBAR + 0x0010003C)
151 #define MCFGPIO_CLRB (MCF_IPSBAR + 0x0010003D)
152 #define MCFGPIO_CLRC (MCF_IPSBAR + 0x0010003E)
153 #define MCFGPIO_CLRD (MCF_IPSBAR + 0x0010003F)
154 #define MCFGPIO_CLRE (MCF_IPSBAR + 0x00100040)
155 #define MCFGPIO_CLRF (MCF_IPSBAR + 0x00100041)
156 #define MCFGPIO_CLRG (MCF_IPSBAR + 0x00100042)
157 #define MCFGPIO_CLRH (MCF_IPSBAR + 0x00100043)
158 #define MCFGPIO_CLRJ (MCF_IPSBAR + 0x00100044)
159 #define MCFGPIO_CLRDD (MCF_IPSBAR + 0x00100045)
160 #define MCFGPIO_CLREH (MCF_IPSBAR + 0x00100046)
161 #define MCFGPIO_CLREL (MCF_IPSBAR + 0x00100047)
162 #define MCFGPIO_CLRAS (MCF_IPSBAR + 0x00100048)
163 #define MCFGPIO_CLRQS (MCF_IPSBAR + 0x00100049)
164 #define MCFGPIO_CLRSD (MCF_IPSBAR + 0x0010004A)
165 #define MCFGPIO_CLRTC (MCF_IPSBAR + 0x0010004B)
166 #define MCFGPIO_CLRTD (MCF_IPSBAR + 0x0010004C)
167 #define MCFGPIO_CLRUA (MCF_IPSBAR + 0x0010004D)
169 #define MCFGPIO_PBCDPAR (MCF_IPSBAR + 0x00100050)
170 #define MCFGPIO_PFPAR (MCF_IPSBAR + 0x00100051)
171 #define MCFGPIO_PEPAR (MCF_IPSBAR + 0x00100052)
172 #define MCFGPIO_PJPAR (MCF_IPSBAR + 0x00100054)
173 #define MCFGPIO_PSDPAR (MCF_IPSBAR + 0x00100055)
174 #define MCFGPIO_PASPAR (MCF_IPSBAR + 0x00100056)
175 #define MCFGPIO_PEHLPAR (MCF_IPSBAR + 0x00100058)
176 #define MCFGPIO_PQSPAR (MCF_IPSBAR + 0x00100059)
177 #define MCFGPIO_PTCPAR (MCF_IPSBAR + 0x0010005A)
178 #define MCFGPIO_PTDPAR (MCF_IPSBAR + 0x0010005B)
179 #define MCFGPIO_PUAPAR (MCF_IPSBAR + 0x0010005C)
182 * PIT timer base addresses.
184 #define MCFPIT_BASE1 (MCF_IPSBAR + 0x00150000)
185 #define MCFPIT_BASE2 (MCF_IPSBAR + 0x00160000)
186 #define MCFPIT_BASE3 (MCF_IPSBAR + 0x00170000)
187 #define MCFPIT_BASE4 (MCF_IPSBAR + 0x00180000)
190 * Edge Port registers
192 #define MCFEPORT_EPPAR (MCF_IPSBAR + 0x00130000)
193 #define MCFEPORT_EPDDR (MCF_IPSBAR + 0x00130002)
194 #define MCFEPORT_EPIER (MCF_IPSBAR + 0x00130003)
195 #define MCFEPORT_EPDR (MCF_IPSBAR + 0x00130004)
196 #define MCFEPORT_EPPDR (MCF_IPSBAR + 0x00130005)
197 #define MCFEPORT_EPFR (MCF_IPSBAR + 0x00130006)
200 * Queued ADC registers
202 #define MCFQADC_PORTQA (MCF_IPSBAR + 0x00190006)
203 #define MCFQADC_PORTQB (MCF_IPSBAR + 0x00190007)
204 #define MCFQADC_DDRQA (MCF_IPSBAR + 0x00190008)
205 #define MCFQADC_DDRQB (MCF_IPSBAR + 0x00190009)
208 * General Purpose Timers registers
210 #define MCFGPTA_GPTPORT (MCF_IPSBAR + 0x001A001D)
211 #define MCFGPTA_GPTDDR (MCF_IPSBAR + 0x001A001E)
212 #define MCFGPTB_GPTPORT (MCF_IPSBAR + 0x001B001D)
213 #define MCFGPTB_GPTDDR (MCF_IPSBAR + 0x001B001E)
216 * definitions for generic gpio support
219 #define MCFGPIO_PODR MCFGPIO_PORTA /* port output data */
220 #define MCFGPIO_PDDR MCFGPIO_DDRA /* port data direction */
221 #define MCFGPIO_PPDR MCFGPIO_PORTAP /* port pin data */
222 #define MCFGPIO_SETR MCFGPIO_SETA /* set output */
223 #define MCFGPIO_CLRR MCFGPIO_CLRA /* clr output */
225 #define MCFGPIO_IRQ_MAX 8
226 #define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE
227 #define MCFGPIO_PIN_MAX 180
231 * Derek Cheung - 6 Feb 2005
232 * add I2C and QSPI register definition using Freescale's MCF5282
234 /* set Port AS pin for I2C or UART */
235 #define MCF5282_GPIO_PASPAR (volatile u16 *) (MCF_IPSBAR + 0x00100056)
237 /* Port UA Pin Assignment Register (8 Bit) */
238 #define MCF5282_GPIO_PUAPAR 0x10005C
240 /* Interrupt Mask Register Register Low */
241 #define MCF5282_INTC0_IMRL (volatile u32 *) (MCF_IPSBAR + 0x0C0C)
242 /* Interrupt Control Register 7 */
243 #define MCF5282_INTC0_ICR17 (volatile u8 *) (MCF_IPSBAR + 0x0C51)
247 * Reset Control Unit (relative to IPSBAR).
249 #define MCF_RCR 0x110000
250 #define MCF_RSR 0x110001
252 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */
253 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */
255 /*********************************************************************
257 * Inter-IC (I2C) Module
259 *********************************************************************/
260 /* Read/Write access macros for general use */
261 #define MCF5282_I2C_I2ADR (volatile u8 *) (MCF_IPSBAR + 0x0300) // Address
262 #define MCF5282_I2C_I2FDR (volatile u8 *) (MCF_IPSBAR + 0x0304) // Freq Divider
263 #define MCF5282_I2C_I2CR (volatile u8 *) (MCF_IPSBAR + 0x0308) // Control
264 #define MCF5282_I2C_I2SR (volatile u8 *) (MCF_IPSBAR + 0x030C) // Status
265 #define MCF5282_I2C_I2DR (volatile u8 *) (MCF_IPSBAR + 0x0310) // Data I/O
267 /* Bit level definitions and macros */
268 #define MCF5282_I2C_I2ADR_ADDR(x) (((x)&0x7F)<<0x01)
270 #define MCF5282_I2C_I2FDR_IC(x) (((x)&0x3F))
272 #define MCF5282_I2C_I2CR_IEN (0x80) // I2C enable
273 #define MCF5282_I2C_I2CR_IIEN (0x40) // interrupt enable
274 #define MCF5282_I2C_I2CR_MSTA (0x20) // master/slave mode
275 #define MCF5282_I2C_I2CR_MTX (0x10) // transmit/receive mode
276 #define MCF5282_I2C_I2CR_TXAK (0x08) // transmit acknowledge enable
277 #define MCF5282_I2C_I2CR_RSTA (0x04) // repeat start
279 #define MCF5282_I2C_I2SR_ICF (0x80) // data transfer bit
280 #define MCF5282_I2C_I2SR_IAAS (0x40) // I2C addressed as a slave
281 #define MCF5282_I2C_I2SR_IBB (0x20) // I2C bus busy
282 #define MCF5282_I2C_I2SR_IAL (0x10) // aribitration lost
283 #define MCF5282_I2C_I2SR_SRW (0x04) // slave read/write
284 #define MCF5282_I2C_I2SR_IIF (0x02) // I2C interrupt
285 #define MCF5282_I2C_I2SR_RXAK (0x01) // received acknowledge
288 #endif /* m528xsim_h */