arch/i386/kernel/smp.c

   1 /*
   2  *      Intel SMP support routines.
   3  *
   4  *      (c) 1995 Alan Cox, Building #3 <alan@redhat.com>
   5  *      (c) 1998-99, 2000 Ingo Molnar <mingo@redhat.com>
   6  *
   7  *      This code is released under the GNU General Public License version 2 or
   8  *      later.
   9  */
  10
  11 #include <linux/init.h>
  12
  13 #include <linux/mm.h>
  14 #include <linux/irq.h>
  15 #include <linux/delay.h>
  16 #include <linux/spinlock.h>
  17 #include <linux/smp_lock.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/cache.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/cpu.h>
  23 #include <linux/module.h>
  24
  25 #include <asm/mtrr.h>
  26 #include <asm/tlbflush.h>
  27 #include <mach_apic.h>
  28
  29 /*
  30  *      Some notes on x86 processor bugs affecting SMP operation:
  31  *
  32  *      Pentium, Pentium Pro, II, III (and all CPUs) have bugs.
  33  *      The Linux implications for SMP are handled as follows:
  34  *
  35  *      Pentium III / [Xeon]
  36  *              None of the E1AP-E3AP errata are visible to the user.
  37  *
  38  *      E1AP.   see PII A1AP
  39  *      E2AP.   see PII A2AP
  40  *      E3AP.   see PII A3AP
  41  *
  42  *      Pentium II / [Xeon]
  43  *              None of the A1AP-A3AP errata are visible to the user.
  44  *
  45  *      A1AP.   see PPro 1AP
  46  *      A2AP.   see PPro 2AP
  47  *      A3AP.   see PPro 7AP
  48  *
  49  *      Pentium Pro
  50  *              None of 1AP-9AP errata are visible to the normal user,
  51  *      except occasional delivery of 'spurious interrupt' as trap #15.
  52  *      This is very rare and a non-problem.
  53  *
  54  *      1AP.    Linux maps APIC as non-cacheable
  55  *      2AP.    worked around in hardware
  56  *      3AP.    fixed in C0 and above steppings microcode update.
  57  *              Linux does not use excessive STARTUP_IPIs.
  58  *      4AP.    worked around in hardware
  59  *      5AP.    symmetric IO mode (normal Linux operation) not affected.
  60  *              'noapic' mode has vector 0xf filled out properly.
  61  *      6AP.    'noapic' mode might be affected - fixed in later steppings
  62  *      7AP.    We do not assume writes to the LVT deassering IRQs
  63  *      8AP.    We do not enable low power mode (deep sleep) during MP bootup
  64  *      9AP.    We do not use mixed mode
  65  *
  66  *      Pentium
  67  *              There is a marginal case where REP MOVS on 100MHz SMP
  68  *      machines with B stepping processors can fail. XXX should provide
  69  *      an L1cache=Writethrough or L1cache=off option.
  70  *
  71  *              B stepping CPUs may hang. There are hardware work arounds
  72  *      for this. We warn about it in case your board doesn't have the work
  73  *      arounds. Basically thats so I can tell anyone with a B stepping
  74  *      CPU and SMP problems "tough".
  75  *
  76  *      Specific items [From Pentium Processor Specification Update]
  77  *
  78  *      1AP.    Linux doesn't use remote read
  79  *      2AP.    Linux doesn't trust APIC errors
  80  *      3AP.    We work around this
  81  *      4AP.    Linux never generated 3 interrupts of the same priority
  82  *              to cause a lost local interrupt.
  83  *      5AP.    Remote read is never used
  84  *      6AP.    not affected - worked around in hardware
  85  *      7AP.    not affected - worked around in hardware
  86  *      8AP.    worked around in hardware - we get explicit CS errors if not
  87  *      9AP.    only 'noapic' mode affected. Might generate spurious
  88  *              interrupts, we log only the first one and count the
  89  *              rest silently.
  90  *      10AP.   not affected - worked around in hardware
  91  *      11AP.   Linux reads the APIC between writes to avoid this, as per
  92  *              the documentation. Make sure you preserve this as it affects
  93  *              the C stepping chips too.
  94  *      12AP.   not affected - worked around in hardware
  95  *      13AP.   not affected - worked around in hardware
  96  *      14AP.   we always deassert INIT during bootup
  97  *      15AP.   not affected - worked around in hardware
  98  *      16AP.   not affected - worked around in hardware
  99  *      17AP.   not affected - worked around in hardware
 100  *      18AP.   not affected - worked around in hardware
 101  *      19AP.   not affected - worked around in BIOS
 102  *
 103  *      If this sounds worrying believe me these bugs are either ___RARE___,
 104  *      or are signal timing bugs worked around in hardware and there's
 105  *      about nothing of note with C stepping upwards.
 106  */
 107
 108 DEFINE_PER_CPU(struct tlb_state, cpu_tlbstate) ____cacheline_aligned = { &init_mm, 0, };
 109
 110 /*
 111  * the following functions deal with sending IPIs between CPUs.
 112  *
 113  * We use 'broadcast', CPU->CPU IPIs and self-IPIs too.
 114  */
 115
 116 static inline int __prepare_ICR (unsigned int shortcut, int vector)
 117 {
 118         return APIC_DM_FIXED | shortcut | vector | APIC_DEST_LOGICAL;
 119 }
 120
 121 static inline int __prepare_ICR2 (unsigned int mask)
 122 {
 123         return SET_APIC_DEST_FIELD(mask);
 124 }
 125
 126 void __send_IPI_shortcut(unsigned int shortcut, int vector)
 127 {
 128         /*
 129          * Subtle. In the case of the 'never do double writes' workaround
 130          * we have to lock out interrupts to be safe.  As we don't care
 131          * of the value read we use an atomic rmw access to avoid costly
 132          * cli/sti.  Otherwise we use an even cheaper single atomic write
 133          * to the APIC.
 134          */
 135         unsigned int cfg;
 136
 137         /*
 138          * Wait for idle.
 139          */
 140         apic_wait_icr_idle();
 141
 142         /*
 143          * No need to touch the target chip field
 144          */
 145         cfg = __prepare_ICR(shortcut, vector);
 146
 147         /*
 148          * Send the IPI. The write to APIC_ICR fires this off.
 149          */
 150         apic_write_around(APIC_ICR, cfg);
 151 }
 152
 153 void fastcall send_IPI_self(int vector)
 154 {
 155         __send_IPI_shortcut(APIC_DEST_SELF, vector);
 156 }
 157
 158 /*
 159  * This is only used on smaller machines.
 160  */
 161 void send_IPI_mask_bitmask(cpumask_t cpumask, int vector)
 162 {
 163         unsigned long mask = cpus_addr(cpumask)[0];
 164         unsigned long cfg;
 165         unsigned long flags;
 166
 167         local_irq_save(flags);
 168         WARN_ON(mask & ~cpus_addr(cpu_online_map)[0]);
 169         /*
 170          * Wait for idle.
 171          */
 172         apic_wait_icr_idle();
 173
 174         /*
 175          * prepare target chip field
 176          */
 177         cfg = __prepare_ICR2(mask);
 178         apic_write_around(APIC_ICR2, cfg);
 179
 180         /*
 181          * program the ICR
 182          */
 183         cfg = __prepare_ICR(0, vector);
 184
 185         /*
 186          * Send the IPI. The write to APIC_ICR fires this off.
 187          */
 188         apic_write_around(APIC_ICR, cfg);
 189
 190         local_irq_restore(flags);
 191 }
 192
 193 void send_IPI_mask_sequence(cpumask_t mask, int vector)
 194 {
 195         unsigned long cfg, flags;
 196         unsigned int query_cpu;
 197
 198         /*
 199          * Hack. The clustered APIC addressing mode doesn't allow us to send
 200          * to an arbitrary mask, so I do a unicasts to each CPU instead. This
 201          * should be modified to do 1 message per cluster ID - mbligh
 202          */
 203
 204         local_irq_save(flags);
 205
 206         for (query_cpu = 0; query_cpu < NR_CPUS; ++query_cpu) {
 207                 if (cpu_isset(query_cpu, mask)) {
 208
 209                         /*
 210                          * Wait for idle.
 211                          */
 212                         apic_wait_icr_idle();
 213
 214                         /*
 215                          * prepare target chip field
 216                          */
 217                         cfg = __prepare_ICR2(cpu_to_logical_apicid(query_cpu));
 218                         apic_write_around(APIC_ICR2, cfg);
 219
 220                         /*
 221                          * program the ICR
 222                          */
 223                         cfg = __prepare_ICR(0, vector);
 224
 225                         /*
 226                          * Send the IPI. The write to APIC_ICR fires this off.
 227                          */
 228                         apic_write_around(APIC_ICR, cfg);
 229                 }
 230         }
 231         local_irq_restore(flags);
 232 }
 233
 234 #include <mach_ipi.h> /* must come after the send_IPI functions above for inlining */
 235
 236 /*
 237  *      Smarter SMP flushing macros.
 238  *              c/o Linus Torvalds.
 239  *
 240  *      These mean you can really definitely utterly forget about
 241  *      writing to user space from interrupts. (Its not allowed anyway).
 242  *
 243  *      Optimizations Manfred Spraul <manfred@colorfullife.com>
 244  */
 245
 246 static cpumask_t flush_cpumask;
 247 static struct mm_struct * flush_mm;
 248 static unsigned long flush_va;
 249 static DEFINE_SPINLOCK(tlbstate_lock);
 250 #define FLUSH_ALL       0xffffffff
 251
 252 /*
 253  * We cannot call mmdrop() because we are in interrupt context,
 254  * instead update mm->cpu_vm_mask.
 255  *
 256  * We need to reload %cr3 since the page tables may be going
 257  * away from under us..
 258  */
 259 static inline void leave_mm (unsigned long cpu)
 260 {
 261         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK)
 262                 BUG();
 263         cpu_clear(cpu, per_cpu(cpu_tlbstate, cpu).active_mm->cpu_vm_mask);
 264         load_cr3(swapper_pg_dir);
 265 }
 266
 267 /*
 268  *
 269  * The flush IPI assumes that a thread switch happens in this order:
 270  * [cpu0: the cpu that switches]
 271  * 1) switch_mm() either 1a) or 1b)
 272  * 1a) thread switch to a different mm
 273  * 1a1) cpu_clear(cpu, old_mm->cpu_vm_mask);
 274  *      Stop ipi delivery for the old mm. This is not synchronized with
 275  *      the other cpus, but smp_invalidate_interrupt ignore flush ipis
 276  *      for the wrong mm, and in the worst case we perform a superflous
 277  *      tlb flush.
 278  * 1a2) set cpu_tlbstate to TLBSTATE_OK
 279  *      Now the smp_invalidate_interrupt won't call leave_mm if cpu0
 280  *      was in lazy tlb mode.
 281  * 1a3) update cpu_tlbstate[].active_mm
 282  *      Now cpu0 accepts tlb flushes for the new mm.
 283  * 1a4) cpu_set(cpu, new_mm->cpu_vm_mask);
 284  *      Now the other cpus will send tlb flush ipis.
 285  * 1a4) change cr3.
 286  * 1b) thread switch without mm change
 287  *      cpu_tlbstate[].active_mm is correct, cpu0 already handles
 288  *      flush ipis.
 289  * 1b1) set cpu_tlbstate to TLBSTATE_OK
 290  * 1b2) test_and_set the cpu bit in cpu_vm_mask.
 291  *      Atomically set the bit [other cpus will start sending flush ipis],
 292  *      and test the bit.
 293  * 1b3) if the bit was 0: leave_mm was called, flush the tlb.
 294  * 2) switch %%esp, ie current
 295  *
 296  * The interrupt must handle 2 special cases:
 297  * - cr3 is changed before %%esp, ie. it cannot use current->{active_,}mm.
 298  * - the cpu performs speculative tlb reads, i.e. even if the cpu only
 299  *   runs in kernel space, the cpu could load tlb entries for user space
 300  *   pages.
 301  *
 302  * The good news is that cpu_tlbstate is local to each cpu, no
 303  * write/read ordering problems.
 304  */
 305
 306 /*
 307  * TLB flush IPI:
 308  *
 309  * 1) Flush the tlb entries if the cpu uses the mm that's being flushed.
 310  * 2) Leave the mm if we are in the lazy tlb mode.
 311  */
 312
 313 fastcall void smp_invalidate_interrupt(struct pt_regs *regs)
 314 {
 315         unsigned long cpu;
 316
 317         cpu = get_cpu();
 318
 319         if (!cpu_isset(cpu, flush_cpumask))
 320                 goto out;
 321                 /*
 322                  * This was a BUG() but until someone can quote me the
 323                  * line from the intel manual that guarantees an IPI to
 324                  * multiple CPUs is retried _only_ on the erroring CPUs
 325                  * its staying as a return
 326                  *
 327                  * BUG();
 328                  */
 329
 330         if (flush_mm == per_cpu(cpu_tlbstate, cpu).active_mm) {
 331                 if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK) {
 332                         if (flush_va == FLUSH_ALL)
 333                                 local_flush_tlb();
 334                         else
 335                                 __flush_tlb_one(flush_va);
 336                 } else
 337                         leave_mm(cpu);
 338         }
 339         ack_APIC_irq();
 340         smp_mb__before_clear_bit();
 341         cpu_clear(cpu, flush_cpumask);
 342         smp_mb__after_clear_bit();
 343 out:
 344         put_cpu_no_resched();
 345 }
 346
 347 static void flush_tlb_others(cpumask_t cpumask, struct mm_struct *mm,
 348                                                 unsigned long va)
 349 {
 350         /*
 351          * A couple of (to be removed) sanity checks:
 352          *
 353          * - current CPU must not be in mask
 354          * - mask must exist :)
 355          */
 356         BUG_ON(cpus_empty(cpumask));
 357         BUG_ON(cpu_isset(smp_processor_id(), cpumask));
 358         BUG_ON(!mm);
 359
 360         /* If a CPU which we ran on has gone down, OK. */
 361         cpus_and(cpumask, cpumask, cpu_online_map);
 362         if (cpus_empty(cpumask))
 363                 return;
 364
 365         /*
 366          * i'm not happy about this global shared spinlock in the
 367          * MM hot path, but we'll see how contended it is.
 368          * Temporarily this turns IRQs off, so that lockups are
 369          * detected by the NMI watchdog.
 370          */
 371         spin_lock(&tlbstate_lock);
 372
 373         flush_mm = mm;
 374         flush_va = va;
 375 #if NR_CPUS <= BITS_PER_LONG
 376         atomic_set_mask(cpumask, &flush_cpumask);
 377 #else
 378         {
 379                 int k;
 380                 unsigned long *flush_mask = (unsigned long *)&flush_cpumask;
 381                 unsigned long *cpu_mask = (unsigned long *)&cpumask;
 382                 for (k = 0; k < BITS_TO_LONGS(NR_CPUS); ++k)
 383                         atomic_set_mask(cpu_mask[k], &flush_mask[k]);
 384         }
 385 #endif
 386         /*
 387          * We have to send the IPI only to
 388          * CPUs affected.
 389          */
 390         send_IPI_mask(cpumask, INVALIDATE_TLB_VECTOR);
 391
 392         while (!cpus_empty(flush_cpumask))
 393                 /* nothing. lockup detection does not belong here */
 394                 mb();
 395
 396         flush_mm = NULL;
 397         flush_va = 0;
 398         spin_unlock(&tlbstate_lock);
 399 }
 400
 401 void flush_tlb_current_task(void)
 402 {
 403         struct mm_struct *mm = current->mm;
 404         cpumask_t cpu_mask;
 405
 406         preempt_disable();
 407         cpu_mask = mm->cpu_vm_mask;
 408         cpu_clear(smp_processor_id(), cpu_mask);
 409
 410         local_flush_tlb();
 411         if (!cpus_empty(cpu_mask))
 412                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 413         preempt_enable();
 414 }
 415
 416 void flush_tlb_mm (struct mm_struct * mm)
 417 {
 418         cpumask_t cpu_mask;
 419
 420         preempt_disable();
 421         cpu_mask = mm->cpu_vm_mask;
 422         cpu_clear(smp_processor_id(), cpu_mask);
 423
 424         if (current->active_mm == mm) {
 425                 if (current->mm)
 426                         local_flush_tlb();
 427                 else
 428                         leave_mm(smp_processor_id());
 429         }
 430         if (!cpus_empty(cpu_mask))
 431                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 432
 433         preempt_enable();
 434 }
 435
 436 void flush_tlb_page(struct vm_area_struct * vma, unsigned long va)
 437 {
 438         struct mm_struct *mm = vma->vm_mm;
 439         cpumask_t cpu_mask;
 440
 441         preempt_disable();
 442         cpu_mask = mm->cpu_vm_mask;
 443         cpu_clear(smp_processor_id(), cpu_mask);
 444
 445         if (current->active_mm == mm) {
 446                 if(current->mm)
 447                         __flush_tlb_one(va);
 448                  else
 449                         leave_mm(smp_processor_id());
 450         }
 451
 452         if (!cpus_empty(cpu_mask))
 453                 flush_tlb_others(cpu_mask, mm, va);
 454
 455         preempt_enable();
 456 }
 457 EXPORT_SYMBOL(flush_tlb_page);
 458
 459 static void do_flush_tlb_all(void* info)
 460 {
 461         unsigned long cpu = smp_processor_id();
 462
 463         __flush_tlb_all();
 464         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_LAZY)
 465                 leave_mm(cpu);
 466 }
 467
 468 void flush_tlb_all(void)
 469 {
 470         on_each_cpu(do_flush_tlb_all, NULL, 1, 1);
 471 }
 472
 473 /*
 474  * this function sends a 'reschedule' IPI to another CPU.
 475  * it goes straight through and wastes no time serializing
 476  * anything. Worst case is that we lose a reschedule ...
 477  */
 478 void smp_send_reschedule(int cpu)
 479 {
 480         WARN_ON(cpu_is_offline(cpu));
 481         send_IPI_mask(cpumask_of_cpu(cpu), RESCHEDULE_VECTOR);
 482 }
 483
 484 /*
 485  * Structure and data for smp_call_function(). This is designed to minimise
 486  * static memory requirements. It also looks cleaner.
 487  */
 488 static DEFINE_SPINLOCK(call_lock);
 489
 490 struct call_data_struct {
 491         void (*func) (void *info);
 492         void *info;
 493         atomic_t started;
 494         atomic_t finished;
 495         int wait;
 496 };
 497
 498 void lock_ipi_call_lock(void)
 499 {
 500         spin_lock_irq(&call_lock);
 501 }
 502
 503 void unlock_ipi_call_lock(void)
 504 {
 505         spin_unlock_irq(&call_lock);
 506 }
 507
 508 static struct call_data_struct * call_data;
 509
 510 /*
 511  * this function sends a 'generic call function' IPI to all other CPUs
 512  * in the system.
 513  */
 514
 515 int smp_call_function (void (*func) (void *info), void *info, int nonatomic,
 516                         int wait)
 517 /*
 518  * [SUMMARY] Run a function on all other CPUs.
 519  * <func> The function to run. This must be fast and non-blocking.
 520  * <info> An arbitrary pointer to pass to the function.
 521  * <nonatomic> currently unused.
 522  * <wait> If true, wait (atomically) until function has completed on other CPUs.
 523  * [RETURNS] 0 on success, else a negative status code. Does not return until
 524  * remote CPUs are nearly ready to execute <<func>> or are or have executed.
 525  *
 526  * You must not call this function with disabled interrupts or from a
 527  * hardware interrupt handler or from a bottom half handler.
 528  */
 529 {
 530         struct call_data_struct data;
 531         int cpus;
 532
 533         /* Holding any lock stops cpus from going down. */
 534         spin_lock(&call_lock);
 535         cpus = num_online_cpus() - 1;
 536         if (!cpus) {
 537                 spin_unlock(&call_lock);
 538                 return 0;
 539         }
 540
 541         /* Can deadlock when called with interrupts disabled */
 542         WARN_ON(irqs_disabled());
 543
 544         data.func = func;
 545         data.info = info;
 546         atomic_set(&data.started, 0);
 547         data.wait = wait;
 548         if (wait)
 549                 atomic_set(&data.finished, 0);
 550
 551         call_data = &data;
 552         mb();
 553
 554         /* Send a message to all other CPUs and wait for them to respond */
 555         send_IPI_allbutself(CALL_FUNCTION_VECTOR);
 556
 557         /* Wait for response */
 558         while (atomic_read(&data.started) != cpus)
 559                 cpu_relax();
 560
 561         if (wait)
 562                 while (atomic_read(&data.finished) != cpus)
 563                         cpu_relax();
 564         spin_unlock(&call_lock);
 565
 566         return 0;
 567 }
 568 EXPORT_SYMBOL(smp_call_function);
 569
 570 static void stop_this_cpu (void * dummy)
 571 {
 572         /*
 573          * Remove this CPU:
 574          */
 575         cpu_clear(smp_processor_id(), cpu_online_map);
 576         local_irq_disable();
 577         disable_local_APIC();
 578         if (cpu_data[smp_processor_id()].hlt_works_ok)
 579                 for(;;) halt();
 580         for (;;);
 581 }
 582
 583 /*
 584  * this function calls the 'stop' function on all other CPUs in the system.
 585  */
 586
 587 void smp_send_stop(void)
 588 {
 589         smp_call_function(stop_this_cpu, NULL, 1, 0);
 590
 591         local_irq_disable();
 592         disable_local_APIC();
 593         local_irq_enable();
 594 }
 595
 596 /*
 597  * Reschedule call back. Nothing to do,
 598  * all the work is done automatically when
 599  * we return from the interrupt.
 600  */
 601 fastcall void smp_reschedule_interrupt(struct pt_regs *regs)
 602 {
 603         ack_APIC_irq();
 604 }
 605
 606 fastcall void smp_call_function_interrupt(struct pt_regs *regs)
 607 {
 608         void (*func) (void *info) = call_data->func;
 609         void *info = call_data->info;
 610         int wait = call_data->wait;
 611
 612         ack_APIC_irq();
 613         /*
 614          * Notify initiating CPU that I've grabbed the data and am
 615          * about to execute the function
 616          */
 617         mb();
 618         atomic_inc(&call_data->started);
 619         /*
 620          * At this point the info structure may be out of scope unless wait==1
 621          */
 622         irq_enter();
 623         (*func)(info);
 624         irq_exit();
 625
 626         if (wait) {
 627                 mb();
 628                 atomic_inc(&call_data->finished);
 629         }
 630 }
 631