arch/i386/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/config.h>
  18 #include <linux/init.h>
  19
  20 #include <linux/mm.h>
  21 #include <linux/delay.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/smp_lock.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/mc146818rtc.h>
  26 #include <linux/kernel_stat.h>
  27 #include <linux/sysdev.h>
  28 #include <linux/cpu.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/desc.h>
  36 #include <asm/arch_hooks.h>
  37 #include <asm/hpet.h>
  38 #include <asm/i8253.h>
  39
  40 #include <mach_apic.h>
  41 #include <mach_apicdef.h>
  42 #include <mach_ipi.h>
  43
  44 #include "io_ports.h"
  45
  46 /*
  47  * cpu_mask that denotes the CPUs that needs timer interrupt coming in as
  48  * IPIs in place of local APIC timers
  49  */
  50 static cpumask_t timer_bcast_ipi;
  51
  52 /*
  53  * Knob to control our willingness to enable the local APIC.
  54  */
  55 int enable_local_apic __initdata = 0; /* -1=force-disable, +1=force-enable */
  56
  57 /*
  58  * Debug level
  59  */
  60 int apic_verbosity;
  61
  62
  63 static void apic_pm_activate(void);
  64
  65 /*
  66  * 'what should we do if we get a hw irq event on an illegal vector'.
  67  * each architecture has to answer this themselves.
  68  */
  69 void ack_bad_irq(unsigned int irq)
  70 {
  71         printk("unexpected IRQ trap at vector %02x\n", irq);
  72         /*
  73          * Currently unexpected vectors happen only on SMP and APIC.
  74          * We _must_ ack these because every local APIC has only N
  75          * irq slots per priority level, and a 'hanging, unacked' IRQ
  76          * holds up an irq slot - in excessive cases (when multiple
  77          * unexpected vectors occur) that might lock up the APIC
  78          * completely.
  79          * But only ack when the APIC is enabled -AK
  80          */
  81         if (cpu_has_apic)
  82                 ack_APIC_irq();
  83 }
  84
  85 void __init apic_intr_init(void)
  86 {
  87 #ifdef CONFIG_SMP
  88         smp_intr_init();
  89 #endif
  90         /* self generated IPI for local APIC timer */
  91         set_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
  92
  93         /* IPI vectors for APIC spurious and error interrupts */
  94         set_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
  95         set_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
  96
  97         /* thermal monitor LVT interrupt */
  98 #ifdef CONFIG_X86_MCE_P4THERMAL
  99         set_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
 100 #endif
 101 }
 102
 103 /* Using APIC to generate smp_local_timer_interrupt? */
 104 int using_apic_timer = 0;
 105
 106 static int enabled_via_apicbase;
 107
 108 void enable_NMI_through_LVT0 (void * dummy)
 109 {
 110         unsigned int v, ver;
 111
 112         ver = apic_read(APIC_LVR);
 113         ver = GET_APIC_VERSION(ver);
 114         v = APIC_DM_NMI;                        /* unmask and set to NMI */
 115         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 116                 v |= APIC_LVT_LEVEL_TRIGGER;
 117         apic_write_around(APIC_LVT0, v);
 118 }
 119
 120 int get_physical_broadcast(void)
 121 {
 122         unsigned int lvr, version;
 123         lvr = apic_read(APIC_LVR);
 124         version = GET_APIC_VERSION(lvr);
 125         if (!APIC_INTEGRATED(version) || version >= 0x14)
 126                 return 0xff;
 127         else
 128                 return 0xf;
 129 }
 130
 131 int get_maxlvt(void)
 132 {
 133         unsigned int v, ver, maxlvt;
 134
 135         v = apic_read(APIC_LVR);
 136         ver = GET_APIC_VERSION(v);
 137         /* 82489DXs do not report # of LVT entries. */
 138         maxlvt = APIC_INTEGRATED(ver) ? GET_APIC_MAXLVT(v) : 2;
 139         return maxlvt;
 140 }
 141
 142 void clear_local_APIC(void)
 143 {
 144         int maxlvt;
 145         unsigned long v;
 146
 147         maxlvt = get_maxlvt();
 148
 149         /*
 150          * Masking an LVT entry on a P6 can trigger a local APIC error
 151          * if the vector is zero. Mask LVTERR first to prevent this.
 152          */
 153         if (maxlvt >= 3) {
 154                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 155                 apic_write_around(APIC_LVTERR, v | APIC_LVT_MASKED);
 156         }
 157         /*
 158          * Careful: we have to set masks only first to deassert
 159          * any level-triggered sources.
 160          */
 161         v = apic_read(APIC_LVTT);
 162         apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
 163         v = apic_read(APIC_LVT0);
 164         apic_write_around(APIC_LVT0, v | APIC_LVT_MASKED);
 165         v = apic_read(APIC_LVT1);
 166         apic_write_around(APIC_LVT1, v | APIC_LVT_MASKED);
 167         if (maxlvt >= 4) {
 168                 v = apic_read(APIC_LVTPC);
 169                 apic_write_around(APIC_LVTPC, v | APIC_LVT_MASKED);
 170         }
 171
 172 /* lets not touch this if we didn't frob it */
 173 #ifdef CONFIG_X86_MCE_P4THERMAL
 174         if (maxlvt >= 5) {
 175                 v = apic_read(APIC_LVTTHMR);
 176                 apic_write_around(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 177         }
 178 #endif
 179         /*
 180          * Clean APIC state for other OSs:
 181          */
 182         apic_write_around(APIC_LVTT, APIC_LVT_MASKED);
 183         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
 184         apic_write_around(APIC_LVT1, APIC_LVT_MASKED);
 185         if (maxlvt >= 3)
 186                 apic_write_around(APIC_LVTERR, APIC_LVT_MASKED);
 187         if (maxlvt >= 4)
 188                 apic_write_around(APIC_LVTPC, APIC_LVT_MASKED);
 189
 190 #ifdef CONFIG_X86_MCE_P4THERMAL
 191         if (maxlvt >= 5)
 192                 apic_write_around(APIC_LVTTHMR, APIC_LVT_MASKED);
 193 #endif
 194         v = GET_APIC_VERSION(apic_read(APIC_LVR));
 195         if (APIC_INTEGRATED(v)) {       /* !82489DX */
 196                 if (maxlvt > 3)         /* Due to Pentium errata 3AP and 11AP. */
 197                         apic_write(APIC_ESR, 0);
 198                 apic_read(APIC_ESR);
 199         }
 200 }
 201
 202 void __init connect_bsp_APIC(void)
 203 {
 204         if (pic_mode) {
 205                 /*
 206                  * Do not trust the local APIC being empty at bootup.
 207                  */
 208                 clear_local_APIC();
 209                 /*
 210                  * PIC mode, enable APIC mode in the IMCR, i.e.
 211                  * connect BSP's local APIC to INT and NMI lines.
 212                  */
 213                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
 214                                 "enabling APIC mode.\n");
 215                 outb(0x70, 0x22);
 216                 outb(0x01, 0x23);
 217         }
 218         enable_apic_mode();
 219 }
 220
 221 void disconnect_bsp_APIC(int virt_wire_setup)
 222 {
 223         if (pic_mode) {
 224                 /*
 225                  * Put the board back into PIC mode (has an effect
 226                  * only on certain older boards).  Note that APIC
 227                  * interrupts, including IPIs, won't work beyond
 228                  * this point!  The only exception are INIT IPIs.
 229                  */
 230                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
 231                                 "entering PIC mode.\n");
 232                 outb(0x70, 0x22);
 233                 outb(0x00, 0x23);
 234         }
 235         else {
 236                 /* Go back to Virtual Wire compatibility mode */
 237                 unsigned long value;
 238
 239                 /* For the spurious interrupt use vector F, and enable it */
 240                 value = apic_read(APIC_SPIV);
 241                 value &= ~APIC_VECTOR_MASK;
 242                 value |= APIC_SPIV_APIC_ENABLED;
 243                 value |= 0xf;
 244                 apic_write_around(APIC_SPIV, value);
 245
 246                 if (!virt_wire_setup) {
 247                         /* For LVT0 make it edge triggered, active high, external and enabled */
 248                         value = apic_read(APIC_LVT0);
 249                         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
 250                                 APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
 251                                 APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED );
 252                         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
 253                         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
 254                         apic_write_around(APIC_LVT0, value);
 255                 }
 256                 else {
 257                         /* Disable LVT0 */
 258                         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
 259                 }
 260
 261                 /* For LVT1 make it edge triggered, active high, nmi and enabled */
 262                 value = apic_read(APIC_LVT1);
 263                 value &= ~(
 264                         APIC_MODE_MASK | APIC_SEND_PENDING |
 265                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
 266                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
 267                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
 268                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
 269                 apic_write_around(APIC_LVT1, value);
 270         }
 271 }
 272
 273 void disable_local_APIC(void)
 274 {
 275         unsigned long value;
 276
 277         clear_local_APIC();
 278
 279         /*
 280          * Disable APIC (implies clearing of registers
 281          * for 82489DX!).
 282          */
 283         value = apic_read(APIC_SPIV);
 284         value &= ~APIC_SPIV_APIC_ENABLED;
 285         apic_write_around(APIC_SPIV, value);
 286
 287         if (enabled_via_apicbase) {
 288                 unsigned int l, h;
 289                 rdmsr(MSR_IA32_APICBASE, l, h);
 290                 l &= ~MSR_IA32_APICBASE_ENABLE;
 291                 wrmsr(MSR_IA32_APICBASE, l, h);
 292         }
 293 }
 294
 295 /*
 296  * This is to verify that we're looking at a real local APIC.
 297  * Check these against your board if the CPUs aren't getting
 298  * started for no apparent reason.
 299  */
 300 int __init verify_local_APIC(void)
 301 {
 302         unsigned int reg0, reg1;
 303
 304         /*
 305          * The version register is read-only in a real APIC.
 306          */
 307         reg0 = apic_read(APIC_LVR);
 308         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 309         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 310         reg1 = apic_read(APIC_LVR);
 311         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 312
 313         /*
 314          * The two version reads above should print the same
 315          * numbers.  If the second one is different, then we
 316          * poke at a non-APIC.
 317          */
 318         if (reg1 != reg0)
 319                 return 0;
 320
 321         /*
 322          * Check if the version looks reasonably.
 323          */
 324         reg1 = GET_APIC_VERSION(reg0);
 325         if (reg1 == 0x00 || reg1 == 0xff)
 326                 return 0;
 327         reg1 = get_maxlvt();
 328         if (reg1 < 0x02 || reg1 == 0xff)
 329                 return 0;
 330
 331         /*
 332          * The ID register is read/write in a real APIC.
 333          */
 334         reg0 = apic_read(APIC_ID);
 335         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 336
 337         /*
 338          * The next two are just to see if we have sane values.
 339          * They're only really relevant if we're in Virtual Wire
 340          * compatibility mode, but most boxes are anymore.
 341          */
 342         reg0 = apic_read(APIC_LVT0);
 343         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 344         reg1 = apic_read(APIC_LVT1);
 345         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 346
 347         return 1;
 348 }
 349
 350 void __init sync_Arb_IDs(void)
 351 {
 352         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 353         unsigned int ver = GET_APIC_VERSION(apic_read(APIC_LVR));
 354         if (ver >= 0x14)        /* P4 or higher */
 355                 return;
 356         /*
 357          * Wait for idle.
 358          */
 359         apic_wait_icr_idle();
 360
 361         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 362         apic_write_around(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 363                                 | APIC_DM_INIT);
 364 }
 365
 366 extern void __error_in_apic_c (void);
 367
 368 /*
 369  * An initial setup of the virtual wire mode.
 370  */
 371 void __init init_bsp_APIC(void)
 372 {
 373         unsigned long value, ver;
 374
 375         /*
 376          * Don't do the setup now if we have a SMP BIOS as the
 377          * through-I/O-APIC virtual wire mode might be active.
 378          */
 379         if (smp_found_config || !cpu_has_apic)
 380                 return;
 381
 382         value = apic_read(APIC_LVR);
 383         ver = GET_APIC_VERSION(value);
 384
 385         /*
 386          * Do not trust the local APIC being empty at bootup.
 387          */
 388         clear_local_APIC();
 389
 390         /*
 391          * Enable APIC.
 392          */
 393         value = apic_read(APIC_SPIV);
 394         value &= ~APIC_VECTOR_MASK;
 395         value |= APIC_SPIV_APIC_ENABLED;
 396
 397         /* This bit is reserved on P4/Xeon and should be cleared */
 398         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) && (boot_cpu_data.x86 == 15))
 399                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 400         else
 401                 value |= APIC_SPIV_FOCUS_DISABLED;
 402         value |= SPURIOUS_APIC_VECTOR;
 403         apic_write_around(APIC_SPIV, value);
 404
 405         /*
 406          * Set up the virtual wire mode.
 407          */
 408         apic_write_around(APIC_LVT0, APIC_DM_EXTINT);
 409         value = APIC_DM_NMI;
 410         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 411                 value |= APIC_LVT_LEVEL_TRIGGER;
 412         apic_write_around(APIC_LVT1, value);
 413 }
 414
 415 void __devinit setup_local_APIC(void)
 416 {
 417         unsigned long oldvalue, value, ver, maxlvt;
 418         int i, j;
 419
 420         /* Pound the ESR really hard over the head with a big hammer - mbligh */
 421         if (esr_disable) {
 422                 apic_write(APIC_ESR, 0);
 423                 apic_write(APIC_ESR, 0);
 424                 apic_write(APIC_ESR, 0);
 425                 apic_write(APIC_ESR, 0);
 426         }
 427
 428         value = apic_read(APIC_LVR);
 429         ver = GET_APIC_VERSION(value);
 430
 431         if ((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f)
 432                 __error_in_apic_c();
 433
 434         /*
 435          * Double-check whether this APIC is really registered.
 436          */
 437         if (!apic_id_registered())
 438                 BUG();
 439
 440         /*
 441          * Intel recommends to set DFR, LDR and TPR before enabling
 442          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 443          * document number 292116).  So here it goes...
 444          */
 445         init_apic_ldr();
 446
 447         /*
 448          * Set Task Priority to 'accept all'. We never change this
 449          * later on.
 450          */
 451         value = apic_read(APIC_TASKPRI);
 452         value &= ~APIC_TPRI_MASK;
 453         apic_write_around(APIC_TASKPRI, value);
 454
 455         /*
 456          * After a crash, we no longer service the interrupts and a pending
 457          * interrupt from previous kernel might still have ISR bit set.
 458          *
 459          * Most probably by now CPU has serviced that pending interrupt and
 460          * it might not have done the ack_APIC_irq() because it thought,
 461          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 462          * does not clear the ISR bit and cpu thinks it has already serivced
 463          * the interrupt. Hence a vector might get locked. It was noticed
 464          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 465          */
 466         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 467                 value = apic_read(APIC_ISR + i*0x10);
 468                 for (j = 31; j >= 0; j--) {
 469                         if (value & (1<<j))
 470                                 ack_APIC_irq();
 471                 }
 472         }
 473
 474         /*
 475          * Now that we are all set up, enable the APIC
 476          */
 477         value = apic_read(APIC_SPIV);
 478         value &= ~APIC_VECTOR_MASK;
 479         /*
 480          * Enable APIC
 481          */
 482         value |= APIC_SPIV_APIC_ENABLED;
 483
 484         /*
 485          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
 486          * certain networking cards. If high frequency interrupts are
 487          * happening on a particular IOAPIC pin, plus the IOAPIC routing
 488          * entry is masked/unmasked at a high rate as well then sooner or
 489          * later IOAPIC line gets 'stuck', no more interrupts are received
 490          * from the device. If focus CPU is disabled then the hang goes
 491          * away, oh well :-(
 492          *
 493          * [ This bug can be reproduced easily with a level-triggered
 494          *   PCI Ne2000 networking cards and PII/PIII processors, dual
 495          *   BX chipset. ]
 496          */
 497         /*
 498          * Actually disabling the focus CPU check just makes the hang less
 499          * frequent as it makes the interrupt distributon model be more
 500          * like LRU than MRU (the short-term load is more even across CPUs).
 501          * See also the comment in end_level_ioapic_irq().  --macro
 502          */
 503 #if 1
 504         /* Enable focus processor (bit==0) */
 505         value &= ~APIC_SPIV_FOCUS_DISABLED;
 506 #else
 507         /* Disable focus processor (bit==1) */
 508         value |= APIC_SPIV_FOCUS_DISABLED;
 509 #endif
 510         /*
 511          * Set spurious IRQ vector
 512          */
 513         value |= SPURIOUS_APIC_VECTOR;
 514         apic_write_around(APIC_SPIV, value);
 515
 516         /*
 517          * Set up LVT0, LVT1:
 518          *
 519          * set up through-local-APIC on the BP's LINT0. This is not
 520          * strictly necessery in pure symmetric-IO mode, but sometimes
 521          * we delegate interrupts to the 8259A.
 522          */
 523         /*
 524          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 525          */
 526         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 527         if (!smp_processor_id() && (pic_mode || !value)) {
 528                 value = APIC_DM_EXTINT;
 529                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 530                                 smp_processor_id());
 531         } else {
 532                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 533                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 534                                 smp_processor_id());
 535         }
 536         apic_write_around(APIC_LVT0, value);
 537
 538         /*
 539          * only the BP should see the LINT1 NMI signal, obviously.
 540          */
 541         if (!smp_processor_id())
 542                 value = APIC_DM_NMI;
 543         else
 544                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 545         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 546                 value |= APIC_LVT_LEVEL_TRIGGER;
 547         apic_write_around(APIC_LVT1, value);
 548
 549         if (APIC_INTEGRATED(ver) && !esr_disable) {             /* !82489DX */
 550                 maxlvt = get_maxlvt();
 551                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 552                         apic_write(APIC_ESR, 0);
 553                 oldvalue = apic_read(APIC_ESR);
 554
 555                 value = ERROR_APIC_VECTOR;      // enables sending errors
 556                 apic_write_around(APIC_LVTERR, value);
 557                 /*
 558                  * spec says clear errors after enabling vector.
 559                  */
 560                 if (maxlvt > 3)
 561                         apic_write(APIC_ESR, 0);
 562                 value = apic_read(APIC_ESR);
 563                 if (value != oldvalue)
 564                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
 565                                 "vector: 0x%08lx  after: 0x%08lx\n",
 566                                 oldvalue, value);
 567         } else {
 568                 if (esr_disable)
 569                         /*
 570                          * Something untraceble is creating bad interrupts on
 571                          * secondary quads ... for the moment, just leave the
 572                          * ESR disabled - we can't do anything useful with the
 573                          * errors anyway - mbligh
 574                          */
 575                         printk("Leaving ESR disabled.\n");
 576                 else
 577                         printk("No ESR for 82489DX.\n");
 578         }
 579
 580         if (nmi_watchdog == NMI_LOCAL_APIC)
 581                 setup_apic_nmi_watchdog();
 582         apic_pm_activate();
 583 }
 584
 585 /*
 586  * If Linux enabled the LAPIC against the BIOS default
 587  * disable it down before re-entering the BIOS on shutdown.
 588  * Otherwise the BIOS may get confused and not power-off.
 589  * Additionally clear all LVT entries before disable_local_APIC
 590  * for the case where Linux didn't enable the LAPIC.
 591  */
 592 void lapic_shutdown(void)
 593 {
 594         unsigned long flags;
 595
 596         if (!cpu_has_apic)
 597                 return;
 598
 599         local_irq_save(flags);
 600         clear_local_APIC();
 601
 602         if (enabled_via_apicbase)
 603                 disable_local_APIC();
 604
 605         local_irq_restore(flags);
 606 }
 607
 608 #ifdef CONFIG_PM
 609
 610 static struct {
 611         int active;
 612         /* r/w apic fields */
 613         unsigned int apic_id;
 614         unsigned int apic_taskpri;
 615         unsigned int apic_ldr;
 616         unsigned int apic_dfr;
 617         unsigned int apic_spiv;
 618         unsigned int apic_lvtt;
 619         unsigned int apic_lvtpc;
 620         unsigned int apic_lvt0;
 621         unsigned int apic_lvt1;
 622         unsigned int apic_lvterr;
 623         unsigned int apic_tmict;
 624         unsigned int apic_tdcr;
 625         unsigned int apic_thmr;
 626 } apic_pm_state;
 627
 628 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
 629 {
 630         unsigned long flags;
 631
 632         if (!apic_pm_state.active)
 633                 return 0;
 634
 635         apic_pm_state.apic_id = apic_read(APIC_ID);
 636         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
 637         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
 638         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
 639         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
 640         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
 641         apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
 642         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
 643         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
 644         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
 645         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
 646         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
 647         apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
 648
 649         local_irq_save(flags);
 650         disable_local_APIC();
 651         local_irq_restore(flags);
 652         return 0;
 653 }
 654
 655 static int lapic_resume(struct sys_device *dev)
 656 {
 657         unsigned int l, h;
 658         unsigned long flags;
 659
 660         if (!apic_pm_state.active)
 661                 return 0;
 662
 663         local_irq_save(flags);
 664
 665         /*
 666          * Make sure the APICBASE points to the right address
 667          *
 668          * FIXME! This will be wrong if we ever support suspend on
 669          * SMP! We'll need to do this as part of the CPU restore!
 670          */
 671         rdmsr(MSR_IA32_APICBASE, l, h);
 672         l &= ~MSR_IA32_APICBASE_BASE;
 673         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
 674         wrmsr(MSR_IA32_APICBASE, l, h);
 675
 676         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
 677         apic_write(APIC_ID, apic_pm_state.apic_id);
 678         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
 679         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
 680         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
 681         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
 682         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
 683         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
 684         apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
 685         apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
 686         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
 687         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
 688         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
 689         apic_write(APIC_ESR, 0);
 690         apic_read(APIC_ESR);
 691         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
 692         apic_write(APIC_ESR, 0);
 693         apic_read(APIC_ESR);
 694         local_irq_restore(flags);
 695         return 0;
 696 }
 697
 698 /*
 699  * This device has no shutdown method - fully functioning local APICs
 700  * are needed on every CPU up until machine_halt/restart/poweroff.
 701  */
 702
 703 static struct sysdev_class lapic_sysclass = {
 704         set_kset_name("lapic"),
 705         .resume         = lapic_resume,
 706         .suspend        = lapic_suspend,
 707 };
 708
 709 static struct sys_device device_lapic = {
 710         .id     = 0,
 711         .cls    = &lapic_sysclass,
 712 };
 713
 714 static void __devinit apic_pm_activate(void)
 715 {
 716         apic_pm_state.active = 1;
 717 }
 718
 719 static int __init init_lapic_sysfs(void)
 720 {
 721         int error;
 722
 723         if (!cpu_has_apic)
 724                 return 0;
 725         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
 726
 727         error = sysdev_class_register(&lapic_sysclass);
 728         if (!error)
 729                 error = sysdev_register(&device_lapic);
 730         return error;
 731 }
 732 device_initcall(init_lapic_sysfs);
 733
 734 #else   /* CONFIG_PM */
 735
 736 static void apic_pm_activate(void) { }
 737
 738 #endif  /* CONFIG_PM */
 739
 740 /*
 741  * Detect and enable local APICs on non-SMP boards.
 742  * Original code written by Keir Fraser.
 743  */
 744
 745 static int __init apic_set_verbosity(char *str)
 746 {
 747         if (strcmp("debug", str) == 0)
 748                 apic_verbosity = APIC_DEBUG;
 749         else if (strcmp("verbose", str) == 0)
 750                 apic_verbosity = APIC_VERBOSE;
 751         else
 752                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
 753                                 " use apic=verbose or apic=debug\n", str);
 754
 755         return 1;
 756 }
 757
 758 __setup("apic=", apic_set_verbosity);
 759
 760 static int __init detect_init_APIC (void)
 761 {
 762         u32 h, l, features;
 763
 764         /* Disabled by kernel option? */
 765         if (enable_local_apic < 0)
 766                 return -1;
 767
 768         switch (boot_cpu_data.x86_vendor) {
 769         case X86_VENDOR_AMD:
 770                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
 771                     (boot_cpu_data.x86 == 15))
 772                         break;
 773                 goto no_apic;
 774         case X86_VENDOR_INTEL:
 775                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
 776                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
 777                         break;
 778                 goto no_apic;
 779         default:
 780                 goto no_apic;
 781         }
 782
 783         if (!cpu_has_apic) {
 784                 /*
 785                  * Over-ride BIOS and try to enable the local
 786                  * APIC only if "lapic" specified.
 787                  */
 788                 if (enable_local_apic <= 0) {
 789                         printk("Local APIC disabled by BIOS -- "
 790                                "you can enable it with \"lapic\"\n");
 791                         return -1;
 792                 }
 793                 /*
 794                  * Some BIOSes disable the local APIC in the
 795                  * APIC_BASE MSR. This can only be done in
 796                  * software for Intel P6 or later and AMD K7
 797                  * (Model > 1) or later.
 798                  */
 799                 rdmsr(MSR_IA32_APICBASE, l, h);
 800                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
 801                         printk("Local APIC disabled by BIOS -- reenabling.\n");
 802                         l &= ~MSR_IA32_APICBASE_BASE;
 803                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
 804                         wrmsr(MSR_IA32_APICBASE, l, h);
 805                         enabled_via_apicbase = 1;
 806                 }
 807         }
 808         /*
 809          * The APIC feature bit should now be enabled
 810          * in `cpuid'
 811          */
 812         features = cpuid_edx(1);
 813         if (!(features & (1 << X86_FEATURE_APIC))) {
 814                 printk("Could not enable APIC!\n");
 815                 return -1;
 816         }
 817         set_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 818         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 819
 820         /* The BIOS may have set up the APIC at some other address */
 821         rdmsr(MSR_IA32_APICBASE, l, h);
 822         if (l & MSR_IA32_APICBASE_ENABLE)
 823                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
 824
 825         if (nmi_watchdog != NMI_NONE)
 826                 nmi_watchdog = NMI_LOCAL_APIC;
 827
 828         printk("Found and enabled local APIC!\n");
 829
 830         apic_pm_activate();
 831
 832         return 0;
 833
 834 no_apic:
 835         printk("No local APIC present or hardware disabled\n");
 836         return -1;
 837 }
 838
 839 void __init init_apic_mappings(void)
 840 {
 841         unsigned long apic_phys;
 842
 843         /*
 844          * If no local APIC can be found then set up a fake all
 845          * zeroes page to simulate the local APIC and another
 846          * one for the IO-APIC.
 847          */
 848         if (!smp_found_config && detect_init_APIC()) {
 849                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 850                 apic_phys = __pa(apic_phys);
 851         } else
 852                 apic_phys = mp_lapic_addr;
 853
 854         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 855         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
 856                apic_phys);
 857
 858         /*
 859          * Fetch the APIC ID of the BSP in case we have a
 860          * default configuration (or the MP table is broken).
 861          */
 862         if (boot_cpu_physical_apicid == -1U)
 863                 boot_cpu_physical_apicid = GET_APIC_ID(apic_read(APIC_ID));
 864
 865 #ifdef CONFIG_X86_IO_APIC
 866         {
 867                 unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
 868                 int i;
 869
 870                 for (i = 0; i < nr_ioapics; i++) {
 871                         if (smp_found_config) {
 872                                 ioapic_phys = mp_ioapics[i].mpc_apicaddr;
 873                                 if (!ioapic_phys) {
 874                                         printk(KERN_ERR
 875                                                "WARNING: bogus zero IO-APIC "
 876                                                "address found in MPTABLE, "
 877                                                "disabling IO/APIC support!\n");
 878                                         smp_found_config = 0;
 879                                         skip_ioapic_setup = 1;
 880                                         goto fake_ioapic_page;
 881                                 }
 882                         } else {
 883 fake_ioapic_page:
 884                                 ioapic_phys = (unsigned long)
 885                                               alloc_bootmem_pages(PAGE_SIZE);
 886                                 ioapic_phys = __pa(ioapic_phys);
 887                         }
 888                         set_fixmap_nocache(idx, ioapic_phys);
 889                         printk(KERN_DEBUG "mapped IOAPIC to %08lx (%08lx)\n",
 890                                __fix_to_virt(idx), ioapic_phys);
 891                         idx++;
 892                 }
 893         }
 894 #endif
 895 }
 896
 897 /*
 898  * This part sets up the APIC 32 bit clock in LVTT1, with HZ interrupts
 899  * per second. We assume that the caller has already set up the local
 900  * APIC.
 901  *
 902  * The APIC timer is not exactly sync with the external timer chip, it
 903  * closely follows bus clocks.
 904  */
 905
 906 /*
 907  * The timer chip is already set up at HZ interrupts per second here,
 908  * but we do not accept timer interrupts yet. We only allow the BP
 909  * to calibrate.
 910  */
 911 static unsigned int __devinit get_8254_timer_count(void)
 912 {
 913         unsigned long flags;
 914
 915         unsigned int count;
 916
 917         spin_lock_irqsave(&i8253_lock, flags);
 918
 919         outb_p(0x00, PIT_MODE);
 920         count = inb_p(PIT_CH0);
 921         count |= inb_p(PIT_CH0) << 8;
 922
 923         spin_unlock_irqrestore(&i8253_lock, flags);
 924
 925         return count;
 926 }
 927
 928 /* next tick in 8254 can be caught by catching timer wraparound */
 929 static void __devinit wait_8254_wraparound(void)
 930 {
 931         unsigned int curr_count, prev_count;
 932
 933         curr_count = get_8254_timer_count();
 934         do {
 935                 prev_count = curr_count;
 936                 curr_count = get_8254_timer_count();
 937
 938                 /* workaround for broken Mercury/Neptune */
 939                 if (prev_count >= curr_count + 0x100)
 940                         curr_count = get_8254_timer_count();
 941
 942         } while (prev_count >= curr_count);
 943 }
 944
 945 /*
 946  * Default initialization for 8254 timers. If we use other timers like HPET,
 947  * we override this later
 948  */
 949 void (*wait_timer_tick)(void) __devinitdata = wait_8254_wraparound;
 950
 951 /*
 952  * This function sets up the local APIC timer, with a timeout of
 953  * 'clocks' APIC bus clock. During calibration we actually call
 954  * this function twice on the boot CPU, once with a bogus timeout
 955  * value, second time for real. The other (noncalibrating) CPUs
 956  * call this function only once, with the real, calibrated value.
 957  *
 958  * We do reads before writes even if unnecessary, to get around the
 959  * P5 APIC double write bug.
 960  */
 961
 962 #define APIC_DIVISOR 16
 963
 964 static void __setup_APIC_LVTT(unsigned int clocks)
 965 {
 966         unsigned int lvtt_value, tmp_value, ver;
 967         int cpu = smp_processor_id();
 968
 969         ver = GET_APIC_VERSION(apic_read(APIC_LVR));
 970         lvtt_value = APIC_LVT_TIMER_PERIODIC | LOCAL_TIMER_VECTOR;
 971         if (!APIC_INTEGRATED(ver))
 972                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 973
 974         if (cpu_isset(cpu, timer_bcast_ipi))
 975                 lvtt_value |= APIC_LVT_MASKED;
 976
 977         apic_write_around(APIC_LVTT, lvtt_value);
 978
 979         /*
 980          * Divide PICLK by 16
 981          */
 982         tmp_value = apic_read(APIC_TDCR);
 983         apic_write_around(APIC_TDCR, (tmp_value
 984                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 985                                 | APIC_TDR_DIV_16);
 986
 987         apic_write_around(APIC_TMICT, clocks/APIC_DIVISOR);
 988 }
 989
 990 static void __devinit setup_APIC_timer(unsigned int clocks)
 991 {
 992         unsigned long flags;
 993
 994         local_irq_save(flags);
 995
 996         /*
 997          * Wait for IRQ0's slice:
 998          */
 999         wait_timer_tick();
1000
1001         __setup_APIC_LVTT(clocks);
1002
1003         local_irq_restore(flags);
1004 }
1005
1006 /*
1007  * In this function we calibrate APIC bus clocks to the external
1008  * timer. Unfortunately we cannot use jiffies and the timer irq
1009  * to calibrate, since some later bootup code depends on getting
1010  * the first irq? Ugh.
1011  *
1012  * We want to do the calibration only once since we
1013  * want to have local timer irqs syncron. CPUs connected
1014  * by the same APIC bus have the very same bus frequency.
1015  * And we want to have irqs off anyways, no accidental
1016  * APIC irq that way.
1017  */
1018
1019 static int __init calibrate_APIC_clock(void)
1020 {
1021         unsigned long long t1 = 0, t2 = 0;
1022         long tt1, tt2;
1023         long result;
1024         int i;
1025         const int LOOPS = HZ/10;
1026
1027         apic_printk(APIC_VERBOSE, "calibrating APIC timer ...\n");
1028
1029         /*
1030          * Put whatever arbitrary (but long enough) timeout
1031          * value into the APIC clock, we just want to get the
1032          * counter running for calibration.
1033          */
1034         __setup_APIC_LVTT(1000000000);
1035
1036         /*
1037          * The timer chip counts down to zero. Let's wait
1038          * for a wraparound to start exact measurement:
1039          * (the current tick might have been already half done)
1040          */
1041
1042         wait_timer_tick();
1043
1044         /*
1045          * We wrapped around just now. Let's start:
1046          */
1047         if (cpu_has_tsc)
1048                 rdtscll(t1);
1049         tt1 = apic_read(APIC_TMCCT);
1050
1051         /*
1052          * Let's wait LOOPS wraprounds:
1053          */
1054         for (i = 0; i < LOOPS; i++)
1055                 wait_timer_tick();
1056
1057         tt2 = apic_read(APIC_TMCCT);
1058         if (cpu_has_tsc)
1059                 rdtscll(t2);
1060
1061         /*
1062          * The APIC bus clock counter is 32 bits only, it
1063          * might have overflown, but note that we use signed
1064          * longs, thus no extra care needed.
1065          *
1066          * underflown to be exact, as the timer counts down ;)
1067          */
1068
1069         result = (tt1-tt2)*APIC_DIVISOR/LOOPS;
1070
1071         if (cpu_has_tsc)
1072                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
1073                         "%ld.%04ld MHz.\n",
1074                         ((long)(t2-t1)/LOOPS)/(1000000/HZ),
1075                         ((long)(t2-t1)/LOOPS)%(1000000/HZ));
1076
1077         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
1078                 "%ld.%04ld MHz.\n",
1079                 result/(1000000/HZ),
1080                 result%(1000000/HZ));
1081
1082         return result;
1083 }
1084
1085 static unsigned int calibration_result;
1086
1087 void __init setup_boot_APIC_clock(void)
1088 {
1089         unsigned long flags;
1090         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n");
1091         using_apic_timer = 1;
1092
1093         local_irq_save(flags);
1094
1095         calibration_result = calibrate_APIC_clock();
1096         /*
1097          * Now set up the timer for real.
1098          */
1099         setup_APIC_timer(calibration_result);
1100
1101         local_irq_restore(flags);
1102 }
1103
1104 void __devinit setup_secondary_APIC_clock(void)
1105 {
1106         setup_APIC_timer(calibration_result);
1107 }
1108
1109 void disable_APIC_timer(void)
1110 {
1111         if (using_apic_timer) {
1112                 unsigned long v;
1113
1114                 v = apic_read(APIC_LVTT);
1115                 apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
1116         }
1117 }
1118
1119 void enable_APIC_timer(void)
1120 {
1121         int cpu = smp_processor_id();
1122
1123         if (using_apic_timer &&
1124             !cpu_isset(cpu, timer_bcast_ipi)) {
1125                 unsigned long v;
1126
1127                 v = apic_read(APIC_LVTT);
1128                 apic_write_around(APIC_LVTT, v & ~APIC_LVT_MASKED);
1129         }
1130 }
1131
1132 void switch_APIC_timer_to_ipi(void *cpumask)
1133 {
1134         cpumask_t mask = *(cpumask_t *)cpumask;
1135         int cpu = smp_processor_id();
1136
1137         if (cpu_isset(cpu, mask) &&
1138             !cpu_isset(cpu, timer_bcast_ipi)) {
1139                 disable_APIC_timer();
1140                 cpu_set(cpu, timer_bcast_ipi);
1141         }
1142 }
1143 EXPORT_SYMBOL(switch_APIC_timer_to_ipi);
1144
1145 void switch_ipi_to_APIC_timer(void *cpumask)
1146 {
1147         cpumask_t mask = *(cpumask_t *)cpumask;
1148         int cpu = smp_processor_id();
1149
1150         if (cpu_isset(cpu, mask) &&
1151             cpu_isset(cpu, timer_bcast_ipi)) {
1152                 cpu_clear(cpu, timer_bcast_ipi);
1153                 enable_APIC_timer();
1154         }
1155 }
1156 EXPORT_SYMBOL(switch_ipi_to_APIC_timer);
1157
1158 #undef APIC_DIVISOR
1159
1160 /*
1161  * Local timer interrupt handler. It does both profiling and
1162  * process statistics/rescheduling.
1163  *
1164  * We do profiling in every local tick, statistics/rescheduling
1165  * happen only every 'profiling multiplier' ticks. The default
1166  * multiplier is 1 and it can be changed by writing the new multiplier
1167  * value into /proc/profile.
1168  */
1169
1170 inline void smp_local_timer_interrupt(struct pt_regs * regs)
1171 {
1172         profile_tick(CPU_PROFILING, regs);
1173 #ifdef CONFIG_SMP
1174         update_process_times(user_mode_vm(regs));
1175 #endif
1176
1177         /*
1178          * We take the 'long' return path, and there every subsystem
1179          * grabs the apropriate locks (kernel lock/ irq lock).
1180          *
1181          * we might want to decouple profiling from the 'long path',
1182          * and do the profiling totally in assembly.
1183          *
1184          * Currently this isn't too much of an issue (performance wise),
1185          * we can take more than 100K local irqs per second on a 100 MHz P5.
1186          */
1187 }
1188
1189 /*
1190  * Local APIC timer interrupt. This is the most natural way for doing
1191  * local interrupts, but local timer interrupts can be emulated by
1192  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1193  *
1194  * [ if a single-CPU system runs an SMP kernel then we call the local
1195  *   interrupt as well. Thus we cannot inline the local irq ... ]
1196  */
1197
1198 fastcall void smp_apic_timer_interrupt(struct pt_regs *regs)
1199 {
1200         int cpu = smp_processor_id();
1201
1202         /*
1203          * the NMI deadlock-detector uses this.
1204          */
1205         per_cpu(irq_stat, cpu).apic_timer_irqs++;
1206
1207         /*
1208          * NOTE! We'd better ACK the irq immediately,
1209          * because timer handling can be slow.
1210          */
1211         ack_APIC_irq();
1212         /*
1213          * update_process_times() expects us to have done irq_enter().
1214          * Besides, if we don't timer interrupts ignore the global
1215          * interrupt lock, which is the WrongThing (tm) to do.
1216          */
1217         irq_enter();
1218         smp_local_timer_interrupt(regs);
1219         irq_exit();
1220 }
1221
1222 #ifndef CONFIG_SMP
1223 static void up_apic_timer_interrupt_call(struct pt_regs *regs)
1224 {
1225         int cpu = smp_processor_id();
1226
1227         /*
1228          * the NMI deadlock-detector uses this.
1229          */
1230         per_cpu(irq_stat, cpu).apic_timer_irqs++;
1231
1232         smp_local_timer_interrupt(regs);
1233 }
1234 #endif
1235
1236 void smp_send_timer_broadcast_ipi(struct pt_regs *regs)
1237 {
1238         cpumask_t mask;
1239
1240         cpus_and(mask, cpu_online_map, timer_bcast_ipi);
1241         if (!cpus_empty(mask)) {
1242 #ifdef CONFIG_SMP
1243                 send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
1244 #else
1245                 /*
1246                  * We can directly call the apic timer interrupt handler
1247                  * in UP case. Minus all irq related functions
1248                  */
1249                 up_apic_timer_interrupt_call(regs);
1250 #endif
1251         }
1252 }
1253
1254 int setup_profiling_timer(unsigned int multiplier)
1255 {
1256         return -EINVAL;
1257 }
1258
1259 /*
1260  * This interrupt should _never_ happen with our APIC/SMP architecture
1261  */
1262 fastcall void smp_spurious_interrupt(struct pt_regs *regs)
1263 {
1264         unsigned long v;
1265
1266         irq_enter();
1267         /*
1268          * Check if this really is a spurious interrupt and ACK it
1269          * if it is a vectored one.  Just in case...
1270          * Spurious interrupts should not be ACKed.
1271          */
1272         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1273         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1274                 ack_APIC_irq();
1275
1276         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1277         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, should never happen.\n",
1278                         smp_processor_id());
1279         irq_exit();
1280 }
1281
1282 /*
1283  * This interrupt should never happen with our APIC/SMP architecture
1284  */
1285
1286 fastcall void smp_error_interrupt(struct pt_regs *regs)
1287 {
1288         unsigned long v, v1;
1289
1290         irq_enter();
1291         /* First tickle the hardware, only then report what went on. -- REW */
1292         v = apic_read(APIC_ESR);
1293         apic_write(APIC_ESR, 0);
1294         v1 = apic_read(APIC_ESR);
1295         ack_APIC_irq();
1296         atomic_inc(&irq_err_count);
1297
1298         /* Here is what the APIC error bits mean:
1299            0: Send CS error
1300            1: Receive CS error
1301            2: Send accept error
1302            3: Receive accept error
1303            4: Reserved
1304            5: Send illegal vector
1305            6: Received illegal vector
1306            7: Illegal register address
1307         */
1308         printk (KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1309                 smp_processor_id(), v , v1);
1310         irq_exit();
1311 }
1312
1313 /*
1314  * This initializes the IO-APIC and APIC hardware if this is
1315  * a UP kernel.
1316  */
1317 int __init APIC_init_uniprocessor (void)
1318 {
1319         if (enable_local_apic < 0)
1320                 clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
1321
1322         if (!smp_found_config && !cpu_has_apic)
1323                 return -1;
1324
1325         /*
1326          * Complain if the BIOS pretends there is one.
1327          */
1328         if (!cpu_has_apic && APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1329                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1330                         boot_cpu_physical_apicid);
1331                 clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
1332                 return -1;
1333         }
1334
1335         verify_local_APIC();
1336
1337         connect_bsp_APIC();
1338
1339         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
1340
1341         setup_local_APIC();
1342
1343 #ifdef CONFIG_X86_IO_APIC
1344         if (smp_found_config)
1345                 if (!skip_ioapic_setup && nr_ioapics)
1346                         setup_IO_APIC();
1347 #endif
1348         setup_boot_APIC_clock();
1349
1350         return 0;
1351 }