arch/blackfin/Kconfig

   1 config SYMBOL_PREFIX
   2         string
   3         default "_"
   4
   5 config MMU
   6         def_bool n
   7
   8 config FPU
   9         def_bool n
  10
  11 config RWSEM_GENERIC_SPINLOCK
  12         def_bool y
  13
  14 config RWSEM_XCHGADD_ALGORITHM
  15         def_bool n
  16
  17 config BLACKFIN
  18         def_bool y
  19         select HAVE_ARCH_KGDB
  20         select HAVE_ARCH_TRACEHOOK
  21         select HAVE_DYNAMIC_FTRACE
  22         select HAVE_FTRACE_MCOUNT_RECORD
  23         select HAVE_FUNCTION_GRAPH_TRACER
  24         select HAVE_FUNCTION_TRACER
  25         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
  26         select HAVE_IDE
  27         select HAVE_KERNEL_GZIP if RAMKERNEL
  28         select HAVE_KERNEL_BZIP2 if RAMKERNEL
  29         select HAVE_KERNEL_LZMA if RAMKERNEL
  30         select HAVE_KERNEL_LZO if RAMKERNEL
  31         select HAVE_OPROFILE
  32         select ARCH_WANT_OPTIONAL_GPIOLIB
  33
  34 config GENERIC_CSUM
  35         def_bool y
  36
  37 config GENERIC_BUG
  38         def_bool y
  39         depends on BUG
  40
  41 config ZONE_DMA
  42         def_bool y
  43
  44 config GENERIC_FIND_NEXT_BIT
  45         def_bool y
  46
  47 config GENERIC_HARDIRQS
  48         def_bool y
  49
  50 config GENERIC_IRQ_PROBE
  51         def_bool y
  52
  53 config GENERIC_GPIO
  54         def_bool y
  55
  56 config FORCE_MAX_ZONEORDER
  57         int
  58         default "14"
  59
  60 config GENERIC_CALIBRATE_DELAY
  61         def_bool y
  62
  63 config LOCKDEP_SUPPORT
  64         def_bool y
  65
  66 config STACKTRACE_SUPPORT
  67         def_bool y
  68
  69 config TRACE_IRQFLAGS_SUPPORT
  70         def_bool y
  71
  72 source "init/Kconfig"
  73
  74 source "kernel/Kconfig.preempt"
  75
  76 source "kernel/Kconfig.freezer"
  77
  78 menu "Blackfin Processor Options"
  79
  80 comment "Processor and Board Settings"
  81
  82 choice
  83         prompt "CPU"
  84         default BF533
  85
  86 config BF512
  87         bool "BF512"
  88         help
  89           BF512 Processor Support.
  90
  91 config BF514
  92         bool "BF514"
  93         help
  94           BF514 Processor Support.
  95
  96 config BF516
  97         bool "BF516"
  98         help
  99           BF516 Processor Support.
 100
 101 config BF518
 102         bool "BF518"
 103         help
 104           BF518 Processor Support.
 105
 106 config BF522
 107         bool "BF522"
 108         help
 109           BF522 Processor Support.
 110
 111 config BF523
 112         bool "BF523"
 113         help
 114           BF523 Processor Support.
 115
 116 config BF524
 117         bool "BF524"
 118         help
 119           BF524 Processor Support.
 120
 121 config BF525
 122         bool "BF525"
 123         help
 124           BF525 Processor Support.
 125
 126 config BF526
 127         bool "BF526"
 128         help
 129           BF526 Processor Support.
 130
 131 config BF527
 132         bool "BF527"
 133         help
 134           BF527 Processor Support.
 135
 136 config BF531
 137         bool "BF531"
 138         help
 139           BF531 Processor Support.
 140
 141 config BF532
 142         bool "BF532"
 143         help
 144           BF532 Processor Support.
 145
 146 config BF533
 147         bool "BF533"
 148         help
 149           BF533 Processor Support.
 150
 151 config BF534
 152         bool "BF534"
 153         help
 154           BF534 Processor Support.
 155
 156 config BF536
 157         bool "BF536"
 158         help
 159           BF536 Processor Support.
 160
 161 config BF537
 162         bool "BF537"
 163         help
 164           BF537 Processor Support.
 165
 166 config BF538
 167         bool "BF538"
 168         help
 169           BF538 Processor Support.
 170
 171 config BF539
 172         bool "BF539"
 173         help
 174           BF539 Processor Support.
 175
 176 config BF542_std
 177         bool "BF542"
 178         help
 179           BF542 Processor Support.
 180
 181 config BF542M
 182         bool "BF542m"
 183         help
 184           BF542 Processor Support.
 185
 186 config BF544_std
 187         bool "BF544"
 188         help
 189           BF544 Processor Support.
 190
 191 config BF544M
 192         bool "BF544m"
 193         help
 194           BF544 Processor Support.
 195
 196 config BF547_std
 197         bool "BF547"
 198         help
 199           BF547 Processor Support.
 200
 201 config BF547M
 202         bool "BF547m"
 203         help
 204           BF547 Processor Support.
 205
 206 config BF548_std
 207         bool "BF548"
 208         help
 209           BF548 Processor Support.
 210
 211 config BF548M
 212         bool "BF548m"
 213         help
 214           BF548 Processor Support.
 215
 216 config BF549_std
 217         bool "BF549"
 218         help
 219           BF549 Processor Support.
 220
 221 config BF549M
 222         bool "BF549m"
 223         help
 224           BF549 Processor Support.
 225
 226 config BF561
 227         bool "BF561"
 228         help
 229           BF561 Processor Support.
 230
 231 endchoice
 232
 233 config SMP
 234         depends on BF561
 235         select TICKSOURCE_CORETMR
 236         bool "Symmetric multi-processing support"
 237         ---help---
 238           This enables support for systems with more than one CPU,
 239           like the dual core BF561. If you have a system with only one
 240           CPU, say N. If you have a system with more than one CPU, say Y.
 241
 242           If you don't know what to do here, say N.
 243
 244 config NR_CPUS
 245         int
 246         depends on SMP
 247         default 2 if BF561
 248
 249 config HOTPLUG_CPU
 250         bool "Support for hot-pluggable CPUs"
 251         depends on SMP && HOTPLUG
 252         default y
 253
 254 config IRQ_PER_CPU
 255         bool
 256         depends on SMP
 257         default y
 258
 259 config HAVE_LEGACY_PER_CPU_AREA
 260         def_bool y
 261         depends on SMP
 262
 263 config BF_REV_MIN
 264         int
 265         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
 266         default 2 if (BF537 || BF536 || BF534)
 267         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 268         default 4 if (BF538 || BF539)
 269
 270 config BF_REV_MAX
 271         int
 272         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
 273         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 274         default 5 if (BF561 || BF538 || BF539)
 275         default 6 if (BF533 || BF532 || BF531)
 276
 277 choice
 278         prompt "Silicon Rev"
 279         default BF_REV_0_0 if (BF51x || BF52x)
 280         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 281         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 282
 283 config BF_REV_0_0
 284         bool "0.0"
 285         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 286
 287 config BF_REV_0_1
 288         bool "0.1"
 289         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 290
 291 config BF_REV_0_2
 292         bool "0.2"
 293         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 294
 295 config BF_REV_0_3
 296         bool "0.3"
 297         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 298
 299 config BF_REV_0_4
 300         bool "0.4"
 301         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 302
 303 config BF_REV_0_5
 304         bool "0.5"
 305         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 306
 307 config BF_REV_0_6
 308         bool "0.6"
 309         depends on (BF533 || BF532 || BF531)
 310
 311 config BF_REV_ANY
 312         bool "any"
 313
 314 config BF_REV_NONE
 315         bool "none"
 316
 317 endchoice
 318
 319 config BF53x
 320         bool
 321         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 322         default y
 323
 324 config MEM_MT48LC64M4A2FB_7E
 325         bool
 326         depends on (BFIN533_STAMP)
 327         default y
 328
 329 config MEM_MT48LC16M16A2TG_75
 330         bool
 331         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 332                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 333                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 334                 || BFIN527_BLUETECHNIX_CM)
 335         default y
 336
 337 config MEM_MT48LC32M8A2_75
 338         bool
 339         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 340         default y
 341
 342 config MEM_MT48LC8M32B2B5_7
 343         bool
 344         depends on (BFIN561_BLUETECHNIX_CM)
 345         default y
 346
 347 config MEM_MT48LC32M16A2TG_75
 348         bool
 349         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
 350         default y
 351
 352 config MEM_MT48H32M16LFCJ_75
 353         bool
 354         depends on (BFIN526_EZBRD)
 355         default y
 356
 357 source "arch/blackfin/mach-bf518/Kconfig"
 358 source "arch/blackfin/mach-bf527/Kconfig"
 359 source "arch/blackfin/mach-bf533/Kconfig"
 360 source "arch/blackfin/mach-bf561/Kconfig"
 361 source "arch/blackfin/mach-bf537/Kconfig"
 362 source "arch/blackfin/mach-bf538/Kconfig"
 363 source "arch/blackfin/mach-bf548/Kconfig"
 364
 365 menu "Board customizations"
 366
 367 config CMDLINE_BOOL
 368         bool "Default bootloader kernel arguments"
 369
 370 config CMDLINE
 371         string "Initial kernel command string"
 372         depends on CMDLINE_BOOL
 373         default "console=ttyBF0,57600"
 374         help
 375           If you don't have a boot loader capable of passing a command line string
 376           to the kernel, you may specify one here. As a minimum, you should specify
 377           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 378
 379 config BOOT_LOAD
 380         hex "Kernel load address for booting"
 381         default "0x1000"
 382         range 0x1000 0x20000000
 383         help
 384           This option allows you to set the load address of the kernel.
 385           This can be useful if you are on a board which has a small amount
 386           of memory or you wish to reserve some memory at the beginning of
 387           the address space.
 388
 389           Note that you need to keep this value above 4k (0x1000) as this
 390           memory region is used to capture NULL pointer references as well
 391           as some core kernel functions.
 392
 393 config ROM_BASE
 394         hex "Kernel ROM Base"
 395         depends on ROMKERNEL
 396         default "0x20040040"
 397         range 0x20000000 0x20400000 if !(BF54x || BF561)
 398         range 0x20000000 0x30000000 if (BF54x || BF561)
 399         help
 400           Make sure your ROM base does not include any file-header
 401           information that is prepended to the kernel.
 402
 403           For example, the bootable U-Boot format (created with
 404           mkimage) has a 64 byte header (0x40).  So while the image
 405           you write to flash might start at say 0x20080000, you have
 406           to add 0x40 to get the kernel's ROM base as it will come
 407           after the header.
 408
 409 comment "Clock/PLL Setup"
 410
 411 config CLKIN_HZ
 412         int "Frequency of the crystal on the board in Hz"
 413         default "10000000" if BFIN532_IP0X
 414         default "11059200" if BFIN533_STAMP
 415         default "24576000" if PNAV10
 416         default "25000000" # most people use this
 417         default "27000000" if BFIN533_EZKIT
 418         default "30000000" if BFIN561_EZKIT
 419         default "24000000" if BFIN527_AD7160EVAL
 420         help
 421           The frequency of CLKIN crystal oscillator on the board in Hz.
 422           Warning: This value should match the crystal on the board. Otherwise,
 423           peripherals won't work properly.
 424
 425 config BFIN_KERNEL_CLOCK
 426         bool "Re-program Clocks while Kernel boots?"
 427         default n
 428         help
 429           This option decides if kernel clocks are re-programed from the
 430           bootloader settings. If the clocks are not set, the SDRAM settings
 431           are also not changed, and the Bootloader does 100% of the hardware
 432           configuration.
 433
 434 config PLL_BYPASS
 435         bool "Bypass PLL"
 436         depends on BFIN_KERNEL_CLOCK
 437         default n
 438
 439 config CLKIN_HALF
 440         bool "Half Clock In"
 441         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 442         default n
 443         help
 444           If this is set the clock will be divided by 2, before it goes to the PLL.
 445
 446 config VCO_MULT
 447         int "VCO Multiplier"
 448         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 449         range 1 64
 450         default "22" if BFIN533_EZKIT
 451         default "45" if BFIN533_STAMP
 452         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 453         default "22" if BFIN533_BLUETECHNIX_CM
 454         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 455         default "20" if BFIN561_EZKIT
 456         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 457         default "25" if BFIN527_AD7160EVAL
 458         help
 459           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 460           PLL Frequency = (Crystal Frequency) * (this setting)
 461
 462 choice
 463         prompt "Core Clock Divider"
 464         depends on BFIN_KERNEL_CLOCK
 465         default CCLK_DIV_1
 466         help
 467           This sets the frequency of the core. It can be 1, 2, 4 or 8
 468           Core Frequency = (PLL frequency) / (this setting)
 469
 470 config CCLK_DIV_1
 471         bool "1"
 472
 473 config CCLK_DIV_2
 474         bool "2"
 475
 476 config CCLK_DIV_4
 477         bool "4"
 478
 479 config CCLK_DIV_8
 480         bool "8"
 481 endchoice
 482
 483 config SCLK_DIV
 484         int "System Clock Divider"
 485         depends on BFIN_KERNEL_CLOCK
 486         range 1 15
 487         default 5
 488         help
 489           This sets the frequency of the system clock (including SDRAM or DDR).
 490           This can be between 1 and 15
 491           System Clock = (PLL frequency) / (this setting)
 492
 493 choice
 494         prompt "DDR SDRAM Chip Type"
 495         depends on BFIN_KERNEL_CLOCK
 496         depends on BF54x
 497         default MEM_MT46V32M16_5B
 498
 499 config MEM_MT46V32M16_6T
 500         bool "MT46V32M16_6T"
 501
 502 config MEM_MT46V32M16_5B
 503         bool "MT46V32M16_5B"
 504 endchoice
 505
 506 choice
 507         prompt "DDR/SDRAM Timing"
 508         depends on BFIN_KERNEL_CLOCK
 509         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 510         help
 511           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 512           The calculated SDRAM timing parameters may not be 100%
 513           accurate - This option is therefore marked experimental.
 514
 515 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 516         bool "Calculate Timings (EXPERIMENTAL)"
 517         depends on EXPERIMENTAL
 518
 519 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 520         bool "Provide accurate Timings based on target SCLK"
 521         help
 522           Please consult the Blackfin Hardware Reference Manuals as well
 523           as the memory device datasheet.
 524           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 525 endchoice
 526
 527 menu "Memory Init Control"
 528         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 529
 530 config MEM_DDRCTL0
 531         depends on BF54x
 532         hex "DDRCTL0"
 533         default 0x0
 534
 535 config MEM_DDRCTL1
 536         depends on BF54x
 537         hex "DDRCTL1"
 538         default 0x0
 539
 540 config MEM_DDRCTL2
 541         depends on BF54x
 542         hex "DDRCTL2"
 543         default 0x0
 544
 545 config MEM_EBIU_DDRQUE
 546         depends on BF54x
 547         hex "DDRQUE"
 548         default 0x0
 549
 550 config MEM_SDRRC
 551         depends on !BF54x
 552         hex "SDRRC"
 553         default 0x0
 554
 555 config MEM_SDGCTL
 556         depends on !BF54x
 557         hex "SDGCTL"
 558         default 0x0
 559 endmenu
 560
 561 #
 562 # Max & Min Speeds for various Chips
 563 #
 564 config MAX_VCO_HZ
 565         int
 566         default 400000000 if BF512
 567         default 400000000 if BF514
 568         default 400000000 if BF516
 569         default 400000000 if BF518
 570         default 400000000 if BF522
 571         default 600000000 if BF523
 572         default 400000000 if BF524
 573         default 600000000 if BF525
 574         default 400000000 if BF526
 575         default 600000000 if BF527
 576         default 400000000 if BF531
 577         default 400000000 if BF532
 578         default 750000000 if BF533
 579         default 500000000 if BF534
 580         default 400000000 if BF536
 581         default 600000000 if BF537
 582         default 533333333 if BF538
 583         default 533333333 if BF539
 584         default 600000000 if BF542
 585         default 533333333 if BF544
 586         default 600000000 if BF547
 587         default 600000000 if BF548
 588         default 533333333 if BF549
 589         default 600000000 if BF561
 590
 591 config MIN_VCO_HZ
 592         int
 593         default 50000000
 594
 595 config MAX_SCLK_HZ
 596         int
 597         default 133333333
 598
 599 config MIN_SCLK_HZ
 600         int
 601         default 27000000
 602
 603 comment "Kernel Timer/Scheduler"
 604
 605 source kernel/Kconfig.hz
 606
 607 config GENERIC_CLOCKEVENTS
 608         bool "Generic clock events"
 609         default y
 610
 611 menu "Clock event device"
 612         depends on GENERIC_CLOCKEVENTS
 613 config TICKSOURCE_GPTMR0
 614         bool "GPTimer0"
 615         depends on !SMP
 616         select BFIN_GPTIMERS
 617
 618 config TICKSOURCE_CORETMR
 619         bool "Core timer"
 620         default y
 621 endmenu
 622
 623 menu "Clock souce"
 624         depends on GENERIC_CLOCKEVENTS
 625 config CYCLES_CLOCKSOURCE
 626         bool "CYCLES"
 627         default y
 628         depends on !BFIN_SCRATCH_REG_CYCLES
 629         depends on !SMP
 630         help
 631           If you say Y here, you will enable support for using the 'cycles'
 632           registers as a clock source.  Doing so means you will be unable to
 633           safely write to the 'cycles' register during runtime.  You will
 634           still be able to read it (such as for performance monitoring), but
 635           writing the registers will most likely crash the kernel.
 636
 637 config GPTMR0_CLOCKSOURCE
 638         bool "GPTimer0"
 639         select BFIN_GPTIMERS
 640         depends on !TICKSOURCE_GPTMR0
 641 endmenu
 642
 643 config ARCH_USES_GETTIMEOFFSET
 644         depends on !GENERIC_CLOCKEVENTS
 645         def_bool y
 646
 647 source kernel/time/Kconfig
 648
 649 comment "Misc"
 650
 651 choice
 652         prompt "Blackfin Exception Scratch Register"
 653         default BFIN_SCRATCH_REG_RETN
 654         help
 655           Select the resource to reserve for the Exception handler:
 656             - RETN: Non-Maskable Interrupt (NMI)
 657             - RETE: Exception Return (JTAG/ICE)
 658             - CYCLES: Performance counter
 659
 660           If you are unsure, please select "RETN".
 661
 662 config BFIN_SCRATCH_REG_RETN
 663         bool "RETN"
 664         help
 665           Use the RETN register in the Blackfin exception handler
 666           as a stack scratch register.  This means you cannot
 667           safely use NMI on the Blackfin while running Linux, but
 668           you can debug the system with a JTAG ICE and use the
 669           CYCLES performance registers.
 670
 671           If you are unsure, please select "RETN".
 672
 673 config BFIN_SCRATCH_REG_RETE
 674         bool "RETE"
 675         help
 676           Use the RETE register in the Blackfin exception handler
 677           as a stack scratch register.  This means you cannot
 678           safely use a JTAG ICE while debugging a Blackfin board,
 679           but you can safely use the CYCLES performance registers
 680           and the NMI.
 681
 682           If you are unsure, please select "RETN".
 683
 684 config BFIN_SCRATCH_REG_CYCLES
 685         bool "CYCLES"
 686         help
 687           Use the CYCLES register in the Blackfin exception handler
 688           as a stack scratch register.  This means you cannot
 689           safely use the CYCLES performance registers on a Blackfin
 690           board at anytime, but you can debug the system with a JTAG
 691           ICE and use the NMI.
 692
 693           If you are unsure, please select "RETN".
 694
 695 endchoice
 696
 697 endmenu
 698
 699
 700 menu "Blackfin Kernel Optimizations"
 701         depends on !SMP
 702
 703 comment "Memory Optimizations"
 704
 705 config I_ENTRY_L1
 706         bool "Locate interrupt entry code in L1 Memory"
 707         default y
 708         help
 709           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 710           into L1 instruction memory. (less latency)
 711
 712 config EXCPT_IRQ_SYSC_L1
 713         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 714         default y
 715         help
 716           If enabled, the entire ASM lowlevel exception and interrupt entry code
 717           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 718           (less latency)
 719
 720 config DO_IRQ_L1
 721         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 722         default y
 723         help
 724           If enabled, the frequently called do_irq dispatcher function is linked
 725           into L1 instruction memory. (less latency)
 726
 727 config CORE_TIMER_IRQ_L1
 728         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 729         default y
 730         help
 731           If enabled, the frequently called timer_interrupt() function is linked
 732           into L1 instruction memory. (less latency)
 733
 734 config IDLE_L1
 735         bool "Locate frequently idle function in L1 Memory"
 736         default y
 737         help
 738           If enabled, the frequently called idle function is linked
 739           into L1 instruction memory. (less latency)
 740
 741 config SCHEDULE_L1
 742         bool "Locate kernel schedule function in L1 Memory"
 743         default y
 744         help
 745           If enabled, the frequently called kernel schedule is linked
 746           into L1 instruction memory. (less latency)
 747
 748 config ARITHMETIC_OPS_L1
 749         bool "Locate kernel owned arithmetic functions in L1 Memory"
 750         default y
 751         help
 752           If enabled, arithmetic functions are linked
 753           into L1 instruction memory. (less latency)
 754
 755 config ACCESS_OK_L1
 756         bool "Locate access_ok function in L1 Memory"
 757         default y
 758         help
 759           If enabled, the access_ok function is linked
 760           into L1 instruction memory. (less latency)
 761
 762 config MEMSET_L1
 763         bool "Locate memset function in L1 Memory"
 764         default y
 765         help
 766           If enabled, the memset function is linked
 767           into L1 instruction memory. (less latency)
 768
 769 config MEMCPY_L1
 770         bool "Locate memcpy function in L1 Memory"
 771         default y
 772         help
 773           If enabled, the memcpy function is linked
 774           into L1 instruction memory. (less latency)
 775
 776 config STRCMP_L1
 777         bool "locate strcmp function in L1 Memory"
 778         default y
 779         help
 780           If enabled, the strcmp function is linked
 781           into L1 instruction memory (less latency).
 782
 783 config STRNCMP_L1
 784         bool "locate strncmp function in L1 Memory"
 785         default y
 786         help
 787           If enabled, the strncmp function is linked
 788           into L1 instruction memory (less latency).
 789
 790 config STRCPY_L1
 791         bool "locate strcpy function in L1 Memory"
 792         default y
 793         help
 794           If enabled, the strcpy function is linked
 795           into L1 instruction memory (less latency).
 796
 797 config STRNCPY_L1
 798         bool "locate strncpy function in L1 Memory"
 799         default y
 800         help
 801           If enabled, the strncpy function is linked
 802           into L1 instruction memory (less latency).
 803
 804 config SYS_BFIN_SPINLOCK_L1
 805         bool "Locate sys_bfin_spinlock function in L1 Memory"
 806         default y
 807         help
 808           If enabled, sys_bfin_spinlock function is linked
 809           into L1 instruction memory. (less latency)
 810
 811 config IP_CHECKSUM_L1
 812         bool "Locate IP Checksum function in L1 Memory"
 813         default n
 814         help
 815           If enabled, the IP Checksum function is linked
 816           into L1 instruction memory. (less latency)
 817
 818 config CACHELINE_ALIGNED_L1
 819         bool "Locate cacheline_aligned data to L1 Data Memory"
 820         default y if !BF54x
 821         default n if BF54x
 822         depends on !BF531
 823         help
 824           If enabled, cacheline_aligned data is linked
 825           into L1 data memory. (less latency)
 826
 827 config SYSCALL_TAB_L1
 828         bool "Locate Syscall Table L1 Data Memory"
 829         default n
 830         depends on !BF531
 831         help
 832           If enabled, the Syscall LUT is linked
 833           into L1 data memory. (less latency)
 834
 835 config CPLB_SWITCH_TAB_L1
 836         bool "Locate CPLB Switch Tables L1 Data Memory"
 837         default n
 838         depends on !BF531
 839         help
 840           If enabled, the CPLB Switch Tables are linked
 841           into L1 data memory. (less latency)
 842
 843 config CACHE_FLUSH_L1
 844         bool "Locate cache flush funcs in L1 Inst Memory"
 845         default y
 846         help
 847           If enabled, the Blackfin cache flushing functions are linked
 848           into L1 instruction memory.
 849
 850           Note that this might be required to address anomalies, but
 851           these functions are pretty small, so it shouldn't be too bad.
 852           If you are using a processor affected by an anomaly, the build
 853           system will double check for you and prevent it.
 854
 855 config APP_STACK_L1
 856         bool "Support locating application stack in L1 Scratch Memory"
 857         default y
 858         help
 859           If enabled the application stack can be located in L1
 860           scratch memory (less latency).
 861
 862           Currently only works with FLAT binaries.
 863
 864 config EXCEPTION_L1_SCRATCH
 865         bool "Locate exception stack in L1 Scratch Memory"
 866         default n
 867         depends on !APP_STACK_L1
 868         help
 869           Whenever an exception occurs, use the L1 Scratch memory for
 870           stack storage.  You cannot place the stacks of FLAT binaries
 871           in L1 when using this option.
 872
 873           If you don't use L1 Scratch, then you should say Y here.
 874
 875 comment "Speed Optimizations"
 876 config BFIN_INS_LOWOVERHEAD
 877         bool "ins[bwl] low overhead, higher interrupt latency"
 878         default y
 879         help
 880           Reads on the Blackfin are speculative. In Blackfin terms, this means
 881           they can be interrupted at any time (even after they have been issued
 882           on to the external bus), and re-issued after the interrupt occurs.
 883           For memory - this is not a big deal, since memory does not change if
 884           it sees a read.
 885
 886           If a FIFO is sitting on the end of the read, it will see two reads,
 887           when the core only sees one since the FIFO receives both the read
 888           which is cancelled (and not delivered to the core) and the one which
 889           is re-issued (which is delivered to the core).
 890
 891           To solve this, interrupts are turned off before reads occur to
 892           I/O space. This option controls which the overhead/latency of
 893           controlling interrupts during this time
 894            "n" turns interrupts off every read
 895                 (higher overhead, but lower interrupt latency)
 896            "y" turns interrupts off every loop
 897                 (low overhead, but longer interrupt latency)
 898
 899           default behavior is to leave this set to on (type "Y"). If you are experiencing
 900           interrupt latency issues, it is safe and OK to turn this off.
 901
 902 endmenu
 903
 904 choice
 905         prompt "Kernel executes from"
 906         help
 907           Choose the memory type that the kernel will be running in.
 908
 909 config RAMKERNEL
 910         bool "RAM"
 911         help
 912           The kernel will be resident in RAM when running.
 913
 914 config ROMKERNEL
 915         bool "ROM"
 916         help
 917           The kernel will be resident in FLASH/ROM when running.
 918
 919 endchoice
 920
 921 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
 922 config XIP_KERNEL
 923         bool
 924         default y
 925         depends on ROMKERNEL
 926
 927 source "mm/Kconfig"
 928
 929 config BFIN_GPTIMERS
 930         tristate "Enable Blackfin General Purpose Timers API"
 931         default n
 932         help
 933           Enable support for the General Purpose Timers API.  If you
 934           are unsure, say N.
 935
 936           To compile this driver as a module, choose M here: the module
 937           will be called gptimers.
 938
 939 choice
 940         prompt "Uncached DMA region"
 941         default DMA_UNCACHED_1M
 942 config DMA_UNCACHED_4M
 943         bool "Enable 4M DMA region"
 944 config DMA_UNCACHED_2M
 945         bool "Enable 2M DMA region"
 946 config DMA_UNCACHED_1M
 947         bool "Enable 1M DMA region"
 948 config DMA_UNCACHED_512K
 949         bool "Enable 512K DMA region"
 950 config DMA_UNCACHED_256K
 951         bool "Enable 256K DMA region"
 952 config DMA_UNCACHED_128K
 953         bool "Enable 128K DMA region"
 954 config DMA_UNCACHED_NONE
 955         bool "Disable DMA region"
 956 endchoice
 957
 958
 959 comment "Cache Support"
 960
 961 config BFIN_ICACHE
 962         bool "Enable ICACHE"
 963         default y
 964 config BFIN_EXTMEM_ICACHEABLE
 965         bool "Enable ICACHE for external memory"
 966         depends on BFIN_ICACHE
 967         default y
 968 config BFIN_L2_ICACHEABLE
 969         bool "Enable ICACHE for L2 SRAM"
 970         depends on BFIN_ICACHE
 971         depends on BF54x || BF561
 972         default n
 973
 974 config BFIN_DCACHE
 975         bool "Enable DCACHE"
 976         default y
 977 config BFIN_DCACHE_BANKA
 978         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
 979         depends on BFIN_DCACHE && !BF531
 980         default n
 981 config BFIN_EXTMEM_DCACHEABLE
 982         bool "Enable DCACHE for external memory"
 983         depends on BFIN_DCACHE
 984         default y
 985 choice
 986         prompt "External memory DCACHE policy"
 987         depends on BFIN_EXTMEM_DCACHEABLE
 988         default BFIN_EXTMEM_WRITEBACK if !SMP
 989         default BFIN_EXTMEM_WRITETHROUGH if SMP
 990 config BFIN_EXTMEM_WRITEBACK
 991         bool "Write back"
 992         depends on !SMP
 993         help
 994           Write Back Policy:
 995             Cached data will be written back to SDRAM only when needed.
 996             This can give a nice increase in performance, but beware of
 997             broken drivers that do not properly invalidate/flush their
 998             cache.
 999
1000           Write Through Policy:
1001             Cached data will always be written back to SDRAM when the
1002             cache is updated.  This is a completely safe setting, but
1003             performance is worse than Write Back.
1004
1005           If you are unsure of the options and you want to be safe,
1006           then go with Write Through.
1007
1008 config BFIN_EXTMEM_WRITETHROUGH
1009         bool "Write through"
1010         help
1011           Write Back Policy:
1012             Cached data will be written back to SDRAM only when needed.
1013             This can give a nice increase in performance, but beware of
1014             broken drivers that do not properly invalidate/flush their
1015             cache.
1016
1017           Write Through Policy:
1018             Cached data will always be written back to SDRAM when the
1019             cache is updated.  This is a completely safe setting, but
1020             performance is worse than Write Back.
1021
1022           If you are unsure of the options and you want to be safe,
1023           then go with Write Through.
1024
1025 endchoice
1026
1027 config BFIN_L2_DCACHEABLE
1028         bool "Enable DCACHE for L2 SRAM"
1029         depends on BFIN_DCACHE
1030         depends on (BF54x || BF561) && !SMP
1031         default n
1032 choice
1033         prompt "L2 SRAM DCACHE policy"
1034         depends on BFIN_L2_DCACHEABLE
1035         default BFIN_L2_WRITEBACK
1036 config BFIN_L2_WRITEBACK
1037         bool "Write back"
1038
1039 config BFIN_L2_WRITETHROUGH
1040         bool "Write through"
1041 endchoice
1042
1043
1044 comment "Memory Protection Unit"
1045 config MPU
1046         bool "Enable the memory protection unit (EXPERIMENTAL)"
1047         default n
1048         help
1049           Use the processor's MPU to protect applications from accessing
1050           memory they do not own.  This comes at a performance penalty
1051           and is recommended only for debugging.
1052
1053 comment "Asynchronous Memory Configuration"
1054
1055 menu "EBIU_AMGCTL Global Control"
1056 config C_AMCKEN
1057         bool "Enable CLKOUT"
1058         default y
1059
1060 config C_CDPRIO
1061         bool "DMA has priority over core for ext. accesses"
1062         default n
1063
1064 config C_B0PEN
1065         depends on BF561
1066         bool "Bank 0 16 bit packing enable"
1067         default y
1068
1069 config C_B1PEN
1070         depends on BF561
1071         bool "Bank 1 16 bit packing enable"
1072         default y
1073
1074 config C_B2PEN
1075         depends on BF561
1076         bool "Bank 2 16 bit packing enable"
1077         default y
1078
1079 config C_B3PEN
1080         depends on BF561
1081         bool "Bank 3 16 bit packing enable"
1082         default n
1083
1084 choice
1085         prompt "Enable Asynchronous Memory Banks"
1086         default C_AMBEN_ALL
1087
1088 config C_AMBEN
1089         bool "Disable All Banks"
1090
1091 config C_AMBEN_B0
1092         bool "Enable Bank 0"
1093
1094 config C_AMBEN_B0_B1
1095         bool "Enable Bank 0 & 1"
1096
1097 config C_AMBEN_B0_B1_B2
1098         bool "Enable Bank 0 & 1 & 2"
1099
1100 config C_AMBEN_ALL
1101         bool "Enable All Banks"
1102 endchoice
1103 endmenu
1104
1105 menu "EBIU_AMBCTL Control"
1106 config BANK_0
1107         hex "Bank 0 (AMBCTL0.L)"
1108         default 0x7BB0
1109         help
1110           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1111           used to control the Asynchronous Memory Bank 0 settings.
1112
1113 config BANK_1
1114         hex "Bank 1 (AMBCTL0.H)"
1115         default 0x7BB0
1116         default 0x5558 if BF54x
1117         help
1118           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1119           used to control the Asynchronous Memory Bank 1 settings.
1120
1121 config BANK_2
1122         hex "Bank 2 (AMBCTL1.L)"
1123         default 0x7BB0
1124         help
1125           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1126           used to control the Asynchronous Memory Bank 2 settings.
1127
1128 config BANK_3
1129         hex "Bank 3 (AMBCTL1.H)"
1130         default 0x99B3
1131         help
1132           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1133           used to control the Asynchronous Memory Bank 3 settings.
1134
1135 endmenu
1136
1137 config EBIU_MBSCTLVAL
1138         hex "EBIU Bank Select Control Register"
1139         depends on BF54x
1140         default 0
1141
1142 config EBIU_MODEVAL
1143         hex "Flash Memory Mode Control Register"
1144         depends on BF54x
1145         default 1
1146
1147 config EBIU_FCTLVAL
1148         hex "Flash Memory Bank Control Register"
1149         depends on BF54x
1150         default 6
1151 endmenu
1152
1153 #############################################################################
1154 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1155
1156 config PCI
1157         bool "PCI support"
1158         depends on BROKEN
1159         help
1160           Support for PCI bus.
1161
1162 source "drivers/pci/Kconfig"
1163
1164 source "drivers/pcmcia/Kconfig"
1165
1166 source "drivers/pci/hotplug/Kconfig"
1167
1168 endmenu
1169
1170 menu "Executable file formats"
1171
1172 source "fs/Kconfig.binfmt"
1173
1174 endmenu
1175
1176 menu "Power management options"
1177
1178 source "kernel/power/Kconfig"
1179
1180 config ARCH_SUSPEND_POSSIBLE
1181         def_bool y
1182
1183 choice
1184         prompt "Standby Power Saving Mode"
1185         depends on PM
1186         default PM_BFIN_SLEEP_DEEPER
1187 config  PM_BFIN_SLEEP_DEEPER
1188         bool "Sleep Deeper"
1189         help
1190           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1191           power dissipation by disabling the clock to the processor core (CCLK).
1192           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1193           to 0.85 V to provide the greatest power savings, while preserving the
1194           processor state.
1195           The PLL and system clock (SCLK) continue to operate at a very low
1196           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1197           the SDRAM is put into Self Refresh Mode. Typically an external event
1198           such as GPIO interrupt or RTC activity wakes up the processor.
1199           Various Peripherals such as UART, SPORT, PPI may not function as
1200           normal during Sleep Deeper, due to the reduced SCLK frequency.
1201           When in the sleep mode, system DMA access to L1 memory is not supported.
1202
1203           If unsure, select "Sleep Deeper".
1204
1205 config  PM_BFIN_SLEEP
1206         bool "Sleep"
1207         help
1208           Sleep Mode (High Power Savings) - The sleep mode reduces power
1209           dissipation by disabling the clock to the processor core (CCLK).
1210           The PLL and system clock (SCLK), however, continue to operate in
1211           this mode. Typically an external event or RTC activity will wake
1212           up the processor. When in the sleep mode, system DMA access to L1
1213           memory is not supported.
1214
1215           If unsure, select "Sleep Deeper".
1216 endchoice
1217
1218 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1219         depends on PM
1220
1221 config PM_BFIN_WAKE_PH6
1222         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1223         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1224         default n
1225         help
1226           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1227
1228 config PM_BFIN_WAKE_GP
1229         bool "Allow Wake-Up from GPIOs"
1230         depends on PM && BF54x
1231         default n
1232         help
1233           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1234           (all processors, except ADSP-BF549). This option sets
1235           the general-purpose wake-up enable (GPWE) control bit to enable
1236           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1237           On ADSP-BF549 this option enables the the same functionality on the
1238           /MRXON pin also PH7.
1239
1240 endmenu
1241
1242 menu "CPU Frequency scaling"
1243
1244 source "drivers/cpufreq/Kconfig"
1245
1246 config BFIN_CPU_FREQ
1247         bool
1248         depends on CPU_FREQ
1249         select CPU_FREQ_TABLE
1250         default y
1251
1252 config CPU_VOLTAGE
1253         bool "CPU Voltage scaling"
1254         depends on EXPERIMENTAL
1255         depends on CPU_FREQ
1256         default n
1257         help
1258           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1259           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1260           manuals. There is a theoretical risk that during VDDINT transitions
1261           the PLL may unlock.
1262
1263 endmenu
1264
1265 source "net/Kconfig"
1266
1267 source "drivers/Kconfig"
1268
1269 source "drivers/firmware/Kconfig"
1270
1271 source "fs/Kconfig"
1272
1273 source "arch/blackfin/Kconfig.debug"
1274
1275 source "security/Kconfig"
1276
1277 source "crypto/Kconfig"
1278
1279 source "lib/Kconfig"