arch/arm/plat-mxc/include/mach/mx31.h

   1 /*
   2  * Copyright 2004-2007 Freescale Semiconductor, Inc. All Rights Reserved.
   3  */
   4
   5 /*
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #ifndef __ASM_ARCH_MXC_MX31_H__
  12 #define __ASM_ARCH_MXC_MX31_H__
  13
  14 #ifndef __ASM_ARCH_MXC_HARDWARE_H__
  15 #error "Do not include directly."
  16 #endif
  17
  18 /*
  19  * MX31 memory map:
  20  *
  21  * Virt         Phys            Size    What
  22  * ---------------------------------------------------------------------------
  23  * F8000000     1FFC0000        16K     IRAM
  24  * F9000000     30000000        256M    L2CC
  25  * FC000000     43F00000        1M      AIPS 1
  26  * FC100000     50000000        1M      SPBA
  27  * FC200000     53F00000        1M      AIPS 2
  28  * FC500000     60000000        128M    ROMPATCH
  29  * FC400000     68000000        128M    AVIC
  30  *              70000000        256M    IPU (MAX M2)
  31  *              80000000        256M    CSD0 SDRAM/DDR
  32  *              90000000        256M    CSD1 SDRAM/DDR
  33  *              A0000000        128M    CS0 Flash
  34  *              A8000000        128M    CS1 Flash
  35  *              B0000000        32M     CS2
  36  *              B2000000        32M     CS3
  37  * F4000000     B4000000        32M     CS4
  38  *              B6000000        32M     CS5
  39  * FC320000     B8000000        64K     NAND, SDRAM, WEIM, M3IF, EMI controllers
  40  *              C0000000        64M     PCMCIA/CF
  41  */
  42
  43 #define CS0_BASE_ADDR           0xA0000000
  44 #define CS1_BASE_ADDR           0xA8000000
  45 #define CS2_BASE_ADDR           0xB0000000
  46 #define CS3_BASE_ADDR           0xB2000000
  47
  48 #define CS4_BASE_ADDR           0xB4000000
  49 #define CS4_BASE_ADDR_VIRT      0xF4000000
  50 #define CS4_SIZE                SZ_32M
  51
  52 #define CS5_BASE_ADDR           0xB6000000
  53 #define PCMCIA_MEM_BASE_ADDR    0xBC000000
  54
  55 /*
  56  * IRAM
  57  */
  58 #define IRAM_BASE_ADDR          0x1FFC0000      /* internal ram */
  59 #define IRAM_BASE_ADDR_VIRT     0xF8000000
  60 #define IRAM_SIZE               SZ_16K
  61
  62 /*
  63  * L2CC
  64  */
  65 #define L2CC_BASE_ADDR          0x30000000
  66 #define L2CC_BASE_ADDR_VIRT     0xF9000000
  67 #define L2CC_SIZE               SZ_1M
  68
  69 /*
  70  * AIPS 1
  71  */
  72 #define AIPS1_BASE_ADDR         0x43F00000
  73 #define AIPS1_BASE_ADDR_VIRT    0xFC000000
  74 #define AIPS1_SIZE              SZ_1M
  75
  76 #define MAX_BASE_ADDR           (AIPS1_BASE_ADDR + 0x00004000)
  77 #define EVTMON_BASE_ADDR        (AIPS1_BASE_ADDR + 0x00008000)
  78 #define CLKCTL_BASE_ADDR        (AIPS1_BASE_ADDR + 0x0000C000)
  79 #define ETB_SLOT4_BASE_ADDR     (AIPS1_BASE_ADDR + 0x00010000)
  80 #define ETB_SLOT5_BASE_ADDR     (AIPS1_BASE_ADDR + 0x00014000)
  81 #define ECT_CTIO_BASE_ADDR      (AIPS1_BASE_ADDR + 0x00018000)
  82 #define I2C_BASE_ADDR           (AIPS1_BASE_ADDR + 0x00080000)
  83 #define I2C3_BASE_ADDR          (AIPS1_BASE_ADDR + 0x00084000)
  84 #define OTG_BASE_ADDR           (AIPS1_BASE_ADDR + 0x00088000)
  85 #define ATA_BASE_ADDR           (AIPS1_BASE_ADDR + 0x0008C000)
  86 #define UART1_BASE_ADDR         (AIPS1_BASE_ADDR + 0x00090000)
  87 #define UART2_BASE_ADDR         (AIPS1_BASE_ADDR + 0x00094000)
  88 #define I2C2_BASE_ADDR          (AIPS1_BASE_ADDR + 0x00098000)
  89 #define OWIRE_BASE_ADDR         (AIPS1_BASE_ADDR + 0x0009C000)
  90 #define SSI1_BASE_ADDR          (AIPS1_BASE_ADDR + 0x000A0000)
  91 #define CSPI1_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000A4000)
  92 #define KPP_BASE_ADDR           (AIPS1_BASE_ADDR + 0x000A8000)
  93 #define IOMUXC_BASE_ADDR        (AIPS1_BASE_ADDR + 0x000AC000)
  94 #define UART4_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000B0000)
  95 #define UART5_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000B4000)
  96 #define ECT_IP1_BASE_ADDR       (AIPS1_BASE_ADDR + 0x000B8000)
  97 #define ECT_IP2_BASE_ADDR       (AIPS1_BASE_ADDR + 0x000BC000)
  98
  99 /*
 100  * SPBA global module enabled #0
 101  */
 102 #define SPBA0_BASE_ADDR         0x50000000
 103 #define SPBA0_BASE_ADDR_VIRT    0xFC100000
 104 #define SPBA0_SIZE              SZ_1M
 105
 106 #define MMC_SDHC1_BASE_ADDR     (SPBA0_BASE_ADDR + 0x00004000)
 107 #define MMC_SDHC2_BASE_ADDR     (SPBA0_BASE_ADDR + 0x00008000)
 108 #define UART3_BASE_ADDR         (SPBA0_BASE_ADDR + 0x0000C000)
 109 #define CSPI2_BASE_ADDR         (SPBA0_BASE_ADDR + 0x00010000)
 110 #define SSI2_BASE_ADDR          (SPBA0_BASE_ADDR + 0x00014000)
 111 #define SIM1_BASE_ADDR          (SPBA0_BASE_ADDR + 0x00018000)
 112 #define IIM_BASE_ADDR           (SPBA0_BASE_ADDR + 0x0001C000)
 113 #define ATA_DMA_BASE_ADDR       (SPBA0_BASE_ADDR + 0x00020000)
 114 #define MSHC1_BASE_ADDR         (SPBA0_BASE_ADDR + 0x00024000)
 115 #define MSHC2_BASE_ADDR         (SPBA0_BASE_ADDR + 0x00024000)
 116 #define SPBA_CTRL_BASE_ADDR     (SPBA0_BASE_ADDR + 0x0003C000)
 117
 118 /*
 119  * AIPS 2
 120  */
 121 #define AIPS2_BASE_ADDR         0x53F00000
 122 #define AIPS2_BASE_ADDR_VIRT    0xFC200000
 123 #define AIPS2_SIZE              SZ_1M
 124 #define CCM_BASE_ADDR           (AIPS2_BASE_ADDR + 0x00080000)
 125 #define CSPI3_BASE_ADDR         (AIPS2_BASE_ADDR + 0x00084000)
 126 #define FIRI_BASE_ADDR          (AIPS2_BASE_ADDR + 0x0008C000)
 127 #define GPT1_BASE_ADDR          (AIPS2_BASE_ADDR + 0x00090000)
 128 #define EPIT1_BASE_ADDR         (AIPS2_BASE_ADDR + 0x00094000)
 129 #define EPIT2_BASE_ADDR         (AIPS2_BASE_ADDR + 0x00098000)
 130 #define GPIO3_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000A4000)
 131 #define SCC_BASE_ADDR           (AIPS2_BASE_ADDR + 0x000AC000)
 132 #define SCM_BASE_ADDR           (AIPS2_BASE_ADDR + 0x000AE000)
 133 #define SMN_BASE_ADDR           (AIPS2_BASE_ADDR + 0x000AF000)
 134 #define RNGA_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000B0000)
 135 #define IPU_CTRL_BASE_ADDR      (AIPS2_BASE_ADDR + 0x000C0000)
 136 #define AUDMUX_BASE_ADDR        (AIPS2_BASE_ADDR + 0x000C4000)
 137 #define MPEG4_ENC_BASE_ADDR     (AIPS2_BASE_ADDR + 0x000C8000)
 138 #define GPIO1_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000CC000)
 139 #define GPIO2_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000D0000)
 140 #define SDMA_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000D4000)
 141 #define RTC_BASE_ADDR           (AIPS2_BASE_ADDR + 0x000D8000)
 142 #define WDOG_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000DC000)
 143 #define PWM_BASE_ADDR           (AIPS2_BASE_ADDR + 0x000E0000)
 144 #define RTIC_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000EC000)
 145
 146 /*
 147  * ROMP and AVIC
 148  */
 149 #define ROMP_BASE_ADDR          0x60000000
 150 #define ROMP_BASE_ADDR_VIRT     0xFC500000
 151 #define ROMP_SIZE               SZ_1M
 152
 153 #define AVIC_BASE_ADDR          0x68000000
 154 #define AVIC_BASE_ADDR_VIRT     0xFC400000
 155 #define AVIC_SIZE               SZ_1M
 156
 157 /*
 158  * NAND, SDRAM, WEIM, M3IF, EMI controllers
 159  */
 160 #define X_MEMC_BASE_ADDR        0xB8000000
 161 #define X_MEMC_BASE_ADDR_VIRT   0xFC320000
 162 #define X_MEMC_SIZE             SZ_64K
 163
 164 #define NFC_BASE_ADDR           (X_MEMC_BASE_ADDR + 0x0000)
 165 #define ESDCTL_BASE_ADDR        (X_MEMC_BASE_ADDR + 0x1000)
 166 #define WEIM_BASE_ADDR          (X_MEMC_BASE_ADDR + 0x2000)
 167 #define M3IF_BASE_ADDR          (X_MEMC_BASE_ADDR + 0x3000)
 168 #define EMI_CTL_BASE_ADDR       (X_MEMC_BASE_ADDR + 0x4000)
 169 #define PCMCIA_CTL_BASE_ADDR    EMI_CTL_BASE_ADDR
 170
 171 /*
 172  * Memory regions and CS
 173  */
 174 #define IPU_MEM_BASE_ADDR       0x70000000
 175 #define CSD0_BASE_ADDR          0x80000000
 176 #define CSD1_BASE_ADDR          0x90000000
 177 #define CS0_BASE_ADDR           0xA0000000
 178 #define CS1_BASE_ADDR           0xA8000000
 179 #define CS2_BASE_ADDR           0xB0000000
 180 #define CS3_BASE_ADDR           0xB2000000
 181
 182 #define CS4_BASE_ADDR           0xB4000000
 183 #define CS4_BASE_ADDR_VIRT      0xF4000000
 184 #define CS4_SIZE                SZ_32M
 185
 186 #define CS5_BASE_ADDR           0xB6000000
 187 #define PCMCIA_MEM_BASE_ADDR    0xBC000000
 188
 189 /*!
 190  * This macro defines the physical to virtual address mapping for all the
 191  * peripheral modules. It is used by passing in the physical address as x
 192  * and returning the virtual address. If the physical address is not mapped,
 193  * it returns 0xDEADBEEF
 194  */
 195 #define IO_ADDRESS(x)   \
 196         (void __iomem *) \
 197         (((x >= IRAM_BASE_ADDR) && (x < (IRAM_BASE_ADDR + IRAM_SIZE))) ? IRAM_IO_ADDRESS(x):\
 198         ((x >= L2CC_BASE_ADDR) && (x < (L2CC_BASE_ADDR + L2CC_SIZE))) ? L2CC_IO_ADDRESS(x):\
 199         ((x >= AIPS1_BASE_ADDR) && (x < (AIPS1_BASE_ADDR + AIPS1_SIZE))) ? AIPS1_IO_ADDRESS(x):\
 200         ((x >= SPBA0_BASE_ADDR) && (x < (SPBA0_BASE_ADDR + SPBA0_SIZE))) ? SPBA0_IO_ADDRESS(x):\
 201         ((x >= AIPS2_BASE_ADDR) && (x < (AIPS2_BASE_ADDR + AIPS2_SIZE))) ? AIPS2_IO_ADDRESS(x):\
 202         ((x >= ROMP_BASE_ADDR) && (x < (ROMP_BASE_ADDR + ROMP_SIZE))) ? ROMP_IO_ADDRESS(x):\
 203         ((x >= AVIC_BASE_ADDR) && (x < (AVIC_BASE_ADDR + AVIC_SIZE))) ? AVIC_IO_ADDRESS(x):\
 204         ((x >= CS4_BASE_ADDR) && (x < (CS4_BASE_ADDR + CS4_SIZE))) ? CS4_IO_ADDRESS(x):\
 205         ((x >= X_MEMC_BASE_ADDR) && (x < (X_MEMC_BASE_ADDR + X_MEMC_SIZE))) ? X_MEMC_IO_ADDRESS(x):\
 206         0xDEADBEEF)
 207
 208 /*
 209  * define the address mapping macros: in physical address order
 210  */
 211
 212 #define IRAM_IO_ADDRESS(x)  \
 213         (((x) - IRAM_BASE_ADDR) + IRAM_BASE_ADDR_VIRT)
 214
 215 #define L2CC_IO_ADDRESS(x)  \
 216         (((x) - L2CC_BASE_ADDR) + L2CC_BASE_ADDR_VIRT)
 217
 218 #define AIPS1_IO_ADDRESS(x)  \
 219         (((x) - AIPS1_BASE_ADDR) + AIPS1_BASE_ADDR_VIRT)
 220
 221 #define SPBA0_IO_ADDRESS(x)  \
 222         (((x) - SPBA0_BASE_ADDR) + SPBA0_BASE_ADDR_VIRT)
 223
 224 #define AIPS2_IO_ADDRESS(x)  \
 225         (((x) - AIPS2_BASE_ADDR) + AIPS2_BASE_ADDR_VIRT)
 226
 227 #define ROMP_IO_ADDRESS(x)  \
 228         (((x) - ROMP_BASE_ADDR) + ROMP_BASE_ADDR_VIRT)
 229
 230 #define AVIC_IO_ADDRESS(x)  \
 231         (((x) - AVIC_BASE_ADDR) + AVIC_BASE_ADDR_VIRT)
 232
 233 #define CS4_IO_ADDRESS(x)  \
 234         (((x) - CS4_BASE_ADDR) + CS4_BASE_ADDR_VIRT)
 235
 236 #define X_MEMC_IO_ADDRESS(x)  \
 237         (((x) - X_MEMC_BASE_ADDR) + X_MEMC_BASE_ADDR_VIRT)
 238
 239 #define PCMCIA_IO_ADDRESS(x) \
 240         (((x) - X_MEMC_BASE_ADDR) + X_MEMC_BASE_ADDR_VIRT)
 241
 242 /*
 243  * Interrupt numbers
 244  */
 245 #define MXC_INT_PEN_ADS7843     0
 246 #define MXC_INT_RESV1           1
 247 #define MXC_INT_CS8900A         2
 248 #define MXC_INT_I2C3            3
 249 #define MXC_INT_I2C2            4
 250 #define MXC_INT_MPEG4_ENCODER   5
 251 #define MXC_INT_RTIC            6
 252 #define MXC_INT_FIRI            7
 253 #define MXC_INT_MMC_SDHC2       8
 254 #define MXC_INT_MMC_SDHC1       9
 255 #define MXC_INT_I2C             10
 256 #define MXC_INT_SSI2            11
 257 #define MXC_INT_SSI1            12
 258 #define MXC_INT_CSPI2           13
 259 #define MXC_INT_CSPI1           14
 260 #define MXC_INT_ATA             15
 261 #define MXC_INT_MBX             16
 262 #define MXC_INT_CSPI3           17
 263 #define MXC_INT_UART3           18
 264 #define MXC_INT_IIM             19
 265 #define MXC_INT_SIM2            20
 266 #define MXC_INT_SIM1            21
 267 #define MXC_INT_RNGA            22
 268 #define MXC_INT_EVTMON          23
 269 #define MXC_INT_KPP             24
 270 #define MXC_INT_RTC             25
 271 #define MXC_INT_PWM             26
 272 #define MXC_INT_EPIT2           27
 273 #define MXC_INT_EPIT1           28
 274 #define MXC_INT_GPT             29
 275 #define MXC_INT_RESV30          30
 276 #define MXC_INT_RESV31          31
 277 #define MXC_INT_UART2           32
 278 #define MXC_INT_NANDFC          33
 279 #define MXC_INT_SDMA            34
 280 #define MXC_INT_USB1            35
 281 #define MXC_INT_USB2            36
 282 #define MXC_INT_USB3            37
 283 #define MXC_INT_USB4            38
 284 #define MXC_INT_MSHC1           39
 285 #define MXC_INT_MSHC2           40
 286 #define MXC_INT_IPU_ERR         41
 287 #define MXC_INT_IPU_SYN         42
 288 #define MXC_INT_RESV43          43
 289 #define MXC_INT_RESV44          44
 290 #define MXC_INT_UART1           45
 291 #define MXC_INT_UART4           46
 292 #define MXC_INT_UART5           47
 293 #define MXC_INT_ECT             48
 294 #define MXC_INT_SCC_SCM         49
 295 #define MXC_INT_SCC_SMN         50
 296 #define MXC_INT_GPIO2           51
 297 #define MXC_INT_GPIO1           52
 298 #define MXC_INT_CCM             53
 299 #define MXC_INT_PCMCIA          54
 300 #define MXC_INT_WDOG            55
 301 #define MXC_INT_GPIO3           56
 302 #define MXC_INT_RESV57          57
 303 #define MXC_INT_EXT_POWER       58
 304 #define MXC_INT_EXT_TEMPER      59
 305 #define MXC_INT_EXT_SENSOR60    60
 306 #define MXC_INT_EXT_SENSOR61    61
 307 #define MXC_INT_EXT_WDOG        62
 308 #define MXC_INT_EXT_TV          63
 309
 310 #define PROD_SIGNATURE          0x1     /* For MX31 */
 311
 312 /* silicon revisions specific to i.MX31 */
 313 #define CHIP_REV_1_0            0x10
 314 #define CHIP_REV_1_1            0x11
 315 #define CHIP_REV_1_2            0x12
 316 #define CHIP_REV_1_3            0x13
 317 #define CHIP_REV_2_0            0x20
 318 #define CHIP_REV_2_1            0x21
 319 #define CHIP_REV_2_2            0x22
 320 #define CHIP_REV_2_3            0x23
 321 #define CHIP_REV_3_0            0x30
 322 #define CHIP_REV_3_1            0x31
 323 #define CHIP_REV_3_2            0x32
 324
 325 #define SYSTEM_REV_MIN          CHIP_REV_1_0
 326 #define SYSTEM_REV_NUM          3
 327
 328 /* gpio and gpio based interrupt handling */
 329 #define GPIO_DR                 0x00
 330 #define GPIO_GDIR               0x04
 331 #define GPIO_PSR                0x08
 332 #define GPIO_ICR1               0x0C
 333 #define GPIO_ICR2               0x10
 334 #define GPIO_IMR                0x14
 335 #define GPIO_ISR                0x18
 336 #define GPIO_INT_LOW_LEV        0x0
 337 #define GPIO_INT_HIGH_LEV       0x1
 338 #define GPIO_INT_RISE_EDGE      0x2
 339 #define GPIO_INT_FALL_EDGE      0x3
 340 #define GPIO_INT_NONE           0x4
 341
 342 /* Mandatory defines used globally */
 343
 344 /* this CPU supports up to 96 GPIOs */
 345 #define ARCH_NR_GPIOS           96
 346
 347 #if !defined(__ASSEMBLY__) && !defined(__MXC_BOOT_UNCOMPRESS)
 348
 349 /* this is a i.MX31 CPU */
 350 #define cpu_is_mx31()           (1)
 351
 352 extern unsigned int system_rev;
 353
 354 static inline int mx31_revision(void)
 355 {
 356         return system_rev;
 357 }
 358 #endif
 359
 360 #endif /*  __ASM_ARCH_MXC_MX31_H__ */