arch/arm/mm/proc-v6.S

   1 /*
   2  *  linux/arch/arm/mm/proc-v6.S
   3  *
   4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  *  This is the "shell" of the ARMv6 processor support.
  11  */
  12 #include <linux/linkage.h>
  13 #include <asm/assembler.h>
  14 #include <asm/asm-offsets.h>
  15 #include <asm/hardware/arm_scu.h>
  16 #include <asm/procinfo.h>
  17 #include <asm/pgtable-hwdef.h>
  18 #include <asm/pgtable.h>
  19
  20 #include "proc-macros.S"
  21
  22 #define D_CACHE_LINE_SIZE       32
  23
  24         .macro  cpsie, flags
  25         .ifc \flags, f
  26         .long   0xf1080040
  27         .exitm
  28         .endif
  29         .ifc \flags, i
  30         .long   0xf1080080
  31         .exitm
  32         .endif
  33         .ifc \flags, if
  34         .long   0xf10800c0
  35         .exitm
  36         .endif
  37         .err
  38         .endm
  39
  40         .macro  cpsid, flags
  41         .ifc \flags, f
  42         .long   0xf10c0040
  43         .exitm
  44         .endif
  45         .ifc \flags, i
  46         .long   0xf10c0080
  47         .exitm
  48         .endif
  49         .ifc \flags, if
  50         .long   0xf10c00c0
  51         .exitm
  52         .endif
  53         .err
  54         .endm
  55
  56 ENTRY(cpu_v6_proc_init)
  57         mov     pc, lr
  58
  59 ENTRY(cpu_v6_proc_fin)
  60         stmfd   sp!, {lr}
  61         cpsid   if                              @ disable interrupts
  62         bl      v6_flush_kern_cache_all
  63         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  64         bic     r0, r0, #0x1000                 @ ...i............
  65         bic     r0, r0, #0x0006                 @ .............ca.
  66         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  67         ldmfd   sp!, {pc}
  68
  69 /*
  70  *      cpu_v6_reset(loc)
  71  *
  72  *      Perform a soft reset of the system.  Put the CPU into the
  73  *      same state as it would be if it had been reset, and branch
  74  *      to what would be the reset vector.
  75  *
  76  *      - loc   - location to jump to for soft reset
  77  *
  78  *      It is assumed that:
  79  */
  80         .align  5
  81 ENTRY(cpu_v6_reset)
  82         mov     pc, r0
  83
  84 /*
  85  *      cpu_v6_do_idle()
  86  *
  87  *      Idle the processor (eg, wait for interrupt).
  88  *
  89  *      IRQs are already disabled.
  90  */
  91 ENTRY(cpu_v6_do_idle)
  92         mcr     p15, 0, r1, c7, c0, 4           @ wait for interrupt
  93         mov     pc, lr
  94
  95 ENTRY(cpu_v6_dcache_clean_area)
  96 #ifndef TLB_CAN_READ_FROM_L1_CACHE
  97 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
  98         add     r0, r0, #D_CACHE_LINE_SIZE
  99         subs    r1, r1, #D_CACHE_LINE_SIZE
 100         bhi     1b
 101 #endif
 102         mov     pc, lr
 103
 104 /*
 105  *      cpu_arm926_switch_mm(pgd_phys, tsk)
 106  *
 107  *      Set the translation table base pointer to be pgd_phys
 108  *
 109  *      - pgd_phys - physical address of new TTB
 110  *
 111  *      It is assumed that:
 112  *      - we are not using split page tables
 113  */
 114 ENTRY(cpu_v6_switch_mm)
 115         mov     r2, #0
 116         ldr     r1, [r1, #MM_CONTEXT_ID]        @ get mm->context.id
 117 #ifdef CONFIG_SMP
 118         orr     r0, r0, #2                      @ set shared pgtable
 119 #endif
 120         mcr     p15, 0, r2, c7, c5, 6           @ flush BTAC/BTB
 121         mcr     p15, 0, r2, c7, c10, 4          @ drain write buffer
 122         mcr     p15, 0, r0, c2, c0, 0           @ set TTB 0
 123         mcr     p15, 0, r1, c13, c0, 1          @ set context ID
 124         mov     pc, lr
 125
 126 /*
 127  *      cpu_v6_set_pte(ptep, pte)
 128  *
 129  *      Set a level 2 translation table entry.
 130  *
 131  *      - ptep  - pointer to level 2 translation table entry
 132  *                (hardware version is stored at -1024 bytes)
 133  *      - pte   - PTE value to store
 134  *
 135  *      Permissions:
 136  *        YUWD  APX AP1 AP0     SVC     User
 137  *        0xxx   0   0   0      no acc  no acc
 138  *        100x   1   0   1      r/o     no acc
 139  *        10x0   1   0   1      r/o     no acc
 140  *        1011   0   0   1      r/w     no acc
 141  *        110x   0   1   0      r/w     r/o
 142  *        11x0   0   1   0      r/w     r/o
 143  *        1111   0   1   1      r/w     r/w
 144  */
 145 ENTRY(cpu_v6_set_pte)
 146         str     r1, [r0], #-2048                @ linux version
 147
 148         bic     r2, r1, #0x000003f0
 149         bic     r2, r2, #0x00000003
 150         orr     r2, r2, #PTE_EXT_AP0 | 2
 151
 152         tst     r1, #L_PTE_WRITE
 153         tstne   r1, #L_PTE_DIRTY
 154         orreq   r2, r2, #PTE_EXT_APX
 155
 156         tst     r1, #L_PTE_USER
 157         orrne   r2, r2, #PTE_EXT_AP1
 158         tstne   r2, #PTE_EXT_APX
 159         bicne   r2, r2, #PTE_EXT_APX | PTE_EXT_AP0
 160
 161         tst     r1, #L_PTE_YOUNG
 162         biceq   r2, r2, #PTE_EXT_APX | PTE_EXT_AP_MASK
 163
 164 @       tst     r1, #L_PTE_EXEC
 165 @       orreq   r2, r2, #PTE_EXT_XN
 166
 167         tst     r1, #L_PTE_PRESENT
 168         moveq   r2, #0
 169
 170         str     r2, [r0]
 171         mcr     p15, 0, r0, c7, c10, 1 @ flush_pte
 172         mov     pc, lr
 173
 174
 175
 176
 177 cpu_v6_name:
 178         .asciz  "Some Random V6 Processor"
 179         .align
 180
 181         .section ".text.init", #alloc, #execinstr
 182
 183 /*
 184  *      __v6_setup
 185  *
 186  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
 187  *      on.  Return in r0 the new CP15 C1 control register setting.
 188  *
 189  *      We automatically detect if we have a Harvard cache, and use the
 190  *      Harvard cache control instructions insead of the unified cache
 191  *      control instructions.
 192  *
 193  *      This should be able to cover all ARMv6 cores.
 194  *
 195  *      It is assumed that:
 196  *      - cache type register is implemented
 197  */
 198 __v6_setup:
 199 #ifdef CONFIG_SMP
 200         /* Set up the SCU on core 0 only */
 201         mrc     p15, 0, r0, c0, c0, 5           @ CPU core number
 202         ands    r0, r0, #15
 203         moveq   r0, #0x10000000 @ SCU_BASE
 204         orreq   r0, r0, #0x00100000
 205         ldreq   r5, [r0, #SCU_CTRL]
 206         orreq   r5, r5, #1
 207         streq   r5, [r0, #SCU_CTRL]
 208
 209 #ifndef CONFIG_CPU_DCACHE_DISABLE
 210         mrc     p15, 0, r0, c1, c0, 1           @ Enable SMP/nAMP mode
 211         orr     r0, r0, #0x20
 212         mcr     p15, 0, r0, c1, c0, 1
 213 #endif
 214 #endif
 215
 216         mov     r0, #0
 217         mcr     p15, 0, r0, c7, c14, 0          @ clean+invalidate D cache
 218         mcr     p15, 0, r0, c7, c5, 0           @ invalidate I cache
 219         mcr     p15, 0, r0, c7, c15, 0          @ clean+invalidate cache
 220         mcr     p15, 0, r0, c7, c10, 4          @ drain write buffer
 221         mcr     p15, 0, r0, c8, c7, 0           @ invalidate I + D TLBs
 222         mcr     p15, 0, r0, c2, c0, 2           @ TTB control register
 223 #ifdef CONFIG_SMP
 224         orr     r4, r4, #2                      @ set shared pgtable
 225 #endif
 226         mcr     p15, 0, r4, c2, c0, 1           @ load TTB1
 227 #ifdef CONFIG_VFP
 228         mrc     p15, 0, r0, c1, c0, 2
 229         orr     r0, r0, #(0xf << 20)
 230         mcr     p15, 0, r0, c1, c0, 2           @ Enable full access to VFP
 231 #endif
 232         mrc     p15, 0, r0, c1, c0, 0           @ read control register
 233         ldr     r5, v6_cr1_clear                @ get mask for bits to clear
 234         bic     r0, r0, r5                      @ clear bits them
 235         ldr     r5, v6_cr1_set                  @ get mask for bits to set
 236         orr     r0, r0, r5                      @ set them
 237         mov     pc, lr                          @ return to head.S:__ret
 238
 239         /*
 240          *         V X F   I D LR
 241          * .... ...E PUI. .T.T 4RVI ZFRS BLDP WCAM
 242          * rrrr rrrx xxx0 0101 xxxx xxxx x111 xxxx < forced
 243          *         0 110       0011 1.00 .111 1101 < we want
 244          */
 245         .type   v6_cr1_clear, #object
 246         .type   v6_cr1_set, #object
 247 v6_cr1_clear:
 248         .word   0x01e0fb7f
 249 v6_cr1_set:
 250         .word   0x00c0387d
 251
 252         .type   v6_processor_functions, #object
 253 ENTRY(v6_processor_functions)
 254         .word   v6_early_abort
 255         .word   cpu_v6_proc_init
 256         .word   cpu_v6_proc_fin
 257         .word   cpu_v6_reset
 258         .word   cpu_v6_do_idle
 259         .word   cpu_v6_dcache_clean_area
 260         .word   cpu_v6_switch_mm
 261         .word   cpu_v6_set_pte
 262         .size   v6_processor_functions, . - v6_processor_functions
 263
 264         .type   cpu_arch_name, #object
 265 cpu_arch_name:
 266         .asciz  "armv6"
 267         .size   cpu_arch_name, . - cpu_arch_name
 268
 269         .type   cpu_elf_name, #object
 270 cpu_elf_name:
 271         .asciz  "v6"
 272         .size   cpu_elf_name, . - cpu_elf_name
 273         .align
 274
 275         .section ".proc.info.init", #alloc, #execinstr
 276
 277         /*
 278          * Match any ARMv6 processor core.
 279          */
 280         .type   __v6_proc_info, #object
 281 __v6_proc_info:
 282         .long   0x0007b000
 283         .long   0x0007f000
 284         .long   PMD_TYPE_SECT | \
 285                 PMD_SECT_BUFFERABLE | \
 286                 PMD_SECT_CACHEABLE | \
 287                 PMD_SECT_AP_WRITE | \
 288                 PMD_SECT_AP_READ
 289         b       __v6_setup
 290         .long   cpu_arch_name
 291         .long   cpu_elf_name
 292         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_VFP|HWCAP_EDSP|HWCAP_JAVA
 293         .long   cpu_v6_name
 294         .long   v6_processor_functions
 295         .long   v6wbi_tlb_fns
 296         .long   v6_user_fns
 297         .long   v6_cache_fns
 298         .size   __v6_proc_info, . - __v6_proc_info