arch/arm/mach-tegra/tegra210/clock.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2013-2020
   4  * NVIDIA Corporation <www.nvidia.com>
   5  */
   6
   7 /* Tegra210 Clock control functions */
   8
   9 #include <common.h>
  10 #include <errno.h>
  11 #include <init.h>
  12 #include <asm/cache.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/clock.h>
  15 #include <asm/arch/sysctr.h>
  16 #include <asm/arch/tegra.h>
  17 #include <asm/arch-tegra/clk_rst.h>
  18 #include <asm/arch-tegra/timer.h>
  19 #include <div64.h>
  20 #include <fdtdec.h>
  21
  22 /*
  23  * Clock types that we can use as a source. The Tegra210 has muxes for the
  24  * peripheral clocks, and in most cases there are four options for the clock
  25  * source. This gives us a clock 'type' and exploits what commonality exists
  26  * in the device.
  27  *
  28  * Letters are obvious, except for T which means CLK_M, and S which means the
  29  * clock derived from 32KHz. Beware that CLK_M (also called OSC in the
  30  * datasheet) and PLL_M are different things. The former is the basic
  31  * clock supplied to the SOC from an external oscillator. The latter is the
  32  * memory clock PLL.
  33  *
  34  * See definitions in clock_id in the header file.
  35  */
  36 enum clock_type_id {
  37         CLOCK_TYPE_AXPT,        /* PLL_A, PLL_X, PLL_P, CLK_M */
  38         CLOCK_TYPE_MCPA,        /* and so on */
  39         CLOCK_TYPE_MCPT,
  40         CLOCK_TYPE_PCM,
  41         CLOCK_TYPE_PCMT,
  42         CLOCK_TYPE_PDCT,
  43         CLOCK_TYPE_ACPT,
  44         CLOCK_TYPE_ASPTE,
  45         CLOCK_TYPE_PDD2T,
  46         CLOCK_TYPE_PCST,
  47         CLOCK_TYPE_DP,
  48
  49         CLOCK_TYPE_PC2CC3M,
  50         CLOCK_TYPE_PC2CC3S_T,
  51         CLOCK_TYPE_PC2CC3M_T,
  52         CLOCK_TYPE_PC2CC3M_T16, /* PC2CC3M_T, but w/16-bit divisor (I2C) */
  53         CLOCK_TYPE_MC2CC3P_A,
  54         CLOCK_TYPE_M,
  55         CLOCK_TYPE_MCPTM2C2C3,
  56         CLOCK_TYPE_PC2CC3T_S,
  57         CLOCK_TYPE_AC2CC3P_TS2,
  58         CLOCK_TYPE_PC01C00_C42C41TC40,
  59
  60         CLOCK_TYPE_COUNT,
  61         CLOCK_TYPE_NONE = -1,   /* invalid clock type */
  62 };
  63
  64 enum {
  65         CLOCK_MAX_MUX   = 8     /* number of source options for each clock */
  66 };
  67
  68 /*
  69  * Clock source mux for each clock type. This just converts our enum into
  70  * a list of mux sources for use by the code.
  71  *
  72  * Note:
  73  *  The extra column in each clock source array is used to store the mask
  74  *  bits in its register for the source.
  75  */
  76 #define CLK(x) CLOCK_ID_ ## x
  77 static enum clock_id clock_source[CLOCK_TYPE_COUNT][CLOCK_MAX_MUX+1] = {
  78         { CLK(AUDIO),   CLK(XCPU),      CLK(PERIPH),    CLK(OSC),
  79                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  80                 MASK_BITS_31_30},
  81         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(AUDIO),
  82                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  83                 MASK_BITS_31_30},
  84         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
  85                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  86                 MASK_BITS_31_30},
  87         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(NONE),
  88                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  89                 MASK_BITS_31_30},
  90         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC),
  91                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  92                 MASK_BITS_31_30},
  93         { CLK(PERIPH),  CLK(DISPLAY),   CLK(CGENERAL),  CLK(OSC),
  94                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  95                 MASK_BITS_31_30},
  96         { CLK(AUDIO),   CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
  97                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  98                 MASK_BITS_31_30},
  99         { CLK(AUDIO),   CLK(SFROM32KHZ),        CLK(PERIPH),    CLK(OSC),
 100                 CLK(EPCI),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 101                 MASK_BITS_31_29},
 102         { CLK(PERIPH),  CLK(NONE),      CLK(DISPLAY),   CLK(NONE),
 103                 CLK(NONE),      CLK(DISPLAY2),  CLK(OSC),       CLK(NONE),
 104                 MASK_BITS_31_29},
 105         { CLK(PERIPH),  CLK(CGENERAL),  CLK(SFROM32KHZ),        CLK(OSC),
 106                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 107                 MASK_BITS_31_28},
 108         /* CLOCK_TYPE_DP */
 109         { CLK(NONE),    CLK(NONE),      CLK(NONE),      CLK(NONE),
 110                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 111                 MASK_BITS_31_28},
 112
 113         /* Additional clock types on Tegra114+ */
 114         /* CLOCK_TYPE_PC2CC3M */
 115         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 116                 CLK(MEMORY),    CLK(NONE),      CLK(NONE),      CLK(NONE),
 117                 MASK_BITS_31_29},
 118         /* CLOCK_TYPE_PC2CC3S_T */
 119         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 120                 CLK(SFROM32KHZ), CLK(NONE),     CLK(OSC),       CLK(NONE),
 121                 MASK_BITS_31_29},
 122         /* CLOCK_TYPE_PC2CC3M_T */
 123         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 124                 CLK(MEMORY),    CLK(NONE),      CLK(OSC),       CLK(NONE),
 125                 MASK_BITS_31_29},
 126         /* CLOCK_TYPE_PC2CC3M_T, w/16-bit divisor (I2C) */
 127         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 128                 CLK(MEMORY),    CLK(NONE),      CLK(OSC),       CLK(NONE),
 129                 MASK_BITS_31_29},
 130         /* CLOCK_TYPE_MC2CC3P_A */
 131         { CLK(MEMORY),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 132                 CLK(PERIPH),    CLK(NONE),      CLK(AUDIO),     CLK(NONE),
 133                 MASK_BITS_31_29},
 134         /* CLOCK_TYPE_M */
 135         { CLK(MEMORY),          CLK(NONE),      CLK(NONE),      CLK(NONE),
 136                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 137                 MASK_BITS_31_30},
 138         /* CLOCK_TYPE_MCPTM2C2C3 */
 139         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
 140                 CLK(MEMORY2),   CLK(CGENERAL2), CLK(CGENERAL3), CLK(NONE),
 141                 MASK_BITS_31_29},
 142         /* CLOCK_TYPE_PC2CC3T_S */
 143         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 144                 CLK(OSC),       CLK(NONE),      CLK(SFROM32KHZ), CLK(NONE),
 145                 MASK_BITS_31_29},
 146         /* CLOCK_TYPE_AC2CC3P_TS2 */
 147         { CLK(AUDIO),   CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 148                 CLK(PERIPH),    CLK(NONE),      CLK(OSC),       CLK(SRC2),
 149                 MASK_BITS_31_29},
 150         /* CLOCK_TYPE_PC01C00_C42C41TC40 */
 151         { CLK(PERIPH),  CLK(CGENERAL_1), CLK(CGENERAL_0), CLK(NONE),
 152                 CLK(CGENERAL4_2), CLK(CGENERAL4_1), CLK(OSC), CLK(CGENERAL4_0),
 153                 MASK_BITS_31_29},
 154 };
 155
 156 /*
 157  * Clock type for each peripheral clock source. We put the name in each
 158  * record just so it is easy to match things up
 159  */
 160 #define TYPE(name, type) type
 161 static enum clock_type_id clock_periph_type[PERIPHC_COUNT] = {
 162         /* 0x00 */
 163         TYPE(PERIPHC_I2S2,      CLOCK_TYPE_AXPT),
 164         TYPE(PERIPHC_I2S3,      CLOCK_TYPE_AXPT),
 165         TYPE(PERIPHC_SPDIF_OUT, CLOCK_TYPE_AXPT),
 166         TYPE(PERIPHC_SPDIF_IN,  CLOCK_TYPE_PC2CC3M),
 167         TYPE(PERIPHC_PWM,       CLOCK_TYPE_PC2CC3S_T),
 168         TYPE(PERIPHC_05h,       CLOCK_TYPE_NONE),
 169         TYPE(PERIPHC_SBC2,      CLOCK_TYPE_PC2CC3M_T),
 170         TYPE(PERIPHC_SBC3,      CLOCK_TYPE_PC2CC3M_T),
 171
 172         /* 0x08 */
 173         TYPE(PERIPHC_08h,       CLOCK_TYPE_NONE),
 174         TYPE(PERIPHC_I2C1,      CLOCK_TYPE_PC2CC3M_T16),
 175         TYPE(PERIPHC_I2C5,      CLOCK_TYPE_PC2CC3M_T16),
 176         TYPE(PERIPHC_0bh,       CLOCK_TYPE_NONE),
 177         TYPE(PERIPHC_0ch,       CLOCK_TYPE_NONE),
 178         TYPE(PERIPHC_SBC1,      CLOCK_TYPE_PC2CC3M_T),
 179         TYPE(PERIPHC_DISP1,     CLOCK_TYPE_PDD2T),
 180         TYPE(PERIPHC_DISP2,     CLOCK_TYPE_PDD2T),
 181
 182         /* 0x10 */
 183         TYPE(PERIPHC_10h,       CLOCK_TYPE_NONE),
 184         TYPE(PERIPHC_11h,       CLOCK_TYPE_NONE),
 185         TYPE(PERIPHC_VI,        CLOCK_TYPE_MC2CC3P_A),
 186         TYPE(PERIPHC_13h,       CLOCK_TYPE_NONE),
 187         TYPE(PERIPHC_SDMMC1,    CLOCK_TYPE_PC2CC3M_T),
 188         TYPE(PERIPHC_SDMMC2,    CLOCK_TYPE_PC2CC3M_T),
 189         TYPE(PERIPHC_16h,       CLOCK_TYPE_NONE),
 190         TYPE(PERIPHC_17h,       CLOCK_TYPE_NONE),
 191
 192         /* 0x18 */
 193         TYPE(PERIPHC_18h,       CLOCK_TYPE_NONE),
 194         TYPE(PERIPHC_SDMMC4,    CLOCK_TYPE_PC2CC3M_T),
 195         TYPE(PERIPHC_VFIR,      CLOCK_TYPE_PC2CC3M_T),
 196         TYPE(PERIPHC_1Bh,       CLOCK_TYPE_NONE),
 197         TYPE(PERIPHC_1Ch,       CLOCK_TYPE_NONE),
 198         TYPE(PERIPHC_HSI,       CLOCK_TYPE_PC2CC3M_T),
 199         TYPE(PERIPHC_UART1,     CLOCK_TYPE_PC2CC3M_T),
 200         TYPE(PERIPHC_UART2,     CLOCK_TYPE_PC2CC3M_T),
 201
 202         /* 0x20 */
 203         TYPE(PERIPHC_HOST1X,    CLOCK_TYPE_MC2CC3P_A),
 204         TYPE(PERIPHC_21h,       CLOCK_TYPE_NONE),
 205         TYPE(PERIPHC_22h,       CLOCK_TYPE_NONE),
 206         TYPE(PERIPHC_23h,       CLOCK_TYPE_NONE),
 207         TYPE(PERIPHC_24h,       CLOCK_TYPE_NONE),
 208         TYPE(PERIPHC_25h,       CLOCK_TYPE_NONE),
 209         TYPE(PERIPHC_I2C2,      CLOCK_TYPE_PC2CC3M_T16),
 210         TYPE(PERIPHC_EMC,       CLOCK_TYPE_MCPTM2C2C3),
 211
 212         /* 0x28 */
 213         TYPE(PERIPHC_UART3,     CLOCK_TYPE_PC2CC3M_T),
 214         TYPE(PERIPHC_29h,       CLOCK_TYPE_NONE),
 215         TYPE(PERIPHC_VI_SENSOR, CLOCK_TYPE_MC2CC3P_A),
 216         TYPE(PERIPHC_2bh,       CLOCK_TYPE_NONE),
 217         TYPE(PERIPHC_2ch,       CLOCK_TYPE_NONE),
 218         TYPE(PERIPHC_SBC4,      CLOCK_TYPE_PC2CC3M_T),
 219         TYPE(PERIPHC_I2C3,      CLOCK_TYPE_PC2CC3M_T16),
 220         TYPE(PERIPHC_SDMMC3,    CLOCK_TYPE_PC2CC3M_T),
 221
 222         /* 0x30 */
 223         TYPE(PERIPHC_UART4,     CLOCK_TYPE_PC2CC3M_T),
 224         TYPE(PERIPHC_UART5,     CLOCK_TYPE_PC2CC3M_T),
 225         TYPE(PERIPHC_VDE,       CLOCK_TYPE_PC2CC3M_T),
 226         TYPE(PERIPHC_OWR,       CLOCK_TYPE_PC2CC3M_T),
 227         TYPE(PERIPHC_NOR,       CLOCK_TYPE_PC2CC3M_T),
 228         TYPE(PERIPHC_CSITE,     CLOCK_TYPE_PC2CC3M_T),
 229         TYPE(PERIPHC_I2S1,      CLOCK_TYPE_AXPT),
 230         TYPE(PERIPHC_DTV,       CLOCK_TYPE_NONE),
 231
 232         /* 0x38 */
 233         TYPE(PERIPHC_38h,       CLOCK_TYPE_NONE),
 234         TYPE(PERIPHC_39h,       CLOCK_TYPE_NONE),
 235         TYPE(PERIPHC_3ah,       CLOCK_TYPE_NONE),
 236         TYPE(PERIPHC_3bh,       CLOCK_TYPE_NONE),
 237         TYPE(PERIPHC_MSENC,     CLOCK_TYPE_MC2CC3P_A),
 238         TYPE(PERIPHC_TSEC,      CLOCK_TYPE_PC2CC3M_T),
 239         TYPE(PERIPHC_3eh,       CLOCK_TYPE_NONE),
 240         TYPE(PERIPHC_OSC,       CLOCK_TYPE_NONE),
 241
 242         /* 0x40 */
 243         TYPE(PERIPHC_40h,       CLOCK_TYPE_NONE),       /* start with 0x3b0 */
 244         TYPE(PERIPHC_MSELECT,   CLOCK_TYPE_PC2CC3M_T),
 245         TYPE(PERIPHC_TSENSOR,   CLOCK_TYPE_PC2CC3T_S),
 246         TYPE(PERIPHC_I2S4,      CLOCK_TYPE_AXPT),
 247         TYPE(PERIPHC_I2S5,      CLOCK_TYPE_AXPT),
 248         TYPE(PERIPHC_I2C4,      CLOCK_TYPE_PC2CC3M_T16),
 249         TYPE(PERIPHC_SBC5,      CLOCK_TYPE_PC2CC3M_T),
 250         TYPE(PERIPHC_SBC6,      CLOCK_TYPE_PC2CC3M_T),
 251
 252         /* 0x48 */
 253         TYPE(PERIPHC_AUDIO,     CLOCK_TYPE_AC2CC3P_TS2),
 254         TYPE(PERIPHC_49h,       CLOCK_TYPE_NONE),
 255         TYPE(PERIPHC_4ah,       CLOCK_TYPE_NONE),
 256         TYPE(PERIPHC_4bh,       CLOCK_TYPE_NONE),
 257         TYPE(PERIPHC_4ch,       CLOCK_TYPE_NONE),
 258         TYPE(PERIPHC_HDA2CODEC2X, CLOCK_TYPE_PC2CC3M_T),
 259         TYPE(PERIPHC_ACTMON,    CLOCK_TYPE_PC2CC3S_T),
 260         TYPE(PERIPHC_EXTPERIPH1, CLOCK_TYPE_ASPTE),
 261
 262         /* 0x50 */
 263         TYPE(PERIPHC_EXTPERIPH2, CLOCK_TYPE_ASPTE),
 264         TYPE(PERIPHC_EXTPERIPH3, CLOCK_TYPE_ASPTE),
 265         TYPE(PERIPHC_52h,       CLOCK_TYPE_NONE),
 266         TYPE(PERIPHC_I2CSLOW,   CLOCK_TYPE_PC2CC3S_T),
 267         TYPE(PERIPHC_SYS,       CLOCK_TYPE_NONE),
 268         TYPE(PERIPHC_55h,       CLOCK_TYPE_NONE),
 269         TYPE(PERIPHC_56h,       CLOCK_TYPE_NONE),
 270         TYPE(PERIPHC_57h,       CLOCK_TYPE_NONE),
 271
 272         /* 0x58 */
 273         TYPE(PERIPHC_58h,       CLOCK_TYPE_NONE),
 274         TYPE(PERIPHC_59h,       CLOCK_TYPE_NONE),
 275         TYPE(PERIPHC_5ah,       CLOCK_TYPE_NONE),
 276         TYPE(PERIPHC_5bh,       CLOCK_TYPE_NONE),
 277         TYPE(PERIPHC_SATAOOB,   CLOCK_TYPE_PCMT),
 278         TYPE(PERIPHC_SATA,      CLOCK_TYPE_PCMT),
 279         TYPE(PERIPHC_HDA,       CLOCK_TYPE_PC2CC3M_T),
 280         TYPE(PERIPHC_5fh,       CLOCK_TYPE_NONE),
 281
 282         /* 0x60 */
 283         TYPE(PERIPHC_XUSB_CORE_HOST, CLOCK_TYPE_NONE),
 284         TYPE(PERIPHC_XUSB_FALCON, CLOCK_TYPE_NONE),
 285         TYPE(PERIPHC_XUSB_FS,   CLOCK_TYPE_NONE),
 286         TYPE(PERIPHC_XUSB_CORE_DEV, CLOCK_TYPE_NONE),
 287         TYPE(PERIPHC_XUSB_SS,   CLOCK_TYPE_NONE),
 288         TYPE(PERIPHC_CILAB,     CLOCK_TYPE_NONE),
 289         TYPE(PERIPHC_CILCD,     CLOCK_TYPE_NONE),
 290         TYPE(PERIPHC_CILE,      CLOCK_TYPE_NONE),
 291
 292         /* 0x68 */
 293         TYPE(PERIPHC_DSIA_LP,   CLOCK_TYPE_NONE),
 294         TYPE(PERIPHC_DSIB_LP,   CLOCK_TYPE_NONE),
 295         TYPE(PERIPHC_ENTROPY,   CLOCK_TYPE_NONE),
 296         TYPE(PERIPHC_DVFS_REF,  CLOCK_TYPE_NONE),
 297         TYPE(PERIPHC_DVFS_SOC,  CLOCK_TYPE_NONE),
 298         TYPE(PERIPHC_TRACECLKIN, CLOCK_TYPE_NONE),
 299         TYPE(PERIPHC_6eh,       CLOCK_TYPE_NONE),
 300         TYPE(PERIPHC_6fh,       CLOCK_TYPE_NONE),
 301
 302         /* 0x70 */
 303         TYPE(PERIPHC_EMC_LATENCY, CLOCK_TYPE_NONE),
 304         TYPE(PERIPHC_SOC_THERM, CLOCK_TYPE_NONE),
 305         TYPE(PERIPHC_72h,       CLOCK_TYPE_NONE),
 306         TYPE(PERIPHC_73h,       CLOCK_TYPE_NONE),
 307         TYPE(PERIPHC_74h,       CLOCK_TYPE_NONE),
 308         TYPE(PERIPHC_75h,       CLOCK_TYPE_NONE),
 309         TYPE(PERIPHC_VI_SENSOR2, CLOCK_TYPE_NONE),
 310         TYPE(PERIPHC_I2C6,      CLOCK_TYPE_PC2CC3M_T16),
 311
 312         /* 0x78 */
 313         TYPE(PERIPHC_78h,       CLOCK_TYPE_NONE),
 314         TYPE(PERIPHC_EMC_DLL,   CLOCK_TYPE_MCPTM2C2C3),
 315         TYPE(PERIPHC_7ah,       CLOCK_TYPE_NONE),
 316         TYPE(PERIPHC_CLK72MHZ,  CLOCK_TYPE_NONE),
 317         TYPE(PERIPHC_7ch,       CLOCK_TYPE_NONE),
 318         TYPE(PERIPHC_7dh,       CLOCK_TYPE_NONE),
 319         TYPE(PERIPHC_VIC,       CLOCK_TYPE_NONE),
 320         TYPE(PERIPHC_7Fh,       CLOCK_TYPE_NONE),
 321
 322         /* 0x80 */
 323         TYPE(PERIPHC_SDMMC_LEGACY_TM,   CLOCK_TYPE_NONE),
 324         TYPE(PERIPHC_NVDEC,     CLOCK_TYPE_NONE),
 325         TYPE(PERIPHC_NVJPG,     CLOCK_TYPE_NONE),
 326         TYPE(PERIPHC_NVENC,     CLOCK_TYPE_NONE),
 327         TYPE(PERIPHC_84h,       CLOCK_TYPE_NONE),
 328         TYPE(PERIPHC_85h,       CLOCK_TYPE_NONE),
 329         TYPE(PERIPHC_86h,       CLOCK_TYPE_NONE),
 330         TYPE(PERIPHC_87h,       CLOCK_TYPE_NONE),
 331
 332         /* 0x88 */
 333         TYPE(PERIPHC_88h,       CLOCK_TYPE_NONE),
 334         TYPE(PERIPHC_89h,       CLOCK_TYPE_NONE),
 335         TYPE(PERIPHC_DMIC3,     CLOCK_TYPE_NONE),
 336         TYPE(PERIPHC_APE,       CLOCK_TYPE_NONE),
 337         TYPE(PERIPHC_QSPI,      CLOCK_TYPE_PC01C00_C42C41TC40),
 338         TYPE(PERIPHC_VI_I2C,    CLOCK_TYPE_PC2CC3M_T16),
 339         TYPE(PERIPHC_USB2_HSIC_TRK, CLOCK_TYPE_NONE),
 340         TYPE(PERIPHC_PEX_SATA_USB_RX_BYP, CLOCK_TYPE_NONE),
 341
 342         /* 0x90 */
 343         TYPE(PERIPHC_MAUD,      CLOCK_TYPE_NONE),
 344         TYPE(PERIPHC_TSECB,     CLOCK_TYPE_NONE),
 345 };
 346
 347 /*
 348  * This array translates a periph_id to a periphc_internal_id
 349  *
 350  * Not present/matched up:
 351  *      uint vi_sensor;  _VI_SENSOR_0,          0x1A8
 352  *      SPDIF - which is both 0x08 and 0x0c
 353  *
 354  */
 355 #define NONE(name) (-1)
 356 #define OFFSET(name, value) PERIPHC_ ## name
 357 #define INTERNAL_ID(id) (id & 0x000000ff)
 358 static s8 periph_id_to_internal_id[PERIPH_ID_COUNT] = {
 359         /* Low word: 31:0 */
 360         NONE(CPU),
 361         NONE(COP),
 362         NONE(TRIGSYS),
 363         NONE(ISPB),
 364         NONE(RESERVED4),
 365         NONE(TMR),
 366         PERIPHC_UART1,
 367         PERIPHC_UART2,  /* and vfir 0x68 */
 368
 369         /* 8 */
 370         NONE(GPIO),
 371         PERIPHC_SDMMC2,
 372         PERIPHC_SPDIF_IN,
 373         PERIPHC_I2S2,
 374         PERIPHC_I2C1,
 375         NONE(RESERVED13),
 376         PERIPHC_SDMMC1,
 377         PERIPHC_SDMMC4,
 378
 379         /* 16 */
 380         NONE(TCW),
 381         PERIPHC_PWM,
 382         PERIPHC_I2S3,
 383         NONE(RESERVED19),
 384         PERIPHC_VI,
 385         NONE(RESERVED21),
 386         NONE(USBD),
 387         NONE(ISP),
 388
 389         /* 24 */
 390         NONE(RESERVED24),
 391         NONE(RESERVED25),
 392         PERIPHC_DISP2,
 393         PERIPHC_DISP1,
 394         PERIPHC_HOST1X,
 395         NONE(VCP),
 396         PERIPHC_I2S1,
 397         NONE(CACHE2),
 398
 399         /* Middle word: 63:32 */
 400         NONE(MEM),
 401         NONE(AHBDMA),
 402         NONE(APBDMA),
 403         NONE(RESERVED35),
 404         NONE(RESERVED36),
 405         NONE(STAT_MON),
 406         NONE(RESERVED38),
 407         NONE(FUSE),
 408
 409         /* 40 */
 410         NONE(KFUSE),
 411         PERIPHC_SBC1,           /* SBCx = SPIx */
 412         PERIPHC_NOR,
 413         NONE(RESERVED43),
 414         PERIPHC_SBC2,
 415         NONE(XIO),
 416         PERIPHC_SBC3,
 417         PERIPHC_I2C5,
 418
 419         /* 48 */
 420         NONE(DSI),
 421         NONE(RESERVED49),
 422         PERIPHC_HSI,
 423         NONE(RESERVED51),
 424         NONE(CSI),
 425         NONE(RESERVED53),
 426         PERIPHC_I2C2,
 427         PERIPHC_UART3,
 428
 429         /* 56 */
 430         NONE(MIPI_CAL),
 431         PERIPHC_EMC,
 432         NONE(USB2),
 433         NONE(USB3),
 434         NONE(RESERVED60),
 435         PERIPHC_VDE,
 436         NONE(BSEA),
 437         NONE(BSEV),
 438
 439         /* Upper word 95:64 */
 440         NONE(RESERVED64),
 441         PERIPHC_UART4,
 442         PERIPHC_UART5,
 443         PERIPHC_I2C3,
 444         PERIPHC_SBC4,
 445         PERIPHC_SDMMC3,
 446         NONE(PCIE),
 447         PERIPHC_OWR,
 448
 449         /* 72 */
 450         NONE(AFI),
 451         PERIPHC_CSITE,
 452         NONE(PCIEXCLK),
 453         NONE(AVPUCQ),
 454         NONE(LA),
 455         NONE(TRACECLKIN),
 456         NONE(SOC_THERM),
 457         NONE(DTV),
 458
 459         /* 80 */
 460         NONE(RESERVED80),
 461         PERIPHC_I2CSLOW,
 462         NONE(DSIB),
 463         PERIPHC_TSEC,
 464         NONE(RESERVED84),
 465         NONE(RESERVED85),
 466         NONE(RESERVED86),
 467         NONE(EMUCIF),
 468
 469         /* 88 */
 470         NONE(RESERVED88),
 471         NONE(XUSB_HOST),
 472         NONE(RESERVED90),
 473         PERIPHC_MSENC,
 474         NONE(RESERVED92),
 475         NONE(RESERVED93),
 476         NONE(RESERVED94),
 477         NONE(XUSB_DEV),
 478
 479         /* V word: 31:0 */
 480         NONE(CPUG),
 481         NONE(CPULP),
 482         NONE(V_RESERVED2),
 483         PERIPHC_MSELECT,
 484         NONE(V_RESERVED4),
 485         PERIPHC_I2S4,
 486         PERIPHC_I2S5,
 487         PERIPHC_I2C4,
 488
 489         /* 104 */
 490         PERIPHC_SBC5,
 491         PERIPHC_SBC6,
 492         PERIPHC_AUDIO,
 493         NONE(APBIF),
 494         NONE(V_RESERVED12),
 495         NONE(V_RESERVED13),
 496         NONE(V_RESERVED14),
 497         PERIPHC_HDA2CODEC2X,
 498
 499         /* 112 */
 500         NONE(ATOMICS),
 501         NONE(V_RESERVED17),
 502         NONE(V_RESERVED18),
 503         NONE(V_RESERVED19),
 504         NONE(V_RESERVED20),
 505         NONE(V_RESERVED21),
 506         NONE(V_RESERVED22),
 507         PERIPHC_ACTMON,
 508
 509         /* 120 */
 510         NONE(EXTPERIPH1),
 511         NONE(EXTPERIPH2),
 512         NONE(EXTPERIPH3),
 513         NONE(OOB),
 514         PERIPHC_SATA,
 515         PERIPHC_HDA,
 516         NONE(TZRAM),
 517         NONE(SE),
 518
 519         /* W word: 31:0 */
 520         NONE(HDA2HDMICODEC),
 521         NONE(SATACOLD),
 522         NONE(W_RESERVED2),
 523         NONE(W_RESERVED3),
 524         NONE(W_RESERVED4),
 525         NONE(W_RESERVED5),
 526         NONE(W_RESERVED6),
 527         NONE(W_RESERVED7),
 528
 529         /* 136 */
 530         NONE(CEC),
 531         NONE(W_RESERVED9),
 532         NONE(W_RESERVED10),
 533         NONE(W_RESERVED11),
 534         NONE(W_RESERVED12),
 535         NONE(W_RESERVED13),
 536         NONE(XUSB_PADCTL),
 537         NONE(W_RESERVED15),
 538
 539         /* 144 */
 540         NONE(W_RESERVED16),
 541         NONE(W_RESERVED17),
 542         NONE(W_RESERVED18),
 543         NONE(W_RESERVED19),
 544         NONE(W_RESERVED20),
 545         NONE(ENTROPY),
 546         NONE(DDS),
 547         NONE(W_RESERVED23),
 548
 549         /* 152 */
 550         NONE(W_RESERVED24),
 551         NONE(W_RESERVED25),
 552         NONE(W_RESERVED26),
 553         NONE(DVFS),
 554         NONE(XUSB_SS),
 555         NONE(W_RESERVED29),
 556         NONE(W_RESERVED30),
 557         NONE(W_RESERVED31),
 558
 559         /* X word: 31:0 */
 560         NONE(SPARE),
 561         NONE(X_RESERVED1),
 562         NONE(X_RESERVED2),
 563         NONE(X_RESERVED3),
 564         NONE(CAM_MCLK),
 565         NONE(CAM_MCLK2),
 566         PERIPHC_I2C6,
 567         NONE(X_RESERVED7),
 568
 569         /* 168 */
 570         NONE(X_RESERVED8),
 571         NONE(X_RESERVED9),
 572         NONE(X_RESERVED10),
 573         NONE(VIM2_CLK),
 574         NONE(X_RESERVED12),
 575         NONE(X_RESERVED13),
 576         NONE(EMC_DLL),
 577         NONE(X_RESERVED15),
 578
 579         /* 176 */
 580         NONE(X_RESERVED16),
 581         NONE(CLK72MHZ),
 582         NONE(VIC),
 583         NONE(X_RESERVED19),
 584         NONE(X_RESERVED20),
 585         NONE(DPAUX),
 586         NONE(SOR0),
 587         NONE(X_RESERVED23),
 588
 589         /* 184 */
 590         NONE(GPU),
 591         NONE(X_RESERVED25),
 592         NONE(X_RESERVED26),
 593         NONE(X_RESERVED27),
 594         NONE(X_RESERVED28),
 595         NONE(X_RESERVED29),
 596         NONE(X_RESERVED30),
 597         NONE(X_RESERVED31),
 598
 599         /* Y: 192 (192 - 223) */
 600         NONE(Y_RESERVED0),
 601         PERIPHC_SDMMC_LEGACY_TM,
 602         PERIPHC_NVDEC,
 603         PERIPHC_NVJPG,
 604         NONE(Y_RESERVED4),
 605         PERIPHC_DMIC3,          /* 197 */
 606         PERIPHC_APE,            /* 198 */
 607         NONE(Y_RESERVED7),
 608
 609         /* 200 */
 610         NONE(Y_RESERVED8),
 611         NONE(Y_RESERVED9),
 612         NONE(Y_RESERVED10),
 613         NONE(Y_RESERVED11),
 614         NONE(Y_RESERVED12),
 615         NONE(Y_RESERVED13),
 616         NONE(Y_RESERVED14),
 617         NONE(Y_RESERVED15),
 618
 619         /* 208 */
 620         PERIPHC_VI_I2C,         /* 208 */
 621         NONE(Y_RESERVED17),
 622         NONE(Y_RESERVED18),
 623         PERIPHC_QSPI,           /* 211 */
 624         NONE(Y_RESERVED20),
 625         NONE(Y_RESERVED21),
 626         NONE(Y_RESERVED22),
 627         NONE(Y_RESERVED23),
 628
 629         /* 216 */
 630         NONE(Y_RESERVED24),
 631         NONE(Y_RESERVED25),
 632         NONE(Y_RESERVED26),
 633         PERIPHC_NVENC,          /* 219 */
 634         NONE(Y_RESERVED28),
 635         NONE(Y_RESERVED29),
 636         NONE(Y_RESERVED30),
 637         NONE(Y_RESERVED31),
 638 };
 639
 640 /*
 641  * PLL divider shift/mask tables for all PLL IDs.
 642  */
 643 struct clk_pll_info tegra_pll_info_table[CLOCK_ID_PLL_COUNT] = {
 644         /*
 645          * NOTE: If kcp_mask/kvco_mask == 0, they're not used in that PLL (PLLC, etc.)
 646          *       If lock_ena or lock_det are >31, they're not used in that PLL (PLLC, etc.)
 647          */
 648         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 10, .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 649           .lock_ena = 32,  .lock_det = 27, .kcp_shift = 0, .kcp_mask = 0, .kvco_shift = 0, .kvco_mask = 0 },    /* PLLC */
 650         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 651           .lock_ena = 4,  .lock_det = 27, .kcp_shift = 1, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLM */
 652         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 10, .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 653           .lock_ena = 18, .lock_det = 27, .kcp_shift = 0, .kcp_mask = 3, .kvco_shift = 2, .kvco_mask = 1 },     /* PLLP */
 654         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 655           .lock_ena = 28, .lock_det = 27, .kcp_shift = 25, .kcp_mask = 3, .kvco_shift = 24, .kvco_mask = 1 },   /* PLLA */
 656         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 16, .p_mask = 0x1F,
 657           .lock_ena = 29, .lock_det = 27, .kcp_shift = 25, .kcp_mask = 3, .kvco_shift = 24, .kvco_mask = 1 },   /* PLLU */
 658         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 11, .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x07,
 659           .lock_ena = 18, .lock_det = 27, .kcp_shift = 23, .kcp_mask = 3, .kvco_shift = 22, .kvco_mask = 1 },   /* PLLD */
 660         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 661           .lock_ena = 18, .lock_det = 27, .kcp_shift = 1, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLX */
 662         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 0,  .p_mask = 0,
 663           .lock_ena = 9,  .lock_det = 11, .kcp_shift = 6, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLE */
 664         { .m_shift = 0, .m_mask = 0, .n_shift = 0, .n_mask = 0, .p_shift = 0, .p_mask = 0,
 665           .lock_ena = 0, .lock_det = 0, .kcp_shift = 0, .kcp_mask = 0, .kvco_shift = 0, .kvco_mask = 0 },       /* PLLS (gone)*/
 666         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0xFF,  .p_shift = 19,  .p_mask = 0x1F,
 667           .lock_ena = 30, .lock_det = 27, .kcp_shift = 25, .kcp_mask = 3, .kvco_shift = 24, .kvco_mask = 1 },   /* PLLDP */
 668 };
 669
 670 /*
 671  * Get the oscillator frequency, from the corresponding hardware configuration
 672  * field. Note that Tegra30+ support 3 new higher freqs, but we map back
 673  * to the old T20 freqs. Support for the higher oscillators is TBD.
 674  */
 675 enum clock_osc_freq clock_get_osc_freq(void)
 676 {
 677         struct clk_rst_ctlr *clkrst =
 678                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 679         u32 reg;
 680
 681         reg = readl(&clkrst->crc_osc_ctrl);
 682         reg = (reg & OSC_FREQ_MASK) >> OSC_FREQ_SHIFT;
 683         /*
 684          * 0 = 13MHz, 1 = 16.8MHz, 4 = 19.2MHz, 5 = 38.4MHz,
 685          * 8 = 12MHz, 9 = 48MHz,  12 = 26MHz
 686          */
 687         if (reg == 5) {
 688                 debug("OSC_FREQ is 38.4MHz (%d) ...\n", reg);
 689                 /* Map it to the 5th CLOCK_OSC_ enum, i.e. 4 */
 690                 return 4;
 691         }
 692
 693         /*
 694          * Map to most common (T20) freqs (except 38.4, handled above):
 695          *  13/16.8 = 0, 19.2 = 1, 12/48 = 2, 26 = 3
 696          */
 697         return reg >> 2;
 698 }
 699
 700 /* Returns a pointer to the clock source register for a peripheral */
 701 u32 *get_periph_source_reg(enum periph_id periph_id)
 702 {
 703         struct clk_rst_ctlr *clkrst =
 704                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 705         enum periphc_internal_id internal_id;
 706
 707         /* Coresight is a special case */
 708         if (periph_id == PERIPH_ID_CSI)
 709                 return &clkrst->crc_clk_src[PERIPH_ID_CSI+1];
 710
 711         assert(periph_id >= PERIPH_ID_FIRST && periph_id < PERIPH_ID_COUNT);
 712         internal_id = INTERNAL_ID(periph_id_to_internal_id[periph_id]);
 713         assert(internal_id != -1);
 714
 715         if (internal_id < PERIPHC_VW_FIRST)
 716                 /* L, H, U */
 717                 return &clkrst->crc_clk_src[internal_id];
 718
 719         if (internal_id < PERIPHC_X_FIRST) {
 720                 /* VW */
 721                 internal_id -= PERIPHC_VW_FIRST;
 722                 return &clkrst->crc_clk_src_vw[internal_id];
 723         }
 724
 725         if (internal_id < PERIPHC_Y_FIRST) {
 726                 /* X */
 727                 internal_id -= PERIPHC_X_FIRST;
 728                 return &clkrst->crc_clk_src_x[internal_id];
 729         }
 730
 731         /* Y */
 732         internal_id -= PERIPHC_Y_FIRST;
 733         return &clkrst->crc_clk_src_y[internal_id];
 734 }
 735
 736 int get_periph_clock_info(enum periph_id periph_id, int *mux_bits,
 737                           int *divider_bits, int *type)
 738 {
 739         enum periphc_internal_id internal_id;
 740
 741         if (!clock_periph_id_isvalid(periph_id))
 742                 return -1;
 743
 744         internal_id = INTERNAL_ID(periph_id_to_internal_id[periph_id]);
 745         if (!periphc_internal_id_isvalid(internal_id))
 746                 return -1;
 747
 748         *type = clock_periph_type[internal_id];
 749         if (!clock_type_id_isvalid(*type))
 750                 return -1;
 751
 752         *mux_bits = clock_source[*type][CLOCK_MAX_MUX];
 753
 754         if (*type == CLOCK_TYPE_PC2CC3M_T16)
 755                 *divider_bits = 16;
 756         else
 757                 *divider_bits = 8;
 758
 759         return 0;
 760 }
 761
 762 enum clock_id get_periph_clock_id(enum periph_id periph_id, int source)
 763 {
 764         enum periphc_internal_id internal_id;
 765         int type;
 766
 767         if (!clock_periph_id_isvalid(periph_id))
 768                 return CLOCK_ID_NONE;
 769
 770         internal_id = INTERNAL_ID(periph_id_to_internal_id[periph_id]);
 771         if (!periphc_internal_id_isvalid(internal_id))
 772                 return CLOCK_ID_NONE;
 773
 774         type = clock_periph_type[internal_id];
 775         if (!clock_type_id_isvalid(type))
 776                 return CLOCK_ID_NONE;
 777
 778         return clock_source[type][source];
 779 }
 780
 781 /**
 782  * Given a peripheral ID and the required source clock, this returns which
 783  * value should be programmed into the source mux for that peripheral.
 784  *
 785  * There is special code here to handle the one source type with 5 sources.
 786  *
 787  * @param periph_id     peripheral to start
 788  * @param source        PLL id of required parent clock
 789  * @param mux_bits      Set to number of bits in mux register: 2 or 4
 790  * @param divider_bits Set to number of divider bits (8 or 16)
 791  * @return mux value (0-4, or -1 if not found)
 792  */
 793 int get_periph_clock_source(enum periph_id periph_id,
 794         enum clock_id parent, int *mux_bits, int *divider_bits)
 795 {
 796         enum clock_type_id type;
 797         int mux, err;
 798
 799         err = get_periph_clock_info(periph_id, mux_bits, divider_bits, &type);
 800         assert(!err);
 801
 802         for (mux = 0; mux < CLOCK_MAX_MUX; mux++)
 803                 if (clock_source[type][mux] == parent)
 804                         return mux;
 805
 806         /* if we get here, either us or the caller has made a mistake */
 807         printf("Caller requested bad clock: periph=%d, parent=%d\n", periph_id,
 808                parent);
 809         return -1;
 810 }
 811
 812 void clock_set_enable(enum periph_id periph_id, int enable)
 813 {
 814         struct clk_rst_ctlr *clkrst =
 815                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 816         u32 *clk;
 817         u32 reg;
 818
 819         /* Enable/disable the clock to this peripheral */
 820         assert(clock_periph_id_isvalid(periph_id));
 821         if ((int)periph_id < (int)PERIPH_ID_VW_FIRST)
 822                 clk = &clkrst->crc_clk_out_enb[PERIPH_REG(periph_id)];
 823         else if ((int)periph_id < (int)PERIPH_ID_X_FIRST)
 824                 clk = &clkrst->crc_clk_out_enb_vw[PERIPH_REG(periph_id)];
 825         else if ((int)periph_id < (int)PERIPH_ID_Y_FIRST)
 826                 clk = &clkrst->crc_clk_out_enb_x;
 827         else
 828                 clk = &clkrst->crc_clk_out_enb_y;
 829
 830         reg = readl(clk);
 831         if (enable)
 832                 reg |= PERIPH_MASK(periph_id);
 833         else
 834                 reg &= ~PERIPH_MASK(periph_id);
 835         writel(reg, clk);
 836 }
 837
 838 void reset_set_enable(enum periph_id periph_id, int enable)
 839 {
 840         struct clk_rst_ctlr *clkrst =
 841                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 842         u32 *reset;
 843         u32 reg;
 844
 845         /* Enable/disable reset to the peripheral */
 846         assert(clock_periph_id_isvalid(periph_id));
 847         if (periph_id < PERIPH_ID_VW_FIRST)
 848                 reset = &clkrst->crc_rst_dev[PERIPH_REG(periph_id)];
 849         else if ((int)periph_id < (int)PERIPH_ID_X_FIRST)
 850                 reset = &clkrst->crc_rst_dev_vw[PERIPH_REG(periph_id)];
 851         else if ((int)periph_id < (int)PERIPH_ID_Y_FIRST)
 852                 reset = &clkrst->crc_rst_devices_x;
 853         else
 854                 reset = &clkrst->crc_rst_devices_y;
 855
 856         reg = readl(reset);
 857         if (enable)
 858                 reg |= PERIPH_MASK(periph_id);
 859         else
 860                 reg &= ~PERIPH_MASK(periph_id);
 861         writel(reg, reset);
 862 }
 863
 864 #ifdef CONFIG_OF_CONTROL
 865 /*
 866  * Convert a device tree clock ID to our peripheral ID. They are mostly
 867  * the same but we are very cautious so we check that a valid clock ID is
 868  * provided.
 869  *
 870  * @param clk_id    Clock ID according to tegra210 device tree binding
 871  * @return peripheral ID, or PERIPH_ID_NONE if the clock ID is invalid
 872  */
 873 enum periph_id clk_id_to_periph_id(int clk_id)
 874 {
 875         if (clk_id > PERIPH_ID_COUNT)
 876                 return PERIPH_ID_NONE;
 877
 878         switch (clk_id) {
 879         case PERIPH_ID_RESERVED4:
 880         case PERIPH_ID_RESERVED25:
 881         case PERIPH_ID_RESERVED35:
 882         case PERIPH_ID_RESERVED36:
 883         case PERIPH_ID_RESERVED38:
 884         case PERIPH_ID_RESERVED43:
 885         case PERIPH_ID_RESERVED49:
 886         case PERIPH_ID_RESERVED53:
 887         case PERIPH_ID_RESERVED64:
 888         case PERIPH_ID_RESERVED84:
 889         case PERIPH_ID_RESERVED85:
 890         case PERIPH_ID_RESERVED86:
 891         case PERIPH_ID_RESERVED88:
 892         case PERIPH_ID_RESERVED90:
 893         case PERIPH_ID_RESERVED92:
 894         case PERIPH_ID_RESERVED93:
 895         case PERIPH_ID_RESERVED94:
 896         case PERIPH_ID_V_RESERVED2:
 897         case PERIPH_ID_V_RESERVED4:
 898         case PERIPH_ID_V_RESERVED17:
 899         case PERIPH_ID_V_RESERVED18:
 900         case PERIPH_ID_V_RESERVED19:
 901         case PERIPH_ID_V_RESERVED20:
 902         case PERIPH_ID_V_RESERVED21:
 903         case PERIPH_ID_V_RESERVED22:
 904         case PERIPH_ID_W_RESERVED2:
 905         case PERIPH_ID_W_RESERVED3:
 906         case PERIPH_ID_W_RESERVED4:
 907         case PERIPH_ID_W_RESERVED5:
 908         case PERIPH_ID_W_RESERVED6:
 909         case PERIPH_ID_W_RESERVED7:
 910         case PERIPH_ID_W_RESERVED9:
 911         case PERIPH_ID_W_RESERVED10:
 912         case PERIPH_ID_W_RESERVED11:
 913         case PERIPH_ID_W_RESERVED12:
 914         case PERIPH_ID_W_RESERVED13:
 915         case PERIPH_ID_W_RESERVED15:
 916         case PERIPH_ID_W_RESERVED16:
 917         case PERIPH_ID_W_RESERVED17:
 918         case PERIPH_ID_W_RESERVED18:
 919         case PERIPH_ID_W_RESERVED19:
 920         case PERIPH_ID_W_RESERVED20:
 921         case PERIPH_ID_W_RESERVED23:
 922         case PERIPH_ID_W_RESERVED29:
 923         case PERIPH_ID_W_RESERVED30:
 924         case PERIPH_ID_W_RESERVED31:
 925                 return PERIPH_ID_NONE;
 926         default:
 927                 return clk_id;
 928         }
 929 }
 930 #endif /* CONFIG_OF_CONTROL */
 931
 932 /*
 933  * T210 redefines PLLP_OUT2 as PLLP_VCO/DIVP, so do different OUT1-4 setup here.
 934  * PLLP_BASE/MISC/etc. is already set up for 408MHz in the BootROM.
 935  */
 936 void tegra210_setup_pllp(void)
 937 {
 938         struct clk_rst_ctlr *clkrst = (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 939         u32 reg;
 940
 941         /* Set PLLP_OUT1, 3 & 4 freqs to 9.6, 102 & 204MHz */
 942
 943         /* OUT1 */
 944         /* Assert RSTN before enable */
 945         reg = PLLP_OUT1_RSTN_EN;
 946         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[0]);
 947         /* Set divisor and reenable */
 948         reg = (IN_408_OUT_9_6_DIVISOR << PLLP_OUT1_RATIO)
 949                 | PLLP_OUT1_OVR | PLLP_OUT1_CLKEN | PLLP_OUT1_RSTN_DIS;
 950         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[0]);
 951
 952         /* OUT3, 4 */
 953         /* Assert RSTN before enable */
 954         reg = PLLP_OUT4_RSTN_EN | PLLP_OUT3_RSTN_EN;
 955         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[1]);
 956         /* Set divisor and reenable */
 957         reg = (IN_408_OUT_204_DIVISOR << PLLP_OUT4_RATIO)
 958                 | PLLP_OUT4_OVR | PLLP_OUT4_CLKEN | PLLP_OUT4_RSTN_DIS
 959                 | (IN_408_OUT_102_DIVISOR << PLLP_OUT3_RATIO)
 960                 | PLLP_OUT3_OVR | PLLP_OUT3_CLKEN | PLLP_OUT3_RSTN_DIS;
 961         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[1]);
 962
 963         /*
 964          * NOTE: If you want to change PLLP_OUT2 away from 204MHz,
 965          * you can change PLLP_BASE DIVP here. Currently defaults
 966          * to 1, which is 2^1, or 2, so PLLP_OUT2 is 204MHz.
 967          * See Table 13 in section 5.1.4 in T210 TRM for more info.
 968          */
 969 }
 970
 971 void clock_early_init(void)
 972 {
 973         struct clk_rst_ctlr *clkrst =
 974                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 975         struct clk_pll_info *pllinfo = &tegra_pll_info_table[CLOCK_ID_DISPLAY];
 976         u32 data;
 977
 978         tegra210_setup_pllp();
 979
 980         /*
 981          * PLLC output frequency set to 600Mhz
 982          * PLLD output frequency set to 925Mhz
 983          */
 984         switch (clock_get_osc_freq()) {
 985         case CLOCK_OSC_FREQ_12_0: /* OSC is 12Mhz */
 986                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 12, 0, 8);
 987                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 12, 0, 12);
 988                 break;
 989
 990         case CLOCK_OSC_FREQ_26_0: /* OSC is 26Mhz */
 991                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 26, 0, 8);
 992                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 26, 0, 12);
 993                 break;
 994
 995         case CLOCK_OSC_FREQ_13_0: /* OSC is 13Mhz */
 996                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 13, 0, 8);
 997                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 13, 0, 12);
 998                 break;
 999         case CLOCK_OSC_FREQ_19_2:
1000                 clock_set_rate(CLOCK_ID_CGENERAL, 125, 4, 0, 0);
1001                 clock_set_rate(CLOCK_ID_DISPLAY, 96, 2, 0, 12);
1002                 break;
1003         case CLOCK_OSC_FREQ_38_4:
1004                 clock_set_rate(CLOCK_ID_CGENERAL, 125, 8, 0, 0);
1005                 clock_set_rate(CLOCK_ID_DISPLAY, 96, 4, 0, 0);
1006                 break;
1007         default:
1008                 /*
1009                  * These are not supported. It is too early to print a
1010                  * message and the UART likely won't work anyway due to the
1011                  * oscillator being wrong.
1012                  */
1013                 break;
1014         }
1015
1016         /* PLLC_MISC1: Turn IDDQ off. NOTE: T210 PLLC_MISC_1 maps to pll_misc */
1017         clrbits_le32(&clkrst->crc_pll[CLOCK_ID_CGENERAL].pll_misc,
1018                      (1 << PLLC_IDDQ));
1019         udelay(2);
1020
1021         /*
1022          * PLLC_MISC: Take PLLC out of reset. NOTE: T210 PLLC_MISC maps
1023          * to pll_out[1]
1024          */
1025         clrbits_le32(&clkrst->crc_pll[CLOCK_ID_CGENERAL].pll_out[1],
1026                      (1 << PLLC_RESET));
1027         udelay(2);
1028
1029         /* PLLD_MISC: Set CLKENABLE and LOCK_DETECT bits */
1030         data = (1 << PLLD_ENABLE_CLK) | (1 << pllinfo->lock_ena);
1031         writel(data, &clkrst->crc_pll[CLOCK_ID_DISPLAY].pll_misc);
1032         udelay(2);
1033 }
1034
1035 unsigned int clk_m_get_rate(unsigned parent_rate)
1036 {
1037         struct clk_rst_ctlr *clkrst = (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
1038         u32 value, div;
1039
1040         value = readl(&clkrst->crc_spare_reg0);
1041         div = ((value >> 2) & 0x3) + 1;
1042
1043         return parent_rate / div;
1044 }
1045
1046 void arch_timer_init(void)
1047 {
1048         struct sysctr_ctlr *sysctr = (struct sysctr_ctlr *)NV_PA_TSC_BASE;
1049         u32 freq, val;
1050
1051         freq = clock_get_rate(CLOCK_ID_CLK_M);
1052         debug("%s: clk_m freq is %dHz [0x%08X]\n", __func__, freq, freq);
1053
1054         if (current_el() == 3)
1055                 asm("msr cntfrq_el0, %0\n" : : "r" (freq));
1056
1057         /* Only Tegra114+ has the System Counter regs */
1058         debug("%s: setting CNTFID0 to 0x%08X\n", __func__, freq);
1059         writel(freq, &sysctr->cntfid0);
1060
1061         val = readl(&sysctr->cntcr);
1062         val |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
1063         writel(val, &sysctr->cntcr);
1064         debug("%s: TSC CNTCR = 0x%08X\n", __func__, val);
1065 }
1066
1067 #define PLLREFE_MISC                    0x4c8
1068 #define  PLLREFE_MISC_LOCK              BIT(27)
1069 #define  PLLREFE_MISC_IDDQ              BIT(24)
1070
1071 #define PLLREFE_BASE                    0x4c4
1072 #define  PLLREFE_BASE_BYPASS            BIT(31)
1073 #define  PLLREFE_BASE_ENABLE            BIT(30)
1074 #define  PLLREFE_BASE_REF_DIS           BIT(29)
1075 #define  PLLREFE_BASE_KCP(kcp)          (((kcp) & 0x3) << 27)
1076 #define  PLLREFE_BASE_KVCO              BIT(26)
1077 #define  PLLREFE_BASE_DIVP(p)           (((p) & 0x1f) << 16)
1078 #define  PLLREFE_BASE_DIVN(n)           (((n) & 0xff) << 8)
1079 #define  PLLREFE_BASE_DIVM(m)           (((m) & 0xff) << 0)
1080
1081 static int tegra_pllref_enable(void)
1082 {
1083         u32 value;
1084         unsigned long start;
1085
1086         /*
1087          * This sequence comes from Tegra X1 TRM section "Cold Boot, with no
1088          * Recovery Mode or Boot from USB", sub-section "PLLREFE".
1089          */
1090
1091         value = readl(NV_PA_CLK_RST_BASE + PLLREFE_MISC);
1092         value &= ~PLLREFE_MISC_IDDQ;
1093         writel(value, NV_PA_CLK_RST_BASE + PLLREFE_MISC);
1094
1095         udelay(5);
1096
1097         value = PLLREFE_BASE_ENABLE |
1098                 PLLREFE_BASE_KCP(0) |
1099                 PLLREFE_BASE_DIVP(0) |
1100                 PLLREFE_BASE_DIVN(0x41) |
1101                 PLLREFE_BASE_DIVM(4);
1102         writel(value, NV_PA_CLK_RST_BASE + PLLREFE_BASE);
1103
1104         debug("waiting for pllrefe lock\n");
1105         start = get_timer(0);
1106         while (get_timer(start) < 250) {
1107                 value = readl(NV_PA_CLK_RST_BASE + PLLREFE_MISC);
1108                 if (value & PLLREFE_MISC_LOCK)
1109                         break;
1110         }
1111         if (!(value & PLLREFE_MISC_LOCK)) {
1112                 debug("  timeout\n");
1113                 return -ETIMEDOUT;
1114         }
1115         debug("  done\n");
1116
1117         return 0;
1118 }
1119
1120 #define PLLE_SS_CNTL 0x68
1121 #define  PLLE_SS_CNTL_SSCINCINTR(x) (((x) & 0x3f) << 24)
1122 #define  PLLE_SS_CNTL_SSCINC(x) (((x) & 0xff) << 16)
1123 #define  PLLE_SS_CNTL_SSCINVERT (1 << 15)
1124 #define  PLLE_SS_CNTL_SSCCENTER (1 << 14)
1125 #define  PLLE_SS_CNTL_SSCBYP (1 << 12)
1126 #define  PLLE_SS_CNTL_INTERP_RESET (1 << 11)
1127 #define  PLLE_SS_CNTL_BYPASS_SS (1 << 10)
1128 #define  PLLE_SS_CNTL_SSCMAX(x) (((x) & 0x1ff) << 0)
1129
1130 #define PLLE_BASE 0x0e8
1131 #define  PLLE_BASE_ENABLE (1 << 31)
1132 #define  PLLE_BASE_PLDIV_CML(x) (((x) & 0x1f) << 24)
1133 #define  PLLE_BASE_NDIV(x) (((x) & 0xff) << 8)
1134 #define  PLLE_BASE_MDIV(x) (((x) & 0xff) << 0)
1135
1136 #define PLLE_MISC 0x0ec
1137 #define  PLLE_MISC_IDDQ_SWCTL (1 << 14)
1138 #define  PLLE_MISC_IDDQ_OVERRIDE_VALUE (1 << 13)
1139 #define  PLLE_MISC_LOCK (1 << 11)
1140 #define  PLLE_PTS (1 << 8)
1141 #define  PLLE_MISC_KCP(x) (((x) & 0x3) << 6)
1142 #define  PLLE_MISC_VREG_CTRL(x) (((x) & 0x3) << 2)
1143 #define  PLLE_MISC_KVCO (1 << 0)
1144
1145 #define PLLE_AUX 0x48c
1146 #define  PLLE_AUX_SS_SEQ_INCLUDE (1 << 31)
1147 #define  PLLE_AUX_REF_SEL_PLLREFE (1 << 28)
1148 #define  PLLE_AUX_SEQ_ENABLE (1 << 24)
1149 #define  PLLE_AUX_SS_SWCTL (1 << 6)
1150 #define  PLLE_AUX_ENABLE_SWCTL (1 << 4)
1151 #define  PLLE_AUX_USE_LOCKDET (1 << 3)
1152
1153 int tegra_plle_enable(void)
1154 {
1155         u32 value;
1156         unsigned long start;
1157
1158         /* PLLREF feeds PLLE */
1159         tegra_pllref_enable();
1160
1161         /*
1162          * This sequence comes from Tegra X1 TRM section "Cold Boot, with no
1163          * Recovery Mode or Boot from USB", sub-section "PLLEs".
1164          */
1165
1166         /* 1. Select XTAL as the source */
1167
1168         value = readl(NV_PA_CLK_RST_BASE + PLLE_AUX);
1169         value &= ~PLLE_AUX_REF_SEL_PLLREFE;
1170         writel(value, NV_PA_CLK_RST_BASE + PLLE_AUX);
1171
1172         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
1173         value &= ~PLLE_MISC_IDDQ_OVERRIDE_VALUE;
1174         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
1175
1176         /* 2. Wait 5 us */
1177         udelay(5);
1178
1179         /*
1180          * 3. Program the following registers to generate a low jitter 100MHz
1181          * clock.
1182          */
1183
1184         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
1185         value &= ~PLLE_BASE_PLDIV_CML(0x1f);
1186         value &= ~PLLE_BASE_NDIV(0xff);
1187         value &= ~PLLE_BASE_MDIV(0xff);
1188         value |= PLLE_BASE_PLDIV_CML(0xe);
1189         value |= PLLE_BASE_NDIV(0x7d);
1190         value |= PLLE_BASE_MDIV(2);
1191         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
1192
1193         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
1194         value |= PLLE_PTS;
1195         value &= ~PLLE_MISC_KCP(3);
1196         value &= ~PLLE_MISC_VREG_CTRL(3);
1197         value &= ~PLLE_MISC_KVCO;
1198         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
1199
1200         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
1201         value |= PLLE_BASE_ENABLE;
1202         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
1203
1204         /* 4. Wait for LOCK */
1205
1206         debug("waiting for plle lock\n");
1207         start = get_timer(0);
1208         while (get_timer(start) < 250) {
1209                 value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
1210                 if (value & PLLE_MISC_LOCK)
1211                         break;
1212         }
1213         if (!(value & PLLE_MISC_LOCK)) {
1214                 debug("  timeout\n");
1215                 return -ETIMEDOUT;
1216         }
1217         debug("  done\n");
1218
1219         /* 5. Enable SSA */
1220
1221         value = readl(NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
1222         value &= ~PLLE_SS_CNTL_SSCINC(0xff);
1223         value |= PLLE_SS_CNTL_SSCINC(1);
1224         value &= ~PLLE_SS_CNTL_SSCINCINTR(0x3f);
1225         value |= PLLE_SS_CNTL_SSCINCINTR(0x23);
1226         value &= ~PLLE_SS_CNTL_SSCMAX(0x1fff);
1227         value |= PLLE_SS_CNTL_SSCMAX(0x21);
1228         value &= ~PLLE_SS_CNTL_SSCINVERT;
1229         value &= ~PLLE_SS_CNTL_SSCCENTER;
1230         value &= ~PLLE_SS_CNTL_BYPASS_SS;
1231         value &= ~PLLE_SS_CNTL_SSCBYP;
1232         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
1233
1234         /* 6. Wait 300 ns */
1235
1236         udelay(1);
1237         value &= ~PLLE_SS_CNTL_INTERP_RESET;
1238         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
1239
1240         return 0;
1241 }
1242
1243 struct periph_clk_init periph_clk_init_table[] = {
1244         { PERIPH_ID_SBC1, CLOCK_ID_PERIPH },
1245         { PERIPH_ID_SBC2, CLOCK_ID_PERIPH },
1246         { PERIPH_ID_SBC3, CLOCK_ID_PERIPH },
1247         { PERIPH_ID_SBC4, CLOCK_ID_PERIPH },
1248         { PERIPH_ID_SBC5, CLOCK_ID_PERIPH },
1249         { PERIPH_ID_SBC6, CLOCK_ID_PERIPH },
1250         { PERIPH_ID_HOST1X, CLOCK_ID_PERIPH },
1251         { PERIPH_ID_SDMMC1, CLOCK_ID_PERIPH },
1252         { PERIPH_ID_SDMMC2, CLOCK_ID_PERIPH },
1253         { PERIPH_ID_SDMMC3, CLOCK_ID_PERIPH },
1254         { PERIPH_ID_SDMMC4, CLOCK_ID_PERIPH },
1255         { PERIPH_ID_PWM, CLOCK_ID_SFROM32KHZ },
1256         { PERIPH_ID_I2C1, CLOCK_ID_PERIPH },
1257         { PERIPH_ID_I2C2, CLOCK_ID_PERIPH },
1258         { PERIPH_ID_I2C3, CLOCK_ID_PERIPH },
1259         { PERIPH_ID_I2C4, CLOCK_ID_PERIPH },
1260         { PERIPH_ID_I2C5, CLOCK_ID_PERIPH },
1261         { PERIPH_ID_I2C6, CLOCK_ID_PERIPH },
1262         { -1, },
1263 };