arch/arm/mach-kirkwood/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009
   4  * Marvell Semiconductor <www.marvell.com>
   5  * Written-by: Prafulla Wadaskar <prafulla@marvell.com>
   6  */
   7
   8 #include <common.h>
   9 #include <command.h>
  10 #include <cpu_func.h>
  11 #include <env.h>
  12 #include <init.h>
  13 #include <net.h>
  14 #include <netdev.h>
  15 #include <asm/cache.h>
  16 #include <asm/io.h>
  17 #include <asm/arch/cpu.h>
  18 #include <asm/arch/soc.h>
  19 #include <mvebu_mmc.h>
  20
  21 void reset_cpu(unsigned long ignored)
  22 {
  23         struct kwcpu_registers *cpureg =
  24             (struct kwcpu_registers *)KW_CPU_REG_BASE;
  25
  26         writel(readl(&cpureg->rstoutn_mask) | (1 << 2),
  27                 &cpureg->rstoutn_mask);
  28         writel(readl(&cpureg->sys_soft_rst) | 1,
  29                 &cpureg->sys_soft_rst);
  30         while (1) ;
  31 }
  32
  33 /*
  34  * Window Size
  35  * Used with the Base register to set the address window size and location.
  36  * Must be programmed from LSB to MSB as sequence of ones followed by
  37  * sequence of zeros. The number of ones specifies the size of the window in
  38  * 64 KByte granularity (e.g., a value of 0x00FF specifies 256 = 16 MByte).
  39  * NOTE: A value of 0x0 specifies 64-KByte size.
  40  */
  41 unsigned int kw_winctrl_calcsize(unsigned int sizeval)
  42 {
  43         int i;
  44         unsigned int j = 0;
  45         u32 val = sizeval >> 1;
  46
  47         for (i = 0; val >= 0x10000; i++) {
  48                 j |= (1 << i);
  49                 val = val >> 1;
  50         }
  51         return (0x0000ffff & j);
  52 }
  53
  54 static struct mbus_win windows[] = {
  55         /* Window 0: PCIE MEM address space */
  56         { KW_DEFADR_PCI_MEM, 1024 * 1024 * 256,
  57           KWCPU_TARGET_PCIE, KWCPU_ATTR_PCIE_MEM },
  58
  59         /* Window 1: PCIE IO address space */
  60         { KW_DEFADR_PCI_IO, 1024 * 64,
  61           KWCPU_TARGET_PCIE, KWCPU_ATTR_PCIE_IO },
  62
  63         /* Window 2: NAND Flash address space */
  64         { KW_DEFADR_NANDF, 1024 * 1024 * 128,
  65           KWCPU_TARGET_MEMORY, KWCPU_ATTR_NANDFLASH },
  66
  67         /* Window 3: SPI Flash address space */
  68         { KW_DEFADR_SPIF, 1024 * 1024 * 128,
  69           KWCPU_TARGET_MEMORY, KWCPU_ATTR_SPIFLASH },
  70
  71         /* Window 4: BOOT Memory address space */
  72         { KW_DEFADR_BOOTROM, 1024 * 1024 * 128,
  73           KWCPU_TARGET_MEMORY, KWCPU_ATTR_BOOTROM },
  74
  75         /* Window 5: Security SRAM address space */
  76         { KW_DEFADR_SASRAM, 1024 * 64,
  77           KWCPU_TARGET_SASRAM, KWCPU_ATTR_SASRAM },
  78 };
  79
  80 /*
  81  * SYSRSTn Duration Counter Support
  82  *
  83  * Kirkwood SoC implements a hardware-based SYSRSTn duration counter.
  84  * When SYSRSTn is asserted low, a SYSRSTn duration counter is running.
  85  * The SYSRSTn duration counter is useful for implementing a manufacturer
  86  * or factory reset. Upon a long reset assertion that is greater than a
  87  * pre-configured environment variable value for sysrstdelay,
  88  * The counter value is stored in the SYSRSTn Length Counter Register
  89  * The counter is based on the 25-MHz reference clock (40ns)
  90  * It is a 29-bit counter, yielding a maximum counting duration of
  91  * 2^29/25 MHz (21.4 seconds). When the counter reach its maximum value,
  92  * it remains at this value until counter reset is triggered by setting
  93  * bit 31 of KW_REG_SYSRST_CNT
  94  */
  95 static void kw_sysrst_action(void)
  96 {
  97         int ret;
  98         char *s = env_get("sysrstcmd");
  99
 100         if (!s) {
 101                 debug("Error.. %s failed, check sysrstcmd\n",
 102                         __FUNCTION__);
 103                 return;
 104         }
 105
 106         debug("Starting %s process...\n", __FUNCTION__);
 107         ret = run_command(s, 0);
 108         if (ret != 0)
 109                 debug("Error.. %s failed\n", __FUNCTION__);
 110         else
 111                 debug("%s process finished\n", __FUNCTION__);
 112 }
 113
 114 static void kw_sysrst_check(void)
 115 {
 116         u32 sysrst_cnt, sysrst_dly;
 117         char *s;
 118
 119         /*
 120          * no action if sysrstdelay environment variable is not defined
 121          */
 122         s = env_get("sysrstdelay");
 123         if (s == NULL)
 124                 return;
 125
 126         /* read sysrstdelay value */
 127         sysrst_dly = (u32) simple_strtoul(s, NULL, 10);
 128
 129         /* read SysRst Length counter register (bits 28:0) */
 130         sysrst_cnt = (0x1fffffff & readl(KW_REG_SYSRST_CNT));
 131         debug("H/w Rst hold time: %d.%d secs\n",
 132                 sysrst_cnt / SYSRST_CNT_1SEC_VAL,
 133                 sysrst_cnt % SYSRST_CNT_1SEC_VAL);
 134
 135         /* clear the counter for next valid read*/
 136         writel(1 << 31, KW_REG_SYSRST_CNT);
 137
 138         /*
 139          * sysrst_action:
 140          * if H/w Reset key is pressed and hold for time
 141          * more than sysrst_dly in seconds
 142          */
 143         if (sysrst_cnt >= SYSRST_CNT_1SEC_VAL * sysrst_dly)
 144                 kw_sysrst_action();
 145 }
 146
 147 #if defined(CONFIG_DISPLAY_CPUINFO)
 148 int print_cpuinfo(void)
 149 {
 150         char *rev = "??";
 151         u16 devid = (readl(KW_REG_PCIE_DEVID) >> 16) & 0xffff;
 152         u8 revid = readl(KW_REG_PCIE_REVID) & 0xff;
 153
 154         if ((readl(KW_REG_DEVICE_ID) & 0x03) > 2) {
 155                 printf("Error.. %s:Unsupported Kirkwood SoC 88F%04x\n", __FUNCTION__, devid);
 156                 return -1;
 157         }
 158
 159         switch (revid) {
 160         case 0:
 161                 if (devid == 0x6281)
 162                         rev = "Z0";
 163                 else if (devid == 0x6282)
 164                         rev = "A0";
 165                 break;
 166         case 1:
 167                 rev = "A1";
 168                 break;
 169         case 2:
 170                 rev = "A0";
 171                 break;
 172         case 3:
 173                 rev = "A1";
 174                 break;
 175         default:
 176                 break;
 177         }
 178
 179         printf("SoC:   Kirkwood 88F%04x_%s\n", devid, rev);
 180         return 0;
 181 }
 182 #endif /* CONFIG_DISPLAY_CPUINFO */
 183
 184 #ifdef CONFIG_ARCH_CPU_INIT
 185 int arch_cpu_init(void)
 186 {
 187         u32 reg;
 188         struct kwcpu_registers *cpureg =
 189                 (struct kwcpu_registers *)KW_CPU_REG_BASE;
 190
 191         /* Linux expects the internal registers to be at 0xf1000000 */
 192         writel(KW_REGS_PHY_BASE, KW_OFFSET_REG);
 193
 194         /* Enable and invalidate L2 cache in write through mode */
 195         writel(readl(&cpureg->l2_cfg) | 0x18, &cpureg->l2_cfg);
 196         invalidate_l2_cache();
 197
 198 #ifdef CONFIG_KIRKWOOD_RGMII_PAD_1V8
 199         /*
 200          * Configures the I/O voltage of the pads connected to Egigabit
 201          * Ethernet interface to 1.8V
 202          * By default it is set to 3.3V
 203          */
 204         reg = readl(KW_REG_MPP_OUT_DRV_REG);
 205         reg |= (1 << 7);
 206         writel(reg, KW_REG_MPP_OUT_DRV_REG);
 207 #endif
 208 #ifdef CONFIG_KIRKWOOD_EGIGA_INIT
 209         /*
 210          * Set egiga port0/1 in normal functional mode
 211          * This is required becasue on kirkwood by default ports are in reset mode
 212          * OS egiga driver may not have provision to set them in normal mode
 213          * and if u-boot is build without network support, network may fail at OS level
 214          */
 215         reg = readl(KWGBE_PORT_SERIAL_CONTROL1_REG(0));
 216         reg &= ~(1 << 4);       /* Clear PortReset Bit */
 217         writel(reg, (KWGBE_PORT_SERIAL_CONTROL1_REG(0)));
 218         reg = readl(KWGBE_PORT_SERIAL_CONTROL1_REG(1));
 219         reg &= ~(1 << 4);       /* Clear PortReset Bit */
 220         writel(reg, (KWGBE_PORT_SERIAL_CONTROL1_REG(1)));
 221 #endif
 222 #ifdef CONFIG_KIRKWOOD_PCIE_INIT
 223         /*
 224          * Enable PCI Express Port0
 225          */
 226         reg = readl(&cpureg->ctrl_stat);
 227         reg |= (1 << 0);        /* Set PEX0En Bit */
 228         writel(reg, &cpureg->ctrl_stat);
 229 #endif
 230         return 0;
 231 }
 232 #endif /* CONFIG_ARCH_CPU_INIT */
 233
 234 /*
 235  * SOC specific misc init
 236  */
 237 #if defined(CONFIG_ARCH_MISC_INIT)
 238 int arch_misc_init(void)
 239 {
 240         volatile u32 temp;
 241
 242         /*CPU streaming & write allocate */
 243         temp = readfr_extra_feature_reg();
 244         temp &= ~(1 << 28);     /* disable wr alloc */
 245         writefr_extra_feature_reg(temp);
 246
 247         temp = readfr_extra_feature_reg();
 248         temp &= ~(1 << 29);     /* streaming disabled */
 249         writefr_extra_feature_reg(temp);
 250
 251         /* L2Cache settings */
 252         temp = readfr_extra_feature_reg();
 253         /* Disable L2C pre fetch - Set bit 24 */
 254         temp |= (1 << 24);
 255         /* enable L2C - Set bit 22 */
 256         temp |= (1 << 22);
 257         writefr_extra_feature_reg(temp);
 258
 259         /* Change reset vector to address 0x0 */
 260         temp = get_cr();
 261         set_cr(temp & ~CR_V);
 262
 263         /* Configure mbus windows */
 264         mvebu_mbus_probe(windows, ARRAY_SIZE(windows));
 265
 266         /* checks and execute resset to factory event */
 267         kw_sysrst_check();
 268
 269         return 0;
 270 }
 271 #endif /* CONFIG_ARCH_MISC_INIT */
 272
 273 #ifdef CONFIG_MVGBE
 274 int cpu_eth_init(bd_t *bis)
 275 {
 276         mvgbe_initialize(bis);
 277         return 0;
 278 }
 279 #endif
 280
 281 #ifdef CONFIG_MVEBU_MMC
 282 int board_mmc_init(bd_t *bis)
 283 {
 284         mvebu_mmc_init(bis);
 285         return 0;
 286 }
 287 #endif /* CONFIG_MVEBU_MMC */