arch/arm/mach-integrator/pci_v3.c

   1 /*
   2  *  linux/arch/arm/mach-integrator/pci_v3.c
   3  *
   4  *  PCI functions for V3 host PCI bridge
   5  *
   6  *  Copyright (C) 1999 ARM Limited
   7  *  Copyright (C) 2000-2001 Deep Blue Solutions Ltd
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  */
  23 #include <linux/kernel.h>
  24 #include <linux/pci.h>
  25 #include <linux/ioport.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/spinlock.h>
  28 #include <linux/init.h>
  29 #include <linux/io.h>
  30 #include <linux/platform_device.h>
  31
  32 #include <mach/hardware.h>
  33 #include <mach/platform.h>
  34 #include <mach/irqs.h>
  35
  36 #include <asm/signal.h>
  37 #include <asm/mach/pci.h>
  38 #include <asm/irq_regs.h>
  39
  40 /*
  41  * V3 Local Bus to PCI Bridge definitions
  42  *
  43  * Registers (these are taken from page 129 of the EPC User's Manual Rev 1.04
  44  * All V3 register names are prefaced by V3_ to avoid clashing with any other
  45  * PCI definitions.  Their names match the user's manual.
  46  *
  47  * I'm assuming that I20 is disabled.
  48  *
  49  */
  50 #define V3_PCI_VENDOR                   0x00000000
  51 #define V3_PCI_DEVICE                   0x00000002
  52 #define V3_PCI_CMD                      0x00000004
  53 #define V3_PCI_STAT                     0x00000006
  54 #define V3_PCI_CC_REV                   0x00000008
  55 #define V3_PCI_HDR_CFG                  0x0000000C
  56 #define V3_PCI_IO_BASE                  0x00000010
  57 #define V3_PCI_BASE0                    0x00000014
  58 #define V3_PCI_BASE1                    0x00000018
  59 #define V3_PCI_SUB_VENDOR               0x0000002C
  60 #define V3_PCI_SUB_ID                   0x0000002E
  61 #define V3_PCI_ROM                      0x00000030
  62 #define V3_PCI_BPARAM                   0x0000003C
  63 #define V3_PCI_MAP0                     0x00000040
  64 #define V3_PCI_MAP1                     0x00000044
  65 #define V3_PCI_INT_STAT                 0x00000048
  66 #define V3_PCI_INT_CFG                  0x0000004C
  67 #define V3_LB_BASE0                     0x00000054
  68 #define V3_LB_BASE1                     0x00000058
  69 #define V3_LB_MAP0                      0x0000005E
  70 #define V3_LB_MAP1                      0x00000062
  71 #define V3_LB_BASE2                     0x00000064
  72 #define V3_LB_MAP2                      0x00000066
  73 #define V3_LB_SIZE                      0x00000068
  74 #define V3_LB_IO_BASE                   0x0000006E
  75 #define V3_FIFO_CFG                     0x00000070
  76 #define V3_FIFO_PRIORITY                0x00000072
  77 #define V3_FIFO_STAT                    0x00000074
  78 #define V3_LB_ISTAT                     0x00000076
  79 #define V3_LB_IMASK                     0x00000077
  80 #define V3_SYSTEM                       0x00000078
  81 #define V3_LB_CFG                       0x0000007A
  82 #define V3_PCI_CFG                      0x0000007C
  83 #define V3_DMA_PCI_ADR0                 0x00000080
  84 #define V3_DMA_PCI_ADR1                 0x00000090
  85 #define V3_DMA_LOCAL_ADR0               0x00000084
  86 #define V3_DMA_LOCAL_ADR1               0x00000094
  87 #define V3_DMA_LENGTH0                  0x00000088
  88 #define V3_DMA_LENGTH1                  0x00000098
  89 #define V3_DMA_CSR0                     0x0000008B
  90 #define V3_DMA_CSR1                     0x0000009B
  91 #define V3_DMA_CTLB_ADR0                0x0000008C
  92 #define V3_DMA_CTLB_ADR1                0x0000009C
  93 #define V3_DMA_DELAY                    0x000000E0
  94 #define V3_MAIL_DATA                    0x000000C0
  95 #define V3_PCI_MAIL_IEWR                0x000000D0
  96 #define V3_PCI_MAIL_IERD                0x000000D2
  97 #define V3_LB_MAIL_IEWR                 0x000000D4
  98 #define V3_LB_MAIL_IERD                 0x000000D6
  99 #define V3_MAIL_WR_STAT                 0x000000D8
 100 #define V3_MAIL_RD_STAT                 0x000000DA
 101 #define V3_QBA_MAP                      0x000000DC
 102
 103 /*  PCI COMMAND REGISTER bits
 104  */
 105 #define V3_COMMAND_M_FBB_EN             (1 << 9)
 106 #define V3_COMMAND_M_SERR_EN            (1 << 8)
 107 #define V3_COMMAND_M_PAR_EN             (1 << 6)
 108 #define V3_COMMAND_M_MASTER_EN          (1 << 2)
 109 #define V3_COMMAND_M_MEM_EN             (1 << 1)
 110 #define V3_COMMAND_M_IO_EN              (1 << 0)
 111
 112 /*  SYSTEM REGISTER bits
 113  */
 114 #define V3_SYSTEM_M_RST_OUT             (1 << 15)
 115 #define V3_SYSTEM_M_LOCK                (1 << 14)
 116
 117 /*  PCI_CFG bits
 118  */
 119 #define V3_PCI_CFG_M_I2O_EN             (1 << 15)
 120 #define V3_PCI_CFG_M_IO_REG_DIS         (1 << 14)
 121 #define V3_PCI_CFG_M_IO_DIS             (1 << 13)
 122 #define V3_PCI_CFG_M_EN3V               (1 << 12)
 123 #define V3_PCI_CFG_M_RETRY_EN           (1 << 10)
 124 #define V3_PCI_CFG_M_AD_LOW1            (1 << 9)
 125 #define V3_PCI_CFG_M_AD_LOW0            (1 << 8)
 126
 127 /*  PCI_BASE register bits (PCI -> Local Bus)
 128  */
 129 #define V3_PCI_BASE_M_ADR_BASE          0xFFF00000
 130 #define V3_PCI_BASE_M_ADR_BASEL         0x000FFF00
 131 #define V3_PCI_BASE_M_PREFETCH          (1 << 3)
 132 #define V3_PCI_BASE_M_TYPE              (3 << 1)
 133 #define V3_PCI_BASE_M_IO                (1 << 0)
 134
 135 /*  PCI MAP register bits (PCI -> Local bus)
 136  */
 137 #define V3_PCI_MAP_M_MAP_ADR            0xFFF00000
 138 #define V3_PCI_MAP_M_RD_POST_INH        (1 << 15)
 139 #define V3_PCI_MAP_M_ROM_SIZE           (3 << 10)
 140 #define V3_PCI_MAP_M_SWAP               (3 << 8)
 141 #define V3_PCI_MAP_M_ADR_SIZE           0x000000F0
 142 #define V3_PCI_MAP_M_REG_EN             (1 << 1)
 143 #define V3_PCI_MAP_M_ENABLE             (1 << 0)
 144
 145 /*
 146  *  LB_BASE0,1 register bits (Local bus -> PCI)
 147  */
 148 #define V3_LB_BASE_ADR_BASE             0xfff00000
 149 #define V3_LB_BASE_SWAP                 (3 << 8)
 150 #define V3_LB_BASE_ADR_SIZE             (15 << 4)
 151 #define V3_LB_BASE_PREFETCH             (1 << 3)
 152 #define V3_LB_BASE_ENABLE               (1 << 0)
 153
 154 #define V3_LB_BASE_ADR_SIZE_1MB         (0 << 4)
 155 #define V3_LB_BASE_ADR_SIZE_2MB         (1 << 4)
 156 #define V3_LB_BASE_ADR_SIZE_4MB         (2 << 4)
 157 #define V3_LB_BASE_ADR_SIZE_8MB         (3 << 4)
 158 #define V3_LB_BASE_ADR_SIZE_16MB        (4 << 4)
 159 #define V3_LB_BASE_ADR_SIZE_32MB        (5 << 4)
 160 #define V3_LB_BASE_ADR_SIZE_64MB        (6 << 4)
 161 #define V3_LB_BASE_ADR_SIZE_128MB       (7 << 4)
 162 #define V3_LB_BASE_ADR_SIZE_256MB       (8 << 4)
 163 #define V3_LB_BASE_ADR_SIZE_512MB       (9 << 4)
 164 #define V3_LB_BASE_ADR_SIZE_1GB         (10 << 4)
 165 #define V3_LB_BASE_ADR_SIZE_2GB         (11 << 4)
 166
 167 #define v3_addr_to_lb_base(a)   ((a) & V3_LB_BASE_ADR_BASE)
 168
 169 /*
 170  *  LB_MAP0,1 register bits (Local bus -> PCI)
 171  */
 172 #define V3_LB_MAP_MAP_ADR               0xfff0
 173 #define V3_LB_MAP_TYPE                  (7 << 1)
 174 #define V3_LB_MAP_AD_LOW_EN             (1 << 0)
 175
 176 #define V3_LB_MAP_TYPE_IACK             (0 << 1)
 177 #define V3_LB_MAP_TYPE_IO               (1 << 1)
 178 #define V3_LB_MAP_TYPE_MEM              (3 << 1)
 179 #define V3_LB_MAP_TYPE_CONFIG           (5 << 1)
 180 #define V3_LB_MAP_TYPE_MEM_MULTIPLE     (6 << 1)
 181
 182 #define v3_addr_to_lb_map(a)    (((a) >> 16) & V3_LB_MAP_MAP_ADR)
 183
 184 /*
 185  *  LB_BASE2 register bits (Local bus -> PCI IO)
 186  */
 187 #define V3_LB_BASE2_ADR_BASE            0xff00
 188 #define V3_LB_BASE2_SWAP                (3 << 6)
 189 #define V3_LB_BASE2_ENABLE              (1 << 0)
 190
 191 #define v3_addr_to_lb_base2(a)  (((a) >> 16) & V3_LB_BASE2_ADR_BASE)
 192
 193 /*
 194  *  LB_MAP2 register bits (Local bus -> PCI IO)
 195  */
 196 #define V3_LB_MAP2_MAP_ADR              0xff00
 197
 198 #define v3_addr_to_lb_map2(a)   (((a) >> 16) & V3_LB_MAP2_MAP_ADR)
 199
 200 /*
 201  * The V3 PCI interface chip in Integrator provides several windows from
 202  * local bus memory into the PCI memory areas.   Unfortunately, there
 203  * are not really enough windows for our usage, therefore we reuse
 204  * one of the windows for access to PCI configuration space.  The
 205  * memory map is as follows:
 206  *
 207  * Local Bus Memory         Usage
 208  *
 209  * 40000000 - 4FFFFFFF      PCI memory.  256M non-prefetchable
 210  * 50000000 - 5FFFFFFF      PCI memory.  256M prefetchable
 211  * 60000000 - 60FFFFFF      PCI IO.  16M
 212  * 61000000 - 61FFFFFF      PCI Configuration. 16M
 213  *
 214  * There are three V3 windows, each described by a pair of V3 registers.
 215  * These are LB_BASE0/LB_MAP0, LB_BASE1/LB_MAP1 and LB_BASE2/LB_MAP2.
 216  * Base0 and Base1 can be used for any type of PCI memory access.   Base2
 217  * can be used either for PCI I/O or for I20 accesses.  By default, uHAL
 218  * uses this only for PCI IO space.
 219  *
 220  * Normally these spaces are mapped using the following base registers:
 221  *
 222  * Usage Local Bus Memory         Base/Map registers used
 223  *
 224  * Mem   40000000 - 4FFFFFFF      LB_BASE0/LB_MAP0
 225  * Mem   50000000 - 5FFFFFFF      LB_BASE1/LB_MAP1
 226  * IO    60000000 - 60FFFFFF      LB_BASE2/LB_MAP2
 227  * Cfg   61000000 - 61FFFFFF
 228  *
 229  * This means that I20 and PCI configuration space accesses will fail.
 230  * When PCI configuration accesses are needed (via the uHAL PCI
 231  * configuration space primitives) we must remap the spaces as follows:
 232  *
 233  * Usage Local Bus Memory         Base/Map registers used
 234  *
 235  * Mem   40000000 - 4FFFFFFF      LB_BASE0/LB_MAP0
 236  * Mem   50000000 - 5FFFFFFF      LB_BASE0/LB_MAP0
 237  * IO    60000000 - 60FFFFFF      LB_BASE2/LB_MAP2
 238  * Cfg   61000000 - 61FFFFFF      LB_BASE1/LB_MAP1
 239  *
 240  * To make this work, the code depends on overlapping windows working.
 241  * The V3 chip translates an address by checking its range within
 242  * each of the BASE/MAP pairs in turn (in ascending register number
 243  * order).  It will use the first matching pair.   So, for example,
 244  * if the same address is mapped by both LB_BASE0/LB_MAP0 and
 245  * LB_BASE1/LB_MAP1, the V3 will use the translation from
 246  * LB_BASE0/LB_MAP0.
 247  *
 248  * To allow PCI Configuration space access, the code enlarges the
 249  * window mapped by LB_BASE0/LB_MAP0 from 256M to 512M.  This occludes
 250  * the windows currently mapped by LB_BASE1/LB_MAP1 so that it can
 251  * be remapped for use by configuration cycles.
 252  *
 253  * At the end of the PCI Configuration space accesses,
 254  * LB_BASE1/LB_MAP1 is reset to map PCI Memory.  Finally the window
 255  * mapped by LB_BASE0/LB_MAP0 is reduced in size from 512M to 256M to
 256  * reveal the now restored LB_BASE1/LB_MAP1 window.
 257  *
 258  * NOTE: We do not set up I2O mapping.  I suspect that this is only
 259  * for an intelligent (target) device.  Using I2O disables most of
 260  * the mappings into PCI memory.
 261  */
 262
 263 static void __iomem *pci_v3_base;
 264
 265 // V3 access routines
 266 #define v3_writeb(o,v) __raw_writeb(v, pci_v3_base + (unsigned int)(o))
 267 #define v3_readb(o)    (__raw_readb(pci_v3_base + (unsigned int)(o)))
 268
 269 #define v3_writew(o,v) __raw_writew(v, pci_v3_base + (unsigned int)(o))
 270 #define v3_readw(o)    (__raw_readw(pci_v3_base + (unsigned int)(o)))
 271
 272 #define v3_writel(o,v) __raw_writel(v, pci_v3_base + (unsigned int)(o))
 273 #define v3_readl(o)    (__raw_readl(pci_v3_base + (unsigned int)(o)))
 274
 275 /*============================================================================
 276  *
 277  * routine:     uHALir_PCIMakeConfigAddress()
 278  *
 279  * parameters:  bus = which bus
 280  *              device = which device
 281  *              function = which function
 282  *              offset = configuration space register we are interested in
 283  *
 284  * description: this routine will generate a platform dependent config
 285  *              address.
 286  *
 287  * calls:       none
 288  *
 289  * returns:     configuration address to play on the PCI bus
 290  *
 291  * To generate the appropriate PCI configuration cycles in the PCI
 292  * configuration address space, you present the V3 with the following pattern
 293  * (which is very nearly a type 1 (except that the lower two bits are 00 and
 294  * not 01).   In order for this mapping to work you need to set up one of
 295  * the local to PCI aperatures to 16Mbytes in length translating to
 296  * PCI configuration space starting at 0x0000.0000.
 297  *
 298  * PCI configuration cycles look like this:
 299  *
 300  * Type 0:
 301  *
 302  *  3 3|3 3 2 2|2 2 2 2|2 2 2 2|1 1 1 1|1 1 1 1|1 1
 303  *  3 2|1 0 9 8|7 6 5 4|3 2 1 0|9 8 7 6|5 4 3 2|1 0 9 8|7 6 5 4|3 2 1 0
 304  * +-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
 305  * | | |D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|D|F|F|F|R|R|R|R|R|R|0|0|
 306  * +-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
 307  *
 308  *      31:11   Device select bit.
 309  *      10:8    Function number
 310  *       7:2    Register number
 311  *
 312  * Type 1:
 313  *
 314  *  3 3|3 3 2 2|2 2 2 2|2 2 2 2|1 1 1 1|1 1 1 1|1 1
 315  *  3 2|1 0 9 8|7 6 5 4|3 2 1 0|9 8 7 6|5 4 3 2|1 0 9 8|7 6 5 4|3 2 1 0
 316  * +-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
 317  * | | | | | | | | | | |B|B|B|B|B|B|B|B|D|D|D|D|D|F|F|F|R|R|R|R|R|R|0|1|
 318  * +-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
 319  *
 320  *      31:24   reserved
 321  *      23:16   bus number (8 bits = 128 possible buses)
 322  *      15:11   Device number (5 bits)
 323  *      10:8    function number
 324  *       7:2    register number
 325  *
 326  */
 327 static DEFINE_RAW_SPINLOCK(v3_lock);
 328
 329 #define PCI_BUS_NONMEM_START    0x00000000
 330 #define PCI_BUS_NONMEM_SIZE     SZ_256M
 331
 332 #define PCI_BUS_PREMEM_START    PCI_BUS_NONMEM_START + PCI_BUS_NONMEM_SIZE
 333 #define PCI_BUS_PREMEM_SIZE     SZ_256M
 334
 335 #if PCI_BUS_NONMEM_START & 0x000fffff
 336 #error PCI_BUS_NONMEM_START must be megabyte aligned
 337 #endif
 338 #if PCI_BUS_PREMEM_START & 0x000fffff
 339 #error PCI_BUS_PREMEM_START must be megabyte aligned
 340 #endif
 341
 342 #undef V3_LB_BASE_PREFETCH
 343 #define V3_LB_BASE_PREFETCH 0
 344
 345 static void __iomem *v3_open_config_window(struct pci_bus *bus,
 346                                            unsigned int devfn, int offset)
 347 {
 348         unsigned int address, mapaddress, busnr;
 349
 350         busnr = bus->number;
 351
 352         /*
 353          * Trap out illegal values
 354          */
 355         BUG_ON(offset > 255);
 356         BUG_ON(busnr > 255);
 357         BUG_ON(devfn > 255);
 358
 359         if (busnr == 0) {
 360                 int slot = PCI_SLOT(devfn);
 361
 362                 /*
 363                  * local bus segment so need a type 0 config cycle
 364                  *
 365                  * build the PCI configuration "address" with one-hot in
 366                  * A31-A11
 367                  *
 368                  * mapaddress:
 369                  *  3:1 = config cycle (101)
 370                  *  0   = PCI A1 & A0 are 0 (0)
 371                  */
 372                 address = PCI_FUNC(devfn) << 8;
 373                 mapaddress = V3_LB_MAP_TYPE_CONFIG;
 374
 375                 if (slot > 12)
 376                         /*
 377                          * high order bits are handled by the MAP register
 378                          */
 379                         mapaddress |= 1 << (slot - 5);
 380                 else
 381                         /*
 382                          * low order bits handled directly in the address
 383                          */
 384                         address |= 1 << (slot + 11);
 385         } else {
 386                 /*
 387                  * not the local bus segment so need a type 1 config cycle
 388                  *
 389                  * address:
 390                  *  23:16 = bus number
 391                  *  15:11 = slot number (7:3 of devfn)
 392                  *  10:8  = func number (2:0 of devfn)
 393                  *
 394                  * mapaddress:
 395                  *  3:1 = config cycle (101)
 396                  *  0   = PCI A1 & A0 from host bus (1)
 397                  */
 398                 mapaddress = V3_LB_MAP_TYPE_CONFIG | V3_LB_MAP_AD_LOW_EN;
 399                 address = (busnr << 16) | (devfn << 8);
 400         }
 401
 402         /*
 403          * Set up base0 to see all 512Mbytes of memory space (not
 404          * prefetchable), this frees up base1 for re-use by
 405          * configuration memory
 406          */
 407         v3_writel(V3_LB_BASE0, v3_addr_to_lb_base(PHYS_PCI_MEM_BASE) |
 408                         V3_LB_BASE_ADR_SIZE_512MB | V3_LB_BASE_ENABLE);
 409
 410         /*
 411          * Set up base1/map1 to point into configuration space.
 412          */
 413         v3_writel(V3_LB_BASE1, v3_addr_to_lb_base(PHYS_PCI_CONFIG_BASE) |
 414                         V3_LB_BASE_ADR_SIZE_16MB | V3_LB_BASE_ENABLE);
 415         v3_writew(V3_LB_MAP1, mapaddress);
 416
 417         return PCI_CONFIG_VADDR + address + offset;
 418 }
 419
 420 static void v3_close_config_window(void)
 421 {
 422         /*
 423          * Reassign base1 for use by prefetchable PCI memory
 424          */
 425         v3_writel(V3_LB_BASE1, v3_addr_to_lb_base(PHYS_PCI_MEM_BASE + SZ_256M) |
 426                         V3_LB_BASE_ADR_SIZE_256MB | V3_LB_BASE_PREFETCH |
 427                         V3_LB_BASE_ENABLE);
 428         v3_writew(V3_LB_MAP1, v3_addr_to_lb_map(PCI_BUS_PREMEM_START) |
 429                         V3_LB_MAP_TYPE_MEM_MULTIPLE);
 430
 431         /*
 432          * And shrink base0 back to a 256M window (NOTE: MAP0 already correct)
 433          */
 434         v3_writel(V3_LB_BASE0, v3_addr_to_lb_base(PHYS_PCI_MEM_BASE) |
 435                         V3_LB_BASE_ADR_SIZE_256MB | V3_LB_BASE_ENABLE);
 436 }
 437
 438 static int v3_read_config(struct pci_bus *bus, unsigned int devfn, int where,
 439                           int size, u32 *val)
 440 {
 441         void __iomem *addr;
 442         unsigned long flags;
 443         u32 v;
 444
 445         raw_spin_lock_irqsave(&v3_lock, flags);
 446         addr = v3_open_config_window(bus, devfn, where);
 447
 448         switch (size) {
 449         case 1:
 450                 v = __raw_readb(addr);
 451                 break;
 452
 453         case 2:
 454                 v = __raw_readw(addr);
 455                 break;
 456
 457         default:
 458                 v = __raw_readl(addr);
 459                 break;
 460         }
 461
 462         v3_close_config_window();
 463         raw_spin_unlock_irqrestore(&v3_lock, flags);
 464
 465         *val = v;
 466         return PCIBIOS_SUCCESSFUL;
 467 }
 468
 469 static int v3_write_config(struct pci_bus *bus, unsigned int devfn, int where,
 470                            int size, u32 val)
 471 {
 472         void __iomem *addr;
 473         unsigned long flags;
 474
 475         raw_spin_lock_irqsave(&v3_lock, flags);
 476         addr = v3_open_config_window(bus, devfn, where);
 477
 478         switch (size) {
 479         case 1:
 480                 __raw_writeb((u8)val, addr);
 481                 __raw_readb(addr);
 482                 break;
 483
 484         case 2:
 485                 __raw_writew((u16)val, addr);
 486                 __raw_readw(addr);
 487                 break;
 488
 489         case 4:
 490                 __raw_writel(val, addr);
 491                 __raw_readl(addr);
 492                 break;
 493         }
 494
 495         v3_close_config_window();
 496         raw_spin_unlock_irqrestore(&v3_lock, flags);
 497
 498         return PCIBIOS_SUCCESSFUL;
 499 }
 500
 501 static struct pci_ops pci_v3_ops = {
 502         .read   = v3_read_config,
 503         .write  = v3_write_config,
 504 };
 505
 506 static struct resource non_mem = {
 507         .name   = "PCI non-prefetchable",
 508         .start  = PHYS_PCI_MEM_BASE + PCI_BUS_NONMEM_START,
 509         .end    = PHYS_PCI_MEM_BASE + PCI_BUS_NONMEM_START + PCI_BUS_NONMEM_SIZE - 1,
 510         .flags  = IORESOURCE_MEM,
 511 };
 512
 513 static struct resource pre_mem = {
 514         .name   = "PCI prefetchable",
 515         .start  = PHYS_PCI_MEM_BASE + PCI_BUS_PREMEM_START,
 516         .end    = PHYS_PCI_MEM_BASE + PCI_BUS_PREMEM_START + PCI_BUS_PREMEM_SIZE - 1,
 517         .flags  = IORESOURCE_MEM | IORESOURCE_PREFETCH,
 518 };
 519
 520 static int __init pci_v3_setup_resources(struct pci_sys_data *sys)
 521 {
 522         if (request_resource(&iomem_resource, &non_mem)) {
 523                 printk(KERN_ERR "PCI: unable to allocate non-prefetchable "
 524                        "memory region\n");
 525                 return -EBUSY;
 526         }
 527         if (request_resource(&iomem_resource, &pre_mem)) {
 528                 release_resource(&non_mem);
 529                 printk(KERN_ERR "PCI: unable to allocate prefetchable "
 530                        "memory region\n");
 531                 return -EBUSY;
 532         }
 533
 534         /*
 535          * the mem resource for this bus
 536          * the prefetch mem resource for this bus
 537          */
 538         pci_add_resource_offset(&sys->resources, &non_mem, sys->mem_offset);
 539         pci_add_resource_offset(&sys->resources, &pre_mem, sys->mem_offset);
 540
 541         return 1;
 542 }
 543
 544 /*
 545  * These don't seem to be implemented on the Integrator I have, which
 546  * means I can't get additional information on the reason for the pm2fb
 547  * problems.  I suppose I'll just have to mind-meld with the machine. ;)
 548  */
 549 static void __iomem *ap_syscon_base;
 550 #define INTEGRATOR_SC_PCIENABLE_OFFSET  0x18
 551 #define INTEGRATOR_SC_LBFADDR_OFFSET    0x20
 552 #define INTEGRATOR_SC_LBFCODE_OFFSET    0x24
 553
 554 static int
 555 v3_pci_fault(unsigned long addr, unsigned int fsr, struct pt_regs *regs)
 556 {
 557         unsigned long pc = instruction_pointer(regs);
 558         unsigned long instr = *(unsigned long *)pc;
 559 #if 0
 560         char buf[128];
 561
 562         sprintf(buf, "V3 fault: addr 0x%08lx, FSR 0x%03x, PC 0x%08lx [%08lx] LBFADDR=%08x LBFCODE=%02x ISTAT=%02x\n",
 563                 addr, fsr, pc, instr, __raw_readl(ap_syscon_base + INTEGRATOR_SC_LBFADDR_OFFSET), __raw_readl(ap_syscon_base + INTEGRATOR_SC_LBFCODE_OFFSET) & 255,
 564                 v3_readb(V3_LB_ISTAT));
 565         printk(KERN_DEBUG "%s", buf);
 566 #endif
 567
 568         v3_writeb(V3_LB_ISTAT, 0);
 569         __raw_writel(3, ap_syscon_base + INTEGRATOR_SC_PCIENABLE_OFFSET);
 570
 571         /*
 572          * If the instruction being executed was a read,
 573          * make it look like it read all-ones.
 574          */
 575         if ((instr & 0x0c100000) == 0x04100000) {
 576                 int reg = (instr >> 12) & 15;
 577                 unsigned long val;
 578
 579                 if (instr & 0x00400000)
 580                         val = 255;
 581                 else
 582                         val = -1;
 583
 584                 regs->uregs[reg] = val;
 585                 regs->ARM_pc += 4;
 586                 return 0;
 587         }
 588
 589         if ((instr & 0x0e100090) == 0x00100090) {
 590                 int reg = (instr >> 12) & 15;
 591
 592                 regs->uregs[reg] = -1;
 593                 regs->ARM_pc += 4;
 594                 return 0;
 595         }
 596
 597         return 1;
 598 }
 599
 600 static irqreturn_t v3_irq(int dummy, void *devid)
 601 {
 602 #ifdef CONFIG_DEBUG_LL
 603         struct pt_regs *regs = get_irq_regs();
 604         unsigned long pc = instruction_pointer(regs);
 605         unsigned long instr = *(unsigned long *)pc;
 606         char buf[128];
 607         extern void printascii(const char *);
 608
 609         sprintf(buf, "V3 int %d: pc=0x%08lx [%08lx] LBFADDR=%08x LBFCODE=%02x "
 610                 "ISTAT=%02x\n", IRQ_AP_V3INT, pc, instr,
 611                 __raw_readl(ap_syscon_base + INTEGRATOR_SC_LBFADDR_OFFSET),
 612                 __raw_readl(ap_syscon_base + INTEGRATOR_SC_LBFCODE_OFFSET) & 255,
 613                 v3_readb(V3_LB_ISTAT));
 614         printascii(buf);
 615 #endif
 616
 617         v3_writew(V3_PCI_STAT, 0xf000);
 618         v3_writeb(V3_LB_ISTAT, 0);
 619         __raw_writel(3, ap_syscon_base + INTEGRATOR_SC_PCIENABLE_OFFSET);
 620
 621 #ifdef CONFIG_DEBUG_LL
 622         /*
 623          * If the instruction being executed was a read,
 624          * make it look like it read all-ones.
 625          */
 626         if ((instr & 0x0c100000) == 0x04100000) {
 627                 int reg = (instr >> 16) & 15;
 628                 sprintf(buf, "   reg%d = %08lx\n", reg, regs->uregs[reg]);
 629                 printascii(buf);
 630         }
 631 #endif
 632         return IRQ_HANDLED;
 633 }
 634
 635 static int __init pci_v3_setup(int nr, struct pci_sys_data *sys)
 636 {
 637         int ret = 0;
 638
 639         if (!ap_syscon_base)
 640                 return -EINVAL;
 641
 642         if (nr == 0) {
 643                 sys->mem_offset = PHYS_PCI_MEM_BASE;
 644                 ret = pci_v3_setup_resources(sys);
 645         }
 646
 647         return ret;
 648 }
 649
 650 /*
 651  * V3_LB_BASE? - local bus address
 652  * V3_LB_MAP?  - pci bus address
 653  */
 654 static void __init pci_v3_preinit(void)
 655 {
 656         unsigned long flags;
 657         unsigned int temp;
 658
 659         pcibios_min_mem = 0x00100000;
 660
 661         /*
 662          * Hook in our fault handler for PCI errors
 663          */
 664         hook_fault_code(4, v3_pci_fault, SIGBUS, 0, "external abort on linefetch");
 665         hook_fault_code(6, v3_pci_fault, SIGBUS, 0, "external abort on linefetch");
 666         hook_fault_code(8, v3_pci_fault, SIGBUS, 0, "external abort on non-linefetch");
 667         hook_fault_code(10, v3_pci_fault, SIGBUS, 0, "external abort on non-linefetch");
 668
 669         raw_spin_lock_irqsave(&v3_lock, flags);
 670
 671         /*
 672          * Unlock V3 registers, but only if they were previously locked.
 673          */
 674         if (v3_readw(V3_SYSTEM) & V3_SYSTEM_M_LOCK)
 675                 v3_writew(V3_SYSTEM, 0xa05f);
 676
 677         /*
 678          * Setup window 0 - PCI non-prefetchable memory
 679          *  Local: 0x40000000 Bus: 0x00000000 Size: 256MB
 680          */
 681         v3_writel(V3_LB_BASE0, v3_addr_to_lb_base(PHYS_PCI_MEM_BASE) |
 682                         V3_LB_BASE_ADR_SIZE_256MB | V3_LB_BASE_ENABLE);
 683         v3_writew(V3_LB_MAP0, v3_addr_to_lb_map(PCI_BUS_NONMEM_START) |
 684                         V3_LB_MAP_TYPE_MEM);
 685
 686         /*
 687          * Setup window 1 - PCI prefetchable memory
 688          *  Local: 0x50000000 Bus: 0x10000000 Size: 256MB
 689          */
 690         v3_writel(V3_LB_BASE1, v3_addr_to_lb_base(PHYS_PCI_MEM_BASE + SZ_256M) |
 691                         V3_LB_BASE_ADR_SIZE_256MB | V3_LB_BASE_PREFETCH |
 692                         V3_LB_BASE_ENABLE);
 693         v3_writew(V3_LB_MAP1, v3_addr_to_lb_map(PCI_BUS_PREMEM_START) |
 694                         V3_LB_MAP_TYPE_MEM_MULTIPLE);
 695
 696         /*
 697          * Setup window 2 - PCI IO
 698          */
 699         v3_writel(V3_LB_BASE2, v3_addr_to_lb_base2(PHYS_PCI_IO_BASE) |
 700                         V3_LB_BASE_ENABLE);
 701         v3_writew(V3_LB_MAP2, v3_addr_to_lb_map2(0));
 702
 703         /*
 704          * Disable PCI to host IO cycles
 705          */
 706         temp = v3_readw(V3_PCI_CFG) & ~V3_PCI_CFG_M_I2O_EN;
 707         temp |= V3_PCI_CFG_M_IO_REG_DIS | V3_PCI_CFG_M_IO_DIS;
 708         v3_writew(V3_PCI_CFG, temp);
 709
 710         printk(KERN_DEBUG "FIFO_CFG: %04x  FIFO_PRIO: %04x\n",
 711                 v3_readw(V3_FIFO_CFG), v3_readw(V3_FIFO_PRIORITY));
 712
 713         /*
 714          * Set the V3 FIFO such that writes have higher priority than
 715          * reads, and local bus write causes local bus read fifo flush.
 716          * Same for PCI.
 717          */
 718         v3_writew(V3_FIFO_PRIORITY, 0x0a0a);
 719
 720         /*
 721          * Re-lock the system register.
 722          */
 723         temp = v3_readw(V3_SYSTEM) | V3_SYSTEM_M_LOCK;
 724         v3_writew(V3_SYSTEM, temp);
 725
 726         /*
 727          * Clear any error conditions, and enable write errors.
 728          */
 729         v3_writeb(V3_LB_ISTAT, 0);
 730         v3_writew(V3_LB_CFG, v3_readw(V3_LB_CFG) | (1 << 10));
 731         v3_writeb(V3_LB_IMASK, 0x28);
 732         __raw_writel(3, ap_syscon_base + INTEGRATOR_SC_PCIENABLE_OFFSET);
 733
 734         raw_spin_unlock_irqrestore(&v3_lock, flags);
 735 }
 736
 737 static void __init pci_v3_postinit(void)
 738 {
 739         unsigned int pci_cmd;
 740
 741         pci_cmd = PCI_COMMAND_MEMORY |
 742                   PCI_COMMAND_MASTER | PCI_COMMAND_INVALIDATE;
 743
 744         v3_writew(V3_PCI_CMD, pci_cmd);
 745
 746         v3_writeb(V3_LB_ISTAT, ~0x40);
 747         v3_writeb(V3_LB_IMASK, 0x68);
 748
 749 #if 0
 750         ret = request_irq(IRQ_AP_LBUSTIMEOUT, lb_timeout, 0, "bus timeout", NULL);
 751         if (ret)
 752                 printk(KERN_ERR "PCI: unable to grab local bus timeout "
 753                        "interrupt: %d\n", ret);
 754 #endif
 755
 756         register_isa_ports(PHYS_PCI_MEM_BASE, PHYS_PCI_IO_BASE, 0);
 757 }
 758
 759 /*
 760  * A small note about bridges and interrupts.  The DECchip 21050 (and
 761  * later) adheres to the PCI-PCI bridge specification.  This says that
 762  * the interrupts on the other side of a bridge are swizzled in the
 763  * following manner:
 764  *
 765  * Dev    Interrupt   Interrupt
 766  *        Pin on      Pin on
 767  *        Device      Connector
 768  *
 769  *   4    A           A
 770  *        B           B
 771  *        C           C
 772  *        D           D
 773  *
 774  *   5    A           B
 775  *        B           C
 776  *        C           D
 777  *        D           A
 778  *
 779  *   6    A           C
 780  *        B           D
 781  *        C           A
 782  *        D           B
 783  *
 784  *   7    A           D
 785  *        B           A
 786  *        C           B
 787  *        D           C
 788  *
 789  * Where A = pin 1, B = pin 2 and so on and pin=0 = default = A.
 790  * Thus, each swizzle is ((pin-1) + (device#-4)) % 4
 791  */
 792
 793 /*
 794  * This routine handles multiple bridges.
 795  */
 796 static u8 __init pci_v3_swizzle(struct pci_dev *dev, u8 *pinp)
 797 {
 798         if (*pinp == 0)
 799                 *pinp = 1;
 800
 801         return pci_common_swizzle(dev, pinp);
 802 }
 803
 804 static int irq_tab[4] __initdata = {
 805         IRQ_AP_PCIINT0, IRQ_AP_PCIINT1, IRQ_AP_PCIINT2, IRQ_AP_PCIINT3
 806 };
 807
 808 /*
 809  * map the specified device/slot/pin to an IRQ.  This works out such
 810  * that slot 9 pin 1 is INT0, pin 2 is INT1, and slot 10 pin 1 is INT1.
 811  */
 812 static int __init pci_v3_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
 813 {
 814         int intnr = ((slot - 9) + (pin - 1)) & 3;
 815
 816         return irq_tab[intnr];
 817 }
 818
 819 static struct hw_pci pci_v3 __initdata = {
 820         .swizzle                = pci_v3_swizzle,
 821         .map_irq                = pci_v3_map_irq,
 822         .setup                  = pci_v3_setup,
 823         .nr_controllers         = 1,
 824         .ops                    = &pci_v3_ops,
 825         .preinit                = pci_v3_preinit,
 826         .postinit               = pci_v3_postinit,
 827 };
 828
 829 static int __init pci_v3_probe(struct platform_device *pdev)
 830 {
 831         int ret;
 832
 833         /* Remap the Integrator system controller */
 834         ap_syscon_base = ioremap(INTEGRATOR_SC_BASE, 0x100);
 835         if (!ap_syscon_base) {
 836                 dev_err(&pdev->dev, "unable to remap the AP syscon for PCIv3\n");
 837                 return -ENODEV;
 838         }
 839
 840         pci_v3_base = devm_ioremap(&pdev->dev, PHYS_PCI_V3_BASE, SZ_64K);
 841         if (!pci_v3_base) {
 842                 dev_err(&pdev->dev, "unable to remap PCIv3 base\n");
 843                 return -ENODEV;
 844         }
 845
 846         ret = devm_request_irq(&pdev->dev, IRQ_AP_V3INT, v3_irq, 0, "V3", NULL);
 847         if (ret) {
 848                 dev_err(&pdev->dev, "unable to grab PCI error interrupt: %d\n",
 849                         ret);
 850                 return -ENODEV;
 851         }
 852
 853         pci_common_init(&pci_v3);
 854
 855         return 0;
 856 }
 857
 858 static struct platform_driver pci_v3_driver = {
 859         .driver = {
 860                 .name = "pci-v3",
 861         },
 862 };
 863
 864 static int __init pci_v3_init(void)
 865 {
 866         return platform_driver_probe(&pci_v3_driver, pci_v3_probe);
 867 }
 868
 869 subsys_initcall(pci_v3_init);