arch/arm/kernel/perf_event.c

   1 #undef DEBUG
   2
   3 /*
   4  * ARM performance counter support.
   5  *
   6  * Copyright (C) 2009 picoChip Designs, Ltd., Jamie Iles
   7  * Copyright (C) 2010 ARM Ltd., Will Deacon <will.deacon@arm.com>
   8  *
   9  * This code is based on the sparc64 perf event code, which is in turn based
  10  * on the x86 code. Callchain code is based on the ARM OProfile backtrace
  11  * code.
  12  */
  13 #define pr_fmt(fmt) "hw perfevents: " fmt
  14
  15 #include <linux/interrupt.h>
  16 #include <linux/kernel.h>
  17 #include <linux/module.h>
  18 #include <linux/perf_event.h>
  19 #include <linux/platform_device.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/uaccess.h>
  22
  23 #include <asm/cputype.h>
  24 #include <asm/irq.h>
  25 #include <asm/irq_regs.h>
  26 #include <asm/pmu.h>
  27 #include <asm/stacktrace.h>
  28
  29 /*
  30  * Hardware lock to serialize accesses to PMU registers. Needed for the
  31  * read/modify/write sequences.
  32  */
  33 static DEFINE_RAW_SPINLOCK(pmu_lock);
  34
  35 /*
  36  * ARMv6 supports a maximum of 3 events, starting from index 0. If we add
  37  * another platform that supports more, we need to increase this to be the
  38  * largest of all platforms.
  39  *
  40  * ARMv7 supports up to 32 events:
  41  *  cycle counter CCNT + 31 events counters CNT0..30.
  42  *  Cortex-A8 has 1+4 counters, Cortex-A9 has 1+6 counters.
  43  */
  44 #define ARMPMU_MAX_HWEVENTS             32
  45
  46 /* The events for a given CPU. */
  47 struct cpu_hw_events {
  48         /*
  49          * The events that are active on the CPU for the given index.
  50          */
  51         struct perf_event       *events[ARMPMU_MAX_HWEVENTS];
  52
  53         /*
  54          * A 1 bit for an index indicates that the counter is being used for
  55          * an event. A 0 means that the counter can be used.
  56          */
  57         unsigned long           used_mask[BITS_TO_LONGS(ARMPMU_MAX_HWEVENTS)];
  58 };
  59 static DEFINE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
  60
  61 struct arm_pmu {
  62         enum arm_perf_pmu_ids id;
  63         cpumask_t       active_irqs;
  64         const char      *name;
  65         irqreturn_t     (*handle_irq)(int irq_num, void *dev);
  66         void            (*enable)(struct hw_perf_event *evt, int idx);
  67         void            (*disable)(struct hw_perf_event *evt, int idx);
  68         int             (*get_event_idx)(struct cpu_hw_events *cpuc,
  69                                          struct hw_perf_event *hwc);
  70         int             (*set_event_filter)(struct hw_perf_event *evt,
  71                                             struct perf_event_attr *attr);
  72         u32             (*read_counter)(int idx);
  73         void            (*write_counter)(int idx, u32 val);
  74         void            (*start)(void);
  75         void            (*stop)(void);
  76         void            (*reset)(void *);
  77         const unsigned  (*cache_map)[PERF_COUNT_HW_CACHE_MAX]
  78                                     [PERF_COUNT_HW_CACHE_OP_MAX]
  79                                     [PERF_COUNT_HW_CACHE_RESULT_MAX];
  80         const unsigned  (*event_map)[PERF_COUNT_HW_MAX];
  81         u32             raw_event_mask;
  82         int             num_events;
  83         atomic_t        active_events;
  84         struct mutex    reserve_mutex;
  85         u64             max_period;
  86         struct platform_device  *plat_device;
  87 };
  88
  89 /* Set at runtime when we know what CPU type we are. */
  90 static struct arm_pmu *armpmu;
  91
  92 enum arm_perf_pmu_ids
  93 armpmu_get_pmu_id(void)
  94 {
  95         int id = -ENODEV;
  96
  97         if (armpmu != NULL)
  98                 id = armpmu->id;
  99
 100         return id;
 101 }
 102 EXPORT_SYMBOL_GPL(armpmu_get_pmu_id);
 103
 104 int
 105 armpmu_get_max_events(void)
 106 {
 107         int max_events = 0;
 108
 109         if (armpmu != NULL)
 110                 max_events = armpmu->num_events;
 111
 112         return max_events;
 113 }
 114 EXPORT_SYMBOL_GPL(armpmu_get_max_events);
 115
 116 int perf_num_counters(void)
 117 {
 118         return armpmu_get_max_events();
 119 }
 120 EXPORT_SYMBOL_GPL(perf_num_counters);
 121
 122 #define HW_OP_UNSUPPORTED               0xFFFF
 123
 124 #define C(_x) \
 125         PERF_COUNT_HW_CACHE_##_x
 126
 127 #define CACHE_OP_UNSUPPORTED            0xFFFF
 128
 129 static int
 130 armpmu_map_cache_event(u64 config)
 131 {
 132         unsigned int cache_type, cache_op, cache_result, ret;
 133
 134         cache_type = (config >>  0) & 0xff;
 135         if (cache_type >= PERF_COUNT_HW_CACHE_MAX)
 136                 return -EINVAL;
 137
 138         cache_op = (config >>  8) & 0xff;
 139         if (cache_op >= PERF_COUNT_HW_CACHE_OP_MAX)
 140                 return -EINVAL;
 141
 142         cache_result = (config >> 16) & 0xff;
 143         if (cache_result >= PERF_COUNT_HW_CACHE_RESULT_MAX)
 144                 return -EINVAL;
 145
 146         ret = (int)(*armpmu->cache_map)[cache_type][cache_op][cache_result];
 147
 148         if (ret == CACHE_OP_UNSUPPORTED)
 149                 return -ENOENT;
 150
 151         return ret;
 152 }
 153
 154 static int
 155 armpmu_map_event(u64 config)
 156 {
 157         int mapping = (*armpmu->event_map)[config];
 158         return mapping == HW_OP_UNSUPPORTED ? -EOPNOTSUPP : mapping;
 159 }
 160
 161 static int
 162 armpmu_map_raw_event(u64 config)
 163 {
 164         return (int)(config & armpmu->raw_event_mask);
 165 }
 166
 167 static int
 168 armpmu_event_set_period(struct perf_event *event,
 169                         struct hw_perf_event *hwc,
 170                         int idx)
 171 {
 172         s64 left = local64_read(&hwc->period_left);
 173         s64 period = hwc->sample_period;
 174         int ret = 0;
 175
 176         if (unlikely(left <= -period)) {
 177                 left = period;
 178                 local64_set(&hwc->period_left, left);
 179                 hwc->last_period = period;
 180                 ret = 1;
 181         }
 182
 183         if (unlikely(left <= 0)) {
 184                 left += period;
 185                 local64_set(&hwc->period_left, left);
 186                 hwc->last_period = period;
 187                 ret = 1;
 188         }
 189
 190         if (left > (s64)armpmu->max_period)
 191                 left = armpmu->max_period;
 192
 193         local64_set(&hwc->prev_count, (u64)-left);
 194
 195         armpmu->write_counter(idx, (u64)(-left) & 0xffffffff);
 196
 197         perf_event_update_userpage(event);
 198
 199         return ret;
 200 }
 201
 202 static u64
 203 armpmu_event_update(struct perf_event *event,
 204                     struct hw_perf_event *hwc,
 205                     int idx, int overflow)
 206 {
 207         u64 delta, prev_raw_count, new_raw_count;
 208
 209 again:
 210         prev_raw_count = local64_read(&hwc->prev_count);
 211         new_raw_count = armpmu->read_counter(idx);
 212
 213         if (local64_cmpxchg(&hwc->prev_count, prev_raw_count,
 214                              new_raw_count) != prev_raw_count)
 215                 goto again;
 216
 217         new_raw_count &= armpmu->max_period;
 218         prev_raw_count &= armpmu->max_period;
 219
 220         if (overflow)
 221                 delta = armpmu->max_period - prev_raw_count + new_raw_count + 1;
 222         else
 223                 delta = new_raw_count - prev_raw_count;
 224
 225         local64_add(delta, &event->count);
 226         local64_sub(delta, &hwc->period_left);
 227
 228         return new_raw_count;
 229 }
 230
 231 static void
 232 armpmu_read(struct perf_event *event)
 233 {
 234         struct hw_perf_event *hwc = &event->hw;
 235
 236         /* Don't read disabled counters! */
 237         if (hwc->idx < 0)
 238                 return;
 239
 240         armpmu_event_update(event, hwc, hwc->idx, 0);
 241 }
 242
 243 static void
 244 armpmu_stop(struct perf_event *event, int flags)
 245 {
 246         struct hw_perf_event *hwc = &event->hw;
 247
 248         /*
 249          * ARM pmu always has to update the counter, so ignore
 250          * PERF_EF_UPDATE, see comments in armpmu_start().
 251          */
 252         if (!(hwc->state & PERF_HES_STOPPED)) {
 253                 armpmu->disable(hwc, hwc->idx);
 254                 barrier(); /* why? */
 255                 armpmu_event_update(event, hwc, hwc->idx, 0);
 256                 hwc->state |= PERF_HES_STOPPED | PERF_HES_UPTODATE;
 257         }
 258 }
 259
 260 static void
 261 armpmu_start(struct perf_event *event, int flags)
 262 {
 263         struct hw_perf_event *hwc = &event->hw;
 264
 265         /*
 266          * ARM pmu always has to reprogram the period, so ignore
 267          * PERF_EF_RELOAD, see the comment below.
 268          */
 269         if (flags & PERF_EF_RELOAD)
 270                 WARN_ON_ONCE(!(hwc->state & PERF_HES_UPTODATE));
 271
 272         hwc->state = 0;
 273         /*
 274          * Set the period again. Some counters can't be stopped, so when we
 275          * were stopped we simply disabled the IRQ source and the counter
 276          * may have been left counting. If we don't do this step then we may
 277          * get an interrupt too soon or *way* too late if the overflow has
 278          * happened since disabling.
 279          */
 280         armpmu_event_set_period(event, hwc, hwc->idx);
 281         armpmu->enable(hwc, hwc->idx);
 282 }
 283
 284 static void
 285 armpmu_del(struct perf_event *event, int flags)
 286 {
 287         struct cpu_hw_events *cpuc = &__get_cpu_var(cpu_hw_events);
 288         struct hw_perf_event *hwc = &event->hw;
 289         int idx = hwc->idx;
 290
 291         WARN_ON(idx < 0);
 292
 293         armpmu_stop(event, PERF_EF_UPDATE);
 294         cpuc->events[idx] = NULL;
 295         clear_bit(idx, cpuc->used_mask);
 296
 297         perf_event_update_userpage(event);
 298 }
 299
 300 static int
 301 armpmu_add(struct perf_event *event, int flags)
 302 {
 303         struct cpu_hw_events *cpuc = &__get_cpu_var(cpu_hw_events);
 304         struct hw_perf_event *hwc = &event->hw;
 305         int idx;
 306         int err = 0;
 307
 308         perf_pmu_disable(event->pmu);
 309
 310         /* If we don't have a space for the counter then finish early. */
 311         idx = armpmu->get_event_idx(cpuc, hwc);
 312         if (idx < 0) {
 313                 err = idx;
 314                 goto out;
 315         }
 316
 317         /*
 318          * If there is an event in the counter we are going to use then make
 319          * sure it is disabled.
 320          */
 321         event->hw.idx = idx;
 322         armpmu->disable(hwc, idx);
 323         cpuc->events[idx] = event;
 324
 325         hwc->state = PERF_HES_STOPPED | PERF_HES_UPTODATE;
 326         if (flags & PERF_EF_START)
 327                 armpmu_start(event, PERF_EF_RELOAD);
 328
 329         /* Propagate our changes to the userspace mapping. */
 330         perf_event_update_userpage(event);
 331
 332 out:
 333         perf_pmu_enable(event->pmu);
 334         return err;
 335 }
 336
 337 static struct pmu pmu;
 338
 339 static int
 340 validate_event(struct cpu_hw_events *cpuc,
 341                struct perf_event *event)
 342 {
 343         struct hw_perf_event fake_event = event->hw;
 344         struct pmu *leader_pmu = event->group_leader->pmu;
 345
 346         if (event->pmu != leader_pmu || event->state <= PERF_EVENT_STATE_OFF)
 347                 return 1;
 348
 349         return armpmu->get_event_idx(cpuc, &fake_event) >= 0;
 350 }
 351
 352 static int
 353 validate_group(struct perf_event *event)
 354 {
 355         struct perf_event *sibling, *leader = event->group_leader;
 356         struct cpu_hw_events fake_pmu;
 357
 358         memset(&fake_pmu, 0, sizeof(fake_pmu));
 359
 360         if (!validate_event(&fake_pmu, leader))
 361                 return -ENOSPC;
 362
 363         list_for_each_entry(sibling, &leader->sibling_list, group_entry) {
 364                 if (!validate_event(&fake_pmu, sibling))
 365                         return -ENOSPC;
 366         }
 367
 368         if (!validate_event(&fake_pmu, event))
 369                 return -ENOSPC;
 370
 371         return 0;
 372 }
 373
 374 static irqreturn_t armpmu_platform_irq(int irq, void *dev)
 375 {
 376         struct platform_device *plat_device = armpmu->plat_device;
 377         struct arm_pmu_platdata *plat = dev_get_platdata(&plat_device->dev);
 378
 379         return plat->handle_irq(irq, dev, armpmu->handle_irq);
 380 }
 381
 382 static void
 383 armpmu_release_hardware(void)
 384 {
 385         int i, irq, irqs;
 386         struct platform_device *pmu_device = armpmu->plat_device;
 387
 388         irqs = min(pmu_device->num_resources, num_possible_cpus());
 389
 390         for (i = 0; i < irqs; ++i) {
 391                 if (!cpumask_test_and_clear_cpu(i, &armpmu->active_irqs))
 392                         continue;
 393                 irq = platform_get_irq(pmu_device, i);
 394                 if (irq >= 0)
 395                         free_irq(irq, NULL);
 396         }
 397
 398         armpmu->stop();
 399         release_pmu(ARM_PMU_DEVICE_CPU);
 400 }
 401
 402 static int
 403 armpmu_reserve_hardware(void)
 404 {
 405         struct arm_pmu_platdata *plat;
 406         irq_handler_t handle_irq;
 407         int i, err, irq, irqs;
 408         struct platform_device *pmu_device = armpmu->plat_device;
 409
 410         err = reserve_pmu(ARM_PMU_DEVICE_CPU);
 411         if (err) {
 412                 pr_warning("unable to reserve pmu\n");
 413                 return err;
 414         }
 415
 416         plat = dev_get_platdata(&pmu_device->dev);
 417         if (plat && plat->handle_irq)
 418                 handle_irq = armpmu_platform_irq;
 419         else
 420                 handle_irq = armpmu->handle_irq;
 421
 422         irqs = min(pmu_device->num_resources, num_possible_cpus());
 423         if (irqs < 1) {
 424                 pr_err("no irqs for PMUs defined\n");
 425                 return -ENODEV;
 426         }
 427
 428         for (i = 0; i < irqs; ++i) {
 429                 err = 0;
 430                 irq = platform_get_irq(pmu_device, i);
 431                 if (irq < 0)
 432                         continue;
 433
 434                 /*
 435                  * If we have a single PMU interrupt that we can't shift,
 436                  * assume that we're running on a uniprocessor machine and
 437                  * continue. Otherwise, continue without this interrupt.
 438                  */
 439                 if (irq_set_affinity(irq, cpumask_of(i)) && irqs > 1) {
 440                         pr_warning("unable to set irq affinity (irq=%d, cpu=%u)\n",
 441                                     irq, i);
 442                         continue;
 443                 }
 444
 445                 err = request_irq(irq, handle_irq,
 446                                   IRQF_DISABLED | IRQF_NOBALANCING,
 447                                   "arm-pmu", NULL);
 448                 if (err) {
 449                         pr_err("unable to request IRQ%d for ARM PMU counters\n",
 450                                 irq);
 451                         armpmu_release_hardware();
 452                         return err;
 453                 }
 454
 455                 cpumask_set_cpu(i, &armpmu->active_irqs);
 456         }
 457
 458         return 0;
 459 }
 460
 461 static void
 462 hw_perf_event_destroy(struct perf_event *event)
 463 {
 464         atomic_t *active_events  = &armpmu->active_events;
 465         struct mutex *pmu_reserve_mutex = &armpmu->reserve_mutex;
 466
 467         if (atomic_dec_and_mutex_lock(active_events, pmu_reserve_mutex)) {
 468                 armpmu_release_hardware();
 469                 mutex_unlock(pmu_reserve_mutex);
 470         }
 471 }
 472
 473 static int
 474 event_requires_mode_exclusion(struct perf_event_attr *attr)
 475 {
 476         return attr->exclude_idle || attr->exclude_user ||
 477                attr->exclude_kernel || attr->exclude_hv;
 478 }
 479
 480 static int
 481 __hw_perf_event_init(struct perf_event *event)
 482 {
 483         struct hw_perf_event *hwc = &event->hw;
 484         int mapping, err;
 485
 486         /* Decode the generic type into an ARM event identifier. */
 487         if (PERF_TYPE_HARDWARE == event->attr.type) {
 488                 mapping = armpmu_map_event(event->attr.config);
 489         } else if (PERF_TYPE_HW_CACHE == event->attr.type) {
 490                 mapping = armpmu_map_cache_event(event->attr.config);
 491         } else if (PERF_TYPE_RAW == event->attr.type) {
 492                 mapping = armpmu_map_raw_event(event->attr.config);
 493         } else {
 494                 pr_debug("event type %x not supported\n", event->attr.type);
 495                 return -EOPNOTSUPP;
 496         }
 497
 498         if (mapping < 0) {
 499                 pr_debug("event %x:%llx not supported\n", event->attr.type,
 500                          event->attr.config);
 501                 return mapping;
 502         }
 503
 504         /*
 505          * We don't assign an index until we actually place the event onto
 506          * hardware. Use -1 to signify that we haven't decided where to put it
 507          * yet. For SMP systems, each core has it's own PMU so we can't do any
 508          * clever allocation or constraints checking at this point.
 509          */
 510         hwc->idx                = -1;
 511         hwc->config_base        = 0;
 512         hwc->config             = 0;
 513         hwc->event_base         = 0;
 514
 515         /*
 516          * Check whether we need to exclude the counter from certain modes.
 517          */
 518         if ((!armpmu->set_event_filter ||
 519              armpmu->set_event_filter(hwc, &event->attr)) &&
 520              event_requires_mode_exclusion(&event->attr)) {
 521                 pr_debug("ARM performance counters do not support "
 522                          "mode exclusion\n");
 523                 return -EPERM;
 524         }
 525
 526         /*
 527          * Store the event encoding into the config_base field.
 528          */
 529         hwc->config_base            |= (unsigned long)mapping;
 530
 531         if (!hwc->sample_period) {
 532                 hwc->sample_period  = armpmu->max_period;
 533                 hwc->last_period    = hwc->sample_period;
 534                 local64_set(&hwc->period_left, hwc->sample_period);
 535         }
 536
 537         err = 0;
 538         if (event->group_leader != event) {
 539                 err = validate_group(event);
 540                 if (err)
 541                         return -EINVAL;
 542         }
 543
 544         return err;
 545 }
 546
 547 static int armpmu_event_init(struct perf_event *event)
 548 {
 549         int err = 0;
 550         atomic_t *active_events = &armpmu->active_events;
 551
 552         switch (event->attr.type) {
 553         case PERF_TYPE_RAW:
 554         case PERF_TYPE_HARDWARE:
 555         case PERF_TYPE_HW_CACHE:
 556                 break;
 557
 558         default:
 559                 return -ENOENT;
 560         }
 561
 562         event->destroy = hw_perf_event_destroy;
 563
 564         if (!atomic_inc_not_zero(active_events)) {
 565                 mutex_lock(&armpmu->reserve_mutex);
 566                 if (atomic_read(active_events) == 0)
 567                         err = armpmu_reserve_hardware();
 568
 569                 if (!err)
 570                         atomic_inc(active_events);
 571                 mutex_unlock(&armpmu->reserve_mutex);
 572         }
 573
 574         if (err)
 575                 return err;
 576
 577         err = __hw_perf_event_init(event);
 578         if (err)
 579                 hw_perf_event_destroy(event);
 580
 581         return err;
 582 }
 583
 584 static void armpmu_enable(struct pmu *pmu)
 585 {
 586         /* Enable all of the perf events on hardware. */
 587         int idx, enabled = 0;
 588         struct cpu_hw_events *cpuc = &__get_cpu_var(cpu_hw_events);
 589
 590         for (idx = 0; idx < armpmu->num_events; ++idx) {
 591                 struct perf_event *event = cpuc->events[idx];
 592
 593                 if (!event)
 594                         continue;
 595
 596                 armpmu->enable(&event->hw, idx);
 597                 enabled = 1;
 598         }
 599
 600         if (enabled)
 601                 armpmu->start();
 602 }
 603
 604 static void armpmu_disable(struct pmu *pmu)
 605 {
 606         armpmu->stop();
 607 }
 608
 609 static struct pmu pmu = {
 610         .pmu_enable     = armpmu_enable,
 611         .pmu_disable    = armpmu_disable,
 612         .event_init     = armpmu_event_init,
 613         .add            = armpmu_add,
 614         .del            = armpmu_del,
 615         .start          = armpmu_start,
 616         .stop           = armpmu_stop,
 617         .read           = armpmu_read,
 618 };
 619
 620 static void __init armpmu_init(struct arm_pmu *armpmu)
 621 {
 622         atomic_set(&armpmu->active_events, 0);
 623         mutex_init(&armpmu->reserve_mutex);
 624 }
 625
 626 /* Include the PMU-specific implementations. */
 627 #include "perf_event_xscale.c"
 628 #include "perf_event_v6.c"
 629 #include "perf_event_v7.c"
 630
 631 /*
 632  * Ensure the PMU has sane values out of reset.
 633  * This requires SMP to be available, so exists as a separate initcall.
 634  */
 635 static int __init
 636 armpmu_reset(void)
 637 {
 638         if (armpmu && armpmu->reset)
 639                 return on_each_cpu(armpmu->reset, NULL, 1);
 640         return 0;
 641 }
 642 arch_initcall(armpmu_reset);
 643
 644 /*
 645  * PMU platform driver and devicetree bindings.
 646  */
 647 static struct of_device_id armpmu_of_device_ids[] = {
 648         {.compatible = "arm,cortex-a9-pmu"},
 649         {.compatible = "arm,cortex-a8-pmu"},
 650         {.compatible = "arm,arm1136-pmu"},
 651         {.compatible = "arm,arm1176-pmu"},
 652         {},
 653 };
 654
 655 static struct platform_device_id armpmu_plat_device_ids[] = {
 656         {.name = "arm-pmu"},
 657         {},
 658 };
 659
 660 static int __devinit armpmu_device_probe(struct platform_device *pdev)
 661 {
 662         armpmu->plat_device = pdev;
 663         return 0;
 664 }
 665
 666 static struct platform_driver armpmu_driver = {
 667         .driver         = {
 668                 .name   = "arm-pmu",
 669                 .of_match_table = armpmu_of_device_ids,
 670         },
 671         .probe          = armpmu_device_probe,
 672         .id_table       = armpmu_plat_device_ids,
 673 };
 674
 675 static int __init register_pmu_driver(void)
 676 {
 677         return platform_driver_register(&armpmu_driver);
 678 }
 679 device_initcall(register_pmu_driver);
 680
 681 /*
 682  * CPU PMU identification and registration.
 683  */
 684 static int __init
 685 init_hw_perf_events(void)
 686 {
 687         unsigned long cpuid = read_cpuid_id();
 688         unsigned long implementor = (cpuid & 0xFF000000) >> 24;
 689         unsigned long part_number = (cpuid & 0xFFF0);
 690
 691         /* ARM Ltd CPUs. */
 692         if (0x41 == implementor) {
 693                 switch (part_number) {
 694                 case 0xB360:    /* ARM1136 */
 695                 case 0xB560:    /* ARM1156 */
 696                 case 0xB760:    /* ARM1176 */
 697                         armpmu = armv6pmu_init();
 698                         break;
 699                 case 0xB020:    /* ARM11mpcore */
 700                         armpmu = armv6mpcore_pmu_init();
 701                         break;
 702                 case 0xC080:    /* Cortex-A8 */
 703                         armpmu = armv7_a8_pmu_init();
 704                         break;
 705                 case 0xC090:    /* Cortex-A9 */
 706                         armpmu = armv7_a9_pmu_init();
 707                         break;
 708                 case 0xC050:    /* Cortex-A5 */
 709                         armpmu = armv7_a5_pmu_init();
 710                         break;
 711                 case 0xC0F0:    /* Cortex-A15 */
 712                         armpmu = armv7_a15_pmu_init();
 713                         break;
 714                 }
 715         /* Intel CPUs [xscale]. */
 716         } else if (0x69 == implementor) {
 717                 part_number = (cpuid >> 13) & 0x7;
 718                 switch (part_number) {
 719                 case 1:
 720                         armpmu = xscale1pmu_init();
 721                         break;
 722                 case 2:
 723                         armpmu = xscale2pmu_init();
 724                         break;
 725                 }
 726         }
 727
 728         if (armpmu) {
 729                 pr_info("enabled with %s PMU driver, %d counters available\n",
 730                         armpmu->name, armpmu->num_events);
 731                 armpmu_init(armpmu);
 732                 perf_pmu_register(&pmu, "cpu", PERF_TYPE_RAW);
 733         } else {
 734                 pr_info("no hardware support available\n");
 735         }
 736
 737         return 0;
 738 }
 739 early_initcall(init_hw_perf_events);
 740
 741 /*
 742  * Callchain handling code.
 743  */
 744
 745 /*
 746  * The registers we're interested in are at the end of the variable
 747  * length saved register structure. The fp points at the end of this
 748  * structure so the address of this struct is:
 749  * (struct frame_tail *)(xxx->fp)-1
 750  *
 751  * This code has been adapted from the ARM OProfile support.
 752  */
 753 struct frame_tail {
 754         struct frame_tail __user *fp;
 755         unsigned long sp;
 756         unsigned long lr;
 757 } __attribute__((packed));
 758
 759 /*
 760  * Get the return address for a single stackframe and return a pointer to the
 761  * next frame tail.
 762  */
 763 static struct frame_tail __user *
 764 user_backtrace(struct frame_tail __user *tail,
 765                struct perf_callchain_entry *entry)
 766 {
 767         struct frame_tail buftail;
 768
 769         /* Also check accessibility of one struct frame_tail beyond */
 770         if (!access_ok(VERIFY_READ, tail, sizeof(buftail)))
 771                 return NULL;
 772         if (__copy_from_user_inatomic(&buftail, tail, sizeof(buftail)))
 773                 return NULL;
 774
 775         perf_callchain_store(entry, buftail.lr);
 776
 777         /*
 778          * Frame pointers should strictly progress back up the stack
 779          * (towards higher addresses).
 780          */
 781         if (tail + 1 >= buftail.fp)
 782                 return NULL;
 783
 784         return buftail.fp - 1;
 785 }
 786
 787 void
 788 perf_callchain_user(struct perf_callchain_entry *entry, struct pt_regs *regs)
 789 {
 790         struct frame_tail __user *tail;
 791
 792
 793         tail = (struct frame_tail __user *)regs->ARM_fp - 1;
 794
 795         while ((entry->nr < PERF_MAX_STACK_DEPTH) &&
 796                tail && !((unsigned long)tail & 0x3))
 797                 tail = user_backtrace(tail, entry);
 798 }
 799
 800 /*
 801  * Gets called by walk_stackframe() for every stackframe. This will be called
 802  * whist unwinding the stackframe and is like a subroutine return so we use
 803  * the PC.
 804  */
 805 static int
 806 callchain_trace(struct stackframe *fr,
 807                 void *data)
 808 {
 809         struct perf_callchain_entry *entry = data;
 810         perf_callchain_store(entry, fr->pc);
 811         return 0;
 812 }
 813
 814 void
 815 perf_callchain_kernel(struct perf_callchain_entry *entry, struct pt_regs *regs)
 816 {
 817         struct stackframe fr;
 818
 819         fr.fp = regs->ARM_fp;
 820         fr.sp = regs->ARM_sp;
 821         fr.lr = regs->ARM_lr;
 822         fr.pc = regs->ARM_pc;
 823         walk_stackframe(&fr, callchain_trace, entry);
 824 }