arch/arm/kernel/perf_event.c

   1 #undef DEBUG
   2
   3 /*
   4  * ARM performance counter support.
   5  *
   6  * Copyright (C) 2009 picoChip Designs, Ltd., Jamie Iles
   7  * Copyright (C) 2010 ARM Ltd., Will Deacon <will.deacon@arm.com>
   8  *
   9  * This code is based on the sparc64 perf event code, which is in turn based
  10  * on the x86 code. Callchain code is based on the ARM OProfile backtrace
  11  * code.
  12  */
  13 #define pr_fmt(fmt) "hw perfevents: " fmt
  14
  15 #include <linux/interrupt.h>
  16 #include <linux/kernel.h>
  17 #include <linux/module.h>
  18 #include <linux/perf_event.h>
  19 #include <linux/platform_device.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/uaccess.h>
  22
  23 #include <asm/cputype.h>
  24 #include <asm/irq.h>
  25 #include <asm/irq_regs.h>
  26 #include <asm/pmu.h>
  27 #include <asm/stacktrace.h>
  28
  29 /*
  30  * Hardware lock to serialize accesses to PMU registers. Needed for the
  31  * read/modify/write sequences.
  32  */
  33 static DEFINE_RAW_SPINLOCK(pmu_lock);
  34
  35 /*
  36  * ARMv6 supports a maximum of 3 events, starting from index 0. If we add
  37  * another platform that supports more, we need to increase this to be the
  38  * largest of all platforms.
  39  *
  40  * ARMv7 supports up to 32 events:
  41  *  cycle counter CCNT + 31 events counters CNT0..30.
  42  *  Cortex-A8 has 1+4 counters, Cortex-A9 has 1+6 counters.
  43  */
  44 #define ARMPMU_MAX_HWEVENTS             32
  45
  46 /* The events for a given CPU. */
  47 struct cpu_hw_events {
  48         /*
  49          * The events that are active on the CPU for the given index.
  50          */
  51         struct perf_event       *events[ARMPMU_MAX_HWEVENTS];
  52
  53         /*
  54          * A 1 bit for an index indicates that the counter is being used for
  55          * an event. A 0 means that the counter can be used.
  56          */
  57         unsigned long           used_mask[BITS_TO_LONGS(ARMPMU_MAX_HWEVENTS)];
  58 };
  59 static DEFINE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
  60
  61 struct arm_pmu {
  62         enum arm_perf_pmu_ids id;
  63         cpumask_t       active_irqs;
  64         const char      *name;
  65         irqreturn_t     (*handle_irq)(int irq_num, void *dev);
  66         void            (*enable)(struct hw_perf_event *evt, int idx);
  67         void            (*disable)(struct hw_perf_event *evt, int idx);
  68         int             (*get_event_idx)(struct cpu_hw_events *cpuc,
  69                                          struct hw_perf_event *hwc);
  70         int             (*set_event_filter)(struct hw_perf_event *evt,
  71                                             struct perf_event_attr *attr);
  72         u32             (*read_counter)(int idx);
  73         void            (*write_counter)(int idx, u32 val);
  74         void            (*start)(void);
  75         void            (*stop)(void);
  76         void            (*reset)(void *);
  77         const unsigned  (*cache_map)[PERF_COUNT_HW_CACHE_MAX]
  78                                     [PERF_COUNT_HW_CACHE_OP_MAX]
  79                                     [PERF_COUNT_HW_CACHE_RESULT_MAX];
  80         const unsigned  (*event_map)[PERF_COUNT_HW_MAX];
  81         u32             raw_event_mask;
  82         int             num_events;
  83         atomic_t        active_events;
  84         struct mutex    reserve_mutex;
  85         u64             max_period;
  86         struct platform_device  *plat_device;
  87         struct cpu_hw_events    *(*get_hw_events)(void);
  88 };
  89
  90 /* Set at runtime when we know what CPU type we are. */
  91 static struct arm_pmu *armpmu;
  92
  93 enum arm_perf_pmu_ids
  94 armpmu_get_pmu_id(void)
  95 {
  96         int id = -ENODEV;
  97
  98         if (armpmu != NULL)
  99                 id = armpmu->id;
 100
 101         return id;
 102 }
 103 EXPORT_SYMBOL_GPL(armpmu_get_pmu_id);
 104
 105 int
 106 armpmu_get_max_events(void)
 107 {
 108         int max_events = 0;
 109
 110         if (armpmu != NULL)
 111                 max_events = armpmu->num_events;
 112
 113         return max_events;
 114 }
 115 EXPORT_SYMBOL_GPL(armpmu_get_max_events);
 116
 117 int perf_num_counters(void)
 118 {
 119         return armpmu_get_max_events();
 120 }
 121 EXPORT_SYMBOL_GPL(perf_num_counters);
 122
 123 #define HW_OP_UNSUPPORTED               0xFFFF
 124
 125 #define C(_x) \
 126         PERF_COUNT_HW_CACHE_##_x
 127
 128 #define CACHE_OP_UNSUPPORTED            0xFFFF
 129
 130 static int
 131 armpmu_map_cache_event(u64 config)
 132 {
 133         unsigned int cache_type, cache_op, cache_result, ret;
 134
 135         cache_type = (config >>  0) & 0xff;
 136         if (cache_type >= PERF_COUNT_HW_CACHE_MAX)
 137                 return -EINVAL;
 138
 139         cache_op = (config >>  8) & 0xff;
 140         if (cache_op >= PERF_COUNT_HW_CACHE_OP_MAX)
 141                 return -EINVAL;
 142
 143         cache_result = (config >> 16) & 0xff;
 144         if (cache_result >= PERF_COUNT_HW_CACHE_RESULT_MAX)
 145                 return -EINVAL;
 146
 147         ret = (int)(*armpmu->cache_map)[cache_type][cache_op][cache_result];
 148
 149         if (ret == CACHE_OP_UNSUPPORTED)
 150                 return -ENOENT;
 151
 152         return ret;
 153 }
 154
 155 static int
 156 armpmu_map_event(u64 config)
 157 {
 158         int mapping = (*armpmu->event_map)[config];
 159         return mapping == HW_OP_UNSUPPORTED ? -EOPNOTSUPP : mapping;
 160 }
 161
 162 static int
 163 armpmu_map_raw_event(u64 config)
 164 {
 165         return (int)(config & armpmu->raw_event_mask);
 166 }
 167
 168 static int
 169 armpmu_event_set_period(struct perf_event *event,
 170                         struct hw_perf_event *hwc,
 171                         int idx)
 172 {
 173         s64 left = local64_read(&hwc->period_left);
 174         s64 period = hwc->sample_period;
 175         int ret = 0;
 176
 177         if (unlikely(left <= -period)) {
 178                 left = period;
 179                 local64_set(&hwc->period_left, left);
 180                 hwc->last_period = period;
 181                 ret = 1;
 182         }
 183
 184         if (unlikely(left <= 0)) {
 185                 left += period;
 186                 local64_set(&hwc->period_left, left);
 187                 hwc->last_period = period;
 188                 ret = 1;
 189         }
 190
 191         if (left > (s64)armpmu->max_period)
 192                 left = armpmu->max_period;
 193
 194         local64_set(&hwc->prev_count, (u64)-left);
 195
 196         armpmu->write_counter(idx, (u64)(-left) & 0xffffffff);
 197
 198         perf_event_update_userpage(event);
 199
 200         return ret;
 201 }
 202
 203 static u64
 204 armpmu_event_update(struct perf_event *event,
 205                     struct hw_perf_event *hwc,
 206                     int idx, int overflow)
 207 {
 208         u64 delta, prev_raw_count, new_raw_count;
 209
 210 again:
 211         prev_raw_count = local64_read(&hwc->prev_count);
 212         new_raw_count = armpmu->read_counter(idx);
 213
 214         if (local64_cmpxchg(&hwc->prev_count, prev_raw_count,
 215                              new_raw_count) != prev_raw_count)
 216                 goto again;
 217
 218         new_raw_count &= armpmu->max_period;
 219         prev_raw_count &= armpmu->max_period;
 220
 221         if (overflow)
 222                 delta = armpmu->max_period - prev_raw_count + new_raw_count + 1;
 223         else
 224                 delta = new_raw_count - prev_raw_count;
 225
 226         local64_add(delta, &event->count);
 227         local64_sub(delta, &hwc->period_left);
 228
 229         return new_raw_count;
 230 }
 231
 232 static void
 233 armpmu_read(struct perf_event *event)
 234 {
 235         struct hw_perf_event *hwc = &event->hw;
 236
 237         /* Don't read disabled counters! */
 238         if (hwc->idx < 0)
 239                 return;
 240
 241         armpmu_event_update(event, hwc, hwc->idx, 0);
 242 }
 243
 244 static void
 245 armpmu_stop(struct perf_event *event, int flags)
 246 {
 247         struct hw_perf_event *hwc = &event->hw;
 248
 249         /*
 250          * ARM pmu always has to update the counter, so ignore
 251          * PERF_EF_UPDATE, see comments in armpmu_start().
 252          */
 253         if (!(hwc->state & PERF_HES_STOPPED)) {
 254                 armpmu->disable(hwc, hwc->idx);
 255                 barrier(); /* why? */
 256                 armpmu_event_update(event, hwc, hwc->idx, 0);
 257                 hwc->state |= PERF_HES_STOPPED | PERF_HES_UPTODATE;
 258         }
 259 }
 260
 261 static void
 262 armpmu_start(struct perf_event *event, int flags)
 263 {
 264         struct hw_perf_event *hwc = &event->hw;
 265
 266         /*
 267          * ARM pmu always has to reprogram the period, so ignore
 268          * PERF_EF_RELOAD, see the comment below.
 269          */
 270         if (flags & PERF_EF_RELOAD)
 271                 WARN_ON_ONCE(!(hwc->state & PERF_HES_UPTODATE));
 272
 273         hwc->state = 0;
 274         /*
 275          * Set the period again. Some counters can't be stopped, so when we
 276          * were stopped we simply disabled the IRQ source and the counter
 277          * may have been left counting. If we don't do this step then we may
 278          * get an interrupt too soon or *way* too late if the overflow has
 279          * happened since disabling.
 280          */
 281         armpmu_event_set_period(event, hwc, hwc->idx);
 282         armpmu->enable(hwc, hwc->idx);
 283 }
 284
 285 static void
 286 armpmu_del(struct perf_event *event, int flags)
 287 {
 288         struct cpu_hw_events *cpuc = armpmu->get_hw_events();
 289         struct hw_perf_event *hwc = &event->hw;
 290         int idx = hwc->idx;
 291
 292         WARN_ON(idx < 0);
 293
 294         armpmu_stop(event, PERF_EF_UPDATE);
 295         cpuc->events[idx] = NULL;
 296         clear_bit(idx, cpuc->used_mask);
 297
 298         perf_event_update_userpage(event);
 299 }
 300
 301 static int
 302 armpmu_add(struct perf_event *event, int flags)
 303 {
 304         struct cpu_hw_events *cpuc = armpmu->get_hw_events();
 305         struct hw_perf_event *hwc = &event->hw;
 306         int idx;
 307         int err = 0;
 308
 309         perf_pmu_disable(event->pmu);
 310
 311         /* If we don't have a space for the counter then finish early. */
 312         idx = armpmu->get_event_idx(cpuc, hwc);
 313         if (idx < 0) {
 314                 err = idx;
 315                 goto out;
 316         }
 317
 318         /*
 319          * If there is an event in the counter we are going to use then make
 320          * sure it is disabled.
 321          */
 322         event->hw.idx = idx;
 323         armpmu->disable(hwc, idx);
 324         cpuc->events[idx] = event;
 325
 326         hwc->state = PERF_HES_STOPPED | PERF_HES_UPTODATE;
 327         if (flags & PERF_EF_START)
 328                 armpmu_start(event, PERF_EF_RELOAD);
 329
 330         /* Propagate our changes to the userspace mapping. */
 331         perf_event_update_userpage(event);
 332
 333 out:
 334         perf_pmu_enable(event->pmu);
 335         return err;
 336 }
 337
 338 static struct pmu pmu;
 339
 340 static int
 341 validate_event(struct cpu_hw_events *cpuc,
 342                struct perf_event *event)
 343 {
 344         struct hw_perf_event fake_event = event->hw;
 345         struct pmu *leader_pmu = event->group_leader->pmu;
 346
 347         if (event->pmu != leader_pmu || event->state <= PERF_EVENT_STATE_OFF)
 348                 return 1;
 349
 350         return armpmu->get_event_idx(cpuc, &fake_event) >= 0;
 351 }
 352
 353 static int
 354 validate_group(struct perf_event *event)
 355 {
 356         struct perf_event *sibling, *leader = event->group_leader;
 357         struct cpu_hw_events fake_pmu;
 358
 359         memset(&fake_pmu, 0, sizeof(fake_pmu));
 360
 361         if (!validate_event(&fake_pmu, leader))
 362                 return -ENOSPC;
 363
 364         list_for_each_entry(sibling, &leader->sibling_list, group_entry) {
 365                 if (!validate_event(&fake_pmu, sibling))
 366                         return -ENOSPC;
 367         }
 368
 369         if (!validate_event(&fake_pmu, event))
 370                 return -ENOSPC;
 371
 372         return 0;
 373 }
 374
 375 static irqreturn_t armpmu_platform_irq(int irq, void *dev)
 376 {
 377         struct platform_device *plat_device = armpmu->plat_device;
 378         struct arm_pmu_platdata *plat = dev_get_platdata(&plat_device->dev);
 379
 380         return plat->handle_irq(irq, dev, armpmu->handle_irq);
 381 }
 382
 383 static void
 384 armpmu_release_hardware(void)
 385 {
 386         int i, irq, irqs;
 387         struct platform_device *pmu_device = armpmu->plat_device;
 388
 389         irqs = min(pmu_device->num_resources, num_possible_cpus());
 390
 391         for (i = 0; i < irqs; ++i) {
 392                 if (!cpumask_test_and_clear_cpu(i, &armpmu->active_irqs))
 393                         continue;
 394                 irq = platform_get_irq(pmu_device, i);
 395                 if (irq >= 0)
 396                         free_irq(irq, NULL);
 397         }
 398
 399         armpmu->stop();
 400         release_pmu(ARM_PMU_DEVICE_CPU);
 401 }
 402
 403 static int
 404 armpmu_reserve_hardware(void)
 405 {
 406         struct arm_pmu_platdata *plat;
 407         irq_handler_t handle_irq;
 408         int i, err, irq, irqs;
 409         struct platform_device *pmu_device = armpmu->plat_device;
 410
 411         err = reserve_pmu(ARM_PMU_DEVICE_CPU);
 412         if (err) {
 413                 pr_warning("unable to reserve pmu\n");
 414                 return err;
 415         }
 416
 417         plat = dev_get_platdata(&pmu_device->dev);
 418         if (plat && plat->handle_irq)
 419                 handle_irq = armpmu_platform_irq;
 420         else
 421                 handle_irq = armpmu->handle_irq;
 422
 423         irqs = min(pmu_device->num_resources, num_possible_cpus());
 424         if (irqs < 1) {
 425                 pr_err("no irqs for PMUs defined\n");
 426                 return -ENODEV;
 427         }
 428
 429         for (i = 0; i < irqs; ++i) {
 430                 err = 0;
 431                 irq = platform_get_irq(pmu_device, i);
 432                 if (irq < 0)
 433                         continue;
 434
 435                 /*
 436                  * If we have a single PMU interrupt that we can't shift,
 437                  * assume that we're running on a uniprocessor machine and
 438                  * continue. Otherwise, continue without this interrupt.
 439                  */
 440                 if (irq_set_affinity(irq, cpumask_of(i)) && irqs > 1) {
 441                         pr_warning("unable to set irq affinity (irq=%d, cpu=%u)\n",
 442                                     irq, i);
 443                         continue;
 444                 }
 445
 446                 err = request_irq(irq, handle_irq,
 447                                   IRQF_DISABLED | IRQF_NOBALANCING,
 448                                   "arm-pmu", NULL);
 449                 if (err) {
 450                         pr_err("unable to request IRQ%d for ARM PMU counters\n",
 451                                 irq);
 452                         armpmu_release_hardware();
 453                         return err;
 454                 }
 455
 456                 cpumask_set_cpu(i, &armpmu->active_irqs);
 457         }
 458
 459         return 0;
 460 }
 461
 462 static void
 463 hw_perf_event_destroy(struct perf_event *event)
 464 {
 465         atomic_t *active_events  = &armpmu->active_events;
 466         struct mutex *pmu_reserve_mutex = &armpmu->reserve_mutex;
 467
 468         if (atomic_dec_and_mutex_lock(active_events, pmu_reserve_mutex)) {
 469                 armpmu_release_hardware();
 470                 mutex_unlock(pmu_reserve_mutex);
 471         }
 472 }
 473
 474 static int
 475 event_requires_mode_exclusion(struct perf_event_attr *attr)
 476 {
 477         return attr->exclude_idle || attr->exclude_user ||
 478                attr->exclude_kernel || attr->exclude_hv;
 479 }
 480
 481 static int
 482 __hw_perf_event_init(struct perf_event *event)
 483 {
 484         struct hw_perf_event *hwc = &event->hw;
 485         int mapping, err;
 486
 487         /* Decode the generic type into an ARM event identifier. */
 488         if (PERF_TYPE_HARDWARE == event->attr.type) {
 489                 mapping = armpmu_map_event(event->attr.config);
 490         } else if (PERF_TYPE_HW_CACHE == event->attr.type) {
 491                 mapping = armpmu_map_cache_event(event->attr.config);
 492         } else if (PERF_TYPE_RAW == event->attr.type) {
 493                 mapping = armpmu_map_raw_event(event->attr.config);
 494         } else {
 495                 pr_debug("event type %x not supported\n", event->attr.type);
 496                 return -EOPNOTSUPP;
 497         }
 498
 499         if (mapping < 0) {
 500                 pr_debug("event %x:%llx not supported\n", event->attr.type,
 501                          event->attr.config);
 502                 return mapping;
 503         }
 504
 505         /*
 506          * We don't assign an index until we actually place the event onto
 507          * hardware. Use -1 to signify that we haven't decided where to put it
 508          * yet. For SMP systems, each core has it's own PMU so we can't do any
 509          * clever allocation or constraints checking at this point.
 510          */
 511         hwc->idx                = -1;
 512         hwc->config_base        = 0;
 513         hwc->config             = 0;
 514         hwc->event_base         = 0;
 515
 516         /*
 517          * Check whether we need to exclude the counter from certain modes.
 518          */
 519         if ((!armpmu->set_event_filter ||
 520              armpmu->set_event_filter(hwc, &event->attr)) &&
 521              event_requires_mode_exclusion(&event->attr)) {
 522                 pr_debug("ARM performance counters do not support "
 523                          "mode exclusion\n");
 524                 return -EPERM;
 525         }
 526
 527         /*
 528          * Store the event encoding into the config_base field.
 529          */
 530         hwc->config_base            |= (unsigned long)mapping;
 531
 532         if (!hwc->sample_period) {
 533                 hwc->sample_period  = armpmu->max_period;
 534                 hwc->last_period    = hwc->sample_period;
 535                 local64_set(&hwc->period_left, hwc->sample_period);
 536         }
 537
 538         err = 0;
 539         if (event->group_leader != event) {
 540                 err = validate_group(event);
 541                 if (err)
 542                         return -EINVAL;
 543         }
 544
 545         return err;
 546 }
 547
 548 static int armpmu_event_init(struct perf_event *event)
 549 {
 550         int err = 0;
 551         atomic_t *active_events = &armpmu->active_events;
 552
 553         switch (event->attr.type) {
 554         case PERF_TYPE_RAW:
 555         case PERF_TYPE_HARDWARE:
 556         case PERF_TYPE_HW_CACHE:
 557                 break;
 558
 559         default:
 560                 return -ENOENT;
 561         }
 562
 563         event->destroy = hw_perf_event_destroy;
 564
 565         if (!atomic_inc_not_zero(active_events)) {
 566                 mutex_lock(&armpmu->reserve_mutex);
 567                 if (atomic_read(active_events) == 0)
 568                         err = armpmu_reserve_hardware();
 569
 570                 if (!err)
 571                         atomic_inc(active_events);
 572                 mutex_unlock(&armpmu->reserve_mutex);
 573         }
 574
 575         if (err)
 576                 return err;
 577
 578         err = __hw_perf_event_init(event);
 579         if (err)
 580                 hw_perf_event_destroy(event);
 581
 582         return err;
 583 }
 584
 585 static void armpmu_enable(struct pmu *pmu)
 586 {
 587         /* Enable all of the perf events on hardware. */
 588         int idx, enabled = 0;
 589         struct cpu_hw_events *cpuc = armpmu->get_hw_events();
 590
 591         for (idx = 0; idx < armpmu->num_events; ++idx) {
 592                 struct perf_event *event = cpuc->events[idx];
 593
 594                 if (!event)
 595                         continue;
 596
 597                 armpmu->enable(&event->hw, idx);
 598                 enabled = 1;
 599         }
 600
 601         if (enabled)
 602                 armpmu->start();
 603 }
 604
 605 static void armpmu_disable(struct pmu *pmu)
 606 {
 607         armpmu->stop();
 608 }
 609
 610 static struct pmu pmu = {
 611         .pmu_enable     = armpmu_enable,
 612         .pmu_disable    = armpmu_disable,
 613         .event_init     = armpmu_event_init,
 614         .add            = armpmu_add,
 615         .del            = armpmu_del,
 616         .start          = armpmu_start,
 617         .stop           = armpmu_stop,
 618         .read           = armpmu_read,
 619 };
 620
 621 static void __init armpmu_init(struct arm_pmu *armpmu)
 622 {
 623         atomic_set(&armpmu->active_events, 0);
 624         mutex_init(&armpmu->reserve_mutex);
 625 }
 626
 627 /* Include the PMU-specific implementations. */
 628 #include "perf_event_xscale.c"
 629 #include "perf_event_v6.c"
 630 #include "perf_event_v7.c"
 631
 632 /*
 633  * Ensure the PMU has sane values out of reset.
 634  * This requires SMP to be available, so exists as a separate initcall.
 635  */
 636 static int __init
 637 armpmu_reset(void)
 638 {
 639         if (armpmu && armpmu->reset)
 640                 return on_each_cpu(armpmu->reset, NULL, 1);
 641         return 0;
 642 }
 643 arch_initcall(armpmu_reset);
 644
 645 /*
 646  * PMU platform driver and devicetree bindings.
 647  */
 648 static struct of_device_id armpmu_of_device_ids[] = {
 649         {.compatible = "arm,cortex-a9-pmu"},
 650         {.compatible = "arm,cortex-a8-pmu"},
 651         {.compatible = "arm,arm1136-pmu"},
 652         {.compatible = "arm,arm1176-pmu"},
 653         {},
 654 };
 655
 656 static struct platform_device_id armpmu_plat_device_ids[] = {
 657         {.name = "arm-pmu"},
 658         {},
 659 };
 660
 661 static int __devinit armpmu_device_probe(struct platform_device *pdev)
 662 {
 663         armpmu->plat_device = pdev;
 664         return 0;
 665 }
 666
 667 static struct platform_driver armpmu_driver = {
 668         .driver         = {
 669                 .name   = "arm-pmu",
 670                 .of_match_table = armpmu_of_device_ids,
 671         },
 672         .probe          = armpmu_device_probe,
 673         .id_table       = armpmu_plat_device_ids,
 674 };
 675
 676 static int __init register_pmu_driver(void)
 677 {
 678         return platform_driver_register(&armpmu_driver);
 679 }
 680 device_initcall(register_pmu_driver);
 681
 682 static struct cpu_hw_events *armpmu_get_cpu_events(void)
 683 {
 684         return &__get_cpu_var(cpu_hw_events);
 685 }
 686
 687 static void __init cpu_pmu_init(struct arm_pmu *armpmu)
 688 {
 689         armpmu->get_hw_events = armpmu_get_cpu_events;
 690 }
 691
 692 /*
 693  * CPU PMU identification and registration.
 694  */
 695 static int __init
 696 init_hw_perf_events(void)
 697 {
 698         unsigned long cpuid = read_cpuid_id();
 699         unsigned long implementor = (cpuid & 0xFF000000) >> 24;
 700         unsigned long part_number = (cpuid & 0xFFF0);
 701
 702         /* ARM Ltd CPUs. */
 703         if (0x41 == implementor) {
 704                 switch (part_number) {
 705                 case 0xB360:    /* ARM1136 */
 706                 case 0xB560:    /* ARM1156 */
 707                 case 0xB760:    /* ARM1176 */
 708                         armpmu = armv6pmu_init();
 709                         break;
 710                 case 0xB020:    /* ARM11mpcore */
 711                         armpmu = armv6mpcore_pmu_init();
 712                         break;
 713                 case 0xC080:    /* Cortex-A8 */
 714                         armpmu = armv7_a8_pmu_init();
 715                         break;
 716                 case 0xC090:    /* Cortex-A9 */
 717                         armpmu = armv7_a9_pmu_init();
 718                         break;
 719                 case 0xC050:    /* Cortex-A5 */
 720                         armpmu = armv7_a5_pmu_init();
 721                         break;
 722                 case 0xC0F0:    /* Cortex-A15 */
 723                         armpmu = armv7_a15_pmu_init();
 724                         break;
 725                 }
 726         /* Intel CPUs [xscale]. */
 727         } else if (0x69 == implementor) {
 728                 part_number = (cpuid >> 13) & 0x7;
 729                 switch (part_number) {
 730                 case 1:
 731                         armpmu = xscale1pmu_init();
 732                         break;
 733                 case 2:
 734                         armpmu = xscale2pmu_init();
 735                         break;
 736                 }
 737         }
 738
 739         if (armpmu) {
 740                 pr_info("enabled with %s PMU driver, %d counters available\n",
 741                         armpmu->name, armpmu->num_events);
 742                 cpu_pmu_init(armpmu);
 743                 armpmu_init(armpmu);
 744                 perf_pmu_register(&pmu, "cpu", PERF_TYPE_RAW);
 745         } else {
 746                 pr_info("no hardware support available\n");
 747         }
 748
 749         return 0;
 750 }
 751 early_initcall(init_hw_perf_events);
 752
 753 /*
 754  * Callchain handling code.
 755  */
 756
 757 /*
 758  * The registers we're interested in are at the end of the variable
 759  * length saved register structure. The fp points at the end of this
 760  * structure so the address of this struct is:
 761  * (struct frame_tail *)(xxx->fp)-1
 762  *
 763  * This code has been adapted from the ARM OProfile support.
 764  */
 765 struct frame_tail {
 766         struct frame_tail __user *fp;
 767         unsigned long sp;
 768         unsigned long lr;
 769 } __attribute__((packed));
 770
 771 /*
 772  * Get the return address for a single stackframe and return a pointer to the
 773  * next frame tail.
 774  */
 775 static struct frame_tail __user *
 776 user_backtrace(struct frame_tail __user *tail,
 777                struct perf_callchain_entry *entry)
 778 {
 779         struct frame_tail buftail;
 780
 781         /* Also check accessibility of one struct frame_tail beyond */
 782         if (!access_ok(VERIFY_READ, tail, sizeof(buftail)))
 783                 return NULL;
 784         if (__copy_from_user_inatomic(&buftail, tail, sizeof(buftail)))
 785                 return NULL;
 786
 787         perf_callchain_store(entry, buftail.lr);
 788
 789         /*
 790          * Frame pointers should strictly progress back up the stack
 791          * (towards higher addresses).
 792          */
 793         if (tail + 1 >= buftail.fp)
 794                 return NULL;
 795
 796         return buftail.fp - 1;
 797 }
 798
 799 void
 800 perf_callchain_user(struct perf_callchain_entry *entry, struct pt_regs *regs)
 801 {
 802         struct frame_tail __user *tail;
 803
 804
 805         tail = (struct frame_tail __user *)regs->ARM_fp - 1;
 806
 807         while ((entry->nr < PERF_MAX_STACK_DEPTH) &&
 808                tail && !((unsigned long)tail & 0x3))
 809                 tail = user_backtrace(tail, entry);
 810 }
 811
 812 /*
 813  * Gets called by walk_stackframe() for every stackframe. This will be called
 814  * whist unwinding the stackframe and is like a subroutine return so we use
 815  * the PC.
 816  */
 817 static int
 818 callchain_trace(struct stackframe *fr,
 819                 void *data)
 820 {
 821         struct perf_callchain_entry *entry = data;
 822         perf_callchain_store(entry, fr->pc);
 823         return 0;
 824 }
 825
 826 void
 827 perf_callchain_kernel(struct perf_callchain_entry *entry, struct pt_regs *regs)
 828 {
 829         struct stackframe fr;
 830
 831         fr.fp = regs->ARM_fp;
 832         fr.sp = regs->ARM_sp;
 833         fr.lr = regs->ARM_lr;
 834         fr.pc = regs->ARM_pc;
 835         walk_stackframe(&fr, callchain_trace, entry);
 836 }