arch/arm/kernel/hw_breakpoint.c

   1 /*
   2  * This program is free software; you can redistribute it and/or modify
   3  * it under the terms of the GNU General Public License version 2 as
   4  * published by the Free Software Foundation.
   5  *
   6  * This program is distributed in the hope that it will be useful,
   7  * but WITHOUT ANY WARRANTY; without even the implied warranty of
   8  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
   9  * GNU General Public License for more details.
  10  *
  11  * You should have received a copy of the GNU General Public License
  12  * along with this program; if not, write to the Free Software
  13  * Foundation, Inc., 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  14  *
  15  * Copyright (C) 2009, 2010 ARM Limited
  16  *
  17  * Author: Will Deacon <will.deacon@arm.com>
  18  */
  19
  20 /*
  21  * HW_breakpoint: a unified kernel/user-space hardware breakpoint facility,
  22  * using the CPU's debug registers.
  23  */
  24 #define pr_fmt(fmt) "hw-breakpoint: " fmt
  25
  26 #include <linux/errno.h>
  27 #include <linux/hardirq.h>
  28 #include <linux/perf_event.h>
  29 #include <linux/hw_breakpoint.h>
  30 #include <linux/smp.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/cputype.h>
  34 #include <asm/current.h>
  35 #include <asm/hw_breakpoint.h>
  36 #include <asm/kdebug.h>
  37 #include <asm/system.h>
  38 #include <asm/traps.h>
  39
  40 /* Breakpoint currently in use for each BRP. */
  41 static DEFINE_PER_CPU(struct perf_event *, bp_on_reg[ARM_MAX_BRP]);
  42
  43 /* Watchpoint currently in use for each WRP. */
  44 static DEFINE_PER_CPU(struct perf_event *, wp_on_reg[ARM_MAX_WRP]);
  45
  46 /* Number of BRP/WRP registers on this CPU. */
  47 static int core_num_brps;
  48 static int core_num_reserved_brps;
  49 static int core_num_wrps;
  50
  51 /* Debug architecture version. */
  52 static u8 debug_arch;
  53
  54 /* Maximum supported watchpoint length. */
  55 static u8 max_watchpoint_len;
  56
  57 #define READ_WB_REG_CASE(OP2, M, VAL)           \
  58         case ((OP2 << 4) + M):                  \
  59                 ARM_DBG_READ(c ## M, OP2, VAL); \
  60                 break
  61
  62 #define WRITE_WB_REG_CASE(OP2, M, VAL)          \
  63         case ((OP2 << 4) + M):                  \
  64                 ARM_DBG_WRITE(c ## M, OP2, VAL);\
  65                 break
  66
  67 #define GEN_READ_WB_REG_CASES(OP2, VAL)         \
  68         READ_WB_REG_CASE(OP2, 0, VAL);          \
  69         READ_WB_REG_CASE(OP2, 1, VAL);          \
  70         READ_WB_REG_CASE(OP2, 2, VAL);          \
  71         READ_WB_REG_CASE(OP2, 3, VAL);          \
  72         READ_WB_REG_CASE(OP2, 4, VAL);          \
  73         READ_WB_REG_CASE(OP2, 5, VAL);          \
  74         READ_WB_REG_CASE(OP2, 6, VAL);          \
  75         READ_WB_REG_CASE(OP2, 7, VAL);          \
  76         READ_WB_REG_CASE(OP2, 8, VAL);          \
  77         READ_WB_REG_CASE(OP2, 9, VAL);          \
  78         READ_WB_REG_CASE(OP2, 10, VAL);         \
  79         READ_WB_REG_CASE(OP2, 11, VAL);         \
  80         READ_WB_REG_CASE(OP2, 12, VAL);         \
  81         READ_WB_REG_CASE(OP2, 13, VAL);         \
  82         READ_WB_REG_CASE(OP2, 14, VAL);         \
  83         READ_WB_REG_CASE(OP2, 15, VAL)
  84
  85 #define GEN_WRITE_WB_REG_CASES(OP2, VAL)        \
  86         WRITE_WB_REG_CASE(OP2, 0, VAL);         \
  87         WRITE_WB_REG_CASE(OP2, 1, VAL);         \
  88         WRITE_WB_REG_CASE(OP2, 2, VAL);         \
  89         WRITE_WB_REG_CASE(OP2, 3, VAL);         \
  90         WRITE_WB_REG_CASE(OP2, 4, VAL);         \
  91         WRITE_WB_REG_CASE(OP2, 5, VAL);         \
  92         WRITE_WB_REG_CASE(OP2, 6, VAL);         \
  93         WRITE_WB_REG_CASE(OP2, 7, VAL);         \
  94         WRITE_WB_REG_CASE(OP2, 8, VAL);         \
  95         WRITE_WB_REG_CASE(OP2, 9, VAL);         \
  96         WRITE_WB_REG_CASE(OP2, 10, VAL);        \
  97         WRITE_WB_REG_CASE(OP2, 11, VAL);        \
  98         WRITE_WB_REG_CASE(OP2, 12, VAL);        \
  99         WRITE_WB_REG_CASE(OP2, 13, VAL);        \
 100         WRITE_WB_REG_CASE(OP2, 14, VAL);        \
 101         WRITE_WB_REG_CASE(OP2, 15, VAL)
 102
 103 static u32 read_wb_reg(int n)
 104 {
 105         u32 val = 0;
 106
 107         switch (n) {
 108         GEN_READ_WB_REG_CASES(ARM_OP2_BVR, val);
 109         GEN_READ_WB_REG_CASES(ARM_OP2_BCR, val);
 110         GEN_READ_WB_REG_CASES(ARM_OP2_WVR, val);
 111         GEN_READ_WB_REG_CASES(ARM_OP2_WCR, val);
 112         default:
 113                 pr_warning("attempt to read from unknown breakpoint "
 114                                 "register %d\n", n);
 115         }
 116
 117         return val;
 118 }
 119
 120 static void write_wb_reg(int n, u32 val)
 121 {
 122         switch (n) {
 123         GEN_WRITE_WB_REG_CASES(ARM_OP2_BVR, val);
 124         GEN_WRITE_WB_REG_CASES(ARM_OP2_BCR, val);
 125         GEN_WRITE_WB_REG_CASES(ARM_OP2_WVR, val);
 126         GEN_WRITE_WB_REG_CASES(ARM_OP2_WCR, val);
 127         default:
 128                 pr_warning("attempt to write to unknown breakpoint "
 129                                 "register %d\n", n);
 130         }
 131         isb();
 132 }
 133
 134 /* Determine debug architecture. */
 135 static u8 get_debug_arch(void)
 136 {
 137         u32 didr;
 138
 139         /* Do we implement the extended CPUID interface? */
 140         if (((read_cpuid_id() >> 16) & 0xf) != 0xf) {
 141                 pr_warning("CPUID feature registers not supported. "
 142                                 "Assuming v6 debug is present.\n");
 143                 return ARM_DEBUG_ARCH_V6;
 144         }
 145
 146         ARM_DBG_READ(c0, 0, didr);
 147         return (didr >> 16) & 0xf;
 148 }
 149
 150 u8 arch_get_debug_arch(void)
 151 {
 152         return debug_arch;
 153 }
 154
 155 /* Determine number of BRP register available. */
 156 static int get_num_brp_resources(void)
 157 {
 158         u32 didr;
 159         ARM_DBG_READ(c0, 0, didr);
 160         return ((didr >> 24) & 0xf) + 1;
 161 }
 162
 163 /* Does this core support mismatch breakpoints? */
 164 static int core_has_mismatch_brps(void)
 165 {
 166         return (get_debug_arch() >= ARM_DEBUG_ARCH_V7_ECP14 &&
 167                 get_num_brp_resources() > 1);
 168 }
 169
 170 /* Determine number of usable WRPs available. */
 171 static int get_num_wrps(void)
 172 {
 173         /*
 174          * FIXME: When a watchpoint fires, the only way to work out which
 175          * watchpoint it was is by disassembling the faulting instruction
 176          * and working out the address of the memory access.
 177          *
 178          * Furthermore, we can only do this if the watchpoint was precise
 179          * since imprecise watchpoints prevent us from calculating register
 180          * based addresses.
 181          *
 182          * Providing we have more than 1 breakpoint register, we only report
 183          * a single watchpoint register for the time being. This way, we always
 184          * know which watchpoint fired. In the future we can either add a
 185          * disassembler and address generation emulator, or we can insert a
 186          * check to see if the DFAR is set on watchpoint exception entry
 187          * [the ARM ARM states that the DFAR is UNKNOWN, but experience shows
 188          * that it is set on some implementations].
 189          */
 190
 191 #if 0
 192         int wrps;
 193         u32 didr;
 194         ARM_DBG_READ(c0, 0, didr);
 195         wrps = ((didr >> 28) & 0xf) + 1;
 196 #endif
 197         int wrps = 1;
 198
 199         if (core_has_mismatch_brps() && wrps >= get_num_brp_resources())
 200                 wrps = get_num_brp_resources() - 1;
 201
 202         return wrps;
 203 }
 204
 205 /* We reserve one breakpoint for each watchpoint. */
 206 static int get_num_reserved_brps(void)
 207 {
 208         if (core_has_mismatch_brps())
 209                 return get_num_wrps();
 210         return 0;
 211 }
 212
 213 /* Determine number of usable BRPs available. */
 214 static int get_num_brps(void)
 215 {
 216         int brps = get_num_brp_resources();
 217         if (core_has_mismatch_brps())
 218                 brps -= get_num_reserved_brps();
 219         return brps;
 220 }
 221
 222 int hw_breakpoint_slots(int type)
 223 {
 224         /*
 225          * We can be called early, so don't rely on
 226          * our static variables being initialised.
 227          */
 228         switch (type) {
 229         case TYPE_INST:
 230                 return get_num_brps();
 231         case TYPE_DATA:
 232                 return get_num_wrps();
 233         default:
 234                 pr_warning("unknown slot type: %d\n", type);
 235                 return 0;
 236         }
 237 }
 238
 239 /*
 240  * In order to access the breakpoint/watchpoint control registers,
 241  * we must be running in debug monitor mode. Unfortunately, we can
 242  * be put into halting debug mode at any time by an external debugger
 243  * but there is nothing we can do to prevent that.
 244  */
 245 static int enable_monitor_mode(void)
 246 {
 247         u32 dscr;
 248         int ret = 0;
 249
 250         ARM_DBG_READ(c1, 0, dscr);
 251
 252         /* Ensure that halting mode is disabled. */
 253         if (WARN_ONCE(dscr & ARM_DSCR_HDBGEN, "halting debug mode enabled."
 254                                 "Unable to access hardware resources.")) {
 255                 ret = -EPERM;
 256                 goto out;
 257         }
 258
 259         /* Write to the corresponding DSCR. */
 260         switch (debug_arch) {
 261         case ARM_DEBUG_ARCH_V6:
 262         case ARM_DEBUG_ARCH_V6_1:
 263                 ARM_DBG_WRITE(c1, 0, (dscr | ARM_DSCR_MDBGEN));
 264                 break;
 265         case ARM_DEBUG_ARCH_V7_ECP14:
 266                 ARM_DBG_WRITE(c2, 2, (dscr | ARM_DSCR_MDBGEN));
 267                 break;
 268         default:
 269                 ret = -ENODEV;
 270                 goto out;
 271         }
 272
 273         /* Check that the write made it through. */
 274         ARM_DBG_READ(c1, 0, dscr);
 275         if (WARN_ONCE(!(dscr & ARM_DSCR_MDBGEN),
 276                                 "failed to enable monitor mode.")) {
 277                 ret = -EPERM;
 278         }
 279
 280 out:
 281         return ret;
 282 }
 283
 284 /*
 285  * Check if 8-bit byte-address select is available.
 286  * This clobbers WRP 0.
 287  */
 288 static u8 get_max_wp_len(void)
 289 {
 290         u32 ctrl_reg;
 291         struct arch_hw_breakpoint_ctrl ctrl;
 292         u8 size = 4;
 293
 294         if (debug_arch < ARM_DEBUG_ARCH_V7_ECP14)
 295                 goto out;
 296
 297         if (enable_monitor_mode())
 298                 goto out;
 299
 300         memset(&ctrl, 0, sizeof(ctrl));
 301         ctrl.len = ARM_BREAKPOINT_LEN_8;
 302         ctrl_reg = encode_ctrl_reg(ctrl);
 303
 304         write_wb_reg(ARM_BASE_WVR, 0);
 305         write_wb_reg(ARM_BASE_WCR, ctrl_reg);
 306         if ((read_wb_reg(ARM_BASE_WCR) & ctrl_reg) == ctrl_reg)
 307                 size = 8;
 308
 309 out:
 310         return size;
 311 }
 312
 313 u8 arch_get_max_wp_len(void)
 314 {
 315         return max_watchpoint_len;
 316 }
 317
 318 /*
 319  * Install a perf counter breakpoint.
 320  */
 321 int arch_install_hw_breakpoint(struct perf_event *bp)
 322 {
 323         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 324         struct perf_event **slot, **slots;
 325         int i, max_slots, ctrl_base, val_base, ret = 0;
 326         u32 addr, ctrl;
 327
 328         /* Ensure that we are in monitor mode and halting mode is disabled. */
 329         ret = enable_monitor_mode();
 330         if (ret)
 331                 goto out;
 332
 333         addr = info->address;
 334         ctrl = encode_ctrl_reg(info->ctrl) | 0x1;
 335
 336         if (info->ctrl.type == ARM_BREAKPOINT_EXECUTE) {
 337                 /* Breakpoint */
 338                 ctrl_base = ARM_BASE_BCR;
 339                 val_base = ARM_BASE_BVR;
 340                 slots = __get_cpu_var(bp_on_reg);
 341                 max_slots = core_num_brps;
 342         } else {
 343                 /* Watchpoint */
 344                 if (info->step_ctrl.enabled) {
 345                         /* Install into the reserved breakpoint region. */
 346                         ctrl_base = ARM_BASE_BCR + core_num_brps;
 347                         val_base = ARM_BASE_BVR + core_num_brps;
 348                         /* Override the watchpoint data with the step data. */
 349                         addr = info->trigger & ~0x3;
 350                         ctrl = encode_ctrl_reg(info->step_ctrl);
 351                 } else {
 352                         ctrl_base = ARM_BASE_WCR;
 353                         val_base = ARM_BASE_WVR;
 354                 }
 355                 slots = __get_cpu_var(wp_on_reg);
 356                 max_slots = core_num_wrps;
 357         }
 358
 359         for (i = 0; i < max_slots; ++i) {
 360                 slot = &slots[i];
 361
 362                 if (!*slot) {
 363                         *slot = bp;
 364                         break;
 365                 }
 366         }
 367
 368         if (WARN_ONCE(i == max_slots, "Can't find any breakpoint slot")) {
 369                 ret = -EBUSY;
 370                 goto out;
 371         }
 372
 373         /* Setup the address register. */
 374         write_wb_reg(val_base + i, addr);
 375
 376         /* Setup the control register. */
 377         write_wb_reg(ctrl_base + i, ctrl);
 378
 379 out:
 380         return ret;
 381 }
 382
 383 void arch_uninstall_hw_breakpoint(struct perf_event *bp)
 384 {
 385         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 386         struct perf_event **slot, **slots;
 387         int i, max_slots, base;
 388
 389         if (info->ctrl.type == ARM_BREAKPOINT_EXECUTE) {
 390                 /* Breakpoint */
 391                 base = ARM_BASE_BCR;
 392                 slots = __get_cpu_var(bp_on_reg);
 393                 max_slots = core_num_brps;
 394         } else {
 395                 /* Watchpoint */
 396                 if (info->step_ctrl.enabled)
 397                         base = ARM_BASE_BCR + core_num_brps;
 398                 else
 399                         base = ARM_BASE_WCR;
 400                 slots = __get_cpu_var(wp_on_reg);
 401                 max_slots = core_num_wrps;
 402         }
 403
 404         /* Remove the breakpoint. */
 405         for (i = 0; i < max_slots; ++i) {
 406                 slot = &slots[i];
 407
 408                 if (*slot == bp) {
 409                         *slot = NULL;
 410                         break;
 411                 }
 412         }
 413
 414         if (WARN_ONCE(i == max_slots, "Can't find any breakpoint slot"))
 415                 return;
 416
 417         /* Reset the control register. */
 418         write_wb_reg(base + i, 0);
 419 }
 420
 421 static int get_hbp_len(u8 hbp_len)
 422 {
 423         unsigned int len_in_bytes = 0;
 424
 425         switch (hbp_len) {
 426         case ARM_BREAKPOINT_LEN_1:
 427                 len_in_bytes = 1;
 428                 break;
 429         case ARM_BREAKPOINT_LEN_2:
 430                 len_in_bytes = 2;
 431                 break;
 432         case ARM_BREAKPOINT_LEN_4:
 433                 len_in_bytes = 4;
 434                 break;
 435         case ARM_BREAKPOINT_LEN_8:
 436                 len_in_bytes = 8;
 437                 break;
 438         }
 439
 440         return len_in_bytes;
 441 }
 442
 443 /*
 444  * Check whether bp virtual address is in kernel space.
 445  */
 446 int arch_check_bp_in_kernelspace(struct perf_event *bp)
 447 {
 448         unsigned int len;
 449         unsigned long va;
 450         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 451
 452         va = info->address;
 453         len = get_hbp_len(info->ctrl.len);
 454
 455         return (va >= TASK_SIZE) && ((va + len - 1) >= TASK_SIZE);
 456 }
 457
 458 /*
 459  * Extract generic type and length encodings from an arch_hw_breakpoint_ctrl.
 460  * Hopefully this will disappear when ptrace can bypass the conversion
 461  * to generic breakpoint descriptions.
 462  */
 463 int arch_bp_generic_fields(struct arch_hw_breakpoint_ctrl ctrl,
 464                            int *gen_len, int *gen_type)
 465 {
 466         /* Type */
 467         switch (ctrl.type) {
 468         case ARM_BREAKPOINT_EXECUTE:
 469                 *gen_type = HW_BREAKPOINT_X;
 470                 break;
 471         case ARM_BREAKPOINT_LOAD:
 472                 *gen_type = HW_BREAKPOINT_R;
 473                 break;
 474         case ARM_BREAKPOINT_STORE:
 475                 *gen_type = HW_BREAKPOINT_W;
 476                 break;
 477         case ARM_BREAKPOINT_LOAD | ARM_BREAKPOINT_STORE:
 478                 *gen_type = HW_BREAKPOINT_RW;
 479                 break;
 480         default:
 481                 return -EINVAL;
 482         }
 483
 484         /* Len */
 485         switch (ctrl.len) {
 486         case ARM_BREAKPOINT_LEN_1:
 487                 *gen_len = HW_BREAKPOINT_LEN_1;
 488                 break;
 489         case ARM_BREAKPOINT_LEN_2:
 490                 *gen_len = HW_BREAKPOINT_LEN_2;
 491                 break;
 492         case ARM_BREAKPOINT_LEN_4:
 493                 *gen_len = HW_BREAKPOINT_LEN_4;
 494                 break;
 495         case ARM_BREAKPOINT_LEN_8:
 496                 *gen_len = HW_BREAKPOINT_LEN_8;
 497                 break;
 498         default:
 499                 return -EINVAL;
 500         }
 501
 502         return 0;
 503 }
 504
 505 /*
 506  * Construct an arch_hw_breakpoint from a perf_event.
 507  */
 508 static int arch_build_bp_info(struct perf_event *bp)
 509 {
 510         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 511
 512         /* Type */
 513         switch (bp->attr.bp_type) {
 514         case HW_BREAKPOINT_X:
 515                 info->ctrl.type = ARM_BREAKPOINT_EXECUTE;
 516                 break;
 517         case HW_BREAKPOINT_R:
 518                 info->ctrl.type = ARM_BREAKPOINT_LOAD;
 519                 break;
 520         case HW_BREAKPOINT_W:
 521                 info->ctrl.type = ARM_BREAKPOINT_STORE;
 522                 break;
 523         case HW_BREAKPOINT_RW:
 524                 info->ctrl.type = ARM_BREAKPOINT_LOAD | ARM_BREAKPOINT_STORE;
 525                 break;
 526         default:
 527                 return -EINVAL;
 528         }
 529
 530         /* Len */
 531         switch (bp->attr.bp_len) {
 532         case HW_BREAKPOINT_LEN_1:
 533                 info->ctrl.len = ARM_BREAKPOINT_LEN_1;
 534                 break;
 535         case HW_BREAKPOINT_LEN_2:
 536                 info->ctrl.len = ARM_BREAKPOINT_LEN_2;
 537                 break;
 538         case HW_BREAKPOINT_LEN_4:
 539                 info->ctrl.len = ARM_BREAKPOINT_LEN_4;
 540                 break;
 541         case HW_BREAKPOINT_LEN_8:
 542                 info->ctrl.len = ARM_BREAKPOINT_LEN_8;
 543                 if ((info->ctrl.type != ARM_BREAKPOINT_EXECUTE)
 544                         && max_watchpoint_len >= 8)
 545                         break;
 546         default:
 547                 return -EINVAL;
 548         }
 549
 550         /*
 551          * Breakpoints must be of length 2 (thumb) or 4 (ARM) bytes.
 552          * Watchpoints can be of length 1, 2, 4 or 8 bytes if supported
 553          * by the hardware and must be aligned to the appropriate number of
 554          * bytes.
 555          */
 556         if (info->ctrl.type == ARM_BREAKPOINT_EXECUTE &&
 557             info->ctrl.len != ARM_BREAKPOINT_LEN_2 &&
 558             info->ctrl.len != ARM_BREAKPOINT_LEN_4)
 559                 return -EINVAL;
 560
 561         /* Address */
 562         info->address = bp->attr.bp_addr;
 563
 564         /* Privilege */
 565         info->ctrl.privilege = ARM_BREAKPOINT_USER;
 566         if (arch_check_bp_in_kernelspace(bp))
 567                 info->ctrl.privilege |= ARM_BREAKPOINT_PRIV;
 568
 569         /* Enabled? */
 570         info->ctrl.enabled = !bp->attr.disabled;
 571
 572         /* Mismatch */
 573         info->ctrl.mismatch = 0;
 574
 575         return 0;
 576 }
 577
 578 /*
 579  * Validate the arch-specific HW Breakpoint register settings.
 580  */
 581 int arch_validate_hwbkpt_settings(struct perf_event *bp)
 582 {
 583         struct arch_hw_breakpoint *info = counter_arch_bp(bp);
 584         int ret = 0;
 585         u32 offset, alignment_mask = 0x3;
 586
 587         /* Build the arch_hw_breakpoint. */
 588         ret = arch_build_bp_info(bp);
 589         if (ret)
 590                 goto out;
 591
 592         /* Check address alignment. */
 593         if (info->ctrl.len == ARM_BREAKPOINT_LEN_8)
 594                 alignment_mask = 0x7;
 595         offset = info->address & alignment_mask;
 596         switch (offset) {
 597         case 0:
 598                 /* Aligned */
 599                 break;
 600         case 1:
 601                 /* Allow single byte watchpoint. */
 602                 if (info->ctrl.len == ARM_BREAKPOINT_LEN_1)
 603                         break;
 604         case 2:
 605                 /* Allow halfword watchpoints and breakpoints. */
 606                 if (info->ctrl.len == ARM_BREAKPOINT_LEN_2)
 607                         break;
 608         default:
 609                 ret = -EINVAL;
 610                 goto out;
 611         }
 612
 613         info->address &= ~alignment_mask;
 614         info->ctrl.len <<= offset;
 615
 616         /*
 617          * Currently we rely on an overflow handler to take
 618          * care of single-stepping the breakpoint when it fires.
 619          * In the case of userspace breakpoints on a core with V7 debug,
 620          * we can use the mismatch feature as a poor-man's hardware single-step.
 621          */
 622         if (WARN_ONCE(!bp->overflow_handler &&
 623                 (arch_check_bp_in_kernelspace(bp) || !core_has_mismatch_brps()),
 624                         "overflow handler required but none found")) {
 625                 ret = -EINVAL;
 626         }
 627 out:
 628         return ret;
 629 }
 630
 631 static void update_mismatch_flag(int idx, int flag)
 632 {
 633         struct perf_event *bp = __get_cpu_var(bp_on_reg[idx]);
 634         struct arch_hw_breakpoint *info;
 635
 636         if (bp == NULL)
 637                 return;
 638
 639         info = counter_arch_bp(bp);
 640
 641         /* Update the mismatch field to enter/exit `single-step' mode */
 642         if (!bp->overflow_handler && info->ctrl.mismatch != flag) {
 643                 info->ctrl.mismatch = flag;
 644                 write_wb_reg(ARM_BASE_BCR + idx, encode_ctrl_reg(info->ctrl) | 0x1);
 645         }
 646 }
 647
 648 static void watchpoint_handler(unsigned long unknown, struct pt_regs *regs)
 649 {
 650         int i;
 651         struct perf_event *wp, **slots = __get_cpu_var(wp_on_reg);
 652         struct arch_hw_breakpoint *info;
 653
 654         /* Without a disassembler, we can only handle 1 watchpoint. */
 655         BUG_ON(core_num_wrps > 1);
 656
 657         for (i = 0; i < core_num_wrps; ++i) {
 658                 rcu_read_lock();
 659
 660                 wp = slots[i];
 661
 662                 if (wp == NULL) {
 663                         rcu_read_unlock();
 664                         continue;
 665                 }
 666
 667                 /*
 668                  * The DFAR is an unknown value. Since we only allow a
 669                  * single watchpoint, we can set the trigger to the lowest
 670                  * possible faulting address.
 671                  */
 672                 info = counter_arch_bp(wp);
 673                 info->trigger = wp->attr.bp_addr;
 674                 pr_debug("watchpoint fired: address = 0x%x\n", info->trigger);
 675                 perf_bp_event(wp, regs);
 676
 677                 /*
 678                  * If no overflow handler is present, insert a temporary
 679                  * mismatch breakpoint so we can single-step over the
 680                  * watchpoint trigger.
 681                  */
 682                 if (!wp->overflow_handler) {
 683                         arch_uninstall_hw_breakpoint(wp);
 684                         info->step_ctrl.mismatch  = 1;
 685                         info->step_ctrl.len       = ARM_BREAKPOINT_LEN_4;
 686                         info->step_ctrl.type      = ARM_BREAKPOINT_EXECUTE;
 687                         info->step_ctrl.privilege = info->ctrl.privilege;
 688                         info->step_ctrl.enabled   = 1;
 689                         info->trigger             = regs->ARM_pc;
 690                         arch_install_hw_breakpoint(wp);
 691                 }
 692
 693                 rcu_read_unlock();
 694         }
 695 }
 696
 697 static void watchpoint_single_step_handler(unsigned long pc)
 698 {
 699         int i;
 700         struct perf_event *wp, **slots = __get_cpu_var(wp_on_reg);
 701         struct arch_hw_breakpoint *info;
 702
 703         for (i = 0; i < core_num_reserved_brps; ++i) {
 704                 rcu_read_lock();
 705
 706                 wp = slots[i];
 707
 708                 if (wp == NULL)
 709                         goto unlock;
 710
 711                 info = counter_arch_bp(wp);
 712                 if (!info->step_ctrl.enabled)
 713                         goto unlock;
 714
 715                 /*
 716                  * Restore the original watchpoint if we've completed the
 717                  * single-step.
 718                  */
 719                 if (info->trigger != pc) {
 720                         arch_uninstall_hw_breakpoint(wp);
 721                         info->step_ctrl.enabled = 0;
 722                         arch_install_hw_breakpoint(wp);
 723                 }
 724
 725 unlock:
 726                 rcu_read_unlock();
 727         }
 728 }
 729
 730 static void breakpoint_handler(unsigned long unknown, struct pt_regs *regs)
 731 {
 732         int i;
 733         int mismatch;
 734         u32 ctrl_reg, val, addr;
 735         struct perf_event *bp, **slots = __get_cpu_var(bp_on_reg);
 736         struct arch_hw_breakpoint *info;
 737         struct arch_hw_breakpoint_ctrl ctrl;
 738
 739         /* The exception entry code places the amended lr in the PC. */
 740         addr = regs->ARM_pc;
 741
 742         /* Check the currently installed breakpoints first. */
 743         for (i = 0; i < core_num_brps; ++i) {
 744                 rcu_read_lock();
 745
 746                 bp = slots[i];
 747
 748                 if (bp == NULL) {
 749                         rcu_read_unlock();
 750                         continue;
 751                 }
 752
 753                 mismatch = 0;
 754
 755                 /* Check if the breakpoint value matches. */
 756                 val = read_wb_reg(ARM_BASE_BVR + i);
 757                 if (val != (addr & ~0x3))
 758                         goto unlock;
 759
 760                 /* Possible match, check the byte address select to confirm. */
 761                 ctrl_reg = read_wb_reg(ARM_BASE_BCR + i);
 762                 decode_ctrl_reg(ctrl_reg, &ctrl);
 763                 if ((1 << (addr & 0x3)) & ctrl.len) {
 764                         mismatch = 1;
 765                         info = counter_arch_bp(bp);
 766                         info->trigger = addr;
 767                 }
 768
 769 unlock:
 770                 if (mismatch && !info->ctrl.mismatch) {
 771                         pr_debug("breakpoint fired: address = 0x%x\n", addr);
 772                         perf_bp_event(bp, regs);
 773                 }
 774
 775                 update_mismatch_flag(i, mismatch);
 776                 rcu_read_unlock();
 777         }
 778
 779         /* Handle any pending watchpoint single-step breakpoints. */
 780         watchpoint_single_step_handler(addr);
 781 }
 782
 783 /*
 784  * Called from either the Data Abort Handler [watchpoint] or the
 785  * Prefetch Abort Handler [breakpoint] with preemption disabled.
 786  */
 787 static int hw_breakpoint_pending(unsigned long addr, unsigned int fsr,
 788                                  struct pt_regs *regs)
 789 {
 790         int ret = 0;
 791         u32 dscr;
 792
 793         /* We must be called with preemption disabled. */
 794         WARN_ON(preemptible());
 795
 796         /* We only handle watchpoints and hardware breakpoints. */
 797         ARM_DBG_READ(c1, 0, dscr);
 798
 799         /* Perform perf callbacks. */
 800         switch (ARM_DSCR_MOE(dscr)) {
 801         case ARM_ENTRY_BREAKPOINT:
 802                 breakpoint_handler(addr, regs);
 803                 break;
 804         case ARM_ENTRY_ASYNC_WATCHPOINT:
 805                 WARN(1, "Asynchronous watchpoint exception taken. Debugging results may be unreliable\n");
 806         case ARM_ENTRY_SYNC_WATCHPOINT:
 807                 watchpoint_handler(addr, regs);
 808                 break;
 809         default:
 810                 ret = 1; /* Unhandled fault. */
 811         }
 812
 813         /*
 814          * Re-enable preemption after it was disabled in the
 815          * low-level exception handling code.
 816          */
 817         preempt_enable();
 818
 819         return ret;
 820 }
 821
 822 /*
 823  * One-time initialisation.
 824  */
 825 static void reset_ctrl_regs(void *unused)
 826 {
 827         int i;
 828
 829         /*
 830          * v7 debug contains save and restore registers so that debug state
 831          * can be maintained across low-power modes without leaving
 832          * the debug logic powered up. It is IMPLEMENTATION DEFINED whether
 833          * we can write to the debug registers out of reset, so we must
 834          * unlock the OS Lock Access Register to avoid taking undefined
 835          * instruction exceptions later on.
 836          */
 837         if (debug_arch >= ARM_DEBUG_ARCH_V7_ECP14) {
 838                 /*
 839                  * Unconditionally clear the lock by writing a value
 840                  * other than 0xC5ACCE55 to the access register.
 841                  */
 842                 asm volatile("mcr p14, 0, %0, c1, c0, 4" : : "r" (0));
 843                 isb();
 844         }
 845
 846         if (enable_monitor_mode())
 847                 return;
 848
 849         /* We must also reset any reserved registers. */
 850         for (i = 0; i < core_num_brps + core_num_reserved_brps; ++i) {
 851                 write_wb_reg(ARM_BASE_BCR + i, 0UL);
 852                 write_wb_reg(ARM_BASE_BVR + i, 0UL);
 853         }
 854
 855         for (i = 0; i < core_num_wrps; ++i) {
 856                 write_wb_reg(ARM_BASE_WCR + i, 0UL);
 857                 write_wb_reg(ARM_BASE_WVR + i, 0UL);
 858         }
 859 }
 860
 861 static int __cpuinit dbg_reset_notify(struct notifier_block *self,
 862                                       unsigned long action, void *cpu)
 863 {
 864         if (action == CPU_ONLINE)
 865                 smp_call_function_single((int)cpu, reset_ctrl_regs, NULL, 1);
 866         return NOTIFY_OK;
 867 }
 868
 869 static struct notifier_block __cpuinitdata dbg_reset_nb = {
 870         .notifier_call = dbg_reset_notify,
 871 };
 872
 873 static int __init arch_hw_breakpoint_init(void)
 874 {
 875         int ret = 0;
 876         u32 dscr;
 877
 878         debug_arch = get_debug_arch();
 879
 880         if (debug_arch > ARM_DEBUG_ARCH_V7_ECP14) {
 881                 pr_info("debug architecture 0x%x unsupported.\n", debug_arch);
 882                 ret = -ENODEV;
 883                 goto out;
 884         }
 885
 886         /* Determine how many BRPs/WRPs are available. */
 887         core_num_brps = get_num_brps();
 888         core_num_reserved_brps = get_num_reserved_brps();
 889         core_num_wrps = get_num_wrps();
 890
 891         pr_info("found %d breakpoint and %d watchpoint registers.\n",
 892                 core_num_brps + core_num_reserved_brps, core_num_wrps);
 893
 894         if (core_num_reserved_brps)
 895                 pr_info("%d breakpoint(s) reserved for watchpoint "
 896                                 "single-step.\n", core_num_reserved_brps);
 897
 898         ARM_DBG_READ(c1, 0, dscr);
 899         if (dscr & ARM_DSCR_HDBGEN) {
 900                 pr_warning("halting debug mode enabled. Assuming maximum "
 901                                 "watchpoint size of 4 bytes.");
 902         } else {
 903                 /*
 904                  * Reset the breakpoint resources. We assume that a halting
 905                  * debugger will leave the world in a nice state for us.
 906                  */
 907                 smp_call_function(reset_ctrl_regs, NULL, 1);
 908                 reset_ctrl_regs(NULL);
 909
 910                 /* Work out the maximum supported watchpoint length. */
 911                 max_watchpoint_len = get_max_wp_len();
 912                 pr_info("maximum watchpoint size is %u bytes.\n",
 913                                 max_watchpoint_len);
 914         }
 915
 916         /* Register debug fault handler. */
 917         hook_fault_code(2, hw_breakpoint_pending, SIGTRAP, TRAP_HWBKPT,
 918                         "watchpoint debug exception");
 919         hook_ifault_code(2, hw_breakpoint_pending, SIGTRAP, TRAP_HWBKPT,
 920                         "breakpoint debug exception");
 921
 922         /* Register hotplug notifier. */
 923         register_cpu_notifier(&dbg_reset_nb);
 924 out:
 925         return ret;
 926 }
 927 arch_initcall(arch_hw_breakpoint_init);
 928
 929 void hw_breakpoint_pmu_read(struct perf_event *bp)
 930 {
 931 }
 932
 933 /*
 934  * Dummy function to register with die_notifier.
 935  */
 936 int hw_breakpoint_exceptions_notify(struct notifier_block *unused,
 937                                         unsigned long val, void *data)
 938 {
 939         return NOTIFY_DONE;
 940 }