arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/memory.h>
  19 #include <asm/glue-df.h>
  20 #include <asm/glue-pf.h>
  21 #include <asm/vfpmacros.h>
  22 #include <mach/entry-macro.S>
  23 #include <asm/thread_notify.h>
  24 #include <asm/unwind.h>
  25 #include <asm/unistd.h>
  26 #include <asm/tls.h>
  27 #include <asm/system.h>
  28
  29 #include "entry-header.S"
  30 #include <asm/entry-macro-multi.S>
  31
  32 /*
  33  * Interrupt handling.
  34  */
  35         .macro  irq_handler
  36 #ifdef CONFIG_MULTI_IRQ_HANDLER
  37         ldr     r1, =handle_arch_irq
  38         mov     r0, sp
  39         ldr     r1, [r1]
  40         adr     lr, BSYM(9997f)
  41         teq     r1, #0
  42         movne   pc, r1
  43 #endif
  44         arch_irq_handler_default
  45 9997:
  46         .endm
  47
  48         .macro  pabt_helper
  49         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  50 #ifdef MULTI_PABORT
  51         ldr     ip, .LCprocfns
  52         mov     lr, pc
  53         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  54 #else
  55         bl      CPU_PABORT_HANDLER
  56 #endif
  57         .endm
  58
  59         .macro  dabt_helper
  60
  61         @
  62         @ Call the processor-specific abort handler:
  63         @
  64         @  r2 - pt_regs
  65         @  r4 - aborted context pc
  66         @  r5 - aborted context psr
  67         @
  68         @ The abort handler must return the aborted address in r0, and
  69         @ the fault status register in r1.  r9 must be preserved.
  70         @
  71 #ifdef MULTI_DABORT
  72         ldr     ip, .LCprocfns
  73         mov     lr, pc
  74         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  75 #else
  76         bl      CPU_DABORT_HANDLER
  77 #endif
  78         .endm
  79
  80 #ifdef CONFIG_KPROBES
  81         .section        .kprobes.text,"ax",%progbits
  82 #else
  83         .text
  84 #endif
  85
  86 /*
  87  * Invalid mode handlers
  88  */
  89         .macro  inv_entry, reason
  90         sub     sp, sp, #S_FRAME_SIZE
  91  ARM(   stmib   sp, {r1 - lr}           )
  92  THUMB( stmia   sp, {r0 - r12}          )
  93  THUMB( str     sp, [sp, #S_SP]         )
  94  THUMB( str     lr, [sp, #S_LR]         )
  95         mov     r1, #\reason
  96         .endm
  97
  98 __pabt_invalid:
  99         inv_entry BAD_PREFETCH
 100         b       common_invalid
 101 ENDPROC(__pabt_invalid)
 102
 103 __dabt_invalid:
 104         inv_entry BAD_DATA
 105         b       common_invalid
 106 ENDPROC(__dabt_invalid)
 107
 108 __irq_invalid:
 109         inv_entry BAD_IRQ
 110         b       common_invalid
 111 ENDPROC(__irq_invalid)
 112
 113 __und_invalid:
 114         inv_entry BAD_UNDEFINSTR
 115
 116         @
 117         @ XXX fall through to common_invalid
 118         @
 119
 120 @
 121 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 122 @
 123 common_invalid:
 124         zero_fp
 125
 126         ldmia   r0, {r4 - r6}
 127         add     r0, sp, #S_PC           @ here for interlock avoidance
 128         mov     r7, #-1                 @  ""   ""    ""        ""
 129         str     r4, [sp]                @ save preserved r0
 130         stmia   r0, {r5 - r7}           @ lr_<exception>,
 131                                         @ cpsr_<exception>, "old_r0"
 132
 133         mov     r0, sp
 134         b       bad_mode
 135 ENDPROC(__und_invalid)
 136
 137 /*
 138  * SVC mode handlers
 139  */
 140
 141 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 142 #define SPFIX(code...) code
 143 #else
 144 #define SPFIX(code...)
 145 #endif
 146
 147         .macro  svc_entry, stack_hole=0
 148  UNWIND(.fnstart                )
 149  UNWIND(.save {r0 - pc}         )
 150         sub     sp, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 151 #ifdef CONFIG_THUMB2_KERNEL
 152  SPFIX( str     r0, [sp]        )       @ temporarily saved
 153  SPFIX( mov     r0, sp          )
 154  SPFIX( tst     r0, #4          )       @ test original stack alignment
 155  SPFIX( ldr     r0, [sp]        )       @ restored
 156 #else
 157  SPFIX( tst     sp, #4          )
 158 #endif
 159  SPFIX( subeq   sp, sp, #4      )
 160         stmia   sp, {r1 - r12}
 161
 162         ldmia   r0, {r3 - r5}
 163         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 164         mov     r6, #-1                 @  ""  ""      ""       ""
 165         add     r2, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 166  SPFIX( addeq   r2, r2, #4      )
 167         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 168                                         @ from the exception stack
 169
 170         mov     r3, lr
 171
 172         @
 173         @ We are now ready to fill in the remaining blanks on the stack:
 174         @
 175         @  r2 - sp_svc
 176         @  r3 - lr_svc
 177         @  r4 - lr_<exception>, already fixed up for correct return/restart
 178         @  r5 - spsr_<exception>
 179         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 180         @
 181         stmia   r7, {r2 - r6}
 182
 183 #ifdef CONFIG_TRACE_IRQFLAGS
 184         bl      trace_hardirqs_off
 185 #endif
 186         .endm
 187
 188         .align  5
 189 __dabt_svc:
 190         svc_entry
 191         mov     r2, sp
 192         dabt_helper
 193
 194         @
 195         @ IRQs off again before pulling preserved data off the stack
 196         @
 197         disable_irq_notrace
 198
 199 #ifdef CONFIG_TRACE_IRQFLAGS
 200         tst     r5, #PSR_I_BIT
 201         bleq    trace_hardirqs_on
 202         tst     r5, #PSR_I_BIT
 203         blne    trace_hardirqs_off
 204 #endif
 205         svc_exit r5                             @ return from exception
 206  UNWIND(.fnend          )
 207 ENDPROC(__dabt_svc)
 208
 209         .align  5
 210 __irq_svc:
 211         svc_entry
 212         irq_handler
 213
 214 #ifdef CONFIG_PREEMPT
 215         get_thread_info tsk
 216         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 217         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 218         teq     r8, #0                          @ if preempt count != 0
 219         movne   r0, #0                          @ force flags to 0
 220         tst     r0, #_TIF_NEED_RESCHED
 221         blne    svc_preempt
 222 #endif
 223
 224 #ifdef CONFIG_TRACE_IRQFLAGS
 225         @ The parent context IRQs must have been enabled to get here in
 226         @ the first place, so there's no point checking the PSR I bit.
 227         bl      trace_hardirqs_on
 228 #endif
 229         svc_exit r5                             @ return from exception
 230  UNWIND(.fnend          )
 231 ENDPROC(__irq_svc)
 232
 233         .ltorg
 234
 235 #ifdef CONFIG_PREEMPT
 236 svc_preempt:
 237         mov     r8, lr
 238 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 239         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 240         tst     r0, #_TIF_NEED_RESCHED
 241         moveq   pc, r8                          @ go again
 242         b       1b
 243 #endif
 244
 245 __und_fault:
 246         @ Correct the PC such that it is pointing at the instruction
 247         @ which caused the fault.  If the faulting instruction was ARM
 248         @ the PC will be pointing at the next instruction, and have to
 249         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 250         @ pointing at the second half of the Thumb instruction.  We
 251         @ have to subtract 2.
 252         ldr     r2, [r0, #S_PC]
 253         sub     r2, r2, r1
 254         str     r2, [r0, #S_PC]
 255         b       do_undefinstr
 256 ENDPROC(__und_fault)
 257
 258         .align  5
 259 __und_svc:
 260 #ifdef CONFIG_KPROBES
 261         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 262         @ it obviously needs free stack space which then will belong to
 263         @ the saved context.
 264         svc_entry 64
 265 #else
 266         svc_entry
 267 #endif
 268         @
 269         @ call emulation code, which returns using r9 if it has emulated
 270         @ the instruction, or the more conventional lr if we are to treat
 271         @ this as a real undefined instruction
 272         @
 273         @  r0 - instruction
 274         @
 275 #ifndef CONFIG_THUMB2_KERNEL
 276         ldr     r0, [r4, #-4]
 277 #else
 278         mov     r1, #2
 279         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 280         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 281         blo     __und_svc_fault
 282         ldrh    r9, [r4]                        @ bottom 16 bits
 283         add     r4, r4, #2
 284         str     r4, [sp, #S_PC]
 285         orr     r0, r9, r0, lsl #16
 286 #endif
 287         adr     r9, BSYM(__und_svc_finish)
 288         mov     r2, r4
 289         bl      call_fpe
 290
 291         mov     r1, #4                          @ PC correction to apply
 292 __und_svc_fault:
 293         mov     r0, sp                          @ struct pt_regs *regs
 294         bl      __und_fault
 295
 296         @
 297         @ IRQs off again before pulling preserved data off the stack
 298         @
 299 __und_svc_finish:
 300         disable_irq_notrace
 301
 302         @
 303         @ restore SPSR and restart the instruction
 304         @
 305         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 306 #ifdef CONFIG_TRACE_IRQFLAGS
 307         tst     r5, #PSR_I_BIT
 308         bleq    trace_hardirqs_on
 309         tst     r5, #PSR_I_BIT
 310         blne    trace_hardirqs_off
 311 #endif
 312         svc_exit r5                             @ return from exception
 313  UNWIND(.fnend          )
 314 ENDPROC(__und_svc)
 315
 316         .align  5
 317 __pabt_svc:
 318         svc_entry
 319         mov     r2, sp                          @ regs
 320         pabt_helper
 321
 322         @
 323         @ IRQs off again before pulling preserved data off the stack
 324         @
 325         disable_irq_notrace
 326
 327 #ifdef CONFIG_TRACE_IRQFLAGS
 328         tst     r5, #PSR_I_BIT
 329         bleq    trace_hardirqs_on
 330         tst     r5, #PSR_I_BIT
 331         blne    trace_hardirqs_off
 332 #endif
 333         svc_exit r5                             @ return from exception
 334  UNWIND(.fnend          )
 335 ENDPROC(__pabt_svc)
 336
 337         .align  5
 338 .LCcralign:
 339         .word   cr_alignment
 340 #ifdef MULTI_DABORT
 341 .LCprocfns:
 342         .word   processor
 343 #endif
 344 .LCfp:
 345         .word   fp_enter
 346
 347 /*
 348  * User mode handlers
 349  *
 350  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 351  */
 352
 353 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 354 #error "sizeof(struct pt_regs) must be a multiple of 8"
 355 #endif
 356
 357         .macro  usr_entry
 358  UNWIND(.fnstart        )
 359  UNWIND(.cantunwind     )       @ don't unwind the user space
 360         sub     sp, sp, #S_FRAME_SIZE
 361  ARM(   stmib   sp, {r1 - r12}  )
 362  THUMB( stmia   sp, {r0 - r12}  )
 363
 364         ldmia   r0, {r3 - r5}
 365         add     r0, sp, #S_PC           @ here for interlock avoidance
 366         mov     r6, #-1                 @  ""  ""     ""        ""
 367
 368         str     r3, [sp]                @ save the "real" r0 copied
 369                                         @ from the exception stack
 370
 371         @
 372         @ We are now ready to fill in the remaining blanks on the stack:
 373         @
 374         @  r4 - lr_<exception>, already fixed up for correct return/restart
 375         @  r5 - spsr_<exception>
 376         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 377         @
 378         @ Also, separately save sp_usr and lr_usr
 379         @
 380         stmia   r0, {r4 - r6}
 381  ARM(   stmdb   r0, {sp, lr}^                   )
 382  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 383
 384         @
 385         @ Enable the alignment trap while in kernel mode
 386         @
 387         alignment_trap r0
 388
 389         @
 390         @ Clear FP to mark the first stack frame
 391         @
 392         zero_fp
 393
 394 #ifdef CONFIG_IRQSOFF_TRACER
 395         bl      trace_hardirqs_off
 396 #endif
 397         .endm
 398
 399         .macro  kuser_cmpxchg_check
 400 #if !defined(CONFIG_CPU_32v6K) && !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 401 #ifndef CONFIG_MMU
 402 #warning "NPTL on non MMU needs fixing"
 403 #else
 404         @ Make sure our user space atomic helper is restarted
 405         @ if it was interrupted in a critical region.  Here we
 406         @ perform a quick test inline since it should be false
 407         @ 99.9999% of the time.  The rest is done out of line.
 408         cmp     r4, #TASK_SIZE
 409         blhs    kuser_cmpxchg64_fixup
 410 #endif
 411 #endif
 412         .endm
 413
 414         .align  5
 415 __dabt_usr:
 416         usr_entry
 417         kuser_cmpxchg_check
 418         mov     r2, sp
 419         dabt_helper
 420         b       ret_from_exception
 421  UNWIND(.fnend          )
 422 ENDPROC(__dabt_usr)
 423
 424         .align  5
 425 __irq_usr:
 426         usr_entry
 427         kuser_cmpxchg_check
 428         irq_handler
 429         get_thread_info tsk
 430         mov     why, #0
 431         b       ret_to_user_from_irq
 432  UNWIND(.fnend          )
 433 ENDPROC(__irq_usr)
 434
 435         .ltorg
 436
 437         .align  5
 438 __und_usr:
 439         usr_entry
 440
 441         mov     r2, r4
 442         mov     r3, r5
 443
 444         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 445         @      faulting instruction depending on Thumb mode.
 446         @ r3 = regs->ARM_cpsr
 447         @
 448         @ The emulation code returns using r9 if it has emulated the
 449         @ instruction, or the more conventional lr if we are to treat
 450         @ this as a real undefined instruction
 451         @
 452         adr     r9, BSYM(ret_from_exception)
 453
 454         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 455         bne     __und_usr_thumb
 456         sub     r4, r2, #4                      @ ARM instr at LR - 4
 457 1:      ldrt    r0, [r4]
 458 #ifdef CONFIG_CPU_ENDIAN_BE8
 459         rev     r0, r0                          @ little endian instruction
 460 #endif
 461         @ r0 = 32-bit ARM instruction which caused the exception
 462         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 463         @ r4 = PC value for the faulting instruction
 464         @ lr = 32-bit undefined instruction function
 465         adr     lr, BSYM(__und_usr_fault_32)
 466         b       call_fpe
 467
 468 __und_usr_thumb:
 469         @ Thumb instruction
 470         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 471 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 472 /*
 473  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 474  * can never be supported in a single kernel, this code is not applicable at
 475  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 476  * made about .arch directives.
 477  */
 478 #if __LINUX_ARM_ARCH__ < 7
 479 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 480 #define NEED_CPU_ARCHITECTURE
 481         ldr     r5, .LCcpu_architecture
 482         ldr     r5, [r5]
 483         cmp     r5, #CPU_ARCH_ARMv7
 484         blo     __und_usr_fault_16              @ 16bit undefined instruction
 485 /*
 486  * The following code won't get run unless the running CPU really is v7, so
 487  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 488  * override the assembler target arch with the minimum required instead:
 489  */
 490         .arch   armv6t2
 491 #endif
 492 2:      ldrht   r5, [r4]
 493         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 494         blo     __und_usr_fault_16              @ 16bit undefined instruction
 495 3:      ldrht   r0, [r2]
 496         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 497         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 498         orr     r0, r0, r5, lsl #16
 499         adr     lr, BSYM(__und_usr_fault_32)
 500         @ r0 = the two 16-bit Thumb instructions which caused the exception
 501         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 502         @ r4 = PC value for the first 16-bit Thumb instruction
 503         @ lr = 32bit undefined instruction function
 504
 505 #if __LINUX_ARM_ARCH__ < 7
 506 /* If the target arch was overridden, change it back: */
 507 #ifdef CONFIG_CPU_32v6K
 508         .arch   armv6k
 509 #else
 510         .arch   armv6
 511 #endif
 512 #endif /* __LINUX_ARM_ARCH__ < 7 */
 513 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 514         b       __und_usr_fault_16
 515 #endif
 516  UNWIND(.fnend)
 517 ENDPROC(__und_usr)
 518
 519 /*
 520  * The out of line fixup for the ldrt instructions above.
 521  */
 522         .pushsection .fixup, "ax"
 523 4:      mov     pc, r9
 524         .popsection
 525         .pushsection __ex_table,"a"
 526         .long   1b, 4b
 527 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 528         .long   2b, 4b
 529         .long   3b, 4b
 530 #endif
 531         .popsection
 532
 533 /*
 534  * Check whether the instruction is a co-processor instruction.
 535  * If yes, we need to call the relevant co-processor handler.
 536  *
 537  * Note that we don't do a full check here for the co-processor
 538  * instructions; all instructions with bit 27 set are well
 539  * defined.  The only instructions that should fault are the
 540  * co-processor instructions.  However, we have to watch out
 541  * for the ARM6/ARM7 SWI bug.
 542  *
 543  * NEON is a special case that has to be handled here. Not all
 544  * NEON instructions are co-processor instructions, so we have
 545  * to make a special case of checking for them. Plus, there's
 546  * five groups of them, so we have a table of mask/opcode pairs
 547  * to check against, and if any match then we branch off into the
 548  * NEON handler code.
 549  *
 550  * Emulators may wish to make use of the following registers:
 551  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 552  *  r2  = PC value to resume execution after successful emulation
 553  *  r9  = normal "successful" return address
 554  *  r10 = this threads thread_info structure
 555  *  lr  = unrecognised instruction return address
 556  * IRQs disabled, FIQs enabled.
 557  */
 558         @
 559         @ Fall-through from Thumb-2 __und_usr
 560         @
 561 #ifdef CONFIG_NEON
 562         adr     r6, .LCneon_thumb_opcodes
 563         b       2f
 564 #endif
 565 call_fpe:
 566 #ifdef CONFIG_NEON
 567         adr     r6, .LCneon_arm_opcodes
 568 2:
 569         ldr     r7, [r6], #4                    @ mask value
 570         cmp     r7, #0                          @ end mask?
 571         beq     1f
 572         and     r8, r0, r7
 573         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 574         cmp     r8, r7                          @ NEON instruction?
 575         bne     2b
 576         get_thread_info r10
 577         mov     r7, #1
 578         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 579         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 580         b       do_vfp                          @ let VFP handler handle this
 581 1:
 582 #endif
 583         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 584         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 585 #if defined(CONFIG_CPU_ARM610) || defined(CONFIG_CPU_ARM710)
 586         and     r8, r0, #0x0f000000             @ mask out op-code bits
 587         teqne   r8, #0x0f000000                 @ SWI (ARM6/7 bug)?
 588 #endif
 589         moveq   pc, lr
 590         get_thread_info r10                     @ get current thread
 591         and     r8, r0, #0x00000f00             @ mask out CP number
 592  THUMB( lsr     r8, r8, #8              )
 593         mov     r7, #1
 594         add     r6, r10, #TI_USED_CP
 595  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 596  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 597 #ifdef CONFIG_IWMMXT
 598         @ Test if we need to give access to iWMMXt coprocessors
 599         ldr     r5, [r10, #TI_FLAGS]
 600         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 601         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 602         bcs     iwmmxt_task_enable
 603 #endif
 604  ARM(   add     pc, pc, r8, lsr #6      )
 605  THUMB( lsl     r8, r8, #2              )
 606  THUMB( add     pc, r8                  )
 607         nop
 608
 609         movw_pc lr                              @ CP#0
 610         W(b)    do_fpe                          @ CP#1 (FPE)
 611         W(b)    do_fpe                          @ CP#2 (FPE)
 612         movw_pc lr                              @ CP#3
 613 #ifdef CONFIG_CRUNCH
 614         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 615         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 616         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 617 #else
 618         movw_pc lr                              @ CP#4
 619         movw_pc lr                              @ CP#5
 620         movw_pc lr                              @ CP#6
 621 #endif
 622         movw_pc lr                              @ CP#7
 623         movw_pc lr                              @ CP#8
 624         movw_pc lr                              @ CP#9
 625 #ifdef CONFIG_VFP
 626         W(b)    do_vfp                          @ CP#10 (VFP)
 627         W(b)    do_vfp                          @ CP#11 (VFP)
 628 #else
 629         movw_pc lr                              @ CP#10 (VFP)
 630         movw_pc lr                              @ CP#11 (VFP)
 631 #endif
 632         movw_pc lr                              @ CP#12
 633         movw_pc lr                              @ CP#13
 634         movw_pc lr                              @ CP#14 (Debug)
 635         movw_pc lr                              @ CP#15 (Control)
 636
 637 #ifdef NEED_CPU_ARCHITECTURE
 638         .align  2
 639 .LCcpu_architecture:
 640         .word   __cpu_architecture
 641 #endif
 642
 643 #ifdef CONFIG_NEON
 644         .align  6
 645
 646 .LCneon_arm_opcodes:
 647         .word   0xfe000000                      @ mask
 648         .word   0xf2000000                      @ opcode
 649
 650         .word   0xff100000                      @ mask
 651         .word   0xf4000000                      @ opcode
 652
 653         .word   0x00000000                      @ mask
 654         .word   0x00000000                      @ opcode
 655
 656 .LCneon_thumb_opcodes:
 657         .word   0xef000000                      @ mask
 658         .word   0xef000000                      @ opcode
 659
 660         .word   0xff100000                      @ mask
 661         .word   0xf9000000                      @ opcode
 662
 663         .word   0x00000000                      @ mask
 664         .word   0x00000000                      @ opcode
 665 #endif
 666
 667 do_fpe:
 668         enable_irq
 669         ldr     r4, .LCfp
 670         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 671         ldr     pc, [r4]                        @ Call FP module USR entry point
 672
 673 /*
 674  * The FP module is called with these registers set:
 675  *  r0  = instruction
 676  *  r2  = PC+4
 677  *  r9  = normal "successful" return address
 678  *  r10 = FP workspace
 679  *  lr  = unrecognised FP instruction return address
 680  */
 681
 682         .pushsection .data
 683 ENTRY(fp_enter)
 684         .word   no_fp
 685         .popsection
 686
 687 ENTRY(no_fp)
 688         mov     pc, lr
 689 ENDPROC(no_fp)
 690
 691 __und_usr_fault_32:
 692         mov     r1, #4
 693         b       1f
 694 __und_usr_fault_16:
 695         mov     r1, #2
 696 1:      enable_irq
 697         mov     r0, sp
 698         adr     lr, BSYM(ret_from_exception)
 699         b       __und_fault
 700 ENDPROC(__und_usr_fault_32)
 701 ENDPROC(__und_usr_fault_16)
 702
 703         .align  5
 704 __pabt_usr:
 705         usr_entry
 706         mov     r2, sp                          @ regs
 707         pabt_helper
 708  UNWIND(.fnend          )
 709         /* fall through */
 710 /*
 711  * This is the return code to user mode for abort handlers
 712  */
 713 ENTRY(ret_from_exception)
 714  UNWIND(.fnstart        )
 715  UNWIND(.cantunwind     )
 716         get_thread_info tsk
 717         mov     why, #0
 718         b       ret_to_user
 719  UNWIND(.fnend          )
 720 ENDPROC(__pabt_usr)
 721 ENDPROC(ret_from_exception)
 722
 723 /*
 724  * Register switch for ARMv3 and ARMv4 processors
 725  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 726  * previous and next are guaranteed not to be the same.
 727  */
 728 ENTRY(__switch_to)
 729  UNWIND(.fnstart        )
 730  UNWIND(.cantunwind     )
 731         add     ip, r1, #TI_CPU_SAVE
 732         ldr     r3, [r2, #TI_TP_VALUE]
 733  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 734  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 735  THUMB( str     sp, [ip], #4               )
 736  THUMB( str     lr, [ip], #4               )
 737 #ifdef CONFIG_CPU_USE_DOMAINS
 738         ldr     r6, [r2, #TI_CPU_DOMAIN]
 739 #endif
 740         set_tls r3, r4, r5
 741 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 742         ldr     r7, [r2, #TI_TASK]
 743         ldr     r8, =__stack_chk_guard
 744         ldr     r7, [r7, #TSK_STACK_CANARY]
 745 #endif
 746 #ifdef CONFIG_CPU_USE_DOMAINS
 747         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 748 #endif
 749         mov     r5, r0
 750         add     r4, r2, #TI_CPU_SAVE
 751         ldr     r0, =thread_notify_head
 752         mov     r1, #THREAD_NOTIFY_SWITCH
 753         bl      atomic_notifier_call_chain
 754 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 755         str     r7, [r8]
 756 #endif
 757  THUMB( mov     ip, r4                     )
 758         mov     r0, r5
 759  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 760  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 761  THUMB( ldr     sp, [ip], #4               )
 762  THUMB( ldr     pc, [ip]                   )
 763  UNWIND(.fnend          )
 764 ENDPROC(__switch_to)
 765
 766         __INIT
 767
 768 /*
 769  * User helpers.
 770  *
 771  * Each segment is 32-byte aligned and will be moved to the top of the high
 772  * vector page.  New segments (if ever needed) must be added in front of
 773  * existing ones.  This mechanism should be used only for things that are
 774  * really small and justified, and not be abused freely.
 775  *
 776  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 777  */
 778  THUMB( .arm    )
 779
 780         .macro  usr_ret, reg
 781 #ifdef CONFIG_ARM_THUMB
 782         bx      \reg
 783 #else
 784         mov     pc, \reg
 785 #endif
 786         .endm
 787
 788         .align  5
 789         .globl  __kuser_helper_start
 790 __kuser_helper_start:
 791
 792 /*
 793  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 794  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 795  */
 796
 797 __kuser_cmpxchg64:                              @ 0xffff0f60
 798
 799 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 800
 801         /*
 802          * Poor you.  No fast solution possible...
 803          * The kernel itself must perform the operation.
 804          * A special ghost syscall is used for that (see traps.c).
 805          */
 806         stmfd   sp!, {r7, lr}
 807         ldr     r7, 1f                  @ it's 20 bits
 808         swi     __ARM_NR_cmpxchg64
 809         ldmfd   sp!, {r7, pc}
 810 1:      .word   __ARM_NR_cmpxchg64
 811
 812 #elif defined(CONFIG_CPU_32v6K)
 813
 814         stmfd   sp!, {r4, r5, r6, r7}
 815         ldrd    r4, r5, [r0]                    @ load old val
 816         ldrd    r6, r7, [r1]                    @ load new val
 817         smp_dmb arm
 818 1:      ldrexd  r0, r1, [r2]                    @ load current val
 819         eors    r3, r0, r4                      @ compare with oldval (1)
 820         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 821         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 822         teqeq   r3, #1                          @ success?
 823         beq     1b                              @ if no then retry
 824         smp_dmb arm
 825         rsbs    r0, r3, #0                      @ set returned val and C flag
 826         ldmfd   sp!, {r4, r5, r6, r7}
 827         bx      lr
 828
 829 #elif !defined(CONFIG_SMP)
 830
 831 #ifdef CONFIG_MMU
 832
 833         /*
 834          * The only thing that can break atomicity in this cmpxchg64
 835          * implementation is either an IRQ or a data abort exception
 836          * causing another process/thread to be scheduled in the middle of
 837          * the critical sequence.  The same strategy as for cmpxchg is used.
 838          */
 839         stmfd   sp!, {r4, r5, r6, lr}
 840         ldmia   r0, {r4, r5}                    @ load old val
 841         ldmia   r1, {r6, lr}                    @ load new val
 842 1:      ldmia   r2, {r0, r1}                    @ load current val
 843         eors    r3, r0, r4                      @ compare with oldval (1)
 844         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 845 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 846         rsbs    r0, r3, #0                      @ set return val and C flag
 847         ldmfd   sp!, {r4, r5, r6, pc}
 848
 849         .text
 850 kuser_cmpxchg64_fixup:
 851         @ Called from kuser_cmpxchg_fixup.
 852         @ r4 = address of interrupted insn (must be preserved).
 853         @ sp = saved regs. r7 and r8 are clobbered.
 854         @ 1b = first critical insn, 2b = last critical insn.
 855         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 856         mov     r7, #0xffff0fff
 857         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 858         subs    r8, r4, r7
 859         rsbcss  r8, r8, #(2b - 1b)
 860         strcs   r7, [sp, #S_PC]
 861 #if __LINUX_ARM_ARCH__ < 6
 862         bcc     kuser_cmpxchg32_fixup
 863 #endif
 864         mov     pc, lr
 865         .previous
 866
 867 #else
 868 #warning "NPTL on non MMU needs fixing"
 869         mov     r0, #-1
 870         adds    r0, r0, #0
 871         usr_ret lr
 872 #endif
 873
 874 #else
 875 #error "incoherent kernel configuration"
 876 #endif
 877
 878         /* pad to next slot */
 879         .rept   (16 - (. - __kuser_cmpxchg64)/4)
 880         .word   0
 881         .endr
 882
 883         .align  5
 884
 885 __kuser_memory_barrier:                         @ 0xffff0fa0
 886         smp_dmb arm
 887         usr_ret lr
 888
 889         .align  5
 890
 891 __kuser_cmpxchg:                                @ 0xffff0fc0
 892
 893 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 894
 895         /*
 896          * Poor you.  No fast solution possible...
 897          * The kernel itself must perform the operation.
 898          * A special ghost syscall is used for that (see traps.c).
 899          */
 900         stmfd   sp!, {r7, lr}
 901         ldr     r7, 1f                  @ it's 20 bits
 902         swi     __ARM_NR_cmpxchg
 903         ldmfd   sp!, {r7, pc}
 904 1:      .word   __ARM_NR_cmpxchg
 905
 906 #elif __LINUX_ARM_ARCH__ < 6
 907
 908 #ifdef CONFIG_MMU
 909
 910         /*
 911          * The only thing that can break atomicity in this cmpxchg
 912          * implementation is either an IRQ or a data abort exception
 913          * causing another process/thread to be scheduled in the middle
 914          * of the critical sequence.  To prevent this, code is added to
 915          * the IRQ and data abort exception handlers to set the pc back
 916          * to the beginning of the critical section if it is found to be
 917          * within that critical section (see kuser_cmpxchg_fixup).
 918          */
 919 1:      ldr     r3, [r2]                        @ load current val
 920         subs    r3, r3, r0                      @ compare with oldval
 921 2:      streq   r1, [r2]                        @ store newval if eq
 922         rsbs    r0, r3, #0                      @ set return val and C flag
 923         usr_ret lr
 924
 925         .text
 926 kuser_cmpxchg32_fixup:
 927         @ Called from kuser_cmpxchg_check macro.
 928         @ r4 = address of interrupted insn (must be preserved).
 929         @ sp = saved regs. r7 and r8 are clobbered.
 930         @ 1b = first critical insn, 2b = last critical insn.
 931         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 932         mov     r7, #0xffff0fff
 933         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 934         subs    r8, r4, r7
 935         rsbcss  r8, r8, #(2b - 1b)
 936         strcs   r7, [sp, #S_PC]
 937         mov     pc, lr
 938         .previous
 939
 940 #else
 941 #warning "NPTL on non MMU needs fixing"
 942         mov     r0, #-1
 943         adds    r0, r0, #0
 944         usr_ret lr
 945 #endif
 946
 947 #else
 948
 949         smp_dmb arm
 950 1:      ldrex   r3, [r2]
 951         subs    r3, r3, r0
 952         strexeq r3, r1, [r2]
 953         teqeq   r3, #1
 954         beq     1b
 955         rsbs    r0, r3, #0
 956         /* beware -- each __kuser slot must be 8 instructions max */
 957         ALT_SMP(b       __kuser_memory_barrier)
 958         ALT_UP(usr_ret  lr)
 959
 960 #endif
 961
 962         .align  5
 963
 964 __kuser_get_tls:                                @ 0xffff0fe0
 965         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 966         usr_ret lr
 967         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 968         .rep    4
 969         .word   0                       @ 0xffff0ff0 software TLS value, then
 970         .endr                           @ pad up to __kuser_helper_version
 971
 972 __kuser_helper_version:                         @ 0xffff0ffc
 973         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 974
 975         .globl  __kuser_helper_end
 976 __kuser_helper_end:
 977
 978  THUMB( .thumb  )
 979
 980 /*
 981  * Vector stubs.
 982  *
 983  * This code is copied to 0xffff0200 so we can use branches in the
 984  * vectors, rather than ldr's.  Note that this code must not
 985  * exceed 0x300 bytes.
 986  *
 987  * Common stub entry macro:
 988  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
 989  *
 990  * SP points to a minimal amount of processor-private memory, the address
 991  * of which is copied into r0 for the mode specific abort handler.
 992  */
 993         .macro  vector_stub, name, mode, correction=0
 994         .align  5
 995
 996 vector_\name:
 997         .if \correction
 998         sub     lr, lr, #\correction
 999         .endif
1000
1001         @
1002         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1003         @ (parent CPSR)
1004         @
1005         stmia   sp, {r0, lr}            @ save r0, lr
1006         mrs     lr, spsr
1007         str     lr, [sp, #8]            @ save spsr
1008
1009         @
1010         @ Prepare for SVC32 mode.  IRQs remain disabled.
1011         @
1012         mrs     r0, cpsr
1013         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1014         msr     spsr_cxsf, r0
1015
1016         @
1017         @ the branch table must immediately follow this code
1018         @
1019         and     lr, lr, #0x0f
1020  THUMB( adr     r0, 1f                  )
1021  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1022         mov     r0, sp
1023  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1024         movs    pc, lr                  @ branch to handler in SVC mode
1025 ENDPROC(vector_\name)
1026
1027         .align  2
1028         @ handler addresses follow this label
1029 1:
1030         .endm
1031
1032         .globl  __stubs_start
1033 __stubs_start:
1034 /*
1035  * Interrupt dispatcher
1036  */
1037         vector_stub     irq, IRQ_MODE, 4
1038
1039         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1040         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1041         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1042         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1043         .long   __irq_invalid                   @  4
1044         .long   __irq_invalid                   @  5
1045         .long   __irq_invalid                   @  6
1046         .long   __irq_invalid                   @  7
1047         .long   __irq_invalid                   @  8
1048         .long   __irq_invalid                   @  9
1049         .long   __irq_invalid                   @  a
1050         .long   __irq_invalid                   @  b
1051         .long   __irq_invalid                   @  c
1052         .long   __irq_invalid                   @  d
1053         .long   __irq_invalid                   @  e
1054         .long   __irq_invalid                   @  f
1055
1056 /*
1057  * Data abort dispatcher
1058  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1059  */
1060         vector_stub     dabt, ABT_MODE, 8
1061
1062         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1063         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1064         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1065         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1066         .long   __dabt_invalid                  @  4
1067         .long   __dabt_invalid                  @  5
1068         .long   __dabt_invalid                  @  6
1069         .long   __dabt_invalid                  @  7
1070         .long   __dabt_invalid                  @  8
1071         .long   __dabt_invalid                  @  9
1072         .long   __dabt_invalid                  @  a
1073         .long   __dabt_invalid                  @  b
1074         .long   __dabt_invalid                  @  c
1075         .long   __dabt_invalid                  @  d
1076         .long   __dabt_invalid                  @  e
1077         .long   __dabt_invalid                  @  f
1078
1079 /*
1080  * Prefetch abort dispatcher
1081  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1082  */
1083         vector_stub     pabt, ABT_MODE, 4
1084
1085         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1086         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1087         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1088         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1089         .long   __pabt_invalid                  @  4
1090         .long   __pabt_invalid                  @  5
1091         .long   __pabt_invalid                  @  6
1092         .long   __pabt_invalid                  @  7
1093         .long   __pabt_invalid                  @  8
1094         .long   __pabt_invalid                  @  9
1095         .long   __pabt_invalid                  @  a
1096         .long   __pabt_invalid                  @  b
1097         .long   __pabt_invalid                  @  c
1098         .long   __pabt_invalid                  @  d
1099         .long   __pabt_invalid                  @  e
1100         .long   __pabt_invalid                  @  f
1101
1102 /*
1103  * Undef instr entry dispatcher
1104  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1105  */
1106         vector_stub     und, UND_MODE
1107
1108         .long   __und_usr                       @  0 (USR_26 / USR_32)
1109         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1110         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1111         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1112         .long   __und_invalid                   @  4
1113         .long   __und_invalid                   @  5
1114         .long   __und_invalid                   @  6
1115         .long   __und_invalid                   @  7
1116         .long   __und_invalid                   @  8
1117         .long   __und_invalid                   @  9
1118         .long   __und_invalid                   @  a
1119         .long   __und_invalid                   @  b
1120         .long   __und_invalid                   @  c
1121         .long   __und_invalid                   @  d
1122         .long   __und_invalid                   @  e
1123         .long   __und_invalid                   @  f
1124
1125         .align  5
1126
1127 /*=============================================================================
1128  * Undefined FIQs
1129  *-----------------------------------------------------------------------------
1130  * Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
1131  * MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
1132  * Basically to switch modes, we *HAVE* to clobber one register...  brain
1133  * damage alert!  I don't think that we can execute any code in here in any
1134  * other mode than FIQ...  Ok you can switch to another mode, but you can't
1135  * get out of that mode without clobbering one register.
1136  */
1137 vector_fiq:
1138         disable_fiq
1139         subs    pc, lr, #4
1140
1141 /*=============================================================================
1142  * Address exception handler
1143  *-----------------------------------------------------------------------------
1144  * These aren't too critical.
1145  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1146  */
1147
1148 vector_addrexcptn:
1149         b       vector_addrexcptn
1150
1151 /*
1152  * We group all the following data together to optimise
1153  * for CPUs with separate I & D caches.
1154  */
1155         .align  5
1156
1157 .LCvswi:
1158         .word   vector_swi
1159
1160         .globl  __stubs_end
1161 __stubs_end:
1162
1163         .equ    stubs_offset, __vectors_start + 0x200 - __stubs_start
1164
1165         .globl  __vectors_start
1166 __vectors_start:
1167  ARM(   swi     SYS_ERROR0      )
1168  THUMB( svc     #0              )
1169  THUMB( nop                     )
1170         W(b)    vector_und + stubs_offset
1171         W(ldr)  pc, .LCvswi + stubs_offset
1172         W(b)    vector_pabt + stubs_offset
1173         W(b)    vector_dabt + stubs_offset
1174         W(b)    vector_addrexcptn + stubs_offset
1175         W(b)    vector_irq + stubs_offset
1176         W(b)    vector_fiq + stubs_offset
1177
1178         .globl  __vectors_end
1179 __vectors_end:
1180
1181         .data
1182
1183         .globl  cr_alignment
1184         .globl  cr_no_alignment
1185 cr_alignment:
1186         .space  4
1187 cr_no_alignment:
1188         .space  4
1189
1190 #ifdef CONFIG_MULTI_IRQ_HANDLER
1191         .globl  handle_arch_irq
1192 handle_arch_irq:
1193         .space  4
1194 #endif