arch/arm/boot/compressed/head.S

   1 /*
   2  *  linux/arch/arm/boot/compressed/head.S
   3  *
   4  *  Copyright (C) 1996-2002 Russell King
   5  *  Copyright (C) 2004 Hyok S. Choi (MPU support)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #include <linux/linkage.h>
  12
  13 /*
  14  * Debugging stuff
  15  *
  16  * Note that these macros must not contain any code which is not
  17  * 100% relocatable.  Any attempt to do so will result in a crash.
  18  * Please select one of the following when turning on debugging.
  19  */
  20 #ifdef DEBUG
  21
  22 #if defined(CONFIG_DEBUG_ICEDCC)
  23
  24 #if defined(CONFIG_CPU_V6) || defined(CONFIG_CPU_V6K) || defined(CONFIG_CPU_V7)
  25                 .macro  loadsp, rb, tmp
  26                 .endm
  27                 .macro  writeb, ch, rb
  28                 mcr     p14, 0, \ch, c0, c5, 0
  29                 .endm
  30 #elif defined(CONFIG_CPU_XSCALE)
  31                 .macro  loadsp, rb, tmp
  32                 .endm
  33                 .macro  writeb, ch, rb
  34                 mcr     p14, 0, \ch, c8, c0, 0
  35                 .endm
  36 #else
  37                 .macro  loadsp, rb, tmp
  38                 .endm
  39                 .macro  writeb, ch, rb
  40                 mcr     p14, 0, \ch, c1, c0, 0
  41                 .endm
  42 #endif
  43
  44 #else
  45
  46 #include <mach/debug-macro.S>
  47
  48                 .macro  writeb, ch, rb
  49                 senduart \ch, \rb
  50                 .endm
  51
  52 #if defined(CONFIG_ARCH_SA1100)
  53                 .macro  loadsp, rb, tmp
  54                 mov     \rb, #0x80000000        @ physical base address
  55 #ifdef CONFIG_DEBUG_LL_SER3
  56                 add     \rb, \rb, #0x00050000   @ Ser3
  57 #else
  58                 add     \rb, \rb, #0x00010000   @ Ser1
  59 #endif
  60                 .endm
  61 #elif defined(CONFIG_ARCH_S3C2410)
  62                 .macro loadsp, rb, tmp
  63                 mov     \rb, #0x50000000
  64                 add     \rb, \rb, #0x4000 * CONFIG_S3C_LOWLEVEL_UART_PORT
  65                 .endm
  66 #else
  67                 .macro  loadsp, rb, tmp
  68                 addruart \rb, \tmp
  69                 .endm
  70 #endif
  71 #endif
  72 #endif
  73
  74                 .macro  kputc,val
  75                 mov     r0, \val
  76                 bl      putc
  77                 .endm
  78
  79                 .macro  kphex,val,len
  80                 mov     r0, \val
  81                 mov     r1, #\len
  82                 bl      phex
  83                 .endm
  84
  85                 .macro  debug_reloc_start
  86 #ifdef DEBUG
  87                 kputc   #'\n'
  88                 kphex   r6, 8           /* processor id */
  89                 kputc   #':'
  90                 kphex   r7, 8           /* architecture id */
  91 #ifdef CONFIG_CPU_CP15
  92                 kputc   #':'
  93                 mrc     p15, 0, r0, c1, c0
  94                 kphex   r0, 8           /* control reg */
  95 #endif
  96                 kputc   #'\n'
  97                 kphex   r5, 8           /* decompressed kernel start */
  98                 kputc   #'-'
  99                 kphex   r9, 8           /* decompressed kernel end  */
 100                 kputc   #'>'
 101                 kphex   r4, 8           /* kernel execution address */
 102                 kputc   #'\n'
 103 #endif
 104                 .endm
 105
 106                 .macro  debug_reloc_end
 107 #ifdef DEBUG
 108                 kphex   r5, 8           /* end of kernel */
 109                 kputc   #'\n'
 110                 mov     r0, r4
 111                 bl      memdump         /* dump 256 bytes at start of kernel */
 112 #endif
 113                 .endm
 114
 115                 .section ".start", #alloc, #execinstr
 116 /*
 117  * sort out different calling conventions
 118  */
 119                 .align
 120                 .arm                            @ Always enter in ARM state
 121 start:
 122                 .type   start,#function
 123                 .rept   7
 124                 mov     r0, r0
 125                 .endr
 126    ARM(         mov     r0, r0          )
 127    ARM(         b       1f              )
 128  THUMB(         adr     r12, BSYM(1f)   )
 129  THUMB(         bx      r12             )
 130
 131                 .word   0x016f2818              @ Magic numbers to help the loader
 132                 .word   start                   @ absolute load/run zImage address
 133                 .word   _edata                  @ zImage end address
 134  THUMB(         .thumb                  )
 135 1:              mov     r7, r1                  @ save architecture ID
 136                 mov     r8, r2                  @ save atags pointer
 137
 138 #ifndef __ARM_ARCH_2__
 139                 /*
 140                  * Booting from Angel - need to enter SVC mode and disable
 141                  * FIQs/IRQs (numeric definitions from angel arm.h source).
 142                  * We only do this if we were in user mode on entry.
 143                  */
 144                 mrs     r2, cpsr                @ get current mode
 145                 tst     r2, #3                  @ not user?
 146                 bne     not_angel
 147                 mov     r0, #0x17               @ angel_SWIreason_EnterSVC
 148  ARM(           swi     0x123456        )       @ angel_SWI_ARM
 149  THUMB(         svc     0xab            )       @ angel_SWI_THUMB
 150 not_angel:
 151                 mrs     r2, cpsr                @ turn off interrupts to
 152                 orr     r2, r2, #0xc0           @ prevent angel from running
 153                 msr     cpsr_c, r2
 154 #else
 155                 teqp    pc, #0x0c000003         @ turn off interrupts
 156 #endif
 157
 158                 /*
 159                  * Note that some cache flushing and other stuff may
 160                  * be needed here - is there an Angel SWI call for this?
 161                  */
 162
 163                 /*
 164                  * some architecture specific code can be inserted
 165                  * by the linker here, but it should preserve r7, r8, and r9.
 166                  */
 167
 168                 .text
 169
 170 #ifdef CONFIG_AUTO_ZRELADDR
 171                 @ determine final kernel image address
 172                 mov     r4, pc
 173                 and     r4, r4, #0xf8000000
 174                 add     r4, r4, #TEXT_OFFSET
 175 #else
 176                 ldr     r4, =zreladdr
 177 #endif
 178
 179                 bl      cache_on
 180
 181 restart:        adr     r0, LC0
 182                 ldmia   r0, {r1, r2, r3, r6, r10, r11, r12}
 183                 ldr     sp, [r0, #28]
 184
 185                 /*
 186                  * We might be running at a different address.  We need
 187                  * to fix up various pointers.
 188                  */
 189                 sub     r0, r0, r1              @ calculate the delta offset
 190                 add     r6, r6, r0              @ _edata
 191                 add     r10, r10, r0            @ inflated kernel size location
 192
 193                 /*
 194                  * The kernel build system appends the size of the
 195                  * decompressed kernel at the end of the compressed data
 196                  * in little-endian form.
 197                  */
 198                 ldrb    r9, [r10, #0]
 199                 ldrb    lr, [r10, #1]
 200                 orr     r9, r9, lr, lsl #8
 201                 ldrb    lr, [r10, #2]
 202                 ldrb    r10, [r10, #3]
 203                 orr     r9, r9, lr, lsl #16
 204                 orr     r9, r9, r10, lsl #24
 205
 206 #ifndef CONFIG_ZBOOT_ROM
 207                 /* malloc space is above the relocated stack (64k max) */
 208                 add     sp, sp, r0
 209                 add     r10, sp, #0x10000
 210 #else
 211                 /*
 212                  * With ZBOOT_ROM the bss/stack is non relocatable,
 213                  * but someone could still run this code from RAM,
 214                  * in which case our reference is _edata.
 215                  */
 216                 mov     r10, r6
 217 #endif
 218
 219                 mov     r5, #0                  @ init dtb size to 0
 220 #ifdef CONFIG_ARM_APPENDED_DTB
 221 /*
 222  *   r0  = delta
 223  *   r2  = BSS start
 224  *   r3  = BSS end
 225  *   r4  = final kernel address
 226  *   r5  = appended dtb size (still unknown)
 227  *   r6  = _edata
 228  *   r7  = architecture ID
 229  *   r8  = atags/device tree pointer
 230  *   r9  = size of decompressed image
 231  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 232  *   r11 = GOT start
 233  *   r12 = GOT end
 234  *   sp  = stack pointer
 235  *
 236  * if there are device trees (dtb) appended to zImage, advance r10 so that the
 237  * dtb data will get relocated along with the kernel if necessary.
 238  */
 239
 240                 ldr     lr, [r6, #0]
 241 #ifndef __ARMEB__
 242                 ldr     r1, =0xedfe0dd0         @ sig is 0xd00dfeed big endian
 243 #else
 244                 ldr     r1, =0xd00dfeed
 245 #endif
 246                 cmp     lr, r1
 247                 bne     dtb_check_done          @ not found
 248
 249                 mov     r8, r6                  @ use the appended device tree
 250
 251                 /*
 252                  * Make sure that the DTB doesn't end up in the final
 253                  * kernel's .bss area. To do so, we adjust the decompressed
 254                  * kernel size to compensate if that .bss size is larger
 255                  * than the relocated code.
 256                  */
 257                 ldr     r5, =_kernel_bss_size
 258                 adr     r1, wont_overwrite
 259                 sub     r1, r6, r1
 260                 subs    r1, r5, r1
 261                 addhi   r9, r9, r1
 262
 263                 /* Get the dtb's size */
 264                 ldr     r5, [r6, #4]
 265 #ifndef __ARMEB__
 266                 /* convert r5 (dtb size) to little endian */
 267                 eor     r1, r5, r5, ror #16
 268                 bic     r1, r1, #0x00ff0000
 269                 mov     r5, r5, ror #8
 270                 eor     r5, r5, r1, lsr #8
 271 #endif
 272
 273                 /* preserve 64-bit alignment */
 274                 add     r5, r5, #7
 275                 bic     r5, r5, #7
 276
 277                 /* relocate some pointers past the appended dtb */
 278                 add     r6, r6, r5
 279                 add     r10, r10, r5
 280                 add     sp, sp, r5
 281 dtb_check_done:
 282 #endif
 283
 284 /*
 285  * Check to see if we will overwrite ourselves.
 286  *   r4  = final kernel address
 287  *   r9  = size of decompressed image
 288  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 289  * We basically want:
 290  *   r4 - 16k page directory >= r10 -> OK
 291  *   r4 + image length <= address of wont_overwrite -> OK
 292  */
 293                 add     r10, r10, #16384
 294                 cmp     r4, r10
 295                 bhs     wont_overwrite
 296                 add     r10, r4, r9
 297                 adr     r9, wont_overwrite
 298                 cmp     r10, r9
 299                 bls     wont_overwrite
 300
 301 /*
 302  * Relocate ourselves past the end of the decompressed kernel.
 303  *   r6  = _edata
 304  *   r10 = end of the decompressed kernel
 305  * Because we always copy ahead, we need to do it from the end and go
 306  * backward in case the source and destination overlap.
 307  */
 308                 /*
 309                  * Bump to the next 256-byte boundary with the size of
 310                  * the relocation code added. This avoids overwriting
 311                  * ourself when the offset is small.
 312                  */
 313                 add     r10, r10, #((reloc_code_end - restart + 256) & ~255)
 314                 bic     r10, r10, #255
 315
 316                 /* Get start of code we want to copy and align it down. */
 317                 adr     r5, restart
 318                 bic     r5, r5, #31
 319
 320                 sub     r9, r6, r5              @ size to copy
 321                 add     r9, r9, #31             @ rounded up to a multiple
 322                 bic     r9, r9, #31             @ ... of 32 bytes
 323                 add     r6, r9, r5
 324                 add     r9, r9, r10
 325
 326 1:              ldmdb   r6!, {r0 - r3, r10 - r12, lr}
 327                 cmp     r6, r5
 328                 stmdb   r9!, {r0 - r3, r10 - r12, lr}
 329                 bhi     1b
 330
 331                 /* Preserve offset to relocated code. */
 332                 sub     r6, r9, r6
 333
 334 #ifndef CONFIG_ZBOOT_ROM
 335                 /* cache_clean_flush may use the stack, so relocate it */
 336                 add     sp, sp, r6
 337 #endif
 338
 339                 bl      cache_clean_flush
 340
 341                 adr     r0, BSYM(restart)
 342                 add     r0, r0, r6
 343                 mov     pc, r0
 344
 345 wont_overwrite:
 346 /*
 347  * If delta is zero, we are running at the address we were linked at.
 348  *   r0  = delta
 349  *   r2  = BSS start
 350  *   r3  = BSS end
 351  *   r4  = kernel execution address
 352  *   r5  = appended dtb size (0 if not present)
 353  *   r7  = architecture ID
 354  *   r8  = atags pointer
 355  *   r11 = GOT start
 356  *   r12 = GOT end
 357  *   sp  = stack pointer
 358  */
 359                 orrs    r1, r0, r5
 360                 beq     not_relocated
 361
 362                 add     r11, r11, r0
 363                 add     r12, r12, r0
 364
 365 #ifndef CONFIG_ZBOOT_ROM
 366                 /*
 367                  * If we're running fully PIC === CONFIG_ZBOOT_ROM = n,
 368                  * we need to fix up pointers into the BSS region.
 369                  * Note that the stack pointer has already been fixed up.
 370                  */
 371                 add     r2, r2, r0
 372                 add     r3, r3, r0
 373
 374                 /*
 375                  * Relocate all entries in the GOT table.
 376                  * Bump bss entries to _edata + dtb size
 377                  */
 378 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 379                 add     r1, r1, r0              @ This fixes up C references
 380                 cmp     r1, r2                  @ if entry >= bss_start &&
 381                 cmphs   r3, r1                  @       bss_end > entry
 382                 addhi   r1, r1, r5              @    entry += dtb size
 383                 str     r1, [r11], #4           @ next entry
 384                 cmp     r11, r12
 385                 blo     1b
 386
 387                 /* bump our bss pointers too */
 388                 add     r2, r2, r5
 389                 add     r3, r3, r5
 390
 391 #else
 392
 393                 /*
 394                  * Relocate entries in the GOT table.  We only relocate
 395                  * the entries that are outside the (relocated) BSS region.
 396                  */
 397 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 398                 cmp     r1, r2                  @ entry < bss_start ||
 399                 cmphs   r3, r1                  @ _end < entry
 400                 addlo   r1, r1, r0              @ table.  This fixes up the
 401                 str     r1, [r11], #4           @ C references.
 402                 cmp     r11, r12
 403                 blo     1b
 404 #endif
 405
 406 not_relocated:  mov     r0, #0
 407 1:              str     r0, [r2], #4            @ clear bss
 408                 str     r0, [r2], #4
 409                 str     r0, [r2], #4
 410                 str     r0, [r2], #4
 411                 cmp     r2, r3
 412                 blo     1b
 413
 414 /*
 415  * The C runtime environment should now be setup sufficiently.
 416  * Set up some pointers, and start decompressing.
 417  *   r4  = kernel execution address
 418  *   r7  = architecture ID
 419  *   r8  = atags pointer
 420  */
 421                 mov     r0, r4
 422                 mov     r1, sp                  @ malloc space above stack
 423                 add     r2, sp, #0x10000        @ 64k max
 424                 mov     r3, r7
 425                 bl      decompress_kernel
 426                 bl      cache_clean_flush
 427                 bl      cache_off
 428                 mov     r0, #0                  @ must be zero
 429                 mov     r1, r7                  @ restore architecture number
 430                 mov     r2, r8                  @ restore atags pointer
 431  ARM(           mov     pc, r4  )               @ call kernel
 432  THUMB(         bx      r4      )               @ entry point is always ARM
 433
 434                 .align  2
 435                 .type   LC0, #object
 436 LC0:            .word   LC0                     @ r1
 437                 .word   __bss_start             @ r2
 438                 .word   _end                    @ r3
 439                 .word   _edata                  @ r6
 440                 .word   input_data_end - 4      @ r10 (inflated size location)
 441                 .word   _got_start              @ r11
 442                 .word   _got_end                @ ip
 443                 .word   .L_user_stack_end       @ sp
 444                 .size   LC0, . - LC0
 445
 446 #ifdef CONFIG_ARCH_RPC
 447                 .globl  params
 448 params:         ldr     r0, =0x10000100         @ params_phys for RPC
 449                 mov     pc, lr
 450                 .ltorg
 451                 .align
 452 #endif
 453
 454 /*
 455  * Turn on the cache.  We need to setup some page tables so that we
 456  * can have both the I and D caches on.
 457  *
 458  * We place the page tables 16k down from the kernel execution address,
 459  * and we hope that nothing else is using it.  If we're using it, we
 460  * will go pop!
 461  *
 462  * On entry,
 463  *  r4 = kernel execution address
 464  *  r7 = architecture number
 465  *  r8 = atags pointer
 466  * On exit,
 467  *  r0, r1, r2, r3, r9, r10, r12 corrupted
 468  * This routine must preserve:
 469  *  r4, r7, r8
 470  */
 471                 .align  5
 472 cache_on:       mov     r3, #8                  @ cache_on function
 473                 b       call_cache_fn
 474
 475 /*
 476  * Initialize the highest priority protection region, PR7
 477  * to cover all 32bit address and cacheable and bufferable.
 478  */
 479 __armv4_mpu_cache_on:
 480                 mov     r0, #0x3f               @ 4G, the whole
 481                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 482                 mcr     p15, 0, r0, c6, c7, 1
 483
 484                 mov     r0, #0x80               @ PR7
 485                 mcr     p15, 0, r0, c2, c0, 0   @ D-cache on
 486                 mcr     p15, 0, r0, c2, c0, 1   @ I-cache on
 487                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 488
 489                 mov     r0, #0xc000
 490                 mcr     p15, 0, r0, c5, c0, 1   @ I-access permission
 491                 mcr     p15, 0, r0, c5, c0, 0   @ D-access permission
 492
 493                 mov     r0, #0
 494                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 495                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 496                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 497                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 498                                                 @ ...I .... ..D. WC.M
 499                 orr     r0, r0, #0x002d         @ .... .... ..1. 11.1
 500                 orr     r0, r0, #0x1000         @ ...1 .... .... ....
 501
 502                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 503
 504                 mov     r0, #0
 505                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 506                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 507                 mov     pc, lr
 508
 509 __armv3_mpu_cache_on:
 510                 mov     r0, #0x3f               @ 4G, the whole
 511                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 512
 513                 mov     r0, #0x80               @ PR7
 514                 mcr     p15, 0, r0, c2, c0, 0   @ cache on
 515                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 516
 517                 mov     r0, #0xc000
 518                 mcr     p15, 0, r0, c5, c0, 0   @ access permission
 519
 520                 mov     r0, #0
 521                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 522                 /*
 523                  * ?? ARMv3 MMU does not allow reading the control register,
 524                  * does this really work on ARMv3 MPU?
 525                  */
 526                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 527                                                 @ .... .... .... WC.M
 528                 orr     r0, r0, #0x000d         @ .... .... .... 11.1
 529                 /* ?? this overwrites the value constructed above? */
 530                 mov     r0, #0
 531                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 532
 533                 /* ?? invalidate for the second time? */
 534                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 535                 mov     pc, lr
 536
 537 __setup_mmu:    sub     r3, r4, #16384          @ Page directory size
 538                 bic     r3, r3, #0xff           @ Align the pointer
 539                 bic     r3, r3, #0x3f00
 540 /*
 541  * Initialise the page tables, turning on the cacheable and bufferable
 542  * bits for the RAM area only.
 543  */
 544                 mov     r0, r3
 545                 mov     r9, r0, lsr #18
 546                 mov     r9, r9, lsl #18         @ start of RAM
 547                 add     r10, r9, #0x10000000    @ a reasonable RAM size
 548                 mov     r1, #0x12
 549                 orr     r1, r1, #3 << 10
 550                 add     r2, r3, #16384
 551 1:              cmp     r1, r9                  @ if virt > start of RAM
 552 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 553                 orrhs   r1, r1, #0x08           @ set cacheable
 554 #else
 555                 orrhs   r1, r1, #0x0c           @ set cacheable, bufferable
 556 #endif
 557                 cmp     r1, r10                 @ if virt > end of RAM
 558                 bichs   r1, r1, #0x0c           @ clear cacheable, bufferable
 559                 str     r1, [r0], #4            @ 1:1 mapping
 560                 add     r1, r1, #1048576
 561                 teq     r0, r2
 562                 bne     1b
 563 /*
 564  * If ever we are running from Flash, then we surely want the cache
 565  * to be enabled also for our execution instance...  We map 2MB of it
 566  * so there is no map overlap problem for up to 1 MB compressed kernel.
 567  * If the execution is in RAM then we would only be duplicating the above.
 568  */
 569                 mov     r1, #0x1e
 570                 orr     r1, r1, #3 << 10
 571                 mov     r2, pc
 572                 mov     r2, r2, lsr #20
 573                 orr     r1, r1, r2, lsl #20
 574                 add     r0, r3, r2, lsl #2
 575                 str     r1, [r0], #4
 576                 add     r1, r1, #1048576
 577                 str     r1, [r0]
 578                 mov     pc, lr
 579 ENDPROC(__setup_mmu)
 580
 581 __arm926ejs_mmu_cache_on:
 582 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 583                 mov     r0, #4                  @ put dcache in WT mode
 584                 mcr     p15, 7, r0, c15, c0, 0
 585 #endif
 586
 587 __armv4_mmu_cache_on:
 588                 mov     r12, lr
 589 #ifdef CONFIG_MMU
 590                 bl      __setup_mmu
 591                 mov     r0, #0
 592                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 593                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 594                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 595                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 596                 orr     r0, r0, #0x0030
 597 #ifdef CONFIG_CPU_ENDIAN_BE8
 598                 orr     r0, r0, #1 << 25        @ big-endian page tables
 599 #endif
 600                 bl      __common_mmu_cache_on
 601                 mov     r0, #0
 602                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 603 #endif
 604                 mov     pc, r12
 605
 606 __armv7_mmu_cache_on:
 607                 mov     r12, lr
 608 #ifdef CONFIG_MMU
 609                 mrc     p15, 0, r11, c0, c1, 4  @ read ID_MMFR0
 610                 tst     r11, #0xf               @ VMSA
 611                 blne    __setup_mmu
 612                 mov     r0, #0
 613                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 614                 tst     r11, #0xf               @ VMSA
 615                 mcrne   p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 616 #endif
 617                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 618                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 619                 orr     r0, r0, #0x003c         @ write buffer
 620 #ifdef CONFIG_MMU
 621 #ifdef CONFIG_CPU_ENDIAN_BE8
 622                 orr     r0, r0, #1 << 25        @ big-endian page tables
 623 #endif
 624                 orrne   r0, r0, #1              @ MMU enabled
 625                 movne   r1, #-1
 626                 mcrne   p15, 0, r3, c2, c0, 0   @ load page table pointer
 627                 mcrne   p15, 0, r1, c3, c0, 0   @ load domain access control
 628 #endif
 629                 mcr     p15, 0, r0, c1, c0, 0   @ load control register
 630                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back
 631                 mov     r0, #0
 632                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 633                 mov     pc, r12
 634
 635 __fa526_cache_on:
 636                 mov     r12, lr
 637                 bl      __setup_mmu
 638                 mov     r0, #0
 639                 mcr     p15, 0, r0, c7, c7, 0   @ Invalidate whole cache
 640                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 641                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 642                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 643                 orr     r0, r0, #0x1000         @ I-cache enable
 644                 bl      __common_mmu_cache_on
 645                 mov     r0, #0
 646                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 647                 mov     pc, r12
 648
 649 __arm6_mmu_cache_on:
 650                 mov     r12, lr
 651                 bl      __setup_mmu
 652                 mov     r0, #0
 653                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 654                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 655                 mov     r0, #0x30
 656                 bl      __common_mmu_cache_on
 657                 mov     r0, #0
 658                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 659                 mov     pc, r12
 660
 661 __common_mmu_cache_on:
 662 #ifndef CONFIG_THUMB2_KERNEL
 663 #ifndef DEBUG
 664                 orr     r0, r0, #0x000d         @ Write buffer, mmu
 665 #endif
 666                 mov     r1, #-1
 667                 mcr     p15, 0, r3, c2, c0, 0   @ load page table pointer
 668                 mcr     p15, 0, r1, c3, c0, 0   @ load domain access control
 669                 b       1f
 670                 .align  5                       @ cache line aligned
 671 1:              mcr     p15, 0, r0, c1, c0, 0   @ load control register
 672                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back to
 673                 sub     pc, lr, r0, lsr #32     @ properly flush pipeline
 674 #endif
 675
 676 #define PROC_ENTRY_SIZE (4*5)
 677
 678 /*
 679  * Here follow the relocatable cache support functions for the
 680  * various processors.  This is a generic hook for locating an
 681  * entry and jumping to an instruction at the specified offset
 682  * from the start of the block.  Please note this is all position
 683  * independent code.
 684  *
 685  *  r1  = corrupted
 686  *  r2  = corrupted
 687  *  r3  = block offset
 688  *  r9  = corrupted
 689  *  r12 = corrupted
 690  */
 691
 692 call_cache_fn:  adr     r12, proc_types
 693 #ifdef CONFIG_CPU_CP15
 694                 mrc     p15, 0, r9, c0, c0      @ get processor ID
 695 #else
 696                 ldr     r9, =CONFIG_PROCESSOR_ID
 697 #endif
 698 1:              ldr     r1, [r12, #0]           @ get value
 699                 ldr     r2, [r12, #4]           @ get mask
 700                 eor     r1, r1, r9              @ (real ^ match)
 701                 tst     r1, r2                  @       & mask
 702  ARM(           addeq   pc, r12, r3             ) @ call cache function
 703  THUMB(         addeq   r12, r3                 )
 704  THUMB(         moveq   pc, r12                 ) @ call cache function
 705                 add     r12, r12, #PROC_ENTRY_SIZE
 706                 b       1b
 707
 708 /*
 709  * Table for cache operations.  This is basically:
 710  *   - CPU ID match
 711  *   - CPU ID mask
 712  *   - 'cache on' method instruction
 713  *   - 'cache off' method instruction
 714  *   - 'cache flush' method instruction
 715  *
 716  * We match an entry using: ((real_id ^ match) & mask) == 0
 717  *
 718  * Writethrough caches generally only need 'on' and 'off'
 719  * methods.  Writeback caches _must_ have the flush method
 720  * defined.
 721  */
 722                 .align  2
 723                 .type   proc_types,#object
 724 proc_types:
 725                 .word   0x41560600              @ ARM6/610
 726                 .word   0xffffffe0
 727                 W(b)    __arm6_mmu_cache_off    @ works, but slow
 728                 W(b)    __arm6_mmu_cache_off
 729                 mov     pc, lr
 730  THUMB(         nop                             )
 731 @               b       __arm6_mmu_cache_on             @ untested
 732 @               b       __arm6_mmu_cache_off
 733 @               b       __armv3_mmu_cache_flush
 734
 735                 .word   0x00000000              @ old ARM ID
 736                 .word   0x0000f000
 737                 mov     pc, lr
 738  THUMB(         nop                             )
 739                 mov     pc, lr
 740  THUMB(         nop                             )
 741                 mov     pc, lr
 742  THUMB(         nop                             )
 743
 744                 .word   0x41007000              @ ARM7/710
 745                 .word   0xfff8fe00
 746                 W(b)    __arm7_mmu_cache_off
 747                 W(b)    __arm7_mmu_cache_off
 748                 mov     pc, lr
 749  THUMB(         nop                             )
 750
 751                 .word   0x41807200              @ ARM720T (writethrough)
 752                 .word   0xffffff00
 753                 W(b)    __armv4_mmu_cache_on
 754                 W(b)    __armv4_mmu_cache_off
 755                 mov     pc, lr
 756  THUMB(         nop                             )
 757
 758                 .word   0x41007400              @ ARM74x
 759                 .word   0xff00ff00
 760                 W(b)    __armv3_mpu_cache_on
 761                 W(b)    __armv3_mpu_cache_off
 762                 W(b)    __armv3_mpu_cache_flush
 763
 764                 .word   0x41009400              @ ARM94x
 765                 .word   0xff00ff00
 766                 W(b)    __armv4_mpu_cache_on
 767                 W(b)    __armv4_mpu_cache_off
 768                 W(b)    __armv4_mpu_cache_flush
 769
 770                 .word   0x41069260              @ ARM926EJ-S (v5TEJ)
 771                 .word   0xff0ffff0
 772                 W(b)    __arm926ejs_mmu_cache_on
 773                 W(b)    __armv4_mmu_cache_off
 774                 W(b)    __armv5tej_mmu_cache_flush
 775
 776                 .word   0x00007000              @ ARM7 IDs
 777                 .word   0x0000f000
 778                 mov     pc, lr
 779  THUMB(         nop                             )
 780                 mov     pc, lr
 781  THUMB(         nop                             )
 782                 mov     pc, lr
 783  THUMB(         nop                             )
 784
 785                 @ Everything from here on will be the new ID system.
 786
 787                 .word   0x4401a100              @ sa110 / sa1100
 788                 .word   0xffffffe0
 789                 W(b)    __armv4_mmu_cache_on
 790                 W(b)    __armv4_mmu_cache_off
 791                 W(b)    __armv4_mmu_cache_flush
 792
 793                 .word   0x6901b110              @ sa1110
 794                 .word   0xfffffff0
 795                 W(b)    __armv4_mmu_cache_on
 796                 W(b)    __armv4_mmu_cache_off
 797                 W(b)    __armv4_mmu_cache_flush
 798
 799                 .word   0x56056900
 800                 .word   0xffffff00              @ PXA9xx
 801                 W(b)    __armv4_mmu_cache_on
 802                 W(b)    __armv4_mmu_cache_off
 803                 W(b)    __armv4_mmu_cache_flush
 804
 805                 .word   0x56158000              @ PXA168
 806                 .word   0xfffff000
 807                 W(b)    __armv4_mmu_cache_on
 808                 W(b)    __armv4_mmu_cache_off
 809                 W(b)    __armv5tej_mmu_cache_flush
 810
 811                 .word   0x56050000              @ Feroceon
 812                 .word   0xff0f0000
 813                 W(b)    __armv4_mmu_cache_on
 814                 W(b)    __armv4_mmu_cache_off
 815                 W(b)    __armv5tej_mmu_cache_flush
 816
 817 #ifdef CONFIG_CPU_FEROCEON_OLD_ID
 818                 /* this conflicts with the standard ARMv5TE entry */
 819                 .long   0x41009260              @ Old Feroceon
 820                 .long   0xff00fff0
 821                 b       __armv4_mmu_cache_on
 822                 b       __armv4_mmu_cache_off
 823                 b       __armv5tej_mmu_cache_flush
 824 #endif
 825
 826                 .word   0x66015261              @ FA526
 827                 .word   0xff01fff1
 828                 W(b)    __fa526_cache_on
 829                 W(b)    __armv4_mmu_cache_off
 830                 W(b)    __fa526_cache_flush
 831
 832                 @ These match on the architecture ID
 833
 834                 .word   0x00020000              @ ARMv4T
 835                 .word   0x000f0000
 836                 W(b)    __armv4_mmu_cache_on
 837                 W(b)    __armv4_mmu_cache_off
 838                 W(b)    __armv4_mmu_cache_flush
 839
 840                 .word   0x00050000              @ ARMv5TE
 841                 .word   0x000f0000
 842                 W(b)    __armv4_mmu_cache_on
 843                 W(b)    __armv4_mmu_cache_off
 844                 W(b)    __armv4_mmu_cache_flush
 845
 846                 .word   0x00060000              @ ARMv5TEJ
 847                 .word   0x000f0000
 848                 W(b)    __armv4_mmu_cache_on
 849                 W(b)    __armv4_mmu_cache_off
 850                 W(b)    __armv5tej_mmu_cache_flush
 851
 852                 .word   0x0007b000              @ ARMv6
 853                 .word   0x000ff000
 854                 W(b)    __armv4_mmu_cache_on
 855                 W(b)    __armv4_mmu_cache_off
 856                 W(b)    __armv6_mmu_cache_flush
 857
 858                 .word   0x000f0000              @ new CPU Id
 859                 .word   0x000f0000
 860                 W(b)    __armv7_mmu_cache_on
 861                 W(b)    __armv7_mmu_cache_off
 862                 W(b)    __armv7_mmu_cache_flush
 863
 864                 .word   0                       @ unrecognised type
 865                 .word   0
 866                 mov     pc, lr
 867  THUMB(         nop                             )
 868                 mov     pc, lr
 869  THUMB(         nop                             )
 870                 mov     pc, lr
 871  THUMB(         nop                             )
 872
 873                 .size   proc_types, . - proc_types
 874
 875                 /*
 876                  * If you get a "non-constant expression in ".if" statement"
 877                  * error from the assembler on this line, check that you have
 878                  * not accidentally written a "b" instruction where you should
 879                  * have written W(b).
 880                  */
 881                 .if (. - proc_types) % PROC_ENTRY_SIZE != 0
 882                 .error "The size of one or more proc_types entries is wrong."
 883                 .endif
 884
 885 /*
 886  * Turn off the Cache and MMU.  ARMv3 does not support
 887  * reading the control register, but ARMv4 does.
 888  *
 889  * On exit,
 890  *  r0, r1, r2, r3, r9, r12 corrupted
 891  * This routine must preserve:
 892  *  r4, r7, r8
 893  */
 894                 .align  5
 895 cache_off:      mov     r3, #12                 @ cache_off function
 896                 b       call_cache_fn
 897
 898 __armv4_mpu_cache_off:
 899                 mrc     p15, 0, r0, c1, c0
 900                 bic     r0, r0, #0x000d
 901                 mcr     p15, 0, r0, c1, c0      @ turn MPU and cache off
 902                 mov     r0, #0
 903                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 904                 mcr     p15, 0, r0, c7, c6, 0   @ flush D-Cache
 905                 mcr     p15, 0, r0, c7, c5, 0   @ flush I-Cache
 906                 mov     pc, lr
 907
 908 __armv3_mpu_cache_off:
 909                 mrc     p15, 0, r0, c1, c0
 910                 bic     r0, r0, #0x000d
 911                 mcr     p15, 0, r0, c1, c0, 0   @ turn MPU and cache off
 912                 mov     r0, #0
 913                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 914                 mov     pc, lr
 915
 916 __armv4_mmu_cache_off:
 917 #ifdef CONFIG_MMU
 918                 mrc     p15, 0, r0, c1, c0
 919                 bic     r0, r0, #0x000d
 920                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 921                 mov     r0, #0
 922                 mcr     p15, 0, r0, c7, c7      @ invalidate whole cache v4
 923                 mcr     p15, 0, r0, c8, c7      @ invalidate whole TLB v4
 924 #endif
 925                 mov     pc, lr
 926
 927 __armv7_mmu_cache_off:
 928                 mrc     p15, 0, r0, c1, c0
 929 #ifdef CONFIG_MMU
 930                 bic     r0, r0, #0x000d
 931 #else
 932                 bic     r0, r0, #0x000c
 933 #endif
 934                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 935                 mov     r12, lr
 936                 bl      __armv7_mmu_cache_flush
 937                 mov     r0, #0
 938 #ifdef CONFIG_MMU
 939                 mcr     p15, 0, r0, c8, c7, 0   @ invalidate whole TLB
 940 #endif
 941                 mcr     p15, 0, r0, c7, c5, 6   @ invalidate BTC
 942                 mcr     p15, 0, r0, c7, c10, 4  @ DSB
 943                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 944                 mov     pc, r12
 945
 946 __arm6_mmu_cache_off:
 947                 mov     r0, #0x00000030         @ ARM6 control reg.
 948                 b       __armv3_mmu_cache_off
 949
 950 __arm7_mmu_cache_off:
 951                 mov     r0, #0x00000070         @ ARM7 control reg.
 952                 b       __armv3_mmu_cache_off
 953
 954 __armv3_mmu_cache_off:
 955                 mcr     p15, 0, r0, c1, c0, 0   @ turn MMU and cache off
 956                 mov     r0, #0
 957                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 958                 mcr     p15, 0, r0, c5, c0, 0   @ invalidate whole TLB v3
 959                 mov     pc, lr
 960
 961 /*
 962  * Clean and flush the cache to maintain consistency.
 963  *
 964  * On exit,
 965  *  r1, r2, r3, r9, r10, r11, r12 corrupted
 966  * This routine must preserve:
 967  *  r4, r6, r7, r8
 968  */
 969                 .align  5
 970 cache_clean_flush:
 971                 mov     r3, #16
 972                 b       call_cache_fn
 973
 974 __armv4_mpu_cache_flush:
 975                 mov     r2, #1
 976                 mov     r3, #0
 977                 mcr     p15, 0, ip, c7, c6, 0   @ invalidate D cache
 978                 mov     r1, #7 << 5             @ 8 segments
 979 1:              orr     r3, r1, #63 << 26       @ 64 entries
 980 2:              mcr     p15, 0, r3, c7, c14, 2  @ clean & invalidate D index
 981                 subs    r3, r3, #1 << 26
 982                 bcs     2b                      @ entries 63 to 0
 983                 subs    r1, r1, #1 << 5
 984                 bcs     1b                      @ segments 7 to 0
 985
 986                 teq     r2, #0
 987                 mcrne   p15, 0, ip, c7, c5, 0   @ invalidate I cache
 988                 mcr     p15, 0, ip, c7, c10, 4  @ drain WB
 989                 mov     pc, lr
 990
 991 __fa526_cache_flush:
 992                 mov     r1, #0
 993                 mcr     p15, 0, r1, c7, c14, 0  @ clean and invalidate D cache
 994                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
 995                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
 996                 mov     pc, lr
 997
 998 __armv6_mmu_cache_flush:
 999                 mov     r1, #0
1000                 mcr     p15, 0, r1, c7, c14, 0  @ clean+invalidate D
1001                 mcr     p15, 0, r1, c7, c5, 0   @ invalidate I+BTB
1002                 mcr     p15, 0, r1, c7, c15, 0  @ clean+invalidate unified
1003                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1004                 mov     pc, lr
1005
1006 __armv7_mmu_cache_flush:
1007                 mrc     p15, 0, r10, c0, c1, 5  @ read ID_MMFR1
1008                 tst     r10, #0xf << 16         @ hierarchical cache (ARMv7)
1009                 mov     r10, #0
1010                 beq     hierarchical
1011                 mcr     p15, 0, r10, c7, c14, 0 @ clean+invalidate D
1012                 b       iflush
1013 hierarchical:
1014                 mcr     p15, 0, r10, c7, c10, 5 @ DMB
1015                 stmfd   sp!, {r0-r7, r9-r11}
1016                 mrc     p15, 1, r0, c0, c0, 1   @ read clidr
1017                 ands    r3, r0, #0x7000000      @ extract loc from clidr
1018                 mov     r3, r3, lsr #23         @ left align loc bit field
1019                 beq     finished                @ if loc is 0, then no need to clean
1020                 mov     r10, #0                 @ start clean at cache level 0
1021 loop1:
1022                 add     r2, r10, r10, lsr #1    @ work out 3x current cache level
1023                 mov     r1, r0, lsr r2          @ extract cache type bits from clidr
1024                 and     r1, r1, #7              @ mask of the bits for current cache only
1025                 cmp     r1, #2                  @ see what cache we have at this level
1026                 blt     skip                    @ skip if no cache, or just i-cache
1027                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1028                 mcr     p15, 0, r10, c7, c5, 4  @ isb to sych the new cssr&csidr
1029                 mrc     p15, 1, r1, c0, c0, 0   @ read the new csidr
1030                 and     r2, r1, #7              @ extract the length of the cache lines
1031                 add     r2, r2, #4              @ add 4 (line length offset)
1032                 ldr     r4, =0x3ff
1033                 ands    r4, r4, r1, lsr #3      @ find maximum number on the way size
1034                 clz     r5, r4                  @ find bit position of way size increment
1035                 ldr     r7, =0x7fff
1036                 ands    r7, r7, r1, lsr #13     @ extract max number of the index size
1037 loop2:
1038                 mov     r9, r4                  @ create working copy of max way size
1039 loop3:
1040  ARM(           orr     r11, r10, r9, lsl r5    ) @ factor way and cache number into r11
1041  ARM(           orr     r11, r11, r7, lsl r2    ) @ factor index number into r11
1042  THUMB(         lsl     r6, r9, r5              )
1043  THUMB(         orr     r11, r10, r6            ) @ factor way and cache number into r11
1044  THUMB(         lsl     r6, r7, r2              )
1045  THUMB(         orr     r11, r11, r6            ) @ factor index number into r11
1046                 mcr     p15, 0, r11, c7, c14, 2 @ clean & invalidate by set/way
1047                 subs    r9, r9, #1              @ decrement the way
1048                 bge     loop3
1049                 subs    r7, r7, #1              @ decrement the index
1050                 bge     loop2
1051 skip:
1052                 add     r10, r10, #2            @ increment cache number
1053                 cmp     r3, r10
1054                 bgt     loop1
1055 finished:
1056                 ldmfd   sp!, {r0-r7, r9-r11}
1057                 mov     r10, #0                 @ swith back to cache level 0
1058                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1059 iflush:
1060                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1061                 mcr     p15, 0, r10, c7, c5, 0  @ invalidate I+BTB
1062                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1063                 mcr     p15, 0, r10, c7, c5, 4  @ ISB
1064                 mov     pc, lr
1065
1066 __armv5tej_mmu_cache_flush:
1067 1:              mrc     p15, 0, r15, c7, c14, 3 @ test,clean,invalidate D cache
1068                 bne     1b
1069                 mcr     p15, 0, r0, c7, c5, 0   @ flush I cache
1070                 mcr     p15, 0, r0, c7, c10, 4  @ drain WB
1071                 mov     pc, lr
1072
1073 __armv4_mmu_cache_flush:
1074                 mov     r2, #64*1024            @ default: 32K dcache size (*2)
1075                 mov     r11, #32                @ default: 32 byte line size
1076                 mrc     p15, 0, r3, c0, c0, 1   @ read cache type
1077                 teq     r3, r9                  @ cache ID register present?
1078                 beq     no_cache_id
1079                 mov     r1, r3, lsr #18
1080                 and     r1, r1, #7
1081                 mov     r2, #1024
1082                 mov     r2, r2, lsl r1          @ base dcache size *2
1083                 tst     r3, #1 << 14            @ test M bit
1084                 addne   r2, r2, r2, lsr #1      @ +1/2 size if M == 1
1085                 mov     r3, r3, lsr #12
1086                 and     r3, r3, #3
1087                 mov     r11, #8
1088                 mov     r11, r11, lsl r3        @ cache line size in bytes
1089 no_cache_id:
1090                 mov     r1, pc
1091                 bic     r1, r1, #63             @ align to longest cache line
1092                 add     r2, r1, r2
1093 1:
1094  ARM(           ldr     r3, [r1], r11           ) @ s/w flush D cache
1095  THUMB(         ldr     r3, [r1]                ) @ s/w flush D cache
1096  THUMB(         add     r1, r1, r11             )
1097                 teq     r1, r2
1098                 bne     1b
1099
1100                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1101                 mcr     p15, 0, r1, c7, c6, 0   @ flush D cache
1102                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1103                 mov     pc, lr
1104
1105 __armv3_mmu_cache_flush:
1106 __armv3_mpu_cache_flush:
1107                 mov     r1, #0
1108                 mcr     p15, 0, r1, c7, c0, 0   @ invalidate whole cache v3
1109                 mov     pc, lr
1110
1111 /*
1112  * Various debugging routines for printing hex characters and
1113  * memory, which again must be relocatable.
1114  */
1115 #ifdef DEBUG
1116                 .align  2
1117                 .type   phexbuf,#object
1118 phexbuf:        .space  12
1119                 .size   phexbuf, . - phexbuf
1120
1121 @ phex corrupts {r0, r1, r2, r3}
1122 phex:           adr     r3, phexbuf
1123                 mov     r2, #0
1124                 strb    r2, [r3, r1]
1125 1:              subs    r1, r1, #1
1126                 movmi   r0, r3
1127                 bmi     puts
1128                 and     r2, r0, #15
1129                 mov     r0, r0, lsr #4
1130                 cmp     r2, #10
1131                 addge   r2, r2, #7
1132                 add     r2, r2, #'0'
1133                 strb    r2, [r3, r1]
1134                 b       1b
1135
1136 @ puts corrupts {r0, r1, r2, r3}
1137 puts:           loadsp  r3, r1
1138 1:              ldrb    r2, [r0], #1
1139                 teq     r2, #0
1140                 moveq   pc, lr
1141 2:              writeb  r2, r3
1142                 mov     r1, #0x00020000
1143 3:              subs    r1, r1, #1
1144                 bne     3b
1145                 teq     r2, #'\n'
1146                 moveq   r2, #'\r'
1147                 beq     2b
1148                 teq     r0, #0
1149                 bne     1b
1150                 mov     pc, lr
1151 @ putc corrupts {r0, r1, r2, r3}
1152 putc:
1153                 mov     r2, r0
1154                 mov     r0, #0
1155                 loadsp  r3, r1
1156                 b       2b
1157
1158 @ memdump corrupts {r0, r1, r2, r3, r10, r11, r12, lr}
1159 memdump:        mov     r12, r0
1160                 mov     r10, lr
1161                 mov     r11, #0
1162 2:              mov     r0, r11, lsl #2
1163                 add     r0, r0, r12
1164                 mov     r1, #8
1165                 bl      phex
1166                 mov     r0, #':'
1167                 bl      putc
1168 1:              mov     r0, #' '
1169                 bl      putc
1170                 ldr     r0, [r12, r11, lsl #2]
1171                 mov     r1, #8
1172                 bl      phex
1173                 and     r0, r11, #7
1174                 teq     r0, #3
1175                 moveq   r0, #' '
1176                 bleq    putc
1177                 and     r0, r11, #7
1178                 add     r11, r11, #1
1179                 teq     r0, #7
1180                 bne     1b
1181                 mov     r0, #'\n'
1182                 bl      putc
1183                 cmp     r11, #64
1184                 blt     2b
1185                 mov     pc, r10
1186 #endif
1187
1188                 .ltorg
1189 reloc_code_end:
1190
1191                 .align
1192                 .section ".stack", "aw", %nobits
1193 .L_user_stack:  .space  4096
1194 .L_user_stack_end: