MIPS: Clear instruction hazards in flush_cache()
authorPaul Burton <paul.burton@mips.com>
Tue, 21 Nov 2017 19:18:38 +0000 (11:18 -0800)
committerDaniel Schwierzeck <daniel.schwierzeck@gmail.com>
Tue, 28 Nov 2017 20:59:30 +0000 (21:59 +0100)
commitd8b326976a44f185c52255458142086e0e8a7c34
treeee2fb8c4dbaf65572e5c0cf298b190c95bd75193
parent219c2db384ffc4877c52bd58e7b55a62b663fed2
MIPS: Clear instruction hazards in flush_cache()

When writing code, for example during relocation, we ensure that the
icache has a coherent view of the new instructions with a call to
flush_cache(). This handles the bulk of the work to ensure the new
instructions will execute as expected, however it does not ensure that
the CPU pipeline doesn't already contain instructions taken from a stale
view of the affected memory. This could theoretically be a problem for
relocation, but in practice typically isn't because we sync caches for
enough code after the entry point of the newly written code that by the
time the CPU pipeline might possibly fetch any of it we'll have long ago
written it back & invalidated any stale icache entries. This is however
a problem for shorter regions of code.

In preparation for later patches which write shorter segments of code,
ensure any instruction hazards are cleared by flush_cache() by
introducing & using a new instruction_hazard_barrier() function which
makes use of the jr.hb instruction to clear the hazard.

Signed-off-by: Paul Burton <paul.burton@mips.com>
Cc: Daniel Schwierzeck <daniel.schwierzeck@gmail.com>
Cc: u-boot@lists.denx.de
arch/mips/include/asm/system.h
arch/mips/lib/cache.c