drivers/tty/serial/max310x.c

   1 /*
   2  *  Maxim (Dallas) MAX3107/8/9, MAX14830 serial driver
   3  *
   4  *  Copyright (C) 2012-2014 Alexander Shiyan <shc_work@mail.ru>
   5  *
   6  *  Based on max3100.c, by Christian Pellegrin <chripell@evolware.org>
   7  *  Based on max3110.c, by Feng Tang <feng.tang@intel.com>
   8  *  Based on max3107.c, by Aavamobile
   9  *
  10  *  This program is free software; you can redistribute it and/or modify
  11  *  it under the terms of the GNU General Public License as published by
  12  *  the Free Software Foundation; either version 2 of the License, or
  13  *  (at your option) any later version.
  14  */
  15
  16 #include <linux/module.h>
  17 #include <linux/delay.h>
  18 #include <linux/device.h>
  19 #include <linux/bitops.h>
  20 #include <linux/serial_core.h>
  21 #include <linux/serial.h>
  22 #include <linux/tty.h>
  23 #include <linux/tty_flip.h>
  24 #include <linux/regmap.h>
  25 #include <linux/gpio.h>
  26 #include <linux/spi/spi.h>
  27
  28 #include <linux/platform_data/max310x.h>
  29
  30 #define MAX310X_NAME                    "max310x"
  31 #define MAX310X_MAJOR                   204
  32 #define MAX310X_MINOR                   209
  33
  34 /* MAX310X register definitions */
  35 #define MAX310X_RHR_REG                 (0x00) /* RX FIFO */
  36 #define MAX310X_THR_REG                 (0x00) /* TX FIFO */
  37 #define MAX310X_IRQEN_REG               (0x01) /* IRQ enable */
  38 #define MAX310X_IRQSTS_REG              (0x02) /* IRQ status */
  39 #define MAX310X_LSR_IRQEN_REG           (0x03) /* LSR IRQ enable */
  40 #define MAX310X_LSR_IRQSTS_REG          (0x04) /* LSR IRQ status */
  41 #define MAX310X_REG_05                  (0x05)
  42 #define MAX310X_SPCHR_IRQEN_REG         MAX310X_REG_05 /* Special char IRQ en */
  43 #define MAX310X_SPCHR_IRQSTS_REG        (0x06) /* Special char IRQ status */
  44 #define MAX310X_STS_IRQEN_REG           (0x07) /* Status IRQ enable */
  45 #define MAX310X_STS_IRQSTS_REG          (0x08) /* Status IRQ status */
  46 #define MAX310X_MODE1_REG               (0x09) /* MODE1 */
  47 #define MAX310X_MODE2_REG               (0x0a) /* MODE2 */
  48 #define MAX310X_LCR_REG                 (0x0b) /* LCR */
  49 #define MAX310X_RXTO_REG                (0x0c) /* RX timeout */
  50 #define MAX310X_HDPIXDELAY_REG          (0x0d) /* Auto transceiver delays */
  51 #define MAX310X_IRDA_REG                (0x0e) /* IRDA settings */
  52 #define MAX310X_FLOWLVL_REG             (0x0f) /* Flow control levels */
  53 #define MAX310X_FIFOTRIGLVL_REG         (0x10) /* FIFO IRQ trigger levels */
  54 #define MAX310X_TXFIFOLVL_REG           (0x11) /* TX FIFO level */
  55 #define MAX310X_RXFIFOLVL_REG           (0x12) /* RX FIFO level */
  56 #define MAX310X_FLOWCTRL_REG            (0x13) /* Flow control */
  57 #define MAX310X_XON1_REG                (0x14) /* XON1 character */
  58 #define MAX310X_XON2_REG                (0x15) /* XON2 character */
  59 #define MAX310X_XOFF1_REG               (0x16) /* XOFF1 character */
  60 #define MAX310X_XOFF2_REG               (0x17) /* XOFF2 character */
  61 #define MAX310X_GPIOCFG_REG             (0x18) /* GPIO config */
  62 #define MAX310X_GPIODATA_REG            (0x19) /* GPIO data */
  63 #define MAX310X_PLLCFG_REG              (0x1a) /* PLL config */
  64 #define MAX310X_BRGCFG_REG              (0x1b) /* Baud rate generator conf */
  65 #define MAX310X_BRGDIVLSB_REG           (0x1c) /* Baud rate divisor LSB */
  66 #define MAX310X_BRGDIVMSB_REG           (0x1d) /* Baud rate divisor MSB */
  67 #define MAX310X_CLKSRC_REG              (0x1e) /* Clock source */
  68 #define MAX310X_REG_1F                  (0x1f)
  69
  70 #define MAX310X_REVID_REG               MAX310X_REG_1F /* Revision ID */
  71
  72 #define MAX310X_GLOBALIRQ_REG           MAX310X_REG_1F /* Global IRQ (RO) */
  73 #define MAX310X_GLOBALCMD_REG           MAX310X_REG_1F /* Global Command (WO) */
  74
  75 /* Extended registers */
  76 #define MAX310X_REVID_EXTREG            MAX310X_REG_05 /* Revision ID */
  77
  78 /* IRQ register bits */
  79 #define MAX310X_IRQ_LSR_BIT             (1 << 0) /* LSR interrupt */
  80 #define MAX310X_IRQ_SPCHR_BIT           (1 << 1) /* Special char interrupt */
  81 #define MAX310X_IRQ_STS_BIT             (1 << 2) /* Status interrupt */
  82 #define MAX310X_IRQ_RXFIFO_BIT          (1 << 3) /* RX FIFO interrupt */
  83 #define MAX310X_IRQ_TXFIFO_BIT          (1 << 4) /* TX FIFO interrupt */
  84 #define MAX310X_IRQ_TXEMPTY_BIT         (1 << 5) /* TX FIFO empty interrupt */
  85 #define MAX310X_IRQ_RXEMPTY_BIT         (1 << 6) /* RX FIFO empty interrupt */
  86 #define MAX310X_IRQ_CTS_BIT             (1 << 7) /* CTS interrupt */
  87
  88 /* LSR register bits */
  89 #define MAX310X_LSR_RXTO_BIT            (1 << 0) /* RX timeout */
  90 #define MAX310X_LSR_RXOVR_BIT           (1 << 1) /* RX overrun */
  91 #define MAX310X_LSR_RXPAR_BIT           (1 << 2) /* RX parity error */
  92 #define MAX310X_LSR_FRERR_BIT           (1 << 3) /* Frame error */
  93 #define MAX310X_LSR_RXBRK_BIT           (1 << 4) /* RX break */
  94 #define MAX310X_LSR_RXNOISE_BIT         (1 << 5) /* RX noise */
  95 #define MAX310X_LSR_CTS_BIT             (1 << 7) /* CTS pin state */
  96
  97 /* Special character register bits */
  98 #define MAX310X_SPCHR_XON1_BIT          (1 << 0) /* XON1 character */
  99 #define MAX310X_SPCHR_XON2_BIT          (1 << 1) /* XON2 character */
 100 #define MAX310X_SPCHR_XOFF1_BIT         (1 << 2) /* XOFF1 character */
 101 #define MAX310X_SPCHR_XOFF2_BIT         (1 << 3) /* XOFF2 character */
 102 #define MAX310X_SPCHR_BREAK_BIT         (1 << 4) /* RX break */
 103 #define MAX310X_SPCHR_MULTIDROP_BIT     (1 << 5) /* 9-bit multidrop addr char */
 104
 105 /* Status register bits */
 106 #define MAX310X_STS_GPIO0_BIT           (1 << 0) /* GPIO 0 interrupt */
 107 #define MAX310X_STS_GPIO1_BIT           (1 << 1) /* GPIO 1 interrupt */
 108 #define MAX310X_STS_GPIO2_BIT           (1 << 2) /* GPIO 2 interrupt */
 109 #define MAX310X_STS_GPIO3_BIT           (1 << 3) /* GPIO 3 interrupt */
 110 #define MAX310X_STS_CLKREADY_BIT        (1 << 5) /* Clock ready */
 111 #define MAX310X_STS_SLEEP_BIT           (1 << 6) /* Sleep interrupt */
 112
 113 /* MODE1 register bits */
 114 #define MAX310X_MODE1_RXDIS_BIT         (1 << 0) /* RX disable */
 115 #define MAX310X_MODE1_TXDIS_BIT         (1 << 1) /* TX disable */
 116 #define MAX310X_MODE1_TXHIZ_BIT         (1 << 2) /* TX pin three-state */
 117 #define MAX310X_MODE1_RTSHIZ_BIT        (1 << 3) /* RTS pin three-state */
 118 #define MAX310X_MODE1_TRNSCVCTRL_BIT    (1 << 4) /* Transceiver ctrl enable */
 119 #define MAX310X_MODE1_FORCESLEEP_BIT    (1 << 5) /* Force sleep mode */
 120 #define MAX310X_MODE1_AUTOSLEEP_BIT     (1 << 6) /* Auto sleep enable */
 121 #define MAX310X_MODE1_IRQSEL_BIT        (1 << 7) /* IRQ pin enable */
 122
 123 /* MODE2 register bits */
 124 #define MAX310X_MODE2_RST_BIT           (1 << 0) /* Chip reset */
 125 #define MAX310X_MODE2_FIFORST_BIT       (1 << 1) /* FIFO reset */
 126 #define MAX310X_MODE2_RXTRIGINV_BIT     (1 << 2) /* RX FIFO INT invert */
 127 #define MAX310X_MODE2_RXEMPTINV_BIT     (1 << 3) /* RX FIFO empty INT invert */
 128 #define MAX310X_MODE2_SPCHR_BIT         (1 << 4) /* Special chr detect enable */
 129 #define MAX310X_MODE2_LOOPBACK_BIT      (1 << 5) /* Internal loopback enable */
 130 #define MAX310X_MODE2_MULTIDROP_BIT     (1 << 6) /* 9-bit multidrop enable */
 131 #define MAX310X_MODE2_ECHOSUPR_BIT      (1 << 7) /* ECHO suppression enable */
 132
 133 /* LCR register bits */
 134 #define MAX310X_LCR_LENGTH0_BIT         (1 << 0) /* Word length bit 0 */
 135 #define MAX310X_LCR_LENGTH1_BIT         (1 << 1) /* Word length bit 1
 136                                                   *
 137                                                   * Word length bits table:
 138                                                   * 00 -> 5 bit words
 139                                                   * 01 -> 6 bit words
 140                                                   * 10 -> 7 bit words
 141                                                   * 11 -> 8 bit words
 142                                                   */
 143 #define MAX310X_LCR_STOPLEN_BIT         (1 << 2) /* STOP length bit
 144                                                   *
 145                                                   * STOP length bit table:
 146                                                   * 0 -> 1 stop bit
 147                                                   * 1 -> 1-1.5 stop bits if
 148                                                   *      word length is 5,
 149                                                   *      2 stop bits otherwise
 150                                                   */
 151 #define MAX310X_LCR_PARITY_BIT          (1 << 3) /* Parity bit enable */
 152 #define MAX310X_LCR_EVENPARITY_BIT      (1 << 4) /* Even parity bit enable */
 153 #define MAX310X_LCR_FORCEPARITY_BIT     (1 << 5) /* 9-bit multidrop parity */
 154 #define MAX310X_LCR_TXBREAK_BIT         (1 << 6) /* TX break enable */
 155 #define MAX310X_LCR_RTS_BIT             (1 << 7) /* RTS pin control */
 156 #define MAX310X_LCR_WORD_LEN_5          (0x00)
 157 #define MAX310X_LCR_WORD_LEN_6          (0x01)
 158 #define MAX310X_LCR_WORD_LEN_7          (0x02)
 159 #define MAX310X_LCR_WORD_LEN_8          (0x03)
 160
 161 /* IRDA register bits */
 162 #define MAX310X_IRDA_IRDAEN_BIT         (1 << 0) /* IRDA mode enable */
 163 #define MAX310X_IRDA_SIR_BIT            (1 << 1) /* SIR mode enable */
 164 #define MAX310X_IRDA_SHORTIR_BIT        (1 << 2) /* Short SIR mode enable */
 165 #define MAX310X_IRDA_MIR_BIT            (1 << 3) /* MIR mode enable */
 166 #define MAX310X_IRDA_RXINV_BIT          (1 << 4) /* RX logic inversion enable */
 167 #define MAX310X_IRDA_TXINV_BIT          (1 << 5) /* TX logic inversion enable */
 168
 169 /* Flow control trigger level register masks */
 170 #define MAX310X_FLOWLVL_HALT_MASK       (0x000f) /* Flow control halt level */
 171 #define MAX310X_FLOWLVL_RES_MASK        (0x00f0) /* Flow control resume level */
 172 #define MAX310X_FLOWLVL_HALT(words)     ((words / 8) & 0x0f)
 173 #define MAX310X_FLOWLVL_RES(words)      (((words / 8) & 0x0f) << 4)
 174
 175 /* FIFO interrupt trigger level register masks */
 176 #define MAX310X_FIFOTRIGLVL_TX_MASK     (0x0f) /* TX FIFO trigger level */
 177 #define MAX310X_FIFOTRIGLVL_RX_MASK     (0xf0) /* RX FIFO trigger level */
 178 #define MAX310X_FIFOTRIGLVL_TX(words)   ((words / 8) & 0x0f)
 179 #define MAX310X_FIFOTRIGLVL_RX(words)   (((words / 8) & 0x0f) << 4)
 180
 181 /* Flow control register bits */
 182 #define MAX310X_FLOWCTRL_AUTORTS_BIT    (1 << 0) /* Auto RTS flow ctrl enable */
 183 #define MAX310X_FLOWCTRL_AUTOCTS_BIT    (1 << 1) /* Auto CTS flow ctrl enable */
 184 #define MAX310X_FLOWCTRL_GPIADDR_BIT    (1 << 2) /* Enables that GPIO inputs
 185                                                   * are used in conjunction with
 186                                                   * XOFF2 for definition of
 187                                                   * special character */
 188 #define MAX310X_FLOWCTRL_SWFLOWEN_BIT   (1 << 3) /* Auto SW flow ctrl enable */
 189 #define MAX310X_FLOWCTRL_SWFLOW0_BIT    (1 << 4) /* SWFLOW bit 0 */
 190 #define MAX310X_FLOWCTRL_SWFLOW1_BIT    (1 << 5) /* SWFLOW bit 1
 191                                                   *
 192                                                   * SWFLOW bits 1 & 0 table:
 193                                                   * 00 -> no transmitter flow
 194                                                   *       control
 195                                                   * 01 -> receiver compares
 196                                                   *       XON2 and XOFF2
 197                                                   *       and controls
 198                                                   *       transmitter
 199                                                   * 10 -> receiver compares
 200                                                   *       XON1 and XOFF1
 201                                                   *       and controls
 202                                                   *       transmitter
 203                                                   * 11 -> receiver compares
 204                                                   *       XON1, XON2, XOFF1 and
 205                                                   *       XOFF2 and controls
 206                                                   *       transmitter
 207                                                   */
 208 #define MAX310X_FLOWCTRL_SWFLOW2_BIT    (1 << 6) /* SWFLOW bit 2 */
 209 #define MAX310X_FLOWCTRL_SWFLOW3_BIT    (1 << 7) /* SWFLOW bit 3
 210                                                   *
 211                                                   * SWFLOW bits 3 & 2 table:
 212                                                   * 00 -> no received flow
 213                                                   *       control
 214                                                   * 01 -> transmitter generates
 215                                                   *       XON2 and XOFF2
 216                                                   * 10 -> transmitter generates
 217                                                   *       XON1 and XOFF1
 218                                                   * 11 -> transmitter generates
 219                                                   *       XON1, XON2, XOFF1 and
 220                                                   *       XOFF2
 221                                                   */
 222
 223 /* GPIO configuration register bits */
 224 #define MAX310X_GPIOCFG_GP0OUT_BIT      (1 << 0) /* GPIO 0 output enable */
 225 #define MAX310X_GPIOCFG_GP1OUT_BIT      (1 << 1) /* GPIO 1 output enable */
 226 #define MAX310X_GPIOCFG_GP2OUT_BIT      (1 << 2) /* GPIO 2 output enable */
 227 #define MAX310X_GPIOCFG_GP3OUT_BIT      (1 << 3) /* GPIO 3 output enable */
 228 #define MAX310X_GPIOCFG_GP0OD_BIT       (1 << 4) /* GPIO 0 open-drain enable */
 229 #define MAX310X_GPIOCFG_GP1OD_BIT       (1 << 5) /* GPIO 1 open-drain enable */
 230 #define MAX310X_GPIOCFG_GP2OD_BIT       (1 << 6) /* GPIO 2 open-drain enable */
 231 #define MAX310X_GPIOCFG_GP3OD_BIT       (1 << 7) /* GPIO 3 open-drain enable */
 232
 233 /* GPIO DATA register bits */
 234 #define MAX310X_GPIODATA_GP0OUT_BIT     (1 << 0) /* GPIO 0 output value */
 235 #define MAX310X_GPIODATA_GP1OUT_BIT     (1 << 1) /* GPIO 1 output value */
 236 #define MAX310X_GPIODATA_GP2OUT_BIT     (1 << 2) /* GPIO 2 output value */
 237 #define MAX310X_GPIODATA_GP3OUT_BIT     (1 << 3) /* GPIO 3 output value */
 238 #define MAX310X_GPIODATA_GP0IN_BIT      (1 << 4) /* GPIO 0 input value */
 239 #define MAX310X_GPIODATA_GP1IN_BIT      (1 << 5) /* GPIO 1 input value */
 240 #define MAX310X_GPIODATA_GP2IN_BIT      (1 << 6) /* GPIO 2 input value */
 241 #define MAX310X_GPIODATA_GP3IN_BIT      (1 << 7) /* GPIO 3 input value */
 242
 243 /* PLL configuration register masks */
 244 #define MAX310X_PLLCFG_PREDIV_MASK      (0x3f) /* PLL predivision value */
 245 #define MAX310X_PLLCFG_PLLFACTOR_MASK   (0xc0) /* PLL multiplication factor */
 246
 247 /* Baud rate generator configuration register bits */
 248 #define MAX310X_BRGCFG_2XMODE_BIT       (1 << 4) /* Double baud rate */
 249 #define MAX310X_BRGCFG_4XMODE_BIT       (1 << 5) /* Quadruple baud rate */
 250
 251 /* Clock source register bits */
 252 #define MAX310X_CLKSRC_CRYST_BIT        (1 << 1) /* Crystal osc enable */
 253 #define MAX310X_CLKSRC_PLL_BIT          (1 << 2) /* PLL enable */
 254 #define MAX310X_CLKSRC_PLLBYP_BIT       (1 << 3) /* PLL bypass */
 255 #define MAX310X_CLKSRC_EXTCLK_BIT       (1 << 4) /* External clock enable */
 256 #define MAX310X_CLKSRC_CLK2RTS_BIT      (1 << 7) /* Baud clk to RTS pin */
 257
 258 /* Global commands */
 259 #define MAX310X_EXTREG_ENBL             (0xce)
 260 #define MAX310X_EXTREG_DSBL             (0xcd)
 261
 262 /* Misc definitions */
 263 #define MAX310X_FIFO_SIZE               (128)
 264 #define MAX310x_REV_MASK                (0xfc)
 265
 266 /* MAX3107 specific */
 267 #define MAX3107_REV_ID                  (0xa0)
 268
 269 /* MAX3109 specific */
 270 #define MAX3109_REV_ID                  (0xc0)
 271
 272 /* MAX14830 specific */
 273 #define MAX14830_BRGCFG_CLKDIS_BIT      (1 << 6) /* Clock Disable */
 274 #define MAX14830_REV_ID                 (0xb0)
 275
 276 struct max310x_devtype {
 277         char    name[9];
 278         int     nr;
 279         int     (*detect)(struct device *);
 280         void    (*power)(struct uart_port *, int);
 281 };
 282
 283 struct max310x_one {
 284         struct uart_port        port;
 285         struct work_struct      tx_work;
 286 };
 287
 288 struct max310x_port {
 289         struct uart_driver      uart;
 290         struct max310x_devtype  *devtype;
 291         struct regmap           *regmap;
 292         struct regmap_config    regcfg;
 293         struct mutex            mutex;
 294         struct max310x_pdata    *pdata;
 295         int                     gpio_used;
 296 #ifdef CONFIG_GPIOLIB
 297         struct gpio_chip        gpio;
 298 #endif
 299         struct max310x_one      p[0];
 300 };
 301
 302 static u8 max310x_port_read(struct uart_port *port, u8 reg)
 303 {
 304         struct max310x_port *s = dev_get_drvdata(port->dev);
 305         unsigned int val = 0;
 306
 307         regmap_read(s->regmap, port->iobase + reg, &val);
 308
 309         return val;
 310 }
 311
 312 static void max310x_port_write(struct uart_port *port, u8 reg, u8 val)
 313 {
 314         struct max310x_port *s = dev_get_drvdata(port->dev);
 315
 316         regmap_write(s->regmap, port->iobase + reg, val);
 317 }
 318
 319 static void max310x_port_update(struct uart_port *port, u8 reg, u8 mask, u8 val)
 320 {
 321         struct max310x_port *s = dev_get_drvdata(port->dev);
 322
 323         regmap_update_bits(s->regmap, port->iobase + reg, mask, val);
 324 }
 325
 326 static int max3107_detect(struct device *dev)
 327 {
 328         struct max310x_port *s = dev_get_drvdata(dev);
 329         unsigned int val = 0;
 330         int ret;
 331
 332         ret = regmap_read(s->regmap, MAX310X_REVID_REG, &val);
 333         if (ret)
 334                 return ret;
 335
 336         if (((val & MAX310x_REV_MASK) != MAX3107_REV_ID)) {
 337                 dev_err(dev,
 338                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 339                 return -ENODEV;
 340         }
 341
 342         return 0;
 343 }
 344
 345 static int max3108_detect(struct device *dev)
 346 {
 347         struct max310x_port *s = dev_get_drvdata(dev);
 348         unsigned int val = 0;
 349         int ret;
 350
 351         /* MAX3108 have not REV ID register, we just check default value
 352          * from clocksource register to make sure everything works.
 353          */
 354         ret = regmap_read(s->regmap, MAX310X_CLKSRC_REG, &val);
 355         if (ret)
 356                 return ret;
 357
 358         if (val != (MAX310X_CLKSRC_EXTCLK_BIT | MAX310X_CLKSRC_PLLBYP_BIT)) {
 359                 dev_err(dev, "%s not present\n", s->devtype->name);
 360                 return -ENODEV;
 361         }
 362
 363         return 0;
 364 }
 365
 366 static int max3109_detect(struct device *dev)
 367 {
 368         struct max310x_port *s = dev_get_drvdata(dev);
 369         unsigned int val = 0;
 370         int ret;
 371
 372         ret = regmap_read(s->regmap, MAX310X_REVID_REG, &val);
 373         if (ret)
 374                 return ret;
 375
 376         if (((val & MAX310x_REV_MASK) != MAX3109_REV_ID)) {
 377                 dev_err(dev,
 378                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 379                 return -ENODEV;
 380         }
 381
 382         return 0;
 383 }
 384
 385 static void max310x_power(struct uart_port *port, int on)
 386 {
 387         max310x_port_update(port, MAX310X_MODE1_REG,
 388                             MAX310X_MODE1_FORCESLEEP_BIT,
 389                             on ? 0 : MAX310X_MODE1_FORCESLEEP_BIT);
 390         if (on)
 391                 msleep(50);
 392 }
 393
 394 static int max14830_detect(struct device *dev)
 395 {
 396         struct max310x_port *s = dev_get_drvdata(dev);
 397         unsigned int val = 0;
 398         int ret;
 399
 400         ret = regmap_write(s->regmap, MAX310X_GLOBALCMD_REG,
 401                            MAX310X_EXTREG_ENBL);
 402         if (ret)
 403                 return ret;
 404
 405         regmap_read(s->regmap, MAX310X_REVID_EXTREG, &val);
 406         regmap_write(s->regmap, MAX310X_GLOBALCMD_REG, MAX310X_EXTREG_DSBL);
 407         if (((val & MAX310x_REV_MASK) != MAX14830_REV_ID)) {
 408                 dev_err(dev,
 409                         "%s ID 0x%02x does not match\n", s->devtype->name, val);
 410                 return -ENODEV;
 411         }
 412
 413         return 0;
 414 }
 415
 416 static void max14830_power(struct uart_port *port, int on)
 417 {
 418         max310x_port_update(port, MAX310X_BRGCFG_REG,
 419                             MAX14830_BRGCFG_CLKDIS_BIT,
 420                             on ? 0 : MAX14830_BRGCFG_CLKDIS_BIT);
 421         if (on)
 422                 msleep(50);
 423 }
 424
 425 static const struct max310x_devtype max3107_devtype = {
 426         .name   = "MAX3107",
 427         .nr     = 1,
 428         .detect = max3107_detect,
 429         .power  = max310x_power,
 430 };
 431
 432 static const struct max310x_devtype max3108_devtype = {
 433         .name   = "MAX3108",
 434         .nr     = 1,
 435         .detect = max3108_detect,
 436         .power  = max310x_power,
 437 };
 438
 439 static const struct max310x_devtype max3109_devtype = {
 440         .name   = "MAX3109",
 441         .nr     = 2,
 442         .detect = max3109_detect,
 443         .power  = max310x_power,
 444 };
 445
 446 static const struct max310x_devtype max14830_devtype = {
 447         .name   = "MAX14830",
 448         .nr     = 4,
 449         .detect = max14830_detect,
 450         .power  = max14830_power,
 451 };
 452
 453 static bool max310x_reg_writeable(struct device *dev, unsigned int reg)
 454 {
 455         switch (reg & 0x1f) {
 456         case MAX310X_IRQSTS_REG:
 457         case MAX310X_LSR_IRQSTS_REG:
 458         case MAX310X_SPCHR_IRQSTS_REG:
 459         case MAX310X_STS_IRQSTS_REG:
 460         case MAX310X_TXFIFOLVL_REG:
 461         case MAX310X_RXFIFOLVL_REG:
 462                 return false;
 463         default:
 464                 break;
 465         }
 466
 467         return true;
 468 }
 469
 470 static bool max310x_reg_volatile(struct device *dev, unsigned int reg)
 471 {
 472         switch (reg & 0x1f) {
 473         case MAX310X_RHR_REG:
 474         case MAX310X_IRQSTS_REG:
 475         case MAX310X_LSR_IRQSTS_REG:
 476         case MAX310X_SPCHR_IRQSTS_REG:
 477         case MAX310X_STS_IRQSTS_REG:
 478         case MAX310X_TXFIFOLVL_REG:
 479         case MAX310X_RXFIFOLVL_REG:
 480         case MAX310X_GPIODATA_REG:
 481         case MAX310X_BRGDIVLSB_REG:
 482         case MAX310X_REG_05:
 483         case MAX310X_REG_1F:
 484                 return true;
 485         default:
 486                 break;
 487         }
 488
 489         return false;
 490 }
 491
 492 static bool max310x_reg_precious(struct device *dev, unsigned int reg)
 493 {
 494         switch (reg & 0x1f) {
 495         case MAX310X_RHR_REG:
 496         case MAX310X_IRQSTS_REG:
 497         case MAX310X_SPCHR_IRQSTS_REG:
 498         case MAX310X_STS_IRQSTS_REG:
 499                 return true;
 500         default:
 501                 break;
 502         }
 503
 504         return false;
 505 }
 506
 507 static int max310x_set_baud(struct uart_port *port, int baud)
 508 {
 509         unsigned int mode = 0, clk = port->uartclk, div = clk / baud;
 510
 511         /* Check for minimal value for divider */
 512         if (div < 16)
 513                 div = 16;
 514
 515         if (clk % baud && (div / 16) < 0x8000) {
 516                 /* Mode x2 */
 517                 mode = MAX310X_BRGCFG_2XMODE_BIT;
 518                 clk = port->uartclk * 2;
 519                 div = clk / baud;
 520
 521                 if (clk % baud && (div / 16) < 0x8000) {
 522                         /* Mode x4 */
 523                         mode = MAX310X_BRGCFG_4XMODE_BIT;
 524                         clk = port->uartclk * 4;
 525                         div = clk / baud;
 526                 }
 527         }
 528
 529         max310x_port_write(port, MAX310X_BRGDIVMSB_REG, (div / 16) >> 8);
 530         max310x_port_write(port, MAX310X_BRGDIVLSB_REG, div / 16);
 531         max310x_port_write(port, MAX310X_BRGCFG_REG, (div % 16) | mode);
 532
 533         return DIV_ROUND_CLOSEST(clk, div);
 534 }
 535
 536 static int max310x_update_best_err(unsigned long f, long *besterr)
 537 {
 538         /* Use baudrate 115200 for calculate error */
 539         long err = f % (115200 * 16);
 540
 541         if ((*besterr < 0) || (*besterr > err)) {
 542                 *besterr = err;
 543                 return 0;
 544         }
 545
 546         return 1;
 547 }
 548
 549 static int max310x_set_ref_clk(struct max310x_port *s)
 550 {
 551         unsigned int div, clksrc, pllcfg = 0;
 552         long besterr = -1;
 553         unsigned long fdiv, fmul, bestfreq = s->pdata->frequency;
 554
 555         /* First, update error without PLL */
 556         max310x_update_best_err(s->pdata->frequency, &besterr);
 557
 558         /* Try all possible PLL dividers */
 559         for (div = 1; (div <= 63) && besterr; div++) {
 560                 fdiv = DIV_ROUND_CLOSEST(s->pdata->frequency, div);
 561
 562                 /* Try multiplier 6 */
 563                 fmul = fdiv * 6;
 564                 if ((fdiv >= 500000) && (fdiv <= 800000))
 565                         if (!max310x_update_best_err(fmul, &besterr)) {
 566                                 pllcfg = (0 << 6) | div;
 567                                 bestfreq = fmul;
 568                         }
 569                 /* Try multiplier 48 */
 570                 fmul = fdiv * 48;
 571                 if ((fdiv >= 850000) && (fdiv <= 1200000))
 572                         if (!max310x_update_best_err(fmul, &besterr)) {
 573                                 pllcfg = (1 << 6) | div;
 574                                 bestfreq = fmul;
 575                         }
 576                 /* Try multiplier 96 */
 577                 fmul = fdiv * 96;
 578                 if ((fdiv >= 425000) && (fdiv <= 1000000))
 579                         if (!max310x_update_best_err(fmul, &besterr)) {
 580                                 pllcfg = (2 << 6) | div;
 581                                 bestfreq = fmul;
 582                         }
 583                 /* Try multiplier 144 */
 584                 fmul = fdiv * 144;
 585                 if ((fdiv >= 390000) && (fdiv <= 667000))
 586                         if (!max310x_update_best_err(fmul, &besterr)) {
 587                                 pllcfg = (3 << 6) | div;
 588                                 bestfreq = fmul;
 589                         }
 590         }
 591
 592         /* Configure clock source */
 593         if (s->pdata->driver_flags & MAX310X_EXT_CLK)
 594                 clksrc = MAX310X_CLKSRC_EXTCLK_BIT;
 595         else
 596                 clksrc = MAX310X_CLKSRC_CRYST_BIT;
 597
 598         /* Configure PLL */
 599         if (pllcfg) {
 600                 clksrc |= MAX310X_CLKSRC_PLL_BIT;
 601                 regmap_write(s->regmap, MAX310X_PLLCFG_REG, pllcfg);
 602         } else
 603                 clksrc |= MAX310X_CLKSRC_PLLBYP_BIT;
 604
 605         regmap_write(s->regmap, MAX310X_CLKSRC_REG, clksrc);
 606
 607         /* Wait for crystal */
 608         if (pllcfg && !(s->pdata->driver_flags & MAX310X_EXT_CLK))
 609                 msleep(10);
 610
 611         return (int)bestfreq;
 612 }
 613
 614 static void max310x_handle_rx(struct uart_port *port, unsigned int rxlen)
 615 {
 616         unsigned int sts, ch, flag;
 617
 618         if (unlikely(rxlen >= port->fifosize)) {
 619                 dev_warn_ratelimited(port->dev,
 620                                      "Port %i: Possible RX FIFO overrun\n",
 621                                      port->line);
 622                 port->icount.buf_overrun++;
 623                 /* Ensure sanity of RX level */
 624                 rxlen = port->fifosize;
 625         }
 626
 627         while (rxlen--) {
 628                 ch = max310x_port_read(port, MAX310X_RHR_REG);
 629                 sts = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 630
 631                 sts &= MAX310X_LSR_RXPAR_BIT | MAX310X_LSR_FRERR_BIT |
 632                        MAX310X_LSR_RXOVR_BIT | MAX310X_LSR_RXBRK_BIT;
 633
 634                 port->icount.rx++;
 635                 flag = TTY_NORMAL;
 636
 637                 if (unlikely(sts)) {
 638                         if (sts & MAX310X_LSR_RXBRK_BIT) {
 639                                 port->icount.brk++;
 640                                 if (uart_handle_break(port))
 641                                         continue;
 642                         } else if (sts & MAX310X_LSR_RXPAR_BIT)
 643                                 port->icount.parity++;
 644                         else if (sts & MAX310X_LSR_FRERR_BIT)
 645                                 port->icount.frame++;
 646                         else if (sts & MAX310X_LSR_RXOVR_BIT)
 647                                 port->icount.overrun++;
 648
 649                         sts &= port->read_status_mask;
 650                         if (sts & MAX310X_LSR_RXBRK_BIT)
 651                                 flag = TTY_BREAK;
 652                         else if (sts & MAX310X_LSR_RXPAR_BIT)
 653                                 flag = TTY_PARITY;
 654                         else if (sts & MAX310X_LSR_FRERR_BIT)
 655                                 flag = TTY_FRAME;
 656                         else if (sts & MAX310X_LSR_RXOVR_BIT)
 657                                 flag = TTY_OVERRUN;
 658                 }
 659
 660                 if (uart_handle_sysrq_char(port, ch))
 661                         continue;
 662
 663                 if (sts & port->ignore_status_mask)
 664                         continue;
 665
 666                 uart_insert_char(port, sts, MAX310X_LSR_RXOVR_BIT, ch, flag);
 667         }
 668
 669         tty_flip_buffer_push(&port->state->port);
 670 }
 671
 672 static void max310x_handle_tx(struct uart_port *port)
 673 {
 674         struct circ_buf *xmit = &port->state->xmit;
 675         unsigned int txlen, to_send;
 676
 677         if (unlikely(port->x_char)) {
 678                 max310x_port_write(port, MAX310X_THR_REG, port->x_char);
 679                 port->icount.tx++;
 680                 port->x_char = 0;
 681                 return;
 682         }
 683
 684         if (uart_circ_empty(xmit) || uart_tx_stopped(port))
 685                 return;
 686
 687         /* Get length of data pending in circular buffer */
 688         to_send = uart_circ_chars_pending(xmit);
 689         if (likely(to_send)) {
 690                 /* Limit to size of TX FIFO */
 691                 txlen = max310x_port_read(port, MAX310X_TXFIFOLVL_REG);
 692                 txlen = port->fifosize - txlen;
 693                 to_send = (to_send > txlen) ? txlen : to_send;
 694
 695                 /* Add data to send */
 696                 port->icount.tx += to_send;
 697                 while (to_send--) {
 698                         max310x_port_write(port, MAX310X_THR_REG,
 699                                            xmit->buf[xmit->tail]);
 700                         xmit->tail = (xmit->tail + 1) & (UART_XMIT_SIZE - 1);
 701                 }
 702         }
 703
 704         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 705                 uart_write_wakeup(port);
 706 }
 707
 708 static void max310x_port_irq(struct max310x_port *s, int portno)
 709 {
 710         struct uart_port *port = &s->p[portno].port;
 711
 712         do {
 713                 unsigned int ists, lsr, rxlen;
 714
 715                 /* Read IRQ status & RX FIFO level */
 716                 ists = max310x_port_read(port, MAX310X_IRQSTS_REG);
 717                 rxlen = max310x_port_read(port, MAX310X_RXFIFOLVL_REG);
 718                 if (!ists && !rxlen)
 719                         break;
 720
 721                 if (ists & MAX310X_IRQ_CTS_BIT) {
 722                         lsr = max310x_port_read(port, MAX310X_LSR_IRQSTS_REG);
 723                         uart_handle_cts_change(port,
 724                                                !!(lsr & MAX310X_LSR_CTS_BIT));
 725                 }
 726                 if (rxlen)
 727                         max310x_handle_rx(port, rxlen);
 728                 if (ists & MAX310X_IRQ_TXEMPTY_BIT) {
 729                         mutex_lock(&s->mutex);
 730                         max310x_handle_tx(port);
 731                         mutex_unlock(&s->mutex);
 732                 }
 733         } while (1);
 734 }
 735
 736 static irqreturn_t max310x_ist(int irq, void *dev_id)
 737 {
 738         struct max310x_port *s = (struct max310x_port *)dev_id;
 739
 740         if (s->uart.nr > 1) {
 741                 do {
 742                         unsigned int val = ~0;
 743
 744                         WARN_ON_ONCE(regmap_read(s->regmap,
 745                                                  MAX310X_GLOBALIRQ_REG, &val));
 746                         val = ((1 << s->uart.nr) - 1) & ~val;
 747                         if (!val)
 748                                 break;
 749                         max310x_port_irq(s, fls(val) - 1);
 750                 } while (1);
 751         } else
 752                 max310x_port_irq(s, 0);
 753
 754         return IRQ_HANDLED;
 755 }
 756
 757 static void max310x_wq_proc(struct work_struct *ws)
 758 {
 759         struct max310x_one *one = container_of(ws, struct max310x_one, tx_work);
 760         struct max310x_port *s = dev_get_drvdata(one->port.dev);
 761
 762         mutex_lock(&s->mutex);
 763         max310x_handle_tx(&one->port);
 764         mutex_unlock(&s->mutex);
 765 }
 766
 767 static void max310x_start_tx(struct uart_port *port)
 768 {
 769         struct max310x_one *one = container_of(port, struct max310x_one, port);
 770
 771         if (!work_pending(&one->tx_work))
 772                 schedule_work(&one->tx_work);
 773 }
 774
 775 static unsigned int max310x_tx_empty(struct uart_port *port)
 776 {
 777         unsigned int lvl, sts;
 778
 779         lvl = max310x_port_read(port, MAX310X_TXFIFOLVL_REG);
 780         sts = max310x_port_read(port, MAX310X_IRQSTS_REG);
 781
 782         return ((sts & MAX310X_IRQ_TXEMPTY_BIT) && !lvl) ? TIOCSER_TEMT : 0;
 783 }
 784
 785 static unsigned int max310x_get_mctrl(struct uart_port *port)
 786 {
 787         /* DCD and DSR are not wired and CTS/RTS is handled automatically
 788          * so just indicate DSR and CAR asserted
 789          */
 790         return TIOCM_DSR | TIOCM_CAR;
 791 }
 792
 793 static void max310x_set_mctrl(struct uart_port *port, unsigned int mctrl)
 794 {
 795         /* DCD and DSR are not wired and CTS/RTS is hadnled automatically
 796          * so do nothing
 797          */
 798 }
 799
 800 static void max310x_break_ctl(struct uart_port *port, int break_state)
 801 {
 802         max310x_port_update(port, MAX310X_LCR_REG,
 803                             MAX310X_LCR_TXBREAK_BIT,
 804                             break_state ? MAX310X_LCR_TXBREAK_BIT : 0);
 805 }
 806
 807 static void max310x_set_termios(struct uart_port *port,
 808                                 struct ktermios *termios,
 809                                 struct ktermios *old)
 810 {
 811         unsigned int lcr, flow = 0;
 812         int baud;
 813
 814         /* Mask termios capabilities we don't support */
 815         termios->c_cflag &= ~CMSPAR;
 816
 817         /* Word size */
 818         switch (termios->c_cflag & CSIZE) {
 819         case CS5:
 820                 lcr = MAX310X_LCR_WORD_LEN_5;
 821                 break;
 822         case CS6:
 823                 lcr = MAX310X_LCR_WORD_LEN_6;
 824                 break;
 825         case CS7:
 826                 lcr = MAX310X_LCR_WORD_LEN_7;
 827                 break;
 828         case CS8:
 829         default:
 830                 lcr = MAX310X_LCR_WORD_LEN_8;
 831                 break;
 832         }
 833
 834         /* Parity */
 835         if (termios->c_cflag & PARENB) {
 836                 lcr |= MAX310X_LCR_PARITY_BIT;
 837                 if (!(termios->c_cflag & PARODD))
 838                         lcr |= MAX310X_LCR_EVENPARITY_BIT;
 839         }
 840
 841         /* Stop bits */
 842         if (termios->c_cflag & CSTOPB)
 843                 lcr |= MAX310X_LCR_STOPLEN_BIT; /* 2 stops */
 844
 845         /* Update LCR register */
 846         max310x_port_write(port, MAX310X_LCR_REG, lcr);
 847
 848         /* Set read status mask */
 849         port->read_status_mask = MAX310X_LSR_RXOVR_BIT;
 850         if (termios->c_iflag & INPCK)
 851                 port->read_status_mask |= MAX310X_LSR_RXPAR_BIT |
 852                                           MAX310X_LSR_FRERR_BIT;
 853         if (termios->c_iflag & (BRKINT | PARMRK))
 854                 port->read_status_mask |= MAX310X_LSR_RXBRK_BIT;
 855
 856         /* Set status ignore mask */
 857         port->ignore_status_mask = 0;
 858         if (termios->c_iflag & IGNBRK)
 859                 port->ignore_status_mask |= MAX310X_LSR_RXBRK_BIT;
 860         if (!(termios->c_cflag & CREAD))
 861                 port->ignore_status_mask |= MAX310X_LSR_RXPAR_BIT |
 862                                             MAX310X_LSR_RXOVR_BIT |
 863                                             MAX310X_LSR_FRERR_BIT |
 864                                             MAX310X_LSR_RXBRK_BIT;
 865
 866         /* Configure flow control */
 867         max310x_port_write(port, MAX310X_XON1_REG, termios->c_cc[VSTART]);
 868         max310x_port_write(port, MAX310X_XOFF1_REG, termios->c_cc[VSTOP]);
 869         if (termios->c_cflag & CRTSCTS)
 870                 flow |= MAX310X_FLOWCTRL_AUTOCTS_BIT |
 871                         MAX310X_FLOWCTRL_AUTORTS_BIT;
 872         if (termios->c_iflag & IXON)
 873                 flow |= MAX310X_FLOWCTRL_SWFLOW3_BIT |
 874                         MAX310X_FLOWCTRL_SWFLOWEN_BIT;
 875         if (termios->c_iflag & IXOFF)
 876                 flow |= MAX310X_FLOWCTRL_SWFLOW1_BIT |
 877                         MAX310X_FLOWCTRL_SWFLOWEN_BIT;
 878         max310x_port_write(port, MAX310X_FLOWCTRL_REG, flow);
 879
 880         /* Get baud rate generator configuration */
 881         baud = uart_get_baud_rate(port, termios, old,
 882                                   port->uartclk / 16 / 0xffff,
 883                                   port->uartclk / 4);
 884
 885         /* Setup baudrate generator */
 886         baud = max310x_set_baud(port, baud);
 887
 888         /* Update timeout according to new baud rate */
 889         uart_update_timeout(port, termios->c_cflag, baud);
 890 }
 891
 892 static int max310x_startup(struct uart_port *port)
 893 {
 894         unsigned int val, line = port->line;
 895         struct max310x_port *s = dev_get_drvdata(port->dev);
 896
 897         s->devtype->power(port, 1);
 898
 899         /* Configure baud rate, 9600 as default */
 900         max310x_set_baud(port, 9600);
 901
 902         /* Configure LCR register, 8N1 mode by default */
 903         max310x_port_write(port, MAX310X_LCR_REG, MAX310X_LCR_WORD_LEN_8);
 904
 905         /* Configure MODE1 register */
 906         max310x_port_update(port, MAX310X_MODE1_REG,
 907                             MAX310X_MODE1_TRNSCVCTRL_BIT,
 908                             (s->pdata->uart_flags[line] & MAX310X_AUTO_DIR_CTRL)
 909                             ? MAX310X_MODE1_TRNSCVCTRL_BIT : 0);
 910
 911         /* Configure MODE2 register */
 912         val = MAX310X_MODE2_RXEMPTINV_BIT;
 913         if (s->pdata->uart_flags[line] & MAX310X_LOOPBACK)
 914                 val |= MAX310X_MODE2_LOOPBACK_BIT;
 915         if (s->pdata->uart_flags[line] & MAX310X_ECHO_SUPRESS)
 916                 val |= MAX310X_MODE2_ECHOSUPR_BIT;
 917
 918         /* Reset FIFOs */
 919         val |= MAX310X_MODE2_FIFORST_BIT;
 920         max310x_port_write(port, MAX310X_MODE2_REG, val);
 921         max310x_port_update(port, MAX310X_MODE2_REG,
 922                             MAX310X_MODE2_FIFORST_BIT, 0);
 923
 924         /* Configure flow control levels */
 925         /* Flow control halt level 96, resume level 48 */
 926         max310x_port_write(port, MAX310X_FLOWLVL_REG,
 927                            MAX310X_FLOWLVL_RES(48) | MAX310X_FLOWLVL_HALT(96));
 928
 929         /* Clear IRQ status register */
 930         max310x_port_read(port, MAX310X_IRQSTS_REG);
 931
 932         /* Enable RX, TX, CTS change interrupts */
 933         val = MAX310X_IRQ_RXEMPTY_BIT | MAX310X_IRQ_TXEMPTY_BIT;
 934         max310x_port_write(port, MAX310X_IRQEN_REG, val | MAX310X_IRQ_CTS_BIT);
 935
 936         return 0;
 937 }
 938
 939 static void max310x_shutdown(struct uart_port *port)
 940 {
 941         struct max310x_port *s = dev_get_drvdata(port->dev);
 942
 943         /* Disable all interrupts */
 944         max310x_port_write(port, MAX310X_IRQEN_REG, 0);
 945
 946         s->devtype->power(port, 0);
 947 }
 948
 949 static const char *max310x_type(struct uart_port *port)
 950 {
 951         struct max310x_port *s = dev_get_drvdata(port->dev);
 952
 953         return (port->type == PORT_MAX310X) ? s->devtype->name : NULL;
 954 }
 955
 956 static int max310x_request_port(struct uart_port *port)
 957 {
 958         /* Do nothing */
 959         return 0;
 960 }
 961
 962 static void max310x_config_port(struct uart_port *port, int flags)
 963 {
 964         if (flags & UART_CONFIG_TYPE)
 965                 port->type = PORT_MAX310X;
 966 }
 967
 968 static int max310x_verify_port(struct uart_port *port, struct serial_struct *s)
 969 {
 970         if ((s->type != PORT_UNKNOWN) && (s->type != PORT_MAX310X))
 971                 return -EINVAL;
 972         if (s->irq != port->irq)
 973                 return -EINVAL;
 974
 975         return 0;
 976 }
 977
 978 static void max310x_null_void(struct uart_port *port)
 979 {
 980         /* Do nothing */
 981 }
 982
 983 static const struct uart_ops max310x_ops = {
 984         .tx_empty       = max310x_tx_empty,
 985         .set_mctrl      = max310x_set_mctrl,
 986         .get_mctrl      = max310x_get_mctrl,
 987         .stop_tx        = max310x_null_void,
 988         .start_tx       = max310x_start_tx,
 989         .stop_rx        = max310x_null_void,
 990         .enable_ms      = max310x_null_void,
 991         .break_ctl      = max310x_break_ctl,
 992         .startup        = max310x_startup,
 993         .shutdown       = max310x_shutdown,
 994         .set_termios    = max310x_set_termios,
 995         .type           = max310x_type,
 996         .request_port   = max310x_request_port,
 997         .release_port   = max310x_null_void,
 998         .config_port    = max310x_config_port,
 999         .verify_port    = max310x_verify_port,
1000 };
1001
1002 static int __maybe_unused max310x_suspend(struct device *dev)
1003 {
1004         struct max310x_port *s = dev_get_drvdata(dev);
1005         int i;
1006
1007         for (i = 0; i < s->uart.nr; i++) {
1008                 uart_suspend_port(&s->uart, &s->p[i].port);
1009                 s->devtype->power(&s->p[i].port, 0);
1010         }
1011
1012         return 0;
1013 }
1014
1015 static int __maybe_unused max310x_resume(struct device *dev)
1016 {
1017         struct max310x_port *s = dev_get_drvdata(dev);
1018         int i;
1019
1020         for (i = 0; i < s->uart.nr; i++) {
1021                 s->devtype->power(&s->p[i].port, 1);
1022                 uart_resume_port(&s->uart, &s->p[i].port);
1023         }
1024
1025         return 0;
1026 }
1027
1028 #ifdef CONFIG_GPIOLIB
1029 static int max310x_gpio_get(struct gpio_chip *chip, unsigned offset)
1030 {
1031         unsigned int val;
1032         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1033         struct uart_port *port = &s->p[offset / 4].port;
1034
1035         val = max310x_port_read(port, MAX310X_GPIODATA_REG);
1036
1037         return !!((val >> 4) & (1 << (offset % 4)));
1038 }
1039
1040 static void max310x_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
1041 {
1042         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1043         struct uart_port *port = &s->p[offset / 4].port;
1044
1045         max310x_port_update(port, MAX310X_GPIODATA_REG, 1 << (offset % 4),
1046                             value ? 1 << (offset % 4) : 0);
1047 }
1048
1049 static int max310x_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
1050 {
1051         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1052         struct uart_port *port = &s->p[offset / 4].port;
1053
1054         max310x_port_update(port, MAX310X_GPIOCFG_REG, 1 << (offset % 4), 0);
1055
1056         return 0;
1057 }
1058
1059 static int max310x_gpio_direction_output(struct gpio_chip *chip,
1060                                          unsigned offset, int value)
1061 {
1062         struct max310x_port *s = container_of(chip, struct max310x_port, gpio);
1063         struct uart_port *port = &s->p[offset / 4].port;
1064
1065         max310x_port_update(port, MAX310X_GPIODATA_REG, 1 << (offset % 4),
1066                             value ? 1 << (offset % 4) : 0);
1067         max310x_port_update(port, MAX310X_GPIOCFG_REG, 1 << (offset % 4),
1068                             1 << (offset % 4));
1069
1070         return 0;
1071 }
1072 #endif
1073
1074 static int max310x_probe(struct device *dev, int is_spi,
1075                          struct max310x_devtype *devtype, int irq)
1076 {
1077         struct max310x_port *s;
1078         struct max310x_pdata *pdata = dev_get_platdata(dev);
1079         int i, ret, uartclk;
1080
1081         /* Check for IRQ */
1082         if (irq <= 0) {
1083                 dev_err(dev, "No IRQ specified\n");
1084                 return -ENOTSUPP;
1085         }
1086
1087         if (!pdata) {
1088                 dev_err(dev, "No platform data supplied\n");
1089                 return -EINVAL;
1090         }
1091
1092         /* Alloc port structure */
1093         s = devm_kzalloc(dev, sizeof(*s) +
1094                          sizeof(struct max310x_one) * devtype->nr, GFP_KERNEL);
1095         if (!s) {
1096                 dev_err(dev, "Error allocating port structure\n");
1097                 return -ENOMEM;
1098         }
1099
1100         /* Check input frequency */
1101         if ((pdata->driver_flags & MAX310X_EXT_CLK) &&
1102            ((pdata->frequency < 500000) || (pdata->frequency > 35000000)))
1103                 goto err_freq;
1104         /* Check frequency for quartz */
1105         if (!(pdata->driver_flags & MAX310X_EXT_CLK) &&
1106            ((pdata->frequency < 1000000) || (pdata->frequency > 4000000)))
1107                 goto err_freq;
1108
1109         s->pdata = pdata;
1110         s->devtype = devtype;
1111         dev_set_drvdata(dev, s);
1112
1113         mutex_init(&s->mutex);
1114
1115         /* Setup regmap */
1116         s->regcfg.reg_bits              = 8;
1117         s->regcfg.val_bits              = 8;
1118         s->regcfg.read_flag_mask        = 0x00;
1119         s->regcfg.write_flag_mask       = 0x80;
1120         s->regcfg.cache_type            = REGCACHE_RBTREE;
1121         s->regcfg.writeable_reg         = max310x_reg_writeable;
1122         s->regcfg.volatile_reg          = max310x_reg_volatile;
1123         s->regcfg.precious_reg          = max310x_reg_precious;
1124         s->regcfg.max_register          = devtype->nr * 0x20 - 1;
1125
1126         if (IS_ENABLED(CONFIG_SPI_MASTER) && is_spi) {
1127                 struct spi_device *spi = to_spi_device(dev);
1128
1129                 s->regmap = devm_regmap_init_spi(spi, &s->regcfg);
1130         } else
1131                 return -ENOTSUPP;
1132
1133         if (IS_ERR(s->regmap)) {
1134                 dev_err(dev, "Failed to initialize register map\n");
1135                 return PTR_ERR(s->regmap);
1136         }
1137
1138         /* Board specific configure */
1139         if (s->pdata->init)
1140                 s->pdata->init();
1141
1142         /* Check device to ensure we are talking to what we expect */
1143         ret = devtype->detect(dev);
1144         if (ret)
1145                 return ret;
1146
1147         for (i = 0; i < devtype->nr; i++) {
1148                 unsigned int offs = i << 5;
1149
1150                 /* Reset port */
1151                 regmap_write(s->regmap, MAX310X_MODE2_REG + offs,
1152                              MAX310X_MODE2_RST_BIT);
1153                 /* Clear port reset */
1154                 regmap_write(s->regmap, MAX310X_MODE2_REG + offs, 0);
1155
1156                 /* Wait for port startup */
1157                 do {
1158                         regmap_read(s->regmap,
1159                                     MAX310X_BRGDIVLSB_REG + offs, &ret);
1160                 } while (ret != 0x01);
1161
1162                 regmap_update_bits(s->regmap, MAX310X_MODE1_REG + offs,
1163                                    MAX310X_MODE1_AUTOSLEEP_BIT,
1164                                    MAX310X_MODE1_AUTOSLEEP_BIT);
1165         }
1166
1167         uartclk = max310x_set_ref_clk(s);
1168         dev_dbg(dev, "Reference clock set to %i Hz\n", uartclk);
1169
1170         /* Register UART driver */
1171         s->uart.owner           = THIS_MODULE;
1172         s->uart.dev_name        = "ttyMAX";
1173         s->uart.major           = MAX310X_MAJOR;
1174         s->uart.minor           = MAX310X_MINOR;
1175         s->uart.nr              = devtype->nr;
1176         ret = uart_register_driver(&s->uart);
1177         if (ret) {
1178                 dev_err(dev, "Registering UART driver failed\n");
1179                 return ret;
1180         }
1181
1182         for (i = 0; i < devtype->nr; i++) {
1183                 /* Initialize port data */
1184                 s->p[i].port.line       = i;
1185                 s->p[i].port.dev        = dev;
1186                 s->p[i].port.irq        = irq;
1187                 s->p[i].port.type       = PORT_MAX310X;
1188                 s->p[i].port.fifosize   = MAX310X_FIFO_SIZE;
1189                 s->p[i].port.flags      = UPF_SKIP_TEST | UPF_FIXED_TYPE |
1190                                           UPF_LOW_LATENCY;
1191                 s->p[i].port.iotype     = UPIO_PORT;
1192                 s->p[i].port.iobase     = i * 0x20;
1193                 s->p[i].port.membase    = (void __iomem *)~0;
1194                 s->p[i].port.uartclk    = uartclk;
1195                 s->p[i].port.ops        = &max310x_ops;
1196                 /* Disable all interrupts */
1197                 max310x_port_write(&s->p[i].port, MAX310X_IRQEN_REG, 0);
1198                 /* Clear IRQ status register */
1199                 max310x_port_read(&s->p[i].port, MAX310X_IRQSTS_REG);
1200                 /* Enable IRQ pin */
1201                 max310x_port_update(&s->p[i].port, MAX310X_MODE1_REG,
1202                                     MAX310X_MODE1_IRQSEL_BIT,
1203                                     MAX310X_MODE1_IRQSEL_BIT);
1204                 /* Initialize queue for start TX */
1205                 INIT_WORK(&s->p[i].tx_work, max310x_wq_proc);
1206                 /* Register port */
1207                 uart_add_one_port(&s->uart, &s->p[i].port);
1208                 /* Go to suspend mode */
1209                 devtype->power(&s->p[i].port, 0);
1210         }
1211
1212 #ifdef CONFIG_GPIOLIB
1213         /* Setup GPIO cotroller */
1214         if (s->pdata->gpio_base) {
1215                 s->gpio.owner           = THIS_MODULE;
1216                 s->gpio.dev             = dev;
1217                 s->gpio.label           = dev_name(dev);
1218                 s->gpio.direction_input = max310x_gpio_direction_input;
1219                 s->gpio.get             = max310x_gpio_get;
1220                 s->gpio.direction_output= max310x_gpio_direction_output;
1221                 s->gpio.set             = max310x_gpio_set;
1222                 s->gpio.base            = s->pdata->gpio_base;
1223                 s->gpio.ngpio           = devtype->nr * 4;
1224                 s->gpio.can_sleep       = 1;
1225                 if (!gpiochip_add(&s->gpio))
1226                         s->gpio_used = 1;
1227         } else
1228                 dev_info(dev, "GPIO support not enabled\n");
1229 #endif
1230
1231         /* Setup interrupt */
1232         ret = devm_request_threaded_irq(dev, irq, NULL, max310x_ist,
1233                                         IRQF_TRIGGER_FALLING | IRQF_ONESHOT,
1234                                         dev_name(dev), s);
1235         if (ret) {
1236                 dev_err(dev, "Unable to reguest IRQ %i\n", irq);
1237 #ifdef CONFIG_GPIOLIB
1238                 if (s->gpio_used)
1239                         WARN_ON(gpiochip_remove(&s->gpio));
1240 #endif
1241         }
1242
1243         return ret;
1244
1245 err_freq:
1246         dev_err(dev, "Frequency parameter incorrect\n");
1247         return -EINVAL;
1248 }
1249
1250 static int max310x_remove(struct device *dev)
1251 {
1252         struct max310x_port *s = dev_get_drvdata(dev);
1253         int i, ret = 0;
1254
1255         for (i = 0; i < s->uart.nr; i++) {
1256                 cancel_work_sync(&s->p[i].tx_work);
1257                 uart_remove_one_port(&s->uart, &s->p[i].port);
1258                 s->devtype->power(&s->p[i].port, 0);
1259         }
1260
1261         uart_unregister_driver(&s->uart);
1262
1263 #ifdef CONFIG_GPIOLIB
1264         if (s->gpio_used)
1265                 ret = gpiochip_remove(&s->gpio);
1266 #endif
1267
1268         if (s->pdata->exit)
1269                 s->pdata->exit();
1270
1271         return ret;
1272 }
1273
1274 #ifdef CONFIG_SPI_MASTER
1275 static int max310x_spi_probe(struct spi_device *spi)
1276 {
1277         struct max310x_devtype *devtype =
1278                 (struct max310x_devtype *)spi_get_device_id(spi)->driver_data;
1279         int ret;
1280
1281         /* Setup SPI bus */
1282         spi->bits_per_word      = 8;
1283         spi->mode               = spi->mode ? : SPI_MODE_0;
1284         spi->max_speed_hz       = spi->max_speed_hz ? : 26000000;
1285         ret = spi_setup(spi);
1286         if (ret) {
1287                 dev_err(&spi->dev, "SPI setup failed\n");
1288                 return ret;
1289         }
1290
1291         return max310x_probe(&spi->dev, 1, devtype, spi->irq);
1292 }
1293
1294 static int max310x_spi_remove(struct spi_device *spi)
1295 {
1296         return max310x_remove(&spi->dev);
1297 }
1298
1299 static SIMPLE_DEV_PM_OPS(max310x_pm_ops, max310x_suspend, max310x_resume);
1300
1301 static const struct spi_device_id max310x_id_table[] = {
1302         { "max3107",    (kernel_ulong_t)&max3107_devtype, },
1303         { "max3108",    (kernel_ulong_t)&max3108_devtype, },
1304         { "max3109",    (kernel_ulong_t)&max3109_devtype, },
1305         { "max14830",   (kernel_ulong_t)&max14830_devtype, },
1306         { }
1307 };
1308 MODULE_DEVICE_TABLE(spi, max310x_id_table);
1309
1310 static struct spi_driver max310x_uart_driver = {
1311         .driver = {
1312                 .name   = MAX310X_NAME,
1313                 .owner  = THIS_MODULE,
1314                 .pm     = &max310x_pm_ops,
1315         },
1316         .probe          = max310x_spi_probe,
1317         .remove         = max310x_spi_remove,
1318         .id_table       = max310x_id_table,
1319 };
1320 module_spi_driver(max310x_uart_driver);
1321 #endif
1322
1323 MODULE_LICENSE("GPL");
1324 MODULE_AUTHOR("Alexander Shiyan <shc_work@mail.ru>");
1325 MODULE_DESCRIPTION("MAX310X serial driver");