drivers/scsi/qla2xxx/qla_dbg.c

   1 /*
   2  * QLogic Fibre Channel HBA Driver
   3  * Copyright (c)  2003-2012 QLogic Corporation
   4  *
   5  * See LICENSE.qla2xxx for copyright and licensing details.
   6  */
   7
   8 /*
   9  * Table for showing the current message id in use for particular level
  10  * Change this table for addition of log/debug messages.
  11  * ----------------------------------------------------------------------
  12  * |             Level            |   Last Value Used  |     Holes      |
  13  * ----------------------------------------------------------------------
  14  * | Module Init and Probe        |       0x0124       | 0x4b,0xba,0xfa |
  15  * | Mailbox commands             |       0x114f       | 0x111a-0x111b  |
  16  * |                              |                    | 0x112c-0x112e  |
  17  * |                              |                    | 0x113a         |
  18  * | Device Discovery             |       0x2087       | 0x2020-0x2022  |
  19  * | Queue Command and IO tracing |       0x3030       | 0x3006,0x3008  |
  20  * |                              |                    | 0x302d-0x302e  |
  21  * | DPC Thread                   |       0x401d       | 0x4002,0x4013  |
  22  * | Async Events                 |       0x5071       | 0x502b-0x502f  |
  23  * |                              |                    | 0x5047,0x5052  |
  24  * | Timer Routines               |       0x6011       |                |
  25  * | User Space Interactions      |       0x70c2       | 0x7018,0x702e, |
  26  * |                              |                    | 0x7039,0x7045, |
  27  * |                              |                    | 0x7073-0x7075, |
  28  * |                              |                    | 0x708c,        |
  29  * |                              |                    | 0x70a5,0x70a6, |
  30  * |                              |                    | 0x70a8,0x70ab, |
  31  * |                              |                    | 0x70ad-0x70ae  |
  32  * | Task Management              |       0x803c       | 0x8025-0x8026  |
  33  * |                              |                    | 0x800b,0x8039  |
  34  * | AER/EEH                      |       0x9011       |                |
  35  * | Virtual Port                 |       0xa007       |                |
  36  * | ISP82XX Specific             |       0xb084       | 0xb002,0xb024  |
  37  * |                              |                    | 0xb082,0xb083  |
  38  * | MultiQ                       |       0xc00c       |                |
  39  * | Misc                         |       0xd010       |                |
  40  * | Target Mode                  |       0xe06f       |                |
  41  * | Target Mode Management       |       0xf071       |                |
  42  * | Target Mode Task Management  |       0x1000b      |                |
  43  * ----------------------------------------------------------------------
  44  */
  45
  46 #include "qla_def.h"
  47
  48 #include <linux/delay.h>
  49
  50 static uint32_t ql_dbg_offset = 0x800;
  51
  52 static inline void
  53 qla2xxx_prep_dump(struct qla_hw_data *ha, struct qla2xxx_fw_dump *fw_dump)
  54 {
  55         fw_dump->fw_major_version = htonl(ha->fw_major_version);
  56         fw_dump->fw_minor_version = htonl(ha->fw_minor_version);
  57         fw_dump->fw_subminor_version = htonl(ha->fw_subminor_version);
  58         fw_dump->fw_attributes = htonl(ha->fw_attributes);
  59
  60         fw_dump->vendor = htonl(ha->pdev->vendor);
  61         fw_dump->device = htonl(ha->pdev->device);
  62         fw_dump->subsystem_vendor = htonl(ha->pdev->subsystem_vendor);
  63         fw_dump->subsystem_device = htonl(ha->pdev->subsystem_device);
  64 }
  65
  66 static inline void *
  67 qla2xxx_copy_queues(struct qla_hw_data *ha, void *ptr)
  68 {
  69         struct req_que *req = ha->req_q_map[0];
  70         struct rsp_que *rsp = ha->rsp_q_map[0];
  71         /* Request queue. */
  72         memcpy(ptr, req->ring, req->length *
  73             sizeof(request_t));
  74
  75         /* Response queue. */
  76         ptr += req->length * sizeof(request_t);
  77         memcpy(ptr, rsp->ring, rsp->length  *
  78             sizeof(response_t));
  79
  80         return ptr + (rsp->length * sizeof(response_t));
  81 }
  82
  83 static int
  84 qla24xx_dump_ram(struct qla_hw_data *ha, uint32_t addr, uint32_t *ram,
  85     uint32_t ram_dwords, void **nxt)
  86 {
  87         int rval;
  88         uint32_t cnt, stat, timer, dwords, idx;
  89         uint16_t mb0;
  90         struct device_reg_24xx __iomem *reg = &ha->iobase->isp24;
  91         dma_addr_t dump_dma = ha->gid_list_dma;
  92         uint32_t *dump = (uint32_t *)ha->gid_list;
  93
  94         rval = QLA_SUCCESS;
  95         mb0 = 0;
  96
  97         WRT_REG_WORD(&reg->mailbox0, MBC_DUMP_RISC_RAM_EXTENDED);
  98         clear_bit(MBX_INTERRUPT, &ha->mbx_cmd_flags);
  99
 100         dwords = qla2x00_gid_list_size(ha) / 4;
 101         for (cnt = 0; cnt < ram_dwords && rval == QLA_SUCCESS;
 102             cnt += dwords, addr += dwords) {
 103                 if (cnt + dwords > ram_dwords)
 104                         dwords = ram_dwords - cnt;
 105
 106                 WRT_REG_WORD(&reg->mailbox1, LSW(addr));
 107                 WRT_REG_WORD(&reg->mailbox8, MSW(addr));
 108
 109                 WRT_REG_WORD(&reg->mailbox2, MSW(dump_dma));
 110                 WRT_REG_WORD(&reg->mailbox3, LSW(dump_dma));
 111                 WRT_REG_WORD(&reg->mailbox6, MSW(MSD(dump_dma)));
 112                 WRT_REG_WORD(&reg->mailbox7, LSW(MSD(dump_dma)));
 113
 114                 WRT_REG_WORD(&reg->mailbox4, MSW(dwords));
 115                 WRT_REG_WORD(&reg->mailbox5, LSW(dwords));
 116                 WRT_REG_DWORD(&reg->hccr, HCCRX_SET_HOST_INT);
 117
 118                 for (timer = 6000000; timer; timer--) {
 119                         /* Check for pending interrupts. */
 120                         stat = RD_REG_DWORD(&reg->host_status);
 121                         if (stat & HSRX_RISC_INT) {
 122                                 stat &= 0xff;
 123
 124                                 if (stat == 0x1 || stat == 0x2 ||
 125                                     stat == 0x10 || stat == 0x11) {
 126                                         set_bit(MBX_INTERRUPT,
 127                                             &ha->mbx_cmd_flags);
 128
 129                                         mb0 = RD_REG_WORD(&reg->mailbox0);
 130
 131                                         WRT_REG_DWORD(&reg->hccr,
 132                                             HCCRX_CLR_RISC_INT);
 133                                         RD_REG_DWORD(&reg->hccr);
 134                                         break;
 135                                 }
 136
 137                                 /* Clear this intr; it wasn't a mailbox intr */
 138                                 WRT_REG_DWORD(&reg->hccr, HCCRX_CLR_RISC_INT);
 139                                 RD_REG_DWORD(&reg->hccr);
 140                         }
 141                         udelay(5);
 142                 }
 143
 144                 if (test_and_clear_bit(MBX_INTERRUPT, &ha->mbx_cmd_flags)) {
 145                         rval = mb0 & MBS_MASK;
 146                         for (idx = 0; idx < dwords; idx++)
 147                                 ram[cnt + idx] = swab32(dump[idx]);
 148                 } else {
 149                         rval = QLA_FUNCTION_FAILED;
 150                 }
 151         }
 152
 153         *nxt = rval == QLA_SUCCESS ? &ram[cnt]: NULL;
 154         return rval;
 155 }
 156
 157 static int
 158 qla24xx_dump_memory(struct qla_hw_data *ha, uint32_t *code_ram,
 159     uint32_t cram_size, void **nxt)
 160 {
 161         int rval;
 162
 163         /* Code RAM. */
 164         rval = qla24xx_dump_ram(ha, 0x20000, code_ram, cram_size / 4, nxt);
 165         if (rval != QLA_SUCCESS)
 166                 return rval;
 167
 168         /* External Memory. */
 169         return qla24xx_dump_ram(ha, 0x100000, *nxt,
 170             ha->fw_memory_size - 0x100000 + 1, nxt);
 171 }
 172
 173 static uint32_t *
 174 qla24xx_read_window(struct device_reg_24xx __iomem *reg, uint32_t iobase,
 175     uint32_t count, uint32_t *buf)
 176 {
 177         uint32_t __iomem *dmp_reg;
 178
 179         WRT_REG_DWORD(&reg->iobase_addr, iobase);
 180         dmp_reg = &reg->iobase_window;
 181         while (count--)
 182                 *buf++ = htonl(RD_REG_DWORD(dmp_reg++));
 183
 184         return buf;
 185 }
 186
 187 static inline int
 188 qla24xx_pause_risc(struct device_reg_24xx __iomem *reg)
 189 {
 190         int rval = QLA_SUCCESS;
 191         uint32_t cnt;
 192
 193         WRT_REG_DWORD(&reg->hccr, HCCRX_SET_RISC_PAUSE);
 194         for (cnt = 30000;
 195             ((RD_REG_DWORD(&reg->host_status) & HSRX_RISC_PAUSED) == 0) &&
 196             rval == QLA_SUCCESS; cnt--) {
 197                 if (cnt)
 198                         udelay(100);
 199                 else
 200                         rval = QLA_FUNCTION_TIMEOUT;
 201         }
 202
 203         return rval;
 204 }
 205
 206 static int
 207 qla24xx_soft_reset(struct qla_hw_data *ha)
 208 {
 209         int rval = QLA_SUCCESS;
 210         uint32_t cnt;
 211         uint16_t mb0, wd;
 212         struct device_reg_24xx __iomem *reg = &ha->iobase->isp24;
 213
 214         /* Reset RISC. */
 215         WRT_REG_DWORD(&reg->ctrl_status, CSRX_DMA_SHUTDOWN|MWB_4096_BYTES);
 216         for (cnt = 0; cnt < 30000; cnt++) {
 217                 if ((RD_REG_DWORD(&reg->ctrl_status) & CSRX_DMA_ACTIVE) == 0)
 218                         break;
 219
 220                 udelay(10);
 221         }
 222
 223         WRT_REG_DWORD(&reg->ctrl_status,
 224             CSRX_ISP_SOFT_RESET|CSRX_DMA_SHUTDOWN|MWB_4096_BYTES);
 225         pci_read_config_word(ha->pdev, PCI_COMMAND, &wd);
 226
 227         udelay(100);
 228         /* Wait for firmware to complete NVRAM accesses. */
 229         mb0 = (uint32_t) RD_REG_WORD(&reg->mailbox0);
 230         for (cnt = 10000 ; cnt && mb0; cnt--) {
 231                 udelay(5);
 232                 mb0 = (uint32_t) RD_REG_WORD(&reg->mailbox0);
 233                 barrier();
 234         }
 235
 236         /* Wait for soft-reset to complete. */
 237         for (cnt = 0; cnt < 30000; cnt++) {
 238                 if ((RD_REG_DWORD(&reg->ctrl_status) &
 239                     CSRX_ISP_SOFT_RESET) == 0)
 240                         break;
 241
 242                 udelay(10);
 243         }
 244         WRT_REG_DWORD(&reg->hccr, HCCRX_CLR_RISC_RESET);
 245         RD_REG_DWORD(&reg->hccr);             /* PCI Posting. */
 246
 247         for (cnt = 30000; RD_REG_WORD(&reg->mailbox0) != 0 &&
 248             rval == QLA_SUCCESS; cnt--) {
 249                 if (cnt)
 250                         udelay(100);
 251                 else
 252                         rval = QLA_FUNCTION_TIMEOUT;
 253         }
 254
 255         return rval;
 256 }
 257
 258 static int
 259 qla2xxx_dump_ram(struct qla_hw_data *ha, uint32_t addr, uint16_t *ram,
 260     uint32_t ram_words, void **nxt)
 261 {
 262         int rval;
 263         uint32_t cnt, stat, timer, words, idx;
 264         uint16_t mb0;
 265         struct device_reg_2xxx __iomem *reg = &ha->iobase->isp;
 266         dma_addr_t dump_dma = ha->gid_list_dma;
 267         uint16_t *dump = (uint16_t *)ha->gid_list;
 268
 269         rval = QLA_SUCCESS;
 270         mb0 = 0;
 271
 272         WRT_MAILBOX_REG(ha, reg, 0, MBC_DUMP_RISC_RAM_EXTENDED);
 273         clear_bit(MBX_INTERRUPT, &ha->mbx_cmd_flags);
 274
 275         words = qla2x00_gid_list_size(ha) / 2;
 276         for (cnt = 0; cnt < ram_words && rval == QLA_SUCCESS;
 277             cnt += words, addr += words) {
 278                 if (cnt + words > ram_words)
 279                         words = ram_words - cnt;
 280
 281                 WRT_MAILBOX_REG(ha, reg, 1, LSW(addr));
 282                 WRT_MAILBOX_REG(ha, reg, 8, MSW(addr));
 283
 284                 WRT_MAILBOX_REG(ha, reg, 2, MSW(dump_dma));
 285                 WRT_MAILBOX_REG(ha, reg, 3, LSW(dump_dma));
 286                 WRT_MAILBOX_REG(ha, reg, 6, MSW(MSD(dump_dma)));
 287                 WRT_MAILBOX_REG(ha, reg, 7, LSW(MSD(dump_dma)));
 288
 289                 WRT_MAILBOX_REG(ha, reg, 4, words);
 290                 WRT_REG_WORD(&reg->hccr, HCCR_SET_HOST_INT);
 291
 292                 for (timer = 6000000; timer; timer--) {
 293                         /* Check for pending interrupts. */
 294                         stat = RD_REG_DWORD(&reg->u.isp2300.host_status);
 295                         if (stat & HSR_RISC_INT) {
 296                                 stat &= 0xff;
 297
 298                                 if (stat == 0x1 || stat == 0x2) {
 299                                         set_bit(MBX_INTERRUPT,
 300                                             &ha->mbx_cmd_flags);
 301
 302                                         mb0 = RD_MAILBOX_REG(ha, reg, 0);
 303
 304                                         /* Release mailbox registers. */
 305                                         WRT_REG_WORD(&reg->semaphore, 0);
 306                                         WRT_REG_WORD(&reg->hccr,
 307                                             HCCR_CLR_RISC_INT);
 308                                         RD_REG_WORD(&reg->hccr);
 309                                         break;
 310                                 } else if (stat == 0x10 || stat == 0x11) {
 311                                         set_bit(MBX_INTERRUPT,
 312                                             &ha->mbx_cmd_flags);
 313
 314                                         mb0 = RD_MAILBOX_REG(ha, reg, 0);
 315
 316                                         WRT_REG_WORD(&reg->hccr,
 317                                             HCCR_CLR_RISC_INT);
 318                                         RD_REG_WORD(&reg->hccr);
 319                                         break;
 320                                 }
 321
 322                                 /* clear this intr; it wasn't a mailbox intr */
 323                                 WRT_REG_WORD(&reg->hccr, HCCR_CLR_RISC_INT);
 324                                 RD_REG_WORD(&reg->hccr);
 325                         }
 326                         udelay(5);
 327                 }
 328
 329                 if (test_and_clear_bit(MBX_INTERRUPT, &ha->mbx_cmd_flags)) {
 330                         rval = mb0 & MBS_MASK;
 331                         for (idx = 0; idx < words; idx++)
 332                                 ram[cnt + idx] = swab16(dump[idx]);
 333                 } else {
 334                         rval = QLA_FUNCTION_FAILED;
 335                 }
 336         }
 337
 338         *nxt = rval == QLA_SUCCESS ? &ram[cnt]: NULL;
 339         return rval;
 340 }
 341
 342 static inline void
 343 qla2xxx_read_window(struct device_reg_2xxx __iomem *reg, uint32_t count,
 344     uint16_t *buf)
 345 {
 346         uint16_t __iomem *dmp_reg = &reg->u.isp2300.fb_cmd;
 347
 348         while (count--)
 349                 *buf++ = htons(RD_REG_WORD(dmp_reg++));
 350 }
 351
 352 static inline void *
 353 qla24xx_copy_eft(struct qla_hw_data *ha, void *ptr)
 354 {
 355         if (!ha->eft)
 356                 return ptr;
 357
 358         memcpy(ptr, ha->eft, ntohl(ha->fw_dump->eft_size));
 359         return ptr + ntohl(ha->fw_dump->eft_size);
 360 }
 361
 362 static inline void *
 363 qla25xx_copy_fce(struct qla_hw_data *ha, void *ptr, uint32_t **last_chain)
 364 {
 365         uint32_t cnt;
 366         uint32_t *iter_reg;
 367         struct qla2xxx_fce_chain *fcec = ptr;
 368
 369         if (!ha->fce)
 370                 return ptr;
 371
 372         *last_chain = &fcec->type;
 373         fcec->type = __constant_htonl(DUMP_CHAIN_FCE);
 374         fcec->chain_size = htonl(sizeof(struct qla2xxx_fce_chain) +
 375             fce_calc_size(ha->fce_bufs));
 376         fcec->size = htonl(fce_calc_size(ha->fce_bufs));
 377         fcec->addr_l = htonl(LSD(ha->fce_dma));
 378         fcec->addr_h = htonl(MSD(ha->fce_dma));
 379
 380         iter_reg = fcec->eregs;
 381         for (cnt = 0; cnt < 8; cnt++)
 382                 *iter_reg++ = htonl(ha->fce_mb[cnt]);
 383
 384         memcpy(iter_reg, ha->fce, ntohl(fcec->size));
 385
 386         return (char *)iter_reg + ntohl(fcec->size);
 387 }
 388
 389 static inline void *
 390 qla2xxx_copy_atioqueues(struct qla_hw_data *ha, void *ptr,
 391         uint32_t **last_chain)
 392 {
 393         struct qla2xxx_mqueue_chain *q;
 394         struct qla2xxx_mqueue_header *qh;
 395         uint32_t num_queues;
 396         int que;
 397         struct {
 398                 int length;
 399                 void *ring;
 400         } aq, *aqp;
 401
 402         if (!ha->tgt.atio_q_length)
 403                 return ptr;
 404
 405         num_queues = 1;
 406         aqp = &aq;
 407         aqp->length = ha->tgt.atio_q_length;
 408         aqp->ring = ha->tgt.atio_ring;
 409
 410         for (que = 0; que < num_queues; que++) {
 411                 /* aqp = ha->atio_q_map[que]; */
 412                 q = ptr;
 413                 *last_chain = &q->type;
 414                 q->type = __constant_htonl(DUMP_CHAIN_QUEUE);
 415                 q->chain_size = htonl(
 416                     sizeof(struct qla2xxx_mqueue_chain) +
 417                     sizeof(struct qla2xxx_mqueue_header) +
 418                     (aqp->length * sizeof(request_t)));
 419                 ptr += sizeof(struct qla2xxx_mqueue_chain);
 420
 421                 /* Add header. */
 422                 qh = ptr;
 423                 qh->queue = __constant_htonl(TYPE_ATIO_QUEUE);
 424                 qh->number = htonl(que);
 425                 qh->size = htonl(aqp->length * sizeof(request_t));
 426                 ptr += sizeof(struct qla2xxx_mqueue_header);
 427
 428                 /* Add data. */
 429                 memcpy(ptr, aqp->ring, aqp->length * sizeof(request_t));
 430
 431                 ptr += aqp->length * sizeof(request_t);
 432         }
 433
 434         return ptr;
 435 }
 436
 437 static inline void *
 438 qla25xx_copy_mqueues(struct qla_hw_data *ha, void *ptr, uint32_t **last_chain)
 439 {
 440         struct qla2xxx_mqueue_chain *q;
 441         struct qla2xxx_mqueue_header *qh;
 442         struct req_que *req;
 443         struct rsp_que *rsp;
 444         int que;
 445
 446         if (!ha->mqenable)
 447                 return ptr;
 448
 449         /* Request queues */
 450         for (que = 1; que < ha->max_req_queues; que++) {
 451                 req = ha->req_q_map[que];
 452                 if (!req)
 453                         break;
 454
 455                 /* Add chain. */
 456                 q = ptr;
 457                 *last_chain = &q->type;
 458                 q->type = __constant_htonl(DUMP_CHAIN_QUEUE);
 459                 q->chain_size = htonl(
 460                     sizeof(struct qla2xxx_mqueue_chain) +
 461                     sizeof(struct qla2xxx_mqueue_header) +
 462                     (req->length * sizeof(request_t)));
 463                 ptr += sizeof(struct qla2xxx_mqueue_chain);
 464
 465                 /* Add header. */
 466                 qh = ptr;
 467                 qh->queue = __constant_htonl(TYPE_REQUEST_QUEUE);
 468                 qh->number = htonl(que);
 469                 qh->size = htonl(req->length * sizeof(request_t));
 470                 ptr += sizeof(struct qla2xxx_mqueue_header);
 471
 472                 /* Add data. */
 473                 memcpy(ptr, req->ring, req->length * sizeof(request_t));
 474                 ptr += req->length * sizeof(request_t);
 475         }
 476
 477         /* Response queues */
 478         for (que = 1; que < ha->max_rsp_queues; que++) {
 479                 rsp = ha->rsp_q_map[que];
 480                 if (!rsp)
 481                         break;
 482
 483                 /* Add chain. */
 484                 q = ptr;
 485                 *last_chain = &q->type;
 486                 q->type = __constant_htonl(DUMP_CHAIN_QUEUE);
 487                 q->chain_size = htonl(
 488                     sizeof(struct qla2xxx_mqueue_chain) +
 489                     sizeof(struct qla2xxx_mqueue_header) +
 490                     (rsp->length * sizeof(response_t)));
 491                 ptr += sizeof(struct qla2xxx_mqueue_chain);
 492
 493                 /* Add header. */
 494                 qh = ptr;
 495                 qh->queue = __constant_htonl(TYPE_RESPONSE_QUEUE);
 496                 qh->number = htonl(que);
 497                 qh->size = htonl(rsp->length * sizeof(response_t));
 498                 ptr += sizeof(struct qla2xxx_mqueue_header);
 499
 500                 /* Add data. */
 501                 memcpy(ptr, rsp->ring, rsp->length * sizeof(response_t));
 502                 ptr += rsp->length * sizeof(response_t);
 503         }
 504
 505         return ptr;
 506 }
 507
 508 static inline void *
 509 qla25xx_copy_mq(struct qla_hw_data *ha, void *ptr, uint32_t **last_chain)
 510 {
 511         uint32_t cnt, que_idx;
 512         uint8_t que_cnt;
 513         struct qla2xxx_mq_chain *mq = ptr;
 514         struct device_reg_25xxmq __iomem *reg;
 515
 516         if (!ha->mqenable || IS_QLA83XX(ha))
 517                 return ptr;
 518
 519         mq = ptr;
 520         *last_chain = &mq->type;
 521         mq->type = __constant_htonl(DUMP_CHAIN_MQ);
 522         mq->chain_size = __constant_htonl(sizeof(struct qla2xxx_mq_chain));
 523
 524         que_cnt = ha->max_req_queues > ha->max_rsp_queues ?
 525                 ha->max_req_queues : ha->max_rsp_queues;
 526         mq->count = htonl(que_cnt);
 527         for (cnt = 0; cnt < que_cnt; cnt++) {
 528                 reg = (struct device_reg_25xxmq *) ((void *)
 529                         ha->mqiobase + cnt * QLA_QUE_PAGE);
 530                 que_idx = cnt * 4;
 531                 mq->qregs[que_idx] = htonl(RD_REG_DWORD(&reg->req_q_in));
 532                 mq->qregs[que_idx+1] = htonl(RD_REG_DWORD(&reg->req_q_out));
 533                 mq->qregs[que_idx+2] = htonl(RD_REG_DWORD(&reg->rsp_q_in));
 534                 mq->qregs[que_idx+3] = htonl(RD_REG_DWORD(&reg->rsp_q_out));
 535         }
 536
 537         return ptr + sizeof(struct qla2xxx_mq_chain);
 538 }
 539
 540 void
 541 qla2xxx_dump_post_process(scsi_qla_host_t *vha, int rval)
 542 {
 543         struct qla_hw_data *ha = vha->hw;
 544
 545         if (rval != QLA_SUCCESS) {
 546                 ql_log(ql_log_warn, vha, 0xd000,
 547                     "Failed to dump firmware (%x).\n", rval);
 548                 ha->fw_dumped = 0;
 549         } else {
 550                 ql_log(ql_log_info, vha, 0xd001,
 551                     "Firmware dump saved to temp buffer (%ld/%p).\n",
 552                     vha->host_no, ha->fw_dump);
 553                 ha->fw_dumped = 1;
 554                 qla2x00_post_uevent_work(vha, QLA_UEVENT_CODE_FW_DUMP);
 555         }
 556 }
 557
 558 /**
 559  * qla2300_fw_dump() - Dumps binary data from the 2300 firmware.
 560  * @ha: HA context
 561  * @hardware_locked: Called with the hardware_lock
 562  */
 563 void
 564 qla2300_fw_dump(scsi_qla_host_t *vha, int hardware_locked)
 565 {
 566         int             rval;
 567         uint32_t        cnt;
 568         struct qla_hw_data *ha = vha->hw;
 569         struct device_reg_2xxx __iomem *reg = &ha->iobase->isp;
 570         uint16_t __iomem *dmp_reg;
 571         unsigned long   flags;
 572         struct qla2300_fw_dump  *fw;
 573         void            *nxt;
 574         struct scsi_qla_host *base_vha = pci_get_drvdata(ha->pdev);
 575
 576         flags = 0;
 577
 578         if (!hardware_locked)
 579                 spin_lock_irqsave(&ha->hardware_lock, flags);
 580
 581         if (!ha->fw_dump) {
 582                 ql_log(ql_log_warn, vha, 0xd002,
 583                     "No buffer available for dump.\n");
 584                 goto qla2300_fw_dump_failed;
 585         }
 586
 587         if (ha->fw_dumped) {
 588                 ql_log(ql_log_warn, vha, 0xd003,
 589                     "Firmware has been previously dumped (%p) "
 590                     "-- ignoring request.\n",
 591                     ha->fw_dump);
 592                 goto qla2300_fw_dump_failed;
 593         }
 594         fw = &ha->fw_dump->isp.isp23;
 595         qla2xxx_prep_dump(ha, ha->fw_dump);
 596
 597         rval = QLA_SUCCESS;
 598         fw->hccr = htons(RD_REG_WORD(&reg->hccr));
 599
 600         /* Pause RISC. */
 601         WRT_REG_WORD(&reg->hccr, HCCR_PAUSE_RISC);
 602         if (IS_QLA2300(ha)) {
 603                 for (cnt = 30000;
 604                     (RD_REG_WORD(&reg->hccr) & HCCR_RISC_PAUSE) == 0 &&
 605                         rval == QLA_SUCCESS; cnt--) {
 606                         if (cnt)
 607                                 udelay(100);
 608                         else
 609                                 rval = QLA_FUNCTION_TIMEOUT;
 610                 }
 611         } else {
 612                 RD_REG_WORD(&reg->hccr);                /* PCI Posting. */
 613                 udelay(10);
 614         }
 615
 616         if (rval == QLA_SUCCESS) {
 617                 dmp_reg = &reg->flash_address;
 618                 for (cnt = 0; cnt < sizeof(fw->pbiu_reg) / 2; cnt++)
 619                         fw->pbiu_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 620
 621                 dmp_reg = &reg->u.isp2300.req_q_in;
 622                 for (cnt = 0; cnt < sizeof(fw->risc_host_reg) / 2; cnt++)
 623                         fw->risc_host_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 624
 625                 dmp_reg = &reg->u.isp2300.mailbox0;
 626                 for (cnt = 0; cnt < sizeof(fw->mailbox_reg) / 2; cnt++)
 627                         fw->mailbox_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 628
 629                 WRT_REG_WORD(&reg->ctrl_status, 0x40);
 630                 qla2xxx_read_window(reg, 32, fw->resp_dma_reg);
 631
 632                 WRT_REG_WORD(&reg->ctrl_status, 0x50);
 633                 qla2xxx_read_window(reg, 48, fw->dma_reg);
 634
 635                 WRT_REG_WORD(&reg->ctrl_status, 0x00);
 636                 dmp_reg = &reg->risc_hw;
 637                 for (cnt = 0; cnt < sizeof(fw->risc_hdw_reg) / 2; cnt++)
 638                         fw->risc_hdw_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 639
 640                 WRT_REG_WORD(&reg->pcr, 0x2000);
 641                 qla2xxx_read_window(reg, 16, fw->risc_gp0_reg);
 642
 643                 WRT_REG_WORD(&reg->pcr, 0x2200);
 644                 qla2xxx_read_window(reg, 16, fw->risc_gp1_reg);
 645
 646                 WRT_REG_WORD(&reg->pcr, 0x2400);
 647                 qla2xxx_read_window(reg, 16, fw->risc_gp2_reg);
 648
 649                 WRT_REG_WORD(&reg->pcr, 0x2600);
 650                 qla2xxx_read_window(reg, 16, fw->risc_gp3_reg);
 651
 652                 WRT_REG_WORD(&reg->pcr, 0x2800);
 653                 qla2xxx_read_window(reg, 16, fw->risc_gp4_reg);
 654
 655                 WRT_REG_WORD(&reg->pcr, 0x2A00);
 656                 qla2xxx_read_window(reg, 16, fw->risc_gp5_reg);
 657
 658                 WRT_REG_WORD(&reg->pcr, 0x2C00);
 659                 qla2xxx_read_window(reg, 16, fw->risc_gp6_reg);
 660
 661                 WRT_REG_WORD(&reg->pcr, 0x2E00);
 662                 qla2xxx_read_window(reg, 16, fw->risc_gp7_reg);
 663
 664                 WRT_REG_WORD(&reg->ctrl_status, 0x10);
 665                 qla2xxx_read_window(reg, 64, fw->frame_buf_hdw_reg);
 666
 667                 WRT_REG_WORD(&reg->ctrl_status, 0x20);
 668                 qla2xxx_read_window(reg, 64, fw->fpm_b0_reg);
 669
 670                 WRT_REG_WORD(&reg->ctrl_status, 0x30);
 671                 qla2xxx_read_window(reg, 64, fw->fpm_b1_reg);
 672
 673                 /* Reset RISC. */
 674                 WRT_REG_WORD(&reg->ctrl_status, CSR_ISP_SOFT_RESET);
 675                 for (cnt = 0; cnt < 30000; cnt++) {
 676                         if ((RD_REG_WORD(&reg->ctrl_status) &
 677                             CSR_ISP_SOFT_RESET) == 0)
 678                                 break;
 679
 680                         udelay(10);
 681                 }
 682         }
 683
 684         if (!IS_QLA2300(ha)) {
 685                 for (cnt = 30000; RD_MAILBOX_REG(ha, reg, 0) != 0 &&
 686                     rval == QLA_SUCCESS; cnt--) {
 687                         if (cnt)
 688                                 udelay(100);
 689                         else
 690                                 rval = QLA_FUNCTION_TIMEOUT;
 691                 }
 692         }
 693
 694         /* Get RISC SRAM. */
 695         if (rval == QLA_SUCCESS)
 696                 rval = qla2xxx_dump_ram(ha, 0x800, fw->risc_ram,
 697                     sizeof(fw->risc_ram) / 2, &nxt);
 698
 699         /* Get stack SRAM. */
 700         if (rval == QLA_SUCCESS)
 701                 rval = qla2xxx_dump_ram(ha, 0x10000, fw->stack_ram,
 702                     sizeof(fw->stack_ram) / 2, &nxt);
 703
 704         /* Get data SRAM. */
 705         if (rval == QLA_SUCCESS)
 706                 rval = qla2xxx_dump_ram(ha, 0x11000, fw->data_ram,
 707                     ha->fw_memory_size - 0x11000 + 1, &nxt);
 708
 709         if (rval == QLA_SUCCESS)
 710                 qla2xxx_copy_queues(ha, nxt);
 711
 712         qla2xxx_dump_post_process(base_vha, rval);
 713
 714 qla2300_fw_dump_failed:
 715         if (!hardware_locked)
 716                 spin_unlock_irqrestore(&ha->hardware_lock, flags);
 717 }
 718
 719 /**
 720  * qla2100_fw_dump() - Dumps binary data from the 2100/2200 firmware.
 721  * @ha: HA context
 722  * @hardware_locked: Called with the hardware_lock
 723  */
 724 void
 725 qla2100_fw_dump(scsi_qla_host_t *vha, int hardware_locked)
 726 {
 727         int             rval;
 728         uint32_t        cnt, timer;
 729         uint16_t        risc_address;
 730         uint16_t        mb0, mb2;
 731         struct qla_hw_data *ha = vha->hw;
 732         struct device_reg_2xxx __iomem *reg = &ha->iobase->isp;
 733         uint16_t __iomem *dmp_reg;
 734         unsigned long   flags;
 735         struct qla2100_fw_dump  *fw;
 736         struct scsi_qla_host *base_vha = pci_get_drvdata(ha->pdev);
 737
 738         risc_address = 0;
 739         mb0 = mb2 = 0;
 740         flags = 0;
 741
 742         if (!hardware_locked)
 743                 spin_lock_irqsave(&ha->hardware_lock, flags);
 744
 745         if (!ha->fw_dump) {
 746                 ql_log(ql_log_warn, vha, 0xd004,
 747                     "No buffer available for dump.\n");
 748                 goto qla2100_fw_dump_failed;
 749         }
 750
 751         if (ha->fw_dumped) {
 752                 ql_log(ql_log_warn, vha, 0xd005,
 753                     "Firmware has been previously dumped (%p) "
 754                     "-- ignoring request.\n",
 755                     ha->fw_dump);
 756                 goto qla2100_fw_dump_failed;
 757         }
 758         fw = &ha->fw_dump->isp.isp21;
 759         qla2xxx_prep_dump(ha, ha->fw_dump);
 760
 761         rval = QLA_SUCCESS;
 762         fw->hccr = htons(RD_REG_WORD(&reg->hccr));
 763
 764         /* Pause RISC. */
 765         WRT_REG_WORD(&reg->hccr, HCCR_PAUSE_RISC);
 766         for (cnt = 30000; (RD_REG_WORD(&reg->hccr) & HCCR_RISC_PAUSE) == 0 &&
 767             rval == QLA_SUCCESS; cnt--) {
 768                 if (cnt)
 769                         udelay(100);
 770                 else
 771                         rval = QLA_FUNCTION_TIMEOUT;
 772         }
 773         if (rval == QLA_SUCCESS) {
 774                 dmp_reg = &reg->flash_address;
 775                 for (cnt = 0; cnt < sizeof(fw->pbiu_reg) / 2; cnt++)
 776                         fw->pbiu_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 777
 778                 dmp_reg = &reg->u.isp2100.mailbox0;
 779                 for (cnt = 0; cnt < ha->mbx_count; cnt++) {
 780                         if (cnt == 8)
 781                                 dmp_reg = &reg->u_end.isp2200.mailbox8;
 782
 783                         fw->mailbox_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 784                 }
 785
 786                 dmp_reg = &reg->u.isp2100.unused_2[0];
 787                 for (cnt = 0; cnt < sizeof(fw->dma_reg) / 2; cnt++)
 788                         fw->dma_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 789
 790                 WRT_REG_WORD(&reg->ctrl_status, 0x00);
 791                 dmp_reg = &reg->risc_hw;
 792                 for (cnt = 0; cnt < sizeof(fw->risc_hdw_reg) / 2; cnt++)
 793                         fw->risc_hdw_reg[cnt] = htons(RD_REG_WORD(dmp_reg++));
 794
 795                 WRT_REG_WORD(&reg->pcr, 0x2000);
 796                 qla2xxx_read_window(reg, 16, fw->risc_gp0_reg);
 797
 798                 WRT_REG_WORD(&reg->pcr, 0x2100);
 799                 qla2xxx_read_window(reg, 16, fw->risc_gp1_reg);
 800
 801                 WRT_REG_WORD(&reg->pcr, 0x2200);
 802                 qla2xxx_read_window(reg, 16, fw->risc_gp2_reg);
 803
 804                 WRT_REG_WORD(&reg->pcr, 0x2300);
 805                 qla2xxx_read_window(reg, 16, fw->risc_gp3_reg);
 806
 807                 WRT_REG_WORD(&reg->pcr, 0x2400);
 808                 qla2xxx_read_window(reg, 16, fw->risc_gp4_reg);
 809
 810                 WRT_REG_WORD(&reg->pcr, 0x2500);
 811                 qla2xxx_read_window(reg, 16, fw->risc_gp5_reg);
 812
 813                 WRT_REG_WORD(&reg->pcr, 0x2600);
 814                 qla2xxx_read_window(reg, 16, fw->risc_gp6_reg);
 815
 816                 WRT_REG_WORD(&reg->pcr, 0x2700);
 817                 qla2xxx_read_window(reg, 16, fw->risc_gp7_reg);
 818
 819                 WRT_REG_WORD(&reg->ctrl_status, 0x10);
 820                 qla2xxx_read_window(reg, 16, fw->frame_buf_hdw_reg);
 821
 822                 WRT_REG_WORD(&reg->ctrl_status, 0x20);
 823                 qla2xxx_read_window(reg, 64, fw->fpm_b0_reg);
 824
 825                 WRT_REG_WORD(&reg->ctrl_status, 0x30);
 826                 qla2xxx_read_window(reg, 64, fw->fpm_b1_reg);
 827
 828                 /* Reset the ISP. */
 829                 WRT_REG_WORD(&reg->ctrl_status, CSR_ISP_SOFT_RESET);
 830         }
 831
 832         for (cnt = 30000; RD_MAILBOX_REG(ha, reg, 0) != 0 &&
 833             rval == QLA_SUCCESS; cnt--) {
 834                 if (cnt)
 835                         udelay(100);
 836                 else
 837                         rval = QLA_FUNCTION_TIMEOUT;
 838         }
 839
 840         /* Pause RISC. */
 841         if (rval == QLA_SUCCESS && (IS_QLA2200(ha) || (IS_QLA2100(ha) &&
 842             (RD_REG_WORD(&reg->mctr) & (BIT_1 | BIT_0)) != 0))) {
 843
 844                 WRT_REG_WORD(&reg->hccr, HCCR_PAUSE_RISC);
 845                 for (cnt = 30000;
 846                     (RD_REG_WORD(&reg->hccr) & HCCR_RISC_PAUSE) == 0 &&
 847                     rval == QLA_SUCCESS; cnt--) {
 848                         if (cnt)
 849                                 udelay(100);
 850                         else
 851                                 rval = QLA_FUNCTION_TIMEOUT;
 852                 }
 853                 if (rval == QLA_SUCCESS) {
 854                         /* Set memory configuration and timing. */
 855                         if (IS_QLA2100(ha))
 856                                 WRT_REG_WORD(&reg->mctr, 0xf1);
 857                         else
 858                                 WRT_REG_WORD(&reg->mctr, 0xf2);
 859                         RD_REG_WORD(&reg->mctr);        /* PCI Posting. */
 860
 861                         /* Release RISC. */
 862                         WRT_REG_WORD(&reg->hccr, HCCR_RELEASE_RISC);
 863                 }
 864         }
 865
 866         if (rval == QLA_SUCCESS) {
 867                 /* Get RISC SRAM. */
 868                 risc_address = 0x1000;
 869                 WRT_MAILBOX_REG(ha, reg, 0, MBC_READ_RAM_WORD);
 870                 clear_bit(MBX_INTERRUPT, &ha->mbx_cmd_flags);
 871         }
 872         for (cnt = 0; cnt < sizeof(fw->risc_ram) / 2 && rval == QLA_SUCCESS;
 873             cnt++, risc_address++) {
 874                 WRT_MAILBOX_REG(ha, reg, 1, risc_address);
 875                 WRT_REG_WORD(&reg->hccr, HCCR_SET_HOST_INT);
 876
 877                 for (timer = 6000000; timer != 0; timer--) {
 878                         /* Check for pending interrupts. */
 879                         if (RD_REG_WORD(&reg->istatus) & ISR_RISC_INT) {
 880                                 if (RD_REG_WORD(&reg->semaphore) & BIT_0) {
 881                                         set_bit(MBX_INTERRUPT,
 882                                             &ha->mbx_cmd_flags);
 883
 884                                         mb0 = RD_MAILBOX_REG(ha, reg, 0);
 885                                         mb2 = RD_MAILBOX_REG(ha, reg, 2);
 886
 887                                         WRT_REG_WORD(&reg->semaphore, 0);
 888                                         WRT_REG_WORD(&reg->hccr,
 889                                             HCCR_CLR_RISC_INT);
 890                                         RD_REG_WORD(&reg->hccr);
 891                                         break;
 892                                 }
 893                                 WRT_REG_WORD(&reg->hccr, HCCR_CLR_RISC_INT);
 894                                 RD_REG_WORD(&reg->hccr);
 895                         }
 896                         udelay(5);
 897                 }
 898
 899                 if (test_and_clear_bit(MBX_INTERRUPT, &ha->mbx_cmd_flags)) {
 900                         rval = mb0 & MBS_MASK;
 901                         fw->risc_ram[cnt] = htons(mb2);
 902                 } else {
 903                         rval = QLA_FUNCTION_FAILED;
 904                 }
 905         }
 906
 907         if (rval == QLA_SUCCESS)
 908                 qla2xxx_copy_queues(ha, &fw->risc_ram[cnt]);
 909
 910         qla2xxx_dump_post_process(base_vha, rval);
 911
 912 qla2100_fw_dump_failed:
 913         if (!hardware_locked)
 914                 spin_unlock_irqrestore(&ha->hardware_lock, flags);
 915 }
 916
 917 void
 918 qla24xx_fw_dump(scsi_qla_host_t *vha, int hardware_locked)
 919 {
 920         int             rval;
 921         uint32_t        cnt;
 922         uint32_t        risc_address;
 923         struct qla_hw_data *ha = vha->hw;
 924         struct device_reg_24xx __iomem *reg = &ha->iobase->isp24;
 925         uint32_t __iomem *dmp_reg;
 926         uint32_t        *iter_reg;
 927         uint16_t __iomem *mbx_reg;
 928         unsigned long   flags;
 929         struct qla24xx_fw_dump *fw;
 930         uint32_t        ext_mem_cnt;
 931         void            *nxt;
 932         void            *nxt_chain;
 933         uint32_t        *last_chain = NULL;
 934         struct scsi_qla_host *base_vha = pci_get_drvdata(ha->pdev);
 935
 936         if (IS_QLA82XX(ha))
 937                 return;
 938
 939         risc_address = ext_mem_cnt = 0;
 940         flags = 0;
 941
 942         if (!hardware_locked)
 943                 spin_lock_irqsave(&ha->hardware_lock, flags);
 944
 945         if (!ha->fw_dump) {
 946                 ql_log(ql_log_warn, vha, 0xd006,
 947                     "No buffer available for dump.\n");
 948                 goto qla24xx_fw_dump_failed;
 949         }
 950
 951         if (ha->fw_dumped) {
 952                 ql_log(ql_log_warn, vha, 0xd007,
 953                     "Firmware has been previously dumped (%p) "
 954                     "-- ignoring request.\n",
 955                     ha->fw_dump);
 956                 goto qla24xx_fw_dump_failed;
 957         }
 958         fw = &ha->fw_dump->isp.isp24;
 959         qla2xxx_prep_dump(ha, ha->fw_dump);
 960
 961         fw->host_status = htonl(RD_REG_DWORD(&reg->host_status));
 962
 963         /* Pause RISC. */
 964         rval = qla24xx_pause_risc(reg);
 965         if (rval != QLA_SUCCESS)
 966                 goto qla24xx_fw_dump_failed_0;
 967
 968         /* Host interface registers. */
 969         dmp_reg = &reg->flash_addr;
 970         for (cnt = 0; cnt < sizeof(fw->host_reg) / 4; cnt++)
 971                 fw->host_reg[cnt] = htonl(RD_REG_DWORD(dmp_reg++));
 972
 973         /* Disable interrupts. */
 974         WRT_REG_DWORD(&reg->ictrl, 0);
 975         RD_REG_DWORD(&reg->ictrl);
 976
 977         /* Shadow registers. */
 978         WRT_REG_DWORD(&reg->iobase_addr, 0x0F70);
 979         RD_REG_DWORD(&reg->iobase_addr);
 980         WRT_REG_DWORD(&reg->iobase_select, 0xB0000000);
 981         fw->shadow_reg[0] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
 982
 983         WRT_REG_DWORD(&reg->iobase_select, 0xB0100000);
 984         fw->shadow_reg[1] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
 985
 986         WRT_REG_DWORD(&reg->iobase_select, 0xB0200000);
 987         fw->shadow_reg[2] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
 988
 989         WRT_REG_DWORD(&reg->iobase_select, 0xB0300000);
 990         fw->shadow_reg[3] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
 991
 992         WRT_REG_DWORD(&reg->iobase_select, 0xB0400000);
 993         fw->shadow_reg[4] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
 994
 995         WRT_REG_DWORD(&reg->iobase_select, 0xB0500000);
 996         fw->shadow_reg[5] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
 997
 998         WRT_REG_DWORD(&reg->iobase_select, 0xB0600000);
 999         fw->shadow_reg[6] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1000
1001         /* Mailbox registers. */
1002         mbx_reg = &reg->mailbox0;
1003         for (cnt = 0; cnt < sizeof(fw->mailbox_reg) / 2; cnt++)
1004                 fw->mailbox_reg[cnt] = htons(RD_REG_WORD(mbx_reg++));
1005
1006         /* Transfer sequence registers. */
1007         iter_reg = fw->xseq_gp_reg;
1008         iter_reg = qla24xx_read_window(reg, 0xBF00, 16, iter_reg);
1009         iter_reg = qla24xx_read_window(reg, 0xBF10, 16, iter_reg);
1010         iter_reg = qla24xx_read_window(reg, 0xBF20, 16, iter_reg);
1011         iter_reg = qla24xx_read_window(reg, 0xBF30, 16, iter_reg);
1012         iter_reg = qla24xx_read_window(reg, 0xBF40, 16, iter_reg);
1013         iter_reg = qla24xx_read_window(reg, 0xBF50, 16, iter_reg);
1014         iter_reg = qla24xx_read_window(reg, 0xBF60, 16, iter_reg);
1015         qla24xx_read_window(reg, 0xBF70, 16, iter_reg);
1016
1017         qla24xx_read_window(reg, 0xBFE0, 16, fw->xseq_0_reg);
1018         qla24xx_read_window(reg, 0xBFF0, 16, fw->xseq_1_reg);
1019
1020         /* Receive sequence registers. */
1021         iter_reg = fw->rseq_gp_reg;
1022         iter_reg = qla24xx_read_window(reg, 0xFF00, 16, iter_reg);
1023         iter_reg = qla24xx_read_window(reg, 0xFF10, 16, iter_reg);
1024         iter_reg = qla24xx_read_window(reg, 0xFF20, 16, iter_reg);
1025         iter_reg = qla24xx_read_window(reg, 0xFF30, 16, iter_reg);
1026         iter_reg = qla24xx_read_window(reg, 0xFF40, 16, iter_reg);
1027         iter_reg = qla24xx_read_window(reg, 0xFF50, 16, iter_reg);
1028         iter_reg = qla24xx_read_window(reg, 0xFF60, 16, iter_reg);
1029         qla24xx_read_window(reg, 0xFF70, 16, iter_reg);
1030
1031         qla24xx_read_window(reg, 0xFFD0, 16, fw->rseq_0_reg);
1032         qla24xx_read_window(reg, 0xFFE0, 16, fw->rseq_1_reg);
1033         qla24xx_read_window(reg, 0xFFF0, 16, fw->rseq_2_reg);
1034
1035         /* Command DMA registers. */
1036         qla24xx_read_window(reg, 0x7100, 16, fw->cmd_dma_reg);
1037
1038         /* Queues. */
1039         iter_reg = fw->req0_dma_reg;
1040         iter_reg = qla24xx_read_window(reg, 0x7200, 8, iter_reg);
1041         dmp_reg = &reg->iobase_q;
1042         for (cnt = 0; cnt < 7; cnt++)
1043                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1044
1045         iter_reg = fw->resp0_dma_reg;
1046         iter_reg = qla24xx_read_window(reg, 0x7300, 8, iter_reg);
1047         dmp_reg = &reg->iobase_q;
1048         for (cnt = 0; cnt < 7; cnt++)
1049                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1050
1051         iter_reg = fw->req1_dma_reg;
1052         iter_reg = qla24xx_read_window(reg, 0x7400, 8, iter_reg);
1053         dmp_reg = &reg->iobase_q;
1054         for (cnt = 0; cnt < 7; cnt++)
1055                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1056
1057         /* Transmit DMA registers. */
1058         iter_reg = fw->xmt0_dma_reg;
1059         iter_reg = qla24xx_read_window(reg, 0x7600, 16, iter_reg);
1060         qla24xx_read_window(reg, 0x7610, 16, iter_reg);
1061
1062         iter_reg = fw->xmt1_dma_reg;
1063         iter_reg = qla24xx_read_window(reg, 0x7620, 16, iter_reg);
1064         qla24xx_read_window(reg, 0x7630, 16, iter_reg);
1065
1066         iter_reg = fw->xmt2_dma_reg;
1067         iter_reg = qla24xx_read_window(reg, 0x7640, 16, iter_reg);
1068         qla24xx_read_window(reg, 0x7650, 16, iter_reg);
1069
1070         iter_reg = fw->xmt3_dma_reg;
1071         iter_reg = qla24xx_read_window(reg, 0x7660, 16, iter_reg);
1072         qla24xx_read_window(reg, 0x7670, 16, iter_reg);
1073
1074         iter_reg = fw->xmt4_dma_reg;
1075         iter_reg = qla24xx_read_window(reg, 0x7680, 16, iter_reg);
1076         qla24xx_read_window(reg, 0x7690, 16, iter_reg);
1077
1078         qla24xx_read_window(reg, 0x76A0, 16, fw->xmt_data_dma_reg);
1079
1080         /* Receive DMA registers. */
1081         iter_reg = fw->rcvt0_data_dma_reg;
1082         iter_reg = qla24xx_read_window(reg, 0x7700, 16, iter_reg);
1083         qla24xx_read_window(reg, 0x7710, 16, iter_reg);
1084
1085         iter_reg = fw->rcvt1_data_dma_reg;
1086         iter_reg = qla24xx_read_window(reg, 0x7720, 16, iter_reg);
1087         qla24xx_read_window(reg, 0x7730, 16, iter_reg);
1088
1089         /* RISC registers. */
1090         iter_reg = fw->risc_gp_reg;
1091         iter_reg = qla24xx_read_window(reg, 0x0F00, 16, iter_reg);
1092         iter_reg = qla24xx_read_window(reg, 0x0F10, 16, iter_reg);
1093         iter_reg = qla24xx_read_window(reg, 0x0F20, 16, iter_reg);
1094         iter_reg = qla24xx_read_window(reg, 0x0F30, 16, iter_reg);
1095         iter_reg = qla24xx_read_window(reg, 0x0F40, 16, iter_reg);
1096         iter_reg = qla24xx_read_window(reg, 0x0F50, 16, iter_reg);
1097         iter_reg = qla24xx_read_window(reg, 0x0F60, 16, iter_reg);
1098         qla24xx_read_window(reg, 0x0F70, 16, iter_reg);
1099
1100         /* Local memory controller registers. */
1101         iter_reg = fw->lmc_reg;
1102         iter_reg = qla24xx_read_window(reg, 0x3000, 16, iter_reg);
1103         iter_reg = qla24xx_read_window(reg, 0x3010, 16, iter_reg);
1104         iter_reg = qla24xx_read_window(reg, 0x3020, 16, iter_reg);
1105         iter_reg = qla24xx_read_window(reg, 0x3030, 16, iter_reg);
1106         iter_reg = qla24xx_read_window(reg, 0x3040, 16, iter_reg);
1107         iter_reg = qla24xx_read_window(reg, 0x3050, 16, iter_reg);
1108         qla24xx_read_window(reg, 0x3060, 16, iter_reg);
1109
1110         /* Fibre Protocol Module registers. */
1111         iter_reg = fw->fpm_hdw_reg;
1112         iter_reg = qla24xx_read_window(reg, 0x4000, 16, iter_reg);
1113         iter_reg = qla24xx_read_window(reg, 0x4010, 16, iter_reg);
1114         iter_reg = qla24xx_read_window(reg, 0x4020, 16, iter_reg);
1115         iter_reg = qla24xx_read_window(reg, 0x4030, 16, iter_reg);
1116         iter_reg = qla24xx_read_window(reg, 0x4040, 16, iter_reg);
1117         iter_reg = qla24xx_read_window(reg, 0x4050, 16, iter_reg);
1118         iter_reg = qla24xx_read_window(reg, 0x4060, 16, iter_reg);
1119         iter_reg = qla24xx_read_window(reg, 0x4070, 16, iter_reg);
1120         iter_reg = qla24xx_read_window(reg, 0x4080, 16, iter_reg);
1121         iter_reg = qla24xx_read_window(reg, 0x4090, 16, iter_reg);
1122         iter_reg = qla24xx_read_window(reg, 0x40A0, 16, iter_reg);
1123         qla24xx_read_window(reg, 0x40B0, 16, iter_reg);
1124
1125         /* Frame Buffer registers. */
1126         iter_reg = fw->fb_hdw_reg;
1127         iter_reg = qla24xx_read_window(reg, 0x6000, 16, iter_reg);
1128         iter_reg = qla24xx_read_window(reg, 0x6010, 16, iter_reg);
1129         iter_reg = qla24xx_read_window(reg, 0x6020, 16, iter_reg);
1130         iter_reg = qla24xx_read_window(reg, 0x6030, 16, iter_reg);
1131         iter_reg = qla24xx_read_window(reg, 0x6040, 16, iter_reg);
1132         iter_reg = qla24xx_read_window(reg, 0x6100, 16, iter_reg);
1133         iter_reg = qla24xx_read_window(reg, 0x6130, 16, iter_reg);
1134         iter_reg = qla24xx_read_window(reg, 0x6150, 16, iter_reg);
1135         iter_reg = qla24xx_read_window(reg, 0x6170, 16, iter_reg);
1136         iter_reg = qla24xx_read_window(reg, 0x6190, 16, iter_reg);
1137         qla24xx_read_window(reg, 0x61B0, 16, iter_reg);
1138
1139         rval = qla24xx_soft_reset(ha);
1140         if (rval != QLA_SUCCESS)
1141                 goto qla24xx_fw_dump_failed_0;
1142
1143         rval = qla24xx_dump_memory(ha, fw->code_ram, sizeof(fw->code_ram),
1144             &nxt);
1145         if (rval != QLA_SUCCESS)
1146                 goto qla24xx_fw_dump_failed_0;
1147
1148         nxt = qla2xxx_copy_queues(ha, nxt);
1149
1150         qla24xx_copy_eft(ha, nxt);
1151
1152         nxt_chain = (void *)ha->fw_dump + ha->chain_offset;
1153         nxt_chain = qla2xxx_copy_atioqueues(ha, nxt_chain, &last_chain);
1154         if (last_chain) {
1155                 ha->fw_dump->version |= __constant_htonl(DUMP_CHAIN_VARIANT);
1156                 *last_chain |= __constant_htonl(DUMP_CHAIN_LAST);
1157         }
1158
1159         /* Adjust valid length. */
1160         ha->fw_dump_len = (nxt_chain - (void *)ha->fw_dump);
1161
1162 qla24xx_fw_dump_failed_0:
1163         qla2xxx_dump_post_process(base_vha, rval);
1164
1165 qla24xx_fw_dump_failed:
1166         if (!hardware_locked)
1167                 spin_unlock_irqrestore(&ha->hardware_lock, flags);
1168 }
1169
1170 void
1171 qla25xx_fw_dump(scsi_qla_host_t *vha, int hardware_locked)
1172 {
1173         int             rval;
1174         uint32_t        cnt;
1175         uint32_t        risc_address;
1176         struct qla_hw_data *ha = vha->hw;
1177         struct device_reg_24xx __iomem *reg = &ha->iobase->isp24;
1178         uint32_t __iomem *dmp_reg;
1179         uint32_t        *iter_reg;
1180         uint16_t __iomem *mbx_reg;
1181         unsigned long   flags;
1182         struct qla25xx_fw_dump *fw;
1183         uint32_t        ext_mem_cnt;
1184         void            *nxt, *nxt_chain;
1185         uint32_t        *last_chain = NULL;
1186         struct scsi_qla_host *base_vha = pci_get_drvdata(ha->pdev);
1187
1188         risc_address = ext_mem_cnt = 0;
1189         flags = 0;
1190
1191         if (!hardware_locked)
1192                 spin_lock_irqsave(&ha->hardware_lock, flags);
1193
1194         if (!ha->fw_dump) {
1195                 ql_log(ql_log_warn, vha, 0xd008,
1196                     "No buffer available for dump.\n");
1197                 goto qla25xx_fw_dump_failed;
1198         }
1199
1200         if (ha->fw_dumped) {
1201                 ql_log(ql_log_warn, vha, 0xd009,
1202                     "Firmware has been previously dumped (%p) "
1203                     "-- ignoring request.\n",
1204                     ha->fw_dump);
1205                 goto qla25xx_fw_dump_failed;
1206         }
1207         fw = &ha->fw_dump->isp.isp25;
1208         qla2xxx_prep_dump(ha, ha->fw_dump);
1209         ha->fw_dump->version = __constant_htonl(2);
1210
1211         fw->host_status = htonl(RD_REG_DWORD(&reg->host_status));
1212
1213         /* Pause RISC. */
1214         rval = qla24xx_pause_risc(reg);
1215         if (rval != QLA_SUCCESS)
1216                 goto qla25xx_fw_dump_failed_0;
1217
1218         /* Host/Risc registers. */
1219         iter_reg = fw->host_risc_reg;
1220         iter_reg = qla24xx_read_window(reg, 0x7000, 16, iter_reg);
1221         qla24xx_read_window(reg, 0x7010, 16, iter_reg);
1222
1223         /* PCIe registers. */
1224         WRT_REG_DWORD(&reg->iobase_addr, 0x7C00);
1225         RD_REG_DWORD(&reg->iobase_addr);
1226         WRT_REG_DWORD(&reg->iobase_window, 0x01);
1227         dmp_reg = &reg->iobase_c4;
1228         fw->pcie_regs[0] = htonl(RD_REG_DWORD(dmp_reg++));
1229         fw->pcie_regs[1] = htonl(RD_REG_DWORD(dmp_reg++));
1230         fw->pcie_regs[2] = htonl(RD_REG_DWORD(dmp_reg));
1231         fw->pcie_regs[3] = htonl(RD_REG_DWORD(&reg->iobase_window));
1232
1233         WRT_REG_DWORD(&reg->iobase_window, 0x00);
1234         RD_REG_DWORD(&reg->iobase_window);
1235
1236         /* Host interface registers. */
1237         dmp_reg = &reg->flash_addr;
1238         for (cnt = 0; cnt < sizeof(fw->host_reg) / 4; cnt++)
1239                 fw->host_reg[cnt] = htonl(RD_REG_DWORD(dmp_reg++));
1240
1241         /* Disable interrupts. */
1242         WRT_REG_DWORD(&reg->ictrl, 0);
1243         RD_REG_DWORD(&reg->ictrl);
1244
1245         /* Shadow registers. */
1246         WRT_REG_DWORD(&reg->iobase_addr, 0x0F70);
1247         RD_REG_DWORD(&reg->iobase_addr);
1248         WRT_REG_DWORD(&reg->iobase_select, 0xB0000000);
1249         fw->shadow_reg[0] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1250
1251         WRT_REG_DWORD(&reg->iobase_select, 0xB0100000);
1252         fw->shadow_reg[1] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1253
1254         WRT_REG_DWORD(&reg->iobase_select, 0xB0200000);
1255         fw->shadow_reg[2] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1256
1257         WRT_REG_DWORD(&reg->iobase_select, 0xB0300000);
1258         fw->shadow_reg[3] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1259
1260         WRT_REG_DWORD(&reg->iobase_select, 0xB0400000);
1261         fw->shadow_reg[4] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1262
1263         WRT_REG_DWORD(&reg->iobase_select, 0xB0500000);
1264         fw->shadow_reg[5] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1265
1266         WRT_REG_DWORD(&reg->iobase_select, 0xB0600000);
1267         fw->shadow_reg[6] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1268
1269         WRT_REG_DWORD(&reg->iobase_select, 0xB0700000);
1270         fw->shadow_reg[7] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1271
1272         WRT_REG_DWORD(&reg->iobase_select, 0xB0800000);
1273         fw->shadow_reg[8] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1274
1275         WRT_REG_DWORD(&reg->iobase_select, 0xB0900000);
1276         fw->shadow_reg[9] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1277
1278         WRT_REG_DWORD(&reg->iobase_select, 0xB0A00000);
1279         fw->shadow_reg[10] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1280
1281         /* RISC I/O register. */
1282         WRT_REG_DWORD(&reg->iobase_addr, 0x0010);
1283         fw->risc_io_reg = htonl(RD_REG_DWORD(&reg->iobase_window));
1284
1285         /* Mailbox registers. */
1286         mbx_reg = &reg->mailbox0;
1287         for (cnt = 0; cnt < sizeof(fw->mailbox_reg) / 2; cnt++)
1288                 fw->mailbox_reg[cnt] = htons(RD_REG_WORD(mbx_reg++));
1289
1290         /* Transfer sequence registers. */
1291         iter_reg = fw->xseq_gp_reg;
1292         iter_reg = qla24xx_read_window(reg, 0xBF00, 16, iter_reg);
1293         iter_reg = qla24xx_read_window(reg, 0xBF10, 16, iter_reg);
1294         iter_reg = qla24xx_read_window(reg, 0xBF20, 16, iter_reg);
1295         iter_reg = qla24xx_read_window(reg, 0xBF30, 16, iter_reg);
1296         iter_reg = qla24xx_read_window(reg, 0xBF40, 16, iter_reg);
1297         iter_reg = qla24xx_read_window(reg, 0xBF50, 16, iter_reg);
1298         iter_reg = qla24xx_read_window(reg, 0xBF60, 16, iter_reg);
1299         qla24xx_read_window(reg, 0xBF70, 16, iter_reg);
1300
1301         iter_reg = fw->xseq_0_reg;
1302         iter_reg = qla24xx_read_window(reg, 0xBFC0, 16, iter_reg);
1303         iter_reg = qla24xx_read_window(reg, 0xBFD0, 16, iter_reg);
1304         qla24xx_read_window(reg, 0xBFE0, 16, iter_reg);
1305
1306         qla24xx_read_window(reg, 0xBFF0, 16, fw->xseq_1_reg);
1307
1308         /* Receive sequence registers. */
1309         iter_reg = fw->rseq_gp_reg;
1310         iter_reg = qla24xx_read_window(reg, 0xFF00, 16, iter_reg);
1311         iter_reg = qla24xx_read_window(reg, 0xFF10, 16, iter_reg);
1312         iter_reg = qla24xx_read_window(reg, 0xFF20, 16, iter_reg);
1313         iter_reg = qla24xx_read_window(reg, 0xFF30, 16, iter_reg);
1314         iter_reg = qla24xx_read_window(reg, 0xFF40, 16, iter_reg);
1315         iter_reg = qla24xx_read_window(reg, 0xFF50, 16, iter_reg);
1316         iter_reg = qla24xx_read_window(reg, 0xFF60, 16, iter_reg);
1317         qla24xx_read_window(reg, 0xFF70, 16, iter_reg);
1318
1319         iter_reg = fw->rseq_0_reg;
1320         iter_reg = qla24xx_read_window(reg, 0xFFC0, 16, iter_reg);
1321         qla24xx_read_window(reg, 0xFFD0, 16, iter_reg);
1322
1323         qla24xx_read_window(reg, 0xFFE0, 16, fw->rseq_1_reg);
1324         qla24xx_read_window(reg, 0xFFF0, 16, fw->rseq_2_reg);
1325
1326         /* Auxiliary sequence registers. */
1327         iter_reg = fw->aseq_gp_reg;
1328         iter_reg = qla24xx_read_window(reg, 0xB000, 16, iter_reg);
1329         iter_reg = qla24xx_read_window(reg, 0xB010, 16, iter_reg);
1330         iter_reg = qla24xx_read_window(reg, 0xB020, 16, iter_reg);
1331         iter_reg = qla24xx_read_window(reg, 0xB030, 16, iter_reg);
1332         iter_reg = qla24xx_read_window(reg, 0xB040, 16, iter_reg);
1333         iter_reg = qla24xx_read_window(reg, 0xB050, 16, iter_reg);
1334         iter_reg = qla24xx_read_window(reg, 0xB060, 16, iter_reg);
1335         qla24xx_read_window(reg, 0xB070, 16, iter_reg);
1336
1337         iter_reg = fw->aseq_0_reg;
1338         iter_reg = qla24xx_read_window(reg, 0xB0C0, 16, iter_reg);
1339         qla24xx_read_window(reg, 0xB0D0, 16, iter_reg);
1340
1341         qla24xx_read_window(reg, 0xB0E0, 16, fw->aseq_1_reg);
1342         qla24xx_read_window(reg, 0xB0F0, 16, fw->aseq_2_reg);
1343
1344         /* Command DMA registers. */
1345         qla24xx_read_window(reg, 0x7100, 16, fw->cmd_dma_reg);
1346
1347         /* Queues. */
1348         iter_reg = fw->req0_dma_reg;
1349         iter_reg = qla24xx_read_window(reg, 0x7200, 8, iter_reg);
1350         dmp_reg = &reg->iobase_q;
1351         for (cnt = 0; cnt < 7; cnt++)
1352                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1353
1354         iter_reg = fw->resp0_dma_reg;
1355         iter_reg = qla24xx_read_window(reg, 0x7300, 8, iter_reg);
1356         dmp_reg = &reg->iobase_q;
1357         for (cnt = 0; cnt < 7; cnt++)
1358                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1359
1360         iter_reg = fw->req1_dma_reg;
1361         iter_reg = qla24xx_read_window(reg, 0x7400, 8, iter_reg);
1362         dmp_reg = &reg->iobase_q;
1363         for (cnt = 0; cnt < 7; cnt++)
1364                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1365
1366         /* Transmit DMA registers. */
1367         iter_reg = fw->xmt0_dma_reg;
1368         iter_reg = qla24xx_read_window(reg, 0x7600, 16, iter_reg);
1369         qla24xx_read_window(reg, 0x7610, 16, iter_reg);
1370
1371         iter_reg = fw->xmt1_dma_reg;
1372         iter_reg = qla24xx_read_window(reg, 0x7620, 16, iter_reg);
1373         qla24xx_read_window(reg, 0x7630, 16, iter_reg);
1374
1375         iter_reg = fw->xmt2_dma_reg;
1376         iter_reg = qla24xx_read_window(reg, 0x7640, 16, iter_reg);
1377         qla24xx_read_window(reg, 0x7650, 16, iter_reg);
1378
1379         iter_reg = fw->xmt3_dma_reg;
1380         iter_reg = qla24xx_read_window(reg, 0x7660, 16, iter_reg);
1381         qla24xx_read_window(reg, 0x7670, 16, iter_reg);
1382
1383         iter_reg = fw->xmt4_dma_reg;
1384         iter_reg = qla24xx_read_window(reg, 0x7680, 16, iter_reg);
1385         qla24xx_read_window(reg, 0x7690, 16, iter_reg);
1386
1387         qla24xx_read_window(reg, 0x76A0, 16, fw->xmt_data_dma_reg);
1388
1389         /* Receive DMA registers. */
1390         iter_reg = fw->rcvt0_data_dma_reg;
1391         iter_reg = qla24xx_read_window(reg, 0x7700, 16, iter_reg);
1392         qla24xx_read_window(reg, 0x7710, 16, iter_reg);
1393
1394         iter_reg = fw->rcvt1_data_dma_reg;
1395         iter_reg = qla24xx_read_window(reg, 0x7720, 16, iter_reg);
1396         qla24xx_read_window(reg, 0x7730, 16, iter_reg);
1397
1398         /* RISC registers. */
1399         iter_reg = fw->risc_gp_reg;
1400         iter_reg = qla24xx_read_window(reg, 0x0F00, 16, iter_reg);
1401         iter_reg = qla24xx_read_window(reg, 0x0F10, 16, iter_reg);
1402         iter_reg = qla24xx_read_window(reg, 0x0F20, 16, iter_reg);
1403         iter_reg = qla24xx_read_window(reg, 0x0F30, 16, iter_reg);
1404         iter_reg = qla24xx_read_window(reg, 0x0F40, 16, iter_reg);
1405         iter_reg = qla24xx_read_window(reg, 0x0F50, 16, iter_reg);
1406         iter_reg = qla24xx_read_window(reg, 0x0F60, 16, iter_reg);
1407         qla24xx_read_window(reg, 0x0F70, 16, iter_reg);
1408
1409         /* Local memory controller registers. */
1410         iter_reg = fw->lmc_reg;
1411         iter_reg = qla24xx_read_window(reg, 0x3000, 16, iter_reg);
1412         iter_reg = qla24xx_read_window(reg, 0x3010, 16, iter_reg);
1413         iter_reg = qla24xx_read_window(reg, 0x3020, 16, iter_reg);
1414         iter_reg = qla24xx_read_window(reg, 0x3030, 16, iter_reg);
1415         iter_reg = qla24xx_read_window(reg, 0x3040, 16, iter_reg);
1416         iter_reg = qla24xx_read_window(reg, 0x3050, 16, iter_reg);
1417         iter_reg = qla24xx_read_window(reg, 0x3060, 16, iter_reg);
1418         qla24xx_read_window(reg, 0x3070, 16, iter_reg);
1419
1420         /* Fibre Protocol Module registers. */
1421         iter_reg = fw->fpm_hdw_reg;
1422         iter_reg = qla24xx_read_window(reg, 0x4000, 16, iter_reg);
1423         iter_reg = qla24xx_read_window(reg, 0x4010, 16, iter_reg);
1424         iter_reg = qla24xx_read_window(reg, 0x4020, 16, iter_reg);
1425         iter_reg = qla24xx_read_window(reg, 0x4030, 16, iter_reg);
1426         iter_reg = qla24xx_read_window(reg, 0x4040, 16, iter_reg);
1427         iter_reg = qla24xx_read_window(reg, 0x4050, 16, iter_reg);
1428         iter_reg = qla24xx_read_window(reg, 0x4060, 16, iter_reg);
1429         iter_reg = qla24xx_read_window(reg, 0x4070, 16, iter_reg);
1430         iter_reg = qla24xx_read_window(reg, 0x4080, 16, iter_reg);
1431         iter_reg = qla24xx_read_window(reg, 0x4090, 16, iter_reg);
1432         iter_reg = qla24xx_read_window(reg, 0x40A0, 16, iter_reg);
1433         qla24xx_read_window(reg, 0x40B0, 16, iter_reg);
1434
1435         /* Frame Buffer registers. */
1436         iter_reg = fw->fb_hdw_reg;
1437         iter_reg = qla24xx_read_window(reg, 0x6000, 16, iter_reg);
1438         iter_reg = qla24xx_read_window(reg, 0x6010, 16, iter_reg);
1439         iter_reg = qla24xx_read_window(reg, 0x6020, 16, iter_reg);
1440         iter_reg = qla24xx_read_window(reg, 0x6030, 16, iter_reg);
1441         iter_reg = qla24xx_read_window(reg, 0x6040, 16, iter_reg);
1442         iter_reg = qla24xx_read_window(reg, 0x6100, 16, iter_reg);
1443         iter_reg = qla24xx_read_window(reg, 0x6130, 16, iter_reg);
1444         iter_reg = qla24xx_read_window(reg, 0x6150, 16, iter_reg);
1445         iter_reg = qla24xx_read_window(reg, 0x6170, 16, iter_reg);
1446         iter_reg = qla24xx_read_window(reg, 0x6190, 16, iter_reg);
1447         iter_reg = qla24xx_read_window(reg, 0x61B0, 16, iter_reg);
1448         qla24xx_read_window(reg, 0x6F00, 16, iter_reg);
1449
1450         /* Multi queue registers */
1451         nxt_chain = qla25xx_copy_mq(ha, (void *)ha->fw_dump + ha->chain_offset,
1452             &last_chain);
1453
1454         rval = qla24xx_soft_reset(ha);
1455         if (rval != QLA_SUCCESS)
1456                 goto qla25xx_fw_dump_failed_0;
1457
1458         rval = qla24xx_dump_memory(ha, fw->code_ram, sizeof(fw->code_ram),
1459             &nxt);
1460         if (rval != QLA_SUCCESS)
1461                 goto qla25xx_fw_dump_failed_0;
1462
1463         nxt = qla2xxx_copy_queues(ha, nxt);
1464
1465         nxt = qla24xx_copy_eft(ha, nxt);
1466
1467         /* Chain entries -- started with MQ. */
1468         nxt_chain = qla25xx_copy_fce(ha, nxt_chain, &last_chain);
1469         nxt_chain = qla25xx_copy_mqueues(ha, nxt_chain, &last_chain);
1470         nxt_chain = qla2xxx_copy_atioqueues(ha, nxt_chain, &last_chain);
1471         if (last_chain) {
1472                 ha->fw_dump->version |= __constant_htonl(DUMP_CHAIN_VARIANT);
1473                 *last_chain |= __constant_htonl(DUMP_CHAIN_LAST);
1474         }
1475
1476         /* Adjust valid length. */
1477         ha->fw_dump_len = (nxt_chain - (void *)ha->fw_dump);
1478
1479 qla25xx_fw_dump_failed_0:
1480         qla2xxx_dump_post_process(base_vha, rval);
1481
1482 qla25xx_fw_dump_failed:
1483         if (!hardware_locked)
1484                 spin_unlock_irqrestore(&ha->hardware_lock, flags);
1485 }
1486
1487 void
1488 qla81xx_fw_dump(scsi_qla_host_t *vha, int hardware_locked)
1489 {
1490         int             rval;
1491         uint32_t        cnt;
1492         uint32_t        risc_address;
1493         struct qla_hw_data *ha = vha->hw;
1494         struct device_reg_24xx __iomem *reg = &ha->iobase->isp24;
1495         uint32_t __iomem *dmp_reg;
1496         uint32_t        *iter_reg;
1497         uint16_t __iomem *mbx_reg;
1498         unsigned long   flags;
1499         struct qla81xx_fw_dump *fw;
1500         uint32_t        ext_mem_cnt;
1501         void            *nxt, *nxt_chain;
1502         uint32_t        *last_chain = NULL;
1503         struct scsi_qla_host *base_vha = pci_get_drvdata(ha->pdev);
1504
1505         risc_address = ext_mem_cnt = 0;
1506         flags = 0;
1507
1508         if (!hardware_locked)
1509                 spin_lock_irqsave(&ha->hardware_lock, flags);
1510
1511         if (!ha->fw_dump) {
1512                 ql_log(ql_log_warn, vha, 0xd00a,
1513                     "No buffer available for dump.\n");
1514                 goto qla81xx_fw_dump_failed;
1515         }
1516
1517         if (ha->fw_dumped) {
1518                 ql_log(ql_log_warn, vha, 0xd00b,
1519                     "Firmware has been previously dumped (%p) "
1520                     "-- ignoring request.\n",
1521                     ha->fw_dump);
1522                 goto qla81xx_fw_dump_failed;
1523         }
1524         fw = &ha->fw_dump->isp.isp81;
1525         qla2xxx_prep_dump(ha, ha->fw_dump);
1526
1527         fw->host_status = htonl(RD_REG_DWORD(&reg->host_status));
1528
1529         /* Pause RISC. */
1530         rval = qla24xx_pause_risc(reg);
1531         if (rval != QLA_SUCCESS)
1532                 goto qla81xx_fw_dump_failed_0;
1533
1534         /* Host/Risc registers. */
1535         iter_reg = fw->host_risc_reg;
1536         iter_reg = qla24xx_read_window(reg, 0x7000, 16, iter_reg);
1537         qla24xx_read_window(reg, 0x7010, 16, iter_reg);
1538
1539         /* PCIe registers. */
1540         WRT_REG_DWORD(&reg->iobase_addr, 0x7C00);
1541         RD_REG_DWORD(&reg->iobase_addr);
1542         WRT_REG_DWORD(&reg->iobase_window, 0x01);
1543         dmp_reg = &reg->iobase_c4;
1544         fw->pcie_regs[0] = htonl(RD_REG_DWORD(dmp_reg++));
1545         fw->pcie_regs[1] = htonl(RD_REG_DWORD(dmp_reg++));
1546         fw->pcie_regs[2] = htonl(RD_REG_DWORD(dmp_reg));
1547         fw->pcie_regs[3] = htonl(RD_REG_DWORD(&reg->iobase_window));
1548
1549         WRT_REG_DWORD(&reg->iobase_window, 0x00);
1550         RD_REG_DWORD(&reg->iobase_window);
1551
1552         /* Host interface registers. */
1553         dmp_reg = &reg->flash_addr;
1554         for (cnt = 0; cnt < sizeof(fw->host_reg) / 4; cnt++)
1555                 fw->host_reg[cnt] = htonl(RD_REG_DWORD(dmp_reg++));
1556
1557         /* Disable interrupts. */
1558         WRT_REG_DWORD(&reg->ictrl, 0);
1559         RD_REG_DWORD(&reg->ictrl);
1560
1561         /* Shadow registers. */
1562         WRT_REG_DWORD(&reg->iobase_addr, 0x0F70);
1563         RD_REG_DWORD(&reg->iobase_addr);
1564         WRT_REG_DWORD(&reg->iobase_select, 0xB0000000);
1565         fw->shadow_reg[0] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1566
1567         WRT_REG_DWORD(&reg->iobase_select, 0xB0100000);
1568         fw->shadow_reg[1] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1569
1570         WRT_REG_DWORD(&reg->iobase_select, 0xB0200000);
1571         fw->shadow_reg[2] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1572
1573         WRT_REG_DWORD(&reg->iobase_select, 0xB0300000);
1574         fw->shadow_reg[3] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1575
1576         WRT_REG_DWORD(&reg->iobase_select, 0xB0400000);
1577         fw->shadow_reg[4] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1578
1579         WRT_REG_DWORD(&reg->iobase_select, 0xB0500000);
1580         fw->shadow_reg[5] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1581
1582         WRT_REG_DWORD(&reg->iobase_select, 0xB0600000);
1583         fw->shadow_reg[6] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1584
1585         WRT_REG_DWORD(&reg->iobase_select, 0xB0700000);
1586         fw->shadow_reg[7] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1587
1588         WRT_REG_DWORD(&reg->iobase_select, 0xB0800000);
1589         fw->shadow_reg[8] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1590
1591         WRT_REG_DWORD(&reg->iobase_select, 0xB0900000);
1592         fw->shadow_reg[9] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1593
1594         WRT_REG_DWORD(&reg->iobase_select, 0xB0A00000);
1595         fw->shadow_reg[10] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1596
1597         /* RISC I/O register. */
1598         WRT_REG_DWORD(&reg->iobase_addr, 0x0010);
1599         fw->risc_io_reg = htonl(RD_REG_DWORD(&reg->iobase_window));
1600
1601         /* Mailbox registers. */
1602         mbx_reg = &reg->mailbox0;
1603         for (cnt = 0; cnt < sizeof(fw->mailbox_reg) / 2; cnt++)
1604                 fw->mailbox_reg[cnt] = htons(RD_REG_WORD(mbx_reg++));
1605
1606         /* Transfer sequence registers. */
1607         iter_reg = fw->xseq_gp_reg;
1608         iter_reg = qla24xx_read_window(reg, 0xBF00, 16, iter_reg);
1609         iter_reg = qla24xx_read_window(reg, 0xBF10, 16, iter_reg);
1610         iter_reg = qla24xx_read_window(reg, 0xBF20, 16, iter_reg);
1611         iter_reg = qla24xx_read_window(reg, 0xBF30, 16, iter_reg);
1612         iter_reg = qla24xx_read_window(reg, 0xBF40, 16, iter_reg);
1613         iter_reg = qla24xx_read_window(reg, 0xBF50, 16, iter_reg);
1614         iter_reg = qla24xx_read_window(reg, 0xBF60, 16, iter_reg);
1615         qla24xx_read_window(reg, 0xBF70, 16, iter_reg);
1616
1617         iter_reg = fw->xseq_0_reg;
1618         iter_reg = qla24xx_read_window(reg, 0xBFC0, 16, iter_reg);
1619         iter_reg = qla24xx_read_window(reg, 0xBFD0, 16, iter_reg);
1620         qla24xx_read_window(reg, 0xBFE0, 16, iter_reg);
1621
1622         qla24xx_read_window(reg, 0xBFF0, 16, fw->xseq_1_reg);
1623
1624         /* Receive sequence registers. */
1625         iter_reg = fw->rseq_gp_reg;
1626         iter_reg = qla24xx_read_window(reg, 0xFF00, 16, iter_reg);
1627         iter_reg = qla24xx_read_window(reg, 0xFF10, 16, iter_reg);
1628         iter_reg = qla24xx_read_window(reg, 0xFF20, 16, iter_reg);
1629         iter_reg = qla24xx_read_window(reg, 0xFF30, 16, iter_reg);
1630         iter_reg = qla24xx_read_window(reg, 0xFF40, 16, iter_reg);
1631         iter_reg = qla24xx_read_window(reg, 0xFF50, 16, iter_reg);
1632         iter_reg = qla24xx_read_window(reg, 0xFF60, 16, iter_reg);
1633         qla24xx_read_window(reg, 0xFF70, 16, iter_reg);
1634
1635         iter_reg = fw->rseq_0_reg;
1636         iter_reg = qla24xx_read_window(reg, 0xFFC0, 16, iter_reg);
1637         qla24xx_read_window(reg, 0xFFD0, 16, iter_reg);
1638
1639         qla24xx_read_window(reg, 0xFFE0, 16, fw->rseq_1_reg);
1640         qla24xx_read_window(reg, 0xFFF0, 16, fw->rseq_2_reg);
1641
1642         /* Auxiliary sequence registers. */
1643         iter_reg = fw->aseq_gp_reg;
1644         iter_reg = qla24xx_read_window(reg, 0xB000, 16, iter_reg);
1645         iter_reg = qla24xx_read_window(reg, 0xB010, 16, iter_reg);
1646         iter_reg = qla24xx_read_window(reg, 0xB020, 16, iter_reg);
1647         iter_reg = qla24xx_read_window(reg, 0xB030, 16, iter_reg);
1648         iter_reg = qla24xx_read_window(reg, 0xB040, 16, iter_reg);
1649         iter_reg = qla24xx_read_window(reg, 0xB050, 16, iter_reg);
1650         iter_reg = qla24xx_read_window(reg, 0xB060, 16, iter_reg);
1651         qla24xx_read_window(reg, 0xB070, 16, iter_reg);
1652
1653         iter_reg = fw->aseq_0_reg;
1654         iter_reg = qla24xx_read_window(reg, 0xB0C0, 16, iter_reg);
1655         qla24xx_read_window(reg, 0xB0D0, 16, iter_reg);
1656
1657         qla24xx_read_window(reg, 0xB0E0, 16, fw->aseq_1_reg);
1658         qla24xx_read_window(reg, 0xB0F0, 16, fw->aseq_2_reg);
1659
1660         /* Command DMA registers. */
1661         qla24xx_read_window(reg, 0x7100, 16, fw->cmd_dma_reg);
1662
1663         /* Queues. */
1664         iter_reg = fw->req0_dma_reg;
1665         iter_reg = qla24xx_read_window(reg, 0x7200, 8, iter_reg);
1666         dmp_reg = &reg->iobase_q;
1667         for (cnt = 0; cnt < 7; cnt++)
1668                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1669
1670         iter_reg = fw->resp0_dma_reg;
1671         iter_reg = qla24xx_read_window(reg, 0x7300, 8, iter_reg);
1672         dmp_reg = &reg->iobase_q;
1673         for (cnt = 0; cnt < 7; cnt++)
1674                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1675
1676         iter_reg = fw->req1_dma_reg;
1677         iter_reg = qla24xx_read_window(reg, 0x7400, 8, iter_reg);
1678         dmp_reg = &reg->iobase_q;
1679         for (cnt = 0; cnt < 7; cnt++)
1680                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
1681
1682         /* Transmit DMA registers. */
1683         iter_reg = fw->xmt0_dma_reg;
1684         iter_reg = qla24xx_read_window(reg, 0x7600, 16, iter_reg);
1685         qla24xx_read_window(reg, 0x7610, 16, iter_reg);
1686
1687         iter_reg = fw->xmt1_dma_reg;
1688         iter_reg = qla24xx_read_window(reg, 0x7620, 16, iter_reg);
1689         qla24xx_read_window(reg, 0x7630, 16, iter_reg);
1690
1691         iter_reg = fw->xmt2_dma_reg;
1692         iter_reg = qla24xx_read_window(reg, 0x7640, 16, iter_reg);
1693         qla24xx_read_window(reg, 0x7650, 16, iter_reg);
1694
1695         iter_reg = fw->xmt3_dma_reg;
1696         iter_reg = qla24xx_read_window(reg, 0x7660, 16, iter_reg);
1697         qla24xx_read_window(reg, 0x7670, 16, iter_reg);
1698
1699         iter_reg = fw->xmt4_dma_reg;
1700         iter_reg = qla24xx_read_window(reg, 0x7680, 16, iter_reg);
1701         qla24xx_read_window(reg, 0x7690, 16, iter_reg);
1702
1703         qla24xx_read_window(reg, 0x76A0, 16, fw->xmt_data_dma_reg);
1704
1705         /* Receive DMA registers. */
1706         iter_reg = fw->rcvt0_data_dma_reg;
1707         iter_reg = qla24xx_read_window(reg, 0x7700, 16, iter_reg);
1708         qla24xx_read_window(reg, 0x7710, 16, iter_reg);
1709
1710         iter_reg = fw->rcvt1_data_dma_reg;
1711         iter_reg = qla24xx_read_window(reg, 0x7720, 16, iter_reg);
1712         qla24xx_read_window(reg, 0x7730, 16, iter_reg);
1713
1714         /* RISC registers. */
1715         iter_reg = fw->risc_gp_reg;
1716         iter_reg = qla24xx_read_window(reg, 0x0F00, 16, iter_reg);
1717         iter_reg = qla24xx_read_window(reg, 0x0F10, 16, iter_reg);
1718         iter_reg = qla24xx_read_window(reg, 0x0F20, 16, iter_reg);
1719         iter_reg = qla24xx_read_window(reg, 0x0F30, 16, iter_reg);
1720         iter_reg = qla24xx_read_window(reg, 0x0F40, 16, iter_reg);
1721         iter_reg = qla24xx_read_window(reg, 0x0F50, 16, iter_reg);
1722         iter_reg = qla24xx_read_window(reg, 0x0F60, 16, iter_reg);
1723         qla24xx_read_window(reg, 0x0F70, 16, iter_reg);
1724
1725         /* Local memory controller registers. */
1726         iter_reg = fw->lmc_reg;
1727         iter_reg = qla24xx_read_window(reg, 0x3000, 16, iter_reg);
1728         iter_reg = qla24xx_read_window(reg, 0x3010, 16, iter_reg);
1729         iter_reg = qla24xx_read_window(reg, 0x3020, 16, iter_reg);
1730         iter_reg = qla24xx_read_window(reg, 0x3030, 16, iter_reg);
1731         iter_reg = qla24xx_read_window(reg, 0x3040, 16, iter_reg);
1732         iter_reg = qla24xx_read_window(reg, 0x3050, 16, iter_reg);
1733         iter_reg = qla24xx_read_window(reg, 0x3060, 16, iter_reg);
1734         qla24xx_read_window(reg, 0x3070, 16, iter_reg);
1735
1736         /* Fibre Protocol Module registers. */
1737         iter_reg = fw->fpm_hdw_reg;
1738         iter_reg = qla24xx_read_window(reg, 0x4000, 16, iter_reg);
1739         iter_reg = qla24xx_read_window(reg, 0x4010, 16, iter_reg);
1740         iter_reg = qla24xx_read_window(reg, 0x4020, 16, iter_reg);
1741         iter_reg = qla24xx_read_window(reg, 0x4030, 16, iter_reg);
1742         iter_reg = qla24xx_read_window(reg, 0x4040, 16, iter_reg);
1743         iter_reg = qla24xx_read_window(reg, 0x4050, 16, iter_reg);
1744         iter_reg = qla24xx_read_window(reg, 0x4060, 16, iter_reg);
1745         iter_reg = qla24xx_read_window(reg, 0x4070, 16, iter_reg);
1746         iter_reg = qla24xx_read_window(reg, 0x4080, 16, iter_reg);
1747         iter_reg = qla24xx_read_window(reg, 0x4090, 16, iter_reg);
1748         iter_reg = qla24xx_read_window(reg, 0x40A0, 16, iter_reg);
1749         iter_reg = qla24xx_read_window(reg, 0x40B0, 16, iter_reg);
1750         iter_reg = qla24xx_read_window(reg, 0x40C0, 16, iter_reg);
1751         qla24xx_read_window(reg, 0x40D0, 16, iter_reg);
1752
1753         /* Frame Buffer registers. */
1754         iter_reg = fw->fb_hdw_reg;
1755         iter_reg = qla24xx_read_window(reg, 0x6000, 16, iter_reg);
1756         iter_reg = qla24xx_read_window(reg, 0x6010, 16, iter_reg);
1757         iter_reg = qla24xx_read_window(reg, 0x6020, 16, iter_reg);
1758         iter_reg = qla24xx_read_window(reg, 0x6030, 16, iter_reg);
1759         iter_reg = qla24xx_read_window(reg, 0x6040, 16, iter_reg);
1760         iter_reg = qla24xx_read_window(reg, 0x6100, 16, iter_reg);
1761         iter_reg = qla24xx_read_window(reg, 0x6130, 16, iter_reg);
1762         iter_reg = qla24xx_read_window(reg, 0x6150, 16, iter_reg);
1763         iter_reg = qla24xx_read_window(reg, 0x6170, 16, iter_reg);
1764         iter_reg = qla24xx_read_window(reg, 0x6190, 16, iter_reg);
1765         iter_reg = qla24xx_read_window(reg, 0x61B0, 16, iter_reg);
1766         iter_reg = qla24xx_read_window(reg, 0x61C0, 16, iter_reg);
1767         qla24xx_read_window(reg, 0x6F00, 16, iter_reg);
1768
1769         /* Multi queue registers */
1770         nxt_chain = qla25xx_copy_mq(ha, (void *)ha->fw_dump + ha->chain_offset,
1771             &last_chain);
1772
1773         rval = qla24xx_soft_reset(ha);
1774         if (rval != QLA_SUCCESS)
1775                 goto qla81xx_fw_dump_failed_0;
1776
1777         rval = qla24xx_dump_memory(ha, fw->code_ram, sizeof(fw->code_ram),
1778             &nxt);
1779         if (rval != QLA_SUCCESS)
1780                 goto qla81xx_fw_dump_failed_0;
1781
1782         nxt = qla2xxx_copy_queues(ha, nxt);
1783
1784         nxt = qla24xx_copy_eft(ha, nxt);
1785
1786         /* Chain entries -- started with MQ. */
1787         nxt_chain = qla25xx_copy_fce(ha, nxt_chain, &last_chain);
1788         nxt_chain = qla25xx_copy_mqueues(ha, nxt_chain, &last_chain);
1789         nxt_chain = qla2xxx_copy_atioqueues(ha, nxt_chain, &last_chain);
1790         if (last_chain) {
1791                 ha->fw_dump->version |= __constant_htonl(DUMP_CHAIN_VARIANT);
1792                 *last_chain |= __constant_htonl(DUMP_CHAIN_LAST);
1793         }
1794
1795         /* Adjust valid length. */
1796         ha->fw_dump_len = (nxt_chain - (void *)ha->fw_dump);
1797
1798 qla81xx_fw_dump_failed_0:
1799         qla2xxx_dump_post_process(base_vha, rval);
1800
1801 qla81xx_fw_dump_failed:
1802         if (!hardware_locked)
1803                 spin_unlock_irqrestore(&ha->hardware_lock, flags);
1804 }
1805
1806 void
1807 qla83xx_fw_dump(scsi_qla_host_t *vha, int hardware_locked)
1808 {
1809         int             rval;
1810         uint32_t        cnt, reg_data;
1811         uint32_t        risc_address;
1812         struct qla_hw_data *ha = vha->hw;
1813         struct device_reg_24xx __iomem *reg = &ha->iobase->isp24;
1814         uint32_t __iomem *dmp_reg;
1815         uint32_t        *iter_reg;
1816         uint16_t __iomem *mbx_reg;
1817         unsigned long   flags;
1818         struct qla83xx_fw_dump *fw;
1819         uint32_t        ext_mem_cnt;
1820         void            *nxt, *nxt_chain;
1821         uint32_t        *last_chain = NULL;
1822         struct scsi_qla_host *base_vha = pci_get_drvdata(ha->pdev);
1823
1824         risc_address = ext_mem_cnt = 0;
1825         flags = 0;
1826
1827         if (!hardware_locked)
1828                 spin_lock_irqsave(&ha->hardware_lock, flags);
1829
1830         if (!ha->fw_dump) {
1831                 ql_log(ql_log_warn, vha, 0xd00c,
1832                     "No buffer available for dump!!!\n");
1833                 goto qla83xx_fw_dump_failed;
1834         }
1835
1836         if (ha->fw_dumped) {
1837                 ql_log(ql_log_warn, vha, 0xd00d,
1838                     "Firmware has been previously dumped (%p) -- ignoring "
1839                     "request...\n", ha->fw_dump);
1840                 goto qla83xx_fw_dump_failed;
1841         }
1842         fw = &ha->fw_dump->isp.isp83;
1843         qla2xxx_prep_dump(ha, ha->fw_dump);
1844
1845         fw->host_status = htonl(RD_REG_DWORD(&reg->host_status));
1846
1847         /* Pause RISC. */
1848         rval = qla24xx_pause_risc(reg);
1849         if (rval != QLA_SUCCESS)
1850                 goto qla83xx_fw_dump_failed_0;
1851
1852         WRT_REG_DWORD(&reg->iobase_addr, 0x6000);
1853         dmp_reg = &reg->iobase_window;
1854         reg_data = RD_REG_DWORD(dmp_reg);
1855         WRT_REG_DWORD(dmp_reg, 0);
1856
1857         dmp_reg = &reg->unused_4_1[0];
1858         reg_data = RD_REG_DWORD(dmp_reg);
1859         WRT_REG_DWORD(dmp_reg, 0);
1860
1861         WRT_REG_DWORD(&reg->iobase_addr, 0x6010);
1862         dmp_reg = &reg->unused_4_1[2];
1863         reg_data = RD_REG_DWORD(dmp_reg);
1864         WRT_REG_DWORD(dmp_reg, 0);
1865
1866         /* select PCR and disable ecc checking and correction */
1867         WRT_REG_DWORD(&reg->iobase_addr, 0x0F70);
1868         RD_REG_DWORD(&reg->iobase_addr);
1869         WRT_REG_DWORD(&reg->iobase_select, 0x60000000); /* write to F0h = PCR */
1870
1871         /* Host/Risc registers. */
1872         iter_reg = fw->host_risc_reg;
1873         iter_reg = qla24xx_read_window(reg, 0x7000, 16, iter_reg);
1874         iter_reg = qla24xx_read_window(reg, 0x7010, 16, iter_reg);
1875         qla24xx_read_window(reg, 0x7040, 16, iter_reg);
1876
1877         /* PCIe registers. */
1878         WRT_REG_DWORD(&reg->iobase_addr, 0x7C00);
1879         RD_REG_DWORD(&reg->iobase_addr);
1880         WRT_REG_DWORD(&reg->iobase_window, 0x01);
1881         dmp_reg = &reg->iobase_c4;
1882         fw->pcie_regs[0] = htonl(RD_REG_DWORD(dmp_reg++));
1883         fw->pcie_regs[1] = htonl(RD_REG_DWORD(dmp_reg++));
1884         fw->pcie_regs[2] = htonl(RD_REG_DWORD(dmp_reg));
1885         fw->pcie_regs[3] = htonl(RD_REG_DWORD(&reg->iobase_window));
1886
1887         WRT_REG_DWORD(&reg->iobase_window, 0x00);
1888         RD_REG_DWORD(&reg->iobase_window);
1889
1890         /* Host interface registers. */
1891         dmp_reg = &reg->flash_addr;
1892         for (cnt = 0; cnt < sizeof(fw->host_reg) / 4; cnt++)
1893                 fw->host_reg[cnt] = htonl(RD_REG_DWORD(dmp_reg++));
1894
1895         /* Disable interrupts. */
1896         WRT_REG_DWORD(&reg->ictrl, 0);
1897         RD_REG_DWORD(&reg->ictrl);
1898
1899         /* Shadow registers. */
1900         WRT_REG_DWORD(&reg->iobase_addr, 0x0F70);
1901         RD_REG_DWORD(&reg->iobase_addr);
1902         WRT_REG_DWORD(&reg->iobase_select, 0xB0000000);
1903         fw->shadow_reg[0] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1904
1905         WRT_REG_DWORD(&reg->iobase_select, 0xB0100000);
1906         fw->shadow_reg[1] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1907
1908         WRT_REG_DWORD(&reg->iobase_select, 0xB0200000);
1909         fw->shadow_reg[2] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1910
1911         WRT_REG_DWORD(&reg->iobase_select, 0xB0300000);
1912         fw->shadow_reg[3] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1913
1914         WRT_REG_DWORD(&reg->iobase_select, 0xB0400000);
1915         fw->shadow_reg[4] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1916
1917         WRT_REG_DWORD(&reg->iobase_select, 0xB0500000);
1918         fw->shadow_reg[5] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1919
1920         WRT_REG_DWORD(&reg->iobase_select, 0xB0600000);
1921         fw->shadow_reg[6] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1922
1923         WRT_REG_DWORD(&reg->iobase_select, 0xB0700000);
1924         fw->shadow_reg[7] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1925
1926         WRT_REG_DWORD(&reg->iobase_select, 0xB0800000);
1927         fw->shadow_reg[8] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1928
1929         WRT_REG_DWORD(&reg->iobase_select, 0xB0900000);
1930         fw->shadow_reg[9] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1931
1932         WRT_REG_DWORD(&reg->iobase_select, 0xB0A00000);
1933         fw->shadow_reg[10] = htonl(RD_REG_DWORD(&reg->iobase_sdata));
1934
1935         /* RISC I/O register. */
1936         WRT_REG_DWORD(&reg->iobase_addr, 0x0010);
1937         fw->risc_io_reg = htonl(RD_REG_DWORD(&reg->iobase_window));
1938
1939         /* Mailbox registers. */
1940         mbx_reg = &reg->mailbox0;
1941         for (cnt = 0; cnt < sizeof(fw->mailbox_reg) / 2; cnt++)
1942                 fw->mailbox_reg[cnt] = htons(RD_REG_WORD(mbx_reg++));
1943
1944         /* Transfer sequence registers. */
1945         iter_reg = fw->xseq_gp_reg;
1946         iter_reg = qla24xx_read_window(reg, 0xBE00, 16, iter_reg);
1947         iter_reg = qla24xx_read_window(reg, 0xBE10, 16, iter_reg);
1948         iter_reg = qla24xx_read_window(reg, 0xBE20, 16, iter_reg);
1949         iter_reg = qla24xx_read_window(reg, 0xBE30, 16, iter_reg);
1950         iter_reg = qla24xx_read_window(reg, 0xBE40, 16, iter_reg);
1951         iter_reg = qla24xx_read_window(reg, 0xBE50, 16, iter_reg);
1952         iter_reg = qla24xx_read_window(reg, 0xBE60, 16, iter_reg);
1953         iter_reg = qla24xx_read_window(reg, 0xBE70, 16, iter_reg);
1954         iter_reg = qla24xx_read_window(reg, 0xBF00, 16, iter_reg);
1955         iter_reg = qla24xx_read_window(reg, 0xBF10, 16, iter_reg);
1956         iter_reg = qla24xx_read_window(reg, 0xBF20, 16, iter_reg);
1957         iter_reg = qla24xx_read_window(reg, 0xBF30, 16, iter_reg);
1958         iter_reg = qla24xx_read_window(reg, 0xBF40, 16, iter_reg);
1959         iter_reg = qla24xx_read_window(reg, 0xBF50, 16, iter_reg);
1960         iter_reg = qla24xx_read_window(reg, 0xBF60, 16, iter_reg);
1961         qla24xx_read_window(reg, 0xBF70, 16, iter_reg);
1962
1963         iter_reg = fw->xseq_0_reg;
1964         iter_reg = qla24xx_read_window(reg, 0xBFC0, 16, iter_reg);
1965         iter_reg = qla24xx_read_window(reg, 0xBFD0, 16, iter_reg);
1966         qla24xx_read_window(reg, 0xBFE0, 16, iter_reg);
1967
1968         qla24xx_read_window(reg, 0xBFF0, 16, fw->xseq_1_reg);
1969
1970         qla24xx_read_window(reg, 0xBEF0, 16, fw->xseq_2_reg);
1971
1972         /* Receive sequence registers. */
1973         iter_reg = fw->rseq_gp_reg;
1974         iter_reg = qla24xx_read_window(reg, 0xFE00, 16, iter_reg);
1975         iter_reg = qla24xx_read_window(reg, 0xFE10, 16, iter_reg);
1976         iter_reg = qla24xx_read_window(reg, 0xFE20, 16, iter_reg);
1977         iter_reg = qla24xx_read_window(reg, 0xFE30, 16, iter_reg);
1978         iter_reg = qla24xx_read_window(reg, 0xFE40, 16, iter_reg);
1979         iter_reg = qla24xx_read_window(reg, 0xFE50, 16, iter_reg);
1980         iter_reg = qla24xx_read_window(reg, 0xFE60, 16, iter_reg);
1981         iter_reg = qla24xx_read_window(reg, 0xFE70, 16, iter_reg);
1982         iter_reg = qla24xx_read_window(reg, 0xFF00, 16, iter_reg);
1983         iter_reg = qla24xx_read_window(reg, 0xFF10, 16, iter_reg);
1984         iter_reg = qla24xx_read_window(reg, 0xFF20, 16, iter_reg);
1985         iter_reg = qla24xx_read_window(reg, 0xFF30, 16, iter_reg);
1986         iter_reg = qla24xx_read_window(reg, 0xFF40, 16, iter_reg);
1987         iter_reg = qla24xx_read_window(reg, 0xFF50, 16, iter_reg);
1988         iter_reg = qla24xx_read_window(reg, 0xFF60, 16, iter_reg);
1989         qla24xx_read_window(reg, 0xFF70, 16, iter_reg);
1990
1991         iter_reg = fw->rseq_0_reg;
1992         iter_reg = qla24xx_read_window(reg, 0xFFC0, 16, iter_reg);
1993         qla24xx_read_window(reg, 0xFFD0, 16, iter_reg);
1994
1995         qla24xx_read_window(reg, 0xFFE0, 16, fw->rseq_1_reg);
1996         qla24xx_read_window(reg, 0xFFF0, 16, fw->rseq_2_reg);
1997         qla24xx_read_window(reg, 0xFEF0, 16, fw->rseq_3_reg);
1998
1999         /* Auxiliary sequence registers. */
2000         iter_reg = fw->aseq_gp_reg;
2001         iter_reg = qla24xx_read_window(reg, 0xB000, 16, iter_reg);
2002         iter_reg = qla24xx_read_window(reg, 0xB010, 16, iter_reg);
2003         iter_reg = qla24xx_read_window(reg, 0xB020, 16, iter_reg);
2004         iter_reg = qla24xx_read_window(reg, 0xB030, 16, iter_reg);
2005         iter_reg = qla24xx_read_window(reg, 0xB040, 16, iter_reg);
2006         iter_reg = qla24xx_read_window(reg, 0xB050, 16, iter_reg);
2007         iter_reg = qla24xx_read_window(reg, 0xB060, 16, iter_reg);
2008         iter_reg = qla24xx_read_window(reg, 0xB070, 16, iter_reg);
2009         iter_reg = qla24xx_read_window(reg, 0xB100, 16, iter_reg);
2010         iter_reg = qla24xx_read_window(reg, 0xB110, 16, iter_reg);
2011         iter_reg = qla24xx_read_window(reg, 0xB120, 16, iter_reg);
2012         iter_reg = qla24xx_read_window(reg, 0xB130, 16, iter_reg);
2013         iter_reg = qla24xx_read_window(reg, 0xB140, 16, iter_reg);
2014         iter_reg = qla24xx_read_window(reg, 0xB150, 16, iter_reg);
2015         iter_reg = qla24xx_read_window(reg, 0xB160, 16, iter_reg);
2016         qla24xx_read_window(reg, 0xB170, 16, iter_reg);
2017
2018         iter_reg = fw->aseq_0_reg;
2019         iter_reg = qla24xx_read_window(reg, 0xB0C0, 16, iter_reg);
2020         qla24xx_read_window(reg, 0xB0D0, 16, iter_reg);
2021
2022         qla24xx_read_window(reg, 0xB0E0, 16, fw->aseq_1_reg);
2023         qla24xx_read_window(reg, 0xB0F0, 16, fw->aseq_2_reg);
2024         qla24xx_read_window(reg, 0xB1F0, 16, fw->aseq_3_reg);
2025
2026         /* Command DMA registers. */
2027         iter_reg = fw->cmd_dma_reg;
2028         iter_reg = qla24xx_read_window(reg, 0x7100, 16, iter_reg);
2029         iter_reg = qla24xx_read_window(reg, 0x7120, 16, iter_reg);
2030         iter_reg = qla24xx_read_window(reg, 0x7130, 16, iter_reg);
2031         qla24xx_read_window(reg, 0x71F0, 16, iter_reg);
2032
2033         /* Queues. */
2034         iter_reg = fw->req0_dma_reg;
2035         iter_reg = qla24xx_read_window(reg, 0x7200, 8, iter_reg);
2036         dmp_reg = &reg->iobase_q;
2037         for (cnt = 0; cnt < 7; cnt++)
2038                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
2039
2040         iter_reg = fw->resp0_dma_reg;
2041         iter_reg = qla24xx_read_window(reg, 0x7300, 8, iter_reg);
2042         dmp_reg = &reg->iobase_q;
2043         for (cnt = 0; cnt < 7; cnt++)
2044                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
2045
2046         iter_reg = fw->req1_dma_reg;
2047         iter_reg = qla24xx_read_window(reg, 0x7400, 8, iter_reg);
2048         dmp_reg = &reg->iobase_q;
2049         for (cnt = 0; cnt < 7; cnt++)
2050                 *iter_reg++ = htonl(RD_REG_DWORD(dmp_reg++));
2051
2052         /* Transmit DMA registers. */
2053         iter_reg = fw->xmt0_dma_reg;
2054         iter_reg = qla24xx_read_window(reg, 0x7600, 16, iter_reg);
2055         qla24xx_read_window(reg, 0x7610, 16, iter_reg);
2056
2057         iter_reg = fw->xmt1_dma_reg;
2058         iter_reg = qla24xx_read_window(reg, 0x7620, 16, iter_reg);
2059         qla24xx_read_window(reg, 0x7630, 16, iter_reg);
2060
2061         iter_reg = fw->xmt2_dma_reg;
2062         iter_reg = qla24xx_read_window(reg, 0x7640, 16, iter_reg);
2063         qla24xx_read_window(reg, 0x7650, 16, iter_reg);
2064
2065         iter_reg = fw->xmt3_dma_reg;
2066         iter_reg = qla24xx_read_window(reg, 0x7660, 16, iter_reg);
2067         qla24xx_read_window(reg, 0x7670, 16, iter_reg);
2068
2069         iter_reg = fw->xmt4_dma_reg;
2070         iter_reg = qla24xx_read_window(reg, 0x7680, 16, iter_reg);
2071         qla24xx_read_window(reg, 0x7690, 16, iter_reg);
2072
2073         qla24xx_read_window(reg, 0x76A0, 16, fw->xmt_data_dma_reg);
2074
2075         /* Receive DMA registers. */
2076         iter_reg = fw->rcvt0_data_dma_reg;
2077         iter_reg = qla24xx_read_window(reg, 0x7700, 16, iter_reg);
2078         qla24xx_read_window(reg, 0x7710, 16, iter_reg);
2079
2080         iter_reg = fw->rcvt1_data_dma_reg;
2081         iter_reg = qla24xx_read_window(reg, 0x7720, 16, iter_reg);
2082         qla24xx_read_window(reg, 0x7730, 16, iter_reg);
2083
2084         /* RISC registers. */
2085         iter_reg = fw->risc_gp_reg;
2086         iter_reg = qla24xx_read_window(reg, 0x0F00, 16, iter_reg);
2087         iter_reg = qla24xx_read_window(reg, 0x0F10, 16, iter_reg);
2088         iter_reg = qla24xx_read_window(reg, 0x0F20, 16, iter_reg);
2089         iter_reg = qla24xx_read_window(reg, 0x0F30, 16, iter_reg);
2090         iter_reg = qla24xx_read_window(reg, 0x0F40, 16, iter_reg);
2091         iter_reg = qla24xx_read_window(reg, 0x0F50, 16, iter_reg);
2092         iter_reg = qla24xx_read_window(reg, 0x0F60, 16, iter_reg);
2093         qla24xx_read_window(reg, 0x0F70, 16, iter_reg);
2094
2095         /* Local memory controller registers. */
2096         iter_reg = fw->lmc_reg;
2097         iter_reg = qla24xx_read_window(reg, 0x3000, 16, iter_reg);
2098         iter_reg = qla24xx_read_window(reg, 0x3010, 16, iter_reg);
2099         iter_reg = qla24xx_read_window(reg, 0x3020, 16, iter_reg);
2100         iter_reg = qla24xx_read_window(reg, 0x3030, 16, iter_reg);
2101         iter_reg = qla24xx_read_window(reg, 0x3040, 16, iter_reg);
2102         iter_reg = qla24xx_read_window(reg, 0x3050, 16, iter_reg);
2103         iter_reg = qla24xx_read_window(reg, 0x3060, 16, iter_reg);
2104         qla24xx_read_window(reg, 0x3070, 16, iter_reg);
2105
2106         /* Fibre Protocol Module registers. */
2107         iter_reg = fw->fpm_hdw_reg;
2108         iter_reg = qla24xx_read_window(reg, 0x4000, 16, iter_reg);
2109         iter_reg = qla24xx_read_window(reg, 0x4010, 16, iter_reg);
2110         iter_reg = qla24xx_read_window(reg, 0x4020, 16, iter_reg);
2111         iter_reg = qla24xx_read_window(reg, 0x4030, 16, iter_reg);
2112         iter_reg = qla24xx_read_window(reg, 0x4040, 16, iter_reg);
2113         iter_reg = qla24xx_read_window(reg, 0x4050, 16, iter_reg);
2114         iter_reg = qla24xx_read_window(reg, 0x4060, 16, iter_reg);
2115         iter_reg = qla24xx_read_window(reg, 0x4070, 16, iter_reg);
2116         iter_reg = qla24xx_read_window(reg, 0x4080, 16, iter_reg);
2117         iter_reg = qla24xx_read_window(reg, 0x4090, 16, iter_reg);
2118         iter_reg = qla24xx_read_window(reg, 0x40A0, 16, iter_reg);
2119         iter_reg = qla24xx_read_window(reg, 0x40B0, 16, iter_reg);
2120         iter_reg = qla24xx_read_window(reg, 0x40C0, 16, iter_reg);
2121         iter_reg = qla24xx_read_window(reg, 0x40D0, 16, iter_reg);
2122         iter_reg = qla24xx_read_window(reg, 0x40E0, 16, iter_reg);
2123         qla24xx_read_window(reg, 0x40F0, 16, iter_reg);
2124
2125         /* RQ0 Array registers. */
2126         iter_reg = fw->rq0_array_reg;
2127         iter_reg = qla24xx_read_window(reg, 0x5C00, 16, iter_reg);
2128         iter_reg = qla24xx_read_window(reg, 0x5C10, 16, iter_reg);
2129         iter_reg = qla24xx_read_window(reg, 0x5C20, 16, iter_reg);
2130         iter_reg = qla24xx_read_window(reg, 0x5C30, 16, iter_reg);
2131         iter_reg = qla24xx_read_window(reg, 0x5C40, 16, iter_reg);
2132         iter_reg = qla24xx_read_window(reg, 0x5C50, 16, iter_reg);
2133         iter_reg = qla24xx_read_window(reg, 0x5C60, 16, iter_reg);
2134         iter_reg = qla24xx_read_window(reg, 0x5C70, 16, iter_reg);
2135         iter_reg = qla24xx_read_window(reg, 0x5C80, 16, iter_reg);
2136         iter_reg = qla24xx_read_window(reg, 0x5C90, 16, iter_reg);
2137         iter_reg = qla24xx_read_window(reg, 0x5CA0, 16, iter_reg);
2138         iter_reg = qla24xx_read_window(reg, 0x5CB0, 16, iter_reg);
2139         iter_reg = qla24xx_read_window(reg, 0x5CC0, 16, iter_reg);
2140         iter_reg = qla24xx_read_window(reg, 0x5CD0, 16, iter_reg);
2141         iter_reg = qla24xx_read_window(reg, 0x5CE0, 16, iter_reg);
2142         qla24xx_read_window(reg, 0x5CF0, 16, iter_reg);
2143
2144         /* RQ1 Array registers. */
2145         iter_reg = fw->rq1_array_reg;
2146         iter_reg = qla24xx_read_window(reg, 0x5D00, 16, iter_reg);
2147         iter_reg = qla24xx_read_window(reg, 0x5D10, 16, iter_reg);
2148         iter_reg = qla24xx_read_window(reg, 0x5D20, 16, iter_reg);
2149         iter_reg = qla24xx_read_window(reg, 0x5D30, 16, iter_reg);
2150         iter_reg = qla24xx_read_window(reg, 0x5D40, 16, iter_reg);
2151         iter_reg = qla24xx_read_window(reg, 0x5D50, 16, iter_reg);
2152         iter_reg = qla24xx_read_window(reg, 0x5D60, 16, iter_reg);
2153         iter_reg = qla24xx_read_window(reg, 0x5D70, 16, iter_reg);
2154         iter_reg = qla24xx_read_window(reg, 0x5D80, 16, iter_reg);
2155         iter_reg = qla24xx_read_window(reg, 0x5D90, 16, iter_reg);
2156         iter_reg = qla24xx_read_window(reg, 0x5DA0, 16, iter_reg);
2157         iter_reg = qla24xx_read_window(reg, 0x5DB0, 16, iter_reg);
2158         iter_reg = qla24xx_read_window(reg, 0x5DC0, 16, iter_reg);
2159         iter_reg = qla24xx_read_window(reg, 0x5DD0, 16, iter_reg);
2160         iter_reg = qla24xx_read_window(reg, 0x5DE0, 16, iter_reg);
2161         qla24xx_read_window(reg, 0x5DF0, 16, iter_reg);
2162
2163         /* RP0 Array registers. */
2164         iter_reg = fw->rp0_array_reg;
2165         iter_reg = qla24xx_read_window(reg, 0x5E00, 16, iter_reg);
2166         iter_reg = qla24xx_read_window(reg, 0x5E10, 16, iter_reg);
2167         iter_reg = qla24xx_read_window(reg, 0x5E20, 16, iter_reg);
2168         iter_reg = qla24xx_read_window(reg, 0x5E30, 16, iter_reg);
2169         iter_reg = qla24xx_read_window(reg, 0x5E40, 16, iter_reg);
2170         iter_reg = qla24xx_read_window(reg, 0x5E50, 16, iter_reg);
2171         iter_reg = qla24xx_read_window(reg, 0x5E60, 16, iter_reg);
2172         iter_reg = qla24xx_read_window(reg, 0x5E70, 16, iter_reg);
2173         iter_reg = qla24xx_read_window(reg, 0x5E80, 16, iter_reg);
2174         iter_reg = qla24xx_read_window(reg, 0x5E90, 16, iter_reg);
2175         iter_reg = qla24xx_read_window(reg, 0x5EA0, 16, iter_reg);
2176         iter_reg = qla24xx_read_window(reg, 0x5EB0, 16, iter_reg);
2177         iter_reg = qla24xx_read_window(reg, 0x5EC0, 16, iter_reg);
2178         iter_reg = qla24xx_read_window(reg, 0x5ED0, 16, iter_reg);
2179         iter_reg = qla24xx_read_window(reg, 0x5EE0, 16, iter_reg);
2180         qla24xx_read_window(reg, 0x5EF0, 16, iter_reg);
2181
2182         /* RP1 Array registers. */
2183         iter_reg = fw->rp1_array_reg;
2184         iter_reg = qla24xx_read_window(reg, 0x5F00, 16, iter_reg);
2185         iter_reg = qla24xx_read_window(reg, 0x5F10, 16, iter_reg);
2186         iter_reg = qla24xx_read_window(reg, 0x5F20, 16, iter_reg);
2187         iter_reg = qla24xx_read_window(reg, 0x5F30, 16, iter_reg);
2188         iter_reg = qla24xx_read_window(reg, 0x5F40, 16, iter_reg);
2189         iter_reg = qla24xx_read_window(reg, 0x5F50, 16, iter_reg);
2190         iter_reg = qla24xx_read_window(reg, 0x5F60, 16, iter_reg);
2191         iter_reg = qla24xx_read_window(reg, 0x5F70, 16, iter_reg);
2192         iter_reg = qla24xx_read_window(reg, 0x5F80, 16, iter_reg);
2193         iter_reg = qla24xx_read_window(reg, 0x5F90, 16, iter_reg);
2194         iter_reg = qla24xx_read_window(reg, 0x5FA0, 16, iter_reg);
2195         iter_reg = qla24xx_read_window(reg, 0x5FB0, 16, iter_reg);
2196         iter_reg = qla24xx_read_window(reg, 0x5FC0, 16, iter_reg);
2197         iter_reg = qla24xx_read_window(reg, 0x5FD0, 16, iter_reg);
2198         iter_reg = qla24xx_read_window(reg, 0x5FE0, 16, iter_reg);
2199         qla24xx_read_window(reg, 0x5FF0, 16, iter_reg);
2200
2201         iter_reg = fw->at0_array_reg;
2202         iter_reg = qla24xx_read_window(reg, 0x7080, 16, iter_reg);
2203         iter_reg = qla24xx_read_window(reg, 0x7090, 16, iter_reg);
2204         iter_reg = qla24xx_read_window(reg, 0x70A0, 16, iter_reg);
2205         iter_reg = qla24xx_read_window(reg, 0x70B0, 16, iter_reg);
2206         iter_reg = qla24xx_read_window(reg, 0x70C0, 16, iter_reg);
2207         iter_reg = qla24xx_read_window(reg, 0x70D0, 16, iter_reg);
2208         iter_reg = qla24xx_read_window(reg, 0x70E0, 16, iter_reg);
2209         qla24xx_read_window(reg, 0x70F0, 16, iter_reg);
2210
2211         /* I/O Queue Control registers. */
2212         qla24xx_read_window(reg, 0x7800, 16, fw->queue_control_reg);
2213
2214         /* Frame Buffer registers. */
2215         iter_reg = fw->fb_hdw_reg;
2216         iter_reg = qla24xx_read_window(reg, 0x6000, 16, iter_reg);
2217         iter_reg = qla24xx_read_window(reg, 0x6010, 16, iter_reg);
2218         iter_reg = qla24xx_read_window(reg, 0x6020, 16, iter_reg);
2219         iter_reg = qla24xx_read_window(reg, 0x6030, 16, iter_reg);
2220         iter_reg = qla24xx_read_window(reg, 0x6040, 16, iter_reg);
2221         iter_reg = qla24xx_read_window(reg, 0x6060, 16, iter_reg);
2222         iter_reg = qla24xx_read_window(reg, 0x6070, 16, iter_reg);
2223         iter_reg = qla24xx_read_window(reg, 0x6100, 16, iter_reg);
2224         iter_reg = qla24xx_read_window(reg, 0x6130, 16, iter_reg);
2225         iter_reg = qla24xx_read_window(reg, 0x6150, 16, iter_reg);
2226         iter_reg = qla24xx_read_window(reg, 0x6170, 16, iter_reg);
2227         iter_reg = qla24xx_read_window(reg, 0x6190, 16, iter_reg);
2228         iter_reg = qla24xx_read_window(reg, 0x61B0, 16, iter_reg);
2229         iter_reg = qla24xx_read_window(reg, 0x61C0, 16, iter_reg);
2230         iter_reg = qla24xx_read_window(reg, 0x6530, 16, iter_reg);
2231         iter_reg = qla24xx_read_window(reg, 0x6540, 16, iter_reg);
2232         iter_reg = qla24xx_read_window(reg, 0x6550, 16, iter_reg);
2233         iter_reg = qla24xx_read_window(reg, 0x6560, 16, iter_reg);
2234         iter_reg = qla24xx_read_window(reg, 0x6570, 16, iter_reg);
2235         iter_reg = qla24xx_read_window(reg, 0x6580, 16, iter_reg);
2236         iter_reg = qla24xx_read_window(reg, 0x6590, 16, iter_reg);
2237         iter_reg = qla24xx_read_window(reg, 0x65A0, 16, iter_reg);
2238         iter_reg = qla24xx_read_window(reg, 0x65B0, 16, iter_reg);
2239         iter_reg = qla24xx_read_window(reg, 0x65C0, 16, iter_reg);
2240         iter_reg = qla24xx_read_window(reg, 0x65D0, 16, iter_reg);
2241         iter_reg = qla24xx_read_window(reg, 0x65E0, 16, iter_reg);
2242         qla24xx_read_window(reg, 0x6F00, 16, iter_reg);
2243
2244         /* Multi queue registers */
2245         nxt_chain = qla25xx_copy_mq(ha, (void *)ha->fw_dump + ha->chain_offset,
2246             &last_chain);
2247
2248         rval = qla24xx_soft_reset(ha);
2249         if (rval != QLA_SUCCESS) {
2250                 ql_log(ql_log_warn, vha, 0xd00e,
2251                     "SOFT RESET FAILED, forcing continuation of dump!!!\n");
2252                 rval = QLA_SUCCESS;
2253
2254                 ql_log(ql_log_warn, vha, 0xd00f, "try a bigger hammer!!!\n");
2255
2256                 WRT_REG_DWORD(&reg->hccr, HCCRX_SET_RISC_RESET);
2257                 RD_REG_DWORD(&reg->hccr);
2258
2259                 WRT_REG_DWORD(&reg->hccr, HCCRX_REL_RISC_PAUSE);
2260                 RD_REG_DWORD(&reg->hccr);
2261
2262                 WRT_REG_DWORD(&reg->hccr, HCCRX_CLR_RISC_RESET);
2263                 RD_REG_DWORD(&reg->hccr);
2264
2265                 for (cnt = 30000; cnt && (RD_REG_WORD(&reg->mailbox0)); cnt--)
2266                         udelay(5);
2267
2268                 if (!cnt) {
2269                         nxt = fw->code_ram;
2270                         nxt += sizeof(fw->code_ram),
2271                         nxt += (ha->fw_memory_size - 0x100000 + 1);
2272                         goto copy_queue;
2273                 } else
2274                         ql_log(ql_log_warn, vha, 0xd010,
2275                             "bigger hammer success?\n");
2276         }
2277
2278         rval = qla24xx_dump_memory(ha, fw->code_ram, sizeof(fw->code_ram),
2279             &nxt);
2280         if (rval != QLA_SUCCESS)
2281                 goto qla83xx_fw_dump_failed_0;
2282
2283 copy_queue:
2284         nxt = qla2xxx_copy_queues(ha, nxt);
2285
2286         nxt = qla24xx_copy_eft(ha, nxt);
2287
2288         /* Chain entries -- started with MQ. */
2289         nxt_chain = qla25xx_copy_fce(ha, nxt_chain, &last_chain);
2290         nxt_chain = qla25xx_copy_mqueues(ha, nxt_chain, &last_chain);
2291         nxt_chain = qla2xxx_copy_atioqueues(ha, nxt_chain, &last_chain);
2292         if (last_chain) {
2293                 ha->fw_dump->version |= __constant_htonl(DUMP_CHAIN_VARIANT);
2294                 *last_chain |= __constant_htonl(DUMP_CHAIN_LAST);
2295         }
2296
2297         /* Adjust valid length. */
2298         ha->fw_dump_len = (nxt_chain - (void *)ha->fw_dump);
2299
2300 qla83xx_fw_dump_failed_0:
2301         qla2xxx_dump_post_process(base_vha, rval);
2302
2303 qla83xx_fw_dump_failed:
2304         if (!hardware_locked)
2305                 spin_unlock_irqrestore(&ha->hardware_lock, flags);
2306 }
2307
2308 /****************************************************************************/
2309 /*                         Driver Debug Functions.                          */
2310 /****************************************************************************/
2311
2312 static inline int
2313 ql_mask_match(uint32_t level)
2314 {
2315         if (ql2xextended_error_logging == 1)
2316                 ql2xextended_error_logging = QL_DBG_DEFAULT1_MASK;
2317         return (level & ql2xextended_error_logging) == level;
2318 }
2319
2320 /*
2321  * This function is for formatting and logging debug information.
2322  * It is to be used when vha is available. It formats the message
2323  * and logs it to the messages file.
2324  * parameters:
2325  * level: The level of the debug messages to be printed.
2326  *        If ql2xextended_error_logging value is correctly set,
2327  *        this message will appear in the messages file.
2328  * vha:   Pointer to the scsi_qla_host_t.
2329  * id:    This is a unique identifier for the level. It identifies the
2330  *        part of the code from where the message originated.
2331  * msg:   The message to be displayed.
2332  */
2333 void
2334 ql_dbg(uint32_t level, scsi_qla_host_t *vha, int32_t id, const char *fmt, ...)
2335 {
2336         va_list va;
2337         struct va_format vaf;
2338
2339         if (!ql_mask_match(level))
2340                 return;
2341
2342         va_start(va, fmt);
2343
2344         vaf.fmt = fmt;
2345         vaf.va = &va;
2346
2347         if (vha != NULL) {
2348                 const struct pci_dev *pdev = vha->hw->pdev;
2349                 /* <module-name> <pci-name> <msg-id>:<host> Message */
2350                 pr_warn("%s [%s]-%04x:%ld: %pV",
2351                         QL_MSGHDR, dev_name(&(pdev->dev)), id + ql_dbg_offset,
2352                         vha->host_no, &vaf);
2353         } else {
2354                 pr_warn("%s [%s]-%04x: : %pV",
2355                         QL_MSGHDR, "0000:00:00.0", id + ql_dbg_offset, &vaf);
2356         }
2357
2358         va_end(va);
2359
2360 }
2361
2362 /*
2363  * This function is for formatting and logging debug information.
2364  * It is to be used when vha is not available and pci is available,
2365  * i.e., before host allocation. It formats the message and logs it
2366  * to the messages file.
2367  * parameters:
2368  * level: The level of the debug messages to be printed.
2369  *        If ql2xextended_error_logging value is correctly set,
2370  *        this message will appear in the messages file.
2371  * pdev:  Pointer to the struct pci_dev.
2372  * id:    This is a unique id for the level. It identifies the part
2373  *        of the code from where the message originated.
2374  * msg:   The message to be displayed.
2375  */
2376 void
2377 ql_dbg_pci(uint32_t level, struct pci_dev *pdev, int32_t id,
2378            const char *fmt, ...)
2379 {
2380         va_list va;
2381         struct va_format vaf;
2382
2383         if (pdev == NULL)
2384                 return;
2385         if (!ql_mask_match(level))
2386                 return;
2387
2388         va_start(va, fmt);
2389
2390         vaf.fmt = fmt;
2391         vaf.va = &va;
2392
2393         /* <module-name> <dev-name>:<msg-id> Message */
2394         pr_warn("%s [%s]-%04x: : %pV",
2395                 QL_MSGHDR, dev_name(&(pdev->dev)), id + ql_dbg_offset, &vaf);
2396
2397         va_end(va);
2398 }
2399
2400 /*
2401  * This function is for formatting and logging log messages.
2402  * It is to be used when vha is available. It formats the message
2403  * and logs it to the messages file. All the messages will be logged
2404  * irrespective of value of ql2xextended_error_logging.
2405  * parameters:
2406  * level: The level of the log messages to be printed in the
2407  *        messages file.
2408  * vha:   Pointer to the scsi_qla_host_t
2409  * id:    This is a unique id for the level. It identifies the
2410  *        part of the code from where the message originated.
2411  * msg:   The message to be displayed.
2412  */
2413 void
2414 ql_log(uint32_t level, scsi_qla_host_t *vha, int32_t id, const char *fmt, ...)
2415 {
2416         va_list va;
2417         struct va_format vaf;
2418         char pbuf[128];
2419
2420         if (level > ql_errlev)
2421                 return;
2422
2423         if (vha != NULL) {
2424                 const struct pci_dev *pdev = vha->hw->pdev;
2425                 /* <module-name> <msg-id>:<host> Message */
2426                 snprintf(pbuf, sizeof(pbuf), "%s [%s]-%04x:%ld: ",
2427                         QL_MSGHDR, dev_name(&(pdev->dev)), id, vha->host_no);
2428         } else {
2429                 snprintf(pbuf, sizeof(pbuf), "%s [%s]-%04x: : ",
2430                         QL_MSGHDR, "0000:00:00.0", id);
2431         }
2432         pbuf[sizeof(pbuf) - 1] = 0;
2433
2434         va_start(va, fmt);
2435
2436         vaf.fmt = fmt;
2437         vaf.va = &va;
2438
2439         switch (level) {
2440         case ql_log_fatal: /* FATAL LOG */
2441                 pr_crit("%s%pV", pbuf, &vaf);
2442                 break;
2443         case ql_log_warn:
2444                 pr_err("%s%pV", pbuf, &vaf);
2445                 break;
2446         case ql_log_info:
2447                 pr_warn("%s%pV", pbuf, &vaf);
2448                 break;
2449         default:
2450                 pr_info("%s%pV", pbuf, &vaf);
2451                 break;
2452         }
2453
2454         va_end(va);
2455 }
2456
2457 /*
2458  * This function is for formatting and logging log messages.
2459  * It is to be used when vha is not available and pci is available,
2460  * i.e., before host allocation. It formats the message and logs
2461  * it to the messages file. All the messages are logged irrespective
2462  * of the value of ql2xextended_error_logging.
2463  * parameters:
2464  * level: The level of the log messages to be printed in the
2465  *        messages file.
2466  * pdev:  Pointer to the struct pci_dev.
2467  * id:    This is a unique id for the level. It identifies the
2468  *        part of the code from where the message originated.
2469  * msg:   The message to be displayed.
2470  */
2471 void
2472 ql_log_pci(uint32_t level, struct pci_dev *pdev, int32_t id,
2473            const char *fmt, ...)
2474 {
2475         va_list va;
2476         struct va_format vaf;
2477         char pbuf[128];
2478
2479         if (pdev == NULL)
2480                 return;
2481         if (level > ql_errlev)
2482                 return;
2483
2484         /* <module-name> <dev-name>:<msg-id> Message */
2485         snprintf(pbuf, sizeof(pbuf), "%s [%s]-%04x: : ",
2486                  QL_MSGHDR, dev_name(&(pdev->dev)), id);
2487         pbuf[sizeof(pbuf) - 1] = 0;
2488
2489         va_start(va, fmt);
2490
2491         vaf.fmt = fmt;
2492         vaf.va = &va;
2493
2494         switch (level) {
2495         case ql_log_fatal: /* FATAL LOG */
2496                 pr_crit("%s%pV", pbuf, &vaf);
2497                 break;
2498         case ql_log_warn:
2499                 pr_err("%s%pV", pbuf, &vaf);
2500                 break;
2501         case ql_log_info:
2502                 pr_warn("%s%pV", pbuf, &vaf);
2503                 break;
2504         default:
2505                 pr_info("%s%pV", pbuf, &vaf);
2506                 break;
2507         }
2508
2509         va_end(va);
2510 }
2511
2512 void
2513 ql_dump_regs(uint32_t level, scsi_qla_host_t *vha, int32_t id)
2514 {
2515         int i;
2516         struct qla_hw_data *ha = vha->hw;
2517         struct device_reg_2xxx __iomem *reg = &ha->iobase->isp;
2518         struct device_reg_24xx __iomem *reg24 = &ha->iobase->isp24;
2519         struct device_reg_82xx __iomem *reg82 = &ha->iobase->isp82;
2520         uint16_t __iomem *mbx_reg;
2521
2522         if (!ql_mask_match(level))
2523                 return;
2524
2525         if (IS_QLA82XX(ha))
2526                 mbx_reg = &reg82->mailbox_in[0];
2527         else if (IS_FWI2_CAPABLE(ha))
2528                 mbx_reg = &reg24->mailbox0;
2529         else
2530                 mbx_reg = MAILBOX_REG(ha, reg, 0);
2531
2532         ql_dbg(level, vha, id, "Mailbox registers:\n");
2533         for (i = 0; i < 6; i++)
2534                 ql_dbg(level, vha, id,
2535                     "mbox[%d] 0x%04x\n", i, RD_REG_WORD(mbx_reg++));
2536 }
2537
2538
2539 void
2540 ql_dump_buffer(uint32_t level, scsi_qla_host_t *vha, int32_t id,
2541         uint8_t *b, uint32_t size)
2542 {
2543         uint32_t cnt;
2544         uint8_t c;
2545
2546         if (!ql_mask_match(level))
2547                 return;
2548
2549         ql_dbg(level, vha, id, " 0   1   2   3   4   5   6   7   8   "
2550             "9  Ah  Bh  Ch  Dh  Eh  Fh\n");
2551         ql_dbg(level, vha, id, "----------------------------------"
2552             "----------------------------\n");
2553
2554         ql_dbg(level, vha, id, " ");
2555         for (cnt = 0; cnt < size;) {
2556                 c = *b++;
2557                 printk("%02x", (uint32_t) c);
2558                 cnt++;
2559                 if (!(cnt % 16))
2560                         printk("\n");
2561                 else
2562                         printk("  ");
2563         }
2564         if (cnt % 16)
2565                 ql_dbg(level, vha, id, "\n");
2566 }